JP2550913B2 - 出力バッファ型ａｔｍスイッチ - Google Patents
出力バッファ型ａｔｍスイッチInfo
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
-
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- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/0635—Clock or time synchronisation in a network
- H04J3/0685—Clock or time synchronisation in a node; Intranode synchronisation
- H04J3/0697—Synchronisation in a packet node
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- H04L49/00—Packet switching elements
- H04L49/10—Packet switching elements characterised by the switching fabric construction
- H04L49/104—Asynchronous transfer mode [ATM] switching fabrics
- H04L49/105—ATM switching elements
- H04L49/107—ATM switching elements using shared medium
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- H04L49/253—Routing or path finding in a switch fabric using establishment or release of connections between ports
- H04L49/255—Control mechanisms for ATM switching fabrics
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- Signal Processing (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Description
【０００１】
【産業上の利用分野】本発明は非同期転送モード通信方
式に使用される出力バッファ型のＡＴＭスイッチに係わ
り、特に複数のボード間で同期化制御を行うようにした
出力バッファ型ＡＴＭスイッチに関する。
式に使用される出力バッファ型のＡＴＭスイッチに係わ
り、特に複数のボード間で同期化制御を行うようにした
出力バッファ型ＡＴＭスイッチに関する。
【０００２】
【従来の技術】非同期転送モード（ＡＴＭ；Asynchrono
us Transfer Mode）通信方式に使用される出力バッファ
型のＡＴＭスイッチは、スイッチのサイズに比例して処
理速度が増加する。そこで出力バッファ型ＡＴＭスイッ
チでは、多くの場合、このスイッチを複数のボードに分
割して実装し、それぞれのボードにバッファ制御回路を
搭載している。
us Transfer Mode）通信方式に使用される出力バッファ
型のＡＴＭスイッチは、スイッチのサイズに比例して処
理速度が増加する。そこで出力バッファ型ＡＴＭスイッ
チでは、多くの場合、このスイッチを複数のボードに分
割して実装し、それぞれのボードにバッファ制御回路を
搭載している。
【０００３】図４は、従来の出力バッファ型ＡＴＭスイ
ッチの構成を表わしたものである。出力バッファ型ＡＴ
Ｍスイッチは、マスタボード１１と１または複数枚のス
レーブボード１２で構成されている。ただし、ここでは
説明を簡単にするためにスレーブボード１２が１枚の場
合を説明する。それぞれのボード１１、１２には、第１
〜第Ｍの出力ポート１３1 〜１３M に対応して第１〜第
ＭのＦＩＦＯ（先入れ先出し）バッファ１４1 〜１４M
が配置されている。これらのＦＩＦＯバッファ１４1 〜
１４M の前段には、セル多重化回路１５が配置されてお
り、第１〜第Ｎの入力ポート１６1 〜１６N からセルが
入力されるようになっている。また、各ボード１１、１
２には、ルーティング制御信号１８1 〜１８N を入力す
るバッファ制御回路１９が１つずつ配置されている。バ
ッファ制御回路１９は、対応するボード１１（１２）の
ＦＩＦＯバッファ１４1 〜１４M を制御する。
ッチの構成を表わしたものである。出力バッファ型ＡＴ
Ｍスイッチは、マスタボード１１と１または複数枚のス
レーブボード１２で構成されている。ただし、ここでは
説明を簡単にするためにスレーブボード１２が１枚の場
合を説明する。それぞれのボード１１、１２には、第１
〜第Ｍの出力ポート１３1 〜１３M に対応して第１〜第
ＭのＦＩＦＯ（先入れ先出し）バッファ１４1 〜１４M
が配置されている。これらのＦＩＦＯバッファ１４1 〜
１４M の前段には、セル多重化回路１５が配置されてお
り、第１〜第Ｎの入力ポート１６1 〜１６N からセルが
入力されるようになっている。また、各ボード１１、１
２には、ルーティング制御信号１８1 〜１８N を入力す
るバッファ制御回路１９が１つずつ配置されている。バ
ッファ制御回路１９は、対応するボード１１（１２）の
ＦＩＦＯバッファ１４1 〜１４M を制御する。
【０００４】このような出力バッファ型ＡＴＭスイッチ
で、第１〜第Ｎの入力ポート１６1〜１６N からパラレ
ルに入力された各セルは、セル多重化回路１５で時分割
多重化される。これら多重化された各セルは、第１〜第
ＭのＦＩＦＯバッファ１４1〜１４M に１つずつ順に割
り振られて入力される。第１〜第ＭのＦＩＦＯバッファ
１４1 〜１４M はビットスライス構成となっており、各
セルの構成ビット数をボード１１、１２の数で割った値
に等しいビット数のＬＳＩ（大規模集積回路）のチップ
で構成されている。
で、第１〜第Ｎの入力ポート１６1〜１６N からパラレ
ルに入力された各セルは、セル多重化回路１５で時分割
多重化される。これら多重化された各セルは、第１〜第
ＭのＦＩＦＯバッファ１４1〜１４M に１つずつ順に割
り振られて入力される。第１〜第ＭのＦＩＦＯバッファ
１４1 〜１４M はビットスライス構成となっており、各
セルの構成ビット数をボード１１、１２の数で割った値
に等しいビット数のＬＳＩ（大規模集積回路）のチップ
で構成されている。
【０００５】バッファ制御回路１９は、ルーティング制
御信号１８1 〜１８N を用いて第１〜第Ｍの出力ポート
１３1 〜１３M に対応して配置された第１〜第ＭのＦＩ
ＦＯバッファ１４1 〜１４M から出力されるセルの宛先
を指定するようになっている。また、各ボード１１、１
２は、これらの立ち上げ時および障害発生時にこれらの
同期がとられるようになっていた。これは、複数のボー
ド１１、１２に分かれて各セルを構成するビットが平行
して処理されるため、マスタボード１１のバッファ制御
回路１９（以下１９M という。）とスレーブボード１２
のバッファ制御回路１９（以下１９L という。）の間で
同期をとる必要があるからである。
御信号１８1 〜１８N を用いて第１〜第Ｍの出力ポート
１３1 〜１３M に対応して配置された第１〜第ＭのＦＩ
ＦＯバッファ１４1 〜１４M から出力されるセルの宛先
を指定するようになっている。また、各ボード１１、１
２は、これらの立ち上げ時および障害発生時にこれらの
同期がとられるようになっていた。これは、複数のボー
ド１１、１２に分かれて各セルを構成するビットが平行
して処理されるため、マスタボード１１のバッファ制御
回路１９（以下１９M という。）とスレーブボード１２
のバッファ制御回路１９（以下１９L という。）の間で
同期をとる必要があるからである。
【０００６】このように従来の出力バッファ型ＡＴＭス
イッチでは、各ボード１１、１２のバッファ制御回路１
９M 、１９L の間で同期をとるために、障害発生時を検
出する必要があった。このため、定期的にこれらのボー
ド１１、１２の外から監視用のセルを入力し、ポーリン
グ等の手法によりセルフテストを行って障害の発生を監
視していた。そして、障害が発生した場合には、マスタ
ボード１１からスレーブボード１２に対してリセット信
号を供給し、マスタボード１１も含めてすべてのＦＩＦ
Ｏバッファ１４1 〜１４M の内容を空にして、動作を開
始することで各ボード１１、１２の同期をとるようにし
ていた。
イッチでは、各ボード１１、１２のバッファ制御回路１
９M 、１９L の間で同期をとるために、障害発生時を検
出する必要があった。このため、定期的にこれらのボー
ド１１、１２の外から監視用のセルを入力し、ポーリン
グ等の手法によりセルフテストを行って障害の発生を監
視していた。そして、障害が発生した場合には、マスタ
ボード１１からスレーブボード１２に対してリセット信
号を供給し、マスタボード１１も含めてすべてのＦＩＦ
Ｏバッファ１４1 〜１４M の内容を空にして、動作を開
始することで各ボード１１、１２の同期をとるようにし
ていた。
【０００７】
【発明が解決しようとする課題】ところが、従来のこの
ような同期処理によれば、図示しない制御ＣＰＵ（中央
処理装置）が所定の周期で監視用のセルを各ボード１
１、１２に入力し、異常が検出された場合には再同期処
理を起動してこれらのボード１１、１２間の同期をとる
ようになっていた。このため、異常の検出から復旧まで
に時間がかかるという問題があった。また、運用中に異
常が発生したような場合には、リセットによる再同期を
行うと、この時点ですべてのボード１１、１２にリセッ
トがかかり、正常なポート（ハイウェイ）についてもリ
セットされることになって、このときＦＩＦＯバッファ
１４内の全データが廃棄されてしまうという問題もあっ
た。更に、大規模な出力バッファ型ＡＴＭスイッチほ
ど、その処理速度が高速であるため、再同期における同
期化制御が困難になるという問題もあった。
ような同期処理によれば、図示しない制御ＣＰＵ（中央
処理装置）が所定の周期で監視用のセルを各ボード１
１、１２に入力し、異常が検出された場合には再同期処
理を起動してこれらのボード１１、１２間の同期をとる
ようになっていた。このため、異常の検出から復旧まで
に時間がかかるという問題があった。また、運用中に異
常が発生したような場合には、リセットによる再同期を
行うと、この時点ですべてのボード１１、１２にリセッ
トがかかり、正常なポート（ハイウェイ）についてもリ
セットされることになって、このときＦＩＦＯバッファ
１４内の全データが廃棄されてしまうという問題もあっ
た。更に、大規模な出力バッファ型ＡＴＭスイッチほ
ど、その処理速度が高速であるため、再同期における同
期化制御が困難になるという問題もあった。
【０００８】そこで本発明の目的は、監視用のセルを特
に必要とせずにビットスライス構成のスイッチを構成す
る各ボードの同期をとることのできる出力バッファ型Ａ
ＴＭスイッチを提供することにある。
に必要とせずにビットスライス構成のスイッチを構成す
る各ボードの同期をとることのできる出力バッファ型Ａ
ＴＭスイッチを提供することにある。
【０００９】本発明の他の目的は、再同期を行う際にＦ
ＩＦＯバッファ内の有用なデータを廃棄することのない
出力バッファ型ＡＴＭスイッチを提供することにある。
ＩＦＯバッファ内の有用なデータを廃棄することのない
出力バッファ型ＡＴＭスイッチを提供することにある。
【００１０】
【課題を解決するための手段】請求項１記載の発明で
は、（イ）１枚のマスタボードと１または複数枚のスレ
ーブボードを有し、これらにそれぞれセルの行き先を制
御するためのバッファ制御回路を１つずつ配置してお
り、Ｎ個の入力ポートから入力されるセルを時分割多重
して、Ｍ個の出力ポートそれぞれに対応したＦＩＦＯバ
ッファに供給する回路が、これらのボードにビットスラ
イス構成で配置され、バッファ制御回路からセルごとに
出力される行き先に関する情報を基にして一致する行き
先のＦＩＦＯバッファにこれらのセルを順に書き込んで
それぞれ対応する出力ポートから行き先別のセルを出力
するようにしたスイッチであって、（ロ）マスタボード
のバッファ制御回路は、全入力ポートに入力されたセル
が空きセルとなるタイミングを検出するタイミング検出
手段と、このタイミング検出手段が前記したタイミング
を検出した時点で出力ポートに対応したいずれかのＦＩ
ＦＯバッファの内容が空であるときそのタイミングで該
当する空のＦＩＦＯバッファをリセットして全ボード間
の同期をとるリセット手段とを具備することを特徴とし
ている。
は、（イ）１枚のマスタボードと１または複数枚のスレ
ーブボードを有し、これらにそれぞれセルの行き先を制
御するためのバッファ制御回路を１つずつ配置してお
り、Ｎ個の入力ポートから入力されるセルを時分割多重
して、Ｍ個の出力ポートそれぞれに対応したＦＩＦＯバ
ッファに供給する回路が、これらのボードにビットスラ
イス構成で配置され、バッファ制御回路からセルごとに
出力される行き先に関する情報を基にして一致する行き
先のＦＩＦＯバッファにこれらのセルを順に書き込んで
それぞれ対応する出力ポートから行き先別のセルを出力
するようにしたスイッチであって、（ロ）マスタボード
のバッファ制御回路は、全入力ポートに入力されたセル
が空きセルとなるタイミングを検出するタイミング検出
手段と、このタイミング検出手段が前記したタイミング
を検出した時点で出力ポートに対応したいずれかのＦＩ
ＦＯバッファの内容が空であるときそのタイミングで該
当する空のＦＩＦＯバッファをリセットして全ボード間
の同期をとるリセット手段とを具備することを特徴とし
ている。
【００１１】すなわち、請求項１記載の発明では、全入
力ポートに入力されたセルが空きセルとなるタイミング
で、そのとき空となっているＦＩＦＯバッファをリセッ
トすることで、有効なセルの情報を消去することなく、
全ボードの同期をとることができる。
力ポートに入力されたセルが空きセルとなるタイミング
で、そのとき空となっているＦＩＦＯバッファをリセッ
トすることで、有効なセルの情報を消去することなく、
全ボードの同期をとることができる。
【００１２】請求項２記載の発明では、（イ）１枚のマ
スタボードと１または複数枚のスレーブボードを有し、
これらにそれぞれセルの行き先を制御するためのバッフ
ァ制御回路を１つずつ配置しており、Ｎ個の入力ポート
から入力されるセルを時分割多重して、Ｍ個の出力ポー
トそれぞれに対応したＦＩＦＯバッファに供給する回路
が、これらのボードにビットスライス構成で配置され、
バッファ制御回路からセルごとに出力される行き先に関
する情報を基にして一致する行き先のＦＩＦＯバッファ
にこれらのセルを順に書き込んでそれぞれ対応する出力
ポートから行き先別のセルを出力するようにしたスイッ
チであって、（ロ）マスタボードのバッファ制御回路
は、全入力ポートに入力されたセルの行き先に当たらな
い出力ポートを検出する出力ポート検出手段と、この出
力ポート検出手段が該当する出力ポートを検出した時点
でこの出力ポートに対応したいずれかのＦＩＦＯバッフ
ァの内容が空であるときそのタイミングで該当する空の
ＦＩＦＯバッファをリセットして全ボード間の同期をと
るリセット手段とを具備することを特徴としている。
スタボードと１または複数枚のスレーブボードを有し、
これらにそれぞれセルの行き先を制御するためのバッフ
ァ制御回路を１つずつ配置しており、Ｎ個の入力ポート
から入力されるセルを時分割多重して、Ｍ個の出力ポー
トそれぞれに対応したＦＩＦＯバッファに供給する回路
が、これらのボードにビットスライス構成で配置され、
バッファ制御回路からセルごとに出力される行き先に関
する情報を基にして一致する行き先のＦＩＦＯバッファ
にこれらのセルを順に書き込んでそれぞれ対応する出力
ポートから行き先別のセルを出力するようにしたスイッ
チであって、（ロ）マスタボードのバッファ制御回路
は、全入力ポートに入力されたセルの行き先に当たらな
い出力ポートを検出する出力ポート検出手段と、この出
力ポート検出手段が該当する出力ポートを検出した時点
でこの出力ポートに対応したいずれかのＦＩＦＯバッフ
ァの内容が空であるときそのタイミングで該当する空の
ＦＩＦＯバッファをリセットして全ボード間の同期をと
るリセット手段とを具備することを特徴としている。
【００１３】すなわち、請求項２記載の発明では、全入
力ポートに入力されたセルの行き先に当たらない出力ポ
ートを検出し、この出力ポートに対応したいずれかのＦ
ＩＦＯバッファの内容が空であるとき、そのタイミング
で、そのとき空となっているＦＩＦＯバッファをリセッ
トすることで、有効なセルの情報を消去することなく、
全ボードの同期をとることができる。
力ポートに入力されたセルの行き先に当たらない出力ポ
ートを検出し、この出力ポートに対応したいずれかのＦ
ＩＦＯバッファの内容が空であるとき、そのタイミング
で、そのとき空となっているＦＩＦＯバッファをリセッ
トすることで、有効なセルの情報を消去することなく、
全ボードの同期をとることができる。
【００１４】請求項３記載の発明では、各セルの入力タ
イミングに同期してバッファ制御回路に入力するルーテ
ィング制御信号は、各セルごとにそれらが空きであるか
否かを示す識別情報を備えており、バッファ制御回路は
Ｎ個の入力ポートごとに対応するセルが空きであるかど
うかを判別するセル判別手段と、この判別結果をＮ個の
入力ポートで論理積をとりリセットを行うタイミングを
設定するリセットタイミング設定手段とを請求項１記載
の出力バッファ型ＡＴＭスイッチに具備させた。
イミングに同期してバッファ制御回路に入力するルーテ
ィング制御信号は、各セルごとにそれらが空きであるか
否かを示す識別情報を備えており、バッファ制御回路は
Ｎ個の入力ポートごとに対応するセルが空きであるかど
うかを判別するセル判別手段と、この判別結果をＮ個の
入力ポートで論理積をとりリセットを行うタイミングを
設定するリセットタイミング設定手段とを請求項１記載
の出力バッファ型ＡＴＭスイッチに具備させた。
【００１５】すなわち、請求項３記載の発明では、ルー
ティング制御信号の例えばヘッダ部分にその旨を示す識
別情報を付加するようにして、各セルが空きであるかど
うかをバッファ制御回路側で識別できるようにしてい
る。
ティング制御信号の例えばヘッダ部分にその旨を示す識
別情報を付加するようにして、各セルが空きであるかど
うかをバッファ制御回路側で識別できるようにしてい
る。
【００１６】請求項４記載の発明では、それぞれの出力
バッファ型ＡＴＭスイッチは２系統用意されており、リ
セット手段がリセットするタイミングで現用系から予備
系に対してリセットを行うことを請求項１または請求項
２記載の出力バッファ型ＡＴＭスイッチについて特徴付
けたものである。これにより、二重化した通信システム
を構築するとき、２系統の出力バッファ型ＡＴＭスイッ
チを同時に切り替えの動作させることで、無瞬断切り替
えを実現することができる。
バッファ型ＡＴＭスイッチは２系統用意されており、リ
セット手段がリセットするタイミングで現用系から予備
系に対してリセットを行うことを請求項１または請求項
２記載の出力バッファ型ＡＴＭスイッチについて特徴付
けたものである。これにより、二重化した通信システム
を構築するとき、２系統の出力バッファ型ＡＴＭスイッ
チを同時に切り替えの動作させることで、無瞬断切り替
えを実現することができる。
【００１７】請求項５記載の発明では、リセット手段が
全ボード間の同期をとるリセット動作を行ってから次の
リセット動作を行うまでの経過時間を測定する経過時間
測定手段と、この経過時間測定手段の測定した値が所定
の閾値を越えた時点でボードに監視用のセルを供給する
監視用セル供給手段と、この監視用セルによって非同期
転送に異常が発生しているかどうかを診断する診断手段
と、この診断手段が異常が発生していると診断したとき
リセット手段を強制的に作動させるリセット手段強制作
動手段とを請求項１または請求項２記載の出力バッファ
型ＡＴＭスイッチに具備させるようにしたものである。
全ボード間の同期をとるリセット動作を行ってから次の
リセット動作を行うまでの経過時間を測定する経過時間
測定手段と、この経過時間測定手段の測定した値が所定
の閾値を越えた時点でボードに監視用のセルを供給する
監視用セル供給手段と、この監視用セルによって非同期
転送に異常が発生しているかどうかを診断する診断手段
と、この診断手段が異常が発生していると診断したとき
リセット手段を強制的に作動させるリセット手段強制作
動手段とを請求項１または請求項２記載の出力バッファ
型ＡＴＭスイッチに具備させるようにしたものである。
【００１８】すなわち請求項５記載の発明では、空きセ
ルが滅多に発生しない状況が出現したとき、その間だけ
従来と同様に監視用セルによって異常の有無をチェック
し、異常が発生したときには各ボードの同期を強行する
ことにした。
ルが滅多に発生しない状況が出現したとき、その間だけ
従来と同様に監視用セルによって異常の有無をチェック
し、異常が発生したときには各ボードの同期を強行する
ことにした。
【００１９】
【実施例】以下実施例につき本発明を詳細に説明する。
【００２０】図１は本発明の一実施例における出力バッ
ファ型ＡＴＭスイッチの構成を表わしたものである。図
４と同一部分には同一の符号を付しており、これらの説
明を適宜省略する。本実施例の出力バッファ型ＡＴＭス
イッチは、マスタボード１１と１または複数枚のスレー
ブボード１２で構成されている。ただし、本実施例でも
説明を簡単にするためにスレーブボード１２が１枚の場
合を説明する。本実施例では、それぞれのボード１１、
１２にバッファ制御回路２１が１つずつ配置されてい
る。マスタボード１１に配置されているバッファ制御回
路２１（以下バッファ制御回路２１M という。）は、ス
レーブボード１２に配置されているバッファ制御回路２
１（以下バッファ制御回路２１S という。）に対して同
期化制御信号２２を送出し、ボード１１、１２間の同期
を図るようにしている。これは、両ボード１１、１２の
リセット時期を同じにすることによって、第１〜第Ｍの
ＦＩＦＯバッファ１４1 〜１４M に格納されているセル
の量を、マスタボード１１とスレーブボード１２とで同
一に保つためである。これらのボード１１、１２には、
セルと同期してルーティング制御信号２４1 〜２４N が
供給されるようになっている。
ファ型ＡＴＭスイッチの構成を表わしたものである。図
４と同一部分には同一の符号を付しており、これらの説
明を適宜省略する。本実施例の出力バッファ型ＡＴＭス
イッチは、マスタボード１１と１または複数枚のスレー
ブボード１２で構成されている。ただし、本実施例でも
説明を簡単にするためにスレーブボード１２が１枚の場
合を説明する。本実施例では、それぞれのボード１１、
１２にバッファ制御回路２１が１つずつ配置されてい
る。マスタボード１１に配置されているバッファ制御回
路２１（以下バッファ制御回路２１M という。）は、ス
レーブボード１２に配置されているバッファ制御回路２
１（以下バッファ制御回路２１S という。）に対して同
期化制御信号２２を送出し、ボード１１、１２間の同期
を図るようにしている。これは、両ボード１１、１２の
リセット時期を同じにすることによって、第１〜第Ｍの
ＦＩＦＯバッファ１４1 〜１４M に格納されているセル
の量を、マスタボード１１とスレーブボード１２とで同
一に保つためである。これらのボード１１、１２には、
セルと同期してルーティング制御信号２４1 〜２４N が
供給されるようになっている。
【００２１】図２は、本実施例におけるマスタ側のバッ
ファ制御回路の具体的な構成を表わしたものである。ル
ーティング制御信号２４1 〜２４N には、セルごとに、
それらが有効セルか空きセルかを示す識別子が書き込ま
れている。これらのルーティング制御信号２４1 〜２４
N は、対応して配置されたセル識別回路３１1 〜３１ N
に入力され、空きセルの場合には“１”となり、有効セ
ルの場合には“０”となる空きセル判別信号３２1 〜３
２N が抽出される。これらの空きセル判別信号３２1 〜
３２N は、Ｎ入力アンド回路３３に入力されて論理積が
とられる。Ｎ入力アンド回路３３からは、すべての入力
ポートに空きセルが入力されたタイミングを示す空きセ
ル信号３４が出力される。これらの空きセル信号３４
は、図１の第１〜第ＭのＦＩＦＯバッファ１４1 〜１４
M に対応して配置されたＦＩＦＯバッファ制御回路３６
1 〜３６M の対応するものに入力される。
ファ制御回路の具体的な構成を表わしたものである。ル
ーティング制御信号２４1 〜２４N には、セルごとに、
それらが有効セルか空きセルかを示す識別子が書き込ま
れている。これらのルーティング制御信号２４1 〜２４
N は、対応して配置されたセル識別回路３１1 〜３１ N
に入力され、空きセルの場合には“１”となり、有効セ
ルの場合には“０”となる空きセル判別信号３２1 〜３
２N が抽出される。これらの空きセル判別信号３２1 〜
３２N は、Ｎ入力アンド回路３３に入力されて論理積が
とられる。Ｎ入力アンド回路３３からは、すべての入力
ポートに空きセルが入力されたタイミングを示す空きセ
ル信号３４が出力される。これらの空きセル信号３４
は、図１の第１〜第ＭのＦＩＦＯバッファ１４1 〜１４
M に対応して配置されたＦＩＦＯバッファ制御回路３６
1 〜３６M の対応するものに入力される。
【００２２】一方、セル識別回路３１1 〜３１N を通過
したルーティング制御信号は、多重化回路３７で時分割
多重化される。そして、第１〜第Ｍのアドレスフィルタ
３８ 1 〜３８M によって抽出された対応するアドレスの
セルが第１〜第ＭのＦＩＦＯバッファ制御回路３６1 〜
３６M に入力される。第１〜第ＭのＦＩＦＯバッファ制
御回路３６1 〜３６M は、それぞれ自己の管轄する出力
ポート１３1 〜１３Mに対応するアドレスのセルが抽出
されたときには、ＦＩＦＯバッファ１４1 〜１４M のう
ちの対応するものにＦＩＦＯバッファ制御信号３９を送
出し、このときのセルを取り込ませる。
したルーティング制御信号は、多重化回路３７で時分割
多重化される。そして、第１〜第Ｍのアドレスフィルタ
３８ 1 〜３８M によって抽出された対応するアドレスの
セルが第１〜第ＭのＦＩＦＯバッファ制御回路３６1 〜
３６M に入力される。第１〜第ＭのＦＩＦＯバッファ制
御回路３６1 〜３６M は、それぞれ自己の管轄する出力
ポート１３1 〜１３Mに対応するアドレスのセルが抽出
されたときには、ＦＩＦＯバッファ１４1 〜１４M のう
ちの対応するものにＦＩＦＯバッファ制御信号３９を送
出し、このときのセルを取り込ませる。
【００２３】ところで、第１〜第ＭのＦＩＦＯバッファ
制御回路３６1 〜３６M は、図１に示した第１〜第Ｍの
ＦＩＦＯバッファ１４1 〜１４M のうちの対応するもの
について、それぞれセルの格納数を管理している。そし
て、第１〜第ＭのＦＩＦＯバッファ１４1 〜１４M のい
ずれかで内部の全セルが空きとなった場合には、空きセ
ル信号３４が空きを示すタイミングで第１〜第Ｍの出力
ポート１３1 〜１３Mのうちのその該当するポートのＦ
ＩＦＯバッファ制御回路３６にリセット信号４１を出力
する。例えば、第１の出力ボード１３1 が該当するもの
であれば、バッファ制御回路２１M の第１のＦＩＦＯバ
ッファ制御回路３６1 から第１のリセット信号４１1 が
出力され、これはバッファ制御回路２１S の第１のＦＩ
ＦＯバッファ制御回路３６1 に入力される。
制御回路３６1 〜３６M は、図１に示した第１〜第Ｍの
ＦＩＦＯバッファ１４1 〜１４M のうちの対応するもの
について、それぞれセルの格納数を管理している。そし
て、第１〜第ＭのＦＩＦＯバッファ１４1 〜１４M のい
ずれかで内部の全セルが空きとなった場合には、空きセ
ル信号３４が空きを示すタイミングで第１〜第Ｍの出力
ポート１３1 〜１３Mのうちのその該当するポートのＦ
ＩＦＯバッファ制御回路３６にリセット信号４１を出力
する。例えば、第１の出力ボード１３1 が該当するもの
であれば、バッファ制御回路２１M の第１のＦＩＦＯバ
ッファ制御回路３６1 から第１のリセット信号４１1 が
出力され、これはバッファ制御回路２１S の第１のＦＩ
ＦＯバッファ制御回路３６1 に入力される。
【００２４】これにより、この例では両ボード１１、１
２の第１のＦＩＦＯバッファ１４1が同時にリセットさ
れ、両者の同期がとられた状態でセルの格納が開始され
ることになる。第１のＦＩＦＯバッファ１４1 の内容は
このリセットの時点ですべて空きセルとなっているの
で、リセットされても有効セルが消失することはなく、
何ら不都合は生じない。なお、スレーブボード１２が複
数存在する場合には、マスタボード１１と共にこれらす
べてのスレーブボード１２の該当する出力ポートのＦＩ
ＦＯバッファ１４が一斉にリセットされることになる。
２の第１のＦＩＦＯバッファ１４1が同時にリセットさ
れ、両者の同期がとられた状態でセルの格納が開始され
ることになる。第１のＦＩＦＯバッファ１４1 の内容は
このリセットの時点ですべて空きセルとなっているの
で、リセットされても有効セルが消失することはなく、
何ら不都合は生じない。なお、スレーブボード１２が複
数存在する場合には、マスタボード１１と共にこれらす
べてのスレーブボード１２の該当する出力ポートのＦＩ
ＦＯバッファ１４が一斉にリセットされることになる。
【００２５】変形例
【００２６】図３は、本発明のバッファ制御回路の他の
例を示したものである。第２図と同一部分は同一の符号
を付しており、これらの説明を適宜省略する。この変形
例のバッファ制御回路５１に入力するルーティング制御
信号５２1 〜５２N は、対応する行き先判別回路５３1
〜５３N に入力され、これらの行き先に当たらない出力
ポートの判別が行われる。すなわち、先の実施例では空
きセルかどうかをフラグ等で表示させたのに対して、こ
の変形例では行き先のアドレスを見る等によってこれら
セルの行き先に当たらない出力ポートの検出が行われ
る。
例を示したものである。第２図と同一部分は同一の符号
を付しており、これらの説明を適宜省略する。この変形
例のバッファ制御回路５１に入力するルーティング制御
信号５２1 〜５２N は、対応する行き先判別回路５３1
〜５３N に入力され、これらの行き先に当たらない出力
ポートの判別が行われる。すなわち、先の実施例では空
きセルかどうかをフラグ等で表示させたのに対して、こ
の変形例では行き先のアドレスを見る等によってこれら
セルの行き先に当たらない出力ポートの検出が行われ
る。
【００２７】行き先判別回路５３1 〜５３N からは、出
力ポート検出信号５４が出力され、第１〜第ＭのＦＩＦ
Ｏバッファ制御回路５６1 〜５６M に入力される。第１
〜第ＭのＦＩＦＯバッファ制御回路５６1 〜５６M は、
第１〜第ＭのＦＩＦＯバッファ１４1 〜１４M のうちの
自己の管轄のものにセルが格納されているかどうかを判
別しており、同様にすべてが空きとなっている場合に
は、出力ポート検出信号５４でセルの行き先に当たらな
い出力ポートとして指定されているタイミングでそのポ
ートのＦＩＦＯバッファ１４をリセット信号４１でリセ
ットすることになる。
力ポート検出信号５４が出力され、第１〜第ＭのＦＩＦ
Ｏバッファ制御回路５６1 〜５６M に入力される。第１
〜第ＭのＦＩＦＯバッファ制御回路５６1 〜５６M は、
第１〜第ＭのＦＩＦＯバッファ１４1 〜１４M のうちの
自己の管轄のものにセルが格納されているかどうかを判
別しており、同様にすべてが空きとなっている場合に
は、出力ポート検出信号５４でセルの行き先に当たらな
い出力ポートとして指定されているタイミングでそのポ
ートのＦＩＦＯバッファ１４をリセット信号４１でリセ
ットすることになる。
【００２８】以上説明した実施例および変形例では、二
重化について説明を省略した。信頼性を確保するため
に、“０”系と“１”系で出力バッファ型ＡＴＭスイッ
チを二重化している場合には、リセットのタイミングで
一方の系から他方の系に切り替えるようにこれらの選択
スイッチを操作すれば、無瞬断切り替えを容易に実現す
ることができる。
重化について説明を省略した。信頼性を確保するため
に、“０”系と“１”系で出力バッファ型ＡＴＭスイッ
チを二重化している場合には、リセットのタイミングで
一方の系から他方の系に切り替えるようにこれらの選択
スイッチを操作すれば、無瞬断切り替えを容易に実現す
ることができる。
【００２９】また、実施例および変形例では、空きセル
が所定の条件を満たすときに各ボードの同期をとること
にしたが、このような条件が比較的長時間出現しないと
きには監視用のセルをその間、所定の周期で入力するこ
とにし、障害の発生によりリセット信号で同期をかける
ようにしてもよい。
が所定の条件を満たすときに各ボードの同期をとること
にしたが、このような条件が比較的長時間出現しないと
きには監視用のセルをその間、所定の周期で入力するこ
とにし、障害の発生によりリセット信号で同期をかける
ようにしてもよい。
【００３０】
【発明の効果】以上説明したように請求項１記載の発明
によれば、全入力ポートに入力されたセルが空きセルと
なるタイミングで、そのとき空となっているＦＩＦＯバ
ッファをリセットすることで、有効なセルの情報を消去
することなく、全ボードの同期をとることができる。し
かも、従来のように異常あるいは障害が発生してから同
期をとるのと異なり、多くの場合事前に異常を回避する
ことができ、スイッチの信頼性を高めることができる。
また、入力ポートに到着したセルの監視と、ＦＩＦＯバ
ッファの監視を行えば足りるので、同期化信号がスイッ
チングサイズに依存しない、すなわち入出力ポート速度
で決まるという利点がある。
によれば、全入力ポートに入力されたセルが空きセルと
なるタイミングで、そのとき空となっているＦＩＦＯバ
ッファをリセットすることで、有効なセルの情報を消去
することなく、全ボードの同期をとることができる。し
かも、従来のように異常あるいは障害が発生してから同
期をとるのと異なり、多くの場合事前に異常を回避する
ことができ、スイッチの信頼性を高めることができる。
また、入力ポートに到着したセルの監視と、ＦＩＦＯバ
ッファの監視を行えば足りるので、同期化信号がスイッ
チングサイズに依存しない、すなわち入出力ポート速度
で決まるという利点がある。
【００３１】また、請求項２記載の発明でも、全入力ポ
ートに入力されたセルの行き先に当たらない出力ポート
を検出し、この出力ポートに対応したいずれかのＦＩＦ
Ｏバッファの内容が空であるとき、そのタイミングで、
そのとき空となっているＦＩＦＯバッファをリセットす
ることで、有効なセルの情報を消去することなく、全ボ
ードの同期をとることができる。この他、請求項１記載
の発明として記したその他の効果も同様に得ることがで
きる。
ートに入力されたセルの行き先に当たらない出力ポート
を検出し、この出力ポートに対応したいずれかのＦＩＦ
Ｏバッファの内容が空であるとき、そのタイミングで、
そのとき空となっているＦＩＦＯバッファをリセットす
ることで、有効なセルの情報を消去することなく、全ボ
ードの同期をとることができる。この他、請求項１記載
の発明として記したその他の効果も同様に得ることがで
きる。
【００３２】更に請求項３記載の発明では、ルーティン
グ制御信号の例えばヘッダ部分にその旨を示す識別情報
を付加するようにしたので、各セルが空きであるかどう
かをバッファ制御回路側で確実かつ迅速に識別すること
ができる。
グ制御信号の例えばヘッダ部分にその旨を示す識別情報
を付加するようにしたので、各セルが空きであるかどう
かをバッファ制御回路側で確実かつ迅速に識別すること
ができる。
【００３３】また、請求項４記載の発明では、それぞれ
の出力バッファ型ＡＴＭスイッチは２系統用意されてい
るので、リセット手段がリセットするタイミングで現用
系から予備系に対してリセットを行うことで信頼性を保
持することができる。しかも、リセット手段がリセット
するタイミングでこれらの系統の切り替えが行われるの
で、無瞬断切り替えを実現することができる。
の出力バッファ型ＡＴＭスイッチは２系統用意されてい
るので、リセット手段がリセットするタイミングで現用
系から予備系に対してリセットを行うことで信頼性を保
持することができる。しかも、リセット手段がリセット
するタイミングでこれらの系統の切り替えが行われるの
で、無瞬断切り替えを実現することができる。
【００３４】更に、請求項５記載の発明では、空きセル
が滅多に発生しない状況が出現したときには、その間だ
け従来と同様に監視用セルによって異常の有無をチェッ
クし、異常が発生したときには各ボードの同期を強行す
ることにしたので、同期がずれたときでも、自動的に正
常に復旧させることができる。
が滅多に発生しない状況が出現したときには、その間だ
け従来と同様に監視用セルによって異常の有無をチェッ
クし、異常が発生したときには各ボードの同期を強行す
ることにしたので、同期がずれたときでも、自動的に正
常に復旧させることができる。
【図１】本発明の一実施例における出力バッファ型ＡＴ
Ｍスイッチの構成を表わした回路図である。
Ｍスイッチの構成を表わした回路図である。
【図２】本発明の実施例におけるバッファ制御回路の構
成を示す回路図である。
成を示す回路図である。
【図３】本発明の変形例におけるバッファ制御回路の構
成を示す回路図である。
成を示す回路図である。
【図４】従来の出力バッファ型ＡＴＭスイッチの構成を
表わした回路図である。
表わした回路図である。
１１ マスタボード １２ スレーブボード １３ 出力ポート １４ ＦＩＦＯバッファ １６ 入力ポート ２１、５１ バッファ制御回路 ２２ 同期化制御信号 ２４、５２ ルーティング制御信号 ３１ セル識別回路 ３３ Ｎ入力アンド回路 ３６、５６ ＦＩＦＯバッファ制御回路 ５３ 行き先判別回路 ５４ 出力ポート検出信号
Claims (5)
- 【請求項１】 １枚のマスタボードと１または複数枚の
スレーブボードを有し、これらにそれぞれセルの行き先
を制御するためのバッファ制御回路を１つずつ配置して
おり、Ｎ個の入力ポートから入力される前記セルを時分
割多重して、Ｍ個の出力ポートそれぞれに対応したＦＩ
ＦＯバッファに供給する回路が、これらのボードにビッ
トスライス構成で配置され、前記バッファ制御回路から
セルごとに出力される行き先に関する情報を基にして一
致する行き先のＦＩＦＯバッファにこれらのセルを順に
書き込んでそれぞれ対応する出力ポートから行き先別の
セルを出力するようにしたスイッチであって、 マスタボードのバッファ制御回路は、全入力ポートに入
力されたセルが空きセルとなるタイミングを検出するタ
イミング検出手段と、このタイミング検出手段が前記タ
イミングを検出した時点で前記出力ポートに対応したい
ずれかのＦＩＦＯバッファの内容が空であるときそのタ
イミングで該当する空のＦＩＦＯバッファをリセットし
て全ボード間の同期をとるリセット手段とを具備するこ
とを特徴とする出力バッファ型ＡＴＭスイッチ。 - 【請求項２】 １枚のマスタボードと１または複数枚の
スレーブボードを有し、これらにそれぞれセルの行き先
を制御するためのバッファ制御回路を１つずつ配置して
おり、Ｎ個の入力ポートから入力される前記セルを時分
割多重して、Ｍ個の出力ポートそれぞれに対応したＦＩ
ＦＯバッファに供給する回路が、これらのボードにビッ
トスライス構成で配置され、前記バッファ制御回路から
セルごとに出力される行き先に関する情報を基にして一
致する行き先のＦＩＦＯバッファにこれらのセルを順に
書き込んでそれぞれ対応する出力ポートから行き先別の
セルを出力するようにしたスイッチであって、 マスタボードのバッファ制御回路は、全入力ポートに入
力されたセルの行き先に当たらない出力ポートを検出す
る出力ポート検出手段と、この出力ポート検出手段が該
当する出力ポートを検出した時点でこの出力ポートに対
応したいずれかのＦＩＦＯバッファの内容が空であると
きそのタイミングで該当する空のＦＩＦＯバッファをリ
セットして全ボード間の同期をとるリセット手段とを具
備することを特徴とする出力バッファ型ＡＴＭスイッ
チ。 - 【請求項３】 各セルの入力タイミングに同期して前記
バッファ制御回路に入力するルーティング制御信号は、
前記各セルごとにそれらが空きであるか否かを示す識別
情報を備えており、バッファ制御回路は前記Ｎ個の入力
ポートごとに対応するセルが空きであるかどうかを判別
するセル判別手段と、この判別結果をＮ個の入力ポート
で論理積をとり前記リセットを行うタイミングを設定す
るリセットタイミング設定手段とを具備することを特徴
とする請求項１記載の出力バッファ型ＡＴＭスイッチ。 - 【請求項４】 それぞれの出力バッファ型ＡＴＭスイッ
チは２系統用意されており、前記リセット手段がリセッ
トするタイミングで、現用系から予備系に対してリセッ
トを行うことを特徴とする請求項１または請求項２記載
の出力バッファ型ＡＴＭスイッチ。 - 【請求項５】 前記リセット手段が全ボード間の同期を
とるリセット動作を行ってから次のリセット動作を行う
までの経過時間を測定する経過時間測定手段と、この経
過時間測定手段の測定した値が所定の閾値を越えた時点
で前記ボードに監視用のセルを供給する監視用セル供給
手段と、この監視用セルによって非同期転送に異常が発
生しているかどうかを診断する診断手段と、この診断手
段が異常が発生していると診断したとき前記リセット手
段を強制的に作動させるリセット手段強制作動手段とを
具備することを特徴とする請求項１または請求項２記載
の出力バッファ型ＡＴＭスイッチ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13276894A JP2550913B2 (ja) | 1994-06-15 | 1994-06-15 | 出力バッファ型ａｔｍスイッチ |
| US08/490,891 US5619510A (en) | 1994-06-15 | 1995-06-15 | Output buffer type asynchronous transfer mode switch and detecting error boards thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13276894A JP2550913B2 (ja) | 1994-06-15 | 1994-06-15 | 出力バッファ型ａｔｍスイッチ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH088915A JPH088915A (ja) | 1996-01-12 |
| JP2550913B2 true JP2550913B2 (ja) | 1996-11-06 |
Family
ID=15089108
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13276894A Expired - Lifetime JP2550913B2 (ja) | 1994-06-15 | 1994-06-15 | 出力バッファ型ａｔｍスイッチ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5619510A (ja) |
| JP (1) | JP2550913B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5802052A (en) * | 1996-06-26 | 1998-09-01 | Level One Communication, Inc. | Scalable high performance switch element for a shared memory packet or ATM cell switch fabric |
| GB9618129D0 (en) * | 1996-08-30 | 1996-10-09 | Sgs Thomson Microelectronics | Improvements in or relating to an ATM switch |
| US5894481A (en) | 1996-09-11 | 1999-04-13 | Mcdata Corporation | Fiber channel switch employing distributed queuing |
| KR100212064B1 (ko) | 1997-05-21 | 1999-08-02 | 윤종용 | 2n X n 다중화 스위치 구조 |
| EP1036483B1 (en) * | 1997-12-11 | 2006-08-30 | Telefonaktiebolaget LM Ericsson (publ) | Redundancy termination for dynamic fault isolation |
| US6198723B1 (en) * | 1998-04-14 | 2001-03-06 | Paxonet Communications, Inc. | Asynchronous transfer mode traffic shapers |
| JP3660591B2 (ja) | 1998-11-10 | 2005-06-15 | 株式会社東芝 | マトリクススイッチ |
| JP3387868B2 (ja) * | 1999-10-20 | 2003-03-17 | 日本電気株式会社 | 出力バッファ型ａｔｍスイッチ |
| US7230917B1 (en) * | 2001-02-22 | 2007-06-12 | Cisco Technology, Inc. | Apparatus and technique for conveying per-channel flow control information to a forwarding engine of an intermediate network node |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5365519A (en) * | 1991-03-05 | 1994-11-15 | Hitachi, Ltd. | ATM switch1ng system connectable to I/O links having different transmission rates |
| JPH04156140A (ja) * | 1990-10-19 | 1992-05-28 | Fujitsu Ltd | Ａｔｍスイッチの障害検出方式 |
| US5361255A (en) * | 1991-04-29 | 1994-11-01 | Dsc Communications Corporation | Method and apparatus for a high speed asynchronous transfer mode switch |
| JP2829807B2 (ja) * | 1992-07-10 | 1998-12-02 | 松下電器産業株式会社 | セル遅延付加回路 |
| MX9306994A (es) * | 1992-12-15 | 1994-06-30 | Ericsson Telefon Ab L M | Sistema de control de flujo para interruptores de paquete. |
| AU675302B2 (en) * | 1993-05-20 | 1997-01-30 | Nec Corporation | Output-buffer switch for asynchronous transfer mode |
-
1994
- 1994-06-15 JP JP13276894A patent/JP2550913B2/ja not_active Expired - Lifetime
-
1995
- 1995-06-15 US US08/490,891 patent/US5619510A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH088915A (ja) | 1996-01-12 |
| US5619510A (en) | 1997-04-08 |
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