WO2000004643A1 - Convertisseur numerique/analogique - Google Patents

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WO2000004643A1 PCT/JP1999/003048 JP9903048W WO0004643A1 WO 2000004643 A1 WO2000004643 A1 WO 2000004643A1 JP 9903048 W JP9903048 W JP 9903048W WO 0004643 A1 WO0004643 A1 WO 0004643A1
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digital data
step function
analog
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PCT/JP1999/003048
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English (en)
French (fr)
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Yukio Koyanagi
Kazuo Toraichi
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Fluency Research & Development Co Ltd
NSC Co Ltd
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Fluency Research & Development Co Ltd
Nigata Semitsu Co Ltd
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M1/08—Continuously compensating for, or preventing, undesired influence of physical parameters of noise
    • H03M1/0863—Continuously compensating for, or preventing, undesired influence of physical parameters of noise of switching transients, e.g. glitches
    • H03M1/0872—Continuously compensating for, or preventing, undesired influence of physical parameters of noise of switching transients, e.g. glitches by disabling changes in the output during the transitions, e.g. by holding or latching
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66—Digital/analogue converters

Definitions

  • the present invention relates to a digital analog converter that converts discrete digital data into a continuous analog signal.
  • a digital analog converter that converts discrete digital data into a continuous analog signal.
  • a D / A using an over-sampling technique to obtain a continuous analog audio signal from discrete music data (digital data).
  • Digital-analog converters are used.
  • Such a D / A converter generally uses a digital filter to interpolate between input digital data and increase the sampling frequency in a pseudo manner.
  • a step-like signal waveform is generated and then passed through a mouth-to-pass filter to output a smooth analog audio signal.
  • FIG. 13 is an explanatory diagram of the sinc function.
  • the sine function appears when the Fourier transform of the Dirac delta function is performed, and is defined as sine (; rft) / (; rft) when the sampling frequency is f.
  • oversampling has been performed by using a digital filter in which the waveform data of the sinc function is set to the tap count of a FIR (finite impulse response) filter.
  • FIR finite impulse response
  • an interpolation operation between discrete audio data is performed by a digital filter.
  • a digital filter When oversampling technology is used, a low-pass filter with a gentle attenuation characteristic can be used, so that the phase characteristic of the one-pass filter approaches the linear phase characteristic and the sampling aliasing noise can be reduced.
  • Such effects become more pronounced as the pseudo-sampling frequency is increased, but as the sampling frequency is increased, the processing speed of the digital filter / sample-and-hold circuit is correspondingly increased. It is necessary to use unnecessary parts, which leads to an increase in component costs.
  • the original sampling frequency itself is high (for example, several MHz) as in image data
  • oversampling is performed by using a component that can operate at tens to hundreds of MHz.
  • a digital filter and a sample-and-hold circuit had to be configured, which was not easy to achieve.
  • the conventional D / A converter to which the over-sampling technique is applied requires high-speed components in order to increase the sampling frequency in a simulated manner. Did not.
  • the phase characteristic is degraded.
  • a digital filter to which a sinc function is applied is used, a truncation error is included, and distortion of an output waveform corresponding to these is generated. Disclosure of the invention
  • the present invention has been made in view of the above points, and an object of the present invention is to provide a digital-to-analog converter capable of obtaining an output waveform with less distortion without increasing the operation speed of parts. is there.
  • the digital-analog converter of the present invention generates a predetermined step function having a value corresponding to each of the inputted digital data, adds them, converts them into a step-shaped analog voltage, By performing analog integration twice, a continuous analog signal is generated that smoothly connects the voltage corresponding to each digital data input in order. In this way, a predetermined step function corresponding to a plurality of digital data input sequentially is generated for each of a plurality of digital data, and the value of each step function is added.
  • the analog signal that changes continuously can be obtained by converting it into a signal and integrating it, so there is no need to use a low-pass filter to obtain the final analog signal, and the phase characteristic depends on the frequency of the signal to be handled It is unusual for the group delay characteristic to deteriorate due to the difference, and an output waveform with little distortion can be obtained. Also, compared to the conventional method that performed oversampling, there is no need to increase the operation speed of components, so there is no need to use expensive components and component costs can be reduced.
  • the step function described above it is preferable to use a waveform obtained by differentiating each piecewise polynomial a plurality of times with respect to a predetermined sampling function composed of piecewise polynomials.
  • a waveform corresponding to the predetermined sampling function can be obtained, so that convolution operation by the sampling function is equivalent to combining the step function. Since the processing can be simplified, the amount of processing required to convert digital data into an analog signal can be reduced.
  • the above-mentioned sampling function be differentiable only once in the entire region and have a finite value.
  • Various signals existing in the natural world are considered to need to be differentiable because they change smoothly, but the number of differentiable times does not necessarily need to be infinite, but rather only once. It is thought that natural phenomena can be sufficiently approximated.
  • there are many advantages to using a sampling function that is finitely differentiable and finite in number but it has been conventionally thought that there is no sampling function that satisfies such a condition.
  • the research by the present inventors has found a function that satisfies the above conditions.
  • the sampling function described above indicates that the sampling position t is 0 between -2 and +2.
  • step function waveform corresponding to such a sampling function in a predetermined range corresponding to five equally-spaced digital data, one, +3, +5,- ⁇ — 7, + It is possible to use one consisting of eight divided areas of the same width weighted with 5, +3 and _1.
  • this weighting process converts the digital data itself to the result of multiplying by 1, 2, +2, +4, 18, 8, 18, +4, +2, -2 times by bit shifting. It is preferable to realize by adding. Since the multiplication is performed by bit shifting, the processing can be simplified and speeded up.
  • FIG. 1 is an explanatory diagram of a sampling function used for an interpolation operation in the D / A converter of the present embodiment
  • Figure 2 shows the relationship between sample values and the interpolated values between them.
  • FIG. 3 is an explanatory diagram of data interpolation using the sampling function shown in FIG. 1,
  • FIG. 4 is a diagram showing a waveform obtained by differentiating the sampling function shown in FIG. 1 once,
  • FIG. 5 is a diagram showing a waveform obtained by further differentiating the line function shown in FIG. 4,
  • FIG. 6 is a diagram showing a configuration of the D / A converter of the present embodiment
  • FIG. 7 is a diagram showing the operation timing of the D / A converter of the present embodiment
  • FIG. 8 is a diagram showing the detailed configuration of the D / A converter shown in FIG. 6,
  • FIG. 9 is a diagram showing a detailed configuration of the step function generator
  • FIG. 10 is a diagram showing the relationship between the step function after deformation and the on / off switching timing of each tristate buffer in the step function generator.
  • FIG. 11 is a diagram showing a detailed configuration of the timing control unit
  • FIG. 12 is a diagram showing the operation timing of the timing control unit shown in FIG. 11, and FIG. 13 is an explanatory diagram of the sinc function.
  • FIG. 1 is an explanatory diagram of a sampling function used for an interpolation operation in the D / A converter of the present embodiment.
  • the sampling function H (t) shown in Fig. 1 is a finite function focusing on differentiability. For example, the function is differentiable only once in the entire region, and the sampling position t along the horizontal axis is-2 It is a finite function with a finite nonzero value between and +2.
  • H (t) — F (t + 1/2) / 4 + F (t)-F (t-1/2) / 4
  • equation (2) the sampling function H (t) is obtained in the form of a piecewise polynomial.
  • FIG. 2 is a diagram showing the relationship between sample values and interpolated values between them.
  • the value of the sampling function at the interpolation position is found, and the convolution operation is performed using this to find the interpolation value y corresponding to the intermediate position between each sample value. be able to.
  • other sample values, which should be considered originally are ignored in consideration of the amount of calculation and accuracy. This does not mean that there is no theoretical consideration, so no truncation error occurs.
  • FIG. 3 is an explanatory diagram of data interpolation using the sampling function shown in FIG.
  • the sample value Y (t 1) at the sample position t 1 shown in FIG. 3A will be specifically described.
  • the distance between the interpolation position t0 and the sample position t1 is 1 + a where the distance between two adjacent sample positions is normalized to be 1. Therefore, the value of the sampling function at the interpolation position t0 when the center position of the sampling function H (t) is adjusted to the sampling position t1 is H (1 + a).
  • H (t1) the value of the sampling function at the interpolation position t0 when the center position of the sampling function H (t) is adjusted to the sampling position t1 is H (1 + a).
  • each operation result H (a) ⁇ Y (t2), H ( 1—a) ⁇ Y (t 3) and ⁇ (2—a) ⁇ ⁇ (t 4).
  • the interpolated value corresponding to the intermediate position between each sampled value can be obtained.However, the sampling function shown in Fig. This is a possible quadratic piecewise polynomial, and by using this feature, the interpolation value can be obtained by another equivalent processing procedure.
  • FIG. 4 is a diagram showing a waveform obtained by differentiating the sampling function shown in FIG. 1 once. Since the sampling function H (t) shown in Fig. 1 is a second-order piecewise polynomial that can be differentiated once over the entire area, by differentiating it once, a continuous polygonal line as shown in Fig. 4 is obtained. It is possible to obtain a polygonal line function consisting of waveforms.
  • FIG. 5 is a diagram showing a waveform obtained by further differentiating the polygonal line function shown in FIG.
  • the polygonal waveform contains a plurality of corner points and cannot be differentiated over the entire area, the differentiation is performed on the straight line portion between two adjacent corner points (see Fig. 4).
  • a step-like waveform as shown in Fig. 5 is obtained.
  • a step function consisting of
  • the sampling function used for the interpolation operation in the D / A converter of the present embodiment is obtained by differentiating the entire region once to obtain a polygonal line function, and further differentiating each straight line portion of the polygonal line function.
  • a step function is obtained. Therefore, on the contrary, the sampling function H (t) shown in Fig. 1 can be obtained by generating the step function shown in Fig. 5 and integrating it twice.
  • the step function shown in FIG. 5 has a feature that the positive region and the negative region have the same area, and the sum of these becomes zero. In other words, by integrating the step function having such characteristics a plurality of times, it is possible to obtain a finite-order sampling function with guaranteed differentiability in the entire region as shown in FIG.
  • FIG. 6 is a diagram illustrating a configuration of the D / A converter of the present embodiment.
  • the D / A converter shown in the figure has four data storage units 10-1, 10-2, 10-3, 10-4, and four step function generators. It comprises 1-3, 11-4, an adder 12, a D / A converter 14, two integration processors 16, 18, and a timing controller 20.
  • Each of the data holding units 10-1 to 10-4 cyclically selects and captures discrete digital data input sequentially at predetermined time intervals, and stores the values until the next capture timing arrives. Hold. For example, the digital data input first is held in the data holding unit 10-1, and the digital data input second is held in the data holding unit 10-2. The third and fourth input digital data are held in the data holding units 10-3 and 10-4. Each data storage unit 10— 1 to 1 When the data holding operation at 0—4 completes one cycle, the fifth digital data that is input next is captured and held by the data holding unit 10—1, which held the data first. . In this way, the digital data sequentially input is cyclically held by the data holding units 10-1 and the like.
  • Each step function generator 1 1 1; Steps 1 to 4 are steps that have an amplitude (peak value) proportional to the value of the held data in synchronization with the digital data holding timing by the corresponding data holding units 10-1 to 10-4. Generate a function.
  • the step function itself has the shape shown in Fig. 5, and the value of this step function is proportional to the value of the digital data held in it in the data holding units 10-1 to 10-4. .
  • the specific value of the step function shown in Fig. 5 can be obtained by differentiating each piecewise polynomial of equation (3) twice, as follows.
  • the adder 12 digitally adds the values of the respective step functions output from the four step function generators 111-1-1-4.
  • the D / A converter 14 generates an analog voltage corresponding to the step-like digital data input from the adder 12.
  • This D / A converter 10 generates a constant analog voltage proportional to the value of the input digital data, so that the output voltage whose voltage level changes in a stepwise manner in response to the input digital data Is obtained.
  • the two cascade-connected integration processing units 16 and 18 perform integration processing twice on the output voltage that changes stepwise and appears at the output terminal of the D / A converter 14.
  • An output voltage that changes linearly (in a linear function) is obtained from the integration processing unit 16 in the preceding stage, and an output voltage that changes in a quadratic function is obtained from the integration processing unit 18 in the subsequent stage.
  • a subsequent analog processing unit 18 outputs a continuous analog signal that connects the voltage corresponding to each digital data with a smooth curve that can be differentiated only once. Is obtained.
  • the value of the step function output from the step function generator 1 1 1 1 described above is proportional to the value of the digital data held in the data holding section 10-1.
  • the integration process is repeated twice by the two integration processes 16 and 18 for the voltage value corresponding to the value of, and the step function shown in FIG. 1 is input from the integration process unit 18 at the subsequent stage.
  • a signal having a voltage waveform corresponding to the result of multiplication with the digital data is output.
  • the addition of the value of the step function output from each of the step function generators 1 1 to 1 1 to 4 by the adder 12 means that the signal output from the integration processor 18 at the subsequent stage is added. Paying attention, it is nothing less than performing the convolution operation using the step function shown in Fig. 1.
  • each of the step function generators 1 1 1 1 1 to 1 1-4 corresponds to this input interval.
  • the start timing of the step function waveform is shifted, the step function generated at each point is added, the result is converted to an analog voltage, and the integration process is performed twice. An analog signal that smoothly connects between the voltages corresponding to the data is obtained.
  • FIG. 7 is a diagram showing the operation timing of the D / A converter of the present embodiment.
  • each data storage unit 10—1 to 10—4 These digital data D ⁇ , D 2 , D 3 ,... Are cyclically held.
  • the data holding unit 10-1 captures the first input digital data D i and waits until the input digital data completes a cycle (the fifth digital data D 5 (Until it is input) (Fig. 7 (B)).
  • the step function generator 111 generates a step function having a value proportional to the digital data D i in accordance with the retention timing of the first digital data (see FIG. 7 (C )).
  • the data holding unit 1 0 2 takes in the digital data D 2 that is inputted to the second, to the input digital data makes a round (sixth digital de one (Until D 6 is input) (Fig. 7 (D)).
  • the step function generator 1 1 2 generates a step function having the de di evening value proportional to Rudeta D 2 (FIG. 7 (E )).
  • Data holding section 10-3 takes in the input data D 3 to be input to the third, (up to 7 th digital data D 7 is input) to the digital data takes a round inputted holds (Fig. 7 (F)).
  • the step function generation unit 1 1 one 3 generates a step function having a value proportional to this digital data D 3 (FIG. 7 (G )).
  • Data holding section 10-4 takes in the digital data D 4 input to the 4 th, (up to 8-th digital data D 8 is input) to the digital data takes a round inputted holds (Fig. 7 (H)).
  • step function generator 1 1 one 4, this digital de - evening to generate a step function having a value proportional to D 4 (FIG. 7 (I )).
  • the adding unit 12 adds the values of the step functions output from the four step function generating units 11-1 to 11-14 in this manner.
  • the adder 12 corresponds to the value (S Di) corresponding to the seventh segmented area output from the step function generator 111 and the fifth segmented area output from the step function generator 112. value (one 7D 2) which, with the value corresponding to the third segment area which is output from the step function generator 1 1-3 (5D 3), the output from the step function generator 1 1 one 4 1 value corresponding to the segmented region (- D 4) and by adding the addition result (3D, - 7 D 2 + 5D 3D 4) outputs a.
  • the adder 12 calculates the value (1) corresponding to the eighth segmented area output from the step function generator 11-1 and the sixth segmented area output from the step function generator 11-12.
  • Corresponding value (5D 2 ) and 4th division area output from step function generator 11-3 The value (1 7 D 3 ) corresponding to the area and the value (3 D 4 ) corresponding to the second division area output from the step function generator 11-4 are added, and the addition result (-+ 5 D 2 - 7 D 3 + 3 D 4) for outputting a.
  • the D / A converter 14 When the stepwise addition result is sequentially output from the addition unit 12 in this way, the D / A converter 14 generates an analog voltage based on the addition result (digital data). In this D / A converter 14, a constant analog voltage is generated in proportion to the value of the input digital data, so that the voltage level changes stepwise according to the input digital data. The output waveform is obtained (Fig. 7 (J)).
  • the integration processing section 16 at the preceding stage integrates the waveform and outputs a polygonal waveform (FIG. 7).
  • the D / A converter As described above, the D / A converter according to the present embodiment generates a step function in accordance with the timing at which the input digital data is held, and after adding the step function for the four digital data, the addition result is obtained.
  • the D / A converter By generating an analog voltage corresponding to the digital data, and then performing the integration process twice, it is possible to generate a continuous analog signal that smoothly connects the voltage corresponding to each digital data.
  • FIG. 8 is a diagram showing a detailed configuration of the D / A converter shown in FIG.
  • each of the data storage units 10-1 to 10-4 is constituted by a D-type flop flop (D-FF), which stores data input via the buffer 22.
  • D-FF D-type flop flop
  • the input data D i, D 2 , D 3 ,... are cyclically held by sequentially shifting the input timing by one cycle of the input data.
  • the 8-bit data held in each of the data holding units 10_1 to 10-4 is converted into a corresponding step function generator. Entered into 1 1—1 to 1 1—4.
  • FIG. 9 is a diagram showing a detailed configuration of the step function generator 111-1-1-4.
  • the four step function generators 111 to 1 1 to 4 have the same configuration, and the details of the step function generator 111 will be described below as a representative.
  • the staircase function generator 1 1-1 includes two 3-state buffers 100 and 102 having inverted outputs, and two 3-state buffers 104 and 104 having non-inverted outputs.
  • Adder (ADD) 1 that adds 106 to the data input to this step function generator 111 and data output via any of the tristate buffers 100 to 106 0 8.
  • the step function shown in FIG. 5 is transformed into the step function shown in FIG. 10 by shifting the horizontal axis upward by +1. Since the values of the step function after this transformation are powers of two, when multiplying the input data by using each value as a multiplier, the multiplication is performed by a simple bit shift operation. Can be performed. After that, the process of returning the horizontal axis shifted upward by +1 (the process of adding the input data to the multiplication result) may be performed to obtain the output value of each step function generator.
  • the tri-state buffer 100 shifts the input data by one bit, inverts each bit of the shifted data, and outputs the inverted data.
  • a multiplication of (1-2) times is performed.
  • the tristate buffer 102 performs double multiplication by shifting the input data by one bit.
  • the tristate buffer 104 performs quadruple multiplication by shifting the input data by 2 bits. By outputting data corresponding to the multiplication result from the tri-state buffer 104 at the timing indicated by “S 3” in FIG. 10, data corresponding to the third and sixth segmented areas of the stair function can be obtained. Can be
  • the tristate buffer 106 shifts the input data by 3 bits, inverts each bit, and adds 1 to the carry input of the adder 108 to perform (18) times multiplication.
  • data corresponding to the multiplication result from the tristate buffer 100 at the timing indicated by “S 4” in FIG. 10, data corresponding to the fourth and fifth segmented areas of the step function can be obtained.
  • the adder 108 adds positive or negative data selectively output from any of the tri-state buffers 100 to 106 and data input to the step function generator 111. I do. Then, data obtained by the adder 108 is output from the step function 111-1.
  • the adder 108 receives the output data of the tri-state buffers 100 and 102 in which the bit-shifted result is inverted, or the tri-state buffer 1 which is only bit-shifted.
  • the details of the processing procedure differ depending on whether the output data of 04 and 106 is input. That is, when addition is performed using data that has not been bit-shifted, simply adding two data is performed. When addition is performed using bit-inverted data, '1' is added to the least significant bit b O after adding the two data. Which type the data input to the adder 108 belongs to may be determined by checking whether or not the most significant bit is “1”.
  • the adder 12 shown in FIG. 8 includes three adders (ADD) 120, 122, and 124 having two input terminals. These three adders 1 2 0, 1 2 2 and 1 2 4 output from the 4 step function generators 1 1—1 to 1 1—4. Are added. The result of this addition is input to an A / D converter (ADC) 14 where it is converted into a step-like voltage waveform. Of the two cascade-connected integration processing units 16 and 18, the preceding integration processing unit 1 Applied to 6.
  • ADC A / D converter
  • the integration processing section 16 in the preceding stage includes two operational amplifiers 140,
  • the post-stage integration processing section 18 is composed of two operational amplifiers 150, 151, two capacitors 152, 153, two resistors 154,
  • An integrating circuit is configured by one operational amplifier 150, a capacitor 1502, and a resistor 154, and a pre-stage circuit is applied to the inverting input terminal terminal of the operational amplifier 150 via the resistor 154. A predetermined integration operation is performed on the output voltage of the integration processing unit 16.
  • the A / D converter of the present embodiment is suitable for use as a circuit for obtaining a video signal such as an RGB signal or a luminance signal of a television receiver, for example.
  • the A / D converter for a television receiver has three sets of circuits shown in Fig. 8 corresponding to those of R, G, and B data, corresponding to one screen.
  • R, G, B data of 8 bits each is input at predetermined time intervals for each scanning line that composes the frame, and continuous R, G, B analog that interpolates each data Generates voltage.
  • a circuit that holds the average value at the 0 level is configured by the operational amplifier 14 1, the capacitor 14 3, and the resistor 14 45 included in the preceding integration processing unit 16, and the operational amplifier
  • the voltage level of the non-inverting input terminal of the operational amplifier 140 is adjusted so that the average value of the output of the integrating circuit composed of 140 and the like is always 0 V.
  • the operational amplifier 15 2, the capacitor 15 3, and the resistor 15 5 included in the integration processing section 18 at the subsequent stage constitute an average level holding circuit.
  • Voltage level of the non-inverting input terminal of the operational amplifier 150 so that the average value of the output of the integrating circuit composed of Is adjusted.
  • the voltage level applied to the non-inverting input terminal of the operational amplifier 151 is obtained by converting the input data itself into an analog voltage and calculating the average level.
  • a D-type flip-flop that holds sequentially input data, and an A / D converter 1 that generates an analog voltage from the held digital data.
  • switches 144 and 156 are provided to reset the electric charge accumulated in the integration capacity of each of the integration circuits included in the two integration processing sections 16 and 18 for each frame.
  • the vertical blanking signal is synchronized by a synchronization circuit 186 constituted by a D-type flip-flop, and the two switches 144 and 156 are turned on during the vertical blanking period.
  • a synchronization circuit 186 constituted by a D-type flip-flop
  • FIG. 11 is a diagram illustrating a detailed configuration of the timing control unit 20.
  • the timing control section 20 has a 3-bit counter 160, three exclusive OR circuits 16 1 to 16 3 having non-inverted outputs, and an inverted output.
  • Two exclusive OR circuits 16 4 and 16 5 three AND circuits 16 6 to 17 0 with non-inverted outputs, and three OR circuits 17 1 to 1 with inverted outputs 7 and 3.
  • FIG. 12 is a diagram showing operation timings of the timing control unit 20 shown in FIG.
  • the respective waveforms of CLK, b0 to b2, cl to c5, and dl to d8 shown in FIG. 12 indicate the waveforms appearing at the respective reference numerals in FIG.
  • the 3-bit counter 160 performs a count operation in synchronization with the input clock signal CLK, and is incremented every time the clock signal rises.
  • Bit outputs b0, bl, b2 are updated.
  • step function shown in (I) can be generated. Specifically, in order to generate the step function shown in FIG. 7 (C) by the step function generating unit 111, four tristate buffers 100 to 100 in the step function generating unit 11-1 are used. The on / off state of 106 is indicated by the output (d3) of the OR circuit 171, the output (d7) of the AND circuit 169, the output (d2) of the AND circuit 167, and the AND circuit 166 shown in FIG. It switches depending on the logic state of the output (dl).
  • the on / off state of the four tri-state buffers 100 to 106 in the step function generator 11 1 The output (d 6) of the OR circuit 173, the output (d 8) of the AND circuit 170, the output (d 5) of the OR circuit 172, and the output (d Switch according to the logic state of 4).
  • the on / off state of the four tristate buffers 100 to 106 in the step function generator 113 is changed.
  • the output (d 3) of the OR circuit 171, the output (d 1) of the AND circuit 166, the output (d 2) of the AND circuit 167 ) Is switched depending on the logic state.
  • the on / off state of the four tristate buffers 100 to 106 in the step function generator 111 is changed.
  • the output of the AND circuit 170 shown in FIG. 11 (d8), the output of the OR circuit 173 (d6), the output of the AND circuit 168 (d4), and the output of the OR circuit 172 (d5) It switches depending on the logical state of.
  • the sampling function is a finite-level function that can be differentiated only once in the entire region.
  • the number of differentiable times may be set to two or more.
  • the D / A conversion shown in Figure 6 The number of data holding units and staircase function generators included in the unit should be 6, and interpolation processing should be performed on the 6 digital data to generate an analog voltage that smoothly connects these digital data. .
  • the present invention is not necessarily limited to the case where interpolation processing is performed using a finite number of sampling functions, and a finitely differentiable sampling function having a value in a range of 10 to 10 is used to support finite sampling positions. Only a plurality of digital data to be processed may be subjected to the interpolation processing. For example, if such a sampling function is defined by a quadratic piecewise polynomial, a predetermined step function waveform can be obtained by differentiating each piecewise polynomial twice. By performing the integration process twice on the result of the voltage synthesis using, the analog signal that smoothly connects the voltage corresponding to the digital signal can be obtained.
  • the D / A converter of the present invention can be used, for example, when converting evening to analog audio sound.
  • a predetermined step function corresponding to each of a plurality of digital data input in sequence is generated and added, and then the addition result is converted into an analog voltage.
  • the analog voltage that changes continuously can be obtained by performing the integration.Therefore, it is not necessary to use a single-pass filter to obtain the final analog signal, and the phase characteristics differ depending on the frequency of the signal to be handled. When the delay characteristics deteriorate, an output waveform with little distortion can be obtained. Also, compared to the conventional method of performing over-sampling, there is no need to increase the operation speed of components, so that expensive components are not required and component cost can be reduced.

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Description

明 細 書 デジタル一アナログ変換器 技術分野
本発明は、 離散的なデジタルデータを連続的なアナログ信号に変換するデジ夕 ルーアナログ変換器に関する。 なお、 本明細書においては、 関数の値が局所的な 領域で 0以外の有限の値を有し、 それ以外の領域で 0となる場合を 「有限台」 と 称して説明を行うものとする。 背景技術
最近のデジタルオーディオ装置、 例えば C D (コンパクトディスク） プレーヤ 等においては、 離散的な音楽デ一夕 （デジタルデータ） から連続的なアナログの 音声信号を得るためにオーバ一サンプリング技術を適用した D / A (デジタル— アナログ） 変換器が用いられている。 このような D /A変換器は、 入力されるデ ジタルデータの間を補間して擬似的にサンプリング周波数を上げるために一般に はデジタルフィル夕が用いられており、 各補間値をサンプルホールド回路によつ て保持して階段状の信号波形を生成した後にこれを口一パスフィル夕に通すこと によって滑らかなアナログの音声信号を出力している。
ところで、 D /A変換器に含まれるデジタルフィル夕によるデータ補間は、 一 般には s i n c関数と称される標本化関数を用いて行われる。 図 1 3は、 s i n c関数の説明図である。 s i n e関数は、 ディラックのデルタ関数を逆フーリエ 変換したときに現れるものであり、 標本化周波数を f としたときに s i n ( ;r f t ) / ( ;r f t ) で定義される。 この s i n c関数は、 t = 0の標本点のみで 1 になり、 他の全ての標本点では 0となる。
従来は、 この s i n c関数の波形デ一夕を F I R (finite impulse response ) フィル夕のタップ計数に設定したデジタルフィルタを用いることにより、 ォー バ一サンプリングを行っている。
ところで、 デジタルフィルタによって離散的な音声データ間の補間演算を行う オーバーサンプリング技術を用いると、 減衰特性がなだらかなローパスフィル夕 を用いることができるため、 口一パスフィルタによる位相特性を直線位相特性に 近づけるとともに標本化折返し雑音を低減することが可能になる。 このような効 果は擬似的なサンプリング周波数を上げれば上げるほど顕著になるが、 サンプリ ング周波数を上げるとそれだけデジタルフィルタゃサンプルホールド回路の処理 速度も高速化されるため、 高速化に適した高価な部品を使用する必要があり、 部 品コス トの上昇を招く。 また、 画像データのように本来のサンプリング周波数自 体が高い場合 （例えば数 M H z ) には、 これをオーバ一サンプリングするには数 十 M H zから数百 M H zで動作可能な部品を用いてデジタルフィルタやサンプル ホールド回路を構成する必要があり、 その実現が容易ではなかった。
また、 オーバ一サンプリング技術を用いた場合であっても、 最終的には階段状 の信号波形を口一パスフィルタに通して滑らかなアナログ信号を生成しているた め、 口一パスフィル夕を用いている限り厳密な意味での直線位相特性を持たせる ことができなかった。 また、 上述した s i n e関数は、 ±∞で 0に収束する関数 であるため、 正確な補間値を求めようとすると、 全てのデジタルデ一夕の値を考 慮する必要があるが、 実際は回路規模等の都合から、 考慮するデジタルデータの 範囲を限定してデジタルフィル夕の夕ップ係数の数が設定されており、 得られる 補間値には打ち切り誤差が含まれていた。
このように、 オーバ一サンプリング技術を適用した従来の D /A変換器は、 擬 似的にサンプリング周波数を上げるために高速な部品が必要であって、 コスト高 を招いたり、 あるいは実現が容易ではなかった。 また、 口一パスフィルタを通す ため位相特性の劣化があり、 しかも s i n c関数を適用したデジタルフィルタを 用いているため打ち切り誤差が含まれ、 これらに対応した出力波形の歪みが生じ ていた。 発明の開示
本発明は、 このような点に鑑みて創作されたものであり、 その目的は、 部品の 動作速度を上げることなく歪みの少ない出力波形を得ることができるデジタル一 アナログ変換器を提供することにある。 本発明のデジタル—アナ口グ変換器は、 入力されたデジタルデータのそれそれ に対応する値を有する所定の階段関数を発生させてこれらを加算し、 階段状のァ ナログ電圧に変換した後に複数回のアナログ積分を行うことによって、 順に入力 される各デジタルデータに対応する電圧をなめらかにつなぐ連続したアナログ信 号を発生する。 このように、 順に入力される複数のデジタルデ一夕に対応する所 定の階段関数を複数のデジタルデータのそれそれについて発生させて各階段関数 の値を加算し、 その後この加算結果をアナログ電圧に変換して積分することによ り連続的に変化するアナログ信号が得られるため、 最終的なアナログ信号を得る ためにローパスフィルタを用いる必要がなく、 扱う信号の周波数によつて位相特 性が異なるために群遅延特性が悪化するといつたことがなく、 歪みの少ない出力 波形を得ることができる。 また、 オーバーサンプリングを行っていた従来の手法 に比べると、 部品の動作速度を上げる必要がないため、 高価な部品を使用する必 要がなく、 部品コス トの低減が可能になる。
特に、 上述した階段関数は、 区分多項式によって構成された所定の標本化関数 について、 各区分多項式を複数回微分することにより得られる波形を用いること が好ましい。 すなわち、 反対にこの階段関数を複数回積分することにより、 所定 の標本化関数に対応した波形を得ることができるため、 標本化関数による畳み込 み演算を、 階段関数を合成することによって等価的に実現することが可能になり、 処理内容を単純化することができるため、 デジタルデータをアナログ信号に変換 するために必要な処理量の低減が可能になる。
また、 上述した標本化関数は、 全域が 1回だけ微分可能であって有限台の値を 有することが好ましい。 自然界に存在する各種の信号は、 滑らかに変化している ため微分可能性が必要であると考えられるが、 その微分可能回数は必ずしも無限 回である必要はなく、 むしろ 1回だけ微分可能であれば充分に自然現象を近似で きると考えられる。 このように、 有限回微分可能であって有限台な標本化関数を 用いることにより数々の利点があるが、 従来はこのような条件を満たす標本化関 数が存在しないと考えられていた。 ところが、 本発明者の研究によって、 上述し た条件を満たす関数が見いだされた。
具体的には、 上述した標本化関数は、 標本位置 tがー 2から + 2までの間で 0 以外の値を有する有限台の関数であり、 — 2≤ t <— 3/2については （—t 2 — 4 t一 4) /4で、 — 3/2≤t <— 1については （3 t 2 + 8 t + 5 ) /4 で、 一 1≤ tく - 1/2については （5 t 2 + 1 2 t + 7) /4で、 — 1/2 ^ tく 1/2については （一 7 t 2 +4) /4で、 1/2≤t < 1については （5 t 2 — 1 2 t + 7) /4で、 1≤t <3/2については （3 t 2 - 8 t + 5 ) / 4で、 3/2≤t≤2については （一 t 2 + 4 t— 4) / 4で定義されるものを 用いることができる。 あるいは、 このような標本化関数に対応する階段関数波形 としては、 等間隔に配置された 5つのデジタルデータに対応した所定範囲におい て、 一 1、 + 3、 + 5、 - Ί — 7、 + 5、 + 3、 _ 1の重み付けがなされた同 じ幅の 8つの区分領域からなっているものを用いることができる。 また、 この重 み付け処理は、 ビットシフトによる一 2、 + 2、 +4、 一 8、 一8、 +4、 +2、 — 2倍の乗算処理を行った結果に対してデジタルデータ自身を加算することによ つて実現することが好ましい。 ビットシフトによって乗算処理が行われるため、 処理の簡略化、 高速化が可能になる。
このように、 全域で 1回だけ微分可能な標本化関数を用いることにより、 複数 の階段関数を加算した後に積分処理する回数を減らすことができ、 処理量を低減 することが可能になる。 また、 有限台の値を有する標本化関数を用いることによ り、 この有限台の区間に対応したデジタルデータのみを処理の対象とすればよい ため、 さらに処理量を低減することができ、 しかも有限個のデジタルデータを対 象に処理を行った場合の打ち切り誤差の発生を防止することができる。 図面の簡単な説明
図 1は、 本実施形態の D/A変換器における補間演算に用いられる標本化関数 の説明図、
図 2は、 標本値とその間の補間値との関係を示す図、
図 3は、 図 1に示す標本化関数を用いたデータ補間の説明図、
図 4は、 図 1に示した標本化関数を 1回微分した波形を示す図、
図 5は、 図 4に示した折れ線関数をさらに微分した波形を示す図、
図 6は、 本実施形態の D/A変換器の構成を示す図、 図 7は、 本実施形態の D/A変換器の動作タイミングを示す図、 図 8は、 図 6に示した D/A変換器の詳細構成を示す図、
図 9は、 階段関数発生部の詳細構成を示す図、
図 1 0は、 変形後の階段関数と階段関数発生部内の各トライステートバッファ のオンオフ切替夕ィミングとの関係を示す図、
図 1 1は、 タイミング制御部の詳細な構成を示す図、
図 1 2は、 図 1 1に示したタイミング制御部の動作タイミングを示す図、 図 1 3は、 s i n c関数の説明図である。 発明を実施するための最良の形態
以下、 本発明を適用した一実施形態の D/A変換器について、 図面を参照しな がら詳細に説明する。 図 1は、 本実施形態の D/A変換器における補間演算に用 いられる標本化関数の説明図である。 図 1に示す標本化関数 H ( t ) は、 微分可 能性に着目した有限台の関数であり、 例えば全域において 1回だけ微分可能であ つて、 横軸に沿った標本位置 tが— 2から + 2の間にあるときに 0以外の有限な 値を有する有限台の関数である。 また、 H (t) は標本化関数であるため、 t = ◦の標本位置のみで 1になり、 t =± l， ± 2の標本位置において 0になるとい う特徴を有する。
上述した各種の条件 （標本化関数、 1回だけ微分可能、 有限台） を満たす関数 H (t) が存在することが本発明者の研究により確かめられている。 具体的には、 このような標本化関数 H (t ) は、 3階 Bスプライン関数を F (t) としたとき に、
H ( t ) =— F (t + 1/2) /4 + F (t) - F (t - 1/2) /4
…（ 1 ) で定義することができる。 ここで、 3階 Bスプライン関数 F ( t ) は、
( 4 t 2 + 1 2 t + 9 ) /4 - 3/2≤t <- l/2
- 2 t 2 + 3/2 - 1/2≤ t < 1/2
(4 t 2 - 1 2 t + 9 ) /4 1/2≤t < 3/2 (2) で表される。 上述した標本化関数 H (t ) は、 二次の区分多項式であり、 3階 Bスプライン 関数 F (t ) を用いているため、 全域で 1回だけの微分可能性が保証される有限 台の関数となっている。 また、 t =± l , ± 2の標本位置において 0となる。 上述した （2) 式を （ 1) 式に代入して、 標本化関数 H ( t ) を区分多項式の 形で求めると、
(- t 2 - 4 t - 4 ) /4 - 2≤t <-3/2
(3 t 2 + 8 t + 5) /4 - 3/2≤ t <- 1
( 5 t 2 + 12 t + 7 ) /4 - 1≤ t <- 1/2
(一 7 t 2 +4) /4 - 1/2≤ t < 1/2
( 5 t 2 - 12 t + 7 ) /4 1/2≤ t < 1
( 3 t 2 一 8 t + 5) /4 1≤ t < 3/2
(一 t2 +4 t— 4) /4 ； 33//22≤≤ tt≤≤ 22 ." (3) と表すことができる。
このように、 上述した関数 H (t ) は、 標本化関数であって、 全域において 1 回だけ微分可能であり、 しかも標本位置 t = ± 2において 0に収束する有限台の 関数である。 したがって、 この標本化関数 H ( t ) を用いて各標本値に基づく重 ね合わせを行うことにより、 標本値間の値を 1回だけ微分可能な関数を用いて補 間することができる。
図 2は、 標本値とその間の補間値との関係を示す図である。 一般に、 与えられ た各標本値のそれそれについて補間位置における標本化関数の値を求め、 これを 用いて畳み込み演算を行うことにより、 各標本値の間の中間位置に対応する補間 値 yを求めることができる。
従来から用いられている s i n c関数は t =±∞の標本位置で 0に収束する関 数であるため、 補間値 yを正確に求めようとすると、 t=±∞までの各標本値に 対応して補間位置での s i nc関数の値を計算し、 これを用いて畳み込み演算を 行う必要があった。 ところが、 本実施形態で用いる標本化関数 H (t) は、 t = 土 2の標本位置で 0に収束するため、 補間位置を挟んで前後 2個ずつの標本値を 考慮すればよく、 演算量を大幅に削減することができる。 しかも、 それ以外の標 本値については、 本来考慮すべきであるが演算量や精度等を考慮して無視してい るというわけではなく、 理論的に考慮する必要がないため、 打ち切り誤差は発生 しない。
図 3は、 図 1に示す標本化関数を用いたデータ補間の説明図である。 例えば、 図 3 (A) に示す標本位置 t 1における標本値 Y ( t 1 ) について具体的に説明 する。 補間位置 t 0と標本位置 t 1との距離は、 隣接する 2つの標本位置間の距 離を正規化して 1とすると、 1 +aとなる。 したがって、 標本位置 t 1に標本化 関数 H ( t ) の中心位置を合わせたときの補間位置 t 0における標本化関数の値 は H ( 1 +a) となる。 実際には、 標本値 Y ( t 1 ) に一致するように標本化関 数 H (t ) の中心位置のピーク高さを合わせるため、 上述した H ( 1 +a) を Y
( t 1 ) 倍した値 H ( 1 +a) · Y ( t 1 ) が求めたい値となる。
同様にして、 図 3 (B) 〜 （D) に示すように、 他の 3つの標本値に対応して、 補間位置 t 0における各演算結果 H (a) · Y (t 2) 、 H ( 1— a) · Y (t 3) 、 Η (2— a) · Υ (t 4) が得られる。 このようにして得られた 4つの演 算結果 H ( 1 +a) · Y (t 1 ) s H (a) . Y (t 2) 、 H ( l—a) · Υ
(t 3) 、 H (2— a) · Y (t 4) を加算して畳み込み演算を行うことにより、 補間位置 t 0における補間値 yが求められる。
ところで、 上述したように、 原理的には各標本値に対応させて標本化関数 H
(t ) の値を計算して畳み込み演算を行うことにより各標本値の間の中間位置に 対応する補間値を求めることができるが、 図 1に示した標本化関数は全域で 1回 だけ微分可能な二次の区分多項式であり、 この特徴を利用して、 等価的な他の処 理手順によって補間値を求めることができる。
図 4は、 図 1に示した標本化関数を 1回微分した波形を示す図である。 図 1に 示した標本化関数 H (t) は、 全域で 1回微分可能な二次の区分多項式であるた め、 これを 1回微分することにより、 図 4に示すような連続的な折れ線状の波形 からなる折れ線関数を得ることができる。
また、 図 5は図 4に示した折れ線関数をさらに微分した波形を示す図である。 但し、 折れ線波形には複数の角点が含まれており、 全域で微分することはできな いため、 隣接する 2つの角点に挟まれた直線部分について微分を行うものとする ( 図 4に示す折れ線波形を微分することにより、 図 5に示すような階段状の波形か らなる階段関数を得ることができる。
このように、 本実施形態の D/ A変換器における補間演算に用いられる標本化 関数は、 全域を 1回微分して折れ線関数が得られ、 この折れ線関数の各直線部分 をさらに微分することにより階段関数が得られる。 したがって、 反対に図 5に示 した階段関数を発生させ、 これを 2回積分することにより、 図 1に示した標本化 関数 H (t) を得ることができる。
なお、 図 5に示した階段関数は正領域と負領域とが等しい面積を有しており、 これらを合計した値が 0となる特徴を有している。 換言すれば、 このような特徴 を有する階段関数を複数回積分することにより、 図 1に示したような全域におけ る微分可能性が保証された有限台の標本化関数を得ることができる。
ところで、 図 3に示した畳み込み演算による補間値の算出では、 標本化関数 H (t) の値に各標本値を乗算したが、 図 5に示した階段関数を 2回積分して標本 化関数 H (t) を求める場合には、 この積分処理によって得られた標本化関数の 値に各標本値を乗算する場合の他に、 等価的には、 積分処理前の階段関数を発生 させる際に、 各標本値が乗算された階段関数を発生させ、 この階段関数を用いて 畳み込み演算を行った結果に対して 2回の積分処理を行って補閭値を求めること ができる。 本実施形態の D/A変換器は、 このようにして補間値を求めており、 次にその詳細を説明する。
図 6は、 本実施形態の D/A変換器の構成を示す図である。 同図に示す D/A 変換器は、 4つのデータ保持部 10— 1、 10— 2、 10-3, 10— 4、 4つ の階段関数発生部 1 1一 1、 1 1— 2、 1 1— 3、 1 1 -4, 加算部 12、 D/ A変換器 14、 2つの積分処理部 16、 18、 タイミング制御部 20を含んで構 成されている。
各データ保持部 10— 1〜10— 4は、 所定の時間間隔で順次入力される離散 的なデジタルデ一夕を巡回的に選択して取り込み、 次の取り込みタイミングが到 来するまでその値を保持する。 例えば、 最初に入力されるデジタルデータがデー タ保持部 10— 1に保持され、 2番目に入力されるデジタルデータがデータ保持 部 10— 2に保持される。 また、 3番目、 4番目に入力される各デジタルデータ がデータ保持部 10— 3、 10— 4に保持される。 各データ保持部 10— 1~ 1 0— 4におけるデータの保持動作が一巡すると、 次に入力される 5番目のデジ夕 ルデータは、 一番早くデ一夕を保持したデ一夕保持部 10— 1に取り込まれて保 持される。 このようにして、 順に入力される各デジタルデータがデータ保持部 1 0— 1等によって巡回的に保持される。
各階段関数発生部 1 1一；！〜 1 1—4は、 対応するデータ保持部 10— 1〜 1 0-4によるデジタルデータの保持タイミングに同期して、 それそれの保持デー 夕の値に比例した振幅 （波高値） を有する階段関数を発生する。 階段関数そのも のは図 5に示した形状を有しており、 この階段関数の値が、 データ保持部 10— 1〜10— 4のそれそれに保持されたデジタルデータの値に比例している。 図 5 に示した階段関数の具体的な値は、 上述した （3) 式の各区分多項式を 2回微分 することにより得ることができ、 以下のようになる。
— 1 ； -2≤t <-3/2
3 ； -3/2≤t <- l
5 ； - 1≤ t <- 1/2
- 7 ； - 1/2≤0
一 7 ； 0≤ t < 1/2
5 ； 1/2≤ t < 1
3 ； 1≤ t < 3/2
一 1 ； 3/2≤ t≤ 2
加算部 12は、 4つの階段関数発生部 1 1一 1〜1 1—4から出力されるそれ それの階段関数の値をデジタル的に加算する。 D/A変換器 14は、 加算部 12 から入力される階段状のデジタルデータに対応するアナ口グ電圧を発生する。 こ の D/A変換器 10では、 入力されるデジタルデータの値に比例した一定のアナ ログ電圧を発生するため、 入力されるデジタルデータに対応して階段状に電圧レ ベルが変化する出力電圧が得られる。
縦続接続された 2つの積分処理部 16、 18は、 D/A変換器 14の出力端に 現れる階段状に変化する出力電圧に対して 2回の積分処理を行う。 前段の積分処 理部 16からは直線状 （一次関数的） に変化する出力電圧が得られ、 後段の積分 処理部 18からは二次関数的に変化する出力電圧が得られる。 このようにして、 複数のデジタルデータが一定間隔で入力されると、 後段の積分処理部 1 8からは、 各デジタルデータに対応する電圧の間を 1回だけ微分可能な滑らかな曲線で結ん だ連続的なアナログ信号が得られる。
ところで、 上述した階段関数発生部 1 1一 1から出力される階段関数の値は、 デ一夕保持部 1 0— 1に保持されたデジタルデータの値に比例しているため、 こ の階段関数の値に対応する電圧値に対して 2つの積分処理部 1 6、 1 8によって 積分処理を 2回繰り返すことにより、 後段の積分処理部 1 8からは、 図 1に示し た階段関数と入力されるデジタルデータとを乗算した結果に対応する電圧波形の 信号が出力される。 また、 加算部 1 2によって、 各階段関数発生部 1 1一 1〜1 1— 4から出力される階段関数の値を加算するということは、 後段の積分処理部 1 8から出力される信号に着目すると、 図 1に示した階段関数を用いて畳み込み 演算を行うことに他ならない。
したがって、 本実施形態の D / A変換器にデジ夕ルデータが一定の時間間隔で 入力される場合を考えると、 この入力間隔に対応させて各階段関数発生部 1 1一 1〜1 1—4による階段関数波形の発生開始タイミングをずらし、 それそれにお いて発生した階段関数の加算を行い、 その結果をアナログ電圧に変換した後に 2 回の積分処理を行うことにより、 一定間隔で入力されるデジタルデータに対応し た電圧間を滑らかに結ぶアナ口グ信号が得られる。
図 7は、 本実施形態の D /A変換器の動作タイミングを示す図である。 図 7 ( A ) に示すように一定の時間間隔でデジタルデ一夕 、 D 2 、 D s 、 …が入 力されると、 各デ一夕保持部 1 0— 1〜 1 0— 4は、 これらのデジタルデータ D 丄 、 D 2 、 D 3 、 …を巡回的に保持する。 具体的には、 データ保持部 1 0— 1は、 1番目に入力されるデジタルデータ D i を取り込んで、 入力されるデジタルデ一 夕が一巡するまで （ 5番目のデジタルデ一夕 D 5 が入力されるまで） 保持する (図 7 ( B ) ) 。 また、 この 1番目のデジタルデータ の保持タイミングに合 わせて、 階段関数発生部 1 1一 1は、 このデジタルデ一夕 D i に比例した値を有 する階段関数を発生する （図 7 ( C ) ) 。
同様に、 データ保持部 1 0— 2は、 2番目に入力されるデジタルデータ D 2 を 取り込んで、 入力されるデジタルデータが一巡するまで （6番目のデジタルデ一 夕 D6 が入力されるまで） 保持する （図 7 (D) ) 。 また、 この 2番目のデジタ ルデータ D2 の保持タイミングに合わせて、 階段関数発生部 1 1— 2は、 このデ ジ夕ルデータ D2 に比例した値を有する階段関数を発生する （図 7 (E) ) 。 データ保持部 10— 3は、 3番目に入力される入力データ D3 を取り込んで、 入力されるデジタルデータが一巡するまで （7番目のデジタルデータ D7 が入力 されるまで） 保持する （図 7 (F) ) 。 また、 この 3番目のデジタルデ一夕 D3 の保持タイミングに合わせて、 階段関数発生部 1 1一 3は、 このデジタルデータ D3 に比例した値を有する階段関数を発生する （図 7 (G) ) 。
データ保持部 10— 4は、 4番目に入力されるデジタルデータ D4 を取り込ん で、 入力されるデジタルデータが一巡するまで （8番目のデジタルデータ D8 が 入力されるまで） 保持する （図 7 (H) ) 。 また、 この 4番目のデジタルデータ D4 の保持タイミングに合わせて、 階段関数発生部 1 1一 4は、 このデジタルデ —夕 D4 に比例した値を有する階段関数を発生する （図 7 (I) ) 。
加算部 12は、 このようにして 4つの階段関数発生部 1 1— 1〜1 1一 4のそ れそれから出力される各階段関数の値を加算する。 ところで、 図 5に示したよう に、 各階段関数発生部 1 1一 1〜 1 1一 4によって発生する階段関数は、 図 1に 示した標本化関数の有限台の範囲である標本位置 t =—2〜十 2の領域を 0. 5 毎に分割した 8つの区分領域を有する有限台の関数である。 例えば、 標本位置 t =ー 2から + 2に向かって順に第 1区分領域、 第 2区分領域、 …第 8区分領域と する。
まず加算部 12は、 階段関数発生部 1 1一 1から出力される第 7区分領域に対 応ずる値 （S Di ) と、 階段関数発生部 1 1一 2から出力される第 5区分領域に 対応する値 （一 7D2 ) と、 階段関数発生部 1 1—3から出力される第 3区分領 域に対応する値 （5D3 ) と、 階段関数発生部 1 1一 4から出力される第 1区分 領域に対応する値 （― D4 ) とを加算して、 加算結果 （3D, - 7 D2 +5D3 - D 4 ) を出力する。
次に、 加算部 12は、 階段関数発生部 1 1— 1から出力される第 8区分領域に 対応する値 （一 ) と、 階段関数発生部 1 1一 2から出力される第 6区分領域 に対応する値 （5D2 ) と、 階段関数発生部 1 1—3から出力される第 4区分領 域に対応する値 （一 7 D 3 ) と、 階段関数発生部 1 1—4から出力される第 2区 分領域に対応する値 （3 D 4 ) とを加算して、 加算結果 （― + 5 D 2 - 7 D 3 + 3 D 4 ) を出力する。
このようにして加算部 1 2から順に階段状の加算結果が出力されると、 D /A 変換器 1 4は、 この加算結果 （デジタルデ一夕） に基づいてアナログ電圧を発生 する。 この D /A変換器 1 4では、 入力されるデジタルデータの値に比例した一 定のアナ口グ電圧が発生されるため、 入力されるデジタルデータに対応して階段 状に電圧レベルが変化する出力波形が得られる （図 7 ( J ) ) 。
D /A変換部 1 4から階段状の電圧レベルを有する波形が出力されると、 前段 の積分処理部 1 6は、 この波形を積分して折れ線状の波形を出力し （図 7
( K ) ) 、 後段の積分処理部 1 8は、 この折れ線状の波形をさらに積分して、 デ ジ夕ルデ一夕 D 2 と Ε) 3 のそれぞれに対応した電圧値の間を 1回だけ微分可能な 滑らかな曲線で結ぶ出力電圧を発生する （図 7 ( L ) ) 。
このように、 本実施形態の D /A変換器は、 入力されるデジタルデータを保持 するタイミングに合わせて階段関数を発生させ、 この階段関数を 4つのデジタル デ一夕について加算した後にこの加算結果に対応したアナログ電圧を発生させ、 さらにその後に 2回の積分処理を行うことにより、 各デジタルデータに対応した 電圧を滑らかにつなぐ連続したアナログ信号を発生することができる。
特に、 入力される各デジタルデ一夕に対応させて、 それそれが異なる開始タイ ミングで 4つの階段関数を発生させ、 この加算結果に対応するアナログ電圧を発 生させた後に 2回の積分処理を行うことにより、 連続的なアナログ信号が得られ るため、 従来のようにサンプルホールド回路や口一パスフィル夕が不要であって 直線位相特性が悪化することもなく、 良好な群遅延特性を実現することができる また、 標本位置 tが ± 2において 0に収束する有限台の標本化関数 H ( t ) を用 いているため、 デジタルデータ間の補間処理を行うために前後 4つのデジ夕ルデ —夕のみを用いればよく、 補間演算を行うために必要な処理量を少なくすること ができる。 さらに、 従来のようにオーバーサンプリング処理を行っていないため、 入力されるデジタルデータの時間間隔に応じて決まる所定の動作速度を確保する だけでよく、 特に高速な信号処理を行う必要もないため、 高価な部品を用いる必 要もない。
図 8は、 図 6に示した D /A変換器の詳細構成を示す図である。 図 8に示すよ うに、 各デ一夕保持部 1 0— 1〜 1 0— 4は D型フロップフロヅプ （D— F F ) によって構成されており、 バッファ 2 2を介して入力されるデ一夕に対して、 取 り込みタイミングを入力データの 1周期分ずつ順番にずらしていくことにより、 入力データ D i 、 D 2 、 D 3 、 …を巡回的に保持する。 例えば、 8ビッ トのデジ タルデータが入力されるものとすると、 各データ保持部 1 0 _ 1〜 1 0— 4に保 持された 8ビッ トのデータは、 それそれに対応する階段関数発生部 1 1— 1〜1 1 - 4に入力される。
図 9は、 階段関数発生部 1 1一 1〜 1 1— 4の詳細な構成を示す図である。 な お、 4つの階段関数発生部 1 1一 1〜 1 1— 4は同じ構成を有しており、 以下で は、 代表して階段関数発生部 1 1一 1の詳細について説明する。
図 9に示すように、 階段関数発生部 1 1— 1は、 反転出力を有する 2つのトラ イステートバッファ 1 0 0、 1 0 2と、 非反転出力を有する 2つのトライステ一 トバッファ 1 0 4、 1 0 6と、 この階段関数発生部 1 1一 1に入力されるデータ とトライステ一トバッファ 1 0 0〜 1 0 6のいずれかを介して出力されるデータ とを加算する加算器 （A D D ) 1 0 8とを含んで構成されている。
ところで、 図 5に示した階段関数は、 横軸を上方向に + 1シフトすると図 1 0 に示す階段関数に変形される。 この変形後の階段関数のそれぞれの値は、 2のべ き乗の値になっているため、 各値を乗数として入力デ一夕に対する乗算を行う場 合には、 単純なビットシフト操作によって乗算を実行することができる。 その後、 上方向に + 1シフ トした横軸を元に戻す処理 （乗算結果に入力データを加算する 処理） を行って、 各階段関数発生部の出力値とすればよい。
具体的には、 トライステートバッファ 1 0 0は、 入力データに対して 1ビヅト 分シフ トするとともに、 そのシフトされたデ一夕の各ビットを反転して出力する と同時に、 加算器 1 0 8のキヤリ一入力に 1を加えることによって、 （一 2 ) 倍 の乗算が行われる。 図 1 0の 「S 1」 で示すタイミングで、 トライステートバヅ ファ 1 0 0から乗算結果に対応するデータを出力することにより、 階段関数の第 1および第 8の区分領域に対応するデータが得られる。 同様に、 トライステートバッファ 1 0 2は、 入力データを 1ビット分シフトす ることにより、 2倍の乗算を行う。 図 1 0の 「S 2」 で示すタイミングで、 トラ イステートバッファ 1 0 2から乗算結果に対応するデータを出力することにより、 階段関数の第 2および第 7の区分領域に対応するデータが得られる。
トライステートバッファ 1 0 4は、 入力データを 2ビット分シフトすることに より、 4倍の乗算を行う。 図 1 0の 「S 3」 で示すタイミングで、 トライステー トバッファ 1 0 4から乗算結果に対応するデータを出力することにより、 階段関 数の第 3および第 6の区分領域に対応するデータが得られる。
トライステートバッファ 1 0 6は、 入力データを 3ビットシフトするとともに 各ビットを反転し、 加算器 1 0 8のキヤリー入力に 1を加えることにより、 （一 8 ) 倍の乗算を行う。 図 1 0の 「S 4」 で示すタイミングで、 トライステートノ ッファ 1 0 0から乗算結果に対応するデータを出力することにより、 階段関数の 第 4および第 5の区分領域に対応するデータが得られる。
加算器 1 0 8は、 トライステートバッファ 1 0 0〜 1 0 6のいずれかから選択 的に出力される正あるいは負のデータと、 階段関数発生部 1 1一 1に入力される データとを加算する。 そして、 加算器 1 0 8によって得られるデータが階段関数 1 1— 1から出力される。
なお、 加算器 1 0 8では、 ビットシフ トされた結果を反転したトライステート バッファ 1 0 0、 1 0 2の出力デ一夕が入力されるか、 あるいはビットシフトの みがなされたトライステートバッファ 1 0 4、 1 0 6の出力データが入力される かによつて、 処理手順の詳細が異なる。 すなわち、 ビットシフトがされていない データを用いて加算を行う場合には、 単純に 2つのデータの加算処理が行われる。 また、 ビット反転が行われたデータを用いて加算を行う場合には、 2つのデータ を加算した後に最下位ビット b Oに ' 1 ' を加算する。 加算器 1 0 8に入力され たデータがいずれの種類に属するかは、 最上位ビットが ' 1 ' であるか否かを調 ベればよい。
図 8に示す加算器 1 2は、 2つの入力端子を有する 3つの加算器 （A D D ) 1 2 0、 1 2 2、 1 2 4によって構成されている。 これら 3つの加算器 1 2 0、 1 2 2、 1 2 4によって、 4つの階段関数発生部 1 1— 1〜 1 1— 4から出力され るそれぞれのデータが加算される。 この加算結果が A/ D変換器 （A D C ) 1 4 に入力されて階段状の電圧波形に変換され、 縦続接続された 2つの積分処理部 1 6、 1 8のうちの前段の積分処理部 1 6に印加される。
また、 図 8に示すように、 前段の積分処理部 1 6は、 2つの演算増幅器 1 4 0、
1 4 1、 2つのキャパシタ 1 4 2、 1 4 3、 2つの抵抗 1 4 4、 1 4 5およびス イッチ 1 4 6を含んで構成されている。 一方の演算増幅器 1 4 0とキャパシ夕 1 4 2および抵抗 1 4 4によって積分回路が構成されており、 抵抗 1 4 4を介して 演算増幅器 1 4 0の反転入力端子端子に印加される A/D変換器 1 4の出力電圧 に対して所定の積分動作が行われる。 また、 後段の積分処理部 1 8は、 2つの演 算増幅器 1 5 0、 1 5 1、 2つのキャパシ夕 1 5 2、 1 5 3、 2つの抵抗 1 5 4、
1 5 5およびスィツチ 1 5 6を含んで構成されている。 一方の演算増幅器 1 5 0 とキャパシ夕 1 5 2および抵抗 1 5 4によって積分回路が構成されており、 抵抗 1 5 4を介して演算増幅器 1 5 0の反転入力端子端子に印加される前段の積分処 理部 1 6の出力電圧に対して所定の積分動作が行われる。
ところで、 本実施形態の A/D変換器は、 例えばテレビジョン受信機の R G B 信号や輝度信号等の映像信号を得る回路として用いる用途に適している。 具体的 には、 テレビジョン受信機用の A/D変換器は、 図 8に構成を示した回路を R、 G、 Bデータのそれそれに対応させて 3組備えており、 1画面に対応するフレー ムを構成する各走査線毎に所定の時間間隔でそれぞれが 8ビッ トの R、 G、 Bデ 一夕が入力されて、 それそれのデータを補間する連続的な R、 G、 Bアナログ電 圧を生成する。
実際の積分回路では、 出力電圧のドリフトが生じるため、 この影響を取り除く 回路を有することが好ましい。 本実施形態では、 前段の積分処理部 1 6に含まれ る演算増幅器 1 4 1とキャパシタ 1 4 3および抵抗 1 4 5によって平均値を 0レ ベルに保持する回路が構成されており、 演算増幅器 1 4 0等によって構成される 積分回路の出力の平均値が常に 0 Vとなるように演算増幅器 1 4 0の非反転入力 端子の電圧レベルが調整される。
後段の積分処理部 1 8に含まれる演算増幅器 1 5 2とキャパシタ 1 5 3および 抵抗 1 5 5によって平均レベル保持回路が構成されており、 演算増幅器 1 5 0等 によって構成される積分回路の出力の平均値が、 演算増幅器 1 5 1の非反転入力 端子に印加される電圧レベルと同じになるように、 演算増幅器 1 5 0の非反転入 力端子の電圧レベルが調整される。 なお、 演算増幅器 1 5 1の非反転入力端子に 印加される電圧レベルは、 入力デ一夕そのものをアナログ電圧に変換してその平 均レベルを求めたものが用いられ、 この電圧レベルを求めるために、 順次入力さ れる入力データを保持する D型フリップフロップによって構成されるデ一夕保持 部 1 8 0と、 この保持されたデジタルデ一夕をアナログ電圧を発生する A/D変 換器 1 8 2と、 A/D変換器 1 8 2の出力電圧を積分する積分回路 1 8 4とが備 わっている。
また、 1フレーム毎に 2つの積分処理部 1 6、 1 8に含まれる各積分回路の積 分キャパシ夕に蓄積される電荷をリセヅ トするために、 スィッチ 1 4 6、 1 5 6 が設けられており、 垂直ブランキング信号が D型フリヅプフロップによって構成 される同期化回路 1 8 6によって同期化されて、 垂直ブランキング期間に 2つの スィヅチ 1 4 6、 1 5 6がオン状態になる。 このとき、 演算増幅器 1 4 0に接続 されたキャパシタ 1 4 2と演算増幅器 1 5 0に接続されたキャパシタ 1 5 2のそ れそれが放電され、 それそれの積分回路がリセットされる。
図 1 1は、 タイミング制御部 2 0の詳細な構成を示す図である。 同図に示すよ うに、 タイミング制御部 2 0は、 3ビットカウン夕 1 6 0と、 非反転出力を有す る 3つの排他的論理和回路 1 6 1〜 1 6 3と、 反転出力を有する 2つの排他的論 理和回路 1 6 4、 1 6 5と、 非反転出力を有する 3つの論理積回路 1 6 6〜 1 7 0と、 反転出力を有する 3つの論理和回路 1 7 1〜 1 7 3とを含んで構成されて いる。
また、 図 1 2は、 図 1 1に示したタイミング制御部 2 0の動作タイミングを示 す図である。 図 1 2において示した C L K、 b 0〜b 2、 c l〜c 5、 d l〜d 8のそれぞれの波形は、 図 1 1においてそれそれの符号を付した箇所に現れる波 形を示している。 図 1 1および図 1 2に示すように、 3ビットカウンタ 1 6 0は、 入力されるクロック信号 C L Kに同期したカウント動作を行っており、 このクロ ック信号が立ち上がる毎にカウントアップされ、 3ビット出力 b 0、 b l、 b 2 が更新される。 上述したタイミング制御部 20を用いて各階段関数発生部 1 1— 1〜 1 1一 4 に含まれる 3つのスイッチのオンオフ状態を切り替えることにより、 図 7 (C) 、 (E) 、 (G) 、 (I ) に示した各階段関数を発生させることができる。 具体的 には、 階段関数発生部 1 1一 1によって図 7 (C) に示した階段関数を発生させ るために、 この階段関数発生部 1 1— 1内の 4つのトライステートバッファ 10 0〜106のオンオフ状態を、 図 1 1に示した論理和回路 17 1の出力 （d3) 、 論理積回路 169の出力 （d 7) 、 論理積回路 167の出力 （d 2) 、 論理積回 路 166の出力 （d l) の論理状態によってそれそれ切り替える。
同様に、 階段関数発生部 1 1— 2によって図 7 (E) に示した階段関数を発生 させるために、 この階段関数発生部 1 1一 2内の 4つのトライステートバッファ 100〜 106のオンオフ状態を、 図 1 1に示した論理和回路 173の出力 （d 6 ) 、 論理積回路 170の出力 （ d 8 ) 、 論理和回路 172の出力 （ d 5 ) 、 論 理積回路 168の出力 （d 4) の論理状態によってそれぞれ切り替える。 階段関 数発生部 1 1一 3によって図 7 (G) に示した階段関数波形を発生させるために、 この階段関数発生部 1 1一 3内の 4つのトライステートバッファ 100〜106 のオンオフ状態を、 図 1 1に示した論理積回路 169の出力 （d 7) 、 論理和回 路 171の出力 （d 3) 、 論理積回路 166の出力 （d 1) 、 論理積回路 167 の出力 （d 2 ) の論理状態によってそれぞれ切り替える。 階段関数発生部 1 1一 4によって図 7 (I ) に示した階段関数を発生させるために、 この階段関数発生 部 1 1一 4内の 4つのトライステートバヅファ 100〜 106のオンオフ状態を、 図 1 1に示した論理積回路 170の出力 （d 8) 、 論理和回路 173の出力 （d 6) 、 論理積回路 168の出力 （d 4) 、 論理和回路 172の出力 （d 5) の論 理状態によってそれぞれ切り替える。
なお、 本発明は上記実施形態に限定されるものではなく、 本発明の要旨の範囲 内で種々の変形実施が可能である。 例えば、 上述した実施形態では、 標本化関数 を全域で 1回だけ微分可能な有限台の関数としたが、 微分可能回数を 2回以上に 設定してもよい。 また、 図 1に示すように、 本実施形態の標本化関数は、 t =± 2で 0に収束するようにしたが、 t = ±3以上で 0に収束するようにしてもよい c 例えば、 t =± 3で 0に収束するようにした場合には、 図 6に示した D/A変換 器に含まれるデータ保持部や階段関数発生部のそれぞれの数を 6とし、 6個のデ ジタルデータを対象に補間処理を行つてこれらのデジタルデータをなめらかにつ なぐアナログ電圧を発生すればよい。
また、 必ずしも有限台の標本化関数を用いて補間処理を行う場合に限らず、 一 ∞〜十∞の範囲で値を有する有限回微分可能な標本化関数を用い、 有限の標本位 置に対応する複数個のデジタルデータのみを補間処理の対象とするようにしても よい。 例えば、 このような標本化関数が二次の区分多項式で定義されているもの とすると、 各区分多項式を 2回微分することにより所定の階段関数波形を得るこ とができるため、 この階段関数波形を用いて電圧の合成を行った結果に対して 2 回の積分処理を行うことにより、 デジタルデ一夕に対応した電圧をなめらかにつ なぐアナ口グ信号を得ることができる。
また、 上述した実施形態では、 D /A変換器の用途の一例としてテレビジョン 受像器に使用する場合を説明したが、 それ以外の用途、 例えばコンパクトデイス ク等に記録されたデジタルのオーディオデ一夕をアナログのオーディオ音声に変 換する場合などに本発明の D /A変換器を用いることができる。 産業上の利用可能性
上述したように、 本発明によれば、 順に入力される複数のデジタルデ一夕のそ れそれに対応する所定の階段関数を発生させてこれらを加算し、 その後この加算 結果をアナログ電圧に変換して積分することにより連続的に変化するアナログ電 圧が得られるため、 最終的なアナログ信号を得るために口一パスフィル夕を用い る必要がなく、 扱う信号の周波数によって位相特性が異なるために群遅延特性が 悪化するといつたことがなく、 歪みの少ない出力波形を得ることができる。 また、 オーバ一サンプリングを行っていた従来の手法に比べると、 部品の動作速度を上 げる必要がないため、 高価な部品を使用する必要がなく、 部品コス トの低減が可 能になる。

Claims

請 求 の 範 囲
1 . 所定間隔で入力される複数のデジタルデ一夕のそれそれに対応する所定の階 段関数を発生させ、 これら複数の階段関数を加算して得られるデータに対応する 電圧波形に対して複数回のアナログ積分を行うことにより、 複数の前記デジタル デ一夕に対応する電圧間をなめらかにつなぐ連続したアナ口グ信号を発生させる ことを特徴とするデジタル一アナログ変換器。
2 . 所定間隔で入力される複数のデジタルデータのそれそれを所定期間保持する 複数のデータ保持部と、
前記複数のデータ保持部のそれそれに保持されたデジタルデータに対応する所 定の階段関数を、 複数の前記デジタルデ一夕の各入力タイミングに同期させて発 生する複数の階段関数発生部と、
複数の前記階段関数発生部のそれそれによつて発生した前記階段関数の値を加 算する加算部と、
前記加算部による加算処理によって得られたデジタルデータに対応する階段状 のアナ口グ電圧を生成する階段電圧波形発生部と、
前記階段電圧波形発生部によって生成されたアナログ電圧に対して、 複数回の アナログ積分を行う積分処理部と、
を備えることを特徴とするデジタル一アナログ変換器。
3 . 前記階段関数は、 正領域と負領域の面積が等しく設定されていることを特徴 とする請求の範囲第 2項記載のデジタル—アナログ変換器。
4 . 前記階段関数は、 区分多項式によって構成された所定の標本化関数について、 前記区分多項式のそれぞれを複数回微分することにより得られる値を有すること を特徴とする請求の範囲第 2項記載のデジタル—アナ口グ変換器。
5 . 前記標本化関数は、 全域が 1回だけ微分可能であって有限台の値を有するこ とを特徴とする請求の範囲第 4項記載のデジタル一アナログ変換器。
6 . 前記標本化関数は、 標本位置 tがー 2から + 2までの間で 0以外の値を有す る有限台の関数であり、
— 2≤ t <— 3 / 2については （― t 2 - 4 t - 4 ) / 4で、
— 3 / 2≤t <— 1については （3 t 2 + 8 t + 5 ) / 4で、 一 l≤t <— 1/2については （5 t 2 + 12 t + 7) /4で、
一 1/2 ^ t < 1/2については （一 7 t2 +4) /4で、
1/2≤ t < 1については （ 5 t 2 — 12 t + 7 ) /4で、
1≤ t < 3/2については （ 3 t 2 — 8 t + 5 ) /4で、
3/2≤t≤2については （一 t 2 +4 t -4) /4で定義されることを特 徴とする請求の範囲第 5項記載のデジタル—アナログ変換器。
7. 前記階段関数は、 等間隔に配置された 5つの前記デジタルデータに対応した 所定範囲において、 ー 1、 +3、 + 5、 — 7、 — 7、 + 5、 + 3、 一 1の重み付 けがなされた同じ幅の 8つの区分領域からなっていることを特徴とする請求の範 囲第 2項記載のデジタルーアナ口グ変換器。
8. 前記階段関数は、 前記重み付けのそれそれを、 ビットシフ トによる一 2、 + 2、 +4、 —8、 —8、 +4、 +2、 — 2倍の乗算処理を行った結果に対して前 記デジタルデータ自身を加算することによって実現することを特徴とする請求の 範囲第 2項記載のデジタル—アナログ変換器。
9. 前記アナログ積分が行われる回数は 2回であり、 複数の前記デジタルデ一夕 に対応した電圧をなめらかにつなぐ連続したアナ口グ信号を発生させることを特 徴とする請求の範囲第 5項記載のデジタル—アナログ変換器。
10. 前記アナログ積分が行われる回数は 2回であり、 複数の前記デジタルデ一 夕に対応した電圧をなめらかにつなぐ連続したアナログ信号を発生させることを 特徴とする請求の範囲第 6項記載のデジタル—アナ口グ変換器。
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