WO2000002189A1 - Dispositif semi-conducteur, systeme d'affichage d'images et systeme electronique - Google Patents

Dispositif semi-conducteur, systeme d'affichage d'images et systeme electronique Download PDF

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WO2000002189A1
WO2000002189A1 PCT/JP1999/003642 JP9903642W WO0002189A1 WO 2000002189 A1 WO2000002189 A1 WO 2000002189A1 JP 9903642 W JP9903642 W JP 9903642W WO 0002189 A1 WO0002189 A1 WO 0002189A1
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display
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semiconductor device
register
data
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PCT/JP1999/003642
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Hisanobu Ishiyama
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Seiko Epson Corporation
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Definitions

  • the present invention relates to a semiconductor device used for efficiently changing the position of display data displayed on a display device, an image display system using the semiconductor device, and an electronic system using the image display system. is there. More specifically, the present invention relates to an order in which display data stored in a display RAM (Random Access Memory) is supplied to an image display system.
  • a display RAM Random Access Memory
  • LCD drivers include a segment driver (hereinafter referred to as “X driver”) that drives the LCD data electrodes and a common driver (hereinafter referred to as “Y driver”) that drives the scanning electrodes of LCD.
  • X driver is a circuit that receives display data to be displayed on the LCD from a display RAM via a circuit called a display controller, and converts the display data into a voltage necessary to drive the LCD.
  • Y driver is a circuit that receives the data from the X driver that selects the line to write the data signal through the display controller and converts the selected / unselected voltage to the voltage required to drive the LCD. is there. Normally, selection lines are scanned line-sequentially.
  • FIG. 2 is a schematic configuration diagram of a conventional image display system.
  • MPU 1 consists of a central processing unit and wants to display on the LCD It has a function of generating a signal for writing display data to the display RAM.
  • the oscillation device 2 has a function of generating a reference clock required for displaying an LCD.
  • the X driver 3 with a built-in RAM incorporates a display RAM 31, a display controller (not shown in the figure) composed of an MPU logic 33 and a display logic 34, and an X driver 32 in one chip.
  • the Y driver 4 receives the data from the X driver 32 that selects the line to which the data signal is to be written, via the display controller, and converts the selected / unselected voltage to the voltage required to drive the LCD.
  • the display power supply 5 has a function of generating a voltage required for displaying an LCD.
  • the LCD panels 61 and 62 are the same, but show different screens.
  • the display RAM 31 is composed of a dual-port RAM that asynchronously performs an MPU interface and a display system interface.
  • the X driver 32 is a circuit that converts the display data read from the display RAM 31 into a voltage required for LCD display.
  • the MPU logic circuit 33 has a function of performing processing related to the MPU 1 such as processing of a command sent from the MPU 1 and control of display data read and written to the display RAM 31.
  • the display logic circuit 34 has a function of reading out display data from the display RAM 31 and supplying it to the X-drivers 32 and controlling the Y-driver 4 to perform display-related controls.
  • the memory area 301 is an area for storing display data.
  • the MPU read / write circuit 302 is a circuit that controls reading and writing of the memory area 301.
  • the MPU row address 303 is a decoder indicating an address in the Y (row) direction of the memory area 301 at the time of MPU read / write.
  • the MPU column address 304 is a decoder that outputs an address in the X (column) direction of the memory area 301 at the time of MPU read / write.
  • the display address 305 is a decoder for reading display data to be supplied to the X driver 32 from the display data stored in the memory area 301.
  • the display capacity of the LCD panel 61 is 320 x 240 dots, and has 240 common electrodes on the left side of the panel and 320 segment electrodes on the upper side.
  • the capacity of the display RAM 31 built into the X driver 3 with built-in RAM is 32 x 240 bits, which is the same as the display capacity of the LCD panel 61.
  • the MPU column address 304 of the display RAM 31 is the same as the number of dots in the X direction of the LCD panel 61. have. Display Since the MPU row address 303 of RAM 31 is 8-bit simultaneous writing, it has a 30 address which is the result of dividing 240, which is the number of dots in the Y direction of the LCD panel 61, by 8. are doing.
  • the MPU 1 designates an arbitrary address to the MPU column address 304 and the MPU row address 303 via the MPU logic circuit 33, thereby displaying data to be displayed at an arbitrary position in the display RAM 31.
  • Writing can be performed via the MPU read / write circuit 302. If the display data corresponding to one bit of the display of the LCD panel 61 is "0", the corresponding predetermined dot of the LCD panel 61 is displayed in white, and " If it is 1 ", it will be displayed in black.
  • the display address 305 has the same 240 address as the number of dots in the Y direction of the LCD panel 61.
  • the display logic circuit 34 designates one of the display addresses "0" to "239".
  • the display RAM31 outputs the same 320-bit data as the number of dots in the X direction of the LCD panel 61 in parallel, and supplies the data to the X-drino and 32. It is.
  • the X driver 32 converts the received display data into a voltage necessary for driving the LCD panel 61 and supplies the voltage to the LCD panel 61 for driving.
  • FIG. 3 is a time chart of signals of respective parts for explaining the operation of the image display system of FIG. 2, in which a vertical axis represents a logic level and a horizontal axis represents time. The operation of FIG. 2 will be described with reference to FIG.
  • a signal 401 is a reset (RES) signal
  • a signal 402 is a reference clock DCLK: supplied from the oscillation device 2
  • signals 403 and 412 are outputs of an address counter (not shown) included in the display logic circuit 34
  • signals 404 and 413 are Indications RAM31 data are captured at the falling edge of the reference clock DCLK at the X driver 32
  • X driver data signal 405 is the selection signal YDATA supplied to the Y driver 4
  • signals 406 to 411 are the Y driver 4 This is the selection data that is transferred in the 240-stage shift register (not shown).
  • the output of the address counter (not shown) in the display logic circuit 34 is initialized to "0" as shown by a signal 403. After that, it is not shown by the rising edge of the reference clock DCLK402.
  • the output of the paddle count is counted up as shown by signal 403, and returns to "0" when counted to "239".
  • the signal 403, which is an output signal of the address count, is supplied to the display address 305, and the display address is specified in order from "0" to "239".
  • YDATA405 is a selection signal supplied to the Y driver 4, where "H” is a signal corresponding to line selection and “L” is a signal corresponding to non-selection.
  • YDATA405 becomes “H” from the rising edge of the reset signal RES to the rising edge of the next reference clock DCLK. After that, it goes to "H” every 240 generations of the reference clock DCLK.
  • the Y driver 4 captures YDATA at the falling edge of the reference clock DCLK, and transfers the YDATA by an internal 240-stage shift register (not shown).
  • the output of each register in the 240-stage shift register is as shown in signals 406 to 411, which is the data for each of the 240 Y driver 4 terminals.
  • each register is converted into a voltage required for liquid crystal display and supplied to the LCD panel 61, which drives the LCD panel 61.
  • the signal of the signal Y0 (406) is converted into a voltage necessary for the liquid crystal display and supplied to the terminal at the upper end of the LCD panel 61, and the signal of the signal Yl (407) is supplied to the next terminal below. Evening is supplied, and the data of signal # 2 (408) is similarly supplied to the next terminal below. That is, one of the 240 common electrodes is selected, and the selected electrode is scanned from the upper end to the lower end electrode.
  • the display address 305 of the display RAM 31 has addresses “0” to "239” from the upper end to the lower end.
  • the MPU 1 stores the data of “mouth”, “ ⁇ ”, and “ ⁇ ” over the display addresses “0” to “239”. Evening is written.
  • This display data is a schematic representation of the memory area 301 where "1" is displayed in black and "0” is displayed in white. Are electrically written in the memory area 301.
  • the X-driving clock 32 is displayed at the next falling edge of the reference clock DCLK.
  • the display data of address “0” is output to the segment electrode as shown in X driver 404.
  • Y driver 4 Since the selection signal is output to the common electrode at the upper end of the LCD panel 61 as shown in the signal Y0 (406), the data of the display address "0” is written to the upper line of the LCD panel 61. Is displayed.
  • the X driver 32 outputs the display data of the display address "1" to the segment electrode as indicated by the X driver data 404.
  • the Y driver 4 since the Y driver 4 outputs the selection signal to the second common electrode from the upper end of the LCD panel 61 as shown by the signal Yl (407), the Y driver 4 applies the selection signal to the second line from the upper end of the LCD panel 61.
  • the display address "1" is written and displayed.
  • the next display data is written to the next selected line and displayed.
  • data " ⁇ " and “ ⁇ ” are written in the display RAM31 over the display addresses "0" to "239”, and the display addresses are counted from “0” to "239”.
  • the common electrode is selected line by line from the upper side, and as a result, as shown in FIG. 2, the display address of the display RAM 31 is “0” as shown in FIG. They are displayed from the upper side to the lower side of the LCD panel 61 in the order of "to” 239 ".
  • the display address is initialized to, for example, "120" by the reset signal RES (401) as shown in the output 412 of the address count signal in FIG. 3, the next reference clock DCLK (402 ).
  • the X-dryno 32 outputs the display data of the display address "120” to the segment electrode as shown in X driver data (413).
  • the Y driver 4 outputs the selection signal to the common electrode at the upper end of the LCD panel 62 as shown by the signal Y0 (406), the display address "1 20 "Is written and displayed.
  • the X-Dryno, '32 outputs the display data of the display address "1 2 1" to the segment electrode like the X driver data (413).
  • the Y driver 4 outputs the selection signal to the second common electrode from the upper end of the LCD panel 62 as shown by the signal Yl (407), the second driver from the upper end of the LCD panel 62
  • the display address "1 2 1" is written and displayed on the line.
  • the next display data is written to the next selected line and displayed.
  • the display address of the address counter (not shown) in the display logic circuit 34 is set to a predetermined initial value at the timing of the reset signal RES (401).
  • the MPU 1 can freely set the initial value of the display address via the MPU logic circuit 33. Therefore, the MPU 1 simply writes the initial value of the display address to be displayed at the upper end of the LCD panel 61 at the address counter (not shown) in FIG. You can scroll vertically.
  • the entire screen of the LCD panel 61 scrolls.
  • the display area of the display RAM 31 where the scrolling is desired is performed.
  • the display data must be rewritten from MPU 1 via the MPU logic circuit 33. In this case, the number of accesses from the MPU 1 to the X driver 3 with built-in RAM greatly increases, and the power consumption of the display system increases.
  • an object of the present invention is to provide a semiconductor that has solved the above problems. It is an object of the present invention to provide an apparatus, an image display system, and an electronic system using the same.
  • a first aspect of the present invention is a memory for storing display data, A voltage converter for converting a logical voltage based on the display data into a drive voltage for driving a display device, reading the display data from the memory according to a reference clock, and converting the display data in accordance with the read display data.
  • a semiconductor device that supplies the drive voltage thus obtained to the display device comprising: a count unit that controls an address of the memory; and a register that stores an arbitrary address, wherein a display data stored in the memory is stored.
  • the order of reading is set arbitrarily based on the contents of the registration.
  • a memory for storing display data
  • a display controller for reading the display data from the memory in accordance with a reference clock, and supplying the read display data to a voltage conversion unit.
  • a voltage converter that converts a logic voltage based on the supplied display data into a driving voltage for driving a display device, and supplies the driving voltage to the display device.
  • a counting unit that counts addresses of the memory; and a register that stores an arbitrary address. The order in which display data stored in the memory is read out is arbitrarily set based on the contents of the register. It is characterized by.
  • a third aspect of the present invention is characterized in that the image display system has at least one fixed display area and at least one scrollable display area.By adopting such a configuration, the present invention provides: By providing a register for storing an arbitrary address, the display address of the memory for storing the display data to be given to the display device can be specified in the order of counting from the arbitrary address to the arbitrary address and then jumping to the arbitrary address. It is counted up to any address. Therefore, partial scrolling of the display is performed without rewriting the data in the memory. As a result, the semiconductor device of the present invention provides an image display system and an electronic device.
  • FIG. 1 is a configuration diagram of an image display system according to a first embodiment of the present invention.
  • FIG. 2 is a configuration diagram of a conventional image display system.
  • FIG. 3 is a time chart of FIG.
  • FIG. 4 is a circuit diagram of the display logic circuit 134 in FIG.
  • FIG. 5 is a circuit diagram of the coincidence detection circuit 514 in FIG.
  • FIG. 6 is a time chart of FIG.
  • FIG. 7 is a time chart of FIG.
  • FIG. 8 is a configuration diagram of an image display system according to a second embodiment of the present invention.
  • FIG. 9 is a time chart of FIG.
  • FIG. 10 shows an image display system according to a third embodiment of the present invention.
  • FIG. 11 is a circuit diagram of the display logic 134B in FIG.
  • FIG. 12 is a time chart of FIG. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. 1 is a schematic configuration diagram of an image display system showing a first embodiment of the present invention.
  • This image display system has an MPU 11.
  • the MPU 11 is composed of a central processing unit and has a function of generating a signal for writing display data to be displayed on the LCD to the display RAM.
  • the oscillating device 12 has a function of generating a reference clock required for the LCD display.
  • the X driver 13 with a built-in RAM has a display RAM 131, a display controller composed of an MPU logic 133 and a display logic 134 (not shown), and an X driver 132 built in one chip.
  • the Y Dryo 14 receives the data through the display controller to select the line to write the data signal supplied from the X Dryo '132 through the display controller, and requires the select / non-select voltage to drive the LCD.
  • the display power supply 15 has a function of generating a voltage necessary for displaying an LCD.
  • the LCD panels 161 and 162 are the same, but show different screens.
  • the display RAM 131 performs the asynchronous operation between the MP U interface and the display interface. Consists of Alport Ram.
  • the X driver 132 is a circuit that converts display data read from the display RAM 131 into a voltage required for LCD display.
  • the MPU opening circuit 133 has a function of performing processing related to the MPU 11 such as processing of a command sent from the MPU 11 and control of display data to be read from and written to the display RAM 131.
  • the display logic circuit 134 has a function of reading display data from the display RAM 131 and supplying the read data to the X driver 132 and a function of performing display control such as the control of the Y driver 14.
  • the memory area 1301 is an area for storing display data.
  • the MPU read / write circuit 1302 is a circuit that controls reading and writing of the memory area 1301.
  • the MPU row address 1303 is a decoder that indicates the address of the memory area 1301 in the Y (row) direction at the time of MPU read / write.
  • the MPU column address 1304 is a decoder that indicates the address of the memory area 1301 in the X (column) direction at the time of MPU read / write.
  • the display address 1305 is a decoder for reading out display data to be supplied to the X driver 132 from the display data stored in the memory area 1301.
  • the display capacity of the LCD panel 161 is 320 ⁇ 240 dots, and has 240 common electrodes on the left side of the panel and 320 segment electrodes on the upper side.
  • the capacity of the display RAM 131 built in the RAM built-in X driver 13 is 320 x 240 bits, which is the same as the display capacity of the LCD panel 161.
  • the display MPU column address 1304 of the RAM 131 has the same 320 address as the number of dots in the X direction of the LCD panel 61. Since the MPU row address 1303 of the display RAM 131 is an 8-bit simultaneous write, it has 30 addresses which are the result of dividing 240, which is the number of dots in the Y direction, of the LCD panel 161 by 8. .
  • the MPU 11 displays the desired data to be displayed by specifying an arbitrary address to the MPU column address 1304 and the MPU row address 1303 through the MPU logic circuit 133. It can be written via circuit 133 and MPU read-write circuit 1302. One bit of the display data corresponds to one dot of the display on the LCD panel 161. If the display data is "0", the corresponding predetermined dot on the LCD panel 161 is displayed in white, and if the display data is "1", it is displayed in black.
  • the display address 1305 has the same 240 addresses as the number of dots in the Y direction of the LCD panel 161.
  • the display logic circuit 134 specifies one of the display addresses “0” to “239”.
  • the display RAM 131 When the display address is specified, the display RAM 131 outputs the data of 320 bits, which is the same as the number of dots in the X direction of the LCD panel 161, in parallel, and supplies it to the X dry line 132.
  • the X driver 132 converts the received display data into a voltage necessary for driving the LCD panel 161 and supplies the voltage to the LCD panel 161 for driving.
  • FIG. 4 is a circuit diagram of the display logic circuit 134 in FIG.
  • the counters 501 to 503 are 8-bit address counters with a reset.
  • Registers 504 to 509 store an 8-bit address.
  • the counter 510 is an 8-bit counter with reset.
  • the selectors 511 to 513 select either data A or data B of two 8-bit systems, and select data A by inputting "L” to the select terminal S. , "H” to select data B.
  • the match detection circuit 514 compares two sets of 8-bit data.
  • the reset reset flip-flop (hereinafter referred to as “RSFF”) 515 outputs “L” when a “H” pulse is input to the reset terminal R, and outputs “H” to the set terminal S. "When a pulse is input,” H “is output.
  • the OR gate 516 is a circuit that takes the logical sum of two input signals. Signal 525 is the address count output.
  • FIG. 5 is a circuit diagram showing an example of the coincidence detection circuit 514 in FIG.
  • reference numeral 517 is an exclusive NOR circuit (hereinafter referred to as “Factory EXN”)
  • reference numeral 518 is a 4-input AND circuit
  • reference numeral 519 is a 2-input AND circuit
  • reference numeral 520 is an inverter circuit.
  • reference numeral 521 indicates a delay flip-flop (hereinafter referred to as “D—FF”)
  • reference numeral 522 indicates an 8-bit comparison output
  • reference numeral 523 indicates a D-FF output
  • reference numeral 524 indicates a match detection output.
  • FIG. 6 is a time chart of the signals of the respective parts for explaining the operation of FIG. 1
  • FIG. 7 is a time chart of the signals of the respective parts for explaining the operation of FIG. 4.
  • Level and time are shown on the horizontal axis. The operation of the image display system in FIG. 1 will be described with reference to FIGS. 6, 7, and 4.
  • a signal 1401 is a reset (RES) signal
  • a signal 1402 is a reference clock DCLK supplied from the oscillator 12
  • signals 1403 and 1412 are outputs of an address counter (not shown) included in the display logic circuit 134
  • signals 1404 and 1413 are Display RAM131 data is X-Dryno
  • X-Driver data is captured at the falling edge of the reference clock DCLK at 132
  • Signal 1405 is the selection signal YDATA supplied to the Y-driver 14
  • Signals 1406 to 1411 are the Y-driver 14.
  • the selected data is transferred by a 240-stage shift register (not shown).
  • the selection signal YDATA (1405) is a selection signal supplied to the Y driver 14, where "H” corresponds to line selection and “L” corresponds to non-selection.
  • the selection signal YDATA (1405) becomes “H” from the rising edge of the reset signal RES to the rising edge of the next reference clock DCLK. After that, it goes to "H” every 240 generations of the reference clock DCLK.
  • the Y dryer 14 receives the selection signal YDATA at the falling edge of the reference clock DCLK, and transfers the selection signal YDATA by an internal 240-stage shift register (not shown).
  • the output of each register of the 240-stage shift register is as shown by signals 1406 to 1411, which is the data of each of the 240 Y dryno 14 terminals.
  • each register is converted into a voltage required for liquid crystal display and supplied to the LCD panel 161 to drive the LCD panel 161.
  • the signal at the upper end of the LCD panel 161 is converted from the signal Y0 (1406) into a voltage required for liquid crystal display and supplied to the terminal below, and the data of the signal Yl (1407) is supplied to the next lower terminal.
  • the data of the signal # 2 (1408) is similarly supplied to the next adjacent terminal. That is, one of the 240 common electrodes is selected, and the selected electrodes are scanned from the upper end to the lower end electrode.
  • the display address 1305 of the display RAM 131 has addresses “0” to “239” from the upper end to the lower end.
  • the memory area 1301 stores the data of “mouth”, “ ⁇ ”, and “ ⁇ ” in the display address “0,.
  • the place where "1" is written is black
  • the display, "0" is a schematic representation of the white display because it is white, and is actually written electrically in the memory area 1301.
  • the display RAM 131 supplies 32 bits of display data of the address to the X driver 32. Therefore, the display address is changed from “0" to "239". If the X clock is incremented in synchronization with the reference clock DCLK one after another, the X driver, 32 captures the data at the falling edge of the reference clock, converts the voltage, and outputs it. When the electrode of "1" is selected, the data of display address "0" is output to the segment electrode and displayed. When the second electrode from the top of the common electrode is selected, the data of display address "1" is displayed on the segment electrode. They are displayed in order, such as being output to the electrodes and displayed.
  • This embodiment shows a method of scrolling the display between fixed display areas at the top and bottom of the display screen and changing the display address counting data in various ways.
  • the display of " ⁇ ” is not moved (fixed display), and only the display of " ⁇ ” is scrolled. For example, display addresses "0" to “79” in which the display data of " ⁇ ” is written are fixed on the upper display area, and display data "160” in which the display data of " ⁇ ” are written all the time. " ⁇ ” 2 3 9 "is called the bottom fixed display area.
  • a signal 401 is a reset signal RES
  • a signal 402 is a reference clock DCLK supplied from the oscillator 12
  • a signal 414 is an output of the counter 501
  • a signal 415 is an output of the EXN517
  • a signal 416 is DF.
  • the counter 501 At the rising edge of the reset signal RES (401), the counter 501 is set to "0". Set to output "0". Counters 502 and 503 and power counter 510 are reset and output "0". Selectors 512 and 513 input “L” to terminal S via RSF F515. And data A is selected. Since selectors 2 and 3 are selecting data A, the address count output 525 outputs "0" which is output by the counter 501. The address count output 525 is supplied to the display address 1305 of the display RAM 131 shown in FIG. 1, and the display address is selected.
  • a scroll area, a fixed display area, and an arbitrary address indicating the number of display lines are written from the MPU 11 via the MPU logic circuit 133. That is, in the register 504, "79" which is the last of the display address in which "mouth” which is the upper fixed display area is written is written. The scroll start address "120" to be displayed first is written to the register 505 among the display addresses "80" to "159” in which the scroll area " ⁇ ” is written. Have been. In the register 506, "1" is displayed at the end of the display address "79” where the fixed display area "mouth” is written. "80” which is added by the mouth jump circuit 133 is written. I have.
  • the counter 501 counts up at the rising edge of the reference clock DCLK supplied from the oscillator 12. When the count 501 counts up to “79”, it matches the final address “79” of the upper fixed display area stored in the register 504, so that the match is detected by the match detection circuit 514 and the reference clock is output. Outputs "H” for half a clock period from the next rising edge of DCLK to the falling edge.
  • EXN517 outputs “H” when the two input signals match.
  • the 4-input AND circuit 518 outputs “H” when all four input signals become “H”.
  • the two-input AND circuit 519 outputs "H” when both inputs become “H”. Therefore, since there are eight EXN517s, "H” is output to the 8-bit comparison output 522 when all of the 8-bit data match.
  • the output signal of the 8-bit counter 501 becomes “H” in coincidence with the period when the output signal becomes “ ⁇ 9”.
  • the 8-bit comparison output 522 is latched by the reference clock DCLK inverted by the D-FF521 via the inverter 520, and the output of the D-; FF 521 is shown as the D-FF output 416. So, half a clock late.
  • D—F The output signal of F521 is ANDed with the reference clock by the AND circuit 519, and as a result, the output signal 524 of the match detection is the next half of the matched address as shown by the match detection output 417. It outputs "H" to the clock.
  • the "H” signal output from the match detection circuit 514a is input to the terminal S of the selector 512 via the RSF 515b, and the data B is selected. Therefore, the output “1 2 0” of the count 502 is output to the address count output 525 via the selectors 512 and 513.
  • the count 502 counts up at the rising edge of the reference clock DCLK.
  • the count 510 also counts up at the rising edge of the reference clock DCLK, and when counting up to "159", it matches the value of "159" stored in the register 508.
  • a match is detected by the detection circuit 514c, and an "H” pulse is output. Since the output of the register 509 in which the head address "160" of the lower fixed display area is written is connected to the counter 503, "160” is input to the counter 503. Since the output of the match detection circuit 514c is connected to the set terminal S of the counter 503, an "H” pulse is input by the match detection circuit 514c, and "166” is set to the counter 503. .
  • the "H” pulse output from the match detection circuit 514c is input to the terminal S of the selector 513 via the RSF 515c, and data B is selected. Therefore, "160” is output to the address output 525.
  • the match detection circuit 514d when the counter 503 counts up at the rising edge of the reference clock DCLK and counts up to “239”, it matches the fixed address “239”, so the match is detected by the match detection circuit 514d. Is detected, and "H" pulse is output. This becomes the reset signal RES through the OR gate 516b, and the setting returns to the initial state. Then, as long as the reference clock DCLK is input, the address counting is repeated.
  • the address count output 525 starts from the reset signal RES, and starts from "0" to "79", “122” to “159", " Addresses are output in the order of "80" to "1 19” and "160” to "239".
  • the Y driver 14 selects the reset signal RES as a start and selects the line sequentially from the top line of the LCD panel 161, the display is in the scroll display area as shown on the LCD panel 161. " ⁇ " is displayed with the upper half and the lower half reversed.
  • Scrolling is performed on the register 505 which stores the scroll start address to be displayed at the top of the display addresses "80" to "159” in which the scroll area " ⁇ ” is written. This can be done by changing the night. For example, if “90” is written to the register 505, the reset signal RES will be started and “0” to “79", “90” to “159”, and “80” to " Addresses are output in the order of 89, ..., "160” to “239” In addition, if "80” is written to register 505, the reset signal RES starts and "0" The address is output in the order of "7 9", "80” to "159", “160” to “239” As a result, when "0” is written to register 505 Will be as shown on the LCD panel 162 in FIG.
  • the MPU 11 can perform vertical scrolling of only a part of the screen by writing the first display address to be scrolled to the register 505 without rewriting the display data of the display RAM 131 at all.
  • the scroll display area can be freely changed by changing the data of Regis 504 and Regis 506-509. Also, the input data "0" of the county 501 and the input data "239" of the county 503 are fixed values. However, if input data of other values is supplied from another register (not shown), Another address can be set. Also, when the upper fixed display area is fixedly displayed and the other scroll area and the lower fixed display area are all scrolled, the lower fixed display area is fixedly displayed, and the other upper fixed display area and the other fixed fixed display areas are displayed. In the case where all scrollers are scrolled, it can be easily realized in the same manner as in the present embodiment. Furthermore, in FIG. 4, the screen can be divided into an arbitrary number in the vertical direction by adding an arbitrary number of registers and counters similar to the registers 504 to 509 and inputting an arbitrary address. The same scrolling as can be performed.
  • FIG. 8 is a configuration diagram of an image display system according to a second embodiment of the present invention. Elements common to the elements in FIG. 1 according to the first embodiment are denoted by the same reference numerals. You.
  • a large storage capacity for example, a capacity of 320 ⁇ 320 bits
  • a display logic 134A having a different configuration
  • the RAM 131A has a storage capacity that is larger than the storage capacity necessary to display the entire screen.
  • the memory area 1301 stores the data of “mouth”, “ ⁇ ”, “X”, and “ ⁇ ” over the display addresses “0” to “3 19” as shown in FIG. Evening is written. For further details, display “ ⁇ ” over the display address "0"-”79", display “ ⁇ ” over the display address "80”-”159", display The data of "X” is written over "160” to "2 39" of the address, and the data of " ⁇ ” is written over "240" to "3 19” of the display address. . In the display logic 134A, the input data "3 19" is set instead of the input data "2 3 9" of one of the match detection circuits 514d in FIG. 4 showing the first embodiment. Other configurations are the same as those in FIG.
  • FIG. 9 is a time chart of signals of each section for explaining the operation of FIG. 8, in which a vertical axis represents a logic level and a horizontal axis represents time. The operation of the image display system of FIG. 8 will be described with reference to FIG.
  • the basic operation is the same as that of Fig. 7, except that the output 414 of the county 501, the output 419 of the county 502, and the output 422 of the county 502 are different. That is, an arbitrary address indicating the scroll area, the fixed display area, and the number of display lines is written in the registers 504 to 509 via the MPU logic circuit 133 from the MPU 11.
  • "79" which is the last of the display address in which the upper fixed display area "mouth” is written, is written.
  • the Scroll areas " ⁇ " and "X” are displayed. Of the displayed display addresses “80” to "239", the scroll address "8" to be displayed at the top is displayed.
  • the register number 508 is the number of display lines. From “240”, “80”, which is the number of display lines of the display address where the lower fixed display area “ ⁇ ” is written, is subtracted, and “1” is further subtracted from “160”. "159” is written, and the register address 509 is written with “240” which is the head of the display address where the lower fixed display area " ⁇ " is written.
  • the operation of the circuit is the same as that of the first embodiment.
  • the address count output 525 given to the display address 1305 is shown by the address count output 426 in FIG.
  • the addresses are output in the order of "0" to "79", “80” to "159", and "240" to "319".
  • the Y driver 14 selects the reset signal RES as a start and line-sequentially from the top line of the LCD panel 161, as shown in the LCD panel 161, “ ⁇ ”, “ Only “ ⁇ ” of "X” is displayed, "X” is not displayed.
  • the scroll address to be displayed first is stored. This can be done by changing the data in register 505. For example, if “160” is written to the register 505, the reset signal RES will be started, and “0” to “79", “166” to “239", and “240” The addresses are output in the order of "3 1 9". As a result, "0" to display when writing to the register 505 in place of the " ⁇ ” that was displayed before the c scroll becomes as shown on the LCD panel 1 6 2 Figure 8 "X" is Appears on the display.
  • the scroll display area can be freely changed by changing the data in the register 504 and the registers 506 to 509. Also, the input data "0 0 0" of the counter 501 and the input data "3 19" of the counter 503 are fixed values, but the input data of other values is changed to another register data (not shown). If you supply from, another address can be set. Further, when the upper fixed display area and all other areas are scrolled, or when the lower fixed display area and all other areas are scrolled, the same method as in the present embodiment can be easily realized. In the first and second embodiments, the drive method in which the number of selected lines by the Y driver 14 is one is performed. However, the drive method of simultaneously selecting a plurality of lines can be easily performed with the same gist as the present invention. realizable.
  • the display logic 134A an arbitrary number of registers, counters, etc. similar to the registers 504 to 509 are added, and an arbitrary address is input.
  • the scrolling can be performed in the same manner as in the present embodiment.
  • FIG. 10 is a configuration diagram of an image display system showing a third embodiment of the present invention. Elements common to those in FIG. 1 showing the first embodiment are denoted by the same reference numerals. ing.
  • FIG. 11 is a circuit diagram of a main part of the display logic 134B in FIG. 10. Elements common to the elements in FIG. 4 are denoted by the same reference numerals.
  • the display logic 134B includes a register 505 for storing a scroll start address (for example, “1 2 0”), a register 506 for storing a first address of the scroll area (for example, “8 0”), and a last address of the scroll area. (example For example, it has a register 507 and a register 508 for storing "1 5 9").
  • the register number 508 is obtained by subtracting "80" corresponding to the number of display lines of the display address where the lower fixed display area "room” is written from "240" which is the number of display lines to "160". "1 59” which is obtained by subtracting "1" from “” is written.
  • the input terminal A of the selector 511b is connected to the register 505, and the input terminal B of the selector 511b is connected to the register 506.
  • a decrement circuit (a circuit for subtracting 1) 523 is connected to the register 506, and one input side of the coincidence detection circuit 514a is connected to the decrement circuit 523.
  • an increment circuit (a circuit for adding 1) 524 is connected, and one input side of the coincidence detection circuit 514b is connected.
  • One input side of the match detection circuit 514c is connected to the register 508.
  • the reset signal RES and the signal DATA are input to an OR circuit 521.
  • the output terminal of the OR circuit 521 is connected to the reset terminal R of the counter 510 for counting the reference clock DCLK and the terminal R of the RS FFs 522a, 522b, 522c.
  • the other input side of the coincidence detection circuit 514c is connected to the output side of the counter 510.
  • the output side of the match detection circuit 514c is connected to the terminal S of the RSF F522c and the first input terminal of the OR circuit 516.
  • the signal DATA is input to the second input terminal of the OR circuit 516.
  • the output side of the coincidence detection circuit 514a is connected to the third input terminal of the OR circuit 516 and the terminal S of the RSF F522b.
  • the terminal S of the selector 511b is connected to the output side of the RS FF522a.
  • the input terminal B of the selector 511a is connected to the output side of the selector 511b, and data "000" is input to the input terminal A of the selector 511a.
  • the terminal S of the selector 511a is connected to the output side of the RSFF 522b.
  • the input terminal A of the selector 511c is connected to the output side of the selector 511a, and the input terminal B of the selector 511c is connected to the output side of the increment circuit 524.
  • the input terminal D of the counter 503 is connected to the output side of the selector 511c, and the reference clock DCLK is input to the clock input terminal CK of the counter 503.
  • a reset signal RES is input to a reset terminal R of the counter 503.
  • the other input side of the match detection circuit 514a is connected to the output side of the counter 503 and the match detection circuit 514a.
  • the other input side of the road 514b is connected. From the output side of the counter 503, an address count output 525 is output.
  • the output side of the coincidence detection circuit 514b is connected to the fourth input terminal of the OR circuit 516 and the terminal S of the RSF F522a.
  • FIG. 12 is a time chart of signals of respective parts for explaining the operation of the image display system of FIG.
  • the scroll start address "120" is set in the register 505
  • the first address "80” of the scroller is set in the register 506
  • the last address of the scroller is set in the register 507.
  • “80” corresponding to the number of display lines of the display address where “ ⁇ ” which is the lower fixed display area is written from “240” which is the number of display lines "159”, which is obtained by subtracting "1” from “160” obtained by subtracting "1”, is written, and the operation almost similar to that of the first embodiment is performed with a simpler configuration than the display logic 134 shown in FIG. Performed with display logic 134B.
  • the MPU 11 sets the display data of the display RAM 131 by performing the initial setting of the scroll error and the fixed display error. You can scroll only a part of the screen by writing the first display address you want to scroll at the registration evening without rewriting the night. Therefore, the number of accesses from the MPU 11 to the display RAM 131 is greatly reduced as compared with the case where the display data in the scroll portion is rewritten, and the power consumption during scrolling can be greatly reduced.

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Description

明細書
半導体装置、 画像表示システム、 及び電子システム 技術分野
本発明は、 表示装置に表示された表示データの位置を効率よく変更するために 用いられる半導体装置、 この半導体装置を用いた画像表示システム、 及びこの画 像表示システムを用いた電子システムに関するものである。 更に詳しくは、 表示 RAM (Random Access Memory) に記憶された表示データを画像表示システ ムに供給する順番に関するものである。 背景技術
表示装置として用いられる液晶ディスプレイ （Liquid Crystal Display、 以下、 「LCD」 という） を表示するためには、 L CD ドライバと呼ばれる半導体装置 が用いられる。 LCDドライバには、 L CDのデ一夕電極を駆動するセグメント ドラ （以下、 「Xドライバ」 という） と、 L CDの走査電極を駆動するコモ ンドラ ' （以下、 「Yドライバ」 という） とが存在する。 Xドライバは、 L C Dに表示すべき表示データを、 表示コントローラと呼ばれる回路を介して表示 R AMより受け取り、 L CDを駆動するために必要な電圧に変換する回路である。 Yドライバは、 Xドライバから供給されるデータ信号を書き込むラインを選択す るデータを表示コントローラを介して受け取り、 選択/非選択の電圧を L CDを 駆動するために必要な電圧に変換する回路である。 通常では、 線順次に選択ライ ンが走査される。
近年、 半導体製造技術及び回路技術の進歩により、 Xドライバ、 表示 RAM、 表示コントローラを 1つの I Cに集積したり、 更に、 Yドライバ及び LCD表示 用電源回路も集積することができるようになり、 表示システムにおけるチップ数 の削減及び消費電力の削減が進んでいる。
第 2図は、 従来の画像表示システムの概略の構成図である。
この画像表示システムは、 マイクロプロセッサ （以下、 「MPU」 という） 1 を有している。 MP U 1は、 中央演算処理装置で構成され、 L CDに表示したい 表示データを表示 RAMに書き込むための信号を発生する機能を有している。 発 振装置 2は、 L CDの表示に必要な基準クロックを発生する機能を有している。 RAM内蔵 Xドライバ 3は、 表示 RAM31、 図で明示していないが M P Uロジ ヅク 33 と表示ロジック 34 とで構成される表示コントローラ、 及び Xドライバ 32を 1チップに内蔵したものである。 Yドライバ 4は、 Xドライバ 32から供給 されるデータ信号を書き込むラインを選択するデータを表示コントローラを介し て受け取り、 選択/非選択の電圧を L C Dを駆動するために必要な電圧に変換す る回路である。 表示用電源 5は、 L CDの表示に必要な電圧を発生させる機能を 有している。 L CDパネル 61， 62 は、 同一のものであるが、 異なる画面を表示 した場合を表している。 表示 RAM31 は、 MP Uイン夕フェースと表示系のィ ン夕フェースとを非同期に行うデュアルポ一ト RAMで構成されている。 Xドラ ィバ 32は、 表示 R AM31から読み出された表示デ一夕を L CD表示に必要な電 圧に変換する回路である。 MP Uロジック回路 33 は、 MP U 1から送られたコ マンドの処理や、 表示 RAM31 に読み書きする表示デ一夕の制御等、 MPU 1 に関わる処理を行う機能を有している。 表示ロジック回路 34 は、 表示 RAM31 から表示データを読み出して Xドライノ、 32 に供給する制御や、 Yドライバ 4の 制御等の表示に関わる制御を行う機能を有している。 メモリ領域 301 は、 表示 データを記憶する領域である。 M P Uリードライ ト回路 302 は、 メモリ領域 301 に読み書きの制御を行う回路である。 MP Uロウアドレス 303 は、 MPU 読み書き時のメモリ領域 301 の Y (ロウ） 方向のアドレスを示すデコーダであ る。 MP Uカラムア ドレス 304 は、 MP U読み書き時のメモリ領域 301 の X (カラム） 方向のアドレスを出力するデコーダである。 表示アドレス 305 は、 メモリ領域 301に記憶された表示データのうち、 Xドライバ 32へ供給する表示 データを読み出すためのデコーダである。
L CDパネル 61 の表示容量は 320 x 240 ドッ トであり、 パネルの左側に コモン電極を 240本、 及び上側にセグメント電極を 320本有している。 RA M内蔵 Xドライバ 3に内蔵されている表示 R AM31の容量は、 L CDパネル 61 の表示容量と同じ 3 2 0 x 24 0ビッ トである。 表示 RAM31 の MP Uカラム ァドレス 304は、 L CDパネル 61の X方向のドッ ト数と同じ 3 20のァドレス を有している。 表示 R AM31 の MP Uロウアドレス 303 は、 8ビッ ト同時書き 込みであるので、 L CDパネル 61 の Y方向のドッ ト数である 240を 8で割つ た結果である 3 0のアドレスを有している。 MPU 1は、 任意のァドレスを MP Uカラムアドレス 304と MP Uロウアドレス 303とに M P Uロジック回路 33を 介して指定することにより、 表示したいデータを表示 RAM31 の任意の位置に MP Uロジック回路 33及び MPUリードライ ト回路 302を介して書き込むこと ができる。 表示データは、 1ビヅ 卜が LCDパネル 61 の表示の 1 ドヅ 卜に相当 する表示データが "0" であれば L CDパネル 61 の対応する所定のドッ トは白 色に表示され、 "1" であれば黒色に表示されるようになっている。
表示アドレス 305は、 L CDパネル 61の Y方向のドット数と同じ 240のァ ドレスを有している。 表示ロジヅク回路 34 は、 表示ァドレス " 0"〜 "2 3 9" のうちのいずれか 1つのアドレスを指定する。 表示 R AM31 は、 表示ァド レスが指定されたとき、 L CDパネル 61 の X方向のドッ ト数と同じ 320ビヅ トのデ一夕をパラレルに出力し、 Xドライノ、 32 に供給するものである。 Xドラ ィバ 32 は、 受け取った表示データを L CDパネル 61 を駆動するために必要な 電圧に変換し、 L C Dパネル 61へ供給して駆動するものである。
第 3図は、 第 2図の画像表示システムの動作を説明するための各部の信号の夕 ィムチャートであり、 縦軸に論理レベル、 及び横軸に時間がとられている。 この 図を参照しつつ、 第 2図の動作を説明する。
信号 401 はリセッ ト（RES)信号、 信号 402 は発振装置 2から供給される基準 クロヅク DCLK：、 信号 403， 412は表示ロジック回路 34に含まれる図示しない アドレスカウン夕の出力、 信号 404， 413 は表示 R AM31 のデ一夕が Xドライ ノ 32において基準クロック DCLKの立ち下がりで取り込まれた Xドライバデ一 夕、 信号 405は Yドライバ 4へ供給される選択信号 YDATA、 信号 406〜411は Yドライバ 4中の図示しない 24 0段シフ トレジス夕にて転送される選択データ である。
リセッ ト信号 RES の立ち上がりエッジにより、 表示ロジック回路 34 中の図 示しないア ドレスカウン夕の出力は、 信号 403 に示すように "0" に初期化さ れる。 それ以後、 基準クロック DCLK402 の立ち上がりエッジにより図示しな ぃァドレスカウン夕の出力は信号 403 に示すようにカウントアップされ、 "23 9" までカウントされると "0" に戻る。 ァドレスカウン夕の出力信号である信 号 403 は、 表示アドレス 305 に供給され、 表示ア ドレスが " 0" 〜 "2 3 9 " まで順に指定される。
YDATA405 は、 Yドライバ 4に供給される選択信号であり、 "H" がライン選 択に対応し、 "L" が非選択に対応する信号である。 YDATA405 は、 リセッ ト信 号 RESの立ち上がりエツジから次の基準クロック DCLKの立ち上がりエツジま で "H" になる。 それ以後、 基準クロック DCLKの 24 0発毎に "H" になる。 Yドライバ 4は、 基準クロヅ ク DCLKの立ち下がりエッジにて YDATA を取り 込み、 図示しない内部の 24 0段シフ トレジスタによって YDATAを転送する。 240段シフ トレジス夕の各レジス夕の出力は信号 406〜411 のようになり、 Y ドライバ 4の 240個ある各端子のデータになる。 その各レジス夕の出力は、 液 晶表示に必要な電圧に変換されて L C Dパネル 61へ供給され、 L CDパネル 61 が駆動される。 LCDパネル 61 の上端の端子には、 信号 Y0(406)のデ一夕が液 晶表示に必要な電圧に変換されて供給され、 その下の隣の端子には信号 Yl(407) のデ一夕が供給され、 又、 その下の隣の端子には信号 Υ2(408)のデータが同様に 供給される。 つまり、 240本あるコモン電極のうちの 1本が選択され、 上端か ら下端の電極に向かって選択電極が走査される。
表示 RAM31 の表示アドレス 305 は、 上端から下端に "0" 〜 "239 " の アドレスが付されている。 第 2図に示すように、 メモリ領域 301 には、 MPU 1により、 表示ア ド レスの " 0 " 〜 " 2 3 9 " に渡って、 "口"、 "〇 " 及び "△" のデ一夕が書き込まれている。 この表示データは、 メモリ領域 301 のう ち、 " 1" と書いたところが黒の表示になり、 "0" と書いたところが白の表示と なることから、 図式的に表したもので、 実際にはメモリ領域 301 に電気的に書 き込まれたものである。
第 3図中のァドレスカウン夕の出力信号 403のように、 リセヅ ト信号 RESに より表示アドレスが "0 " に初期化されると、 次の基準クロヅク DCLK の立ち 下がりエッジにより Xドライ ノ 32 は表示ァドレス "0" の表示デ一夕を Xドラ ィバデ一夕 404 のようにセグメン ト電極に出力する。 そのとき、 Yドライバ 4 は、 信号 Y0(406)に示すように、 L CDパネル 61 の上端のコモン電極に選択信 号を出しているので、 L CDパネル 61 の上端のラインに表示ァドレス "0" の データが書き込まれて表示される。 次の基準クロック DCLK の立ち下がりエツ ジにより、 Xドライバ 32 は表示ァドレス " 1 " の表示データを Xドライバデ一 夕 404 のようにセグメント電極に出力する。 そのとき、 Yドライバ 4は、 信号 Yl(407)に示すように、 L CDパネル 61 の上端から 2番目のコモン電極に選択 信号を出しているので、 LCDパネル 61 の上端から 2番目のラインに表示ァド レス " 1 " のデ一夕が書き込まれて表示される。 同様に、 次の基準クロック DCLK(402)の立ち下がりエッジにより、 次の表示データが次の選択ラインに書 き込まれて表示される。 今、 表示 R AM31 には表示ァドレスの " 0 " 〜 " 23 9" に渡って、 データ "〇"， "△" が書き込まれており、 表示ア ドレスは "0" から " 239 " までカウン卜されつつ進められ、 コモン電極は上側から 1 ラインづっ線順次に選択されるので、 結果として、 LCDパネル 61 に表示され るのは、 第 2図に示したように、 表示 RAM31 の表示ァドレス " 0" 〜 "23 9" の順番に従い、 L CDパネル 61の上側から下側に表示される。
次に、 第 3図のア ド レスカウン夕の出力 412 のように、 リセ ヅ ト信号 RES(401)により表示ア ドレスを例えば " 1 2 0" に初期化すると、 次の基準ク ロック DCLK(402)の立ち下がりエッジにより、 Xドライノ 32 は表示アドレス " 1 2 0 " の表示データを X ドライバデ一夕（413)のようにセグメント電極に出 力する。 そのとき、 Yドライバ 4は、 信号 Y0(406)に示すように、 L CDパネル 62の上端のコモン電極に選択信号を出しているので、 L CDパネル 62の上端の ラインに表示ァドレス "1 20" のデータが書き込まれて表示される。 次の基準 クロック DCLK(402)の立ち下がりエッジにより、 Xドライノ、' 32 は表示アドレ ス "1 2 1 " の表示データを Xドライバデータ（413)のようにセグメント電極に 出力する。 そのとき、 Yドライバ 4は、 信号 Yl(407)に示すように、 LCDパネ ル 62 の上端から 2番目のコモン電極に選択信号を出しているので、 L CDパネ ル 62 の上端から 2番目のラインに表示ァドレス " 1 2 1" のデ一夕が書き込ま れて表示される。 同様に、 次の基準クロック DCLK(402)の立ち下がりエッジに より、 次の表示データが次の選択ラインに書き込まれて表示される。 今、 表示 R AM31 には、 表示ァドレスの " 0" 〜 "23 9 " に渡ってデ一夕 "口"， "〇，，， "△" が書き込まれているとする。 表示ァドレスは、 " 1 20 " から " 2 3 9 " までカウン卜されつつ進められると "0" に戻り、 再び " 0" からカウントされ つつ進められ、 コモン電極が上側から 1ラインづっ線順次に選択されるので、 結 果として、 第 2図に示したように、 表示 RAM31 の下側 （即ち、 表示ア ドレス " 1 2 0" 〜 "2 3 9，，） が L C Dパネル 62 の上側 （上から ；！〜 1 2 0ライ ン） に表示され、 表示 R AM31 の上側 （表示アドレス "0" 〜 " 1 1 9") が CDパネル 62の下側 （上から 1 2 1〜240ライン） に表示される。
表示ロジヅク回路 34 中にある図示しないァドレスカウン夕の表示ァドレスは リセッ ト信号 RES(401)のタイミングで所定の初期値にセッ トされる。 MPU 1 は、 表示ァドレスの初期値を、 MP Uロジック回路 33 を介して自由に設定する ことができる。 従って、 MP U 1は、 表示 R AM31 の表示データを書き換える ことなく、 第 3図の図示しないアドレスカウン夕に L CDパネル 61 の上端に表 示したい表示ァドレスの初期値を書き込むだけで、 画面の縦方向のスクロールを 行うことができる。
しかしながら、 アドレスカウン夕が "23 9 " までカウントして "0" に戻つ てしまう上記の構成によると、 L CDパネル 61 の全画面がスクロールしてしま う。 この構成によると、 例えば、 L CDパネル 61 の表示領域の上側や下側にス クロールしたくない表示があり、 画面の一部だけをスクロールしたいという場合 には、 表示 RAM31 中のスクロールしたい領域の表示データを MP U 1から M PUロジック回路 33 を介して書き換えなければならない。 この場合、 MPU 1 から RAM内蔵 Xドライバ 3に対するアクセス回数が大きく増加し、 表示システ ムの消費電力が増大する。 更に、 スクロールする表示デ一夕の書き換え中に MP U 1に他の割込み信号が入り、 表示の書き換えが途中で中断された場合等には、 スクロール途中の書き換え中の表示デ一夕が L CDパネル 61 に表示されてしま うという問題点があった。 発明の開示
そこで、 上記問題点に鑑み、 本発明の目的は、 前記の問題点を解決した半導体 装置、 画像表示システム及びこれらを用いた電子システムを提供することにある ( 前記目的を達成するために、 本発明の第 1の態様は、 表示デ一夕を記憶するメ モリと、 前記表示データに基づく論理電圧を、 表示装置を駆動するための駆動電 圧に変換する電圧変換部とを備え、 基準クロックに従って前記表示データを前記 メモリから読み出し、 該読み出された表示データに対応して変換された前記駆動 電圧を前記表示装置に供給する半導体装置において、 前記メモリのアドレスを力 ゥントするカウント部と、 任意のアドレスを記憶するレジスタとを備え、 前記メ モリに記憶された表示デ一夕を読み出す順番を前記レジス夕の内容に基づいて任 意に設定することを特徴としている。
本発明の第 2の態様は、 表示データを記憶するメモリと、 基準クロックに従つ て前記表示データを前記メモリから読み出し、 該読み出された表示データを電圧 変換部に供給する表示コントローラと、 前記供給された表示データに基づく論理 電圧を表示装置を駆動するための駆動電圧に変換し、 該表示装置に該駆動電圧を 供給する電圧変換部とを、 備えた半導体装置において、 前記表示コントローラは、 前記メモリのアドレスをカウントするカウント部と、 任意のアドレスを記憶する レジス夕とを備え、 前記メモリに記憶された表示データを読み出す順番を前記レ ジス夕の内容に基づいて任意に設定することを特徴としている。
本発明の第 3の態様は、 画像表示システム少なくとも 1つの固定表示ェリアと 少なくとも 1つのスクロール可能な表示ェリァとを有することを特徴としている, このような構成を採用したことにより、 本発明では、 任意のアドレスを記憶す るレジスタを備えることにより、 表示装置に与える表示データを記憶するメモリ の表示ァドレスを指定する順番は、 任意のァドレスから任意のァドレスまでカウ ントした後、 任意のアドレスに飛び、 任意のアドレスまでカウントされる。 その ため、 メモリのデータを書き換えることなく、 表示の部分的なスクロールが行わ れる。 これにより、 本発明の半導体装置は、 画像表示システム及び電」
に好適に用いることができる。 図面の簡単な説明
第 1図は、 本発明の第 1の実施形態の画像表示システムの構成図である。 第 2図は、 従来の画像表示システムの構成図である。
第 3図は、 第 2図のタイムチャートである。
第 4図は、 第 1図中の表示ロジヅク回路 134の回路図である。
第 5図は、 第 4図中の一致検出回路 514の回路図である。
第 6図は、 第 1図のタイムチャートである。
第 7図は、 第 4図のタイムチャートである。
第 8図は、 本発明の第 2の実施形態の画像表示システムの構成図である。
第 9図は、 第 8図のタイムチャートである。
第 1 0図は、 本発明の第 3の実施形態の画像表示システムである。
第 1 1図は、 第 1 0図中の表示ロジック 134Bの回路図である。
第 1 2図は、 第 1 1図のタイムチヤ一トである。 発明を実施するための最良の形態
第 1の実施形態
第 1の実施形態を図面に基づいて説明する。
第 1図は、 本発明の第 1の実施形態を示す画像表示システムの概略の構成図で ある。
この画像表示システムは、 MPU11 を有している。 MPU11 は、 中央演算処 理装置で構成され、 L CDに表示したい表示データを表示 RAMに書き込む信号 を発生する機能を有している。 発振装置 12 は、 L CD表示に必要な基準クロッ クを発生する機能を有している。 RAM内蔵 Xドライバ 13は、 表示 RAM131、 図で明示していないが MPUロジック 133と表示ロジック 134 とで構成される 表示コントローラ、 及び Xドライバ 132 を 1チヅプに内蔵したものである。 Y ドライ ノ 14は、 Xドライノ' 132から供給されるデ一夕信号を書き込むラインを 選択するデ一夕を表示コントローラを介して受け取り、 選択/非選択の電圧を L CDを駆動するために必要な電圧に変換する回路である。 表示用電源 15 は、 L CDの表示に必要な電圧を発生する機能を有している。 L CDパネル 161， 162 は、 同一のものであるが、 異なる画面を表示した場合を表している。 表示 RAM 131は、 MP Uィン夕フ ェースと表示系のィン夕フ ェースとを非同期に行うデュ アルポート R AMで構成されている。 Xドライバ 132 は、 表示 RAM131 から 読み出された表示データを L CD表示に必要な電圧に変換する回路である。 MP U口ジヅク回路 133 は、 MP U 11 から送られたコマンドの処理や、 表示 RAM 131 に読み書きする表示データの制御等、 MPU11 に関わる処理を行う機能を 有している。 表示ロジック回路 134 は、 表示 RAM131 から表示デ一夕を読み 出して Xドライバ 132に供給する制御や、 Yドライバ 14の制御等の表示に関わ る制御を行う機能を有している。 メモリ領域 1301 は、 表示データを記憶する領 域である。 MP Uリ一ドライ ト回路 1302 は、 メモリ領域 1301 に読み書きの制 御を行う回路である。 MPUロウアドレス 1303は、 MP U読み書き時のメモリ 領域 1301の Y (ロウ） 方向のァドレスを示すデコーダである。 MPUカラムァ ドレス 1304は、 MP U読み書き時のメモリ領域 1301の X (カラム） 方向のァ ドレスを示すデコーダである。 表示アドレス 1305は、 メモリ領域 1301 に記憶 された表示デ一夕のうち、 X ドライバ 132 へ供給する表示データを読み出すた めのデコーダである。
L C Dパネル 161 の表示容量は 32 0 x 240 ドヅ トであり、 パネルの左側 にコモン電極を 240本、 及び上側にセグメント電極を 3 2 0本有している。 R AM内蔵 Xドライバ 13 に内蔵されている表示 R AM131 の容量は、 L CDパネ ル 161 の表示容量と同じ 3 2 0 x 24 0ビッ トである。 表示 R AM131 の MP Uカラムアドレス 1304 は、 L CDパネル 61 の X方向のドヅ ト数と同じ 320 のアドレスを持っている。 表示 RAM131の MP Uロウアドレス 1303は、 8ビ ヅ ト同時書き込みであるので、 L C Dパネル 161 の Y方向のドッ ト数である 2 40を 8で割った結果である 30のアドレスを有している。 MP U11 は、 任意 のアドレスを MPUカラムアドレス 1304 と MPUロウアドレス 1303 とに MP Uロジック回路 133 を介して指定することにより、 表示したいデ一夕を表示 R AM 131 の任意の位置に MP Uロジック回路 133 及び MP Uリードライ ト回路 1302 を介して書き込むことができる。 表示データは、 1ビットが L CDパネル 161 の表示の 1 ドッ トに相当する。 表示データが "0" であれば L CDパネル 161 の対応する所定のドッ トは白色に表示され、 " 1" であれば黒色に表示され るようになっている。 表示ァドレス 1305は、 L C Dパネル 161の Y方向のドヅ ト数と同じ 240の アドレスを有している。 表示ロジック回路 134 は、 表示アドレス " 0" 〜 "2 39" のうちのいずれか 1つのァドレスを指定する。 表示 R AM131は、 表示ァ ドレスが指定されると、 L C Dパネル 161 の X方向のドッ ト数と同じ 320ビ ッ トのデ一夕をパラレルに出力し、 Xドライノ 132 に供給するのである。 Xド ライバ 132 は、 受け取った表示データを L C Dパネル 161 を駆動するために必 要な電圧に変換し、 L CDパネル 161へ供給して駆動するものである。
第 4図は、 第 1図中の表示ロジック回路 134の回路図である。
この表示ロジック回路 134では、 カウンタ 501〜503は、 セッ トリセッ ト付き の 8ビッ トアドレスカウンタである。 レジスタ 504〜509は、 8ビッ トのァドレ スを記憶するものである。 カウンタ 510 は、 リセヅ ト付きの 8ビッ トカウンタ である。 セレクタ 511〜513は、 8ビッ ト 2系統のデータ A又はデ一夕 Bのいず れかを選択するものであり、 セレクト端子 Sに "L" を入力することによりデ一 夕 Aを選択し、 "H" を入力することによりデータ Bを選択するものである。 一 致検出回路 514 は、 8ビッ ト 2系統のデ一夕を比較するものである。 セッ ト リ セヅ トフ リ ツプフ口ヅプ （以下、 「R S F F」 という） 515 は、 リセッ ト端子 R に "H" パルスが入力されると "L" を出力し、 セッ ト端子 Sに "H" パルスが 入力されると "H" を出力するものである。 ORゲート 516 は、 2つの入力信 号の論理和をとる回路である。 信号 525は、 ア ドレスカウント出力である。 第 5図は、 第 4図中の一致検出回路 514の一例を示す回路図である。
この一致検出回路 514では、 符号 517はイクスクル一シブ N 0 R回路 （以下、 厂 EXN」 という）、 符号 518は 4入力の AND回路、 符号 519は 2入力の AN D回路、 符号 520はィンバ一夕、 符号 521は遅延フリヅプフ口ヅブ （以下、 「D — FF」 という）、 符号 522は 8ビヅ ト比較出力、 符号 523は D— F F出力、 符 号 524は一致検出出力を示している。
第 6図は第 1図の動作を説明するための各部の信号のタイムチャート、 及び第 7図が第 4図の動作を説明するための各部の信号のタイムチヤ一卜であり、 縦軸 に論理レベル、 及び横軸に時間がとられている。 これらの第 6図、 第 7図及び第 4図を参照しつつ、 第 1図の画像表示システムの動作を説明する。 信号 1401はリセッ ト（RES)信号、 信号 1402は発振装置 12から供給される基 準クロック DCLK、 信号 1403， 1412 は表示ロジック回路 134 に含まれる図示 しないアドレスカウン夕の出力、 信号 1404， 1413は表示 R AM131のデータが Xドライノ、 132 にて基準クロック DCLKの立ち下がりで取り込まれた Xドライ バデ一夕、 信号 1405 は Yドライバ 14 へ供給される選択信号 YDATA、 信号 1406〜1411 は Yドライバ 14 中の図示しない 240段シフ トレジスタにて転送 される選択デ一夕である。
選択信号 YDATA(1405)は、 Y ドライバ 14 に供給される選択信号であり、 "H" がライ ン選択に対応し、 "L" が非選択に対応する信号である。 選択信号 YDATA(1405)は、 リセッ ト信号 RESの立ち上がりエッジから次の基準クロヅク DCLK の立ち上がりエッジまで "H" になる。 それ以後、 基準クロック DCLK の 24 0発毎に "H" になる。 Yドライノ 14は、 基準クロヅク DCLKの立ち下 がりエッジにて選択信号 YDATAを取り込み、 図示しない内部の 24 0段シフ ト レジスタによつて選択信号 YDATAを転送する。 24 0段シフ トレジス夕の各レ ジス夕の出力は、 信号 1406〜1411のようになり、 Yドライノ 14の 240個あ る各端子のデータになる。 その各レジス夕の出力は、 液晶表示に必要な電圧に変 換されて L CDパネル 161 へ供給され、 L CDパネル 161 が駆動される。 L C Dパネル 161 の上端の端子には、 信号 Y0(1406)のデ一夕が液晶表示に必要な電 圧に変換されて供給され、 その下の隣の端子には信号 Yl(1407)のデータが供給 され、 又、 その下の隣の端子には信号 Υ2(1408)のデータが同様に供給される。 つまり、 240本あるコモン電極のうちの 1本が選択され、 上端から下端の電極 に向かって選択電極が走査される。
表示 R AM131の表示ァドレス 1305は、 上端から下端に "0"〜 "239 " のァドレスが付けられている。 第 1図に示したように、 メモリ領域 1301 には Μ P U11 により表示アドレスの " 0，，〜 " 2 3 9 " に渡って "口"、 "〇" 及び "△" のデ一夕が書き込まれている。 更に、 詳しくは、 表示ァドレスの "0" ~ "7 9，， に渡ってデータ "口"、 表示ァドレスの " 8 0"〜 " 1 5 9" に渡って デ一夕 "〇 "、 及び表示ア ド レスの " 1 6 0 " 〜 " 2 3 9 " に渡ってデータ "Δ" が書き込まれている。 尚、 この表示データは "1" と書いたところが黒の 表示、 "0" と書いたところが白の表示となることから図式的に表したもので、 実際にはメモリ領域 1301に電気的に書き込まれたものである。
表示 R AM131 は、 表示ァドレスが入力されると、 そのアドレスの 3 2 0ビヅ トの表示データを X ドライバ 32 に対して供給するので、 表示ァドレスを "0" から " 2 3 9 " まで 1つづつ基準クロヅク DCLK に同期してインクリメントし ていけば、 Xドライノ、 32 は基準クロックの立ち下がりでデ一夕を取り込み、 電 圧を変換して出力するので、 Yドライバ 14 によりコモン電極の上端の電極が選 択されているときには表示ァドレス "0" のデータがセグメント電極に出力され て表示され、 コモン電極の上端から 2番目の電極が選択されているときには表示 アドレス " 1 " のデータがセグメント電極に出力されて表示されるという具合に、 順に表示される。
本実施形態は、 表示アドレスをカウントするデ一夕を様々に変え、 表示画面の 上下に固定表示ェリアを持ち、 その間の表示をスクロールする方法を示すもので あり、 具体的には、 "口"， "△" の表示を動かさず （固定表示） とし、 "〇" の表 示デ一夕のみをスクロールするものである。 尚、 "□" の表示データが書かれて いる例えば表示ァドレス "0 " 〜 "7 9" を上固定表示ェリァ、 "△" の表示デ 一夕が書かれている例えば表示ァドレス " 1 6 0" 〜 "2 3 9 " を下固定表示ェ リアと呼ぶ。
第 7図において、 信号 401 はリセッ ト信号 RES、 信号 402 は発振装置 12 よ り供給される基準クロヅク DCLK、 信号 414はカウン夕 501の出力、 信号 415 は EXN517 の出力、 信号 416 は D— F F521 の出力、 信号 417 はカウン夕 501 とレジスタ 504の一致検出出力、 信号 418はセレクタ 511のセレク ト端子 Sへの入力、 信号 419はカウン夕 502の出力、 信号 420はカウン夕 502 とレジ ス夕 507の一致検出出力、 信号 421はカウンタ 510 とレジスタ 508の一致検出 出力、 信号 422はカウンタ 503の出力、 信号 423はカウン夕 503 と固定ァドレ ス "2 3 9" の一致検出出力、 信号 424 はセレクタ 512 のセレクト端子 Sへの 入力、 信号 425はセレクタ 513のセレク ト端子 Sへの入力、 信号 426は表示ァ ドレス 1305に入力するアドレスカウント出力である。
リセッ ト信号 RES(401)の立ち上がりエッジにより、 カウンタ 501は "0" が セッ トされて "0" を出力し、 カウンタ 502, 503、 及び力ゥンタ 510はリセヅ 卜されて " 0 " を出力し、 セレクタ 512, 513が R S F F515 を介して端子 Sに "L" が入力されてデータ Aが選択される。 セレクタ 2， 3がデータ Aを選択し ているので、 ア ドレスカウン ト出力 525 にはカウン夕 501 が出力している "0" を出力している。 アドレスカウント出力 525 は、 第 1図中の表示 RAM 131の表示ァドレス 1305に供給され、 表示ァドレスが選択される。
レジスタ 504〜509 には、 MPU11 より MPUロジック回路 133 を介して、 スクロールエリア、 固定表示エリア、 及び表示ライン数を示す任意のア ドレスが 書き込まれている。 即ち、 レジス夕 504 には、 上固定表示エリアである "口" が書き込まれている表示アドレスの最後である " 7 9" が書き込まれている。 レ ジスタ 505 には、 スクロールエリアである "〇" の書き込まれている表示アド レスの " 80"〜 " 1 5 9" のうち、 先頭に表示したいスクロールスタートア ド レス " 1 2 0 " が書き込まれている。 レジス夕 506 には、 固定表示エリアであ る "口" が書き込まれている表示ァドレスの最後である "79" に "1 " を表示 口ジヅク回路 133 にて加算した " 80 " が書き込まれている。 レジスタ 507 に は、 スクロールエリアである "〇" が書き込まれている表示アドレスの最後であ る " 1 5 9 " が書き込まれている。 レジス夕 508 には、 表示ライン数である "240" から、 下固定表示ェリァである "厶" が書き込まれている表示ァドレ スの表示ライン数に相当する "80" を減じた "1 60" から更に "1" を減じ た " 1 5 9" が書き込まれている。 レジスタ 509 には、 下固定表示エリアであ る "△" が書き込まれている表示ァドレスの先頭である " 1 6 0" が書き込まれ ている。
発振装置 12より供給される基準クロック DCLKの立ち上がりエッジにてカウ ン夕 501 はカウントアップする。 カウン夕 501 が " 79 " までカウントァ ヅ プ すると、 レジスタ 504 に記憶されている上側の固定表示エリアの最終アドレス "79" と一致するので、 一致検出回路 514 により一致が検出され、 基準クロ ック DCLK の次の立ち上がり ェヅジから立ち下がりエツジまでの半クロック期 間 "H" を出力する。
ここで、 一致検出回路 514の動作を説明する。 EXN517 は、 2つの入力信号が一致すると " H" を出力する。 4入力 AND 回路 518 は、 4つの入力信号が全て "H" になると "H" を出力する。 2入力 AND回路 519 は、 2つの入力が全て "H" になると "H" を出力する。 従つ て、 EXN517 は 8個あるので、 8ビッ トのデ一夕が全て一致すると、 8ビヅ ト 比較出力 522 に "H" が出力される。 8ビヅ 卜比較出力 415 に示すように、 8 ビヅ トカウン夕 501 の出力信号が "Ί 9" となった期間と一致して "H" にな る。 8ビッ ト比較出力 522 は、 D— F F521 により基準クロック DCLKをイン バー夕 520 を介して反転された基準クロヅク DCLKにてラツチされ、 D— ; F F 521の出力は D— F F出力 416 に示すように、 半クロック遅れる。 D— F F521 の出力信号は基準クロックと AND回路 519 により論理積が取られ、 結果とし て、 一致検出の出力信号 524 は、 一致検出出力 417 に示すように、 一致したァ ドレスの次の半クロックに "H" を出力するのである。
カウン夕 501の出力信号が " 7 9" になり、 一致検出回路 514aにより "H" パルスが出力されると、 セレクタ 511 の端子 Sに R S F F515a を介して "L" が入力され、 データ Aが選択される。 デ一夕 Aはレジス夕 505 から出力され、 スクロールスタートアドレス " 1 2 0 " がセレクタ 511 を介してカウンタ 502 に入力される。 カウン夕 502のセッ ト端子 Sには、 一致検出回路 514aの出力が 0 Rゲート 516a を介して接続されているので、 一致検出回路 514a により出力 された "H" パルスが入力され、 スクロールスタートアドレス " 1 2 0 " がカウ ン夕 502にセヅ 卜される。 又、 一致検出回路 514aにより出力された "H" ノ レ スは、 R S F F515b を介してセレクタ 512の端子 Sに入力され、 データ Bが選 択される。 従って、 アドレスカウント出力 525には、 セレクタ 512, 513を介し て、 カウン夕 502の出力 "1 2 0" が出力される。
基準クロヅク DCLKの立ち上がりエッジでカウン夕 502がカウントアップし、 " 1 5 9" までカウントアップすると、 レジスタ 507 に記憶されているスクロ —ルェリァの最終ァドレス " 1 5 9" と一致するので、 一致検出回路 514b によ り一致が検出され、 "H" パルスが出力される。 その "H" パルスにより、 セレ クタ 511 の端子 Sに "H" が入力され、 データ Bが選択される。 データ Bは上 固定表示エリアの最後である "7 9" に " 1 " が表示ロジック回路 33 にて加算 された "8 0" が書き込まれているレジス夕 506の出力に接続されているので、 カウン夕 502 に "8 0" が入力される。 カウンタ 502 のセッ ト端子 Sには一致 検出回路 514bの出力が 0 Rゲート 516を介して接続されているので、 一致検出 回路 514b による "H" パルスが入力され、 "8 0" がカウンタ 502 にセッ トさ れる。
続けて、 基準クロック DCLKの立ち上がりエッジでカウン夕 502 がカウント アップする。 これと並行して、 カウン夕 510 も基準クロック DCLKの立ち上り エッジでカウン トアップし、 " 1 5 9" までカウントアップすると、 レジス夕 508 に記憶されている " 1 5 9" と一致するので、 一致検出回路 514c により一 致が検出され、 "H" パルスを出力する。 下固定表示エリアの先頭アドレス " 1 6 0" が書き込まれているレジスタ 509 の出力はカウンタ 503 に接続されてい るので、 カウン夕 503 には " 1 6 0" が入力される。 カウンタ 503 のセッ ト端 子 Sには一致検出回路 514c の出力が接続されているので、 一致検出回路 514c による "H" パルスが入力され、 " 1 6 0" がカウンタ 503にセヅ トされる。 又、 一致検出回路 514cにより出力された " H" パルスは、 R S F F515cを介してセ レク夕 513 の端子 Sに入力され、 データ Bが選択される。 従って、 アドレス力 ゥント出力 525には、 " 1 6 0" が出力される。
更に、 基準クロック DCLKの立ち上がりエツジにてカウンタ 503 がカウント アップし、 " 2 3 9 " までカウントアップすると、 固定アドレスとして与えられ ている " 2 3 9 " と一致するので、 一致検出回路 514d により一致が検出され、 "H" パルスが出力される。 これは、 O Rゲート 516b を介してリセッ ト信号 RES となり、 設定が初期状態に戻る。 そして、 引き続き、 基準クロック DCLK が入力されている限り、 アドレスのカウントが繰り返される。
結果として、 アドレスカウント出力 525 には、 ア ドレスカウント出力 426 に 示すように、 リセッ ト信号 RES をスタートとして、 " 0" から " 7 9"、 " 1 2 0 " から " 1 5 9"、 " 8 0 " から " 1 1 9"、 " 1 6 0 " から " 2 3 9 " という順 番でアドレスが出力される。 このとき、 Yドライバ 14 は、 リセッ ト信号 RES をスタートとして、 L CDパネル 161 の上端のラインから線順次に選択してい るので、 表示は L C Dパネル 161 に示したように、 スクロール表示領域の "〇" は上半分と下半分とが逆転されて表示される。
スクロールは、 スクロールエリアである "〇" が書き込まれている表示アドレ スの " 80" 〜 " 1 5 9" のうち、 先頭に表示したいスクロールスタートァドレ スを記憶しているレジス夕 505 のデ一夕を変更することにより実行できる。 例 えば、 " 9 0" をレジスタ 505 に書き込めば、 リセッ ト信号 RES をスタートと して、 " 0 " から "7 9"、 "9 0" から " 1 5 9"、 "8 0" から "8 9，，、 " 1 6 0" から " 2 3 9 " という順番でァドレスが出力される。 又、 "8 0" をレジス 夕 505 に書き込めば、 リセッ ト信号 RES をスタートとして、 "0" から "7 9 "、 " 8 0 " から " 1 5 9"、 " 1 6 0 " から " 2 3 9" という順番でアドレスが 出力される。 結果として、 "0" をレジスタ 505 に書き込んだ場合の表示は第 1 図の L CDパネル 162に示したようになる。
つまり、 " 0 " 〜 " 7 9 "、 及び " 1 6 0 " 〜 " 2 3 9 " というア ドレスの順番 は変わらないので、 その部分の固定表示が可能で、 スクロール領域の表示だけが 変化する。 従って、 MP U11 は、 表示 RAM131 の表示データを一切書き換え ることなく、 レジス夕 505 にスクロールしたい先頭の表示アドレスを書き込む だけで、 画面の一部分のみの縦方向のスクロールを行うことができる。
スクロール表示ェリァは、 レジス夕 504及びレジス夕 506〜509のデータを変 更することにより、 自由に変更が可能である。 又、 カウン夕 501 の入力デ一夕 "0" とカウン夕 503 の入力データ " 2 3 9 " は固定値としているが、 他の値 の入力データを他の図示しないレジス夕から供給すれば、 別のアドレスも設定で きる。 又、 上固定表示エリアを固定的に表示し、 それ以外のスクロールエリア及 び下固定表示ェリアを全てスクロールする場合や、 下固定表示ェリァを固定的に 表示し、 それ以外の上固定表示ェリァ及びスクロールェリァを全てスクロールす る場合等は、 本実施形態と同様の方法で、 容易に実現できる。 更に、 第 4図にお いて、 レジス夕 504〜509 と同様のレジス夕やカウンタ等を任意数追加し、 任意 のアドレスを入力すれば、 画面を縦方向に任意数に分割でき、 本実施形態と同様 のスクロールを行うことができる。
第 2の実施形態
第 2の実施形態を図面に基づいて説明する。 第 8図は、 本発明の第 2の実施形態を示す画像表示システムの構成図であり、 第 1の実施形態を示す第 1図中の要素と共通の要素には共通の符号が付されてい る。
この画像表示システムでは、 第 1図中の表示 R AM131及び表示ロジック 134 に代えて、 記憶容量が大きい （例えば、 3 2 0 X 3 2 0ビッ トの容量） RAM 131A及び異なる構成の表示ロジック 134A が設けられている。 L CDパネル 161 の表示容量が 240 x 32 0 ドッ トであるから、 R AM131A は全画面を表 示するのに必要な記憶容量以上の記憶容量を有している。 表示 RAM131A の表 示アドレス 1305 は 3 20あり、 上端から下端に "0" 〜 " 3 1 9" のア ドレス が付されている。 メモリ領域 1301には MP U11により第 1図に示したように、 表示アドレスの "0" 〜 "3 1 9" に渡って "口"， "〇"， "X", "△" のデ一夕 が書き込まれている。 更に詳しくは、 表示ァドレスの "0" 〜 "7 9" に渡って "□" のデ一夕、 表示ァドレスの " 80" 〜 " 1 5 9" に渡って "〇" のデ一夕、 表示ァドレスの "1 60" 〜 "2 39 " に渡って "X" のデータ、 及び表示ァド レスの "240 " 〜 "3 1 9" に渡って "△" のデ一夕が書き込まれている。 表 示ロジック 134Aでは、 第 1の実施形態を示す第 4図中の一致検出回路 514dの 一方の入力デ一夕 "23 9 " に代えて、 入力データ "3 1 9" が設定されている。 他は、 第 1図と同様の構成である。
第 9図は、 第 8図の動作を説明するための各部の信号のタイムチヤ一トであり、 縦軸に論理レベル、 及び横軸に時間がとられている。 この第 9図を参照しつつ、 第 8図の画像表示システムの動作を説明する。
基本的動作は第 7図と同様であるが、 カウン夕 501の出力 414、 カウン夕 502 の出力 419、 カウン夕 502の出力 422のカウントデ一夕が異なっている。 即ち、 レジス夕 504〜509 には、 MPU11 より MP Uロジック回路 133 を介して、 ス クロールエリア、 固定表示エリア、 及び表示ライン数を示す任意のアドレスが書 き込まれている。 レジス夕 504 には上固定表示エリアである "口" が書き込ま れている表示ァドレスの最後である "7 9" が書き込まれ、 レジス夕 505 には スクロールエリアである "〇"， " X" が書き込まれている表示アドレスの "8 0 " 〜 " 2 3 9 " のうち、 先頭に表示したいスクロールス夕一トア ドレス "8 0" が書き込まれ、 レジスタ 506 には固定表示エリアである "□" が書き込ま れている表示ァドレスの最後である "7 9" に " 1 " を表示ロジヅク回路 33 に て加算した " 8 0" が書き込まれ、 レジスタ 507 にはスクロールエリアである "〇"， "X" が書き込まれている表示ァドレスの最後である " 2 3 9 " が書き込 まれ、 レジス夕 508 には表示ライン数である " 2 4 0 " から、 下固定表示エリ ァである "△" が書き込まれている表示アドレスの表示ライン数に相当する "8 0" を減じた " 1 6 0" から更に " 1 " を減じた " 1 5 9" が書き込まれ、 レジ ス夕 509 には下固定表示エリアである "△" が書き込まれている表示アドレス の先頭である " 24 0" が書き込まれている。
以上のように設定することにより、 回路の動作は第 1の実施形態と同様である から、 結果として、 表示ァドレス 1305 に与えられるアドレスカウント出力 525 は、 第 9図中のアドレスカウント出力 426に示すように、 リセッ ト信号 RES を スタートとして、 " 0 " から "7 9 "、 "8 0" から " 1 5 9"、 " 2 4 0 " から "3 1 9" という順番に従ってアドレスが出力される。 このとき、 Yドライバ 14 は、 リセッ ト信号 RES をスタートとして L C Dパネル 161 の上端のライン から線順次に選択しているので、 L CDパネル 161 に示すように、 スクロール 表示領域の "〇"， "X" のうちの "〇" のみが表示され、 "X" は表示されない。 スクロールは、 スクロールエリアである "〇"， "X" の書き込まれている表示 アドレスの "8 0" 〜 " 2 3 9" のうち、 先頭に表示したいスク口一ルス夕一ト アドレスを記憶しているレジスタ 505 のデ一夕を変更することにより実行でき る。 例えば、 " 1 6 0" をレジスタ 505 に書き込めば、 リセッ 卜信号 RES をス タートとして、 " 0 " から "7 9"、 " 1 6 0 " から " 2 3 9 "、 " 2 4 0 " から "3 1 9" という順番でァドレスが出力される。 結果として、 "0" をレジスタ 505に書き込んだ場合の表示は第 8図の L C Dパネル 1 6 2に示したようになる c スクロールする前に表示していた "〇" に代わって "X" が表示に現れている。 つまり、 余分なメモリが設けられてい； δことにより、 表示されていなかった表示 データをスクロールすると同時に瞬時に表示させることができるので、 円滑なス クロールができる。 余分なメモリを持っていないと、 スクロールエリアにおいて 同じデ一夕が位置を移動するだけなので、 スクロールすると同時に新しいデータ を表示させたい場合等は、 スクロールさせると同時に、 表示 R A M 131のデータ を次々と書き換えねばならないが、 一度に行うことができないばかりか、 表示中 のデータを書き換えることになるので、 M P U 11 の書き換えるスピードやタイ ミングにより、 スクロールが円滑に行われない。
スクロール表示エリアは、 レジスタ 504、 及びレジスタ 506〜509のデ一夕を 変更することにより、 自由に変更が可能である。 又、 カウン夕 501 の入力デ一 夕 " 0 0 0 " とカウンタ 503の入力データ " 3 1 9 " は固定値になっているが、 他の値の入力デ一夕を他の図示しないレジス夕から供給すれば、 別のァドレスも 設定できる。 又、 上固定表示エリアとそれ以外は全てスクロールする場合や、 下 固定表示エリアとそれ以外は全てスクロールする場合は、 本実施形態と同様の方 法で、 容易に実現できる。 又、 第 1及び第 2の実施形態は Yドライバ 14 による 選択ラィンが 1本という駆動方法にて実施したが、 複数ラィンを同時選択する駆 動方法でも、 本発明と同様の主旨で、 容易に実現できる。
又、 第 1の実施形態と同様に、 表示ロジック 134Aにおいて、 レジス夕 504〜 509 と同様のレジス夕やカウンタ等を任意数追加し、 任意のア ドレスを入力すれ ば、 画面を縦方向に任意数に分割でき、 本実施形態と同様のスクロールを行うこ とができる。
第 3の実施形態
第 3の実施形態を図面に基づいて説明する。
第 1 0図は、 本発明の第 3の実施形態を示す画像表示システムの構成図であり、 第 1の実施形態を示す第 1図中の要素と共通の要素には共通の符号が付されてい る。
この画像表示システムでは、 第 1図中の表示ロジック 134 に代えて、 異なる 構成の表示ロジック 134Bが設けられている。 他は、 第 1図と同様の構成である。 第 1 1図は、 第 1 0図中の表示ロジック 134Bの要部の回路図であり、 第 4図 中の要素と共通の要素には共通の符号が付されている。
この表示ロジック 134B は、 スクロールスタートアドレス （例えば、 " 1 2 0 ") を記憶するレジスタ 505、 スクロールエリアの先頭のアドレス （例えば、 " 8 0 ") を記憶するレジスタ 506、 スクロールエリアの最後のアドレス （例え ば、 " 1 5 9") を記憶するレジスタ 507、 及びレジスタ 508 を有している。 レ ジス夕 508 には、 表示ライン数である "240 " から、 下固定表示エリァであ る "厶" が書き込まれている表示ァドレスの表示ライン数に相当する "80" を 減じた "1 60" から更に " 1 " を減じた "1 59" が書き込まれている。 レジ ス夕 505にはセレクタ 511bの入力端子 Aが接続され、 レジス夕 506にはセレク 夕 511bの入力端子 Bが接続されている。 又、 レジス夕 506にはデクリメント回 路 （ 1を減算する回路） 523 が接続され、 デクリメント回路 523 には一致検出 回路 514aの一方の入力側が接続されている。 レジスタ 507には、 インクリメン ト回路 （ 1を加算する回路） 524が接続されると共に、 一致検出回路 514bの一 方の入力側が接続されている。 レジスタ 508には、 一致検出回路 514cの一方の 入力側が接続されている。 リセッ ト信号 RES及び信号 DATAは、 OR回路 521 に入力されるようになっている。 O R回路 521 の出力側には、 基準クロック DCLKをカウン卜するカウンタ 510のリセッ ト端子 R及び RS FF522a， 522b, 522c の端子 Rが接続されている。 カウンタ 510 の出力側には、 一致検出回路 514cの他方の入力側が接続されている。 一致検出回路 514cの出力側には、 R S F F522cの端子 S及び 0 R回路 516の第 1の入力端子が接続されている。
又、 信号 DATAは、 0 R回路 516の第 2の入力端子に入力されるようになつ ている。 一致検出回路 514aの出力側には、 0 R回路 516の第 3の入力端子が接 続されると共に、 R S F F522b の端子 Sが接続されている。 セレクタ 511b の 端子 Sは、 RS F F522a の出力側に接続されている。 セレクタ 511b の出力側 にはセレクタ 511a の入力端子 Bが接続され、 セレクタ 511aの入力端子 Aには データ "000 " が入力されるようになっている。 セレクタ 511aの端子 Sは、 R S F F 522b の出力側に接続されている。 セレクタ 511a の出力側にはセレク 夕 511cの入力端子 Aが接続され、 インクリメント回路 524の出力側にはセレク 夕 511c の入力端子 Bが接続されている。 セレクタ 511c の出力側にはカウンタ 503 の入力端子 Dが接続され、 カウン夕 503 のクロック入力端子 CKには基準 クロック DCLKが入力されるようになっている。 カウン夕 503のリセッ ト端子 Rには、 リセヅ 卜信号 RESが入力されるようになっている。 カウン夕 503の出 力側には、 一致検出回路 514a の他方の入力側が接続されると共に、 一致検出回 路 514bの他方の入力側が接続されている。 カウンタ 503の出力側から、 ァドレ スカウント出力 525が出力されるようになっている。 一致検出回路 514bの出力 側には、 0 R回路 516の第 4の入力端子が接続されると共に、 R S F F522aの 端子 Sが接続されている。
第 1 2図は、 第 1 1図の画像表示システムの動作を説明するための各部の信号 のタイムチャートである。
第 3の実施形態の画像表示システムでは、 レジスタ 505 にスクロールスター トアドレス " 1 20 "、 レジス夕 506 にスク口一ルェリァの先頭のァドレス "8 0 "、 レジスタ 507 にスクロールェリァの最後のァ ドレス " 1 59"、 及びレジ ス夕 508 に、 表示ライン数である "2 4 0 " から下固定表示エリアである "△" が書き込まれている表示ァドレスの表示ライン数に相当する "80" を減 じた " 1 6 0" から更に " 1 " を減じた "1 5 9" が書き込まれ、 第 1の実施形 態とほぼ同様の動作が図 4の表示ロジック 134 よりも簡単な構成の表示ロジッ ク 134Bで行われる。 産業上の利用可能性
以上説明したように、 例えば、 電子手帳や携帯電話等の電子システムに本発明 の半導体装置を使用した場合、 スクロールェリァ及び固定表示ェリァの初期設定 を行えば、 MPU11 は、 表示 RAM131 の表示デ一夕を書き換えることなく、 レジス夕にスクロールしたい先頭の表示ア ドレスを書き込むだけで、 画面の一部 分のみのスクロールを行うことができる。 そのため、 スクロール部分の表示デー 夕を書き換えるよりも、 MP U11 から表示 RAM131 に対するアクセス回数が 圧倒的に少なくなり、 スクロール時の消費電力を大幅に低減できる。 更に、 MP U11 に表示 RAM131 の表示データを書き換え中に他の処理を割り込ませた場 合、 表示データを書き換えてスクロールすると、 従来では書き換え途中の表示デ 一夕が表示に出てしまうが、 本発明により防止することができる。 更に、 全画面 を表示するために必要なメモリよりも容量の大きいメモリを有していることによ り、 新しい表示デ一夕を含めて円滑にスクロールすることができる。

Claims

請求の範囲
1 . 表示デ一夕を記憶するメモリと、
前記表示データに基づく論理電圧を、 表示装置を駆動するための駆動電圧に変 換する電圧変換部とを備え、
基準クロックに従って前記表示データを前記メモリから読み出し、 該読み出さ れた表示データに対応して変換された前記駆動電圧を前記表示装置に供給する半 導体装置において、
前記メモリのアドレスをカウントするカウント部と、 任意のァドレスを記憶す るレジス夕とを備え、
前記メモリに記憶された表示データを読み出す順番を前記レジスタの内容に基 づいて任意に設定することを特徴とする半導体装置。
2 . 前記メモリは、 前記表示装置の画素数に対応する表示データのメモリ容量 よりも多いメモリ容量を有することを特徴とする請求の範囲第 1項記載の半導体 装置。
3 . 表示デ一夕を記憶するメモリと、
基準クロックに従って前記表示データを前記メモリから読み出し、 該読み出さ れた表示データを電圧変換部に供給する表示コントローラと、
前記供給された表示データに基づく論理電圧を表示装置を駆動するための駆動 電圧に変換し、 該表示装置に該駆動電圧を供給する電圧変換部とを、 備えた半導 体装置において、
前記表示コントローラは、 前記メモリのアドレスをカウントするカウント部と、 任意のァドレスを記憶するレジス夕とを備え、
前記メモリに記憶された表示データを読み出す順番を前記レジス夕の内容に基 づいて任意に設定することを特徴とする半導体装置。
4 . 前記メモリは、 前記表示装置の画素数に対応する表示データのメモリ容量 よりも多いメモリ容量を有することを特徴とする請求の範囲第 3項記載の半導体
5 . 第 1の固定アドレスから第 1のレジス夕に記憶されたァドレスまでをカウ ントした後、 第 2のレジスタに記憶されたァドレスから第 3のレジス夕に記憶さ れたアドレスまでカウン 卜することを特徴とする請求の範囲第 1項又は第 2項記 載の半導体装置。
6 . 第 1のレジス夕に記憶されたアドレスから第 2のレジス夕に記憶されたァ ドレスまでをカウントした後、 第 3のレジス夕に記億されたアドレスから第 2の 固定のァドレスまでカウン卜することを特徴とする請求の範囲第 1項又は第 2項 記載の半導体装置。
7 . 第 1の固定ァドレスから第 1のレジス夕に記憶されたァドレスまでをカウ ントした後、 第 2のレジス夕に記憶されたァドレスから所定のカウント数をカウ ントした後、 第 3のレジスタに記憶されたアドレスから第 2の固定アドレスまで カウン卜することを特徴とする請求の範囲第 1項又は第 2項記載の半導体装置。
8 . 第 1の固定アドレスから第 1のレジス夕に記憶されたァドレスまでをカウ ントした後、 第 2のレジス夕に記憶されたァドレスから第 3のレジス夕に記憶さ れたアドレスまでカウン卜することを特徴とする請求の範囲第 3項又は第 4項記 載の半導体装置。
9 . 第 1のレジス夕に記憶されたァドレスから第 2のレジス夕に記憶されたァ ドレスまでをカウントした後、 第 3のレジス夕に記億されたァドレスから第 2の 固定のァドレスまでカウン卜することを待徴とする請求の範囲第 3項又は第 4項 記載の半導体装置。
1 0 . 第 1の固定アドレスから第 1のレジス夕に記憶されたアドレスまでを力 ゥントした後、 第 2のレジス夕に記憶されたァドレスから所定のカウント数を力 ゥントした後、 第 3のレジス夕に記憶されたァドレスから第 2の固定ァドレスま でカウントすることを特徴とする請求の範囲第 3項又は第 4項記載の半導体装置。
1 1 . 前記表示装置は、 線順次走査型の液晶表示装置であることを特徴とする 請求の範囲第 1、 2、 5、 6又は 7項記載の半導体装置。
1 2 . 前記表示装置は、 線順次走査型の液晶表示装置であることを特徴とする 請求の範囲第 3、 4、 8、 9又は 1 0項記載の半導体装置。
1 3 . 少なくとも 1つの固定表示ェリァと少なく とも 1つのスクロール可能な 表示ェリアとを有することを特徴とする画像表示システム。
14. 請求の範囲第 1、 2、 5、 6、 7又は 1 1項記載の半導体装置と、 前記 駆動電圧を入力して前記表示データに対応した画像を表示する表示装置とを、 備 えたことを特徴とする画像表示システム。
1 5. 請求の範囲第 3、 4、 8、 9、 1 0又は 1 2項記載の半導体装置と、 前 記駆動電圧を入力して前記表示データに対応した画像を表示する表示装置とを、 備えたことを特徴とする画像表示システム。
1 6. 請求の範囲第 1、 2、 5、 6、 7又は 1 1項記載の半導体装置を備えた 電子システム。
1 7. 請求の範囲第 3、 4、 8、 9、 1 0又は 1 2項記載の半導体装置を備え た電子システム。
1 8. 請求の範囲第 1 3項記載の画像表示システムを備えた電子システム。
1 9. 請求の範囲第 1 4項記載の画像表示システムを備えた電子システム。
20. 請求の範囲第 1 5項記載の画像表示システムを備えた電子システム。
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