WO1999046685A1 - Selecteur de bus et systeme de circuit integre - Google Patents

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WO1999046685A1
WO1999046685A1 PCT/JP1999/001198 JP9901198W WO9946685A1 WO 1999046685 A1 WO1999046685 A1 WO 1999046685A1 JP 9901198 W JP9901198 W JP 9901198W WO 9946685 A1 WO9946685 A1 WO 9946685A1
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WO
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bus
chips
semiconductor integrated
integrated circuit
circuit system
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Application number
PCT/JP1999/001198
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English (en)
French (fr)
Inventor
Takafumi Maruyama
Hironori Akamatsu
Takashi Hirata
Original Assignee
Matsushita Electric Industrial Co., Ltd.
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses
    • G06F13/4022—Coupling between buses using switching circuits, e.g. switching matrix, connection or expansion network
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus

Definitions

  • the present invention relates to a bus selection device for switching and selecting a bus between a plurality of chips, and a semiconductor integrated circuit system including the bus selection device.
  • a bus selection device for switching and selecting a bus to a plurality of semiconductor memories is arranged separately from the plurality of semiconductor memories and the like. Signals are sent and received between chips such as multiple semiconductor memories.
  • the semiconductor integrated circuit system of the present invention is a semiconductor integrated circuit system including a plurality of chips and transmitting and receiving signals between the plurality of chips. And a bus selection device connected to each of the chips by a bus, wherein the bus selection device inputs connection information between the plurality of chips, and selects a connection between the plurality of buses according to the connection information.
  • the semiconductor integrated circuit system of the present invention is a semiconductor integrated circuit system including at least one master chip and a plurality of slave chips, the semiconductor integrated circuit system being connected to the plurality of chips by a bus, and A bus selection device for selecting a connection between the plurality of slave chips, wherein the bus selection device is disposed at a position substantially equidistant from each of the plurality of slave chips. Therefore, in the present invention, since the bus selection device is arranged independently of the master chip, the number of pins per master chip is reduced. Further, since the arrangement position of the bus selection device can be freely determined, the bus selection device can be arranged at a position substantially equidistant from a plurality of slave chips.
  • the present invention provides the semiconductor integrated circuit system, wherein the bus selection device determines switching means for switching connection between the plurality of buses, and determines connection information between the plurality of input chips, and responds to the determination result. It is preferable to provide a determination means for outputting a switching signal to the switching means.
  • the bus selecting device includes a latch unit for holding a signal to be sent or received to each of the chips for adjusting timing of signal transmission / reception.
  • the plurality of chips include at least one master chip and a plurality of slave chips.
  • the master chip outputs connection information between the plurality of chips to the bus selection device, and the master chip and the bus selection device are connected by one bus. The connection information between the plurality of chips may be sent to this bus.
  • the present invention provides the semiconductor integrated circuit system, wherein the master chip outputs connection information between the plurality of chips to the bus selection device, and the master chip and the bus selection device It may be connected by two or more buses, and connection information between the plurality of chips may be sent to any of the buses.
  • the two or more buses may include a command bus, and the command bus may also be used as a connection information bus for transmitting connection information between the plurality of switches.
  • the bus to which the connection information between the plurality of chips is transmitted may be a dedicated connection information bus.
  • connection information between the plurality of chips may be constituted by a bucket.
  • the bus selection device is arranged at a position substantially equidistant from the master chip and the plurality of slave chips.
  • the slave chip may be a memory.
  • a bus selection device of the present invention is a bus selection device connected to a plurality of chips by buses, respectively, for selecting a connection between the plurality of buses, and a switching means for switching the connection between the plurality of buses. Inputting information of the plurality of inter-chip connections, determining Determining means for outputting a switching signal according to the determination result to the switching means.
  • the present invention provides the bus selection device, wherein: the control signal input means for inputting a control signal to one of the plurality of chips to another chip; and a bus selected by switching the switching means. It is preferable that at least one of the chips includes a control signal output unit that outputs the control signal.
  • the present invention provides at least one of the plurality of chips through a data input unit for inputting data from any of the plurality of chips and a bus selected by switching of the switching unit. It is desirable to have a data output means for outputting the data.
  • the bus selection device include an internal bus connected to each of the plurality of buses, and each of the plurality of internal buses is provided with a latch unit.
  • FIG. 1 is a block diagram showing a semiconductor integrated circuit system according to a first embodiment of the present invention.
  • FIG. 2 is a diagram showing a configuration of a determination circuit provided in the semiconductor integrated circuit system of the embodiment.
  • FIGS. 3A, 3B, and 3C are diagrams respectively showing configurations of a selection circuit and a latch circuit provided in the semiconductor integrated circuit system of the same embodiment, and determination results for command inputs.
  • FIG. 4 is a diagram showing an example of timing between command input and data output in the semiconductor integrated circuit system of the embodiment.
  • FIG. 5 is a diagram showing a configuration of a command bucket used in the semiconductor integrated circuit system.
  • FIG. 9 is a diagram showing an example of the timing of an overnight output.
  • FIG. 7 is a diagram showing another example of the timing.
  • FIG. 8 is a block diagram showing the overall configuration of the semiconductor integrated circuit system according to the second embodiment of the present invention.
  • FIG. 9 is a diagram showing a configuration of a selection circuit provided in the semiconductor integrated circuit system of the embodiment.
  • FIG. 10 is a diagram showing a configuration of a determination circuit provided in the semiconductor integrated circuit system.
  • FIGS. 11 (a) and 11 (b) are diagrams respectively showing the configurations of a command bus selection circuit and a data bus selection circuit provided in the semiconductor integrated circuit system.
  • FIG. 12 is a diagram showing a configuration of a command bucket used in the semiconductor integrated circuit system.
  • FIG. 13 is a diagram showing a determination result of the command bucket with respect to a command input.
  • FIG. 14 is a block diagram showing an entire configuration of a semiconductor integrated circuit system according to a third embodiment of the present invention.
  • FIG. 15 is a diagram showing a configuration of a command bucket used in the semiconductor integrated circuit system of the embodiment.
  • FIG. 16 is a diagram showing the timing of command input, switch operation, and data output in the semiconductor integrated circuit system according to the second embodiment of the present invention.
  • FIG. 17 is a diagram showing the timing of command input, switch operation, and data output in the semiconductor integrated circuit system according to the third embodiment of the present invention.
  • FIG. 18 is a diagram showing a modification of the selection circuit provided in the semiconductor integrated circuit system of the present invention.
  • FIG. 19 is a diagram showing another timing of command input, switch operation, and data output in the semiconductor integrated circuit system according to the third embodiment of the present invention.
  • FIG. 20 is a block diagram showing the overall configuration of the semiconductor integrated circuit system according to the fourth embodiment of the present invention. P 9/1198
  • FIGS. 21 (a) and 21 (b) show the overall schematic configuration of a conventional semiconductor integrated circuit system.
  • FIG. 1 shows a semiconductor integrated circuit system 110 according to the first embodiment.
  • the semiconductor integrated circuit system U0 includes a CPU as a master chip 1 and first, second and third DRAMs 2a, 2b and 2c as a plurality of slave chips Will be described.
  • 3 is a bus selection device.
  • the bus selecting device 3 is connected to a master chip 1 and a plurality of slave chips 2a to 2c by buses (transmission lines) B and Ba to Bc, respectively.
  • the master chip 1 includes a memory controller la for transmitting and receiving data to and from each of the slave chips 2a to 2c.
  • the memory controller 1a outputs a command for controlling each of the slave chips 2a to 2c in a packet format.
  • the master chip 1 and the bus selection device 3 are connected by one bus (transmission line) B having a plurality of bit widths (for example, 8 bit widths) for transmitting commands and data.
  • the plurality of slave chips 2a to 2c and the bus selection device 3 are also connected by buses Ba to Be for transmitting commands and data. Whether the bus selection device 3 is configured as one chip together with the master chip 1 or independently configured as one chip may be appropriately selected.
  • the bus selection device 3 includes four input / output units 6, 6a to 6c, a determination circuit (determination means) ⁇ , a selection circuit (switching means) 8, a latch circuit (latch means) 9a to 9c, A clock phase adjustment circuit (DLL) 10 is provided.
  • the input / output units 6, 6a to 6c transmit and receive command data to and from the master and slave chips 1, 2a to 2c via buses B, Ba to Bc, respectively.
  • the judgment circuit 7 is provided from the master chip 1 to the input / output unit 6 , And determines the ID information indicating which of the plurality of slave chips 2a to 2c designates this command, and outputs the determination result.
  • the selection circuit 8 receives the determination result of the determination circuit 7, and switches the bus connection between the master chip 1 and the plurality of slave chips 2a to 2c based on the determination result.
  • the latch circuits 9a to 9c are respectively arranged on the internal buses IB and IBa to IBc of the bus selection device 3, and commands transmitted from the master chip 1 (a plurality of slave chips 2a to 2c) Latch the read data.
  • the clock phase adjustment circuit 1 ⁇ generates the clock CLK2.
  • the selection circuit 8 includes an intersection of the internal buses IB, IBa to IBc connecting the four input / output units 6, 6a to 6c, that is, a master chip 1 and a plurality of slave chips 2a to 2c. Buses B and Ba are connected at the intersection of Be and are installed so that the length of each transmission line from one master chip 1 to a plurality of slave chips 2a to 2c is shortened.
  • the selection circuit 8 receives a signal from the determination circuit 7 via the bus S, and selects one bus based on the signal from the determination circuit 7 and selects the bus until the next bus is selected. It has a latch function to hold.
  • FIG. 3A is a schematic diagram of the selection circuit 8.
  • the selection circuit 8 internally has selection switches SWa, SWb, and SWc corresponding to the respective slave chips 2a to 2c.
  • the selection circuit 8 receives the selection signals Sa, Sb, and Sc output from the determination circuit 7 and activates the selection switches SWa, SWb, or SWc that connect the bus between the master chip 1 and the selected slave chip. Sends and receives commands and data between the master chip 1 and the selected slave chip.
  • the determination circuit 7 has an internal configuration shown in FIG. In FIG.
  • the decision circuit 7 includes an input unit 7a for receiving a command from the bus B, a decision unit 7b for analyzing the command received at the input unit 7a, and a decision result from the decision unit 7b.
  • a latch circuit 7c for holding the judgment result until the judgment result is input, and an output unit 7d for outputting the judgment result from the latch circuit 7c. I do.
  • the outline of the operation of the determination circuit 7 is as follows. That is, the judging unit 7b outputs the selection signals Sa, Sb, and Sc for activating the selection switches SWa, SWb, and SWc, respectively, from the upper two bits of the packet-type command received by the input unit 7a. Generate. For example, as shown in FIG.
  • the selection signal Sa to the selection switch SWa corresponding to the slave chip 2a is set to "01".
  • the selection signal Sb to the selection switch SWb corresponding to the slave chip 2b is activated, and if "11", the selection signal Sc to the selection switch SWc corresponding to the slave chip 2c is activated.
  • the upper 2 bits of the command are decoded.
  • the selection signals Sa, Sb, Sc generated by the determination unit 7b are held in that state until the next selection signal is generated by the latch circuit 7c.
  • the output unit 7 d receives the selection signals Sa, Sb, Sc from the latch circuit 7 c and outputs them to the selection circuit 8.
  • the determination circuit 7 can be provided independently as shown in FIG.
  • the selection signals Sa, Sb, and Sc generated by the determination unit 7b may be transmitted using a transmission line of a plurality of bits as shown in FIG. 2, or may be converted from a serial signal to a parallel signal. This makes it possible to reduce the number of transmission lines for transmission.
  • the plurality of latch circuits 9a to 9c are arranged on each of the internal buses BIa to BIc arranged between the selection circuit 8 and the plurality of input / output units 6a to 6c.
  • the circuit configuration is such that a command from the master chip 1 is received via the selection circuit 8 and output to the slave chips 2a to 2c, while data output from the slave chips 2a to 2c are received. Output to the selection circuit 8.
  • Each of the latch circuits 9a to 9c has a delay circuit (not shown) therein, and each of these delay circuits delays the selection signals Sa to Sc output from the determination circuit 7 to the bus S by a predetermined time. .
  • each of the latch circuits 9a to 9c is composed of, for example, a clock driver as shown in FIG.
  • the clock phase adjustment circuit 10 adjusts the output timing of the command / data when the output timing of the command / data is varied.
  • the clock phase adjustment circuit 10 receives the clock CLKi from the clock line 5a, feeds back the clock CLK2 output to the inside of the circuit via the clock line 5b, and determines the state of the clock CLK2. Then, by adjusting the phase of the clock CLK1 based on the change, the phase-adjusted clock CLK1 is output as the clock CLK2.
  • the operation timing of the plurality of latch circuits 9a to 9c is determined by this clock CLK2, and the timing for outputting the command from the master chip 1 to the plurality of slave chips 2a to 2c is adjusted. .
  • the latch circuits 9a to 9c are controlled by the clock CLK2 output from the clock phase adjustment circuit 10 and the selection signal from the determination circuit 7, and when the selection signal from the determination circuit 7 is at the H level, During the period, a signal sent from the selection circuit 8 or the plurality of slave chips 2 is fetched. By adopting such a method, both activation of the selection circuit 8 and timing adjustment of signal transmission can be performed, and signal control between the plurality of slave chips 2 can be performed.
  • the outputs of the plurality of latch circuits 9a to 9c are sent to the input / output units 6a to 6c, respectively, or sent to the selection circuit 8.
  • the plurality of latch circuits 9a to 9c are capable of transmitting and receiving signals in both directions. However, even if these circuits have a bidirectional latch function in one circuit, they may be a unidirectional latch circuit. May be combined in opposite directions to have a bidirectional latch function.
  • the first, second and third DRAMs 2a to 2c which are a plurality of slave chips, have a clock phase adjustment function and a clock line folded back into the memory as they are, such as DDRD RAM and SLD RAM. It is also possible to have a function to use it as a single clock. With these functions, when data is output from the DRAM, it can be output without adjusting the timing with the clock CLK1.
  • the control command Since the signal (control command) output from the chip 1 is transmitted to the determination circuit 7 and also to the selection circuit 8, the control command is It will also be sent to the already selected slave chip via the bus that was selected before sending the control command. Therefore, when a command whose first bit is “0” is sent to each of the slave chips 2 a to 2 c, the decision circuits 19 a to 19 c which do not recognize this as a command Is provided. When the first bit power of the command is 1 ", the judgment circuits 19a to 19c recognize that the command is a command for the slave chip.
  • the command packet is composed of 8 bits, and in the command CI XX, the first bit is the transmission destination determination information, and the second and third commands are shown.
  • the bit is ID information of the plurality of slave chips 2a to 2c
  • the fourth to eighth bits have a value but have no meaning as the information
  • the destination determination information is determined by the determination circuit 7 or the selection circuit. This is information for determining to which of the circuits 8 the signal is to be transmitted, and is “0” when transmitted to the determination circuit 7 and “1” when transmitted to the selection circuit 8.
  • the ID information is 3 Information on which slave chip 2a to 2c is to be selected.
  • the combination of both values of the second and third bits A and B results in information as shown in Fig. 3 (c) .
  • the first bit is destination determination information.
  • the second bit is information indicating whether to read or write data
  • the third to eighth bits are address information of data to be read or written.
  • the number of high-order bits of the command having ID information can take any value of 3 bits or more in accordance with the number of slave chips and the bus connection method. Then, multiple slave chips can be selected, and a larger number of slave chips (DRAM) can be controlled. In this embodiment, one slave chip is selected from a plurality of slave chips. However, if the number of high-order bits of a command including the ID information is increased, a plurality of commands are simultaneously transmitted to the plurality of slave chips. Can be sent. Next, the operation of the semiconductor integrated circuit system 110 will be described in detail.
  • FIG. 4 schematically shows the timing of a read operation in a night as an example of the operation of the semiconductor integrated circuit system 110 shown in FIG.
  • a command is transmitted from a master chip (CPU) 1 and data is read from a selected slave chip (DRAM) 2a.
  • DRAM slave chip
  • the command transmitted from the master chip 1 indicates one of the buses to the slave chips 2a to 2c as connection information between the chips 1 and 2a to 2c. It includes the selection information to be selected (command CI xx including the ID information of the slave chip) and the read address of slave chip 2a (command C xx not including the ID information of the slave chip), as shown in FIG.
  • the bus; B indicates the state of signal propagation on the bus B.
  • the command CIXX is output from the master chip 1.
  • a command (read command) is sent to the target slave chip 2a, and the command is executed in the slave chip 2a.
  • data Dxx is output from the slave chip 2a and sent to the master chip 1.
  • the command may be transmitted by continuously transmitting a command signal CI XX including ID information and a command C xx such as a read address as shown in FIG. 4 (a).
  • a command CI xx including ID information may be transmitted first, and then a command C xx such as a read address may be transmitted.
  • the plurality of slave chips 2a to 2c receive a command from the master chip 1, execute the command, and execute the command (eg, read processing) to obtain data.
  • the master one chip 1 or other multiple This section describes the operation to output to slave chip 2.
  • the data output from slave chip 2a is input / output. It is output to the unit 6a and sent to the latch circuit 9a.
  • the data received by the latch circuit 9a is controlled by the clock CLK2 and the selection signal Sa and output to the selection circuit 8.
  • the latch circuit 9a takes in data in response to the input of the selection signal Sa (H level), so that the activation of the switch SWa and the timing adjustment of the data transfer are performed.
  • a command packet including the ID information of the switch SWa is output from the master chip 1 and received by the judgment circuit 7, and the command packet is analyzed to analyze the command packet.
  • the selection signal Sa of SWa is output to the selection circuit 8.
  • the selection signal Sa is also output to the latch circuit 9a at the same time.
  • the data read by the slave chip is sent from the selection circuit 8 to the input / output unit 6, and sent from the input / output unit 6 to the master chip 1.
  • Bus B in FIG. 6 indicates the state of the signal propagating through bus B.
  • a command Clal including the ID information of the slave chip 2a is sent at timing T1, and a transmission line with the slave chip 2a is established.
  • a command (for example, a read command) Cal is sent to the slave chip 2a.
  • the transmission line with the slave chip 2a is disconnected, and the transmission line with the slave chip 2b is established.
  • the command Cbl is transmitted to the slave chip 2b at the timing of T6. The same operation is performed at evening T7 to # 9.
  • timing T5 While the operations of ⁇ 4 to ⁇ 9 are being performed, In the figure, at timing T5, the data Dal obtained by executing the command Cal transmitted to the slave chip 2a is output and input to the latch circuit 9a, and the latch circuit 9a is output by the latch control signal C9a. temporarily stored in a.
  • a command C Ia2 including ID information of the slave chip 2a is sent from the master chip 1 to establish a transmission line with the slave chip 2a.
  • the selection signal Sa is also sent from the judgment circuit 7 to the latch circuit 9a, and the data Dal held in the latch circuit 9a is output to the selection circuit 8 at timing T11.
  • the data Dal is output to the master chip 1 via the selection circuit 8 and the bus B.
  • the next command Ca2 is sent from the master chip 1 to the slave chip 2a at the next timing T12. The same operation is performed on the remaining slave chips 2b and 2c according to the timing of FIG.
  • FIG. 7 shows the timing when a command is transmitted from one master chip 1 to a plurality of slave chips 2a to 2c at random.
  • Bus B in FIG. 7 indicates the state of a signal propagating through bus B.
  • the order in which commands are sent from the master chip 1 to the slave chip is the order of the slave chips 2a, 2c, 2b, 2c, 2a, 2b, 2a, and 2c. .
  • the master chip 1 In order to send the command Cal from the master chip 1 to the slave chip 2a, the master chip 1 first sends the command Clal including the ID information of the slave chip 2a at the timing of T1, and Activate SWa to establish a transmission line with slave chip 2a. Stand up. Then, send a command (read command) Cal to slave chip 2a. The slave chip 2a receives the command Cal, executes this command, and outputs data Da1. The switch SWa holds the state until the data Dal is sent to the master chip 1. Then, after the data Dal is sent to the master chip 1, C Icl including the ID information of the next slave chip 2c is output from the master chip 1c, and the transmission line to the slave chip 2a is disconnected. At the same time, a transmission line with the slave chip 2c is established, and a command (read command) Ccl is sent to the slave chip 2c at the timing of T6. Hereinafter, the same operation is performed.
  • the selection circuit 8 is provided for each bit of the multi-bit bus. It is also possible to obtain.
  • the ID information of the slave chip included in the command packet is defined. For example, the first bit of the bus B connected to the master chip 1 is connected to the first bit of the bus Ba of the slave chip 2a. The two bits are the second bit of bus Bb of slave chip 2b, and the third bit of bus Ba of slave chip 2a is the third bit of bus Bc of slave chip 2c. If connected, signals can be sent and received between the master chip 1 and the slave chip, or between a plurality of slave chips at the same time.
  • FIG. 8 shows a semiconductor integrated circuit system 110 according to the second embodiment of the present invention.
  • each of the chips 1, 2a to 2c and the bus selection device 3 are connected by one bus B, Ba to Bc of a predetermined bit width, respectively.
  • two buses, a command bus and a data bus, are arranged, and bus switching information is transmitted to a bus selection device using the command bus.
  • the bus selecting device 3a is arranged so that four sides thereof are surrounded by four chips 1, 2a to 2c. These chips 1, 2a to 2c have the same distance from each other. This arrangement is the same for the semiconductor integrated circuit system of the first embodiment.
  • the master chip 1 and the bus selection device 3a are connected by two buses having a plurality of bit widths (n bits) for transmitting a command and data, respectively, that is, a command bus CB and a data bus DB. Each is connected.
  • the plurality of slave chips 2a to 2c and the bus selection device 3a are also connected by a command bus CBa to CBc for transmitting commands and data, respectively, and a data bus DBa to DBc. You.
  • the command bus CB that connects the master chip 1 and the bus selection device 3a is also used as a connection information bus to which connection information indicating a connection between the plurality of chips 1 and 2a to 2c is sent. 11
  • an input / output unit 4 for transmitting / receiving commands to / from the master chip 1 via a command bus CB comprising a transmission line having a plurality of bit widths is provided inside the bus selection device 3a. And receives a command from the input / output unit 4 and analyzes whether the command includes connection information for connection between a plurality of slave chips, and selects an output destination of the command based on the analysis result.
  • a command bus CB that connects the master chip 1 and a plurality of slave chips 2a to 2c
  • the two selection circuits 14 and 15 receive the determination result from the determination circuit 13 and receive signals between the master chip 1 and the plurality of slave chips 2 a to 2 c and between the slave chips 2 a to 2 c. Switch and select the command bus or data bus.
  • the bus selecting device 3a there are input / output units (control signal output means and control signal input means) 6, 8, 10 for input / output of commands, and input / output units for data input / output ( Data input means and data output means) 5, 7, 9, 11 are provided.
  • the input / output units 6, 8, and 10 output the command sent from the master chip 1 via the selection circuit 14 to the plurality of slave chips 2a to 2c via the command bus CBa to CBc.
  • the input / output units 7, 9, and 11 transmit data from the plurality of slave chips 2a to 2c or data to these chips to the selection circuit 15 via the data buses DBa to DBc. Send and receive between.
  • the input / output unit 5 outputs the data sent from the plurality of slave chips 2a to 2c via the selection circuit 15 to the master chip 1 via the data bus DB.
  • the selection circuits 14 and 15 shown in FIG. 8 respectively include command buses CB and CB a to C that connect the master chip 1 and the plurality of slave chips 2 a to 2 c. It is provided at the intersection of Be and the intersection of the data buses DB and DBa to DBc.
  • the arrangement of the selection circuits 14 and 15 can be variously changed. For example, a command bus selection circuit is arranged at the intersection of the command buses CB and CBa to CBc, and a data bus selection circuit is arranged at the intersection of the data buses DB and DBa to DBc.
  • a bus selection circuit may be arranged at the intersection of the buses DBa and DBc, and a bus selection circuit may be arranged at the intersection of the command buses CBa and CBc and the data buses DB and DBb.
  • a bus selection circuit may be arranged at the intersection of the command buses CBa and CBc and the data buses DB and DBb.
  • the output destination selection circuit 12 shown in FIG. 8 includes an input unit 121 receiving a command output from the input / output unit 4 in FIG.
  • An analysis unit 122 that analyzes whether or not the connection information of the slave chips 2a to 2c is included, and the command is sent to either the determination circuit 13 or the selection circuit 14 in FIG. 8 according to the analysis result.
  • a selection section 123 for selecting whether or not to output, and output sections 124 and 125 for outputting a command to each of the determination circuit 13 and the selection circuit 14 in FIG. 8 are provided.
  • the decision circuit 13 shown in FIG. 8 has an input section 13 1 for receiving a command output from the selection circuit 12 of FIG. 8 and a command received by the input section 13 1.
  • the decision unit 132 analyzes the data and generates a selection signal that selects at least one of the plurality of selection circuits 14 and 15.The next selection signal inputs the state of the selection signal from the decision unit 132.
  • the latch section 133 composed of two latch circuits 133a and 133b that hold the data until the latching is performed, and the selection signals from the latch circuits 133a and 133b of the latch section 133 are selected as shown in FIG. It has output sections 134a and 134b for outputting to circuits 14 and 15, respectively.
  • the determination unit 132 and the latch unit 133 are connected by control lines 135a and 135b. Connected. These control lines 13a and 13b control the latch circuits 13a and 133b in addition to the transmission lines that transmit the selection signals output to the selection circuits 14 and 15 shown in Figure 8. This is a control line for transmitting the control command to be executed.
  • the latch circuits 133a and 133b are controlled by a control command from the determination unit 1332.
  • the selection circuits 14 and 15 shown in FIG. 8 are respectively command buses CB, CB a to CB c from the master chip 1 and a plurality of slave chips 2 a to 2 c and data buses DB and DB a to DB. c is provided at each intersection, and its internal configuration is to connect between one master chip 1 and a plurality of slave chips 2 a to 2 c as shown in FIGS. 11 (a) and (b), respectively.
  • the command buses CB, CBa to CBc and the data buses DB, DBa to DBc are respectively provided with bus connection switches SWa to SWf, and these switches SWa to SWf are connected to the judgment unit 132 from the judgment unit 132. In this configuration, switching is performed by a selection signal.
  • FIG. 12 is a schematic diagram of a command bucket used in the present embodiment, and FIG. 13 shows a determination result of the determination circuit 13 for each command input shown in FIG.
  • the command buses CB and CBa to CBc for transmitting commands and data and the data buses DB and DBa to DBc have a 7-bit bus width.
  • the bus width of these buses can be changed as appropriate.
  • the bus selection control command C Ixx is the transmission destination information indicating whether the transmission destination is the selection circuit 14 or the determination circuit 13, and the second and third bits.
  • the bit is information on which of the two selection circuits 14 and 15 is controlled, the fourth and fifth bits are control information on the selection circuit 14, and the sixth and seventh bits are information.
  • the first bit is the destination information
  • the second bit is operation information for reading or writing data
  • the third to seventh bits are data for reading or writing. Address information.
  • the data Dxx is the destination information of the first bit, the operation information of whether the data is read or written, and the data to be written of the third to seventh bits.
  • Figure 13 shows the values of these bits and the results of the decision by the decision circuit 13.
  • the command is output from the output destination selection circuit 12 to the determination circuit 13.
  • the decision circuit 13 the combination of the second and third bits (B, C) of this command is analyzed and decided by the decision unit 13 2, and the decision unit 13 2 Generate and control the control commands to 3a and 133b, and output them from the decision circuit 13. It controls whether or not the judgment signal to be transmitted to the selection circuit 14 and / or the selection circuit 15 is transmitted.
  • the 4th and 5th bits (D, E) and 6th and 7th bits (F, G) of the command are analyzed and judged by the judgment section 132 of the judgment circuit 13, and are selected by the selection circuit.
  • a signal for switching control of at least one of the selector circuit 14 and the selector circuit 15 is generated.
  • the second to seventh bits of the command are commands for the selected slave chip.
  • the assignment and combination of these command bits and the bus width can be changed as necessary.
  • FIG. 16 shows an example of the operation of the semiconductor integrated circuit system 110 shown in FIG. 8 as a plurality of slave chips (DRAMs) 2a, 2b, 2c from a master chip (CPU) 1 via a command bus CB.
  • the read operation is executed by sending a command to each of the slave chips 2a, 2b, and 2c, and outputting the executed data to the master chip 1 via the data bus DB. Is schematically shown.
  • CLK 1 indicates a clock
  • command bus CB and data bus DB indicate signal states on the command bus CB and data bus DB in FIG. 8, respectively
  • SWa to SWf indicate connection states of the selection switches in FIG. ing.
  • the H level is turned on and the L level is turned off.
  • a control command JC is output from the master chip 1 in order to send the command to the determination circuit 13 shown in FIG.
  • this control command JC for example, all bits are set to “0”. Since the first bit of this control command JC is “0”, the destination of the command is selected by the determination circuit 13 based on the determination result shown in FIG.
  • a command CI 1 including connection information of a plurality of slave chips is transmitted from the master chip 1, and the judgment circuit 13 analyzes and judges.
  • the result of the judgment by the judgment circuit 13 is that the values of the second and third bits of the command are both "1", so that the selection circuits 14 and 15 are both controlled, and the next fourth and fifth bits are controlled.
  • the switch SWa of the selection circuit 14 Since the values of the bits are "0" and “1” and the values of the sixth and seventh bits are “1" and “ ⁇ ”, the switch SWa of the selection circuit 14 is turned on, and the selection circuit 1 is turned on.
  • Switch No. 5 Generates and outputs a selection signal to turn on SWe. Then, the switch SWa of the selection circuit 14 is turned on by the output selection signal, and the connection of the command bus CB to the slave chip 2a is established.
  • the target commands Ca1 to Ca3 are transmitted to the slave chip 2a.
  • the command JC is again issued at timing T 6 to change the connection status of the output destination selection circuit 12. The command is transmitted to the output destination selection circuit 12 via the command bus CB, and the command transmission destination is switched to the determination circuit 13 side.
  • a command CI2 including connection information between a plurality of chips is transmitted, the switch SWc of the selection circuit 14 is turned on, and the switch SW that has been turned on until then is turned on. Turn off a and switch the connection status of command bus CB.
  • commands and data can be transmitted to and from a plurality of slave chips.
  • the bus connection status can be switched by transmitting a control command JC and a command including connection information as desired, and a plurality of slave chips 2a to 2c can be used. Command and data transmission can be controlled arbitrarily.
  • FIG. 14 is a block diagram showing a semiconductor integrated circuit system 11 1 according to the third embodiment of the present invention.
  • the feature of the present embodiment is that the master chip 1 and the bus selection device 3b are connected by a control bus EB as a dedicated connection information bus for transmitting a command including a plurality of inter-chip connection information. It is a point.
  • the master chip 1 and the bus selection device 3b are connected by a command bus CB and a data bus DB having a plurality of bit widths for transmitting commands and data, respectively. It is connected by a control bus EB having a plurality of bit widths for transmitting a command including the inter-chip connection information.
  • the plurality of sleep chips 2a to 2c and the bus selection device 3b are also connected by a command bus CBa to CBc for transmitting a command and data, respectively, and a data bus DBa to DBc.
  • an input / output unit 4 for transmitting and receiving commands according to a command bus CB composed of a transmission line having a plurality of bit widths, and a plurality of bits are provided.
  • An input / output unit 18 that sends and receives commands according to a control bus EB consisting of a transmission line having a wide width, receives commands from the input / output unit 18 and analyzes and determines a plurality of chip-to-chip connection information.
  • a judgment circuit (judgment means) that outputs the judgment result is connected to one master chip 1 and a plurality of slave chips 2a to 2c.
  • Command bus CB command bus selection circuit 144 arranged at the intersection of CB a to CB c, and a data bus DB connecting the master chip 1 and a plurality of slave chips 2 a to 2 c.
  • a data bus selection circuit 152 arranged at the intersection of DBa to DBc.
  • the selection circuits 14 2 and 15 2 receive the judgment result from the judgment circuit 13 2, switch and select the connection of the command bus or the data bus based on the judgment result, and Connect between chip 1 and multiple slave chips 2 and between slave chips 2.
  • the bus selecting device 3b further includes an input / output unit (control command input means) 4 for transmitting / receiving a command (control command) for controlling the slave chip to / from the master chip 1 via the command bus CB.
  • An input / output unit 18 that transmits and receives commands including connection information between a plurality of chips 1 and 2a to 2c (hereinafter referred to as connection commands) with the master chip 1 via the control bus EB.
  • An input / output unit for outputting a control command sent from the master chip 1 through the selection circuit 142 to a plurality of slave chips 2a to 2c (control command output means) 6, 8, 10
  • An input / output unit (data input means and data output means) for transmitting and receiving data from the plurality of slave chips 2a to 2c to and from the selection circuit 152 via the data buses DBa to DBc; 1 1 and multiple switches via selection circuit 15 2
  • An input / output unit (data output means) 5 for outputting data sent from the slave chips 2 a to 2 c to the master chip 1 via the data bus DB.
  • each of the selection circuits 14 2 and 15 2 has an intersection of command buses CB and CB a to CB c for connecting one master chip 1 and a plurality of slave chips 2 a to 2 c. , And data buses DB, provided at the intersections of DBa to DBc.
  • the arrangement of the selection circuit is not limited to the present embodiment.
  • the selection circuit can be arranged at each intersection of the command bus and the data bus in addition to the intersection of the command bus and the intersection of the data bus. It is. With such a configuration, as described in the second embodiment, command / data can be shared between a plurality of chips.
  • the configurations of the determination circuit 13 and the selection circuits 142 and 152 in FIG. 14 are the same as the configurations of the determination circuit 13 and the selection circuits 14 and 15 shown in the second embodiment.
  • FIG. 15 is a schematic diagram of a command packet including a plurality of inter-chip connection information used in the present embodiment.
  • the control bus EB for transmitting commands including a plurality of inter-chip connection information has a bus width of 6 bits.
  • the bus width of the command buses CB and CBa to CBc and the data buses DB and DBa to DBc is n bits (n is an arbitrary value).
  • the configuration of the command packet will be described.
  • the combination of the first and second bits (A, B) of this command is determined by the determination unit 132, and the determination unit 132 generates a control command, and the latch circuits 133 a, 1
  • the selection circuit 142 or the selection circuit 152 is selected as the transmission destination of the judgment signal output from the judgment circuit 13.
  • the third and fourth bits (C, D) and the fifth and sixth bits (E, F) of the command are analyzed and determined by the determination unit 132, and are selected by the selection circuit 142 and the selection circuit.
  • a selection signal is generated to select at least one of 152. Note that the combination of the values of the first to sixth bits and their contents are the same as in FIG. 13 of the second embodiment, and a description thereof will be omitted. Also, the bit allocation and combination of these commands or the bus width can be changed as necessary.
  • the operation of the semiconductor integrated circuit system 111 will be described in detail.
  • FIG. 17 shows an example of the operation of the semiconductor integrated circuit system 111 shown in FIG. 14 as a plurality of slave chips (DRAMs) 2a, 2b, 2 from a master chip (CPU) 1 via a command bus CB. command to each slave chip 2a, 2b, and 2c, and executes the executed data via the bus DC. 98
  • the timing of the read operation of outputting to chip 1 is schematically shown. Also, a command including a plurality of inter-chip connection information is transmitted from the master chip 1 to the bus selection device 3b via the control bus EB.
  • CLK 1 is the clock
  • Command bus CB, Data bus DB, and Control bus EB are the signal states on the command bus CB, Data bus DB, and Control bus EB, respectively
  • SWa to SWf are 11 shows the connection states of the selection switches in FIG.
  • the bus connection status is switched, and commands and data can be transmitted to and from a plurality of slave chips.
  • a command or data is to be transmitted, a command including connection information can be transmitted arbitrarily to freely transmit commands and data to and from a plurality of slave chips 2a to 2c. Can be controlled.
  • FIG. 19 shows an example of the operation of the semiconductor integrated circuit system 111 shown in FIG. 14, while data is output from the slave chip 2a to the master chip 1 via the data bus DC.
  • This diagram schematically shows the timing of an operation in which a command is transmitted from a master chip (CPU) 1 to a plurality of slave chips (DRAMs) 2a, 2b, and 2c via a command bus CB. Also, a command including a plurality of inter-chip connection information is transmitted from the master chip 1 to the bus selection device 3b via the control bus EB.
  • the command buses CB and CBa between the master chip 1 and the slave chip 2a are already selected signals from the judgment circuit 132. Are connected by In this state, there are commands C1 to C4 transmitted from the master chip 1 to the slave chip 2a on the command bus CB, and the commands C1 to C4 are Sent to 2a.
  • a command Ia1 for turning off the switch SWa in FIG. 11A is output from the master chip 1 via the control bus EB.
  • a command Id1 is output from the master chip 1 via the control bus EB to connect the data bus DBa and the data bus DB. .
  • the data output from slave chip 2a Data D1 to D14 are transmitted to master chip 1 via data bus DB.
  • the state of the selection switch SWd in FIG. 11B is held by the latch circuit 133b.
  • the command Ibl for turning on the switch SWb is output from the master chip 1 to the control bus EB, and the connection between the command bus CB and the command bus CBb is established. You.
  • the command Ic2 is transferred from the master chip 1 to the control bus to establish the connection of the command bus CB, CBc to the slave chip 2c. Output via EB. Then, after timing T12, commands C7 to C15 are transmitted to the slave chip 2c.
  • the selection circuits 142 and 152 in FIG. 14 are modified so that the switches SW1 to SW14 are connected to the command bus CB and the data path as shown in FIG. If the switch is installed on the DB and each switch SW1 to SW14 is controlled by the selection signal from the decision circuit 1332, not only the connection between the master chip 1 and the slave chip 2 but also the slave chip Connection between two becomes possible.
  • the slave chips 2a, 2b, and 2c in FIG. 14 are chips having an arithmetic function
  • the command buses CB and CBc between the master chip 1 and the slave chip 2c are first connected.
  • the command to connect command bus CB and CBa from master type 1 is determined via control port bus EB.
  • a command is transmitted from the master chip 1 to the slave chip 2c via the command buses CB and CBc, and the command is executed.
  • a command for connecting the data bus DBc to the command bus CBb is issued to the master chip 1c. And outputs it to the judgment circuit 132.
  • This command is analyzed and judged by the judgment circuit 132, and the switch SW7 and SW8 shown in Fig. 18 are switched by the selection signal output from the judgment circuit 1332.
  • the connection is established between the data buses DB c and CB b of the slave chips 2 c and 2 b by turning on, the data from the slave chip 2 c can be transmitted to the slave chip 2 b.
  • the slave chip 2b receives the data as a command, and can perform another processing. By switching such a bus connection, commands and data can be shared among a plurality of chips, which is effective for executing a program that requires a plurality of processes.
  • FIG. 20 shows a fourth embodiment of the present invention.
  • FIG. 1 shows a semiconductor integrated circuit system including one master chip 1, seven slave chips 2a to 2g, and a bus selection device 3c.
  • the bus selecting device 3c is provided separately and independently from the master chip 1, and the seven slave chips 2a to 2g and the master chip 1 And are arranged at substantially equal distances from each other. Therefore, the buses B a to B g connecting the slave chips 2 a to 2 g and the bus selection device 3 c, respectively, and the bus B connecting the master chip 1 and the bus selection device 3 c are mutually connected. It is almost the same length and shorter.
  • the command between the eight chips 1 and 2a to 2g and the transmission and reception of the data are performed at high speed.
  • the bus selection device since the bus selection device is provided independently of the master chip, the number of pins per master chip can be reduced.
  • the location of the bus selector can be freely determined, and the bus selector can be located at substantially the same distance from a plurality of slave chips, so that the master chip can be connected to each of the slave chips.
  • the bus lengths can be made substantially equal to each other and short, so that high-speed data transmission between a plurality of chips can be performed while storing large-capacity data in a plurality of slave chips.

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Description

明糸田書 バス選択装置及びこれを備えた半導体集積回路
[技術分野]
本発明は、 複数のチップ間のバスを切換えて選択するバス選択装置、 及びこの バス選択装置を含む半導体集積回路システムに関する。
[背景技術]
近年、 情報化社会が急速に成長するに従い、 情報量を大量にしかも高速に処理 する半導体回路システムが必要とされている。 こう した大容量の情報を処理する には、 多くの記憶素子 （メモリ） が必要であり、 また損失の少ない高速なデータ 伝送が必要となる。
以上の観点から、 例えば、 D R A Mに代表される半導体メモリを複数連続して 接続することが従来より行われるが、 これ等メモリを制御するメモリコントロー ラとこれから離れたメモリまでのバス長が増加して、 信号の伝達遅延が増大し、 この遅延が高速データ転送において問題となる。 また、 半導体メモリの大容量化 を目指して複数のメモリを配置し且つ制御しょうとすると、 メモリコン トローラ から各メモリへのバス長にばらつきが生じて、 各バスを経た信号伝達に差が生じ、 従って、 メモリコン トローラとメモリとの間のクロヅクスキューが補償できなく なる。 特に、 高速クロック動作では、 システムの安定した高速動作が保証できな くなる場合も生じる。
そこで、 従来、 メモリコン トローラとメモリとの間のバス長を短くすることで 信号の伝達遅延を減少させて、 クロックスキューを保証し、 高速なデータ転送を 行う半導体集積回路システムが提案されている。 例えば、 米国特許 U . S . Patent 5 , 408 , 129に示される R ambus社の半導体集積回路システムでは、 図 1 7 ( a ) 及 び （b ) に示すようにメモリコン トローラからメモリまでの距離を短く して高速 安定動作を図ると共に、 多数のメモリを接続する場合には、 マスタ一チップに備 えるメモリコントローラに複数のチャネルを設置して、 多数のメモリを制御する 構成を提案している。 一解決課題一
しかしながら、 上述のような従来の半導体集積回路システムでは、 複数のメモ リをシリアルに接続するため、 メモリの個数を增加させると、 メモリコント口一 ラ部から最終のメモりまでのバス長が長くなり、 その結果、 メモリコン トローラ 部に最も近接するメモリ と最も離れたメモリ間に信号の遅延が生じる。 この遅延 は、 高周波数のクロック信号で信号を送受する場合には、 システムの安定した高 速動作が良好に保証できなくする。 また、 メモリコン トローラ部に複数のチヤネ ルを設置すると、 メモリコン トローラ部のピン数が増加してしまい、 そのパヅケ —ジサイズを増大させ、 生産コス トの面で問題が生じる。
[発明の開示]
本発明の目的は、 半導体集積回路システムにおいて、 メモリコン トローラ部等 のピン数の増加なしに、 備える複数の半導体メモリ等の各バス長間のバラツキを 小さく して、 複数の半導体メモリ等を高速に且つ効率良く制御することにある。 以上の目的を達成するため、 本発明では、 複数の半導体メモリ等とは別途に、 これ等複数の半導体メモリ等へのバスを切換え選択するバス選択装置を配置し、 このバス選択装置を用いて、 複数の半導体メモリ等のチップ間で信号の送受を行 。
即ち、 本発明の半導体集積回路システムは、 複数のチップを含み、 前記複数の チップ間で信号の送受を行う半導体集積回路システムであって、 前記複数のチッ プと各々バスで接続されたバス選択装置を備え、 前記バス選択装置は、 前記複数 のチップ間の接続情報を入力し、 この接続情報に応じて前記複数のバス間の接続 を選択することを特徴とする。
また、 本発明の半導体集積回路システムは、 少なく とも 1個のマスタ一チップ と、 複数のスレーブチップを含む半導体集積回路システムであって、 前記複数の チップと各々バスで接続され、 前記複数のバス間の接続を選択するバス選択装置 を備え、 前記バス選択装置は、 前記複数のスレーブチップに対して各々実質的に 等距離の位置に配置されることを特徴とする。 従って、 本発明では、 バス選択装置はマスターチップとは別個独立して配置さ れるので、 マスタ一チップのピン数が削減される。 更に、 バス選択装置の配置位 置は自由に決定できるので、 このバス選択装置を複数のスレーブチップから実質 的に等距離の位置に配置できる。 従って、 マスターチップから各スレーブチップ への各バス長を相互にほぼ等長に且つ短くでき、 その結果、 複数のスレーブチヅ ブに大容量のデータを格納しながら、 複数チップ間のデータ伝送を高速に行うこ とができる。 本発明は、 前記半導体集積回路システムにおいて、 前記バス選択装置は、 前記 複数のバス間の接続を切換える切換手段と、 前記入力した複数のチップ間の接続 情報を判定し、 この判定結果に応じた切換信号を前記切換手段に出力する判定手 段とを備えることが好ましい。
更に、 前記バス選択装置は、 信号送受のタイ ミング調整用として、 前記各チッ プへ送る又は受ける信号を保持するラッチ手段を備えることが好ましい。
加えて、 本発明は、 前記半導体集積回路システムにおいて、 前記複数のチップ は、 少なく とも 1個のマスタ一チップと、 複数個のスレーブチップを含むことが 望ましい。 加えて、 本発明は、 前記マスタ一チップは、 前記バス選択装置に前記複数のチ ップ間の接続情報を出力し、 前記マスタ一チップと前記バス選択装置とは 1本の バスで接続され、 このバスには、 前記複数のチップ間の接続情報が送られるとし ても良い。
更に加えて、 本発明は、 前記半導体集積回路システムにおいて、 前記マスター チップは、 前記バス選択装置に前記複数のチップ間の接続情報を出力し、 前記マ ス夕—チップと前記バス選択装置とは 2本以上のバスで接続され、 前記バスの何 れかには、 前記複数のチップ間の接続情報が送られるとしても良い。
また、 本発明は、 前記 2本以上のバスにはコマン ドバスを含み、 前記コマン ド バスは、 前記複数のチ、ソプ間の接続情報が送られる接続情報バスとして兼用され るとしても良い。
更に、 本発明は、 前記半導体集積回路システムにおいて、 前記複数のチップ間 の接続情報が送られるバスは、 専用の接続情報バスであるとしても良い。
加えて、 本発明は、 前記半導体集積回路システムにおいて、 前記複数のチップ 間の接続情報はバケツ 卜で構成されるとしても良い。
更に加えて、 本発明は、 前記バス選択装置は、 前記マスターチップ及び複数の スレーブチップに対して各々実質的に等距離の位置に配置されることが望ましい < また、 本発明は、 前記半導体集積回路システムにおいて、 前記スレーブチップ はメモリであるとしても良い。
また、 本発明のバス選択装置は、 複数のチップに各々バスで接続され、 この複 数のバス間の接続を選択するバス選択装置であって、 前記複数のバス間の接続を 切換える切換手段と、 前記複数のチップ間接続の情報を入力し、 判定して、 この 判定結果に応じた切換信号を前記切換手段に出力する判定手段とを備えたことを 特徴とする。
更に、 本発明は、 前記バス選択装置において、 前記複数のチップの何れかから 他のチップに対する制御信号を入力する制御信号入力手段と、 前記切換手段の切 換えにより選択されたバスを通じて、 前記複数のチップのうち少なく とも 1個に 前記制御信号を出力する制御信号出力手段とを備えることが好ましい。
加えて、 本発明は、 前記複数のチップの何れかからデータを入力するデータ入 力手段と、 前記切換手段の切換えにより選択されたバスを通じて、 前記複数のチ ップのうち少なく とも 1個に前記データを出力するデータ出力手段とを備えるこ とが望ましい。
更に加えて、 本発明は、 前記バス選択装置において、 前記複数のバスに各々接 続される内部バスを備え、 前記複数の内部バスには、 各々、 ラッチ手段が配置さ れることが好ましい。
[図面の簡単な説明]
図 1は本発明の第 1の実施形態の半導体集積回路システムを示すプロック図で ある。
図 2は同実施形態の半導体集積回路システムに備える判定回路の構成を示す図 である。
図 3 ( a )、 （b )、 （c )は各々同実施形態の半導体集積回路システムに備える選択回 路及びラツチ回路の構成並びにコマン ド入力に対する判定結果を示す図である。 図 4は同実施形態の半導体集積回路システムにおけるコマン ド入力とデータ出 力とのタイ ミング例を示す図である。
図 5は同半導体集積回路システムで用いるコマン ドバケツ トの構成を示す図で ある。
図 6は同半導体集積回路システムにおけるコマン ド入力、 スィ ツチ動作及びデ 一夕出力のタイ ミング例を示す図である。
図 7は同タイ ミングの他の例を示す図である。
図 8は本発明の第 2の実施形態の半導体集積回路システムの全体構成を示すブ ロック図である。
図 9は同実施形態の半導体集積回路システムに備える選択回路の構成を示す図 である。
図 1 0は同半導体集積回路システムに備える判定回路の構成を示す図である。 図 1 1 ( a ) 及び （b ) は同半導体集積回路システムに備えるコマン ドバス選 択回路及びデータバス選択回路の構成を各々示す図である。
図 1 2は同半導体集積回路システムで使用するコマン ドバケツ 卜の構成を示す 図である。
図 1 3は同コマン ドバケツ トのコマン ド入力に対する判定結果を示す図である 図 1 4は本発明の第 3の実施形態の半導体集積回路システムの全体構成を示す ブロック図である。
図 1 5は同実施形態の半導体集積回路システムで使用するコマン ドバケツ 卜の 構成を示す図である。
図 1 6は本発明の第 2の実施形態の半導体集積回路システムにおけるコマン ド 入力、 スィ ツチ動作及びデータ出力の各タイ ミングを示す図である。
図 1 7は本発明の第 3の実施形態の半導体集積回路システムにおけるコマンド 入力、 スィ ツチ動作及びデータ出力の各タイ ミングを示す図である。
図 1 8は本発明の半導体集積回路システムに備える選択回路の変形例を示す図 である。
図 1 9は本発明の第 3の実施形態の半導体集積回路システムにおけるコマンド 入力、 スィ ツチ動作及びデータ出力の他のタイ ミングを示す図である。
図 2 0は本発明の第 4の実施形態の半導体集積回路システムの全体構成を示す ブロック図である。 P 9/ 1198
7
図 2 1 (a) 及び （b) は従来の半導体集積回路システムの全体概略構成を示 す図である。
[発明を実施するための最良の形態]
(第 1の実施形態）
図 1は、 第 1の実施形態の半導体集積回路システム 110を示す。 本実施の形態で は、 半導体集積回路システム U0が、 マスタ一チップ 1 として C PU、 複数のスレ —ブチップとして第 1、 第 2及び第 3の D R AM 2 a、 2 b及び 2 cを含む場合 を説明する。
同図において、 3はバス選択装置である。 このバス選択装置 3は、 マスターチ ヅプ 1及び複数のスレーブチップ 2 a〜 2 cと各々バス （伝送線路） B、 Ba〜Bc によって接続される。 前記マスタ一チップ 1は、 前記各スレーブチップ 2 a〜 2 cとデータの送受を行うためのメモリコン トローラ l aを内部に備える。 このメ モリコン トローラ 1 aは、 各スレーブチヅブ 2 a〜 2 cを制御するコマン ドをパ ケッ ト方式で出力する。 前記マスタ一チップ 1 とバス選択装置 3 とは、 コマン ド 及びデ一夕を伝送する複数のビッ ト幅 （例えば 8 ビッ ト幅） を有する 1本のバス (伝送線路） Bによって接続される。 複数のスレーブチップ 2a〜 2 cとバス選択 装置 3とも、 コマン ド及びデータを伝送するバス Ba〜 Beによって接続される。 バス選択装置 3を、 マスターチヅプ 1 と共に 1チップに構成するか又は単独に 1 チップで構成するかは適宜選択すればよい。
バス選択装置 3は、 4個の入出力部 6、 6a〜 6cと、 判定回路 （判定手段） Ί と、 選択回路 （切換手段） 8 と、 ラッチ回路 （ラッチ手段） 9 a〜 9 cと、 クロッ ク位相調整回路 （D L L) 1 0とを備える。 前記入出力部 6、 6a〜 6cは、 各々、 バス B、 B a〜； B cを経てマスタ一及びスレーブチップ 1、 2 a〜 2 cとコマン ドゃデータの送受を行う。 判定回路 7は、 前記マスターチップ 1から入出力部 6 を経てコマンドを受け、 このコマン ドが前記複数のスレーブチップ 2a〜 2cのう ち何れを指定しているかの ID情報を判定し、 その判定結果を出力する。 前記選択 回路 8は、 前記判定回路 7の判定結果を受け、 この判定結果に基づいてマスタ一 チップ 1と複数のスレーブチップ 2 a〜 2 cとの間のバスの接続を切換える。 ラ ツチ回路 9 a〜 9 cは、 バス選択装置 3の内部バス I B、 I B a〜 I B cに各々配 置され、 マスタ一チップ 1から送られてきたコマン ドゃ複数のスレーブチヅブ 2 a〜 2cから読み出されたデータをラッチする。 クロック位相調整回路 1 ◦はクロ ヅク CLK2を生成する。
前記選択回路 8は、 前記 4個の入出力部 6、 6a〜 6c同志を接続する内部バス I B、 I B a〜 I B cの交点、 即ち、 マスタ一チヅブ 1 と複数のスレーブチップ 2 a〜 2 cとを結ぶバス B、 Ba〜： Beの交点に位置し、 マスタ一チップ 1から複数 のスレーブチップ 2 a〜 2 cまでの各々の伝送線路長が短くなるように設置される。 本選択回路 8は、 バス Sを通じて判定回路 7からの信号を受け、 判定回路 7から の信号に基づいて 1つのバスを選択するデコード機能と、 そのバスの選択を次の バスが選択されるまで保持するラッチ機能を有する。 図 3 (a)に選択回路 8の概略 図を示す。 選択回路 8は、 内部に、 各スレーブチップ 2a〜 2cに対応して選択ス イ ッチ SWa、 SWb、 SWcを有する。 選択回路 8は、 判定回路 7から出力された選択信 号 Sa、 Sb、 Scを受け、 マスターチップ 1 と選択されたスレーブチップとのバスを 結ぶ選択スィ ヅチ SWa、 SWb又は SWcを活性化して、 マスタ一チップ 1と選択された スレーブチップとの間でコマン ド及びデータの送受信を行う。 尚、 選択信号 Sa〜 Scの内容を変化させれば、 1又は複数の選択スィ ツチを活性化することができ、 一度に複数のスレーブチップへ同時にコマン ドを送信することも可能である。 前記判定回路 7は、 図 2に示す内部構成を持つ。 図 7において、 判定回路 7は、 バス Bよりコマン ドを受ける入力部 7 aと、 入力部 7aで受けたコマン ドを解析す る判定部 7 bと、 判定部 7 bからの判定結果を次の判定結果が入力されるまで保持 するラッチ回路 7cと、 ラツチ回路 7 cからの判定結果を出力する出力部 7 dとを有 する。 判定回路 7の動作の概略を示すと次の通りである。 即ち、 判定部 7 bは、 入 力部 7 aで受けたパケッ ト方式のコマン ドの上位 2ビッ 卜から、 選択スィ ツチ SWa、 SWb、 SWcを各々活性化させる選択信号 Sa、 Sb、 Scを生成する。 例えば図 3 ( c )に示 すように、 上位 2ビッ トの信号が" 0 1 "ならばスレーブチップ 2 aに対応する選択 スィ ッチ SWaへの選択信号 Saを、 " 1 0 "ならばスレーブチップ 2 bに対応する選択 スィ ッチ SWbへの選択信号 Sbを、 " 1 1 "ならばスレーブチップ 2 cに対応する選択 スィ ツチ SWcへの選択信号 S cを各々活性化させるように、 前記コマン ドの上位 2 ビッ トをデコードする。 判定部 7 bで生成された選択信号 Sa、 Sb、 Scは、 ラッチ回 路 7 cによって次の選択信号が生成されるまで、 その状態を保持される。 そして、 出力部 7 dはラッチ回路 7 cから選択信号 Sa、 Sb、 Scを受け、 選択回路 8へ出力す る。 尚、 この判定回路 7は図 1のように独立に設置することも、 また、 選択回路 8内に設置することも可能である。 また、 判定部 7 bで生成された選択信号 Sa、 S b、 Scは、 図 2に示したように複数ビッ トの伝送線路を用いて伝送しても良いし、 信号をシリアル/パラレル変換することにより、 伝送線路本数を減らして送信す ることも可能である。
前記複数のラツチ回路 9 a〜 9 cは、 選択回路 8 と複数の入出力部 6 a〜 6じとの 間に配置した内部バス B I a〜B I cの各々に配置されると共に、 双方向ラツチ 回路の構成であって、 マスタ一チップ 1からのコマン ドを選択回路 8を経て受け てスレーブチヅブ 2 a〜 2 cに出力する一方、 スレーブチップ 2 a〜 2 cから各 々出力されたデータを受けて選択回路 8に出力する。 これ等ラッチ回路 9 a〜 9 c は各々内部に遅延回路 （図示せず） を備え、 これ等遅延回路は各々前記判定回路 7からバス Sに出力された選択信号 Sa〜Scを所定時間遅延する。 更に、 前記各ラ ツチ回路 9 a〜 9 cは、 図 3 ( b )に示すように例えばクロック ドィンバ一夕で構成さ れ （単方向のラッチ回路のみ図示している） と共に、 クロック位相調整回路 1 0 からのクロック CLK2を受け、 このクロック CLK2と前記遅延した選択信号とに基づ いて、 入力されたコマン ド又はデ一タを一時保持して出力する。 前記クロック位相調整回路 1 0は、 仮にコマン ドゃデータの出力タイ ミングに ばらつきが生じてしまった際に、 それ等の出力タイ ミングを調整する。 クロック 位相調整回路 1 0は、 クロック線 5 aからのクロック CLKiを受けると共に、 クロヅ ク線 5 bを介して回路内部に出力されるクロック CLK2がフイードバックされ、 その ク口ック CLK2の状態を判断し、 その変化に基づいてクロック CLK1の位相を調整す ることにより、 この位相調整されたクロヅク CLK1をク口ヅク CLK2として出力する。 このクロック CLK2によって複数のラツチ回路 9 a〜 9 cの動作タイ ミ ングを決定し、 マスタ一チップ 1からのコマン ドを複数のスレーブチップ 2 a〜 2 cへ出力する夕 ィ ミ ングを調整する。
ラッチ回路 9 a〜 9 cは、 クロック位相調整回路 1 0から出力されたクロヅク CL K2と判定回路 7からの選択信号とによって制御され、 判定回路 7からの選択信号 が Hレベルであれば、 その期間、 選択回路 8又は複数のスレーブチップ 2から送 られてく る信号を取り込む。 このような方法を採れば、 選択回路 8の活性化と信 号伝送のタイ ミング調整との双方を行い得て、 複数のスレーブチップ 2 との間の 信号の制御を行うことができる。 複数のラッチ回路 9a〜 9 cの出力は、 入出力部 6a〜 6cに各々送られ、 又は選択回路 8に送られる。 前記複数のラッチ回路 9a〜 9 cは、 双方向への信号の送受信を行うことが可能であるが、 これらの構成は、 一 つの回路で双方向ラッチ機能を有しても、 単方向ラツチ回路を各々逆方向に組み 合わせて双方向ラッチ機能を有しても良い。
尚、 複数のスレーブチップである第 1、 第 2及び第 3の D RAM 2 a〜 2 cは、 D D R D RAMや S L D RAM等のようにメモリ内部にクロック位相調整機能や クロック線をそのまま折り返してデ一タクロックとして用いるような機能を持つ ことも可能である。 これ等の機能を持てば、 D RAMからデータを出力する際に、 ク口ヅク CLK1とのタイ ミングを調整せずに出力することができる。
尚、 マス夕一チップ 1から出力される信号 （制御コマン ド） は、 判定回路 7に 送信されると共に、 選択回路 8にも送信されるので、 この制御コマン ドは、 この 制御コマン ドを送る前に選択されていたバスを介して既に選択されているスレ一 ブチップにも送られることになる。 そこで、 各スレーブチップ 2 a〜 2 cには、 各々、 第 1 ビッ トが" 0 "のコマンドが送られてきた際には、 これをコマンドとし て認知しない判定回路 1 9 a〜 1 9 cが備えられる。 前記判定回路 1 9 a〜 1 9 cは、 コマン ドの先頭ビヅ ト力 1 "である場合には、 そのコマン ドはスレーブチ ップに対するコマンドであると認知する。 図 5はマスタ一チップ 1から出力されるコマン ドバケツ トの構成例を示す。 同 図において、 コマン ドパケッ トは 8 ビッ トから成り、 コマン ド C I XXでは、 第 1 ビッ 卜が送信先判定情報であり、 第 2及び第 3ビッ トが複数のスレーブチヅブ 2 a〜 2 cの ID情報である。 第 4ないし第 8 ビッ トは値は存在するが情報としては意 味がない。 前記送信先判定情報は、 判定回路 7又は選択回路 8の何れに送信すベ き信号かの判定情報であり、 判定回路 7への送信時に" 0 " 、 選択回路 8への送 信時に" 1 "となる。 また、 前記 ID情報は、 3個のスレーブチップ 2 a〜 2 cのうち 何れを選択するかの情報であり、 第 2及び第 3ビッ ト A、 Bの両値の組合せによ り、 図 3 ( c )に示すような情報となる。 またコマンド C xxでは、 第 1 ビッ トが送信 先判定情報であり、 第 2 ビッ トがデータの読み出し又は書き込みの何れを行うか の情報であり、 第 3ないし第 8 ビッ トは読み出し又は書き込むデータのァドレス 情報である。
尚、 ID情報を有するコマン ドの上位ビッ トのビッ ト数は、 スレーブチップの数 やバスの接続方法等に合わせて 3 ビッ ト以上の任意の値を採ることも可能である。 そうすれば、 複数のスレーブチップの選択が可能となり、 より多数のスレーブチ ップ （DRAM) を制御することができる。 また、 本実施形態では、 複数のスレーブ チヅプの中から一つのスレーブチヅプを選択しているが、 この ID情報を含むコマ ン ドの上位ビッ ト数を増やせば、 同時に複数のスレーブチヅブに複数のコマン ド を送ることが可能となる。 次に、 半導体集積回路システム 110の動作を詳しく説明する。
図 4は、 図 1に示した半導体集積回路システム 110の動作の一例としてのデ一夕 の読み出し動作のタイ ミングを模式的に示す。 例えば、 マスタ一チップ （CPU) 1 からコマン ドを送信し、 選択されたスレーブチップ （DRAM) 2 aからデータを読み 出す場合である。 ここでは、 コマン ドやデータの伝達を行うバスが 8ビッ ト存在 する場合を想定する。 この場合、 マスタ一チヅプ 1から送信されるコマンドは、 複数のチップ 1、 2 a〜 2 c間の接続情報として、 複数のスレ一ブチップ 2 a〜 2 cへのバスの中から 1つのバスを選択する選択情報 （スレーブチップの ID情報を含 むコマン ド C I xx) を含むと共に、 スレーブチップ 2 aの読み出しアドレス （スレ ーブチップの ID情報を含まないコマン ド C xx) を含み、 図 4に示されるように、 クロック CLK1に同期 （クロヅクの立上り及び立下りに同期） してバケツ 卜方式で 送られる。 図 4においてバス； Bは、 バス B上における信号の伝播の状態を示して いる。 バス B上を伝播する信号は、 先ず始めにコマン ド C I XXがマスタ一チップ 1 より出力される。 その後、 目的のスレーブチップ 2 aへコマン ド （読み出し命 令） が送られ、 スレーブチヅプ 2 aでコマン ドが実行される。 その後、 所定の処理 時間が経過すると、 スレーブチップ 2 aからデータ D xxが出力されて、 マスタ一チ ッブ 1へ送られる。
尚、 このコマン ドの送信は、 図 4 ( a) のように ID情報を含むコマン ド信号 C I XXと、 読み出しアドレス等のコマン ド C xxとを連続的に送信してもよいし、 図 4 (b) に示すように、 最初に ID情報を含むコマンド C I xxを送信し、 その後、 読み 出しアドレス等のコマン ド C xxを送信してもよい。 次に、 複数のスレーブチヅプ 2 a〜 2 cのうちの一つ又は複数のスレーブチヅプ がマスターチップ 1からコマン ドを受け、 そのコマン ドを実行し、 コマンドの実 行 （読み出し処理等） によって得られるデータをマスタ一チップ 1や他の複数の スレーブチップ 2へ出力する動作を示す。
1 ) 一つのスレーブチップ 2 aからマスターチッブ 1へデータを出力する場合 マスタ一チップ 1からスレーブチップ 2 aへ送られたコマン ドの実行後、 スレ一 プチップ 2 aから出力されたデータは入出力部 6 aに出力され、 ラツチ回路 9 aへ送 られる。 ラッチ回路 9 aで受けたデータはクロック CLK2と選択信号 Saによって制御 され、 選択回路 8へ出力される。 ラッチ回路 9 aでは、 上述したように、 選択信号 Sa ( Hレベル） の入力に応じてデータを取り込むので、 スイ ッチ SWaの活性化と、 データ転送のタイ ミング調整とが行われる。 スィ ッチ SWaの活性化には、 スイ ッチ SWaの ID情報を含むコマン ドバケツ トをマスタ一チヅプ 1から出力し、 判定回路 7 で受け、 そのコマン ドパケッ トを解析することにより、 スイ ッチ SWaの選択信号 S aが選択回路 8へ出力される。 また、 この選択信号 Saは同時にラッチ回路 9 aへも 出力される。 スレーブチップで読み出されたデータは、 選択回路 8から入出力部 6へ送られ、 この入出力部 6からマスタ一チップ 1へ送られる。
2 ) 複数のスレ一ブチップ 2 a〜 2 cからマスターチップ 1へデータを出力する 場合
動作の一例として、 図 6に示すように、 マスターチヅプ 1から複数のスレーブ チップ 2 a、 2 b、 2 cに順次コマンドを送る場合を説明する。 図 6中のバス Bは、 バス Bを伝播する信号の状態を示している。
マスタ一チップ 1から出力されるコマンドとしては、 先ずタイ ミング T1におい て、 スレーブチップ 2 aの ID情報を含むコマン ド Clalを送り、 スレーブチップ 2 a との伝送線路を確立する。 その後、 タイ ミング T3でスレーブチップ 2 aへコマンド (例えば読み出し命令） Calを送る。 そして、 次のタイ ミング T4において、 スレ一 ブチップ 2 bの ID情報を含むコマン ド CIMを送ることにより、 スレーブチップ 2 aとの伝送線路を切断し、 スレーブチップ 2 bとの伝送線路を確立する。 続いて、 T6のタイ ミングでスレーブチッブ 2 bへコマン ド Cblを送信する。 夕イ ミング T7〜 Τ9においても同様の動作を行う。 タイ ミング Τ4〜Τ9の動作が行われている間に、 同図ではタイ ミング T5で、 前記スレーブチップ 2 aに送信したコマン ド Calを実行 して得られたデ一夕 Dalが出力されてラツチ回路 9 aに入力され、 ラツチ制御信号 C9aによってラツチ回路 9 aに一時的に保持される。
次に、 T10のタイ ミングでマスタ一チップ 1からスレーブチヅプ 2 aの ID情報を 含むコマン ド C Ia2を送り、 スレーブチップ 2 aとの伝送線路を確立する。 この時、 同時に判定回路 7からラツチ回路 9 aへも選択信号 Saが送られ、 ラツチ回路 9 a で保持されていたデータ Dalはタイ ミング T11で選択回路 8へ出力される。 その後、 データ Dalは選択回路 8、 バス Bを介してマスタ一チヅプ 1へ出力される。 そして、 スレーブチヅプ 2 aとの伝送線路が確立された状態で、 次のタイ ミング T12におい てマス夕一チップ 1からスレーブチヅプ 2 aへ次のコマン ド Ca2が送られる。 残り のスレーブチップ 2 b、 2 cに対しても図 6のタイ ミングに沿って同様の動作を行 つ
以上の動作により、 マス夕一チップ 1 と複数のスレーブチップ 2 a〜 2 cとのコ マン ド及びデータの送受が可能となり、 複数のスレーブチップ 2 a〜 2 cを制御す ることが可能となる。 また、 このようにコマン ドやデータの送受タイ ミングを調 整することにより、 同一バス上でコマン ドゃデータが同一タイ ミングで混在する ことを防止できる。 図 7は、 マスタ一チップ 1からのコマンドの送信を複数のスレーブチップ 2 a〜 2 cにランダムに行う場合のタイ ミングを示す。 図 7中のバス Bは、 バス Bを伝播 する信号の状態を示している。 図 7の動作では、 マス夕一チップ 1からコマンド をスレーブチップに送る順序は、 スレーブチップ 2 a、 2 c、 2 b、 2 c、 2 a、 2 b、 2 a、 2 cの順序である。
マスタ一チップ 1からスレーブチップ 2 aにコマン ド Calを送るために、 マス夕 一チップ 1は、 先ず、 スレーブチップ 2 aの ID情報を含むコマン ド C lalを T1のタイ ミングで送り、 スィ ッチ SWaを活性化して、 スレーブチップ 2 aとの伝送線路を確 立する。 その後、 コマン ド （読み出し命令） Calをスレーブチヅブ 2 aへ送る。 ス レーブチップ 2 aはコマン ド Calを受け取り、 このコマン ドを実行して、 データ Da 1を出力する。 スィ ッチ SWaは、 このデータ Dalがマスタ一チップ 1に送られるまで その状態を保持する。 そして、 データ Dalがマスタ一チップ 1へ送られた後、 マス 夕一チップから次のスレーブチップ 2 cの ID情報を含む C Iclが出力されて、 スレ一 ブチップ 2 aとの伝送線路が切断されると共に、 スレーブチップ 2 cとの伝送線 路が確立され、 T6のタイ ミングでコマンド （読み出し命令） Cclがスレーブチヅプ 2 cへ送付される。 以下同様の動作を行う。
以上の動作を行うことにより、 複数のスレーブチッブ 2 a〜 2 cとのランダムな 信号の送受が可能となり、 複数のスレーブチップのランダム制御が可能となる。 また、 伝送線路が確立されている間に多くのコマン ドを送付するので、 コマン ド やデータを連繞的に送受できる。 尚、 本実施形態では示さなかったが、 判定回路 7に送るスレーブチップの ID情報 を変化させれば、 マスタ一チップ 1 とスレーブチップとの接続だけでなく、 スレ —ブチップ 2同士の接続が可能となる。 例えば、 スレーブチップ 2 a、 2 b、 2 cが演算機能を有するチップである場合、 スレーブチップ 2 aの ID情報を含むコ マン ドパケッ トを出力し、 マスタ一チップ 1 とスレーブチップ 2 aとの伝送線路 の接続を確立した後、 スレーブチップ 2 aへコマン ドを送る。 その後、 2個のス レーブチップ 2 a、 2 bを接続する ID情報を含むコマン ドパケヅ トをマスタ一チ ヅブ 1 より出力し、 これ等スレーブチップ 2 a、 2 bの伝送線路の接続を確立す る。 マスタ一チップ 1から送られたコマンドはスレーブチップ 2 aで実行され、 その実行により得られたデータを、 前記確立された伝送線路を用いてスレーブチ ヅブ 2 bに転送し、 その実行データをもとにスレーブチップ 2 bにおいて別の処 理を行うことも可能である。
また、 選択回路 8は、 複数ビッ トから成るバスの各ビッ トに対し、 1つずっ備 えることも可能である。 コマン ドパケヅ 卜に含まれるスレーブチップの ID情報を 定義して、 例えばマスタ一チヅプ 1につながるバス Bの第 1 ビッ トはスレーブチ ヅプ 2 aのバス B aの第 1 ビッ トと接続させ、 第 2 ビヅ トはスレーブチップ 2 b のバス B bの第 2 ビッ トと、 スレ一プチップ 2 aのバス B aの第 3 ビッ トはスレ —ブチップ 2 cのバス B cの第 3 ビッ トと接続させれば、 同時にマスタ一チップ 1 とスレーブチップ間、 又は複数のスレーブチップ間で各々信号の送受が可能で ある。
(第 2の実施形態）
図 8は、 本発明の第 2の実施形態の半導体集積回路システム 1 1 0を示す。 前 記第 1 の実施形態では、 各チップ 1、 2 a〜 2 cとバス選択装置 3とを各々所定 ビッ ト幅の 1本のバス B、 B a〜； B cで接続したのに代え、 本実施形態では、 コ マン ドバスとデータバスとの 2本のバスを配置し、 前記コマン ドバスを使用して バス選択装置にバスの切換情報を送信するようにしたものである。
図 8の半導体集積回路システム 1 1 0では、 バス選択装置 3 aは、 その四方が 4個のチップ 1、 2 a〜 2 cで取り囲まれるように配置されていて、 バス選択装 置 3 aからこれ等チップ 1、 2 a〜 2 cまでの各距離は相互に等距離になってい る。 この配置は前記第 1の実施形態の半導体集積回路システムも同様である。 マ スターチップ 1 とバス選択装置 3 aとは、 コマン ド及びデータを各々伝送する複 数のビッ ト幅 （nビッ ト） を有する 2本のバス、 即ち、 コマン ドバス C B及びデ —タバス D Bにより各々接続される。 複数のスレーブチップ 2 a〜 2 cとバス選択 装置 3 aもまた、 各々、 コマン ド及びデータを各々伝送するコマン ドバス C B a 〜 C B c及びデ一夕バス D B a〜D B cによつて接続される。 前記マスタ一チヅ プ 1 とバス選択装置 3 aとを接続するコマン ドバス C Bは、 複数のチヅプ 1、 2 a〜 2 c間の接続を示す接続情報が送られる接続情報バスとして兼用される。 11
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図 8に示されるように、 バス選択装置 3 aの内部には、 複数のビッ ト幅を有す る伝送線路から成るコマンドバス C Bを経てマスターチップ 1 とコマン ドの送受 を行う入出力部 4と、 この入出力部 4からコマン ドを受け、 そのコマンドが複数 のスレーブチップ間の接続を行う接続情報を含むか否かを解析し、 その解析結果 によってそのコマン ドの出力先を選択する出力先選択回路 （出力先選択手段） 1 2 と、 この出力先選択回路 1 2からコマンドを受け、 複数のスレーブチップ 2 a 〜 2 cの接続情報を解析し、 その解析結果 （選択信号） を出力する判定回路 （判 定手段） 1 3と、 マスタ一チップ 1 と複数のスレーブチップ 2 a〜 2 cとを接続 するコマン ドバス C B、 C B a ~ C B cの交点に配置されたコマン ドバス選択回 路 1 4と、 前記マス夕一チヅプ 1 と複数のスレーブチップ 2 a〜 2 cとを接続す るデータバス D B、 D B a〜D B cの交点に配置されたデータバス選択回路 1 5 とを備える。 この両選択回路 1 4、 1 5は、 前記判定回路 1 3からの判定結果を 受けて、 マスタ一チップ 1 と複数のスレーブチップ 2 a〜 2 c間及びスレーブチ ップ 2 a〜 2 c同士のコマン ドバス又はデータバスを切換え、 選択する。
更に、 前記バス選択装置 3 aの内部には、 コマン ド入出力用の入出力部 （制御 信号出力手段及び制御信号入力手段） 6、 8、 1 0と、 データ入出力用の入出力 部 （データ入力手段及びデータ出力手段） 5、 7、 9、 1 1 とを備える。 前記入 出力部 6、 8、 1 0は、 選択回路 1 4を経てマスタ一チップ 1から送られてきた コマンドをコマン ドバス C B a〜C B cを介して複数のスレーブチヅプ 2 a〜 2 c に出力する。 また、 前記入出力部 7、 9、 1 1は、 複数のスレーブチップ 2 a〜 2 cからのデータ又はこれ等チップへのデータを、 データバス D B a〜D B cを介し て選択回路 1 5との間で送受する。 更に、 入出力部 5は、 選択回路 1 5を経て複 数のスレーブチップ 2 a〜 2 cから送られてきたデータをデ一夕バス D Bを介して マスターチップ 1に出力する。
図 8に示す選択回路 1 4、 1 5は、 各々、 同図に示すように、 マスタ一チヅブ 1 と複数のスレーブチップ 2 a〜 2 cとを接続するコマン ドバス C B、 C B a〜C B eの交点、 及びデータバス DB、 D B a〜D B cの交点に備えられる。 これ等 選択回路 1 4、 1 5の配置は種々変更可能である。 例えば、 コマン ドバス CB、 C B a〜 C B cの交点にコマン ドバス選択回路を、 データバス DB、 DB a〜D B cの交点にデータバス選択回路を各々配置すると共に、 コマン ドバス CB、 C B bとデータバス DB a、 D B cとの交点にバス選択回路を、 コマン ドバス CB a、 CB cとデータバス DB、 D B bとの交点にバス選択回路を各々配置しても 良い。 このような構成を採れば、 例えば、 データバス D B aを介してスレーブチ ップ 2 aから出力されたデータを、 別のスレーブチップ 2 bのコマンドバス C B bを介してコマン ドとして入力することができるので、 複数のチップ間において コマン ドやデータの共有が可能となる。 尚、 半導体集積回路システムのマスタ一 チヅプ 1 とスレーブチップ 2との数的構成は、 適宜選択すればよい。
図 8に示す出力先選択回路 1 2は、 図 9に示すように、 図 8の入出力部 4から 出力されたコマン ドを受ける入力部 1 2 1と、 この入力されたコマン ドが複数の スレーブチップ 2 a〜2 cの接続情報を含むか否かを解析する解析部 1 22と、 その解析結果に応じてそのコマン ドを図 8の判定回路 1 3、 又は選択回路 1 4の 何れに出力するかを選択する選択部 1 2 3と、 図 8の判定回路 1 3及び選択回路 1 4の各々にコマン ドを出力する出力部 1 24、 1 2 5を備えている。
図 8に示す判定回路 1 3は、 図 1 ◦に示すように、 図 8の選択回路 1 2から出 力されたコマンドを受ける入力部 1 3 1と、 この入力部 1 3 1で受けたコマン ド を解析し、 複数の選択回路 1 4、 1 5の少く とも一方を選択する選択信号を生成 する判定部 1 32と、 この判定部 1 32からの選択信号の状態を次の選択信号が 入力されるまで保持する 2個のラッチ回路 1 33 a、 1 33 bより成るラッチ部 1 33と、 このラッチ部 1 33のラヅチ回路 1 33 a、 1 33 bからの選択信号 を図 8に示す選択回路 1 4、 1 5に各々出力する出力部 1 34 a、 1 34 bとを 備える。
前記判定部 1 32とラッチ部 1 33とは、 制御線 1 3 5 a、 1 3 5 bによって 接続される。 この制御線 1 3 5 a、 1 3 5 bは、 図 8に示す選択回路 1 4、 1 5 へ出力する選択信号を伝送する伝送線路以外に、 ラッチ回路 1 3 3 a、 1 33 b を制御する制御コマン ドを伝送するための制御線である。 前記ラツチ回路 1 33 a、 1 33 bは、 前記判定部 1 3 2からの制御コマン ドによって制御され、 例え ば、 制御線 1 3 5 aに"◦ " ( Lレベル） 、 制御線 1 3 5 bに" 1" ( Hレベル） の 制御コマン ドが入力されると、 ラッチ回路 1 33 aは判定部 1 3 2から送られて くる選択信号を受け入れずに前の状態を保持し、 ラツチ回路 1 33 bは選択信号 を受け入れて、 選択回路 1 5に対して入力された選択信号を出力する。 この制御 コマンドが両方共に" 1 "の場合には、 選択回路 1 4、 1 5に各々入力された選択 信号を出力する。 この制御コマン ドによって選択信号の出力先の選択やタイ ミン グ調整を行うことが可能である。
図 8に示す選択回路 1 4、 1 5は、 各々、 マスタ一チップ 1及び複数のスレ一 ブチップ 2 a〜2 cからのコマン ドバス CB、 CB a〜CB c及びデータバス D B、 D B a〜D B cの各交点に各々備えられ、 その内部構成は、 各々、 図 1 1 (a) 、 (b) に示すように、 マスタ一チップ 1及び複数のスレーブチップ 2 a 〜 2 c間の接続を行うコマン ドバス CB、 CB a〜CB c及びデ一夕バス D B、 DB a〜DB cに各々バス接続スィ ツチ SWa〜SWf が備えられ、 これ等スィ ツチ S Wa〜SWf を前記判定部 1 32からの選択信号により切り換える構成である。 半導体集積回路システム 1 1 0の動作を説明する前に、 本システムの動作に関 わるコマン ドパケヅ トの構成を先に説明する。
図 1 2は、 本実施形態で使用するコマンドバケツ トの概略図であり、 図 1 3は 図 1 2に示す各コマン ドの入力に対する判定回路 1 3の判定結果を示す。 ここで は、 コマン ドやデータの伝達を行うコマン ドバス C B、 CB a〜CB c及びデ一 夕バス DB、 D B a~D B cのバス幅が 7ビッ ト存在する場合を想定している。 これ等バスのバス幅は適宜変更可能である。 図 1 2に示すコマン ドパケッ トにおいて、 バス選択制御コマン ド C Ixxは、 第 1 ビッ トが送信先が選択回路 1 4か判定回路 1 3かを示す送信先情報であり、 第 2 及び第 3ビッ トが 2個の選択回路 1 4、 1 5の何れを制御するかの情報であり、 第 4及び第 5ビッ トが選択回路 1 4に対する制御情報であり、 第 6及び第 7ビッ 卜が選択回路 1 5に対する制御情報である。 また、 スレーブ制御コマン ド Cxxは、 第 1 ビッ トが前記送信先情報であり、 第 2ビッ トがデータの読み出しか書き込み かの動作情報であり、 第 3ないし第 7 ビッ トが読み出し又は書き込むデータのァ ドレス情報である。 更に、 データ Dxxは、 第 1 ビッ トが前記送信先情報、 第 2 ビッ トがデータの読み出しか書き込みかの動作情報、 第 3ないし第 7 ビッ トが書き込 むデータである。 これ等各ビッ トの値と判定回路 1 3での判定結果を図 1 3に示 す。
図 8に示す出力先選択回路 1 2は、 前記制御コマン ド C Ixx及びデータ Dxxの各 1 ビッ ト目 （A ) を検出して、 このコマン ドが複数のスレーブチップの接続情報を 含む （A = 0 ) か否か （A = l ) を解析し、 前記接続情報を含む場合には判定回 路 1 3を、 含まない場合には選択回路 1 4を各々選択して、 第 2 ビッ ト以降のコ マン ド又はデータをその選択された回路の利用に供する。 この選択において、 初 期設定状態は A = 1 とする。 このため、 A = 0とならない限り、 コマン ドはこの 出力先選択回路 1 2を無視する形で選択回路 1 4へ出力される。 このような初期 設定状態を設ければ、 連続したコマン ドを選択回路 1 4に送りたい場合、 その都 度判定回路 1 3での解析を受けなくてよいので、 円滑なコマン ド転送が可能とな る。 以下、 図 1 2及び図 1 3を参照しながら、 各コマン ドの解析を説明する。 ( 1 ) A = 0の場合
図 8において、 コマン ドは出力先選択回路 1 2から判定回路 1 3へ出力される。 判定回路 1 3では、 このコマン ドの第 2及び第 3 ビッ ト目 （B、 C ) の組み合わ せが判定部 1 3 2で解析、 判定されて、 この判定部 1 3 2力 ラッチ回路 1 3 3 a、 1 3 3 bへの制御コマン ドを生成し且つ制御して、 判定回路 1 3から出力さ れる判定信号を選択回路 1 4及び選択回路 1 5の何れ又は双方に送信するかを制 御する。
コマン ドの第 4及び第 5ビッ ト目 （ D、 E ) 、 並びに第 6及び第 7ビッ ト目 (F、 G) は、 判定回路 1 3の判定部 1 32で解析、 判定され、 選択回路 1 4及 び選択回路 1 5の少く とも一方を切換制御する信号が生成される。
( 2 ) A= lの場合
コマン ドの第 2〜第 7ビヅ ト目までは、 選択されたスレーブチヅブへのコマン ドとなる。 尚、 これ等コマン ドビッ トの振り分けや組み合わせ、 バス幅は必要に 応じて変更できる。 次に、 半導体集積回路システム 1 1 0の動作を詳しく説明する。
図 1 6は、 図 8に示す半導体集積回路システム 1 1 0の動作の一例として、 マ スターチップ （CPU) 1からコマン ドバス C Bを介して複数のスレーブチップ (DRAM) 2a、 2 b、 2 cへコマン ドを送信し、 各々のスレーブチップ 2 a、 2 b、 2 cでコマン ドを実行し、 実行されたデータをデータバス D Bを介してマ スターチップ 1へ出力するという読み出し動作のタイ ミングを模式的に示してい る。
同図中の C L K 1はクロヅクを、 コマン ドバス C B及びデータバス D Bは各々 図 8のコマン ドバス C B及びデータバス D B上の信号の状態、 SWa〜SWf は図 1 1の選択スィッチの接続状態を表している。 ここでは Hレベルをオン、 Lレベル をオフとする。
先ず、 初めに、 タイ ミング T 1において、 コマン ドの送信先を図 8に示す判定 回路 1 3側にするために、 制御コマン ド J Cをマスタ一チップ 1から出力する。 この制御コマン ド J Cは、 例えば全てのビヅ トを" 0"とする。 この制御コマン ド J Cは第 1 ビッ トが" 0"であるので、 図 1 3に示す判定結果より、 コマンドの送 信先を判定回路 1 3側に選択する。 次に、 タイ ミング T 2において、 複数のスレーブチップの接続情報を含むコマ ン ド C I 1をマスタ一チヅブ 1から送信し、 判定回路 1 3において解析、 判定す る。 判定回路 1 3での判定結果は、 コマンドの第 2及び第 3ビッ トの値が共に" 1 "であるので、 選択回路 1 4、 1 5を共に制御し、 次の第 4及び第 5ビッ トの値が "0"、 " 1"であり、 第 6及び第 7ビッ トの値が " 1"、 "◦"であるので、 選択回路 1 4のスィ ヅチ SW aをオン、 選択回路 1 5のスィ ツチ SWeをオンする選択信号を 生成し出力する。 そして、 この出力された選択信号により、 選択回路 1 4のスィ ツチ SWaがオンし、 スレーブチップ 2 aとのコマン ドバス C Bの接続が確立され る。
そして、 タイ ミング T 3〜T 5において、 スレーブチップ 2 aへ目的のコマン ド C a 1〜 C a 3を送信する。 このコマンド C a 1は、 第 1 (最上位） ビッ トが " 1"である。 従って、 このコマン ドは、 コマン ドバス CBから出力先選択回路 1 2をそのまま通過して選択回路 1 4へ出力され、 判定回路 1 3での処理は行われ ない。 これは、 出力先選択回路 1 2では初期設定状態が A= 1となっているため である。 このような動作により、 コマン ド伝送の高効率化を図ることができる。 次に、 別のスレーブチップ 2 cへコマンドを送信する要求がマスタ一チップ 1 から発生すると、 出力先選択回路 1 2の接続状況を変更するために、 タイ ミング T 6において、 再びコマン ド J Cがコマン ドバス C Bを介して出力先選択回路 1 2に送信され、 コマン ドの送信先を判定回路 1 3側に切り換える。 そして、 次の タイ ミング T 7において、 複数チップ間の接続情報を含むコマン ド C I 2を送信 して、 選択回路 1 4のスイ ッチ SWcをオンし、 それまでオンしていたスィ ッチ SW aをオフし、 コマン ドバス C Bの接続状況を切り換える。
そして、 次にタイ ミング T 8〜T 1 0において、 コマン ド C c l〜C c 3をス レーブチップ 2 cへ送信する。 また同時に、 タイ ミング T 7において、 選択回路 1 5のスィ ッチ SWdをオン、 スイ ッチ SWeをオフして、 データバス DBの接続状 況を切り換え、 スレーブチッブ 2 aで実行されて得られたデータ D a 1〜D a 3 99/01198
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をマスターチップ 1に取り込む。
以上のような動作を順次繰り返すことにより、 複数のスレーブチップとのコマ ン ド及びデータの伝送が可能となる。 また、 コマン ドを送信したい時やデータを 取り込みたい時には、 任意に制御コマンド J C及び、 接続情報を含むコマン ドを 送信することにより、 バスの接続状況を切り換え、 複数のスレーブチップ 2 a〜 2 cとのコマン ド及びデータの伝送を任意に制御することが可能である。
(第 3の実施形態）
図 1 4は、 本発明の第 3の実施形態の半導体集積回路システム 1 1 1 を示すブ ロック図を示す。
本実施形態の特徴は、 マスタ一チップ 1 とバス選択装置 3 bとが、 複数のチヅ ブ間接続情報を含むコマン ドを伝送する専用の接続情報バスとしてのコント口一 ルバス E Bによって接続されている点である。
図 1 4において、 マスタ一チップ 1 とバス選択装置 3 bとは、 コマン ド及びデ —夕を各々伝送する複数のビッ ト幅を有するコマン ドバス C B及びデータバス D Bにより各々接続され、 且つ、 複数のチップ間接続情報を含むコマン ドを伝送す る複数のビッ ト幅を有するコン トロールバス E Bによって接続される。 複数のス レ一プチップ 2 a〜 2 cとバス選択装置 3 bも同様に、 コマン ド及びデータを各々 伝送するコマン ドバス C B a〜 C B c及びデ一夕バス D B a〜D B cにより各々 接続される。
図 1 4に示されるように、 バス選択装置 3 bの内部には、 複数のビッ ト幅を有 する伝送線路から成るコマン ドバス C Bに従ってコマン ドの送受を行う入出力部 4と、 複数のビッ ト幅を有する伝送線路から成るコン トロールバス E Bに従って コマン ドの送受を行う入出力部 1 8と、 この入出力部 1 8からコマン ドを受け、 複数のチップ間接続情報を解析、 判定し、 その判定結果を出力する判定回路 （判 定手段） 1 3 2 と、 マスタ一チップ 1 と複数のスレーブチップ 2 a〜 2 cとを接 続するコマン ドバス C B、 C B a〜C B cの交点に配置されたコマンドバス選択 回路 1 4 2 と、 マス夕一チップ 1 と複数のスレーブチヅプ 2 a〜 2 cとを接続す るデ一タバス D B、 D B a〜D B cの交点に配置されたデータバス選択回路 1 5 2とを備える。 これ等選択回路 1 4 2、 1 5 2は、 前記判定回路 1 3 2からの判 定結果を受け、 この判定結果に基づいて各々前記コマン ドバス又はデータバスの 接続を切換え選択して、 マスタ一チップ 1 と複数のスレーブチップ 2との間、 及 びスレーブチップ 2同士を接続する。
前記バス選択装置 3 bは、 更に、 コマンドバス C Bを経てマスターチヅプ 1 と の間でスレーブチップを制御するコマン ド （制御コマン ド） の送受を行う入出力 部 （制御コマン ド入力手段） 4と、 コン トロールバス E Bを経てマスターチップ 1 との間で複数のチップ 1、 2 a〜 2 c間の接続情報を含むコマン ド （以下、 接 続コマン ドという） の送受を行う入出力部 1 8と、 選択回路 1 4 2を通ってマス タ一チップ 1から送られる制御コマン ドを複数のスレーブチップ 2 a〜 2 cに出力 する入出力部 （制御コマン ド出力手段） 6、 8、 1 0と、 複数のスレーブチヅプ 2 a〜 2 cからのデータをデータバス D B a〜D B cを介して選択回路 1 5 2 との 間で送受する入出力部 （データ入力手段及びデータ出力手段） 7、 9、 1 1 と、 選択回路 1 5 2を経て複数のスレーブチップ 2 a〜 2 cから送られてきたデータを データバス D Bを介してマスタ一チップ 1に出力する入出力部 （データ出力手 段） 5とを備えている。
前記選択回路 1 4 2、 1 5 2は、 各々、 図 1 4に示すように、 マスタ一チップ 1 と複数のスレーブチップ 2 a〜 2 cを接続するコマン ドバス C B、 C B a〜 C B cの交点、 及びデータバス D B、 D B a〜D B cの交点に各々備えられる。 尚、 選択回路の配置は本実施形態に限定されず、 例えば、 コマン ドバスの交点、 デ一 タバスの交点の他、 コマン ドバスとデータバスとの各交点にも選択回路を配置す ることも可能である。 このような構成を採れば、 前記第 2の実施形態で記述した ように、 複数のチップ間におけるコマン ドゃデータの共有が可能になる。 図 1 4の判定回路 1 3 2、 選択回路 1 42、 1 5 2の構成は、 前記第 2の実施 形態で示した判定回路 1 3、 選択回路 1 4、 1 5の構成と同一である。 半導体集積回路システム 1 1 1の動作を説明する前に、 本システムの動作に関 わるコマン ドバケツ トの構成を先に説明する。
図 1 5は、 本実施形態で使用する複数のチップ間接続情報を含むコマン ドパケ ッ 卜の概略図を示す。 ここでは、 複数のチップ間接続情報を含むコマン ドの伝達 を行うコン トロールバス E Bのバス幅が 6ビッ 卜存在する場合を想定している。 コマン ドバス CB、 C B a~ C B c及びデータバス D B、 DB a〜DB cのバス 幅は nビッ ト （nは任意の値） である。
図 1 5において、 コマン ドパケヅ 卜の構成を説明する。 このコマン ドの第 1、 第 2ビッ ト （A、 B) の組み合わせが判定部 1 3 2で判定され、 この判定部 1 3 2が制御コマン ドを生成し、 ラツチ回路 1 3 3 a、 1 33 bを制御して、 判定回 路 1 3から出力される判定信号の送信先が選択回路 1 42か選択回路 1 52かが 選択される。 コマン ドの第 3及び第 4ビッ ト （C、 D) 、 並びに第 5及び第 6ビ ッ ト （E、 F) は判定部 1 3 2において解析、 判定されて、 選択回路 1 42及び 選択回路 1 52の少く とも一方を選択する選択信号が生成される。 尚、 第 1ない し第 6ビッ 卜の各値の組み合せとその内容は第 2の実施形態の図 1 3と同様であ るので、 その説明を省略する。 また、 これ等コマン ドでのビッ トの振り分けや組 み合わせ又はバス幅は必要に応じて変更できる。 次に、 半導体集積回路システム 1 1 1の動作を詳しく説明する。
図 1 7は、 図 1 4に示す半導体集積回路システム 1 1 1の動作の一例として、 マスタ一チップ （CPU) 1からコマン ドバス C Bを介して複数のスレーブチヅ ブ （DRAM) 2a、 2 b、 2 cへコマン ドを送信し、 各々のスレーブチヅブ 2 a、 2 b、 2 cでコマン ドを実行し、 実行されたデータをデ一夕バス D Cを介してマ 98
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ス夕一チップ 1へ出力するという読み出し動作のタイ ミングを模式的に示す。 ま た、 マスタ一チップ 1からは、 バス選択装置 3 bに対してコン トロールバス EB を介して複数のチップ間接続情報を含むコマンドが送信されている。
同図中、 CLK 1はクロックを、 コマンドバス CB、 データバス DB、 コン ト ロールバス E Bは各々コマン ドバス C B、 デ一夕バス DB、 コン トロールバス E B上の信号の状態を、 SWa〜SWf は図 1 1の選択スィ ッチの接続状態を各々表し ている。
先ず、 初めに、 タイ ミング T 1〜 T 4における動作について、 ここでは、 既に マスタ一チップ 1 とスレーブチップ 2 aとの間のコマン ドバス C B、 C B aが判 定回路 1 3 2の選択信号により接続されているものとする。 そして、 この状態で、 コマンドバス CB上には、 マスタ一チップ 1からスレーブチヅプ 2 aへ送信され るコマン ド C 1〜C 4が存在し、 このコマン ド C 1〜 C 4は、 接続されたコマン ドバス CB、 CB aを介してスレーブチヅプ 2 aへ送信される。
次に、 マスタ一チップ 1においてスレーブチヅプ 2 bへのコマン ド送信要求が 発生すると、 スレーブチップ 2 bへのコマン ドバス CB b、 スレーブチップ 2 a へのデータバス D B aの各接続を確立するために、 タイ ミング T 4、 Τ 5のタイ ミングで、 マスターチヅブ 1よりコン トロールバス Ε Βを介して判定回路 1 3 2 へ複数のチップ間接続情報を含むコマン ド I b 1、 I d 1 (図 1 5参照） が送信 される。 このコマン ド I b 1、 I d 1は、 各々、 判定回路 1 3 2で解析され、 選 択信号は選択回路 1 4、 1 5に出力される。 そして、 タイ ミング T 5において、 図 1 1 (a) におけるスイッチ SWaをオフ、 スイ ッチ SWbをオンして、 マスタ一 チヅプ 1とスレーブチップ 2 bとのコマンドバス C B、 CB bの接続を確立する < また、 タイ ミング T 6において、 図 1 1 (b) のスィ ッチ SWf をオフ、 スィ ッチ SWdをオンして、 マスターチップ 1 とスレーブチップ 2 aとのデータバス D B、 D B aの接続を確立する。
そして、 タイ ミング T 6〜 T 9において、 図 1 4におけるマスタ一チップ 1か らスレーブチップ 2 bへコマン ドバス CBを介してコマンド C 5〜C 8を送信す る。 また、 タイ ミング T 7〜T 1 0において、 スレーブチップ 2 aからマスタ一 チップ 1へデータバス D Bを介してデータ D 1 ~D 4を取り込む。
以上のような動作を順次繰り返すことにより、 バス接続状況を切り換え、 複数 のスレーブチップとの間のコマン ド及びデータの伝送が可能になる。 また、 コマ ン ドを送信したい時やデータを取り込みたい時に、 任意に接続情報を含むコマン ドを送信することにより、 複数のスレーブチヅブ 2 a〜 2 cとの間のコマンド及 びデータの伝送を任意に制御することができる。
図 1 9は、 図 1 4に示す半導体集積回路システム 1 1 1の動作の一例として、 スレ一プチヅプ 2 aからデータをデータバス D Cを介してマスタ一チップ 1へ出 力している間に、 マスタ一チップ （CPU) 1からコマンドバス CBを介して複 数のスレーブチップ （D RAM) 2a、 2 b、 2 cへコマン ドを送信する動作の夕 イ ミングを模式的に示している。 また、 マスタ一チップ 1からは、 バス選択装置 3 bに対してコン トロールバス EBを介して複数のチヅプ間接続情報を含むコマ ン ドが送信されている。
先ず、 初めに、 タイ ミング T 1〜T 4における動作について、 ここでは、 既に マス夕一チヅプ 1とスレーブチップ 2 aとの間のコマン ドバス C B、 C B aが判 定回路 1 32からの選択信号によって接続されているものとする。 そして、 この 状態において、 コマン ドバス CB上には、 マス夕一チップ 1からスレーブチップ 2 aへ送信されるコマン ド C 1〜C 4が存在し、 このコマンド C 1〜C 4は、 ス レーブチップ 2 aへ送信される。
タイ ミング T 4では、 コン トロールバス EBを介して図 1 1 (a) のスィ ッチ SWaをオフにするコマン ド I a 1がマスタ一チップ 1から出力される。 次に、 夕 ィ ミング T 5のタイ ミングで、 データバス DB aとデータバス DBとを接続させ るために、 コマン ド I d 1がマスタ一チップ 1からコン トロールバス EBを介し て出力される。 この接続が確立された後、 スレーブチップ 2 aから出力されたデ —タ D 1〜D 1 4がデータバス DBを介してマスターチップ 1へ送信される。 こ の間、 図 1 1 (b) の選択スィ ツチ SWdの状態は、 ラヅチ回路 1 3 3 bによって 保持されている。 その間、 コン トロールバス E Bには、 タイ ミング T 6において、 スィ ッチ SWbをオンするコマン ド I b lがマスタ一チップ 1から出力されて、 コ マンドバス C Bとコマン ドバス C B bとの接続が確立される。
その後、 タイ ミング T 8、 Τ 9において、 マスタ一チップ 1から出力されるコ マンド C 5、 C 6をスレーブチヅブ 2 bへ出力する。 そして、 同じタイ ミング T 9のタイ ミングで、 コマンドバス C Bとコマン ドバス C B bとの接続を切るため に、 マスタ一チップ 1からコン トロールバス EBを介してコマン ド I B 2が出力 される。
そして、 次にタイ ミ ング T 1 0のタイ ミングで、 スレ一プチップ 2 cへのコマ ンドバス CB、 C B cの接続を確立するために、 コマン ド I c 2をマスタ一チッ プ 1からコントロールバス E Bを介して出力する。 そして、 タイ ミング T 1 2以 降でコマン ド C 7〜C 1 5をスレーブチップ 2 cへ送信する。
以上の動作により、 一方ではデータを連続的に出力しながら、 他方では複数の スレーブチップに対しコマン ドを送信することが可能となる。 尚、 本実施形態では示していないが、 図 1 4の選択回路 1 42、 1 52を変更 し、 図 1 8に示すように、 スィ ッチ SW1〜SW1 4をコマンドバス C B、 デ一タパ ス DB上に設置し、 各々のスィ ッチ SW1〜SW1 4を判定回路 1 3 2からの選択信 号により制御する構成を採れば、 マスタ一チップ 1とスレーブチヅプ 2との接続 だけでなく、 スレーブチップ 2同士の接続が可能となる。
例えば、 図 1 4におけるスレーブチップ 2 a、 2 b、 2 cが演算機能を有する チップである場合には、 先ず、 初めにマスタ一チヅプ 1とスレーブチップ 2 cと のコマン ドバス CB、 CB cを接続するために、 マスタ一チヅプ 1よりコマン ド バス C B、 C B aを接続するためのコマンドをコン ト口一ルバス E Bを介して判 定回路 1 3 2に出力して、 コマン ドバス C B、 C B cの接続を確立する。 その後、 マスタ一チップ 1 よりスレーブチップ 2 cにコマン ドバス C B、 C B cを介して コマン ドを送信して、 このコマン ドを実行させる。 その実行後、 スレーブチヅプ 2 cで実行されたデータがデータバス D B cを介して出力される前に、 デ一夕バ ス D B cとコマン ドバス C B bとを接続させるためのコマンドをマスタ一チヅプ 1から判定回路 1 3 2に出力し、 このコマン ドを判定回路 1 3 2で解析、 判定し、 判定回路 1 3 2から出力される選択信号により、 図 1 8のスィ ツチ SW 7、 SW 8を オンすることにより、 スレーブチップ 2 c、 2 bのデータバス D B c、 C B bの 接続を確立すれば、 スレーブチップ 2 cからのデータをスレーブチップ 2 bへ送 信することが可能になる。 スレーブチップ 2 bはそのデータをコマン ドとして受 け取り、 別の処理を行うことも可能である。 このようなバス接続の切り換えを行 うことにより、 複数のチップ間でコマン ドやデータの共用ができ、 複数の処理を 必要とするプログラムの実行等には有効である。
(第 4の実施形態）
図 2 0は本発明の第 4の実施形態を示す。 同図は、 1個のマスターチップ 1 と、 7個のスレーブチップ 2 a〜 2 gと、 バス選択装置 3 cとを備えた半導体集積回 路システムを示す。 同図では、 既述の実施形態と同様に、 バス選択装置 3 cは、 マスタ一チップ 1 とは別個独立に設けられると共に、 前記 7個のスレーブチップ 2 a〜 2 g更にはマスタ一チップ 1から、 実質的に等距離の位置に配置される。 従って、 前記スレーブチップ 2 a〜 2 gとバス選択装置 3 cとを各々接続するバ ス B a〜B g、 更にはマスタ一チップ 1 とバス選択装置 3 cとを接続するバス B は相互にほぼ等長且つ短くなつている。
従って、 本実施形態においても、 各バス間に生じる信号の伝送遅延のバラツキ は極めて小さいので、 8個のチップ 1、 2 a〜 2 g間のコマン ド及びデ一夕の送 受は高速に行われる。 以上のように、 本発明では、 バス選択装置をマスターチップとは別個独立に設 けたので、 マスタ一チップのピン数を削減することができる。 更に、 バス選択装 置の配置位置は自由に決定できて、 このバス選択装置を複数のスレーブチッブか ら実質的に等距離の位置に配置できるので、 マスタ一チヅプから各スレ一プチヅ ブへの各バス長を相互にほぼ等長に且つ短くでき、 よって、 複数のスレーブチヅ プに大容量のデ一夕を格納しながら、 複数チップ間のデ一夕伝送を高速に行うこ とができる。

Claims

請求の範囲
1 . 複数のチップを含み、 前記複数のチップ間で信号の送受を行う半導体集積 回路システムであって、
前記複数のチップと各々バスで接続されたバス選択装置を備え、
前記バス選択装置は、 前記複数のチップ間の接続情報を入力し、 この接続情報 に応じて前記複数のバス間の接続を選択する
ことを特徴とする半導体集積回路システム。
2 . 請求項 1 の半導体集積回路システムにおいて、
前記バス選択装置は、
前記複数のバス間の接続を切換える切換手段と、
前記入力した複数のチップ間の接続情報を判定し、 この判定結果に応じた切換 信号を前記切換手段に出力する判定手段とを備えた
ことを特徴とする半導体集積回路：
3 . 請求項 1の半導体集積回路システムにおいて、
前記バス選択装置は、
信号送受のタイ ミング調整用として、 前記各チップへ送る又は受ける信号を保 持するラツチ手段を備えた
ことを特徴とする半導体集積回路システム。
4 . 請求項 1の半導体集積回路システムにおいて、
前記複数のチップは、 少なく とも 1個のマスタ一チップと、 複数個のスレーブ チップを含む
ことを特徴とする半導体集積回路：
5 . 請求項 4の半導体集積回路システムにおいて、
前記マスタ一チップは、 前記バス選択装置に前記複数のチッブ間の接続情報を 出力し、
前記マスタ一チッブと前記バス選択装置とは 1本のバスで接続され、 このバス には、 前記複数のチップ間の接続情報が送られる
ことを特徴とする半導体集積回路システム。
6 . 請求項 4の半導体集積回路システムにおいて、
前記マスターチップは、 前記バス選択装置に前記複数のチップ間の接続情報を 出力し、
前記マスタ一チッブと前記バス選択装置とは 2本以上のバスで接続され、 前記 バスの何れかには、 前記複数のチッブ間の接続情報が送られる
ことを特徴とする半導体集積回路システム。
7 . 請求項 6の半導体集積回路システムにおいて、
前記 2本以上のバスにはコマン ドバスを含み、
前記コマンドバスは、 前記複数のチップ間の接続情報が送られる接続情報バス として兼用される
ことを特徴とする半導体集積回路システム。
8 . 請求項 6の半導体集積回路システムにおいて、
前記複数のチップ間の接続情報が送られるバスは、 専用の接続情報バスである ことを特徴とする半導体集積回路システム。
9 . 請求項 1の半導体集積回路システムにおいて、 前記複数のチップ間の接続情報はパケッ 卜で構成される
ことを特徴とする半導体集積回路システム。
1 0 . 少なく とも 1個のマスターチップと、 複数のスレーブチップを含む半導 体集積回路システムであって、
前記複数のチップと各々バスで接続され、 前記複数のバス間の接続を選択する バス選択装置を備え、
前記バス選択装置は、 前記複数のスレーブチッブに対して各々実質的に等距離 の位置に配置される
ことを特徴とする半導体集積回路システム。
1 1 . 請求項 1 0の半導体集積回路システムにおいて、
前記バス選択装置は、 前記マスターチップ及び複数のスレーブチッブに対して 各々実質的に等距離の位置に配置される
ことを特徴とする半導体集積回路システム。
1 2 . 請求項 1 0の半導体集積回路システムにおいて、
前記スレーブチップはメモリである
ことを特徴とする半導体集積回路システム。
1 3 .
複数のチップに各々バスで接続され、 この複数のバス間の接続を選択するバス 選択装置であって、
前記複数のバス間の接続を切換える切換手段と、
前記複数のチップ間接続の情報を入力し、 判定して、 この判定結果に応じた切 換信号を前記切換手段に出力する判定手段とを備えた ことを特徴とするバス選択装置。
1 4 . 請求項 1 3のバス選択装置において、
前記複数のチッブの何れかから他のチップに対する制御信号を入力する制御信 号入力手段と、
前記切換手段の切換えにより選択されたバスを通じて、 前記複数のチップのう ち少なく とも 1個に前記制御信号を出力する制御信号出力手段とを備えた ことを特徴とするバス選択装置。
1 5 . 請求項 1 3のバス選択装置において、
前記複数のチッブの何れかからデータを入力するデータ入力手段と、 前記切換手段の切換えにより選択されたバスを通じて、 前記複数のチップのう ち少なく とも 1個に前記データを出力するデータ出力手段とを備えた
ことを特徴とするバス選択装置。
1 6 . 請求項 1 5のバス選択装置において、
前記複数のバスに各々接続される内部バスを備え、
前記複数の内部バスには、 各々、 ラッチ手段が配置される
ことを特徴とするバス選択装置。
補正書の請求の範囲
[ 1 9 9 9年 8月 6日 （0 6 . 0 8 . 9 9 ) 国際事務局受理：出願当初の請求の範囲 3 , 1 0， 1 1， 1 2 , 1 5及び 1 6は取り下げられた；出願当初の請求の範囲 1及び 1 3 は補正された；他の請求の範囲は変更なし。 （4頁）]
1 . (補正後） 複数のチップを含み、 前記複数のチップ間で信号の送受を行う 半導体集積回路システムであって、
前記複数のチップと各々バスで接続されたバス選択装置を備え、
前記バス選択装置は、 前記複数のチップ間の接続情報を入力し、 この接続情報 に応じて前記複数のバス間の接続を選択すると共に、 信号送受のタイ ミング調整 用と して、 前記各チップへ送る又は受ける信号を保持するラツチ手段を備えた ことを特徴とする半導体集積回路
2 . 請求項 1 の半導体集積回路システムにおいて、
前記バス選択装置は、
前記複数のバス間の接続を切換える切換手段と、
前記入力した複数のチップ間の接続情報を判定し、 この判定結果に応じた切換 信号を前記切換手段に出力する判定手段とを備えた
ことを特徴とする半導体集積回路システム
3 . (削除）
4 . 請求項 1 の半導体集積回路システムにおいて、
前記複数のチップは、 少なく とも 1個のマスタ一チップと、 複数個のスレーブ チップを含む
ことを特徴とする半導体集積回路 ·
5 . 請求項 4の半導体集積回路システムにおいて、
前記マスターチップは、 前記バス選択装置に前記複数のチップ間の接続情報を 補正された用紙 （条約第 19条） 出力し、
前記マスタ一チップと前記バス選択装置とは 1本のバスで接続され、 このバス には、 前記複数のチップ間の接続情報が送られる
ことを特徴とする半導体集積回路
6 . 請求項 4の半導体集積回路システムにおいて、
前記マスタ一チップは、 前記バス選択装置に前記複数のチップ間の接続情報を 出力し、
前記マスタ一チップと前記バス選択装置とは 2本以上のバスで接続され、 前記 バスの何れかには、 前記複数のチップ間の接続情報が送られる
ことを特徴とする半導体集積回路
7 . 請求項 6の半導体集積回路システムにおいて、
前記 2本以上のバスにはコマンドバスを含み、
前記コマンドバスは、 前記複数のチップ間の接続情報が送られる接続情報バス と して兼用される
ことを特徴とする半導体集積回路システム。
8 . 請求項 6の半導体集積回路システムにおいて、
前記複数のチップ間の接続情報が送られるバスは、 専用の接続情報バスである ことを特徴とする半導体集積回路
9 . 請求項 1の半導体集積回路システムにおいて、
前記複数のチップ間の接続情報はパケッ トで構成される
ことを特徴とする半導体集積回路 ·
補正された用紙 （条約第 19条)
0 . (削除）
(削除）
1 2 . (削除）
1 3 . (補正後） 複数のチップに各々バスで接続され、 この複数のバス間の 接続を選択するバス選択装置であって、
前記複数のバス間の接続を切換える切換手段と、
前記複数のチップ間接続の情報を入力し、 判定して、 この判定結果に応じた切 換信号を前記切換手段に出力する判定手段と、
前記複数のチップの何れかからデータを入力するデータ入力手段と、 前記切換手段の切換えにより選択されたバスを通じて、 前記複数のチップのう ち少なく とも 1個に前記データを出力するデータ出力手段と、
前記複数のバスに各々接続される内部バスと、
前記複数の内部バスに各々配置されるラツチ手段とを備えた
ことを特徴とするバス選択装置。
1 4 . 請求項 1 3のバス選択装置において、
前記複数のチップの何れかから他のチップに対する制御信号を入力する制御信 号入力手段と、
前記切換手段の切換えにより選択されたバスを通じて、 前記複数のチップのう ち少なく とも 1個に前記制御信号を出力する制御信号出力手段とを備えた ことを特徴とするバス選択装置。
5 . (削除）
補正された用紙 （条約第 19条）
6. (削除）
補正された用紙 （条約第 19条)
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