WO1999036954A1 - Dispositif a semiconducteur et son procede de production - Google Patents

Dispositif a semiconducteur et son procede de production Download PDF

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WO1999036954A1
WO1999036954A1 PCT/JP1999/000180 JP9900180W WO9936954A1 WO 1999036954 A1 WO1999036954 A1 WO 1999036954A1 JP 9900180 W JP9900180 W JP 9900180W WO 9936954 A1 WO9936954 A1 WO 9936954A1
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wiring
interlayer
forming
insulating film
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Hiraku Ishikawa
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Tokyo Electron Limited
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Definitions

  • the present invention relates to a semiconductor device and a method for manufacturing the same.
  • BACKGROUND ART In recent years, with the miniaturization and ultra-high integration of semiconductor devices, miniaturization of the cell size has been cited as one of the technical requirements.
  • the interlayer insulating film is formed from an organic low-k compound to suppress stray capacitance and reduce wiring delay.
  • Semiconductor devices having a possible multilayer wiring structure have been proposed. Hereinafter, a method for manufacturing such a semiconductor device will be described with reference to FIG.
  • the term hard mask is used as a general term for non-organic masks with respect to organic masks such as photoresist masks.
  • a wiring material forming a lower layer wiring for example, an aluminum alloy film made of aluminum and copper is formed on a semiconductor substrate 10, and this aluminum alloy film is formed on a substrate such as SiO 2 or SIN. Patterning is performed using a lower wiring hard mask 12 made of a silicon compound to form a lower wiring 14 made of an aluminum alloy as shown in FIG. 9 (a).
  • an insulating organic low dielectric constant compound is applied so as to cover the lower wiring 14 and the lower wiring hard mask 12.
  • an interlayer wiring 26 for conducting the lower wiring 14 and an upper wiring 30 described later is formed in the via hole 22.
  • an adhesive layer 2 8 made of titanium to form an aluminum alloy film 3 0 forming an upper wiring further upper wiring a silicon compound film comprised of a silicon compound such as S I 0 2 and S i N
  • the upper layer wiring 30 is formed as shown in FIG.
  • a multi-layer structure including a lower wiring layer 14 made of an aluminum compound and an upper wiring layer 30 made of an aluminum compound and interconnected by an interlayer wiring 26 made of tungsten and separated by an interlayer insulating film layer 24 made of a silicon compound A semiconductor device having a wiring structure is formed.
  • an etching mask and an interlayer insulating film 16 are formed.
  • c Domasuku 1 8 made of a silicon compound such as S i 0 2 Ya 3 i N is widely used.
  • the hard mask 18 made of a silicon compound is difficult to etch, it takes time to remove it, and further damages other elements during the etching process for removing the hard mask. There is also a risk. Therefore, conventionally, as shown in FIGS. 9 (d) and 9 (e), the upper wiring 30 is formed with the hard mask 18 remaining on the interlayer insulating film 16.
  • an organic low-k compound film for forming an interlayer insulating film or a silicon compound film for forming a hard mask for a lower layer wiring are exposed.
  • these compound films are also etched, and these compounds may contaminate the processing chamber and damage semiconductor devices such as poor conductivity. .
  • the lower wiring 14 made of aluminum or an aluminum alloy and the barrier metal 24 made of titanium or a titanium compound are in direct contact with each other, for example, an aluminum alloy is formed between them. If the titanium is reacted is or are reacted layer consisting of AI 3 ⁇ ⁇ is formed, also when the titanium aluminum nitride was reacted may be a reaction layer composed of AI New is formed. Then, due to the reaction layer, the electrical resistance between the lower wiring 14 and the barrier metal 24 increases, and as a result, the power consumption of the semiconductor device increases or the heat generation decreases. In some cases, problems such as an increase occurred.
  • the present invention has been made in view of the above-mentioned problems of the conventional technology, and an object of the present invention is to provide a hard disk drive that can be used even when a hard mask remains between wirings.
  • the hard mask itself can be used as a part of the wiring without causing a capacitance increase between the wirings, and the hard mask removing step can be omitted.
  • Another object of the present invention is to provide an improved semiconductor device and a method for manufacturing the same.
  • another object of the present invention is to provide a method for forming an interlayer wiring opening in an interlayer insulating film made of an organic low dielectric constant compound, even if the semiconductor device is further integrated and multilayered in the future.
  • An object of the present invention is to provide a new and improved semiconductor device using a hard mask which can be dealt with by further improving the selectivity, and a method of manufacturing the same.
  • Another object of the present invention is, for example, to clean the inside of an opening for interlayer wiring. .
  • the present invention provides a new and improved semiconductor device and a method of manufacturing the same, which can prevent a contaminant that may cause a conduction failure from scattering into the processing chamber even when performing the polishing. is there. Still another object of the present invention is to reduce the electric resistance between the lower wiring structure and the protective layer, thereby reducing the power consumption and heat generation of the semiconductor device. Another object of the present invention is to provide an improved semiconductor device and a method for manufacturing the same.
  • a method of manufacturing a semiconductor device having a wiring structure made of aluminum or an aluminum alloy comprising: Forming a wiring material layer made of an aluminum alloy; forming a wiring pattern mask made of tungsten or a tungsten alloy on the wiring material layer; using the wiring pattern mask to form the wiring material layer; Forming a wiring structure by patterning the semiconductor device.
  • a lower wiring structure, an upper wiring structure, an interlayer insulating film made of an organic low dielectric constant compound, and the interlayer insulating film as set forth in claim 2, a lower wiring structure, an upper wiring structure, an interlayer insulating film made of an organic low dielectric constant compound, and the interlayer insulating film.
  • the wiring structure formed in the via hole may be any material selected from the group consisting of tungsten, a tungsten alloy, aluminum, an aluminum alloy, copper, and a copper alloy in the via hole. It is preferred to be selected from.
  • a protective film made of any material selected from the group consisting of titanium, titanium compound, tantalum, and tantalum compound may be formed in the via hole.
  • the protective film and the mask for the interlayer wiring pattern are made of the same material as described in claim 5.
  • a lower wiring structure, an upper wiring structure, an interlayer insulating film, and the lower wiring structure penetrating through the interlayer insulating film comprising: forming a lower wiring material layer made of aluminum or an aluminum alloy; and forming tungsten or tungsten on the lower wiring material layer. Forming a lower wiring pattern mask made of tungsten alloy; patterning the lower wiring material layer with the lower wiring pattern mask to form a desired lower wiring structure; The lower wiring structure and the mask for the wiring pattern are covered with an interlayer insulating film made of an organic low dielectric constant compound without removing the mask.
  • a protective film made of any material selected from the group consisting of titanium, titanium compound, tantalum, and tantalum compound may be formed in the via hole.
  • the protective film and the interlayer wiring pattern mask are made of the same material.
  • the exposed surface of the interlayer wiring pattern mask and the interlayer wiring structure is not removed without removing the interlayer wiring pattern mask. It is also possible to comprise a step of forming an upper wiring material layer made of a nickel or aluminum alloy; and a step of patterning the upper wiring material layer to form a desired upper wiring structure.
  • Forming an upper wiring material layer comprising: forming a desired upper wiring structure by buttering the upper wiring material layer.
  • a method of manufacturing a semiconductor device having a damascene structure comprising: an insulating film made of an organic low dielectric constant compound; Forming a wiring pattern mask made of any material selected from the group consisting of titanium, titanium compound, tantalum, and tantalum compound Z compound; patterning the insulating film with the wiring pattern mask; Forming a wiring groove in which a wiring structure is formed; and in the wiring groove in which the protective film is formed, an optional one selected from the group consisting of tungsten, a tungsten alloy, an aluminum alloy, an aluminum alloy, copper, and a copper alloy.
  • a protective film made of any material selected from the group consisting of titanium, titanium compound, tantalum, and tantalum compound may be formed in the via hole.
  • the protective film and the interlayer wiring pattern mask are made of the same material.
  • a step of removing the exposed portion of the wiring structure by a CMP method until the wiring pattern mask is exposed as described in claim 8, wherein: A step of removing the wiring pattern mask by an etching method; and a step of forming an insulating layer so as to cover the wiring structure and the exposed portion of the insulating film.
  • the protection film, the exposed portion of the wiring structure, and the wiring pattern mask may be removed by a CMP method to expose the insulating film and flatten the semiconductor device. And forming a protective layer so as to cover the wiring structure and the exposed portion of the insulating film.
  • Forming an upper wiring pattern mask comprising: forming an upper wiring groove in the interlayer insulating film using the upper wiring pattern mask as a mask; and forming an interlayer wiring pattern mask: Forming a via hole communicating with the lower layer wiring under the upper layer wiring groove, using the interlayer wiring pattern mask as a mask; And an upper wiring structure made of any material selected from the group consisting of tungsten, a tungsten alloy, an aluminum alloy, an aluminum alloy, copper, and a copper alloy. And a step of forming a semiconductor device. Further, the interlayer wiring pattern mask is also formed on the upper wiring groove side wall so as to form the interlayer wiring structure having a width smaller than that of the upper wiring structure, as described in claim 11.
  • a front portion having substantially the same width as the upper-layer wiring structure may be used.
  • the upper wiring groove may be formed wider than the upper wiring groove so as to form the interlayer wiring structure.
  • a protective film made of any material selected from the group consisting of titanium, a titanium compound, tantalum, and a tantalum compound may be formed in the upper wiring groove.
  • the protective film and the mask for the upper wiring pattern are made of the same material.
  • a protective film made of any material selected from the group consisting of titanium, a titanium compound, tantalum, and a tantalum compound may be formed.
  • the protective film and the mask for the interlayer wiring pattern are the same. It is preferably made of a material.
  • the interlayer wiring structure having substantially the same width as the upper wiring structure is formed, the interlayer wiring structure and the upper wiring are formed in the via hole and the upper wiring groove as described in claim 13.
  • a protective film made of any material selected from the group consisting of titanium, a titanium compound, tantalum, and a tantalum compound is formed on the exposed portion of the interlayer insulating film in the upper wiring groove and the via hole.
  • the method further comprises a step.
  • the protective film and the mask for the interlayer wiring pattern are preferably made of the same material.
  • the step of forming a protective film on the upper wiring structure may be performed until the upper wiring pattern mask is exposed, as described in claim 15. Removing the exposed portion of the upper wiring structure by a CMP method; removing the upper wiring pattern mask by an etching method; and covering the exposed portion of the upper wiring structure and the interlayer insulating film. Forming an insulating layer on the upper surface, or as described in claim 16, until the insulating film is exposed, the protective film, the upper layer, the exposed portion of the wiring structure, and the upper layer.
  • the interlayer wiring structure is selected from the group consisting of tungsten, a tungsten alloy, an aluminum alloy, an aluminum alloy, copper, and a copper alloy.
  • the lower wiring structure is made of aluminum or an aluminum alloy; and a wiring pattern mask layer made of tundast or tungsten alloy is formed on the lower wiring structure.
  • a semiconductor device is provided, wherein the semiconductor device is connected to the lower wiring structure via the wiring pattern mask layer.
  • the space between the wiring pattern mask layer and the interlayer wiring structure is selected from the group consisting of titanium, a titanium compound, tantalum, and a tantalum compound, as described in claim 18.
  • a protective layer made of an arbitrary material is formed.
  • the lower wiring structure is formed on an interlayer insulating film made of an organic low dielectric constant compound covering the lower wiring structure.
  • a semiconductor device having an upper wiring structure, and an inter-layer wiring structure penetrating the interlayer insulating film and connecting the lower wiring structure and the upper wiring structure, wherein the interlayer wiring structure is made of tungsten, a tungsten alloy, or aluminum.
  • the upper wiring structure is made of aluminum or an aluminum alloy;
  • the interlayer wiring structure and the upper wiring structure are directly connected to each other.
  • a semiconductor device is provided. According to this configuration, it is possible to prevent a reaction layer such as AI3Ti or AIN from being formed between the interlayer wiring structure and the upper wiring structure. Resistance can be reduced. 20.
  • at least the portion between the interlayer wiring structure and the upper wiring structure other than the part where the interlayer wiring structure and the upper wiring structure are directly connected is titanium.
  • a mask layer for an opening pattern for an interlayer wiring structure made of any material selected from the group consisting of titanium compounds, tantalum, and tantalum compounds.
  • the organic low dielectric constant compound for example, a fluorinated amorphous carbon compound (a-C: F) containing at least a carbon atom and a fluorine atom can be used.
  • a-C: F fluorinated amorphous carbon compound
  • an interlayer insulating film made of such a material it is possible to prevent wiring delay due to a decrease in stray capacitance and wiring resistance, and to operate the semiconductor device at an ultra-high speed.
  • titanium nitride or the like may be used as the titanium compound. Is possible.
  • the wiring pattern mask (hard mask) is formed of tungsten or a tungsten alloy, the patterning of the lower wiring structure made of aluminum or aluminum alloy is not known.
  • the selectivity can be greatly improved as compared with the case where a hard mask made of a photoresist film and a silicon compound is used.
  • the wiring pattern mask layer is formed from a conductive material, it can be used as a part of wiring. As a result, since there is no need to remove the wiring pattern mask layer made of a material that is difficult to etch, it is possible to prevent damage to each element of the semiconductor device due to excessive etching. In addition, by leaving the wiring pattern mask layer, the lower wiring structure can be protected.
  • FIGS. 1A to 1H are schematic explanatory views for explaining a method for manufacturing a semiconductor device having a multilayer wiring structure according to a first embodiment of the present invention. .
  • FIGS. 2A to 2C are schematic explanatory diagrams showing an application example of the method for manufacturing a semiconductor device according to the first embodiment of the present invention.
  • FIGS. 3A to 3G are schematic explanatory diagrams for explaining a method for manufacturing a semiconductor device having a damascene structure according to the second embodiment of the present invention.
  • FIGS. 4A and 4B are schematic explanatory views showing an application example of the method for manufacturing a semiconductor device according to the second embodiment of the present invention.
  • 5 (a) to 5 (g) are schematic diagrams for explaining a method for manufacturing a semiconductor device having a dual damascene structure according to the third embodiment of the present invention.
  • FIGS. 6A and 6B are schematic explanatory views showing an application example of the method for manufacturing a semiconductor device according to the third embodiment of the present invention.
  • FIGS. 7A to 7D are schematic diagrams for explaining a method for manufacturing a semiconductor device having a dual damascene structure according to the fourth embodiment of the present invention.
  • FIGS. 8A and 8B are schematic explanatory diagrams showing an application example of the method for manufacturing a semiconductor device according to the fourth embodiment of the present invention.
  • FIGS. 9 (a) to 9 (e) are schematic diagrams for explaining a method of manufacturing a conventional semiconductor device having a multilayer wiring structure.
  • BEST MODE FOR CARRYING OUT THE INVENTION A semiconductor device and a semiconductor device according to the present invention will be described below with reference to the accompanying drawings. An embodiment of a method for manufacturing the same will be described in detail. In the following description, components having substantially the same functions and configurations are denoted by the same reference numerals, and redundant description is omitted.
  • a first embodiment in which a semiconductor device and a method for manufacturing the same according to the present invention are applied to a semiconductor device having a multilayer wiring structure and a method for manufacturing the same will be described with reference to FIG. This will be described with reference to a) to (h).
  • a lower wiring structure 102 is placed on a semiconductor substrate 100 (hereinafter referred to as a “substrate”) such as a p-type silicon substrate on which an insulating film is formed.
  • substrate such as a p-type silicon substrate on which an insulating film is formed. The step of forming will be described.
  • an aluminum alloy film made of, for example, aluminum and copper is formed on the substrate 100 by sputtering
  • a tungsten film (not shown) that is difficult to etch is formed on the aluminum alloy film by sputtering.
  • Ar can be used as a sputtering gas.
  • a tungsten alloy film such as TiW may be formed on the aluminum alloy film.
  • a photo resist pattern (not shown) is formed on the tungsten film, and the tungsten film is patterned using the photo resist pattern as an etching mask, thereby forming the lower wiring hard mask 10 according to the present embodiment.
  • the aluminum alloy film is patterned using the lower layer wiring hard mask 104 as an etching mask to form the lower layer wiring 102 as shown in the example in the figure.
  • Patterning of the aluminum alloy film if example embodiment, 1 OMT orr at pressures atmosphere, as the etching gas, a C l 2, and BCI 3, the CCI 4, any gas selected from the group consisting of S i CI 4 It can be performed by a plasma etching process using a mixed gas in which N 2 is added.
  • the conventional photoresist pattern was used as a mask to form the lower wiring 102 made of an aluminum alloy film using the hard mask 104 for the lower wiring made of tungsten as a mask.
  • the patterning selectivity can be greatly improved.
  • the lower wiring hard mask 104 is formed of tungsten, which is a conductive material, it can be used as a part of wiring.
  • an insulating organic layer is formed by chemical vapor deposition (hereinafter referred to as “CVD”) so as to cover the lower wiring 102 and the lower wiring hard mask 104.
  • An interlayer insulating film 106 made of a low dielectric constant compound such as a fluorinated amorphous carbon compound is grown.
  • the film forming gas for example, 0;.
  • CMP treatment chemical mechanical polishing
  • a titanium compound film for example, a titanium nitride film 108, which is difficult to etch, is formed on the interlayer insulating film 106 by reactive sputtering.
  • the film forming gas is a mixed gas consisting of A r and N 2.
  • a titanium film, a tantalum film, or a tantalum compound film such as tantalum nitride may be formed on the interlayer insulating film 106.
  • the film forming gas for forming the tantalum nitride film substantially the same gas as that used for forming the titanium nitride film 108 can be used.
  • the titanium nitride film 108 is patterned using the photoresist pattern 110 as an etching mask to form a via hole hard mask 108a.
  • Any gas selected depending on from the processing group consisting, a mixed gas obtained by adding o 2 can be made by re-plasma etch using.
  • etching is performed using the hard mask 108 a for forming a via hole as a mask, and as shown in FIG. 1 (d), a lower layer wiring 102 and / or a hard mask for the lower layer wiring are formed on the interlayer insulating film 106.
  • a via hole 112 communicating with 104 is formed.
  • the formation of the via hole 1 1 for example, in 1 O m T orr pressures below atmosphere, and a Etsuchin Gugasu, 0 2, and N 2, full O b carbon gas and Hyde port carbon gases, etc. It can be performed by a plasma etching treatment using the added mixed gas.
  • the via hole hard mask 108a made of titanium nitride is used as the mask used for forming the via hole 112 in the interlayer insulating film 106.
  • the selectivity to the interlayer insulating film can be greatly improved.
  • the via hole hard mask 108 a is formed of a conductive material, similarly to the lower layer wiring hard mask 104 described above, it can be used as a part of the wiring. It does not need to be removed even after the function as a function is completed, and the number of processes can be reduced.
  • the conventional via-hole mask using a photoresist may damage the interlayer insulating film at the time of removal, but in the case of the present embodiment, the removal of the via-hole mask is unnecessary because the via-hole mask is not required. There is no risk of damage.
  • a protective layer for example, a barrier metal made of titanium nitride, is formed in the via hole 112 by sputtering or CVD. (See Fig. 1 (e)).
  • a mixed gas composed of titanium halide or an organic titanium compound, NH 4, or hydrazine can be used as a film forming gas.
  • the barrier metal 114 can be formed of, for example, a titanium film, a tantalum film, or a tantalum compound film such as a tantalum nitride film, like the hard mask 108a for the via hole.
  • the barrier metal 114 and the via-hole hard mask 108a are made of the same material.
  • the lower wiring 102 is not directly exposed in the via hole 112, and only the lower wiring hard mask 104 formed above the lower wiring 102 is formed. Is exposed. Therefore, even when the barrier metal 114 is formed in the via hole 112, there is no direct contact between the lower-layer wiring 102 and the barrier metal 114. Thus, there is no reaction between the aluminum forming the lower wiring 102 and the titanium nitride forming the barrier metal 114 to form a reaction layer composed of AI 3 Ti or AIN. As a result, the electrical resistance does not increase between the lower wiring 102 and the barrier metal 114.
  • a conductive material for example, tungsten is deposited in the via hole 112 by performing a CVD process, and the via hole 112 is formed by the tungsten layer 116. Embed and form interlayer wiring. At this time, WF 6 and Si .
  • a mixed gas of H 4 or H 2 can be used.
  • tungsten in addition to tungsten, tungsten alloy, aluminum, aluminum alloy, copper, copper alloy, etc. can be embedded in the via hole 112 as wiring material.
  • the unnecessary tungsten layer 116 deposited on the via hole hard mask 108a is removed by etching. In the present embodiment, only the tungsten layer 116 is removed by etching, and the etching is stopped on the surface of the via-hole hard mask 108a.
  • c Tungsten layer 1 1 6 interlayer wiring 1 1 6 a which conducts the lower layer wiring 1 02 and Z or the underlying wiring hard mask 1 04 is formed removed is the number 1 0mT orr ⁇ 1 00 mT orr a pressure of about atmospheric, as the etching gas, for example, can be carried out by a plasma etch ing processed using gas such that the addition of the SF 6 0 2 and a r . Further, the tungsten layer 116 on the via hole hard mask 108a may be removed by a CMP process instead of the etching process.
  • the via hole hard mask 108 a made of titanium nitride is formed on the interlayer insulating film 106, the via hole hard mask 108 a can be formed without damaging the interlayer insulating film 106. Unnecessary tungsten layer 116 deposited on hard mask 108a for metal can be reliably removed.
  • a conductive material forming the upper wiring structure for example, aluminum made of aluminum and copper.
  • the alloy film 118 is formed by, for example, a sputtering process.
  • the via-hole hard mask 108 a remaining on the interlayer insulating film 106 is made of titanium nitride.
  • a tungsten alloy film such as TiW may be formed on the aluminum alloy film 118.
  • the tungsten layer 120 is patterned by a predetermined lithographic process to form an upper wiring hard mask 120a, and the upper wiring hard mask 120a is used as an etching mask to form the upper wiring structure.
  • the resulting aluminum alloy 118 is patterned to form an upper wiring 118a that is electrically connected to the interlayer wiring 116a.
  • the upper layer wiring 118a made of an aluminum alloy film is patterned by the upper layer hard mask 120a made of tungsten, so that the processing can be performed with a high selectivity. Can be.
  • the upper layer wiring hard mask 120a is formed of a conductive material, it can be used as a part of the upper layer wiring 118a and does not need to be particularly removed.
  • the semiconductor device and the method of manufacturing the same according to the first embodiment are configured as described below.
  • the lower wiring or the upper wiring 102, 118a is formed from an aluminum alloy film, tungsten is used.
  • a hard mask made of titanium nitride is used as an etching mask, and a via hole is formed in an interlayer insulating film made of a fluorinated amorphous carbon compound, a hard mask made of titanium nitride is used. Since 08a is used as an etching mask, processing can be performed with high selectivity.
  • the hard masks 104, 108a, and 120a are formed of a conductive material, they can be used as part of the wiring as described above, and the capacitance between the wirings can be reduced. Can be reduced. Furthermore, unlike the conventional semiconductor device, no reaction layer is formed between the lower wiring 102 and the barrier metal 114 and between the interlayer wiring 116a and the upper wiring 118a. The rise can be prevented.
  • the semiconductor device according to the first embodiment of the present invention and the method for manufacturing the same have been described above, but the present invention is not limited to such an example. For example, in the first embodiment, after the interlayer wiring 1 16 a made of tungsten is buried in the via hole 112, when the extra tungsten layer 116 is removed, an extra barrier metal is removed.
  • Layer 1 1 4 also excluded The processing is stopped above the hard mask layer 108a for via holes.
  • the reason why the etching process is stopped above the hard mask layer 108a for the via hole is that the hard mask layer 108a for the via hole made of titanium nitride is made of a fluorinated amorphous layer.
  • the main reason is that it is used as an adhesion layer between the interlayer insulating film 106 made of a carbon compound and the upper wiring made of an aluminum alloy.
  • CMP may be used to flatten the processed surface.
  • the barrier metal layer 114 and the hard mask layer 108a are mutually metallic, there has been a problem that it is difficult to detect the end point. Therefore, according to the present invention, as an application example of the first embodiment, when the extra tungsten layer 116 and the barrier metal layer 114 are removed by the CMP method, as shown in FIG. Then, the via-hole hard mask layer 108a is also removed. According to the CMP method, when a metal layer such as titanium nitride is transferred to an insulating layer such as a fluorinated amorphous carbon compound, a change in torque or the like occurs, the end point can be easily detected, and the processed surface can be flattened. It is. Note that the steps leading up to the step in Fig.
  • an interlayer insulating film 202 made of a fluorinated amorphous carbon compound or the like is formed on a substrate 200 by a CVD method or the like. Further, on the interlayer insulating film 202, a titanium nitride film 204 constituting a wiring hard mask is formed.
  • a titanium film, a tantalum film, or a tantalum compound film such as tantalum nitride may be used instead of the titanium nitride film 204 as the wiring hard mask.
  • a photoresist pattern 206 is formed on the titanium nitride film 204, and the titanium nitride film 204 is patterned using the photoresist pattern 206 as an etching mask.
  • a hard mask 204a is formed.
  • a wiring groove 208 is formed in the interlayer insulating film 202 as shown in FIG. 3 (c).
  • a barrier metal 210 made of, for example, titanium nitride is formed on the inner surface of the wiring groove 208 and the surface of the wiring hard mask 204a by sputtering or CVD processing.
  • the barrier metal 210 can be made of, for example, a titanium film, a tantalum film, or a tantalum compound film such as tantalum nitride, like the wiring hard mask 204a. It is preferable that the mask 204a and the barrier metal 210 are made of the same material.
  • the wiring groove 208 is filled with a metal layer 212 made of a conductive material such as tungsten, a tungsten alloy, aluminum, an aluminum alloy, copper, or a copper alloy.
  • Such an embedding process can be performed by a CVD method using a mixed gas of an organic aluminum compound and H2 as a film forming gas, a sputtering method, or the like.
  • the metal layer 212 and the barrier metal 210 are removed by CMP processing, and the CMP processing is stopped on the surface of the wiring hard mask 204a.
  • the wiring 211 a is formed in the wiring groove 208.
  • CM P process for example, can be carried out using an oxidizing agent such as a mixture of alumina thriller and H 2 0 2.
  • the remaining hard mask 204 a formed on the interlayer insulating film 202 is removed by etching, and in this case, as shown in FIG. Burrs remaining on the side of a
  • the exposed portion of the metal 21 O is also etched, so that only the upper surface of the wiring 212 A protrudes from the surface of the interlayer insulating film 202.
  • a barrier layer (insulating layer) 21 made of SiN is formed on the entire surface of the interlayer insulating film 202 by the plasma CVD method so as to cover the wiring 211a.
  • a mixed gas obtained by adding NH 4 or hydrazine to Si H 4 , Si 2 H 4 , or Si CI 2 H 2 is used as a film forming gas.
  • the treatment can be performed in a pressure atmosphere of 00 Torr.
  • the semiconductor device and the method of manufacturing the same according to the second embodiment are configured as described above.
  • the hard mask 204a made of titanium nitride is used as an etching mask. Therefore, even when the interlayer insulating film 202 made of a fluorinated amorphous carbon compound is applied to a semiconductor device having the above damascene structure, a high selectivity can be secured when forming the wiring groove 208.
  • the wiring hard mask 204a can be easily removed.
  • the remaining hard mask 204a formed on the interlayer insulating film 202 is removed by etching, but the present invention is not limited to this example. Not done.
  • the remaining hard mask 204a formed on the interlayer insulating film 202 can be removed by the CMP method.
  • the upper surface of the wiring 211a protrudes from the surface of the interlayer insulating film 202, as shown in FIG. 3 (f). Configuration and surface In some cases, irregularities were formed on the surface, adversely affecting subsequent processes.
  • FIG. 4 (a) As described above, it is possible to flatten the processed surface. Therefore, as shown in FIG. 4 (b), it is possible to form a flat barrier layer (insulating layer) 214 ′ on the wiring 211a and the interlayer insulating film 202.
  • the steps leading to Fig. 4 (a) are almost the same as the steps described with reference to Figs. 3 (a) to 3 (e), so detailed description will be omitted.
  • a third embodiment in which the semiconductor device according to the present invention and its manufacturing method are applied to a semiconductor device having a dual damascene structure and its manufacturing method will be described with reference to FIG. This is explained with reference to (g).
  • a metal film made of aluminum, copper, or the like is formed on a substrate 300, and this metal film is re-battered by a predetermined lithographic process to form a lower wiring 302.
  • an interlayer insulating film 304 made of a fluorinated amorphous carbon compound is formed so as to cover the lower wiring 302. Note that the surface of the interlayer insulating film 304 is preferably planarized by CMP treatment.
  • a titanium nitride film 306 is formed as a hard mask for the upper wiring on the interlayer insulating film 304 by performing a reactive sputtering process.
  • a titanium film, a tantalum film, or a tantalum compound film such as tantalum nitride is used for the upper layer wiring. It may be used as a mask.
  • the titanium nitride film 306 is patterned to form a hard mask for upper layer wiring. To form 30a.
  • FIG. 5 (b) using the photoresist pattern 308 formed on the titanium nitride film 306 as an etching mask, the titanium nitride film 306 is patterned to form a hard mask for upper layer wiring. To form 30a.
  • FIG. 5 (b) using the photoresist pattern 308 formed on the titanium nitride film 306 as an etching mask, the titanium nitride film 306 is patterned to form a hard mask for upper layer wiring. To form 30a.
  • an upper wiring groove 310 is formed in the interlayer insulating film 304 using the upper wiring hard mask 303a as a mask.
  • the upper wiring groove 310 is aligned with the lower wiring 302 already formed.
  • an upper layer wiring groove barrier metal 312 made of, for example, titanium nitride is formed on the inner surface of the wiring groove 310.
  • the upper wiring trench barrier metal 312 may be made of the same material as the upper wiring hard mask 303a, for example, a titanium film, a tantalum film, or a tantalum compound film such as tantalum nitride. However, in such a case, it is preferable that the upper layer wiring hard mask 306a and the upper layer wiring groove barrier metal 312 are made of the same material.
  • a via hole mask 314 for forming a via hole 316 communicating with the lower layer wiring 302 below the wiring groove 310 is formed by photolithography. Form. Then, using the via hole mask 314, the via hole 316 communicating with the lower wiring 302 is etched in the interlayer insulating film 304 below the wiring groove 310. Further, a barrier metal 318 for an interlayer wiring groove made of, for example, titanium nitride is formed in the via hole 316 to protect the exposed surface of the interlayer insulating film 304. The barrier metal for interlayer wiring trenches 318 is located on the upper layer.
  • the barrier metal for line trenches 312 and the hard mask for upper wiring layer 300a can be composed of the same material as the barrier metal for line trenches 312 and the hard mask for upper wiring layer 300a, for example, a titanium film, a tantalum film, or a tantalum compound film such as tantalum nitride. Is preferably made of the same material as the upper wiring hard mask 303a and the upper wiring groove barrier metal 312.
  • the via holes 316 and the wiring grooves 310 are buried with a wiring material, for example, a metal layer such as tungsten, a tungsten alloy, an aluminum alloy, an aluminum alloy, copper, or a copper alloy by a CVD method or the like. No. In this case, a gas mixture of an organic aluminum compound and H 2 is used as a film forming gas.
  • an unnecessary metal layer and a barrier metal 312 for an upper wiring groove are removed.
  • the CMP process stops on the surface of the upper layer wiring hard mask 306a.
  • an upper layer wiring and an interlayer wiring structure 320 electrically connected to the lower layer wiring 302 are formed in the via hole 316 and the wiring groove 310.
  • a force that removes the upper wiring hard mask 306a remaining on the interlayer insulating film 304 by etching treatment ⁇ in that case, the force remaining on the side of the upper wiring 320.
  • the exposed portion of the upper-layer wiring trench barrier metal 320 is also etched, so that only the upper surface of the upper-layer wiring 320 projects from the surface of the interlayer insulating film 304.
  • the plasma CVD process is performed so as to cover the upper-layer wirings 320 protruding from the surface of the interlayer insulating film 304 and the exposed surface of the interlayer insulating film 304, for example, By forming a barrier layer (insulating layer) 3 2 of iN, a semiconductor with a dual damascene structure is formed. .
  • O 99/36954 PCT / JP99 / 00180 device is formed.
  • the semiconductor device and the method of manufacturing the same according to the third embodiment are configured as described above, and similarly to the first and second embodiments described above, the hard mask 303 a made of titanium nitride is used.
  • a high selectivity can be ensured when forming the wiring groove 310 in the inter-layer insulating film 304 made of a fluorinated amorphous carbon compound film by using as an etching mask.
  • an example is shown in which the remaining hard mask 306a formed on the interlayer insulating film 304 is removed by etching, but the present invention is not limited to this example. Not done.
  • the remaining hard mask 306a formed on the interlayer insulating film 304 is replaced with an extra metal layer and a barrier metal 311 for the upper wiring groove.
  • the upper surface of the wiring 320 protrudes from the surface of the interlayer insulating film 304 as shown in FIG. In some cases, this may have adverse effects on subsequent processes.
  • the protruding portion of the wiring 320 is also removed, and as shown in FIG. The surface can be flattened.
  • FIG. 6B it is possible to form a flat barrier layer (insulating layer) 322 'on the wiring 320 and the interlayer insulating film 304.
  • the processes leading to Fig. 6 (a) are shown in Figs. Since the process is almost the same as that described in relation to (f), a detailed description is omitted.
  • FIG. 7 (a) to 7 (d) what is shown on the left side of the paper is a cross-sectional view of each process, and what is shown on the right side of the paper is a plan view of each process.
  • the via hole 316 having a width smaller than that of the wiring groove 310 is formed in the interlayer insulating film 304.
  • the semiconductor device is characterized in that a via hole having substantially the same width as the wiring groove 310 is formed in the interlayer insulating film 304.
  • the steps corresponding to FIGS. 5 (a) to 5 (c) according to the third embodiment have substantially the same configuration in the present embodiment, and thus redundant description will be omitted.
  • a wiring groove 310 is formed in the interlayer insulating film 304 above the lower wiring 302 by steps corresponding to FIGS. 5 (a) to 5 (c) described above.
  • a photo resist pattern 400 for the via hole is formed on the barrier layer 312 for the upper wiring groove.
  • a via hole 402 communicating with the lower wiring 302 is formed in the wiring groove 310 by anisotropic etching.
  • a via hole 402 having substantially the same width as the upper wiring groove 310 is formed in the interlayer insulating film 304.
  • the barrier metal for the interlayer wiring groove made of, for example, titanium nitride. 404 is formed by CVD processing.
  • the barrier metal for the interlayer wiring groove 404 is made of the same material as the barrier metal for the upper wiring groove 312 and the hard mask for the upper wiring 306a, such as a titanium film, a tantalum film, or a nitride film. It can be made of a tantalum compound film such as tantalum, but in such a case, it is preferable that the hard mask 306a and the barrier metal 312 be made of substantially the same material.
  • a conductive material such as a metal layer such as tungsten, tungsten alloy, aluminum, an aluminum alloy, copper, or a copper alloy is formed in the via hole 402 and the upper wiring groove 310 thus formed. Embed by CVD processing. Then, as shown in FIG. 7 (c), the metal layer and the barrier metal 312 deposited on the hard mask 303a are removed by the CMP process. At that time, in the present embodiment, the etching process is stopped on the surface of the hard mask 306a. As a result, an upper layer wiring and an interlayer wiring 406 which are electrically connected to the lower layer wiring 302 are formed in the via hole 402 and the wiring groove 310. Next, the hard mask 303 a on the interlayer insulating film 304 is removed.
  • the barrier metal 31 1 for the upper wiring trench remaining on the side of the upper wiring 406 is removed.
  • the exposed portion 2 is also etched, so that only the upper surface of the upper wiring 406 protrudes from the surface of the interlayer insulating film 304.
  • the upper wiring 406 protruding from the surface of the inter-layer insulating film 304 and the exposed surface of the inter-layer insulating film 304 are covered by a plasma CVD process, for example, as shown in FIG.
  • the barrier layer (insulating layer) 322 made of iN a semiconductor device having a dual damascene structure is formed.
  • the semiconductor device and the method of manufacturing the same according to the fourth embodiment are configured as described above, and have substantially the same width as the wiring groove 310 as described above, regardless of the accuracy of lithography and the like. Since the via hole 402 can be formed, a self-alignment type interlayer wiring structure can be provided, and the yield of a semiconductor device having a dual damascene structure can be improved.
  • the fourth embodiment an example is shown in which the remaining hard mask 303 a formed on the interlayer insulating film 304 is removed by an etching process. It is not limited to such an example. As in the application examples of the first to third embodiments, the remaining hard mask 300 a formed on the interlayer insulating film 304 is replaced with an extra metal layer and an upper-layer wiring trench barrier metal 31 1.
  • the enhanced mask is formed by etching.
  • the upper surface of the wiring 406 protrudes from the surface of the interlayer insulating film 304, as shown in Fig. 7 (d). In some cases, it was affected.
  • the protruding portion of the wiring 406 is also removed, as shown in FIG. 8 (a). It is possible to flatten the machined surface. Therefore, as shown in Fig.
  • a flat barrier layer (insulating layer) 32 2 ' can be formed on the wiring 320 and the interlayer insulating film 304.
  • the steps leading to Fig. 8 (a) are almost the same as the steps described with reference to Figs. 5 (a) to 5 (d) and Figs. 7 (a) and 7 (b), and will not be described again.
  • the preferred embodiments of the present invention have been described with reference to the accompanying drawings, but the present invention is not limited to such configurations.
  • those skilled in the art will be able to conceive various types of changes and modifications. It is understood that it belongs to the objective range.
  • the present invention is not limited to such a configuration, and the present invention can be implemented even when only the metal layer deposited on the barrier metal is removed and the barrier metal remains on the hard mask. it can. According to the invention, arrangements made of aluminum or aluminum alloy are provided.
  • a mask made of tungsten or a tungsten alloy is used, and when a wiring opening is formed in an interlayer insulating film made of a fluorinated amorphous carbon compound, titanium nitride or titanium nitride is used. Since a mask made of tantalum nitride or the like is used, the selectivity can be greatly improved compared to the case of using a mask made of conventional photoresist butane-silicon compound. In addition, since such a mask is formed of a conductive material, it can be used as a part of a wiring structure, and even if it is left between wiring structures, it reduces the capacitance between the wiring structures. be able to.
  • the present invention is applicable to a semiconductor device and a method of manufacturing the same, and particularly has a single-layer or multi-layer semiconductor device having a wiring structure made of aluminum or an aluminum alloy and a method of manufacturing the same. Available to the method.

Landscapes

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Description

明 細 書 半導体装置およびその製造方法 技術分野 本発明は， 半導体装置およびその製造方法に関する。 背景技術 近年， 半導体装置の超微細化および超高集積化に伴い， セルサイ ズの小型化が技術的要求項目の 1 つとして挙げられている。 かかる 目的を達成するために， 従来， 半導体基板上に複数の配線を積層す るとともに， 層間絶縁膜を有機系低誘電率化合物から形成して浮遊 容量を抑制し， 配線遅延を低下させることが可能な多層配線構造を 有する半導体装置が提案されている。 以下， かかる半導体装置の製造方法について， 図 9を参照しなが ら説明する。 なお， 本明細書において， ハードマスクと言う用語は， フォ トレジス トマスクなどの有機系マスクに対して， 非有機系マス クを総称するものとして使用する。 まず， 半導体基板 1 0上に， 下層配線を成す配線材料， 例えばァ ルミ二ゥムと銅から成るアルミニウム合金膜を形成し， このアルミ ニゥム合金膜を， S i 0 2や S i Nなどのシリコン化合物から成る 下層配線用ハードマスク 1 2を用いてパターニングし， 図 9 ( a ) に示すように，アルミニウム合金から成る下層配線 1 4を形成する。 次いで， 図 9 ( b ) に示すように， 下層配線 1 4および下層配線 用ハードマスク 1 2を覆うように絶縁性の有機系低誘電率化合物， 例えばフッ素化アモルファスカーボン化合物から成る層間絶縁膜 1
&を形成する。 次いで， 図 9 ( c ) に示すように， S i 0 2や S i Nなどのシリ コン化合物から成るシリコン化合物膜をビアホール用ハードマスク 1 8として用いて， 層間絶縁膜 1 6をエッチング処理することによ リ， 層間絶縁膜 1 6にビアホール （ v i a— h o l e ) 2 2を形成 する。 この際， ビアホール 2 2内に下層配線 1 4が露出するように， 下層配線用ハードマスク 1 2の一部も除去される。 次いで， ビアホール 2 2の内壁面をクリ一ニング処理した後に， ビアホール 2 2内に露出する層間絶縁膜を， 例えば窒化チタンゃチ タンから成るバリアメタル層 2 4で被覆した後， ビアホール 2 2内 を， 層間配線を成すタングステンにより埋設し， 図 9 ( d ) に示す ように， ビアホール 2 2内に下層配線 1 4と後述する上層配線 3 0 を導通する層間配線 2 6を形成する。 次いで， 例えばチタンから成る密着層 2 8を形成した後に， 上層 配線を成すアルミニウム合金膜 3 0を形成し， さらに， S ί 0 2や S i Nなどのシリコン化合物から成るシリコン化合物膜を上層配線 用ハードマスク 3 2として用いて， 図 9 ( e ) に示すように， 上層 配線 3 0を形成する。 かく して， タングステンから成る層間配線 2 6により相互に連通 され， シリコン化合物から成る層間絶縁膜層 2 4によリ離隔された アルミニウム化合物から成る下層配線 1 4と上層配線 3 0を備えた 多層配線構造の半導体装置が形成される。 上記のように， 従来， シリコン化合物などの有機系低誘電率化合 物から成る層間絶縁膜 1 6に層間配線用開口 （ビアホール） 2 2を 形成する際に， エッチングマスクと層間絶縁膜 1 6の選択比を向上 させるように， S i 0 2ゃ3 i Nなどのシリコン化合物から成るハ ードマスク 1 8が広く使用されている。 しかし， シリコン化合物か ら成るハードマスク 1 8は， 難エッチング性を有しているため， そ の除去に時間を要し， さらに， ハードマスク除去用のエッチング処 理時に他の素子に損傷を与えるおそれもある。 そこで， 従来， 図 9 ( d ) ( e ) に示すように， ハードマスク 1 8を層間絶縁膜 1 6上 に残存させたまま， 上層配線 3 0を形成していた。 しかしながら， 各配線間に残されたハードマスク 1 8が上述の如 くシリコン化合物膜などから成る場合には， 残存するハードマスク 1 8が各配線間の静電容量を増加させる原因となるため問題であつ た。 この配線間の静電容量増加の問題は， 半導体装置の超高集積化 および超多層化に伴って一層顕著なものとなっている。 また， 層間 絶縁膜 1 6上に残存するシリコン系化合物から成るビアホール用ハ ードマスク 1 8とアルミニウム合金から成る上層配線 3 0の密着性 を高めるために， 密着層 2 8を介在させねばならず工程数を増加さ せるという問題もあった。 さらにまた， 例えば， ビアホール内部をエッチングによリクリー ニングする際に， 層間絶縁膜を形成する有機系低誘電率化合物膜や 下層配線用ハードマスクを形成するシリコン化合物膜が露出してい る場合には， それらの化合物膜もエッチングされてしまい， それら の化合物が処理室内を汚染し， 半導体装置に導電不良などの損傷を 与えることがあるという問題もあった。 .
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また， 上述した従来の半導体装置では， アルミニウム又はアルミ ニゥム合金から成る下層配線 1 4と， チタン又はチタン化合物から 成るバリアメタル 2 4が直接接しているため， その間に， 例えばァ ルミ二ゥムとチタンが反応した場合には， A I 3 Τ ί から成る反応 層が形成されたり， またアルミニウムと窒化チタンが反応した場合 には， A I Νから成る反応層が形成されることがある。 そして， か かる反応層に起因して， 下層配線 1 4とバリアメタル 2 4の間の電 気的な抵抗値が上昇し， その結果， 半導体装置の電力消費量が増加 したり， 発熱量が増加するなどの問題が生じることがあった。 発明の開示 本発明は， 従来の技術が有する上記のような問題点に鑑みて成さ れたものであり， 本発明の目的は， ハードマスクが各配線間に残存 した場合であっても， 各配線間の静電容量増加の原因とならず， さ らにまたハードマスク自体を配線の一部として使用することが可能 であり， 従って， ハードマスク除去工程を省略することが可能な， 新規かつ改良された半導体装置およびその製造方法を提供すること である。 さらに本発明の別の目的は， 今後さらなる半導体装置の超集積化 および超多層化が進展した場合であっても， 有機系低誘電率化合物 から成る層間絶縁膜に層間配線開口を形成する際の選択比をさらに 向上させることで対応することが可能なハードマスクを用いた， 新 規かつ改良された半導体装置およびその製造方法を提供することで ある。 また， 本発明の別の目的は， 例えば， 層間配線用開口内をクリー .
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ニングする際であっても， 導通不良の原因となるような汚染物質が 処理室内へ飛散することを防止することが可能な， 新規かつ改良さ れた半導体装置およびその製造方法を提供することである。 さらにまた， 本発明の別の目的は， 下層配線構造と保護層の間の 電気的な抵抗値を低下させて， 半導体装置の電力消費量や発熱量な どを低下させることが可能な， 新規かつ改良された半導体装置およ びその製造方法を提供することである。 上記課題を解決するために， 本発明の第 1 の観点によれば， 請求 項 1 に記載のように， アルミニウムまたはアルミニウム合金から成 る配線構造を有する半導体装置の製造方法であって ： アルミニウム またはアルミニウム合金から成る配線材料層を形成する工程と ； 前 記配線材料層上に， タングステンまたはタングステン合金から成る 配線パターン用マスクを形成する工程と ； 前記配線パターン用マス クによリ前記配線材料層をパターニングして配線構造を形成するェ 程とを含むことを特徴とする半導体装置の製造方法が提供される。 また本発明の第 2の観点によれば， 請求項 2に記載のように， 下 層配線構造と， 上層配線構造と， 有機系低誘電率化合物から成る層 間絶縁膜と， 前記層間絶縁膜を貫通して前記下層配線構造と前記上 層配線構造とを導通する層間配線構造とを備えた多層配線構造の半 導体装置の製造方法であって ： 前記層間絶縁膜上に， チタン， チタ ン化合物， タンタル， タンタル化合物から成る群から選択された任 意の材料から成る層間配線パターン用マスクを形成する工程と ： 前 記層間配線パターン用マスクによリ前記層間絶縁膜をパターニング して， 前記層間配線構造が形成されるビアホールを形成する工程 ,
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と ；を含むことを特徴とする， 半導体装置の製造方法が提供される。 さらに， ビアホール内に形成される配線構造は， 請求項 3に記載 のように， 前記ビアホール内に， タングステン， タングステン合金， アルミニウム， アルミニウム合金， 銅， 銅合金から成る群から選択 された任意の材料から選択されることが好ましい。 また， 前記配線構造を形成する前に， 前記ビアホール内に， チタ ン， チタン化合物， タンタル， タンタル化合物から成る群から選択 された任意の材料から成る保護膜を形成しても良く， かかる場合に は， 前記保護膜と前記層間配線パターン用マスクは， 請求項 5に記 載のように， 同一材料から成ることが好ましい。 また， 本発明の第 3の観点によれば， 請求項 4に記載のように， 下層配線構造と， 上層配線構造と， 層間絶縁膜と， 前記層間絶縁膜 を貫通して前記下層配線構造と前記上層配線構造とを連通する層間 配線構造とを備えた半導体装置の製造方法であって ： アルミニウム またはアルミニウム合金から成る下層配線材料層を形成する工程 と ；前記下層配線材料層上に， タングステンまたはタングステン合 金から成る下層配線パターン用マスクを形成する工程と ：前記下層 配線パターン用マスクにより前記下層配線材料層をパターニングし て， 所望の下層配線構造を形成する工程と ； 前記下層配線パターン 用マスクを除去せずに， 前記下層配線構造および前記配線パターン 用マスクを有機系低誘電率化合物から成る層間絶縁膜により被覆す る工程と ；前記層間絶縁膜上に， チタン， チタン化合物， タンタル， タンタル化合物から成る群から選択された任意の材料から成る層間 配線パターン用マスクを形成する工程と ； 前記層間配線パターン用 マスクにより前記層間絶縁膜をパターニングして， 前記層間配線構 造が形成されるビアホールを形成する工程と；前記ビアホール内に， タングステン， タングステン合金， アルミニウム， アルミニウム合 金， 銅， 銅合金から成る群から選択された任意の材料から成る層間 配線構造を形成する工程と ：前記層間配線構造に導通する上層配線 構造を形成する工程と ； を含むことを特徴とする， 半導体装置の製 造方法が提供される。 また， 前記配線構造を形成する前に， 前記ビアホール内に， チタ ン， チタン化合物， タンタル， タンタル化合物から成る群から選択 された任意の材料から成る保護膜を形成しても良く， かかる場合に は， 前記保護膜と前記層間配線パターン用マスクは， 同一材料から 成ることが好ましい。 また， 前記上層配線構造を形成するに際しては， 請求項 5に記載 のように， 前記層間配線パターン用マスクを除去せずに， 前記層間 配線パターン用マスクおよび前記層間配線構造の露出面に， アルミ ニゥムまだはアルミニウム合金から成る上層配線材料層を形成する 工程と ；前記上層配線材料層をパターニングして， 所望の上層配線 構造を形成する工程とから構成するこも可能である。 あるいはまた， 前記上層配線構造を形成するに際しては， 請求項 6に記載のように， 前記層間配線パターン用マスクを C M P法によ リ除去して， 前記層間絶縁膜を露出させ平坦化する工程と ；前記層 間絶縁膜上に， チタン， チタン化合物， タンタル， タンタル化合物 から成る群から選択された任意の材料から成る密着層を形成するェ 程と ；前記密着層上に， アルミニウムまたはアルミニウム合金から 成る上層配線材料層を形成する工程と ；前記上層配線材料層をバタ 一二ングして， 所望の上層配線構造を形成する工程とから構成する ことも可能である。 また， 本発明の第 4の観点にによれば， 請求項 7に記載のように， ダマシン構造を有する半導体装置の製造方法であって ： 有機系低誘 電率化合物から成る絶縁膜上に， チタン， チタン化合物ノ化合物， タンタル， タンタル化合物 Z化合物から成る群から選択された任意 の材料から成る配線パターン用マスクを形成する工程と ； 前記配線 パターン用マスクにより前記絶縁膜をパターニングして， 前記配線 構造が形成される配線溝を形成する工程と ； 前記保護膜が形成され た前記配線溝内に， タングステン， タングステン合金， アルミニゥ ム， アルミニウム合金， 銅， 銅合金から成る群から選択された任意 の材料から成る配線構造を形成する工程と ； を含むことを特徴とす る， 半導体装置の製造方法が提供される。 なお， 前記配線構造を形成する前に， 前記ビアホール内に， チタ ン， チタン化合物， タンタル， タンタル化合物から成る群から選択 された任意の材料から成る保護膜を形成しても良く， かかる場合に は， 前記保護膜と前記層間配線パターン用マスクは， 同一材料から 成ることが好ましい。 また， 配線構造上に保護層を形成するにあたっては， 請求項 8に 記載のように， 前記配線パターン用マスクが露出するまで， 前記配 線構造の露出部を C M P法により除去する工程と ： 前記配線パター ン用マスクをエッチング法により除去する工程ど：前記配線構造お よび前記絶縁膜の露出部を覆うように絶縁層を形成する工程から構 成しても良いし， 請求項 9に記載のように， 前記保護膜， 前記配線 構造の露出部および前記配線パターン用マスクを， C M P法によリ 除去して， 前記絶縁膜を露出させ平坦化する工程と ：前記配線構造 および前記絶縁膜の露出部を覆うように保護層を形成する工程とか ら構成しても良い。 また本発明の第 5の観点によれば， 請求項 1 0に記載のように， デュアルダマシン構造を有する半導体装置の製造方法であって ： 下 層配線構造を形成する工程と ；前記下層配線構造を， 有機系低誘電 率化合物から成る層間絶縁膜により被覆する工程と ； 前記層間絶縁 膜上に， チタン， チタン化合物ノ化合物， タンタル， タンタル化合 物 化合物から成る群から選択された任意の材料から成る上層配線 パターン用マスクを形成する工程と ；前記上層配線パターン用マス クをマスクとして， 前記層間絶縁膜に上層配線用溝を形成する工程 と ； 層間配線パターン用マスクを形成する工程と ：前記層間配線パ ターン用マスクをマスクとして， 前記上層配線用溝の下方に前記下 層配線と連通するビアホールを形成する工程と ； 前記ビアホールお よび前記上層配線用溝内に， タングステン， タングステン合金， ァ ルミ二ゥム， アルミニウム合金， 銅， 銅合金から成る群から選択さ れた任意の材料から成る層間配線構造および上層配線構造を形成す る工程とを含むことを特徴とする， 半導体装置の製造方法が提供さ れる。 さらに， 前記層間配線パターン用マスクは， 請求項 1 1 に記載の ように， 前記上層配線構造よリも狭い幅の前記層間配線構造を形成 するように， 前記上層配線溝側壁部にも形成しても良いし， あるい は， 請求項 1 2に記載のように， 前記上層配線構造と略同一幅の前 記層間配線構造を形成するように， 前記上層配線溝の幅よリも広く 形成しても良い。 なお， 前記ビアホールを形成する前に， 前記上層配線用溝内に， チタン， チタン化合物， タンタル， タンタル化合物から成る群から 選択された任意の材料から成る保護膜を形成しても良く， その場合 には， 前記保護膜と前記上層配線パターン用マスクは， 同一材料か ら成ることが好ましい。 また， 前記上層配線構造よリも狭い幅の前記層間配線構造を形成 する場合には， 前記ビアホールおよび前記上層配線用溝内に層間配 線構造および上層配線構造を形成する前に， 前記ビアホール内に， チタン， チタン化合物， タンタル， タンタル化合物から成る群から 選択された任意の材料から成る保護膜を形成しても良く， その場合 には， 前記保護膜と前記層間配線パターン用マスクは， 同一材料か ら成ることが好ましい。 また， 前記上層配線構造と略同一幅の前記層間配線構造を形成す る場合には， 請求項 1 3に記載のように， 前記ビアホールおよび前 記上層配線用溝内に層間配線構造および上層配線構造を形成する前 に， 前記上層配線用溝およびビアホールの層間絶縁膜露出部に， チ タン， チタン化合物， タンタル， タンタル化合物から成る群から選 択された任意の材料から成る保護膜を形成する工程を含むことが好 ましく， さらに， 前記保護膜と前記層間配線パターン用マスクは， 請求項 1 4に記載のように， 同一材料から成ることが好ましい。 また， 上層配線構造に保護膜を形成する工程は， 請求項 1 5に記 載のように， 前記上層配線パターン用マスクが露出するまで， 前記 上層配線構造の露出部を， C M P法により除去する工程と ；前記上 暦配線パターン用マスクをエッチング法によリ除去する工程と ： 前 記上層配線構造および前記層間絶縁膜の露出部を覆うように絶縁層 を形成する工程とから構成しても良いし， あるいは， 請求項 1 6に 記載のように， 前記絶縁膜が露出するまで， 前記保護膜， 前記上層 配線構造の露出部および前記上層配線パターン用マスクを， C M P 法により除去する工程と ：前記上層配線構造および前記層間絶縁膜 の露出部を覆うように絶縁層を形成する工程とから構成しても良い < また， 本発明の第 6の観点によれば， 請求項 1 7に記載のように， 下層配線構造と， 上層配線構造と， 有機系低誘電率化合物から成る 層間絶縁膜と， 前記層間絶縁膜を貫通して前記下層配線構造と前記 上層配線構造とを導通する層間配線構造とを有する半導体装置にお いて ：前記層間配線構造は， タングステン， タングステン合金， ァ ルミ二ゥム， アルミニウム合金， 銅， 銅合金から成る群から選択さ れた任意の材料から成り ：前記下層配線構造は， アルミニウム又は アルミニウム合金から成り ；前記下層配線構造上には， タンダステ ン又はタングステン合金から成る配線パターン用マスク層が形成さ れ ：前記層間配線構造と前記下層配線構造とは， 前記配線パターン 用マスク層を介して接続されることを特徴とする， 半導体装置が提 供される。 その際に， 前記配線パターン用マスク層と前記層間配線構造の間 には， 請求項 1 8に記載のように， チタンと， チタン化合物と， タ ンタルと， タンタル化合物から成る群から選択された任意の材料か ら成る保護層が形成されることが好ましい。 さらに， 本発明の第フの観点によれば， 請求項 1 9に記載のよう に， 下層配線構造と， 前記下層配線構造を覆う有機系低誘電率化合 物から成る層間絶縁膜上に形成される上層配線構造と， 前記層間絶 縁膜を貫通して前記下層配線構造と前記上層配線構造を接続する層 間配線構造とを有する半導体装置において ： 前記層間配線構造は， タングステン， タングステン合金， アルミニウム， アルミニウム合 金， 銅， 銅合金から成る群から選択された任意の材料から成り ； 前 記上層配線構造は， アルミニウム又はアルミニウム合金から成り ； 前記層間配線構造と前記上層配線構造とは， 直接接続されることを 特徴とする半導体装置が提供される。 かかる構成によれば， 層間配 線構造と上層配線構造の間に A I 3 T i や A I Nなどの反応層が形 成されることを防止できるので， 層間配線構造と上層配線構造の電 気的な抵抗を低下させることができる。 その際に， 前記層間配線構造と前記上層配線構造との間の少なく とも前記層間配線構造と前記上層配線構造が直接接続される部分以 外には， 請求項 2 0に記載のように， チタンと， チタン化合物と， タンタルと， タンタル化合物から成る群から選択された任意の材料 から成る層間配線構造用開口パターン用マスク層が存在することが 好ましい。 また， 前記有機系低誘電率化合物としては， 例えば， 少なく とも 炭素原子とフッ素原子を含むフッ素化アモルファスカーボン化合物 ( a - C ： F ) を使用することができる。 かかる材料から成る層間 絶縁膜を採用することにより， 浮遊容量や配線抵抗の低下によつて 配線遅延を防止し， 半導体装置を超高速動作させることができる。 また， 前記チタン化合物としては， 窒化チタンなどを使用すること が可能である。 以上説明したように， 本発明によれば，配線パターン用マスク（ハ ードマスク） がタングステン又はタングステン合金から形成されて いるため， アルミニウム又はアルミニウム合金から成る下層配線構 造のパターニングの際に， 従来知られているフォ トレジスト膜ゃシ リコン化合物から成るハードマスクなどを使用した場合と比較して， 選択比を大幅に向上させることができる。 また， 配線パターン用マ スク層が導電性材料から形成されているため， 配線の一部として使 用することができる。 その結果， 難エッチング性材料から成る配線 パターン用マスク層を除去する必要がないため， 過剰なエッチング 処理に伴う半導体装置の各素子の損傷を防止することができる。 さ らに， 配線パターン用マスク層を残しておく ことにより， 下層配線 構造を保護することができる。 また， 配線パターン用マスク層により， 保護層を構成するチタン 又はチタン化合物と， 下層配線構造を構成するアルミニウム又はァ ルミニゥム合金が直接接触しないように構成することができるので， 下層配線構造と保護層の間に電気的な抵抗を上昇させる反応層の形 成を防止可能であり， その結果， 半導体装置の電力消費量や発熱量 などを低下させることができる。 図面の簡単な説明 図 1 ( a ) 〜 （ h ) は， 本発明の第 1 の実施形態にかかる多層配 線構造を有する半導体装置の製造方法を説明するための概略的な説 明図である。 図 2 ( a ) 〜 （c ) は， 本発明の第 1の実施形態にかかる半導体 装置の製造方法の応用例を示す概略的な説明図である。 図 3 ( a ) 〜 （g) は， 本発明の第 2の実施形態にかかるダマシ ン構造を有する半導体装置の製造方法を説明するための概略的な説 明図である。 図 4 ( a ) ( b ) は， 本発明の第 2の実施形態にかかる半導体装 置の製造方法の応用例を示す概略的な説明図である。 図 5 ( a ) 〜 （g) は， 本発明の第 3の実施形態にかかるデュア ルダマシン構造を有する半導体装置の製造方法を説明するための概 略的な説明図である。 図 6 ( a ) ( b ) は， 本発明の第 3の実施形態にかかる半導体装 置の製造方法の応用例を示す概略的な説明図である。 図 7 ( a ) 〜 （d) は， 本発明の第 4の実施形態にかかるデュア ルダマシン構造を有する半導体装置の製造方法を説明するための概 略的な説明図である。 図 8 ( a) 〜 （b ) は， 本発明の第 4の実施形態にかかる半導体 装置の製造方法の応用例を示す概略的な説明図である。 図 9 (a ) 〜 （ e ) は， 従来の多層配線構造を有する半導体装置 の製造方法を説明するための概略的な説明図である。 発明を実施するための最良の形態 以下に， 添付図面を参照しながら， 本発明にかかる半導体装置お よびその製造方法の実施の形態について詳細に説明する。 なお， 以 下の説明において， 略同一の機能および構成を有する構成要素につ いては， 同一符号を付することにより， 重複説明を省略する。
( 1 ) 第 1 の実施の形態 まず， 本発明にかかる半導体装置およびその製造方法を， 多層配 線構造を有する半導体装置およびその製造方法に適用した第 1 の実 施の形態について， 図 1 ( a ) 〜 （ h ) を参照しながら説明する。 まず， 図 1 ( a ) に示すように， 例えば絶縁膜の形成された p型 シリコン基板などの半導体基板 （以下， 「基板」 と称する。） 1 0 0 上に， 下層配線構造 1 0 2を形成する工程について説明する。 スパッタ処理によって基板 1 0 0上に， 例えばアルミニウムと銅 から成る不図示のアルミニウム合金膜を形成した後， アルミニウム 合金膜上に難エッチング性の不図示のタングステン膜をスパッタ処 理により形成する。 なお， 上記アルミニウム合金膜とタングステン 膜の形成時には， スパッタガスとして A r を使用することが可能で ある。 また， タングステン膜に代えて， T i Wなどのタングステン 合金膜をアルミニウム合金膜上に形成しても良い。 次いで， 上記タングステン膜上に不図示のフォ 卜レジス トパター ンを形成し， このフォ 卜レジス トパターンをエッチングマスクとし てタングステン膜をパターニングし， 本実施の形態にかかる下層配 線用ハードマスク 1 0 4を形成する。 下層配線用ハ一ドマスク 1 0 4のパターニングは， 例えば， 1 O m T o r r以下の圧力雰囲気で， エッチングガスとして， と， C H F 3と， S F 6から成る群よ り選択された任意のガスに O 2を添加した混合ガスを使用したブラ ズマエツチング処理により行うことができる。 次いで， 上記下層配線用ハードマスク 1 04をエッチングマスク としてアルミニウム合金膜をパターニングし， 図示の例の如く下層 配線 1 02を形成する。 アルミニウム合金膜のパターニングは， 例 えば， 1 OmT o r r以下の圧力雰囲気で， エッチングガスとして， C l 2と， B C I 3と， C C I 4と， S i C I 4から成る群より選択 された任意のガスに N 2を添加した混合ガスを使用したプラズマェ ツチング処理によリ行うことができる。 このように， 本実施の形態では， タングステンから成る下層配線 用ハードマスク 1 04をマスクとして， アルミニウム合金膜から成 る下層配線 1 02を形成するため， 従来のフォ 卜レジストパターン をマスクに使用した場合と比較して， パターニングの選択比を大幅 に向上させることができる。 また， 下層配線用ハードマスク 1 04 は， 導電性材料であるタングステンから形成されているため， 配線 の一部として使用することができる。 すなわち， 下層配線用ハー ド マスク 1 04を下層配線 1 02の一部としてみなすことが可能であ るため， マスクとしての機能が終了した後にも除去の必要がなく， 従って， 工程数を減少させることができる。 次いで， 化学的気相成長 （以下， 「C V D」 と称する。） 法により， 図 1 ( b) に示すように， 下層配線 1 02と下層配線用ハードマス ク 1 04を覆うように絶縁性の有機系低誘電率化合物， 例えばフッ 素化アモルファスカーボン化合物から成る層間絶縁膜 1 06を成長 させる。 成膜ガスとしては， 例えば， 0； 又は< ["1 。に， C H 4 と j C2H 6と C 2 H 4 «t , C 2 H 2と》 B F 3 t , B 2 H 6と， ( C H 3) 3Bと， （C 2 H 5) 3 Bと， H 2から成る群より選択された任 意のガスを添加した混合ガスを使用することができる。 その後， 層 間絶縁膜 1 06の表面に化学機械研磨処理 （以下， 「CM P処理」 と称する。） を施し， 層間絶縁膜 1 06の表面を平坦化する。 このように， 本実施の形態では， 層間絶縁膜 1 06の材料に有機 系低誘電率化合物のフッ素化アモルファスカーボン化合物を採用し ている。 その結果， 最近の微細化傾向に応じて配線幅や配線間隔が 狭くなつた場合でも， 浮遊容量や配線抵抗の増加を抑制し， 配線遅 延を低下させることができるため， 半導体装置を超高速動作させる ことができる。 次いで， ビアホール形成用のマスクとして， 反応性スパッタ処理 により， 層間絶縁膜 1 06上に難エッチング性のチタン化合物膜， 例えば窒化チタン膜 1 08を形成する。 この際， 成膜ガスには， A r と N2から成る混合ガスを使用する。 なお， 窒化チタン膜 1 08 に代えて， チタン膜や， タンタル膜や， 窒化タンタルなどのタンタ ル化合物膜を層間絶縁膜 1 06上に形成しても良い。 窒化タンタル 膜を形成する場合の成膜ガスとしても， 窒化チタン膜 1 08の成膜 時と略同一のガスを使用することができる。 その後， 図 1 ( c ) に示すように， フォ トレジス トパターン 1 1 0をエッチングマスクとして窒化チタン膜 1 08をパターニングし, ビアホール用ハードマスク 1 08 aを形成する。 窒化チタン膜 1 0 8のパターニングは， エッチングガスとして， C I 2と， B C I 3 と， CC I 4と， S i C I 4と， S F Sと， C F 4と， C H F 3から 成る群より処理に応じて選択された任意のガスに， o 2を添加した 混合ガスを使用したプラズマエッチングによリ行うことができる。 さらに， ビアホール形成用ハードマスク 1 0 8 aをマスクとして エッチング処理を施し， 図 1 ( d ) に示すように， 層間絶縁膜 1 0 6に下層配線 1 0 2および/または下層配線用ハ一ドマスク 1 0 4 と連通するビアホール 1 1 2を形成する。 なお， ビアホール 1 1 2 の形成は， 例えば， 1 O m T o r r以下の圧力雰囲気で， エツチン グガスと して， 0 2に， N 2と， フルォロカーボンガスやハイ ド口 カーボンガスなどを添加した混合ガスを使用したプラズマエツチン グ処理により行うことができる。 このように， 本実施の形態では， 層間絶縁膜 1 0 6にビアホール 1 1 2を形成する際に使用するマスクに， 窒化チタンから成るビア ホール用ハードマスク 1 0 8 aを使用するため， 従来のようにフォ トレジス 卜パターンをビアホール用マスクとして使用した場合と比 較して， 層間絶縁膜に対する選択比を大幅に向上させることができ る。 また， ビアホール用ハードマスク 1 0 8 aは， 上述した下層配線 用ハードマスク 1 0 4と同様に， 導電性材料から形成されているた め， 配線の一部として利用することができるので， マスクとしての 機能が終了した後にも除去する必要がなく， 工程数を短縮できる。 また， 従来のフォ トレジストを用いたビアホール用マスクは， その 除去時に層間絶縁膜を損傷させるおそれがあつたが， 本実施の形態 の場合には， ビアホール用マスクの除去が不要なので層間絶縁膜を 損傷させるおそれもない。 このようにして形成されたビアホール 1 1 2内部をスパッタエツ チングによリクリーニングした後， さらにスパッタ法ゃ C V D法に より， ビアホール 1 1 2内に保護層， 例えば窒化チタンから成るバ リアメタル 1 1 4を形成する （図 1 ( e ) を参照）。 この際， 成膜 ガスには， チタンハライ ド又は有機チタン化合物と， N H 4又はヒ ドラジンから成る混合ガスを使用することができる。 なお， バリア メタル 1 1 4は， ビアホール用ハードマスク 1 0 8 aと同様に， 例 えば， チタン膜や， タンタル膜や， 窒化タンタルなどのタンタル化 合物膜から形成することも可能であるが， その場合には， バリアメ タル 1 1 4とビアホール用ハードマスク 1 0 8 aとを同一材料から 構成することが好ましい。 ここで， 本実施の形態においては， ビアホール 1 1 2内には， 下 層配線 1 0 2が直接露出せず， 下層配線 1 0 2の上部に形成された 下層配線用ハードマスク 1 0 4のみが露出している。 したがって， ビアホール 1 1 2内にバリアメタル 1 1 4を形成する場合にも， 下 層配線 1 0 2と， バリアメタル 1 1 4が直接接触することがないた め， 上記従来の半導体装置の如く， 下層配線 1 0 2を構成するアル ミニゥムと，バリアメタル 1 1 4を構成する窒化チタンが反応して， A I 3 T i や A I Nから成る反応層が形成されることがない。 その 結果， 下層配線 1 0 2とバリアメタル 1 1 4の間で， 電気的な抵抗 値が上昇することがない。 次いで， C V D処理を施すことにより， 図 1 ( e ) に示すように， ビアホール 1 1 2内に導電性材料， 例えばタングステンを堆積させ て，そのタングステン層 1 1 6によリビアホール 1 1 2を埋め込み， 層間配線を形成する。 この際， 成膜ガスとしては， W F 6と， S i .
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H 4又は H 2の混合ガスを使用することができる。 なお， ビアホー ル 1 1 2内には， タングステンの他， タングステン合金， アルミ二 ゥム， アルミニウム合金， 銅， 銅合金などを配線材料として埋め込 むことが可能である。 さらに， 図 1 ( f ) に示すように， ビアホール用ハードマスク 1 08 a上に堆積した不要なタングステン層 1 1 6をエッチング処理 により除去する。 なお， 本実施の形態においては， タングステン層 1 1 6のみをエッチング処理により除去し， ビアホール用ハードマ スク 1 08 a表面でエッチング処理を停止させる。 かかる工程によ り， ビアホール 1 1 2内に， 下層配線 1 02および Zまたは下層配 線用ハードマスク 1 04と導通する層間配線 1 1 6 aが形成される c なお， タングステン層 1 1 6の除去は， 数 1 0mT o r r〜 1 00 mT o r r程度の圧力雰囲気で， エッチングガスとして， 例えば， S F 6に 02と A r を添加したガスなどを使用してプラズマエッチ ング処理により行うことができる。 また， 上記エッチング処理に代えて， CM P処理により， ビアホー ル用ハ一ドマスク 1 08 a上のタングステン層 1 1 6を除去する構 成としても良い。 このように， 本実施の形態では， 層間絶縁膜 1 0 6上に窒化チタンから成るビアホール用ハードマスク 1 08 aが形 成されているため， 層間絶縁膜 1 06を損傷することなく， ビアホ —ル用ハードマスク 1 08 a上に堆積した不要なタングステン層 1 1 6を確実に除去することができる。 このようにして層間配線 1 1 6 aを形成した後に， 上層配線構造 を成す導電性材料， 例えばアルミニウムと銅から成るアルミニウム 合金膜 1 1 8を， 例えばスパッタ処理により形成する。 その際に， 本実施の形態においては， 層間絶縁膜 1 0 6上に残存するビアホー ル用ハードマスク 1 0 8 aは窒化チタンから成るため， 上述した従 来の半導体装置のように， ビアホール用ハードマスク 1 0 8 aと上 層配線を成すアルミニウム合金膜 1 1 8との間に， 窒化チタンなど から成る密着層を形成しなくとも， アルミニウム合金膜 1 1 8を確 実に成膜することができる。 また， 従来の半導体装置では， 密着層を成す窒化チタンと， 上層 配線構造を成すアルミニウムとが反応して， 反応層が形成され， 抵 抗値が上昇することがあつたが， 本実施の形態によれば， かかる反 応層が形成されるおそれがなくなる。 さらに， 上層配線用のアルミニウム合金膜 1 1 8上に， スパッタ 処理などにより， 図 1 ( g ) に示すように， 上層配線用ハードマス クを成すタングステン膜 1 2 0を形成する。 なお， タングステン膜 1 2 0に代えて， T i Wなどのタングステン合金膜をアルミニウム 合金膜 1 1 8上に形成する構成としても良い。 次いで， 所定のリソ グラフ工程により， タングステン層 1 2 0をパターニングし， 上層 配線用ハードマスク 1 2 0 aを形成し， この上層配線用ハードマス ク 1 2 0 aをエッチングマスクとして， 上層配線構造を成すアルミ ニゥム合金 1 1 8をパターニングし， 層間配線 1 1 6 aと導通する 上層配線 1 1 8 aを形成する。 このように， 本実施の形態では， タングステンから成る上層配線 用ハードマスク 1 2 0 aにより， アルミニウム合金膜から成る上層 配線 1 1 8 aをパターニングするので， 高い選択比で処理を行うこ とができる。 また， 上層配線用ハードマスク 1 20 aは， 導電性材 料から形成されているため， 上層配線 1 1 8 aの一部として使用す ることができ， 特に除去する必要がない。 第 1 の実施の形態にかかる半導体装置およびその製造方法は， 以 上のように構成されており， アルミニウム合金膜から下層配線又は 上層配線 1 02， 1 1 8 aを形成する場合には， タングステンから 成るハードマスク 1 04， 1 20 aをエッチングマスクとして使用 し， またフッ素化アモルファスカーボン化合物から成る層間絶縁膜 1 06にビアホール 1 1 2を形成する場合には， 窒化チタンから成 るハードマスク 1 08 aをエッチングマスクとして使用するため， それぞれ高い選択比で処理を行うことができる。 また， 各ハードマスク 1 04， 1 08 a, 1 20 aは， 導電性材 料から形成されているため， 上述の如く配線の一部として使用する ことができるとともに， 各配線間の静電容量を低下させることがで きる。 さらに， 従来の半導体装置とは異なり， 下層配線 1 02とバリア メタル 1 1 4の間， および層間配線 1 1 6 aと上層配線 1 1 8 aの 間に反応層が形成されないため， 抵抗値の上昇を防止することがで さる。 以上， 本発明の第 1 の実施形態にかかる半導体装置およびその製 造方法について説明したが， 本発明はかかる例に限定されない。 例 えば， 上記第 1 の実施形態においては， ビアホール 1 1 2にタング ステンから成る層間配線 1 1 6 aを埋め込んだ後に， 余分なタング ステン層 1 1 6を除去する際に， 余分なバリアメタル層 1 1 4も除 去し， ビアホール用ハードマスク層 1 08 aの上部において， 処理 を停止する構成を採用している。 このように， 上記第 1実施の形態 において， ビアホール用ハードマスク層 1 08 aの上部において， エッチング処理を停止させる理由は， 窒化チタンから成るビアホー ル用ハードマスク層 1 08 aを， フッ素化アモルファス力一ボン化 合物から成る層間絶縁膜 1 06とアルミニウム合金から成る上層配 線との間の密着層として利用することが主な理由である。 しかしながら， 余分なタングステン層 1 1 6およびバリアメタル 層 1 1 4を除去するに際して， より加工面を平坦化するために， C M P法を採用することがある。 かかる場合には， バリアメタル層 1 1 4とハ一ドマスク層 1 08 aが相互に金属同士であるため， 終点 検出が困難であるという問題が生じていた。 そこで， 本発明によれば， 第 1 の実施形態の応用例として， CM P法により， 余分なタングステン層 1 1 6およびバリアメタル層 1 1 4を除去するに際して， 図 2 ( a ) に示すように， さらに， ビア ホール用ハードマスク層 1 08 aをも除去する。 CM P法によれば， 窒化チタンなどの金属層からフッ素化アモルファスカーボン化合物 などの絶縁層に移行した場合に， トルク変化などを生じ， 終点検出 が容易であるとともに， 加工面の平坦化も可能である。 なお， 図 2 ( a) の工程に至る工程は， 図 1 ( a) 〜図 1 (e) に関連して説 明した工程とほぼ同様なので， 重複説明は省略する。 このようにして， 層間配線層 1 1 6 aが露出した層間絶縁膜 1 0 6に対して， 密着層 1 08 ' としてチタン， チダン化合物， タンタ ル， タンタル化合物などの金属層を形成した後， 上記第 1 の実施形 態と同様に， 上層配線構造を成すアルミニウム合金膜 1 1 8を形成 し， さらに， 図 2 ( b ), ( c ) に示すように， このアルミニウム合 金膜 1 1 8をタングステン膜などから成る上層配線用ハードマスク 1 20によりパターニングすることにより， 上記第 1 の実施の形態 にかかる半導体装置とほぼ同様の構造にかかる半導体装置を得るこ とができる。 なお， この方法によると密着層 1 08 ' を形成する必 要があるが， 製造工程が容易となるという利点を有するため， 実施 者は， 製造条件等に応じて， 図 1 ( a ) 〜図 1 ( e ) に示した工程， あるいは図 2 (a ) 〜 （ c ) に示す工程を適宜選択することが可能 である。
(2) 第 2の実施の形態 次に， 本発明にかかる半導体装置およびその製造方法を， ダマシ ン構造を有する半導体装置およびその製造方法に適用した第 2の実 施の形態について， 図 3 ( a) 〜 （g) を参照しながら説明する。 まず， 基板 200上に， 図 3 ( a ) に示すように， フッ素化ァモ ルファスカーボン化合物などから成る層間絶縁膜 202を C V D法 などにより形成する。 さらに， 層間絶縁膜 202上に， 配線用ハー ドマスクを構成する窒化チタン膜 204を形成する。 なお， 配線用 ハードマスクとしては， 窒化チタン膜 204に代えて， チタン膜や， タンタル膜や， 窒化タンタルなどのタンタル化合物膜を採用しても 良い。 さらに， 図 3 (b) に示すように， 窒化チタン膜 204上に フォ トレジス トパターン 206を形成し， これをエッチングマスク として， 窒化チタン膜 204をパターニングし， 本実施の形態にか かる配線用ハードマスク 204 aを形成する。 次いで， 配線用ハードマスク 204 aをマスクとして， 図 3 ( c ) に示すように， 層間絶縁膜 202に配線用溝 208を形成する。 さ らに， スパッタ処理又は CV D処理により， 配線用溝 208内面と 配線用ハードマスク 204 a表面に， 例えば窒化チタンから成るバ リアメタル 2 1 0を形成する。 なお， バリアメタル 2 1 0は， 配線 用ハードマスク 204 aと同様に， 例えばチタン膜や， タンタル膜 や， 窒化タンタルなどのタンタル化合物膜から構成することができ るが， かかる場合には， ハ一ドマスク 204 aとバリアメタル 2 1 0を同一の材料から構成することが好ましい。 次いで， 図 3 (d) に示すように， 導電性材料， 例えばタングス テン， タングステン合金， アルミニウム， アルミニウム合金， 銅， 銅合金などから成る金属層 2 1 2によって配線用溝 208を埋め込 む。 かかる埋め込み処理は， 成膜ガスとして有機アルミニウム化合 物と H 2から成る混合ガスなどを使用した C V D法や， スパッタ法 などを使用することができる。 その後， CM P処理により， 金属層 2 1 2およびバリアメタル 2 1 0を除去し， 配線用ハードマスク 204 aの表面で CM P処理を 停止させる。 これにより， 図 3 ( e ) に示すように， 配線用溝 2 0 8内に配線 2 1 2 aが形成される。 なお， CM P処理は， 例えば， アルミナスリラーと H 202から成る混合物などの酸化剤を用いて 行うことができる。 次いで， 層間絶縁膜 202上に形成された残余のハードマスク 2 04 aを， エッチング処理によリ除去するのであるが， その際には， 図 3 ( f ) に示すように， 配線 2 1 2 aの側部に残存しているバリ ァメタル 2 1 Oの露出部分もエッチングされ， 配線 2 1 2 aの上部 表面のみが， 層間絶縁膜 202の表面から突出する構成となる。 そして， プラズマ C V D法により， 図 3 ( g) に示すように， 配 線 2 1 2 aを覆うようにして， 層間絶縁膜 202の表面全体に S i Nから成るバリア層 （絶縁層） 2 1 4を形成する。 この際， 成膜ガ スには， S i H 4や， S i 2H 4や， S i C I 2H2に， N H4又はヒ ドラジンを添加した混合ガスを使用し， 1 T o r r〜 1 00 T o r rの圧力雰囲気で処理を行うことが可能である。 第 2の実施の形態にかかる半導体装置およびその製造方法は， 以 上のように構成されており， 上述した第 1 の実施の形態と同様に， エッチングマスクとして， 窒化チタンから成るハードマスク 204 aを使用するため， フッ素化アモルファスカーボン化合物から成る 層間絶縁膜 202を， 上記ダマシン構造を有する半導体装置に適用 した場合でも， 配線用溝 208を形成する際に高い選択比を確保可 能であるとともに， 配線用溝 208形成後に配線用ハードマスク 2 04 aの除去を容易に行うことができる。 なお上記第 2の実施の形態においては， 層間絶縁膜 202上に形 成された残余のハードマスク 204 aを， ェツチング処理によリ除 去した例を示したが， 本発明はかかる例に限定されない。 第 1 の実 施の形態と同様に， 層間絶縁膜 202上に形成された残余のハード マスク 204 aを， CM P法により除去することも可能である。 すでに説明したように， エッチングによリハードマスク 204 a を除去する構成では， 図 3 ( f ) に示すように， 配線 2 1 2 aの上 部表面が， 層間絶縁膜 202の表面から突出する構成となり， 表面 に凹凸が生じ， 後工程に不利な影響を与える場合があった。 しかし ながら， 本実施の形態のように， CM P法によりハードマスク 2 0 4 aを除去する構成を採用すれば， 配線 2 1 2 aの突出部も除去さ れ， 図 4 ( a ) に示すように， 加工面を平坦化することが可能であ る。 従って， 図 4 ( b ) に示すように， 配線 2 1 2 aおよび層間絶 縁膜 202上に， 平坦なバリァ層 （絶縁層） 2 1 4 ' を形成するこ とが可能である。 なお図 4 (a ) に至る工程については， 図 3 ( a ) 〜 （e ) に関連して説明した工程とほぼ同様なので詳細説明は省略 する。 ( 3) 第 3の実施の形態 次に， 本発明にかかる半導体装置およびその製造方法を， デュア ルダマシン構造を有する半導体装置およびその製造方法に適用した 第 3の実施の形態について， 図 5 ( a ) 〜 （ g) を参照しながら説 明する。 まず， 基板 300上にアルミニウムや銅などから成る金属膜を形 成し， この金属膜を所定のリソグラフ工程によリバターニングし， 下層配線 302を形成する。 さらに， 図 5 (a ) に示すように， 下 層配線 302を覆うように， フッ素化アモルファスカーボン化合物 から成る層間絶縁膜 304を形成する。 なお， 層間絶縁膜 304の 表面は， CM P処理により平坦化することが好ましい。 次いで， 反応性スパッタ処理を施すことにより， 層間絶縁膜 3 0 4上に， 上層配線用ハードマスクとしての窒化チタン膜 306を形 成する。 なお， 窒化チタン膜 306に代えて， チタン膜や， タンタ ル膜や， 窒化タンタルなどのタンタル化合物膜を上層配線用ハード マスクとして利用しても良い。 さらに， 図 5 ( b ) に示すように， 窒化チタン膜 3 0 6上に形成 されたフォ トレジス 卜パターン 3 0 8をエッチングマスクとして， 窒化チタン膜 3 0 6をパターニングし， 上層配線用ハードマスク 3 0 6 aを形成する。 次いで， 上層配線用ハードマスク 3 0 6 aをマ スクとして， 図 5 ( c ) に示すように， 層間絶縁膜 3 0 4に上層配 線用溝 3 1 0を形成する。 なお， 上層配線用溝 3 1 0は， すでに形 成されている下層配線 3 0 2に対してァライメン卜される。 次いで， 配線用溝 3 1 0内面に， 例えば窒化チタンから成る上層 配線溝用バリアメタル 3 1 2を形成する。 なお， 上層配線溝用バリ ァメタル 3 1 2は，上層配線用ハードマスク 3 0 6 aと同様の材料， 例えばチタン膜や， タンタル膜や， 窒化タンタルなどのタンタル化 合物膜から構成することができるが， かかる場合には， 上層配線用 ハードマスク 3 0 6 aと上層配線溝用バリアメタル 3 1 2は同一の 材料から構成することが好ましい。 次いで， 図 5 ( d ) に示すように， 配線用溝 3 1 0の下方に下層 配線 3 0 2と連通するビアホール 3 1 6を形成するためのビアホー ル用マスク 3 1 4をフォ トレジス卜で形成する。 そして， このビア ホール用マスク 3 1 4により， 配線用溝 3 1 0の下方の層間絶縁膜 3 0 4に下層配線 3 0 2と連通するビアホール 3 1 6をエッチング する。 さらに， ビアホール 3 1 6内に， 例えば窒化チタンから成る層間 配線溝用バリアメタル 3 1 8を成膜させ， 層間絶縁膜 3 0 4の露出 面を保護する。 なお， 層間配線溝用バリアメタル 3 1 8は， 上層配 線溝用バリァメタル 3 1 2や上層配線用ハードマスク 3 0 6 aと同 棟の材料， 例えばチタン膜や， タンタル膜や， 窒化タンタルなどの タンタル化合物膜から構成することができるが， かかる場合には， 上層配線用ハ一ドマスク 3 0 6 aや上層配線溝用バリアメタル 3 1 2と同一の材料から構成することが好ましい。 次いで， ビアホール 3 1 6および配線用溝 3 1 0を， C V D法な どにより， 配線材料， 例えばタングステン， タングステン合金， ァ ルミ二ゥム， アルミニウム合金， 銅， 銅合金などの金属層で埋め込 む。 その際の成膜ガスとしては， 有機系アルミニウム化合物と H 2 から成る混合ガスなどを使用する。 さらに， C M P処理を施すこと により， 図 5 ( f ) に示すように， 余分な余分な金属層および上層 配線溝用バリアメタル 3 1 2を除去する。 なお， C M P処理は， 上 層配線用ハードマスク 3 0 6 aの表面で停止する。 これにより， ビ ァホール 3 1 6内および配線用溝 3 1 0内に下層配線 3 0 2と導通 する上層配線および層間配線構造 3 2 0が形成される。 さらに， 層間絶縁膜 3 0 4上に残存している上層配線用ハードマ スク 3 0 6 aをエツチング処理により除去するのである力《， その際 には， 上層配線 3 2 0の側部に残存している上層配線溝用バリアメ タル 3 2 0の露出部分もエッチングされ， 上層配線 3 2 0の上部表 面のみが， 層間絶縁膜 3 0 4の表面から突出する構成となる。 次いで， 図 5 ( g ) に示すように， 層間絶縁膜 3 0 4の表面から 突出した上層配線 3 2 0と層間絶縁膜 3 0 4の露出面を覆うように， プラズマ C V D処理により， 例えば S i Nから成るバリア層 （絶縁 層） 3 2 2を形成することにより， デュアルダマシン構造の半導体 .
O 99/36954 PCT/JP99/00180 装置が形成される。 第 3の実施の形態にかかる半導体装置およびその製造方法は， 以 上のように構成されており， 上述した第 1 および第 2の実施の形態 と同様に， 窒化チタンから成るハードマスク 3 06 aをエッチング マスクとして， フッ素化アモルファスカーボン化合物膜から成る層 間絶縁膜 3 04に配線用溝 3 1 0を形成する際に， 高い選択比を確 保することが可能である。 なお上記第 3の実施の形態においては， 層間絶縁膜 304上に形 成された残余のハードマスク 306 aを， ェツチング処理によリ除 去した例を示したが， 本発明はかかる例に限定されない。 第 1 およ び第 2の実施の形態の応用例と同様に， 層間絶縁膜 304上に形成 された残余のハードマスク 306 aを， 余分な金属層および上層配 線溝用バリアメタル 3 1 2を除去する際に， 一緒に， CM P法によ リ除去することも可能である。 すでに説明したように， エッチングによりハードマスク 306 a を除去する構成では， 図 5 (g) に示すように， 配線 320の上部 表面が， 層間絶縁膜 304の表面から突出する構成となり， 表面に 凹凸が生じ， 後工程に不利な影響を与える場合があった。 しかしな がら， 本実施の形態のように， CM P法によりハードマスク 306 aを除去する構成を採用すれば， 配線 3 20の突出部も除去され， 図 6 (a) に示すように， 加工面を平坦化することが可能である。
従って， 図 6 ( b ) に示すように， 配線 32 0および層間絶縁膜 3 04上に， 平坦なバリア層 （絶縁層） 3 22 ' を形成することが可 能である。 なお， 図 6 ( a) に至る工程については， 図 5 (a ) 〜 ( f ) に関連して説明した工程とほぼ同様なので詳細説明は省略す る。
( 4 ) 第 4の実施の形態 次に， 本発明にかかる半導体装置およびその製造方法を， 他のデ ユアルダマシン構造を有する半導体装置およびその製造方法に適用 した第 7の実施の形態について， 図 7 ( a ) 〜 （d ) を参照しなが ら説明する。 なお図 7 ( a ) 〜 （d ) において， 紙面左側に示した ものは， 各工程の断面図であり， 紙面右側に示したものは， 各工程 の平面図である。 また， 上記第 3の実施の形態では， 層間絶縁膜 3 0 4に配線用溝 3 1 0よりも相対的に幅の小さいビアホール 3 1 6を形成するのに 対して， 本実施の形態にかかる半導体装置は， 層間絶縁膜 3 0 4に 配線用溝 3 1 0と略同幅のビアホールを形成することを特徴として いる。 また， 上記第 3の実施の形態にかかる図 5 ( a ) 〜図 5 ( c ) に対応する工程は， 本実施の形態においてもほぼ同様な構成なので 重複説明は省略する。 まず， 上述した図 5 ( a ) 〜図 5 ( c ) に対応する工程により， 下層配線 3 0 2上方の層間絶縁膜 3 0 4に配線用溝 3 1 0を形成し， この配線用溝 3 1 0の内面に上層配線溝用バリァメタル 3 1 2を形 成した後， 上層配線溝用バリア層 3 1 2上にビアホ一ル用フオ トレ ジス卜パターン 4 0 0を形成する。 その際に， 本実施の形態におい ては， 図 7 ( a ) に示すように， 上層配線溝 3 1 0のビアホール形 成位置のみならず， その周縁部にも開口が形成されたビアホール用 フォ トレジストパターン 4 0 0を用いる。 また， リソグラフィの精 度の関係から， 前記開口は上層配線溝 3 1 0の幅よりも広くなるよ ゔに形成される。 次いで， 配線用溝 3 1 0内に下層配線 3 0 2に連通するビアホ一 ル 4 0 2を異方性エッチングにより形成する。 その結果， 上記第 3 の実施の形態とは異なり， 層間絶縁膜 3 0 4に上層配線溝 3 1 0と 略同幅のビアホール 4 0 2が形成される。 次いで， 図 7 ( b ) に示 すように， 層間絶縁膜 3 0 4が露出するビアホール 4 0 2の内部側 壁面と下層配線 3 0 2表面に， 例えば窒化チタンから成る層間配線 溝用バリアメタル 4 0 4を， C V D処理により形成する。 なお， こ の層間配線溝用バリアメタル 4 0 4は， 上層配線溝用バリアメタル 3 1 2や上層配線用ハードマスク 3 0 6 aと同様の材料， 例えばチ タン膜や， タンタル膜や， 窒化タンタルなどのタンタル化合物膜か ら構成することができるが， かかる場合には， ハードマスク 3 0 6 aとバリアメタル 3 1 2と略同一の材料から構成することが好まし い。 このようにして形成されたビアホール 4 0 2内および上層配線用 溝 3 1 0内に， 導電性材料， 例えばタングステン， タングステン合 金， アルミニウム， アルミニウム合金， 銅， 銅合金などの金属層を， 例えば C V D処理により埋め込む。 そして， C M P処理により， 図 7 ( c ) に示すように， ハードマスク 3 0 6 a上に堆積した金属層 およびバリアメタル 3 1 2を除去する。 その際に， 本実施の形態に おいては， ハードマスク 3 0 6 aの表面でエッチング処理を停止す る。 これにより， ビアホール 4 0 2内および配線用溝 3 1 0内に下 層配線 3 0 2と導通する上層配線および層間配線 4 0 6が形成され る。 次いで， 層間絶縁膜 3 0 4上のハードマスク 3 0 6 aを除去する のであるが， その際には， 上層配線 4 0 6の側部に残存している上 層配線溝用バリアメタル 3 1 2の露出部分もエッチングされ， 上層 配線 4 0 6の上部表面のみが， 層間絶縁膜 3 0 4の表面から突出す る構成となる。 次いで， 図 7 ( d ) に示すように， 層間絶縁膜 3 0 4の表面から 突出した上層配線 4 0 6と層間絶縁膜 3 0 4の露出面を覆うように， プラズマ C V D処理により， 例えば S i Nから成るバリア層 （絶縁 層） 3 2 2を形成することにより， デュアルダマシン構造の半導体 装置が形成される。 第 4の実施の形態にかかる半導体装置およびその製造方法は， 以 上のように構成されており， リソグラフィ等の精度などにもかかわ らず， 上述の如く配線用溝 3 1 0と略同幅のビアホール 4 0 2を形 成することが可能なので， セルファラィメント型の層間配線構造を 提供することが可能であり， デュアルダマシン構造を有する半導体 装置の歩留りを向上させることができる。 なお上記第 4の実施の形態においては， 層間絶縁膜 3 0 4上に形 成された残余のハードマスク 3 0 6 aを， ェツチング処理によリ除 去した例を示したが， 本発明はかかる例に限定されない。 第 1〜第 3の実施の形態の応用例と同様に， 層間絶縁膜 3 0 4上に形成され た残余のハードマスク 3 0 6 aを， 余分な金属層および上層配線溝 用バリアメタル 3 1 2を除去する際に， 一緒に， C M P法により除 去することも可能である。 すでに説明したように， エッチングによリハ一ドマスク 3 0 6 a を除去する構成では， 図 7 ( d ) に示すように， 配線 4 0 6の上部 表面が， 層間絶縁膜 3 0 4の表面から突出する構成となり， 表面に 凹凸が生じ， 後工程に不利な影響を与える場合があった。 しかしな がら， 本実施の形態のように， C M P法によりハードマスク 3 0 6 aを除去する構成を採用すれば， 配線 4 0 6の突出部も除去され， 図 8 ( a ) に示すように， 加工面を平坦化することが可能である。 従って， 図 8 ( b ) に示すように， 配線 3 2 0および層間絶縁膜 3 0 4上に， 平坦なバリア層 （絶縁層） 3 2 2 ' を形成することが可 能である。 なお図 8 ( a )に至る工程については， 図 5 ( a ) 〜（ d ) および図 7 ( a ) ( b ) に関連して説明した工程とほぼ同様なので 重複説明は省略することにする。 以上， 本発明の好適な実施の形態について， 添付図面を参照しな がら説明したが， 本発明はかかる構成に限定されない。 特許請求の 範囲に記載された技術的思想の範疇において， 当業者であれば， 各 種の変更例および修正例に想到し得るものであり， それら変更例お よび修正例についても本発明の技術的範囲に属するものと了解され る。 例えば， 上記第 2〜第 4の実施の形態において， 配線用溝や， ビ ァホールおよび配線用溝を埋め込んだ後に， ハードマスク上に堆積 したバリアメタルおよび金属層を除去する構成を例に挙げて説明し たが， 本発明はかかる構成に限定されるものではなく， バリアメタ ル上に堆積した金属層のみを除去し， バリアメタルをハードマスク 上に残存させた場合でも本発明を実施することができる。 本発明によれば， アルミニウム又はアルミニウム合金から成る配 線材料層から配線構造を形成する場合には， タングステン又はタン グステン合金から成るマスクを使用し， またフッ素化アモルファス カーボン化合物から成る層間絶縁膜に配線用開口を形成する場合に は，窒化チタンや窒化タンタルなどから成るマスクを使用するため， 従来のフォ 卜レジストバタ一ンゃシリコン化合物から成るマスクを 使用する場合よりも， 選択比を大幅に向上させることができる。 ま た， かかるマスクは， 導電性材料から形成されるため， 配線構造の 一部として使用することができるとともに， 配線構造間に残された 場合でも， その配線構造間の静電容量を低下させることができる。 その結果， かかるマスクを除去する必要がないため， スループッ ト を向上させることができるとともに， 難エッチング性材料から成る マスクを除去するための過剰なエッチング処理によリ， 半導体装置 に損傷を与えることがない。 さらに， 配線構造上にマスクを残して おくことで， かかる配線構造を保護することができる。 産業上の利用の可能性 本発明は， 半導体装置およびその製造方法に利用可能であり， 特 にアルミニウムまたはアルミニウム合金から成る配線構造を有する 単層または複数層の配線構造を有する半導体装置およびその製造方 法に利用可能である。

Claims

請求の範囲
( 1 ) アルミニウムまたはアルミニウム合金から成る配線構造を 有する半導体装置の製造方法であって ：
アルミニウムまたはアルミニウム合金から成る配線材料層を形成 する工程と ；
前記配線材料層上に， タングステンまたはタングステン合金から 成る配線パターン用マスクを形成する工程と ；
前記配線パターン用マスクにより前記配線材料層をパターニング して配線構造を形成する工程と ；
を含むことを特徴とする， 半導体装置の製造方法。
( 2 ) 下層配線構造と， 上層配線構造と， 有機系低誘電率化合物 から成る層間絶縁膜と， 前記層間絶縁膜を貫通して前記下層配線構 造と前記上層配線構造とを導通する層間配線構造とを備えた半導体 装置の製造方法であって ：
前記層間絶縁膜上に， チタン， チタン化合物， タンタル， タンタ ル化合物から成る群から選択された任意の材料から成る層間配線パ ターン用マスクを形成する工程と ；
前記層間配線パターン用マスクにより前記層間絶縁膜をパター二 ングして， 前記層間配線構造が形成されるビアホールを形成するェ 程と ；
を含むことを特徴とする， 半導体装置の製造方法。
( 3 ) さらに， 前記ビアホール内に， タングステン， タングス亍 ン合金， アルミニウム， アルミニウム合金， 銅， 銅合金から成る群 から選択された任意の材料から成る層間配線構造を形成する工程を 含むことを特徴とする， 請求項 2に記載の半導体装置の製造方法
( 4 ) 下層配線構造と， 上層配線構造と， 層間絶縁膜と， 前記層 間絶縁膜を貫通して前記下層配線構造と前記上層配線構造とを連通 する層間配線構造とを備えた半導体装置の製造方法であって ： アルミニウムまたはアルミニウム合金から成る下層配線材料層を 形成する工程と ：
前記下層配線材料層上に， タングステンまたはタングステン合金 から成る下層配線パターン用マスクを形成する工程と ；
前記下層配線パターン用マスクによリ前記下層配線材料層をパタ 一二ングして， 所望の下層配線構造を形成する工程と ；
前記下層配線パターン用マスクを除去せずに， 前記下層配線構造 および前記配線パターン用マスクを有機系低誘電率化合物から成る 層間絶縁膜により被覆する工程と ；
前記層間絶縁膜上に， チタン， チタン化合物， タンタル， タンタ ル化合物から成る群から選択された任意の材料から成る層間配線パ ターン用マスクを形成する工程と ：
前記層間配線パターン用マスクによリ前記層間絶縁膜をパター二 ングして， 前記層間配線構造が形成されるビアホールを形成するェ 前記ビアホール内に， タングステン， タングステン合金， アルミ 二ゥム， アルミニウム合金， 銅， 銅合金から成る群から選択された 任意の材料から成る層間配線構造を形成する工程と ：
前記層間配線構造に導通する上層配線構造を形成する工程と ： を含むことを特徴とする， 半導体装置の製造方法。 ( 5 ) 前記上層配線構造を形成する工程は ： 前記層間配線パターン用マスクを除去せずに， 前記層間配線バタ ーン用マスクおよび前記層間配線構造の露出面に， アルミニウムま たはアルミニウム合金から成る上層配線材料層を形成する工程と ： 前記上層配線材料層をパターニングして， 所望の上層配線構造を 形成する工程と ；
を含むことを特徴とする， 請求項 4に記載の半導体装置の製造方 法。
( 6 ) 前記上層配線構造を形成する工程は ：
前記層間配線パターン用マスクを C M P法により除去して， 前記 層間絶縁膜を露出させ平坦化する工程と ；
前記層間絶縁膜上に， チタン， チタン化合物， タンタル， タンタ ル化合物から成る群から選択された任意の材料から成る密着層を形 成する工程と ；
前記密着層上に， アルミニウムまたはアルミニウム合金から成る 上層配線材料層を形成する工程と ；
前記上層配線材料層をパターニングして， 所望の上層配線構造を 形成する工程と ；
を含むことを特徴とする， 請求項 4に記載の半導体装置の製造方 法。 ( 7 ) ダマシン構造を有する半導体装置の製造方法であって ： 有機系低誘電率化合物から成る絶縁膜上に， チタン， チタン化合 物ノ化合物， タンタル， タンタル化合物 化合物から成る群から選 択された任意の材料から成る配線パターン用マスクを形成する工程 前記配線パターン用マスクにより前記絶縁膜をパターニングして， 前記配線構造が形成される配線溝を形成する工程と ；
前記保護膜が形成された前記配線溝内に， タングステン， タンダ ステン合金， アルミニウム， アルミニウム合金， 銅， 銅合金から成 る群から選択された任意の材料から成る配線構造を形成する工程 と ；
を含むことを特徴とする， 半導体装置の製造方法
( 8 ) さらに， 前記配線パターン用マスクが露出するまで， 前記 配線構造の露出部を C M P法により除去する工程と ；
前記配線パターン用マスクをエッチング法によリ除去する工程 と ：
前記配線構造および前記絶縁膜の露出部を覆うように保護層を形 成する工程と ：
を含むことを特徴とする， 請求項 7に記載の半導体装置の製造方 法。 ( 9 ) さらに， 前記保護膜， 前記配線構造の露出部および前記配 線パターン用マスクを， C M P法により除去して， 前記絶縁膜を露 出させ平坦化する工程と ：
前記配線構造および前記絶縁膜の露出部を覆うように保護層を形 成する工程と ；
を含むことを特徴とする， 請求項 7に記載の半導体装置の製造方 法。
( 1 0 ) デュアルダマシン構造を有する半導体装置の製造方法で あって ：
下層配線構造を形成する工程と ： 前記下層配線構造を， 有機系低誘電率化合物から成る層間絶縁膜 によリ被覆する工程と ；
前記層間絶縁膜上に， チタン， チタン化合物ノ化合物， タンタル， タンタル化合物 化合物から成る群から選択された任意の材料から 成る上層配線パターン用マスクを形成する工程と ：
前記上層配線パターン用マスクをマスクとして， 前記層間絶縁膜 に上層配線用溝を形成する工程と ；
層間配線パターン用マスクを形成する工程と ；
前記層間配線パターン用マスクをマスクとして， 前記上層配線用 溝の下方に前記下層配線と連通するビアホールを形成する工程と ； 前記ビアホールおよび前記上層配線用溝内に， タングステン， タ ングステン合金， アルミニウム， アルミニウム合金， 銅， 銅合金か ら成る群から選択された任意の材料から成る層間配線構造および上 層配線構造を形成する工程と ；
を含むことを特徴とする， 半導体装置の製造方法
( 1 1 ) 前記層間配線パターン用マスクは， 前記上層配線構造よ リも狭い幅の前記層間配線構造を形成するように， 前記上層配線溝 側壁部にも形成されることを特徴とする， 請求項 1 0に記載の半導 体装置の製造方法。 ( 1 2 ) 前記層間配線パターン用マスクは， 前記上層配線構造と 略同一幅の前記層間配線構造を形成するように， 前記上層配線溝の 幅よりも広く形成されることを特徴とする， 請求項 1 0に記載の半 導体装置の製造方法。
( 1 3 ) さらに， 前記ビアホールおよび前記上層配線用溝内に層 間配線構造および上層配線構造を形成する前に， 前記上層配線用溝 およびビアホールの層間絶縁膜露出部に， チタン， チタン化合物， タンタル， タンタル化合物から成る群から選択された任意の材料か ら成る保護膜を形成する工程を含むことを特徴とする， 請求項 1 2 に記載の半導体装置の製造方法。
( 1 4) 前記保護膜と前記層間配線パターン用マスクは同一材料 から成ることを特徴とする， 請求項 1 3に記載の半導体装置の製造 方法。
( 1 5) さらに， 前記上層配線パターン用マスクが露出するまで， 前記上層配線構造の露出部を， CM P法により除去する工程と ； 前記上層配線パターン用マスクをエッチング法によリ除去するェ 程と ：
前記上層配線構造および前記層間絶縁膜の露出部を覆うように絶 縁層を形成する工程と ；
を含むことを特徴とする， 請求項 1 0に記載の半導体装置の製造 方法。
( 1 6) さらに， 前記絶縁膜が露出するまで， 前記保護膜， 前記 上層配線構造の露出部および前記上層配線パターン用マスクを， C MP法により除去する工程と ；
前記上層配線構造および前記層間絶縁膜の露出部を覆うように絶 縁層を形成する工程と ；
を含むことを特徴とする， 請求項 1 0に記載の半導体装置の製造 方法。
( 1 7) 下層配線構造と， 上層配線構造と， 有機系低誘電率化合 物から成る層間絶縁膜と， 前記層間絶縁膜を貫通して前記下層配線 構造と前記上層配線構造とを導通する層間配線構造とを有する半導 体装置において ：
前記層間配線構造は， タングステン， タングステン合金， アルミ 二ゥム， アルミニウム合金， 銅， 銅合金から成る群から選択された 任意の材料から成り ；
前記下層配線構造は， アルミニウム又はアルミニウム合金から成 り ；
前記下層配線構造上には， タングステン又はタングステン合金か ら成る配線パターン用マスク層が形成され；
前記層間配線構造と前記下層配線構造とは， 前記配線パターン用 マスク層を介して接続されることを特徴とする， 半導体装置。
( 1 8 ) 前記配線パターン用マスク層と前記層間配線構造の間に は， チタンと， チタン化合物と， タンタルと， タンタル化合物から 成る群から選択された任意の材料から成る保護層が形成されること を特徴とする， 請求項 1 7に記載の半導体装置。
( 1 9 ) 下層配線構造と， 前記下層配線構造を覆う有機系低誘電 率化合物から成る層間絶縁膜上に形成される上層配線構造と， 前記 層間絶縁膜を貫通して前記下層配線構造と前記上層配線構造を接続 する層間配線構造とを有する半導体装置において ：
前記層間配線構造は， タングステン， タングステン合金， アルミ 二ゥム， アルミニウム合金， 銅， 銅合金から成る群から選択された 任意の材料から成り ；
前記上層配線構造は， アルミニウム又はアルミニウム合金から成 り ； 前記層間配線構造と前記上層配線構造とは， 直接接続されること を特徴とする， 半導体装置。
( 2 0 ) 前記層間配線構造と前記上層配線構造との間の少なく と も前記層間配線構造と前記上層配線構造が直接接続される部分以外 には， チタンと， チタン化合物と， タンタルと， タンタル化合物か ら成る群から選択された任意の材料から成る層間配線構造用開口パ ターン用マスク層が存在することを特徴とする， 請求項 1 9に記載 の半導体装置。
O 99/36954 補正書の請求の範囲 PCT/JP99/00180
[1 999年 6月 1 4日 （1 4. 06. 99) 国際事務局受理：出願当
初の請求の範囲 1 , 2， 3， 7-9, 1 9及び 20は取り下げられた；
-出願当初の請求の範囲 5, 6, 1 1 - 1 6及び 1 8は捕正された；他の
請求の範囲は変更なし。 （5頁)]
( 1 ) (補正後） 下層配線構造と， 上層配線構造と， 層間絶縁膜 と， 前記層間絶縁膜を貫通して前記下層配線構造と前記上層配線構 造とを連通する層間配線構造とを備えた半導体装置の製造方法であ つて ：
アルミニウムまたはアルミニウム合金から成る下層配線材料層を 形成する工程と ；
前記下層配線材料層上に， タングステンまたはタングステン合金 から成る下層配線パターン用マスクを形成する工程と ：
前記下層配線パターン用マスクによリ前記下層配線材料層をバタ 一二ングして， 所望の下層配線構造を形成する工程と ；
前記下層配線パターン用マスクを除去せずに， 前記下層配線構造 および前記配線パターン用マスクを有機系低誘電率化合物から成る 層間絶縁膜により被覆する工程と ：
前記層間絶縁膜上に， チタン， チタン化合物， タンタル， タンタ ル化合物から成る群から選択された任意の材料から成る層間配線パ ターン用マスクを形成する工程と ；
前記層間配線パターン用マスクによリ前記層間絶緣膜をパター二 ングして， 前記層間配線構造が形成されるビアホールを形成するェ 程と ：
前記ビアホール内に， タングステン， タングステン合金， アルミ 二ゥム， アルミニウム合金， 銅， 銅合金から成る群から選択された 任意の材料から成る層間配線構造を形成する工程と ；
前記層間配線構造に導通する上層配線構造を形成する工程と ； を含むことを特徴とする， 半導体装置の製造方法。
補正された¾紙 (条約第 19条) ( 2 ) (補正後） 前記上層配線構造を形成する工程は ：
前記層間配線パターン用マスクを除去せずに， 前記層間配線バタ ーン用マスクおよび前記層間配線構造の露出面に， アルミニウムま たはアルミニウム合金から成る上層配線材料層を形成する工程と ： 前記上層配線材料層をパターニングして， 所望の上層配線構造を 形成する工程と ：
を含むことを特徴とする， 請求項 1 に記載の半導体装置の製造方 法。
( 3 ) (補正後） 前記上層配線構造を形成する工程は ：
前記層間配線パターン用マスクを C M P法により除去して， 前記 層間絶縁膜を露出させ平坦化する工程と ；
前記層間絶縁膜上に， チタン， チタン化合物， タンタル， タンタ ル化合物から成る群から選択された任意の材料から成る密着層を形 成する工程と ；
前記密着層上に， アルミニウムまたはアルミニウム合金から成る 上層配線材料層を形成する工程と ：
前記上層配線材料層をパターニングして， 所望の上層配線構造を 形成する工程と ；
を含むことを特徴とする， 請求項 1 に記載の半導体装置の製造方 法。
( 4 ) (補正後） デュアルダマシン構造を有する半導体装置の製 造方法であって ：
下層配線構造を形成する工程と ；
前記下層配線構造を， 有機系低誘電率化合物から成る層間絶縁膜 により被覆する工程と ；
補正された用紙 （条約第 19条） 前記層間絶縁膜上に， チタン， チタン化合物， タンタル， タンタ ル化合物から成る群から選択された任意の材料から成る上層配線パ ターン用マスクを形成する工程と ；
前記上層配線パターン用マスクをマスクとして， 前記層間絶縁膜 に上層配線用溝を形成する工程と ；
前記上層配線溝上に， チタン， チタン化合物， タンタル， タンタ ル化合物から成る群から選択された任意の材料から成る保護膜を形 成する工程と ；
層間配線パターン用マスクを形成する工程と ；
前記層間配線パターン用マスクをマスクとして， 前記上層配線用 溝の下方に前記下層配線と連通するビアホールを形成する工程と ； 前記ビアホールおよび前記上層配線用溝内に， タングステン， タ ングステン合金， アルミニウム， アルミニウム合金， 銅， 銅合金か ら成る群から選択された任意の材料から成る層間配線構造および上 層配線構造を形成する工程と ；
を含むことを特徴とする， 半導体装置の製造方法。
( 5 ) (補正後） 前記層間配線パターン用マスクは， 前記上層配 線構造よリも狭い幅の前記層間配線構造を形成するように， 前記上 層配線溝側壁部にも形成されることを特徴とする， 請求項 4に記載 の半導体装置の製造方法。
( 6 ) (補正後） 前記層間配線パターン用マスクは， 前記上層配 線構造と略同一幅の前記層間配線構造を形成するように， 前記上層 配線溝の幅よリも広く形成されることを特徴とする， 請求項 4に記 載の半導体装置の製造方法。
補正され 条約第 19条)
( 7 ) (補正後） さらに， 前記ビアホールおよび前記上層配線用 溝内に層間配線構造および上層配線構造を形成する前に， 前記上層 配線用溝およびビアホールの層間絶縁膜露出部に， チタン， チタン 化合物， タンタル， タンタル化合物から成る群から選択された任意 の材料から成る保護膜を形成する工程を含むことを特徴とする， 請 求項 6に記載の半導体装置の製造方法。
( 8 ) (補正後） 前記保護膜と前記層間配線パターン用マスクは 同一材料から成ることを特徴とする， 請求項 1に記載の半導体装置 の製造方法。 ( 9 ) (補正後） さらに， 前記上層配線パターン用マスクが露出 するまで， 前記上層配線構造の露出部を， C M P法により除去する 工程と ：
前記上層配線パターン用マスクをエッチング法によリ除去するェ 程と ；
前記上層配線構造および前記層間絶縁膜の露出部を覆うように絶 縁層を形成する工程と ；
を含むことを特徴とする， 請求項 4に記載の半導体装置の製造方 法。
( 1 0 ) (補正後） さらに， 前記絶縁膜が露出するまで， 前記保 護膜， 前記上層配線構造の露出部および前記上層配線パターン用マ スクを， C M P法により除去する工程と ：
前記上層配線構造および前記層間絶縁膜の露出部を覆うように絶 縁層を形成する工程と ；
を含むことを特徴とする， 請求項 4に記載の半導体装置の製造方
補正された用紙 （条約第 19条） 法。
( 1 1 ) (補正後） 下層配線構造と， 上層配線構造と， 有機系低 誘電率化合物から成る層間絶縁膜と， 前記層間絶縁膜を貫通して前 記下層配線構造と前記上層配線構造とを導通する層間配線構造とを 有する半導体装置において ：
前記層間配線構造は， タングステン， タングステン合金， アルミ 二ゥム， アルミニウム合金， 銅， 銅合金から成る群から選択された 任意の材料から成り ；
前記下層配線構造は， アルミニウム又はアルミニウム合金から成 リ ；
前記下層配線構造上には， タングステン又はタングステン合金か ら成る配線パターン用マスク層が形成され ；
前記層間配線構造と前記下層配線構造とは， 前記配線パターン用 マスク層を介して接続されることを特徴とする， 半導体装置。
( 1 2 ) (補正後） 前記配線パターン用マスク層と前記層間配線 構造の間には， チタンと， チタン化合物と， タンタルと， タンタル 化合物から成る群から選択された任意の材料から成る保護層が形成 されることを特徴とする， 請求項 1 1 に記載の半導体装置。
( 1 3 ) 削除
¾正された用紙 (条約第 19条)
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2001009937A1 (en) * 1999-08-02 2001-02-08 Infineon Technologies North America Corp. Tungsten hard mask for dry etching aluminum-containing layers
JP2014033186A (ja) * 2012-07-09 2014-02-20 Tokyo Electron Ltd カーボン膜の成膜方法および成膜装置
JP2017085093A (ja) * 2015-10-29 2017-05-18 株式会社半導体エネルギー研究所 半導体装置の作製方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0513593A (ja) * 1991-07-08 1993-01-22 Sanyo Electric Co Ltd 半導体装置の製造方法
JPH05136103A (ja) * 1991-11-14 1993-06-01 Hitachi Ltd エツチング方法
JPH07201992A (ja) * 1993-12-27 1995-08-04 Nec Corp 半導体装置の製造方法
JPH08264648A (ja) * 1995-03-23 1996-10-11 Nec Corp 半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0513593A (ja) * 1991-07-08 1993-01-22 Sanyo Electric Co Ltd 半導体装置の製造方法
JPH05136103A (ja) * 1991-11-14 1993-06-01 Hitachi Ltd エツチング方法
JPH07201992A (ja) * 1993-12-27 1995-08-04 Nec Corp 半導体装置の製造方法
JPH08264648A (ja) * 1995-03-23 1996-10-11 Nec Corp 半導体装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2001009937A1 (en) * 1999-08-02 2001-02-08 Infineon Technologies North America Corp. Tungsten hard mask for dry etching aluminum-containing layers
JP2014033186A (ja) * 2012-07-09 2014-02-20 Tokyo Electron Ltd カーボン膜の成膜方法および成膜装置
JP2017085093A (ja) * 2015-10-29 2017-05-18 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2022009531A (ja) * 2015-10-29 2022-01-14 株式会社半導体エネルギー研究所 半導体装置の作製方法

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