JP2022009531A - 半導体装置の作製方法 - Google Patents

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Abstract

【課題】配線間リークを抑制する半導体装置の作製方法を提供する。【解決手段】方法は、基板上に形成した第１の導電体１２上に第１の絶縁体１４ａを成膜し、その上に第１のハードマスク１６ａを成膜し、その上に第１の開口１３ａを有する第１のレジストマスク１８を形成した後、第１のハードマスクをエッチングして第２の開口１３ｂを有する第２のハードマスク１６ｂを形成し、それを用いて第１の絶縁体をエッチングして第３の開口を有する第２の絶縁体を形成し、第２の開口及び第３の開口を埋め込むように第２の導電体を成膜し、第２のハードマスク及び第２の導電体に研磨処理を行って第３の開口に埋め込まれた第３の導電体を形成し、その上に第４の導電体を成膜し、その上にパターン形成された第２のレジストマスクを形成した後、第４の導電体をドライエッチングすることで第５の導電体を形成する。第２のハードマスクは、ドライエッチング可能である。【選択図】図１

Description

本発明は、例えば、トランジスタ及び半導体装置に関する。又は、本発明は、例えば、
トランジスタ及び半導体装置の製造方法に関する。又は、本発明は、例えば、表示装置、
発光装置、照明装置、蓄電装置、記憶装置、プロセッサ、電子機器に関する。又は、表示
装置、液晶表示装置、発光装置、記憶装置、電子機器の製造方法に関する。又は、表示装
置、液晶表示装置、発光装置、記憶装置、電子機器の駆動方法に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明
の一態様の技術分野は、物、方法、又は、製造方法に関するものである。又は、本発明の
一態様は、プロセス、マシン、マニュファクチャ、又は、組成物（コンポジション・オブ
・マター）に関するものである。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装
置全般を指す。表示装置、発光装置、照明装置、電気光学装置、半導体回路及び電子機器
は、半導体装置を有する場合がある。
電子機器を構成するＣＰＵ、メモリなどの様々な集積回路（ＩＣ）において、シリコン
からなるトランジスタが広く用いられている。電子機器の高性能化、小型化、軽量化に伴
い、集積回路は高集積化され、トランジスタのサイズは微細化している。これに従って、
トランジスタ作製のプロセスルールも、４５ｎｍ、３２ｎｍ、２２ｎｍと年々小さくなっ
ている。
このように、トランジスタ作製のプロセスルールが小さくなることにより、配線間で発
生するリーク電流などが問題になっている。
また、近年では、酸化物半導体（代表的にはＩｎ－Ｇａ－Ｚｎ酸化物）を用いたトラン
ジスタの開発が活発化しており、集積回路などにも用いられている。酸化物半導体の歴史
は古く、１９８８年には、結晶Ｉｎ－Ｇａ－Ｚｎ酸化物を半導体素子へ利用することが開
示されている（特許文献１参照。）。また、１９９５年には、酸化物半導体を用いたトラ
ンジスタが発明されており、その電気特性が開示されている（特許文献２参照。）。
特開昭６３－２３９１１７ 特表平１１－５０５３７７
配線間リークを抑制することができる半導体装置を提供することを課題の一とする。又
は、工程を増やすことなく、配線間リークを抑制することができる半導体装置を提供する
ことを課題の一とする。又は、配線間リークを抑制することができる、酸化物半導体が設
けられた半導体装置を提供することを課題の一とする。又は、微細加工を施された半導体
装置を提供することを課題の一とする。
又は、該半導体装置を有するモジュールを提供することを課題の一とする。又は、該半
導体装置、又は該モジュールを有する電子機器を提供することを課題の一とする。又は、
新規な半導体装置を提供することを課題の一とする。又は、新規なモジュールを提供する
ことを課題の一とする。又は、新規な電子機器を提供することを課題の一とする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の
一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課
題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、
図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
（１）
本発明の一態様は、基板上に設けられた半導体を有する半導体装置の作製方法において
、基板の上に第１の導電体を形成し、第１の導電体の上に第１の絶縁体を成膜し、第１の
絶縁体の上に第１のハードマスクを成膜し、第１のハードマスクの上に第１の開口を有す
る第１のレジストマスクを形成し、第１のレジストマスクを用いて、第１のハードマスク
をエッチングして第２の開口を有する第２のハードマスクを形成し、第２のハードマスク
を用いて、第１の絶縁体をエッチングして第３の開口を有する第２の絶縁体を形成し、第
２の開口及び第３の開口を埋め込むように第２の導電体を成膜し、第２のハードマスク及
び第２の導電体に研磨処理を行って、第３の開口に埋め込まれた第３の導電体を形成し、
第２の絶縁体及び第３の導電体の上に第４の導電体を成膜し、第４の導電体の上にパター
ン形成された第２のレジストマスクを形成し、第２のレジストマスクを用いて、第４の導
電体をエッチングガスを用いてエッチングすることで第５の導電体を形成し、第２のレジ
ストマスクを除去し、第２のハードマスクは、エッチングガスを用いてエッチングするこ
とが可能である半導体装置の作製方法である。
（２）
本発明の他の一態様は、（１）において、第２のハードマスクと第４の導電体が同種の
金属元素を有する半導体装置の作製方法である。
（３）
本発明の他の一態様は、（１）において、第１のハードマスクは、第３のハードマスク
と、第３のハードマスクの上に形成された第４のハードマスクと、を有し、第３のハード
マスクは導電体であり、第４のハードマスクは絶縁体である半導体装置の作製方法である
。
（４）
本発明の他の一態様は、（３）において、第３のハードマスクと第４の導電体が同種の
金属元素を有する半導体装置の作製方法である。
（５）
本発明の他の一態様は、（１）において、第４の導電体は複数の導電体の積層であり、
第４の導電体の最も下の層の導電体と第２のハードマスクは、エッチングガスを用いてエ
ッチングすることが可能である半導体装置の作製方法である。
（６）
本発明の他の一態様は、（５）において、第２のハードマスクと第４の導電体の最も下
の層の導電体が同種の金属元素を有する半導体装置の作製方法である。
（７）
本発明の他の一態様は、半導体基板上に設けられた酸化物半導体を有する半導体装置の
作製方法において、半導体基板の上に第１の導電体を成膜し、第１の導電体の上に第１の
絶縁体を成膜し、第１の絶縁体の上に第１のハードマスクを成膜し、第１のハードマスク
の上に第１の開口を有する第１のレジストマスクを形成し、第１のレジストマスクを用い
て、第１のハードマスクをエッチングして第２の開口を有する第２のハードマスクを形成
し、第２のハードマスクを用いて、第１の絶縁体をエッチングして第３の開口を有する第
２の絶縁体を形成し、第２の開口及び第３の開口を埋め込むように第２の導電体を成膜し
、第２のハードマスク及び第２の導電体に研磨処理を行って、第３の開口に埋め込まれた
第３の導電体を形成し、第２の絶縁体及び第３の導電体の上に第４の導電体を成膜し、第
４の導電体の上にパターン形成された第２のレジストマスクを形成し、第２のレジストマ
スクを用いて、第４の導電体を第１のエッチングガスを用いてエッチングすることで第５
の導電体を形成し、第２のレジストマスクを除去し、第２のハードマスクは、第１のエッ
チングガスを用いてエッチングすることが可能であり、第５の導電体の上に酸化物半導体
を成膜し、酸化物半導体の上に第６の導電体を形成し、第６の導電体の上に第３の絶縁体
を成膜し、第３の絶縁体の上に第３のハードマスクを成膜し、第３のハードマスクの上に
第４の開口を有する第３のレジストマスクを形成し、第３のレジストマスクを用いて、第
３のハードマスクをエッチングして第５の開口を有する第４のハードマスクを形成し、第
４のハードマスクを用いて、第３の絶縁体をエッチングして第６の開口を有する第４の絶
縁体を形成し、第５の開口及び第６の開口を埋め込むように第７の導電体を成膜し、第４
のハードマスク及び第７の導電体に研磨処理を行って、第６の開口に埋め込まれた第８の
導電体を形成し、第４の絶縁体及び第８の導電体の上に第９の導電体を成膜し、第９の導
電体の上にパターン形成された第４のレジストマスクを形成し、第４のレジストマスクを
用いて、第９の導電体を第２のエッチングガスを用いてエッチングすることで第１０の導
電体を形成し、第４のレジストマスクを除去し、第４のハードマスクは、第２のエッチン
グガスを用いてエッチングすることが可能であり、第１０の導電体の融点は、第５の導電
体の融点より低い半導体装置の作製方法である。
（８）
本発明の他の一態様は、（７）において、第２のハードマスクと第４の導電体が同種の
金属元素を有し、第４のハードマスクと第９の導電体が同種の金属元素を有する半導体装
置の作製方法である。
（９）
本発明の他の一態様は、（７）において、第１のハードマスクは、第５のハードマスク
と、第５のハードマスクの上に形成された第６のハードマスクと、を有し、第５のハード
マスクは、金属元素を含み、第６のハードマスクは、絶縁体を含み、第３のハードマスク
は、第７のハードマスクと、第７のハードマスクの上に形成された第８のハードマスクと
、を有し、第７のハードマスクは導電体であり、第８のハードマスクは絶縁体である半導
体装置の作製方法である。
（１０）
本発明の他の一態様は、（９）において、第５のハードマスクと第４の導電体が同種の
金属元素を有し、第７のハードマスクと第９の導電体が同種の金属元素を有する半導体装
置の作製方法である。
（１１）
本発明の他の一態様は、（７）において、第４の導電体は複数の導電体の積層であり、
第４の導電体の最も下の層の導電体と第２のハードマスクは、第１のエッチングガスを用
いてエッチングすることが可能であり、第９の導電体は複数の導電体の積層であり、第９
の導電体の最も下の層の導電体と第４のハードマスクは、第２のエッチングガスを用いて
エッチングすることが可能である半導体装置の作製方法である。
（１２）
本発明の他の一態様は、（１１）において、第２のハードマスクと第４の導電体の最も
下の層の導電体が同種の金属元素を有し、第４のハードマスクと第９の導電体の最も下の
層の導電体が同種の金属元素を有する半導体装置の作製方法である。
配線間リークを抑制することができる半導体装置を提供することができる。又は、工程
を増やすことなく、配線間リークを抑制することができる半導体装置を提供することがで
きる。又は、配線間リークを抑制することができる、酸化物半導体が設けられた半導体装
置を提供することができる。又は、微細加工を施された半導体装置を提供することができ
る。
又は、該半導体装置を有するモジュールを提供することができる。又は、該半導体装置
、又は該モジュールを有する電子機器を提供することができる。又は、新規な半導体装置
を提供することができる。又は、新規なモジュールを提供することができる。又は、新規
な電子機器を提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の
一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書
、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項
などの記載から、これら以外の効果を抽出することが可能である。
本発明の一態様に係る半導体装置の作製方法を説明する断面図及び上面図。 本発明の一態様に係る半導体装置の作製方法を説明する断面図及び上面図。 本発明の一態様に係る半導体装置の作製方法を説明する断面図及び上面図。 本発明の一態様に係る半導体装置の作製方法を説明する断面図及び上面図。 従来の半導体装置を説明する断面図及び上面図。 本発明の一態様に係る半導体装置の作製方法を説明する断面図及び上面図。 本発明の一態様に係る半導体装置の作製方法を説明する断面図及び上面図。 本発明の一態様に係る半導体装置の作製方法を説明する断面図及び上面図。 本発明の一態様に係る半導体装置の構成を説明する模式図。 本発明の一態様に係る半導体装置の構成を説明する模式図。 本発明の一態様に係る半導体装置の構成を説明する断面図。 本発明の一態様に係る半導体装置の構成を説明する断面図。 本発明の一態様に係る半導体装置の構成を説明する断面図。 本発明の一態様に係る半導体装置の構成を説明する断面図。 本発明の一態様に係る半導体装置の作製方法を説明する断面図及び上面図。 本発明の一態様に係る半導体装置の作製方法を説明する断面図及び上面図。 本発明の一態様に係る半導体装置の作製方法を説明する断面図及び上面図。 本発明の一態様に係る半導体装置の作製方法を説明する断面図及び上面図。 本発明の一態様に係る半導体装置の作製方法を説明する断面図及び上面図。 本発明の一態様に係る酸化物半導体の原子数比の範囲を説明する図。 ＩｎＭＺｎＯ４の結晶を説明する図。 酸化物半導体の積層構造におけるバンド図。 ＣＡＡＣ－ＯＳ及び単結晶酸化物半導体のＸＲＤによる構造解析を説明する図、並びにＣＡＡＣ－ＯＳの制限視野電子回折パターンを示す図。 ＣＡＡＣ－ＯＳの断面ＴＥＭ像、及び平面ＴＥＭ像、並びにその画像解析像。 ｎｃ－ＯＳの電子回折パターンを示す図、及びｎｃ－ＯＳの断面ＴＥＭ像。 ａ－ｌｉｋｅ ＯＳの断面ＴＥＭ像。 Ｉｎ－Ｇａ－Ｚｎ酸化物の電子照射による結晶部の変化を示す図。 本発明の一態様に係る半導体装置を示す回路図。 本発明の一態様に係る記憶装置を示す回路図。 本発明の一態様に係る記憶装置を示す回路図。 本発明の一態様を説明するための回路図及びタイミングチャート。 本発明の一態様を説明するためのグラフ及び回路図。 本発明の一態様を説明するための回路図及びタイミングチャート。 本発明の一態様を説明するための回路図及びタイミングチャート。 本発明の一態様を説明するためのブロック図、回路図及び波形図。 本発明の一態様を説明するための回路図及びタイミングチャート。 本発明の一態様を説明するための回路図。 本発明の一態様を説明するための回路図。 本発明の一態様を説明するための回路図。 本発明の一態様を説明するための回路図。 本発明の一態様を説明するための回路図。 本発明の一態様に係る半導体装置を示すブロック図。 本発明の一態様に係る半導体装置を示す回路図。 本発明の一態様に係る半導体装置を示す上面図。 本発明の一態様に係る半導体装置を示すブロック図。 本発明の一態様に係る半導体装置を示す断面図。 本発明の一態様に係る半導体装置を示す断面図。 本発明の一態様に係る電子機器を示す斜視図。
本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の
説明に限定されず、その形態及び詳細を様々に変更し得ることは、当業者であれば容易に
理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるもの
ではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異
なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターンを同じく
し、特に符号を付さない場合がある。
以下の実施の形態に示す構成は、実施の形態に示す他の構成に対して適宜、適用、組み
合わせ、又は置き換えなどを行って、本発明の一態様とすることができる。
なお、図において、大きさ、膜（層）の厚さ、又は領域は、明瞭化のために誇張されて
いる場合がある。
なお、本明細書において、「膜」という表記と、「層」という表記と、を互いに入れ替
えることが可能である。
また、電圧は、ある電位と、基準の電位（例えば接地電位（ＧＮＤ）又はソース電位）
との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である
。一般的に、電位（電圧）は、相対的なものであり、基準の電位からの相対的な大きさに
よって決定される。したがって、「接地電位」などと記載されている場合であっても、電
位が０Ｖであるとは限らない。例えば、回路で最も低い電位が、「接地電位」となる場合
もある。又は、回路で中間くらいの電位が、「接地電位」となる場合もある。その場合に
は、その電位を基準として、正の電位と負の電位が規定される。
なお、第１、第２として付される序数詞は便宜的に用いるものであり、工程順又は積層
順を示すものではない。そのため、例えば、「第１の」を「第２の」又は「第３の」など
と適宜置き換えて説明することができる。また、本明細書などに記載されている序数詞と
、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。
なお、「半導体」と表記した場合でも、例えば、導電性が十分低い場合は「絶縁体」と
しての特性を有する場合がある。また、「半導体」と「絶縁体」は境界が曖昧であり、厳
密に区別することが困難な場合がある。したがって、本明細書に記載の「半導体」は、「
絶縁体」と言い換えることができる場合がある。同様に、本明細書に記載の「絶縁体」は
、「半導体」と言い換えることができる場合がある。
また、「半導体」と表記した場合でも、例えば、導電性が十分高い場合は「導電体」と
しての特性を有する場合がある。また、「半導体」と「導電体」は境界が曖昧であり、厳
密に区別することが困難な場合がある。したがって、本明細書に記載の「半導体」は、「
導電体」と言い換えることができる場合がある。同様に、本明細書に記載の「導電体」は
、「半導体」と言い換えることができる場合がある。
なお、半導体の不純物とは、例えば、半導体を構成する主成分以外をいう。例えば、濃
度が０．１原子％未満の元素は不純物である。不純物が含まれることにより、例えば、半
導体にＤＯＳ（Ｄｅｎｓｉｔｙ ｏｆ Ｓｔａｔｅｓ）が形成されることや、キャリア移
動度が低下することや、結晶性が低下することなどが起こる場合がある。半導体が酸化物
半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第
２族元素、第１３族元素、第１４族元素、第１５族元素、主成分以外の遷移金属などがあ
り、特に、例えば、水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素
、リン、炭素、窒素などがある。酸化物半導体の場合、例えば水素などの不純物の混入に
よって酸素欠損を形成する場合がある。また、半導体がシリコン層である場合、半導体の
特性を変化させる不純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、
第１３族元素、第１５族元素などがある。
なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（又はトラン
ジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重な
る領域、又はチャネルが形成される領域における、ソース（ソース領域又はソース電極）
とドレイン（ドレイン領域又はドレイン電極）との間の距離をいう。なお、一つのトラン
ジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。すなわち、一つ
のトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書
では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最
小値又は平均値とする。
チャネル幅とは、例えば、トランジスタの上面図において、半導体（又はトランジスタ
がオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重なる領域
、又はチャネルが形成される領域における、ソース（ソース領域又はソース電極）とドレ
イン（ドレイン領域又はドレイン電極）とが向かい合っている部分の長さをいう。なお、
一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。
すなわち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。その
ため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の
値、最大値、最小値又は平均値とする。
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャ
ネル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示され
るチャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば
、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面
図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくな
る場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の側面
に形成されるチャネル領域の割合が大きくなる場合がある。その場合は、上面図において
示される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅
の方が大きくなる。
ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実
測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見
積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形
状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である
。
そこで、本明細書では、トランジスタの上面図において、半導体とゲート電極とが互い
に重なる領域における、ソースとドレインとが向かい合っている部分の長さである見かけ
上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎ
ｅｌ Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載し
た場合には、囲い込みチャネル幅又は見かけ上のチャネル幅を指す場合がある。又は、本
明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある
。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込
みチャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどによっ
て、値を決定することができる。
なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求
める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチ
ャネル幅を用いて計算する場合とは異なる値をとる場合がある。
なお、本明細書等において、酸化窒化シリコンとは、その組成として、窒素よりも酸素
の含有量が多いものであって、好ましくは酸素が５５原子％以上６５原子％以下、窒素が
１原子％以上２０原子％以下、シリコンが２５原子％以上３５原子％以下、水素が０．１
原子％以上１０原子％以下の濃度範囲で含まれるものをいう。また、窒化酸化シリコンと
は、その組成として、酸素よりも窒素の含有量が多いものであって、好ましくは窒素が５
５原子％以上６５原子％以下、酸素が１原子％以上２０原子％以下、シリコンが２５原子
％以上３５原子％以下、水素が０．１原子％以上１０原子％以下の濃度範囲で含まれるも
のをいう。
本明細書において、「平行」とは、二つの直線が－１０°以上１０°以下の角度で配置
されている状態をいう。したがって、－５°以上５°以下の場合も含まれる。また、「略
平行」とは、二つの直線が－３０°以上３０°以下の角度で配置されている状態をいう。
また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態
をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、
二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
また、本明細書において、結晶が三方晶又は菱面体晶である場合、六方晶系として表す
。
（実施の形態１）
本実施の形態では、本発明の一態様に係る半導体装置の作製方法について、図１乃至図
１９を用いて説明する。
＜配線とプラグの作製方法＞
以下では、本発明の一態様に係る半導体装置の構成の一部として配線とプラグの作製方
法について、図１乃至図４に示す断面図と上面図を用いて説明する。図１乃至図４は、一
点鎖線Ｘ１－Ｘ２に対応する断面図及び上面図を示している。図１乃至図４では、下層に
設けられた導電体１２（以下、導電膜又は配線と呼ぶ場合がある。）と、上層に設けられ
た導電体２２ｂ（以下、導電膜又は配線と呼ぶ場合がある。）と、を開口１３ｃ（以下、
ビアホール又はコンタクトホールと呼ぶ場合がある。）に設けられた導電体２０ｂ（以下
、プラグと呼ぶ場合がある。）で接続する工程について説明している。
まず、基板の上に導電体１２を形成する。導電体１２は、単層構造としてもよいし、積
層構造としてもよい。なお、図１乃至図４では基板は図示していない。また、基板と導電
体１２の間に、他の導電体、絶縁体又は半導体などを設ける構成としてもよい。
導電体１２の成膜は、後述するハードマスク１６ａ、導電体２０ａなどと同様の方法を
用いればよい。また、導電体１２は、例えば、後述する導電体２２ｂなどと同様の方法を
用いてパターン形成することができる。
次に、導電体１２の上に絶縁体１４ａを成膜する。絶縁体１４ａは、単層構造としても
よいし、積層構造としてもよい。絶縁体１４ａの成膜は、スパッタリング法、化学気相成
長（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、分子線エピタ
キシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法又はパルスレーザ
堆積（ＰＬＤ：Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、原子層堆積（Ａ
ＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて行うことがで
きる。
なお、ＣＶＤ法は、プラズマを利用するプラズマＣＶＤ（ＰＥＣＶＤ：Ｐｌａｓｍａ
Ｅｎｈａｎｃｅｄ ＣＶＤ）法、熱を利用する熱ＣＶＤ（ＴＣＶＤ：Ｔｈｅｒｍａｌ Ｃ
ＶＤ）法、光を利用する光ＣＶＤ（Ｐｈｏｔｏ ＣＶＤ）法などに分類できる。さらに用
いる原料ガスによって金属ＣＶＤ（ＭＣＶＤ：Ｍｅｔａｌ ＣＶＤ）法、有機金属ＣＶＤ
（ＭＯＣＶＤ：Ｍｅｔａｌ Ｏｒｇａｎｉｃ ＣＶＤ）法に分けることができる。
次に、絶縁体１４ａの上にハードマスク１６ａを成膜する。ここで、ハードマスク１６
ａは、金属材料などの導電体を用いてもよいし、絶縁体を用いてもよい。また、ハードマ
スク１６ａは、単層としてもよいし、絶縁体と導電体の積層としてもよい。ハードマスク
１６ａを積層とする場合、導電体の上に絶縁体を形成する構成とすることが好ましい。な
お、本明細書等において、「ハードマスク」とは、レジスト以外の材料（金属材料や絶縁
材料）を用いて作製したマスクをいう。また、本明細書等において、エッチング処理によ
り加工する前の膜もハードマスク（例えば、ハードマスク１６ａ、１４６ａ、１４７ａな
ど）という。
ただし、ハードマスク１６ａは、後述する導電体２２ｂ形成のエッチングで用いられる
エッチングガスでエッチングすることが可能である材料を用いる。このため、ハードマス
ク１６ａと、導電体２２ｂを形成するための導電体２２ａは、同種の金属元素を有するこ
とが好ましい。また、ハードマスク１６ａが、導電体の上に絶縁体を形成する構成の場合
、当該導電体と、導電体２２ａは同種の金属元素を有することが好ましい。
ハードマスク１６ａの成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法又はＰＬＤ法、
ＡＬＤ法などを用いて行うことができる。
次に、ハードマスク１６ａの上に開口１３ａを有するレジストマスク１８を形成する（
図１（Ａ）、図１（Ｂ）参照。）。ここで、図１（Ａ）は、図１（Ｂ）に示す一点鎖線Ｘ
１－Ｘ２に対応する断面図である。以下、同様に断面図と上面図を一点鎖線Ｘ１－Ｘ２に
対応させて示す。レジストマスク１８はリソグラフィー法などを用いて形成すればよい。
なお、単にレジストを形成するという場合、レジストの下に反射防止層を形成する場合も
含まれる。なお、開口１３ａは必ずしもビアホール、コンタクトホールなどの穴だけに限
定されるものではなく、例えば、溝（トレンチ）などの形状としてもよい。
なお、リソグラフィー法では、まず、マスクを介してレジストを露光する。次に、露光
された領域を、現像液を用いて除去又は残存させてレジストマスクを形成する。次に、当
該レジストマスクを介してエッチング処理することで導電体、半導体又は絶縁体などを所
望の形状に加工することができる。例えば、ＫｒＦエキシマレーザ光、ＡｒＦエキシマレ
ーザ光、ＥＵＶ（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）光などを用いて、レジスト
を露光することでレジストマスクを形成すればよい。また、基板と投影レンズとの間に液
体（例えば水）を満たして露光する、液浸技術を用いてもよい。また、前述した光に代え
て、電子ビームやイオンビームを用いてもよい。なお、電子ビームやイオンビームを用い
る場合には、マスクは不要となる。なお、レジストマスクの除去には、アッシングなどの
ドライエッチング処理を行う、又はウェットエッチング処理を行う、又はドライエッチン
グ処理に加えてウェットエッチング処理を行う、若しくはウェットエッチング処理に加え
てドライエッチング処理を行うことができる。
次に、レジストマスク１８を用いて、ハードマスク１６ａをエッチングして開口１３ｂ
を有するハードマスク１６ｂを形成する（図１（Ｃ）、図１（Ｄ）参照。）。ここで、開
口１３ｂにおいて、絶縁体１４ａの上面が露出するまでエッチングを行う。なお、エッチ
ングには、ドライエッチングを用いることが好ましい。
ドライエッチング装置としては、平行平板型電極を有する容量結合型プラズマ（ＣＣＰ
：Ｃａｐａｃｉｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）エッチング装置を用いる
ことができる。平行平板型電極を有する容量結合型プラズマエッチング装置は、平行平板
型電極の一方の電極に高周波電源を印加する構成でもよい。又は平行平板型電極の一方の
電極に複数の異なった高周波電源を印加する構成でもよい。又は平行平板型電極それぞれ
に同じ周波数の高周波電源を印加する構成でもよい。又は平行平板型電極それぞれに周波
数の異なる高周波電源を印加する構成でもよい。若しくは高密度プラズマ源を有するドラ
イエッチング装置を用いることができる。高密度プラズマ源を有するドライエッチング装
置としては、例えば、誘導結合型プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐ
ｌｅｄ Ｐｌａｓｍａ）エッチング装置などを用いることができる。
エッチング後にレジストマスク１８を除去することが好ましい。レジストマスク１８の
除去は、アッシングなどのドライエッチング処理を行う、又はウェットエッチング処理を
行う、又はドライエッチング処理に加えてウェットエッチング処理を行う、若しくはウェ
ットエッチング処理に加えてドライエッチング処理を行うことによってできる。また、上
記のようにハードマスク１６ａを導電体と絶縁体の積層構造にする場合は、上層の絶縁体
を加工した後、下層の導電体をエッチングするまでにレジストマスク１８が除去されるよ
うにしてもよい。
次に、ハードマスク１６ｂを用いて、絶縁体１４ａをエッチングして開口１３ｃを有す
る絶縁体１４ｂを形成する（図２（Ａ）、図２（Ｂ）参照。）。ここで、開口１３ｃにお
いて、導電体１２の上面が露出するまでエッチングを行う。なお、エッチングには、ドラ
イエッチングを用いることが好ましい。ドライエッチング装置は、上記と同様のものを用
いることができる。
ここで、開口１３ｃはプラグが設けられるビアホールであり、高いアスペクト比が求め
られる場合が多い。このため、開口１３ｃの形成には異方性のドライエッチングを用いる
ことが好ましい。さらに、ハードマスク１６ｂを用いて開口１３ｃを形成することにより
、エッチング中にマスクが消失することを防ぐことができるので、高アスペクト比の開口
１３ｃを精巧に形成することができる。
また、開口１３ｃは、上面を円形状としているがこれに限られるものではなく、例えば
上面を楕円形状としてもよいし、三角形、四角形などの多角形状にしてもよい。また、多
角形状とする場合、角部が丸みを帯びている形状としてもよい。また、開口１３ｃは、上
方（ハードマスク１６ｂ側）の開口の断面積に比較して下方（導電体１２側）の開口の断
面積が狭くなる形状としてもよい。また、後の工程で形成される導電体２０ｂは、開口１
３ｃの形状に合わせて形状が変化することがある。
また、開口１３ｃを形成する際に、開口１３ｃの側壁にエッチング反応による副生成物
が形成されることがある。このため、開口１３ｃの形成後に酸素を含む雰囲気でプラズマ
処理（アッシング処理など）を行って、当該副生成物を除去することが好ましい。酸素雰
囲気でのプラズマ処理には、上記ドライエッチング装置を用いることができる。
次に、開口１３ｂ及び開口１３ｃを埋め込むように導電体２０ａを成膜する（図２（Ｃ
）、図２（Ｄ）参照。）。導電体２０ａとしては、例えば、ホウ素、窒素、酸素、フッ素
、シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅
、亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジ
ウム、スズ、タンタル及びタングステンを一種以上含む導電体を、単層で、又は積層で用
いればよい。導電体２０ａの成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法又はＰＬＤ
法、ＡＬＤ法などを用いて行うことができる。ここで、導電体２０ａの成膜は、開口１３
ｂ及び開口１３ｃに埋め込まれるように行うので、ＣＶＤ法（特にＭＣＶＤ法）を用いる
ことが好ましい。
次に、ハードマスク１６ｂ及び導電体２０ａに研磨処理を行って、開口１３ｃに埋め込
まれた導電体２０ｂを形成する（図３（Ａ）、図３（Ｂ）参照。）。研磨処理としては、
機械的研磨、化学的研磨、化学的機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ
Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）などを行えばよい。例えば、ＣＭＰ処理を行うことで、絶
縁体１４ｂ上の導電体２０ａと、ハードマスク１６ｂを除去することができる。その結果
、絶縁体１４ｂの開口１３ｃにのみ導電体２０ａが残存することで、上面が平坦な導電体
２０ｂを形成することができる。
絶縁体１４ｂの上面の平坦性が高くない場合、ＣＭＰ処理の後、図３（Ａ）及び図３（
Ｂ）に示すように絶縁体１４ｂの上面の凹部にハードマスク残渣１６ｃが残る場合がある
。なお、図３（Ａ）及び図３（Ｂ）では、ハードマスク残渣１６ｃの上面が絶縁体１４ｂ
の上面と一致するように示しているが、必ずしも一致するとは限らない。ハードマスク残
渣１６ｃの上面が、絶縁体１４ｂの上面より高くなる場合もあれば、絶縁体１４ｂの上面
より低くなる場合もある。
次に、絶縁体１４ｂ及び導電体２０ｂの上に導電体２２ａを成膜する。導電体２２ａと
しては、例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、アルミニウム、チタン
、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イットリウム、ジルコ
ニウム、モリブデン、ルテニウム、銀、インジウム、スズ、タンタル及びタングステンを
一種以上含む導電体を、単層で、又は積層で用いればよい。導電体２２ａの成膜は、スパ
ッタリング法、ＣＶＤ法、ＭＢＥ法又はＰＬＤ法、ＡＬＤ法などを用いて行うことができ
る。
上述の通り、導電体２２ａはハードマスク１６ｂと同じエッチングガスでエッチングす
ることが可能な材料を用いる。このため、導電体２２ａは、ハードマスク１６ａと同種の
金属元素を有することが好ましい。また、ハードマスク１６ａが導電体の上に絶縁体を形
成する構成の場合、当該導電体と、導電体２２ａは同種の金属元素を有することが好まし
い。
また、導電体２２ａを複数の導電体の積層構造とする場合、導電体２２ａの最も下の層
の導電体とハードマスク１６ｂと、が同じエッチングガスを用いてエッチングすることが
可能になるようにする。このため、導電体２２ａの最も下の層の導電体は、ハードマスク
１６ａと同種の金属元素を有することが好ましい。
次に、導電体２２ａの上にパターン形成されたレジストマスク２４ａを形成する（図３
（Ｃ）、図３（Ｄ）参照。）。レジストマスク２４ａはリソグラフィー法などを用いて形
成すればよい。
レジストマスク２４ａを用いて、導電体２２ａをエッチングすることで導電体２２ｂを
形成する（図４（Ａ）、図４（Ｂ）参照。）。ここで、レジストマスク２４ａが重なって
いない領域において、絶縁体１４ｂの上面が露出するまでエッチングを行う。なお、エッ
チングには、ドライエッチングを用いることが好ましい。ドライエッチング装置は、上記
と同様のものを用いることができる。
ここで、図４（Ａ）では、導電体２２ｂの側面が絶縁体１４ｂの上面に対して略垂直に
形成されているが、本実施の形態に示す半導体装置はこれに限られるものではない。例え
ば、導電体２２ｂの側面が絶縁体１４ｂの上面に対して３０°以上９０°未満の角度で傾
斜しているテーパー形状としてもよい。
また、エッチング後にレジストマスク２４ａを除去することが好ましい。レジストマス
ク２４ａの除去は、レジストマスク１８と同様の方法で行えばよい。
なお、ドライエッチングでは、導電体２２ａとハードマスク残渣１６ｃの双方に対して
エッチング可能なエッチングガスを用いる。また、ドライエッチング装置の各種電極に与
える電力、エッチングガスの流量、圧力、などのエッチング条件についても、導電体２２
ａとハードマスク残渣１６ｃの双方をエッチングできるように適宜設定する。
これにより、導電体２２ｂの形成とともに、ハードマスク残渣１６ｃのレジストマスク
２４ａと重なっていない部分が除去され、導電体２２ｂと重なる部分にだけハードマスク
残渣１６ｄが残る。ただし、ハードマスク残渣１６ｃがレジストマスク２４ａと重なる部
分に形成されていなかった場合は、ハードマスク残渣１６ｃはすべて除去される。
例えば、導電体２２ａのエッチングに用いるエッチングガスでエッチングすることが難
しいハードマスクを用いた場合、図５（Ａ）及び図５（Ｂ）に示すように、ハードマスク
残渣２６が絶縁体１４ｂの上面に露出して残る。
このように、絶縁体１４ｂの上面にハードマスク残渣２６が残ると、図５（Ｃ）及び図
５（Ｄ）に示すように、配線として機能する導電体２２ｂと、同じ層に形成された配線と
して機能する導電体２２ｃと、がショートする恐れがある。特にプロセスルールが小さい
集積回路を作製する場合には、配線間距離が狭くなるため、このような配線間リークが発
生する恐れが大きい。
しかしながら、本実施の形態に示す半導体装置の作製方法を用いて配線及びプラグを作
製することにより、図４（Ａ）及び図４（Ｂ）に示すように、ハードマスク残渣１６ｄが
絶縁体１４ｂの上面に露出するのを防ぐことができる。よって、本実施の形態に示す半導
体装置においては、ハードマスク残渣を介して配線と配線がショートするのを防ぐことが
できる。
このようにして、本実施の形態に示す半導体装置では、プロセスルールの小さい集積回
路においても、配線間リークを抑制することができる。また、図４（Ａ）及び図４（Ｂ）
に示すように、配線（導電体２２ｂ）の形成とハードマスク残渣１６ｃの除去を同時に行
うことができるので、ハードマスク残渣除去のために余計な工程を増やすことなく、半導
体装置を作製することができる。
なお、導電体２２ｂを絶縁体中に埋め込む場合は、導電体２２ｂの上にさらに絶縁体を
成膜すればよい。また、当該絶縁体にＣＭＰ処理などの研磨処理を行って、導電体２２ｂ
の上面を当該絶縁体の上面から露出させてもよい。
また、本実施の形態に示す配線とプラグの作製方法は、上記の方法に限られるものでは
ない。上記の方法とは異なる配線とプラグの作製方法を以下に示す。
以下に、図６を用いて、上記の方法とは異なる配線とプラグの作製方法について説明す
る。なお、図２（Ａ）及び図２（Ｂ）に示す工程までは、上記の方法と同じである。
図２（Ａ）及び図２（Ｂ）に示す工程の次に、開口１３ｂ及び開口１３ｃを埋め込むよ
うに導電体２０ａを成膜する（図６（Ａ）、図６（Ｂ）参照。）。導電体２０ａは単層構
造としてもよいし、積層構造としてもよい。導電体２０ａの成膜は、スパッタリング法、
ＣＶＤ法、ＭＢＥ法又はＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
このとき、導電体２０ａは、ハードマスク１６ｂと同じエッチングガスでエッチングす
ることが可能な材料を用いる。このため、導電体２０ａは、ハードマスク１６ａと同種の
金属元素を有することが好ましい。また、導電体２０ａを複数の導電体の積層構造とする
場合、導電体２０ａの最も下の層の導電体とハードマスク１６ｂと、が同じエッチングガ
スを用いてエッチングすることが可能になるようにする。このため、導電体２０ａの最も
下の層の導電体は、ハードマスク１６ａと同種の金属元素を有することが好ましい。
次に、導電体２０ａの上にパターン形成されたレジストマスク２４ｂを形成する（図６
（Ａ）、図６（Ｂ）参照。）。レジストマスク２４ｂはリソグラフィー法などを用いて形
成すればよい。
次に、レジストマスク２４ｂを用いて、導電体２０ａをエッチングすることで導電体２
０ｃを形成する（図６（Ｃ）、図６（Ｄ）参照。）。ここで、レジストマスク２４ｂが重
なっていない領域において、絶縁体１４ｂの上面が露出するまでエッチングを行う。なお
、エッチングには、ドライエッチングを用いることが好ましい。ドライエッチング装置は
、上記と同様のものを用いることができる。
なお、エッチング後にレジストマスク２４ｂを除去することが好ましい。レジストマス
ク２４ｂの除去は、レジストマスク１８と同様の方法で行えばよい。
なお、ドライエッチングでは、導電体２０ａとハードマスク１６ｂの双方に対してエッ
チング可能なエッチングガスを用いる。また、ドライエッチング装置の各種電極に与える
電力、エッチングガスの流量、圧力、などのエッチング条件についても、導電体２０ａと
ハードマスク１６ｂの双方をエッチングできるように適宜設定する。
これにより、導電体２０ｃの形成とともに、ハードマスク１６ｂのレジストマスク２４
ｂと重なっていない部分が除去され、導電体２０ｃと重なる部分にだけハードマスク残渣
１６ｅが残る。図６（Ｃ）及び図６（Ｄ）に示すように、ハードマスク残渣１６ｅが絶縁
体１４ｂの上面に露出するのを防ぐことができる。よって、本実施の形態に示す半導体装
置においては、ハードマスク残渣を介して配線と配線がショートするのを防ぐことができ
る。
このようにして、本実施の形態に示す半導体装置では、プロセスルールの小さい集積回
路においても、配線間リークを抑制することができる。また、図６（Ｃ）及び図６（Ｄ）
に示すように、配線（導電体２０ｃ）の形成とハードマスク１６ｂの除去を同時に行うこ
とができるので、ハードマスク除去のために余計な工程を増やすことなく、半導体装置を
作製することができる。
また、図７を用いて、上記の方法とは異なる配線とプラグの作製方法について説明する
。なお、図３（Ａ）及び図３（Ｂ）に示す工程までは、上記の方法と同じである。ただし
、導電体２０ａがハードマスク１６ａと同じエッチングガスでエッチングされることがな
いように、導電体２０ａとハードマスク１６ａの材料を選択する。
図３（Ａ）及び図３（Ｂ）に示す工程の次に、絶縁体１４ｂの表面にスライトエッチン
グを行い、ハードマスク残渣１６ｃを除去する（図７（Ａ）、図７（Ｂ）参照。）。ここ
でスライトエッチングは、ハードマスク残渣１６ｃのエッチングレートが導電体２０ｂの
エッチングレートより十分速い条件で行うことが好ましい。なお、スライトエッチングに
は、ドライエッチング又はウェットエッチングを用いることが好ましい。ドライエッチン
グ装置は、上記と同様のものを用いることができる。
これにより、絶縁体１４ｂの上面に残っていたハードマスク残渣１６ｃを除去すること
ができる。
次に、絶縁体１４ｂ及び導電体２０ｂの上に導電体２２ａを成膜する。導電体２２ａは
単層構造としてもよいし、積層構造としてもよい。導電体２２ａの成膜は、スパッタリン
グ法、ＣＶＤ法、ＭＢＥ法又はＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
次に、導電体２２ａの上にパターン形成されたレジストマスク２４ｃを形成する（図７
（Ｃ）、図７（Ｄ）参照。）。レジストマスク２４ｃはリソグラフィー法などを用いて形
成すればよい。
次に、レジストマスク２４ｃを用いて、導電体２２ａをエッチングすることで導電体２
２ｃを形成する（図８（Ａ）、図８（Ｂ）参照。）。なお、エッチングには、ドライエッ
チングを用いることが好ましい。ドライエッチング装置は、上記と同様のものを用いるこ
とができる。
なお、エッチング後にレジストマスク２４ｃを除去することが好ましい。レジストマス
ク２４ｃの除去は、レジストマスク１８と同様の方法で行えばよい。
このようにして、ハードマスク残渣が除去された絶縁体１４ｂ上に配線（導電体２２ｃ
）を形成することにより、配線間リークを抑制することができる。
＜素子層の構成＞
以下では、本発明の一態様に係る半導体装置において、上述の配線とプラグが配置され
た素子層について、図９及び図１０を用いて説明する。
図９（Ａ）に示す模式図を用いて、半導体膜を有するトランジスタを含む素子層３０の
構成について説明する。なお、以下において、当該半導体膜は主に酸化物半導体を指すが
、それに限られず様々な半導体を用いる構成とすることもできる。
素子層３０では、上部に形成された絶縁体３４に埋め込まれるように導電体３１が形成
されている。導電体３１は素子層３０に設けられた半導体膜を有するトランジスタと接続
されており、導電体３１の上面は絶縁体３４の上面と略面一である。絶縁体３４の上に導
電体３２が形成され、導電体３２は導電体３１の上面と接している。また、絶縁体３４の
上面の凹部の導電体３２と重なる部分にハードマスク残渣３６が残っている。
ここで、図９（Ａ）に示す素子層３０の上部の構造は、図４（Ａ）及び図４（Ｂ）に示
す配線とプラグの構造に対応している。すなわち、絶縁体３４は絶縁体１４ｂに、導電体
３１は導電体２０ｂに、導電体３２は導電体２２ｂに、ハードマスク残渣３６はハードマ
スク残渣１６ｄにそれぞれ対応している。
前述したように、上記の配線とプラグは、半導体膜を有するトランジスタに接続されて
いる。半導体膜を有するトランジスタの構成例については後述する。なお、図９（Ａ）で
は、図４（Ａ）及び図４（Ｂ）に示す配線とプラグを用いたが、これに限られることなく
、図６（Ｃ）及び図６（Ｄ）又は図８（Ａ）及び図８（Ｂ）に示す配線とプラグを用いて
もよい。
また、図９（Ｂ）に、素子層３０の上に、容量素子を含む素子層４０を設けた構成につ
いて示す。ここで、素子層４０の上部に形成された配線とプラグは、当該容量素子に接続
されている。容量素子の構成例については後述する。なお、素子層４０の上部の構成は、
素子層３０の上部の構成と同様である。
よって、素子層４０の上部の構造は、図４（Ａ）及び図４（Ｂ）に示す配線とプラグの
構造に対応している。すなわち、絶縁体４４は絶縁体１４ｂに、導電体４１は導電体２０
ｂに、導電体４２は導電体２２ｂに、ハードマスク残渣４６はハードマスク残渣１６ｄに
それぞれ対応している。
なお、図９（Ｂ）では、素子層３０と素子層４０を離間して表しているが、導電体３２
が素子層４０の中に形成され、配線又は電極などとして機能する構成としてもよい。また
、素子層３０と素子層４０の間に、別の素子層又は配線層などを形成する構成としてもよ
い。また、図９（Ｂ）では、プラグとして機能する導電体４１が絶縁体４４に埋め込まれ
る構成としているが、素子層４０を貫通する構成としてもよい。例えば、プラグとして機
能する導電体４１が素子層４０を貫通して素子層３０に達する構成としてもよい。
また、図９（Ｃ）に、半導体基板に形成されたトランジスタを有する素子層５０の上に
、素子層３０を設けた構成について示す。ここで、素子層５０の上部に形成された配線と
プラグは、半導体基板に形成されたトランジスタに接続されている。半導体基板に形成さ
れたトランジスタの構成例については後述する。なお、素子層５０の上部の構成は、素子
層３０の上部の構成と同様である。
よって、素子層５０の上部の構造は、図４（Ａ）及び図４（Ｂ）に示す配線とプラグの
構造に対応している。すなわち、絶縁体５４は絶縁体１４ｂに、導電体５１は導電体２０
ｂに、導電体５２は導電体２２ｂに、ハードマスク残渣５６はハードマスク残渣１６ｄに
それぞれ対応している。
なお、図９（Ｃ）では、素子層５０と素子層３０を離間して表しているが、導電体５２
が素子層３０の中に形成され、配線又は電極などとして機能する構成としてもよい。また
、素子層５０と素子層３０の間に、別の素子層又は配線層などを形成する構成としてもよ
い。また、図９（Ｃ）では、プラグとして機能する導電体３１が絶縁体３４に埋め込まれ
る構成としているが、素子層３０を貫通する構成としてもよい。例えば、プラグとして機
能する導電体３１が素子層３０を貫通して素子層５０に達する構成としてもよい。
また、図９（Ｄ）に示すように、素子層３０と素子層４０を同一の層に形成する構成と
してもよい。このとき、導電体３２と導電体４２を同一の導電体としてもよい。
また、図１０（Ａ）に示すように、素子層５０の上に素子層３０を設け、素子層３０の
上に素子層４０を設ける構成としてもよい。
図１０（Ａ）では、素子層３０、素子層４０及び素子層５０を離間して表しているが、
下層に形成された導電体５２（又は導電体３２）が素子層３０（又は素子層４０）の中に
形成され、配線又は電極などとして機能する構成としてもよい。また、素子層３０、素子
層４０及び素子層５０の間に、別の素子層又は配線層などを形成する構成としてもよい。
また、図１０（Ａ）では、プラグとして機能する導電体４１（又は導電体３１）が絶縁体
４４（又は絶縁体３４）に埋め込まれる構成としているが、素子層４０（又は素子層３０
）を貫通する構成としてもよい。例えば、プラグとして機能する導電体４１（又は導電体
３１）が、素子層４０（又は素子層３０）を貫通して素子層３０（又は素子層５０）に達
する構成としてもよい。
図１０（Ａ）では、素子層５０の上に素子層３０を設け、素子層３０の上に素子層４０
を設ける構成としたが、本実施の形態に示す半導体装置はこれに限られるものではない。
例えば、図１０（Ｂ）に示すように、素子層５０の上に素子層４０を設け、素子層４０の
上に素子層３０を設ける構成としてもよい。
以上に示す、素子層３０、素子層４０及び素子層５０に含まれる配線とプラグは、図１
乃至図４に示す方法などを用いて作製することができる。例えば、図９（Ｃ）に示す半導
体装置を作製する場合には、図１乃至図４に示す方法を用いて素子層５０の導電体５１及
び導電体５２を作製し、素子層３０に含まれる酸化物半導体を成膜し、図１乃至図４に示
す方法を用いて素子層３０の導電体３１及び導電体３２を作製することができる。
ただし、素子層３０に含まれる酸化物半導体を有するトランジスタを作製する際に、高
温の熱処理を行うことが好ましい。このため、素子層３０の下に形成される導電体５２は
耐熱性の高い導電体、例えば高融点金属などを用いることが好ましい。これに対して、素
子層３０の上に形成される導電体３２は高温の熱処理に曝されないため、耐熱性が低い導
電体、例えば抵抗が低い低融点金属などを用いることができる。なお、素子層４０を形成
する場合も高温の熱処理が必要となる場合があるので、素子層３０と同様のことが言える
。
このように、素子層によって配線に用いる導電体を変えると、それに伴い、各素子層で
用いるハードマスクに用いられる導電体も変わることになる。例えば、素子層５０の配線
に高融点金属が用いられる場合、当該配線の形成に用いられるハードマスクにも高融点金
属が用いられることが好ましい。よって、素子層５０に形成されるハードマスク残渣５６
にも高融点金属が含まれる。これに対して、素子層３０の配線に低融点金属が用いられる
場合、当該配線の形成に用いられるハードマスクにも低融点金属が用いられることが好ま
しい。よって、素子層３０に形成されるハードマスク残渣３６にも低融点金属が含まれる
。
このようにして、一つの半導体装置の異なる素子層に形成されたハードマスク残渣が、
それぞれ異なる導電体を含むことがある。
＜酸化物半導体膜を有するトランジスタの構成＞
図１１（Ａ）及び図１１（Ｂ）に、素子層３０に含まれるトランジスタ６０ａの構成の
一例を示す。図１１（Ａ）はトランジスタ６０ａのチャネル長方向Ａ１－Ａ２に対応する
断面図であり、図１１（Ｂ）はトランジスタ６０ａのチャネル幅方向Ａ３－Ａ４に対応す
る断面図である。なお、トランジスタのチャネル長方向とは、基板と水平な面内において
、ソース（ソース領域又はソース電極）及びドレイン（ドレイン領域又はドレイン電極）
間において、キャリアが移動する方向を意味し、チャネル幅方向とは、基板と水平な面内
において、チャネル長方向に対して垂直の方向を意味する。
なお、図１１（Ａ）及び図１１（Ｂ）などの断面図においては、パターン形成された導
電体、半導体又は絶縁体などの端部が直角に図示されているものがあるが、本実施の形態
に示す半導体装置はこれに限らず、端部を丸めた形状とすることもできる。
トランジスタ６０ａは、導電体６２と、絶縁体６５と、絶縁体６３と、絶縁体６４と、
絶縁体６６ａと、半導体６６ｂと、導電体６８ａと、導電体６８ｂと、絶縁体６６ｃと、
絶縁体７２と、導電体７４と、を有している。ここで、導電体６２はトランジスタ６０ａ
のバックゲートとして機能し、絶縁体６５、絶縁体６３及び絶縁体６４はトランジスタ６
０ａのバックゲートに対するゲート絶縁膜として機能する。また、導電体６８ａ及び導電
体６８ｂはトランジスタ６０ａのソース又はドレインとして機能する。また、絶縁体７２
はトランジスタ６０ａのゲート絶縁膜として機能し、導電体７４はトランジスタ６０ａの
ゲートとして機能する。
なお、詳細は後述するが、絶縁体６６ａ、絶縁体６６ｃは、単独で用いる場合、導電体
、半導体又は絶縁体として機能させることができる物質を用いる場合がある。しかしなが
ら、半導体６６ｂと積層させてトランジスタを形成する場合、電子は半導体６６ｂ、半導
体６６ｂと絶縁体６６ａの界面近傍、及び半導体６６ｂと絶縁体６６ｃの界面近傍を流れ
、絶縁体６６ａ及び絶縁体６６ｃは当該トランジスタのチャネルとして機能しない領域を
有する。このため、本明細書などにおいては、絶縁体６６ａ及び絶縁体６６ｃを導電体及
び半導体と記載せず、絶縁体又は酸化物絶縁体と記載するものとする。
なお、本実施の形態などにおいて、絶縁体という記載は、絶縁膜又は絶縁層と言い換え
ることもできる。また、導電体という記載は、導電膜又は導電層と言い換えることもでき
る。また、半導体という記載は、半導体膜又は半導体層と言い換えることもできる。
トランジスタ６０ａの下部では、絶縁体６１の上に、開口を有する絶縁体６７が設けら
れており、当該開口の中に導電体６２が設けられている。導電体６２の少なくとも一部は
、絶縁体６６ａ、半導体６６ｂ、絶縁体６６ｃ、と重なっている。導電体６２の上に接し
て、導電体６２の上面を覆うように絶縁体６５が設けられている。絶縁体６５の上に絶縁
体６３が設けられ、絶縁体６３の上に絶縁体６４が設けられている。
ここで、導電体６２のチャネル長方向の一端は導電体６８ａの一部と重なり、導電体６
２のチャネル長方向の他端は導電体６８ｂの一部と重なることが好ましい。このように導
電体６２を設けることにより、半導体６６ｂの導電体６８ａと導電体６８ｂの間の領域、
つまり半導体６６ｂのチャネル形成領域、を導電体６２で十分覆うことができる。これに
より、導電体６２は、トランジスタ６０ａのしきい値電圧の制御をより効果的に行うこと
ができる。
絶縁体６４の上に絶縁体６６ａが設けられ、絶縁体６６ａの上面の少なくとも一部に接
して半導体６６ｂが設けられている。なお、図１１（Ａ）及び図１１（Ｂ）においては、
絶縁体６６ａ及び半導体６６ｂの端部が略一致するように形成されているが、本実施の形
態に示す半導体装置の構成はこれに限られるものではない。
半導体６６ｂの上面の少なくとも一部に接して導電体６８ａ及び導電体６８ｂが形成さ
れている。導電体６８ａと導電体６８ｂは離間して形成されており、図１１（Ａ）に示す
ように、導電体７４を挟んで対向して形成されていることが好ましい。
絶縁体６４、導電体６８ａ及び導電体６８ｂの上に絶縁体７７が設けられている。
半導体６６ｂの上面の少なくとも一部に接して絶縁体６６ｃが設けられる。絶縁体６６
ｃは、絶縁体７７、導電体６８ａ及び導電体６８ｂに形成された開口の中で、半導体６６
ｂの上面の一部と接することが好ましい。
絶縁体６６ｃの上に絶縁体７２が設けられる。絶縁体７２は、絶縁体７７、導電体６８
ａ及び導電体６８ｂに形成された開口の中で、絶縁体６６ｃの上面の一部と接することが
好ましい。
絶縁体７２の上に導電体７４が設けられる。導電体７４は、絶縁体７７、導電体６８ａ
及び導電体６８ｂに形成された開口の中で、絶縁体７２の上面の一部と接することが好ま
しい。なお、図１１（Ａ）では、絶縁体６６ｃ、絶縁体７２及び導電体７４の側面が半導
体６６ｂの上面に対して略垂直に形成されているが、本実施の形態に示す半導体装置はこ
れに限られるものではない。例えば、絶縁体６６ｃ、絶縁体７２及び導電体７４の側面が
半導体６６ｂの上面に対して３０°以上９０°未満の角度で傾斜しているテーパー形状と
してもよい。
なお、導電体７４は、絶縁体７２、絶縁体６６ｃ、絶縁体６４、絶縁体６３、絶縁体６
５などに形成された開口を介して導電体６２と接続される構成としてもよい。
絶縁体７７の上に絶縁体７６が設けられ、絶縁体７６の上に絶縁体７８が設けられてい
る。
ここで、図９などに示す素子層３０においてプラグとして機能する導電体３１は、図１
１（Ａ）に示すトランジスタ６０ａのバックゲートとして機能する導電体６２、ソース又
はドレインとして機能する導電体６８ａ、導電体６８ｂ、ゲートとして機能する導電体７
４のいずれかと接するように設けられる。つまり、導電体６２、導電体６８ａ、導電体６
８ｂ及び導電体７４は、図４（Ａ）などに示す導電体１２に対応する。なお、プラグとし
て機能する導電体３１が複数設けられる場合もある。
また、図９などに示す素子層３０に設けられる絶縁体３４は、図１１（Ａ）に示すトラ
ンジスタ６０ａの絶縁体７７、絶縁体７６及び絶縁体７８の積層に対応する。また、絶縁
体３４として、絶縁体７８の上に形成される絶縁体が含まれる場合もある。また、絶縁体
３４として、絶縁体６５、絶縁体６３及び絶縁体６４が含まれる場合もある。
＜酸化物半導体＞
以下に、半導体６６ｂに用いられる酸化物半導体について説明する。
酸化物半導体は、少なくともインジウム又は亜鉛を含むことが好ましい。特にインジウ
ム及び亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イ
ットリウム又はスズなどが含まれていることが好ましい。また、ホウ素、シリコン、チタ
ン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネ
オジム、ハフニウム、タンタル、タングステン、又はマグネシウムなどから選ばれた一種
、若しくは複数種が含まれていてもよい。
ここで、酸化物半導体が、インジウム、元素Ｍ及び亜鉛を有する場合を考える。なお、
元素Ｍは、アルミニウム、ガリウム、イットリウム又はスズなどとする。そのほかの元素
Ｍに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム
、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、
タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み
合わせても構わない場合がある。
まず、図２０（Ａ）、図２０（Ｂ）、及び図２０（Ｃ）を用いて、本発明に係る酸化物
半導体が有するインジウム、元素Ｍ及び亜鉛の原子数比の好ましい範囲について説明する
。なお、図２０には、酸素の原子数比については記載しない。また、酸化物半導体が有す
るインジウム、元素Ｍ、及び亜鉛の原子数比のそれぞれの項を［Ｉｎ］、［Ｍ］、及び［
Ｚｎ］とする。
図２０（Ａ）、図２０（Ｂ）、及び図２０（Ｃ）において、破線は、［Ｉｎ］：［Ｍ］
：［Ｚｎ］＝（１＋α）：（１－α）：１の原子数比（－１≦α≦１）となるライン、［
Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１－α）：２の原子数比となるライン、［Ｉ
ｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１－α）：３の原子数比となるライン、［Ｉｎ
］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１－α）：４の原子数比となるライン、及び［Ｉ
ｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１－α）：５の原子数比となるラインを表す。
また、一点鎖線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：βの原子数比（β≧０）と
なるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：２：βの原子数比となるライン、［Ｉｎ
］：［Ｍ］：［Ｚｎ］＝１：３：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ
］＝１：４：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝２：１：βの原
子数比となるライン、及び［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：βの原子数比となるラ
インを表す。
また、図２０に示す、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：２：１の原子数比又はその近
傍値の酸化物半導体は、スピネル型の結晶構造をとりやすい。
図２０（Ａ）及び図２０（Ｂ）では、本発明の一態様の酸化物半導体が有する、インジ
ウム、元素Ｍ、及び亜鉛の原子数比の好ましい範囲の一例について示している。
一例として、図２１に、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：１である、ＩｎＭＺｎ
Ｏ４の結晶構造を示す。また、図２１は、ｂ軸に平行な方向から観察した場合のＩｎＭＺ
ｎＯ４の結晶構造である。なお、図２１に示すＭ、Ｚｎ、酸素を有する層（以下、（Ｍ，
Ｚｎ）層）における金属元素は、元素Ｍ又は亜鉛を表している。この場合、元素Ｍと亜鉛
の割合が等しいものとする。元素Ｍと亜鉛とは、置換が可能であり、配列は不規則である
。
ＩｎＭＺｎＯ４は、層状の結晶構造（層状構造ともいう。）をとり、図２１に示すよう
に、インジウム、及び酸素を有する層（以下、Ｉｎ層）が１に対し、元素Ｍ、亜鉛、及び
酸素を有する（Ｍ，Ｚｎ）層が２となる。
また、インジウムと元素Ｍは、互いに置換可能である。そのため、（Ｍ，Ｚｎ）層の元
素Ｍがインジウムと置換し、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。その場合、Ｉｎ
層が１に対し、（Ｉｎ，Ｍ，Ｚｎ）層が２である層状構造をとる。
［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：２となる原子数比の酸化物は、Ｉｎ層が１に対し
、（Ｍ，Ｚｎ）層が３である層状構造をとる。つまり、［Ｉｎ］及び［Ｍ］に対し［Ｚｎ
］が大きくなると、酸化物が結晶化した場合、Ｉｎ層に対する（Ｍ，Ｚｎ）層の割合が増
加する。
ただし、酸化物中において、Ｉｎ層が１層に対し、（Ｍ，Ｚｎ）層の層数が非整数であ
る場合、Ｉｎ層が１層に対し、（Ｍ，Ｚｎ）層の層数が整数である層状構造を複数種有す
る場合がある。例えば、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：１．５である場合、Ｉｎ
層が１に対し、（Ｍ，Ｚｎ）層が２である層状構造と、（Ｍ，Ｚｎ）層が３である層状構
造とが混在する層状構造となる場合がある。
例えば、酸化物をスパッタリング装置にて成膜する場合、ターゲットの原子数比からず
れた原子数比の膜が形成される。特に、成膜時の基板温度によっては、ターゲットの［Ｚ
ｎ］よりも、膜の［Ｚｎ］が小さくなる場合がある。
また、酸化物半導体中に複数の相が共存する場合がある（二相共存、三相共存など）。
例えば、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：２：１の原子数比の近傍値である原子数比で
は、スピネル型の結晶構造と層状の結晶構造との二相が共存しやすい。また、［Ｉｎ］：
［Ｍ］：［Ｚｎ］＝１：０：０を示す原子数比の近傍値である原子数比では、ビックスバ
イト型の結晶構造と層状の結晶構造との二相が共存しやすい。酸化物半導体中に複数の相
が共存する場合、異なる結晶構造の間において、粒界（グレインバウンダリーともいう。
）が形成される場合がある。
また、インジウムの含有率を高くすることで、酸化物半導体のキャリア移動度（電子移
動度）を高くすることができる。これは、インジウム、元素Ｍ及び亜鉛を有する酸化物半
導体では、主として重金属のｓ軌道がキャリア伝導に寄与しており、インジウムの含有率
を高くすることにより、ｓ軌道が重なる領域がより大きくなるため、インジウムの含有率
が高い酸化物半導体はインジウムの含有率が低い酸化物半導体と比較してキャリア移動度
が高くなるためである。
一方、酸化物半導体中のインジウム及び亜鉛の含有率が低くなると、キャリア移動度が
低くなる。したがって、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：１：０を示す原子数比、及び
その近傍値である原子数比（例えば図２０（Ｃ）に示す領域Ｃ）では、絶縁性が高くなる
。
したがって、本発明の一態様の酸化物半導体は、キャリア移動度が高く、かつ、粒界が
少ない層状構造となりやすい、図２０（Ａ）の領域Ａで示される原子数比を有することが
好ましい。
また、図２０（Ｂ）に示す領域Ｂは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝４：２：３から４
．１、及びその近傍値を示している。近傍値には、例えば、原子数比が［Ｉｎ］：［Ｍ］
：［Ｚｎ］＝５：３：４が含まれる。領域Ｂで示される原子数比を有する酸化物半導体は
、特に、結晶性が高く、キャリア移動度も高い優れた酸化物半導体である。
なお、酸化物半導体が、層状構造を形成する条件は、原子数比によって一義的に定まら
ない。原子数比により、層状構造を形成するための難易の差はある。一方、同じ原子数比
であっても、形成条件により、層状構造になる場合も層状構造にならない場合もある。し
たがって、図示する領域は、酸化物半導体が層状構造を有する原子数比を示す領域であり
、領域Ａ乃至領域Ｃの境界は厳密ではない。
続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
なお、上記酸化物半導体をトランジスタに用いることで、粒界におけるキャリア散乱等
を減少させることができるため、高い電界効果移動度のトランジスタを実現することがで
きる。また、信頼性の高いトランジスタを実現することができる。
また、トランジスタには、キャリア密度の低い酸化物半導体を用いることが好ましい。
例えば、酸化物半導体は、キャリア密度が８×１０１１／ｃｍ３未満、好ましくは１×１
０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０－９
／ｃｍ３以上とすればよい。
なお、高純度真性又は実質的に高純度真性である酸化物半導体は、キャリア発生源が少
ないため、キャリア密度を低くすることができる。また、高純度真性又は実質的に高純度
真性である酸化物半導体は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合
がある。
また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が
長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高
い酸化物半導体にチャネル領域が形成されるトランジスタは、電気特性が不安定となる場
合がある。
したがって、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物
濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するために
は、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素
、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
ここで、酸化物半導体中における各不純物の影響について説明する。
酸化物半導体において、第１４族元素の一つであるシリコンや炭素が含まれると、酸化
物半導体において欠陥準位が形成される。このため、酸化物半導体におけるシリコンや炭
素の濃度と、酸化物半導体との界面近傍のシリコンや炭素の濃度（二次イオン質量分析法
（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）によ
り得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａ
ｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体にアルカリ金属又はアルカリ土類金属が含まれると、欠陥準位を形
成し、キャリアを生成する場合がある。したがって、アルカリ金属又はアルカリ土類金属
が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。
このため、酸化物半導体中のアルカリ金属又はアルカリ土類金属の濃度を低減することが
好ましい。具体的には、ＳＩＭＳにより得られる酸化物半導体中のアルカリ金属又はアル
カリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６
ａｔｏｍｓ／ｃｍ３以下にする。
また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリ
ア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を用いた
トランジスタはノーマリーオン特性となりやすい。したがって、該酸化物半導体において
、窒素はできる限り低減されていることが好ましい、例えば、酸化物半導体中の窒素濃度
は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８
ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに
好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるた
め、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電
子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キ
ャリアである電子を生成することがある。したがって、水素が含まれている酸化物半導体
を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中の
水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体において、
ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは
１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３
未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いるこ
とで、安定した電気特性を付与することができる。
以下に、トランジスタ６０ａに用いられる酸化物半導体である半導体６６ｂを２層構造
、又は３層構造とした場合について述べる。絶縁体６６ａ、半導体６６ｂ、及び絶縁体６
６ｃの積層構造に接する絶縁体のバンド図と、半導体６６ｂ及び絶縁体６６ｃの積層構造
に接する絶縁体のバンド図と、について、図２２を用いて説明する。
図２２（Ａ）は、絶縁体Ｉ１、絶縁体６６ａ、半導体６６ｂ、絶縁体６６ｃ、及び絶縁
体Ｉ２を有する積層構造の膜厚方向のバンド図の一例である。また、図２２（Ｂ）は、絶
縁体Ｉ１、半導体６６ｂ、絶縁体６６ｃ、及び絶縁体Ｉ２を有する積層構造の膜厚方向の
バンド図の一例である。なお、バンド図は、理解を容易にするため絶縁体Ｉ１、絶縁体６
６ａ、半導体６６ｂ、絶縁体６６ｃ、及び絶縁体Ｉ２の伝導帯下端のエネルギー準位（Ｅ
ｃ）を示す。
絶縁体６６ａ、絶縁体６６ｃは、半導体６６ｂよりも伝導帯下端のエネルギー準位が真
空準位に近く、代表的には、半導体６６ｂの伝導帯下端のエネルギー準位と、絶縁体６６
ａ、絶縁体６６ｃの伝導帯下端のエネルギー準位との差が、０．１５ｅＶ以上、又は０．
５ｅＶ以上、かつ２ｅＶ以下、又は１ｅＶ以下であることが好ましい。すなわち、絶縁体
６６ａ、絶縁体６６ｃの電子親和力よりも、半導体６６ｂの電子親和力が大きく、絶縁体
６６ａ、絶縁体６６ｃの電子親和力と、半導体６６ｂの電子親和力との差は、０．１５ｅ
Ｖ以上、又は０．５ｅＶ以上、かつ２ｅＶ以下、又は１ｅＶ以下であることが好ましい。
図２２（Ａ）、及び図２２（Ｂ）に示すように、絶縁体６６ａ、半導体６６ｂ、絶縁体
６６ｃにおいて、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、連続
的に変化又は連続接合するともいうことができる。このようなバンド図を有するためには
、絶縁体６６ａと半導体６６ｂとの界面、又は半導体６６ｂと絶縁体６６ｃとの界面にお
いて形成される混合層の欠陥準位密度を低くするとよい。
具体的には、絶縁体６６ａと半導体６６ｂ、半導体６６ｂと絶縁体６６ｃが、酸素以外
に共通の元素を有する（主成分とする）ことで、欠陥準位密度が低い混合層を形成するこ
とができる。例えば、半導体６６ｂがＩｎ－Ｇａ－Ｚｎ酸化物半導体の場合、絶縁体６６
ａ、絶縁体６６ｃとして、Ｉｎ－Ｇａ－Ｚｎ酸化物半導体、Ｇａ－Ｚｎ酸化物半導体、酸
化ガリウムなどを用いるとよい。
このとき、キャリアの主たる経路は半導体６６ｂとなる。絶縁体６６ａと半導体６６ｂ
との界面、及び半導体６６ｂと絶縁体６６ｃとの界面における欠陥準位密度を低くするこ
とができるため、界面散乱によるキャリア伝導への影響が小さく、高いオン電流が得られ
る。
トラップ準位に電子が捕獲されることで、捕獲された電子は固定電荷のように振る舞う
ため、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。絶縁体６６ａ、絶
縁体６６ｃを設けることにより、トラップ準位を半導体６６ｂより遠ざけることができる
。当該構成とすることで、トランジスタのしきい値電圧がプラス方向にシフトすることを
防止することができる。
絶縁体６６ａ、絶縁体６６ｃは、半導体６６ｂと比較して、導電率が十分に低い材料を
用いる。このとき、半導体６６ｂ、半導体６６ｂと絶縁体６６ａとの界面、及び半導体６
６ｂと絶縁体６６ｃとの界面が、主にチャネル領域として機能する。例えば、絶縁体６６
ａ、絶縁体６６ｃには、図２０（Ｃ）において、絶縁性が高くなる領域Ｃで示す原子数比
の酸化物半導体を用いればよい。なお、図２０（Ｃ）に示す領域Ｃは、［Ｉｎ］：［Ｍ］
：［Ｚｎ］＝０：１：０、又はその近傍値である原子数比を示している。
特に、半導体６６ｂに領域Ａで示される原子数比の酸化物半導体を用いる場合、絶縁体
６６ａ及び絶縁体６６ｃには、［Ｍ］／［Ｉｎ］が１以上、好ましくは２以上である酸化
物半導体を用いることが好ましい。また、絶縁体６６ｃとして、十分に高い絶縁性を得る
ことができる［Ｍ］／（［Ｚｎ］＋［Ｉｎ］）が１以上である酸化物半導体を用いること
が好適である。
なお、絶縁体６６ａ、半導体６６ｂ、絶縁体６６ｃはスパッタリング法、ＣＶＤ法、Ｍ
ＢＥ法又はＰＬＤ法、ＡＬＤ法などを用いて成膜することができる。
また、絶縁体６６ａ、半導体６６ｂ、絶縁体６６ｃは、成膜後に加熱処理を行うことが
好ましい。加熱処理を行うことで、絶縁体６６ａ、半導体６６ｂ、絶縁体６６ｃなどに含
まれる水、又は水素をさらに低減させることができる。また、絶縁体６６ａ及び半導体６
６ｂに過剰酸素を供給することができる場合がある。加熱処理は、２５０℃以上６５０℃
以下、好ましくは４５０℃以上６００℃以下、さらに好ましくは５２０℃以上５７０℃以
下で行えばよい。加熱処理は、不活性ガス雰囲気、又は酸化性ガスを１０ｐｐｍ以上、１
％以上又は１０％以上含む雰囲気で行う。加熱処理は減圧状態で行ってもよい。又は、加
熱処理は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために、酸化性ガ
スを１０ｐｐｍ以上、１％以上又は１０％以上含む雰囲気で加熱処理を行ってもよい。加
熱処理は、ランプ加熱によるＲＴＡ装置を用いることもできる。ＲＴＡ装置による加熱処
理は、炉と比べて短時間で済むため、生産性を高めるために有効である。
また、半導体６６ｂ又は絶縁体６６ｃなどの、導電体６８ａ又は導電体６８ｂと接する
領域に低抵抗領域が形成されることがある。低抵抗領域は、主に、半導体６６ｂが、接し
た導電体６８ａ又は導電体６８ｂに酸素を引き抜かれる、又は、導電体６８ａ又は導電体
６８ｂに含まれる導電材料が、半導体６６ｂ中の元素と結合することにより形成される。
このような低抵抗領域が形成されることにより、導電体６８ａ又は導電体６８ｂと半導体
６６ｂとの接触抵抗を低減することが可能となるので、トランジスタ６０ａのオン電流を
増大させることができる。
また、半導体６６ｂは、導電体６８ａと導電体６８ｂの間に、導電体６８ａ及び導電体
６８ｂと重なった領域より厚さの薄い領域を有することがある。これは、導電体６８ａ及
び導電体６８ｂを形成する際に、半導体６６ｂの上面の一部を除去することにより形成さ
れる。半導体６６ｂの上面には、導電体６８ａ及び導電体６８ｂとなる導電体を成膜した
際に、上記低抵抗領域と同様の抵抗の低い領域が形成される場合がある。このように、半
導体６６ｂの上面の導電体６８ａと導電体６８ｂの間に位置する領域を除去することによ
り、半導体６６ｂの上面の抵抗が低い領域にチャネルが形成されることを防ぐことができ
る。
なお、上述の絶縁体６６ａ、半導体６６ｂ及び絶縁体６６ｃの３層構造は一例である。
例えば、絶縁体６６ａ又は絶縁体６６ｃのいずれか一方を設けない２層構造としてもよい
。また、絶縁体６６ａ又は絶縁体６６ｃの両方を設けない単層構造としてもよい。又は、
絶縁体６６ａ、半導体６６ｂ又は絶縁体６６ｃとして例示した絶縁体、半導体又は導電体
のいずれかを有するｎ層構造（ｎは４以上の整数）としても構わない。
＜絶縁体、導電体＞
以下に、トランジスタ６０ａの半導体以外の各構成要素について詳細な説明を行う。
絶縁体６１は、水素又は水をブロックする機能を有する絶縁体を用いる。絶縁体６６ａ
、半導体６６ｂ、絶縁体６６ｃ近傍に設けられる絶縁体中の水素や水は、酸化物半導体と
しても機能する絶縁体６６ａ、半導体６６ｂ、絶縁体６６ｃ中にキャリアを生成する要因
の一つとなる。これによりトランジスタ６０ａの信頼性が低下するおそれがある。特に、
図９（Ｃ）などに示すように、素子層５０の上に素子層３０を形成する場合、素子層５０
において、半導体基板のダングリングボンドを終端するために水素が用いられるため、当
該水素がトランジスタ６０ａまで拡散するおそれがある。これに対して、水素又は水をブ
ロックする機能を有する絶縁体６１を設けることにより、トランジスタ６０ａの下層から
水素又は水が拡散するのを抑制し、トランジスタ６０ａの信頼性を向上させることができ
る。絶縁体６１は、絶縁体６５又は絶縁体６４より水素又は水を透過させにくいことが好
ましい。
また、絶縁体６１は酸素をブロックする機能も有することが好ましい。絶縁体６１が絶
縁体６４から拡散する酸素をブロックすることにより、絶縁体６４から絶縁体６６ａ、半
導体６６ｂ、絶縁体６６ｃに効果的に酸素を供給することができる。
絶縁体６１としては、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウ
ム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸
化窒化ハフニウム等を用いることができる。これらを絶縁体６１として用いることにより
、酸素、水素又は水の拡散をブロックする効果を示す絶縁膜として機能することができる
。また、絶縁体６１としては、例えば、窒化シリコン、窒化酸化シリコン等を用いること
ができる。これらを絶縁体６１として用いることにより、水素、水の拡散をブロックする
効果を示す絶縁膜として機能することができる。なお、絶縁体６１の成膜は、スパッタリ
ング法、ＣＶＤ法、ＭＢＥ法又はＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
絶縁体６７としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、ア
ルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム
、ジルコニウム、ランタン、ネオジム、ハフニウム又はタンタルを含む絶縁体を、単層で
、又は積層で用いればよい。なお、絶縁体６７の成膜は、スパッタリング法、ＣＶＤ法、
ＭＢＥ法又はＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
導電体６２は、少なくとも一部が導電体６８ａと導電体６８ｂに挟まれる領域において
半導体６６ｂと重なることが好ましい。導電体６２は、トランジスタ６０ａのバックゲー
トとして機能する。このような導電体６２を設けることにより、トランジスタ６０ａのし
きい値電圧の制御を行うことができる。しきい値電圧の制御を行うことによって、トラン
ジスタ６０ａのゲート（導電体７４）に印加された電圧が低い、例えば印加された電圧が
０Ｖ以下のときに、トランジスタ６０ａが導通状態となることを防ぐことができる。つま
り、トランジスタ６０ａの電気特性を、よりノーマリーオフの方向にシフトさせることが
容易になる。
また、バックゲートとして機能する導電体６２は、所定の電位が供給される配線又は端
子と接続されていてもよい。例えば、導電体６２が一定の電位が供給される配線と接続さ
れていてもよい。一定の電位は、高電源電位や、接地電位などの低電源電位とすることが
できる。
導電体６２としては、例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、アルミ
ニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イット
リウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、スズ、タンタル及び
タングステンを一種以上含む導電体を、単層で、又は積層で用いればよい。例えば、合金
や化合物であってもよく、アルミニウムを含む導電体、銅及びチタンを含む導電体、銅及
びマンガンを含む導電体、インジウム、スズ及び酸素を含む導電体、チタン及び窒素を含
む導電体などを用いてもよい。なお、導電体６２の成膜は、スパッタリング法、ＣＶＤ法
、ＭＢＥ法又はＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
絶縁体６５は導電体６２の上面を覆うように設けられる。絶縁体６５は、後述する絶縁
体６４又は絶縁体７２と同様の絶縁体を用いることができる。
絶縁体６３は絶縁体６５を覆うように設けられる。絶縁体６３は、酸素をブロックする
機能を有することが好ましい。このような絶縁体６３を設けることにより、絶縁体６４か
ら導電体６２が酸素を引き抜くことを防ぐことができる。これにより、絶縁体６４から絶
縁体６６ａ、半導体６６ｂ、絶縁体６６ｃに効果的に酸素を供給することができる。また
、絶縁体６３の被覆性を高くすることにより、絶縁体６４から引き抜かれる酸素をより低
減し、絶縁体６４から絶縁体６６ａ、半導体６６ｂ、絶縁体６６ｃに、より効果的に酸素
を供給することができる。
絶縁体６３としては、ホウ素、アルミニウム、シリコン、スカンジウム、チタン、ガリ
ウム、イットリウム、ジルコニウム、インジウム、ランタン、セリウム、ネオジム、ハフ
ニウム又はタリウムを有する酸化物又は窒化物を用いる。好ましくは、酸化ハフニウム又
は酸化アルミニウムを用いる。なお、絶縁体６３の成膜は、スパッタリング法、ＣＶＤ法
、ＭＢＥ法又はＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
なお、絶縁体６５、絶縁体６３及び絶縁体６４において、絶縁体６３が電子捕獲領域を
有すると好ましい。絶縁体６５及び絶縁体６４が電子の放出を抑制する機能を有するとき
、絶縁体６３に捕獲された電子は、負の固定電荷のように振舞う。したがって、絶縁体６
３はフローティングゲートとしての機能を有する。
絶縁体６４は、膜中に含まれる水又は水素の量が少ないことが好ましい。例えば、絶縁
体６４としては、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シ
リコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム
、ランタン、ネオジム、ハフニウム又はタンタルを含む絶縁体を、単層で、又は積層で用
いればよい。例えば、絶縁体６４としては、酸化アルミニウム、酸化マグネシウム、酸化
シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲ
ルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化
ハフニウム又は酸化タンタルを用いればよい。好ましくは、酸化シリコン又は酸化窒化シ
リコンを用いる。なお、絶縁体６４の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法又
はＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
また、絶縁体６４は過剰酸素を有する絶縁体であることが好ましい。このような絶縁体
６４を設けることにより、絶縁体６４から絶縁体６６ａ、半導体６６ｂ、絶縁体６６ｃに
酸素を供給することができる。当該酸素により、酸化物半導体である絶縁体６６ａ、半導
体６６ｂ、絶縁体６６ｃの欠陥となる酸素欠損を低減することができる。これにより、絶
縁体６６ａ、半導体６６ｂ、絶縁体６６ｃを欠陥準位密度が低い、安定なトランジスタ特
性を提供する酸化物半導体とすることができる。
なお、本明細書などにおいて、過剰酸素とは、例えば、化学量論的組成を超えて含まれ
る酸素をいう。又は、過剰酸素とは、例えば、加熱することで当該過剰酸素が含まれる膜
又は層から放出される酸素をいう。過剰酸素は、例えば、膜や層の内部を移動することが
できる。過剰酸素の移動は、膜や層の原子間を移動する場合や、膜や層を構成する酸素と
置き換わりながら玉突き的に移動する場合などがある。
過剰酸素を有する絶縁体６４は、昇温脱離ガス分光法分析（ＴＤＳ分析）にて、１００
℃以上７００℃以下又は１００℃以上５００℃以下の表面温度の範囲で、酸素分子の脱離
量が１．０×１０１４ｍｏｌｅｃｕｌｅｓ／ｃｍ２以上１．０×１０１６ｍｏｌｅｃｕｌ
ｅｓ／ｃｍ２以下、より好ましくは、１．０×１０１５ｍｏｌｅｃｕｌｅｓ／ｃｍ２以上
５．０×１０１５ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下となる。
ＴＤＳ分析を用いた分子の放出量の測定方法について、酸素の放出量を例として、以下
に説明する。
測定試料をＴＤＳ分析したときの気体の全放出量は、放出ガスのイオン強度の積分値に
比例する。そして標準試料との比較により、気体の全放出量を計算することができる。
例えば、標準試料である所定の密度の水素を含むシリコン基板のＴＤＳ分析結果、及び
測定試料のＴＤＳ分析結果から、測定試料の酸素分子の放出量（ＮＯ２）は、下に示す式
で求めることができる。ここで、ＴＤＳ分析で得られる質量電荷比３２で検出されるガス
の全てが酸素分子由来と仮定する。ＣＨ３ＯＨの質量電荷比は３２であるが、存在する可
能性が低いものとして、ここでは考慮しない。また、酸素原子の同位体である質量数１７
の酸素原子及び質量数１８の酸素原子を含む酸素分子についても、自然界における存在比
率が極微量であるため考慮しない。
ＮＯ２＝ＮＨ２／ＳＨ２×ＳＯ２×α
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準
試料をＴＤＳ分析したときのイオン強度の積分値である。ここで、標準試料の基準値を、
ＮＨ２／ＳＨ２とする。ＳＯ２は、測定試料をＴＤＳ分析したときのイオン強度の積分値
である。αは、ＴＤＳ分析におけるイオン強度に影響する係数である。上に示す式の詳細
に関しては、特開平６－２７５６９７公報を参照する。なお、上記酸素の放出量は、電子
科学株式会社製の昇温脱離分析装置ＥＭＤ－ＷＡ１０００Ｓ／Ｗを用い、標準試料として
一定量の水素原子を含むシリコン基板を用いて測定する。
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素
原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素
分子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量に
ついても見積もることができる。
なお、ＮＯ２は酸素分子の放出量である。酸素原子に換算したときの放出量は、酸素分
子の放出量の２倍となる。
又は、加熱処理によって酸素を放出する絶縁体は、過酸化ラジカルを含むこともある。
具体的には、過酸化ラジカルに起因するスピン密度が、５×１０１７ｓｐｉｎｓ／ｃｍ３
以上であることをいう。なお、過酸化ラジカルを含む絶縁体は、電子スピン共鳴法（ＥＳ
Ｒ：Ｅｌｅｃｔｒｏｎ Ｓｐｉｎ Ｒｅｓｏｎａｎｃｅ）にて、ｇ値が２．０１近傍に非
対称の信号を有することもある。
また、絶縁体６４又は絶縁体６３は、下層からの不純物の拡散を防止する機能を有して
もよい。
また、上述の通り、半導体６６ｂの上面又は下面は平坦性が高いことが好ましい。この
ため、絶縁体６４の上面にＣＭＰ処理などによって平坦化処理を行って、平坦性の向上を
図ってもよい。
導電体６８ａ及び導電体６８ｂは、それぞれトランジスタ６０ａのソース電極又はドレ
イン電極のいずれかとして機能する。
導電体６８ａ及び導電体６８ｂとしては、例えば、ホウ素、窒素、酸素、フッ素、シリ
コン、リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛
、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、
スズ、タンタル及びタングステンを一種以上含む導電体を、単層で、又は積層で用いれば
よい。例えば、導電体６８ａ及び導電体６８ｂを積層構造とする場合、窒化タンタルの上
にタングステンを積層する構造としてもよい。また、導電体６８ａ及び導電体６８ｂは例
えば、合金や化合物であってもよく、アルミニウムを含む導電体、銅及びチタンを含む導
電体、銅及びマンガンを含む導電体、インジウム、スズ及び酸素を含む導電体、チタン及
び窒素を含む導電体などを用いてもよい。なお、導電体６８ａ及び導電体６８ｂの成膜は
、スパッタリング法、ＣＶＤ法、ＭＢＥ法又はＰＬＤ法、ＡＬＤ法などを用いて行うこと
ができる。
絶縁体７２は、トランジスタ６０ａのゲート絶縁膜として機能する。絶縁体７２は、絶
縁体６４と同様に過剰酸素を有する絶縁体としてもよい。このような絶縁体７２を設ける
ことにより、絶縁体７２から絶縁体６６ａ、半導体６６ｂ、絶縁体６６ｃに酸素を供給す
ることができる。
絶縁体７２、絶縁体７７、絶縁体７６としては、例えば、ホウ素、炭素、窒素、酸素、
フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲ
ルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウム又はタンタ
ルを含む絶縁体を、単層で、又は積層で用いればよい。例えば、絶縁体７２、絶縁体７７
としては、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒
化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、
酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム又は酸化タンタルを用
いればよい。なお、絶縁体７２、絶縁体７７、絶縁体７６の成膜は、スパッタリング法、
ＣＶＤ法、ＭＢＥ法又はＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
また、絶縁体７７は過剰酸素を有する絶縁体であることが好ましい。このような絶縁体
７７を設けることにより、絶縁体７７から絶縁体６６ａ、半導体６６ｂ、絶縁体６６ｃに
酸素を供給することができる。当該酸素により、酸化物半導体である絶縁体６６ａ、半導
体６６ｂ、絶縁体６６ｃの欠陥となる酸素欠損を低減することができる。これにより、絶
縁体６６ａ、半導体６６ｂ、絶縁体６６ｃを欠陥準位密度が低い、安定なトランジスタ特
性を提供する酸化物半導体とすることができる。また、絶縁体７７は水素、水、窒素酸化
物（ＮＯｘ、例えば一酸化窒素、二酸化窒素など）などの不純物が少ないことが好ましい
。
導電体７４はトランジスタ６０ａのゲート電極として機能する。導電体７４としては、
導電体６２として用いることができる導電体を用いればよい。
ここで、図１１（Ｂ）に示すように、導電体６２及び導電体７４の電界によって、半導
体６６ｂを電気的に取り囲むことができる（導電体から生じる電界によって、半導体を電
気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（ｓ－ｃ
ｈａｎｎｅｌ）構造とよぶ。）。そのため、半導体６６ｂの全体（上面、下面及び側面）
にチャネルが形成される。ｓ－ｃｈａｎｎｅｌ構造では、トランジスタのソース－ドレイ
ン間に大電流を流すことができ、導通時の電流（オン電流）を高くすることができる。
なお、トランジスタがｓ－ｃｈａｎｎｅｌ構造を有する場合、半導体６６ｂの側面にも
チャネルが形成される。したがって、半導体６６ｂが厚いほどチャネル領域は大きくなる
。すなわち、半導体６６ｂが厚いほど、トランジスタのオン電流を高くすることができる
。また、半導体６６ｂが厚いほど、キャリアの制御性の高い領域の割合が増えるため、サ
ブスレッショルドスイング値を小さくすることができる。例えば、１０ｎｍ以上、好まし
くは２０ｎｍ以上、さらに好ましくは３０ｎｍ以上の厚さの領域を有する半導体６６ｂと
すればよい。ただし、半導体装置の生産性が低下する場合があるため、例えば、１５０ｎ
ｍ以下の厚さの領域を有する半導体６６ｂとすればよい。
高いオン電流が得られるため、ｓ－ｃｈａｎｎｅｌ構造は、微細化されたトランジスタ
に適した構造といえる。トランジスタを微細化できるため、該トランジスタを有する半導
体装置は、集積度の高い、高密度化された半導体装置とすることが可能となる。例えば、
トランジスタは、チャネル長が好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下
、より好ましくは２０ｎｍ以下の領域を有し、かつ、トランジスタは、チャネル幅が好ま
しくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下の領
域を有する。
絶縁体７８の厚さとしては、例えば５ｎｍ以上、又は２０ｎｍ以上とすることができる
。また、絶縁体７８は少なくとも一部が絶縁体７６の上面と接して形成されることが好ま
しい。
絶縁体７８としては、例えば、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウ
ム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコ
ニウム、ランタン、ネオジム、ハフニウム又はタンタルを含む絶縁体を、単層で、又は積
層で用いればよい。絶縁体７８は酸素、水素、水、アルカリ金属、アルカリ土類金属等を
ブロックする効果を有することが好ましい。このような絶縁体としては、例えば、窒化物
絶縁膜を用いることができる。該窒化物絶縁膜としては、窒化シリコン、窒化酸化シリコ
ン、窒化アルミニウム、窒化酸化アルミニウム等がある。なお、窒化物絶縁膜の代わりに
、酸素、水素、水等のブロッキング効果を有する酸化物絶縁膜を設けてもよい。酸化物絶
縁膜としては、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリ
ウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム
等がある。また、絶縁体７８は、上述の絶縁体６６ａ又は絶縁体６６ｃとして用いること
ができる酸化物を用いることもできる。なお、絶縁体７８の成膜は、スパッタリング法、
ＣＶＤ法、ＭＢＥ法又はＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
ここで絶縁体７８の成膜は、スパッタリング法を用いて行うことが好ましく、酸素を含
む雰囲気下でスパッタリング法を用いて行うことがより好ましい。スパッタリング法で絶
縁体７８の成膜を行うことにより、成膜と同時に絶縁体７６の表面（絶縁体７８成膜後は
絶縁体７６と絶縁体７８の界面）近傍に酸素が添加される。例えば、スパッタリング法を
用いて酸化アルミニウムを成膜すればよい。さらにその上にＡＬＤ法を用いて酸化アルミ
ニウムを成膜することが好ましい。ＡＬＤ法を用いることにより、ピンホールの形成など
を抑制できるため、絶縁体７８の酸素、水素、水、アルカリ金属、アルカリ土類金属等を
ブロックする効果をより向上させることができる。
絶縁体７８の成膜後に加熱処理を行うことが好ましい。熱処理を行うことにより、絶縁
体７６に添加した酸素を絶縁体７７を介して拡散させ、絶縁体６６ａ、半導体６６ｂ、絶
縁体６６ｃに供給することができる。また、当該酸素は絶縁体７７から絶縁体７２又は絶
縁体６４を介して、絶縁体６６ａ、半導体６６ｂ、絶縁体６６ｃに供給される場合もある
。加熱処理は、２５０℃以上６５０℃以下、好ましくは３５０℃以上４５０℃以下で行え
ばよい。加熱処理は、不活性ガス雰囲気、又は酸化性ガスを１０ｐｐｍ以上、１％以上若
しくは１０％以上含む雰囲気で行う。加熱処理は減圧状態で行ってもよい。加熱処理は、
ランプ加熱によるＲＴＡ装置を用いることもできる。
絶縁体７８は、絶縁体７６より酸素を透過させにくい絶縁体であり、酸素をブロックす
る機能を有することが好ましい。このような絶縁体７８を設けることにより、絶縁体７６
から絶縁体６６ａ、半導体６６ｂ及び絶縁体６６ｃに酸素を供給する際に、当該酸素が絶
縁体７８の上方に外部放出されてしまうことを防ぐことができる。
なお、酸化アルミニウムは、水素、水分などの不純物、及び酸素の両方に対して膜を透
過させない遮断効果が高いので、絶縁体７８に適用するのに好ましい。
次に、トランジスタ６０ａの変形例であるトランジスタ６０ｂについて、図１１（Ｃ）
及び図１１（Ｄ）を用いて説明する。なお、図１１（Ｃ）及び図１１（Ｄ）は、トランジ
スタ６０ａにおける図１１（Ａ）及び図１１（Ｂ）と同様に、トランジスタ６０ｂのチャ
ネル長方向の断面図とトランジスタ６０ｂのチャネル幅方向の断面図になる。
図１１（Ｃ）及び図１１（Ｄ）に示すトランジスタ６０ｂは、絶縁体６６ｃ及び絶縁体
７２が導電体６８ａの上面の一部及び導電体６８ｂの上面の一部などを覆うように形成さ
れ、絶縁体７６が形成されず、絶縁体７７が絶縁体７２及び導電体７４を覆って形成され
ている点において、図１１（Ａ）及び図１１（Ｂ）に示すトランジスタ６０ａと異なる。
なお、図１１（Ｃ）及び図１１（Ｄ）に示すトランジスタ６０ｂの他の構成については、
図１１（Ａ）及び図１１（Ｂ）に示すトランジスタ６０ａの構成を参酌することができる
。
また、トランジスタ６０ｂでは、絶縁体７７の上に絶縁体７８が接して形成されている
ので、絶縁体７８の成膜と同時に絶縁体７７の表面（絶縁体７８成膜後は絶縁体７７と絶
縁体７８の界面）近傍に酸素が添加される。
また、導電体７４を覆って絶縁体７９が設けられることが好ましい。ただし、絶縁体７
９は必ずしも設ける必要はない。
絶縁体７９は、絶縁体６３に用いることができる絶縁体を設けることが好ましい。例え
ば、絶縁体７９として、ＡＬＤ法を用いて成膜した酸化ガリウム又は酸化アルミニウムな
どを用いればよい。このような絶縁体７９を導電体７４を覆って設けることにより、絶縁
体７７に供給された過剰酸素を導電体７４が奪って、導電体７４が酸化するのを防ぐこと
ができる。
ただし、トランジスタ６０ｂは、図１１（Ｃ）及び図１１（Ｄ）に示す構成に限定され
るものではない。例えば、絶縁体６６ｃ又は絶縁体７２が絶縁体６６ａ、半導体６６ｂ、
導電体６８ａ及び導電体６８ｂを覆って、絶縁体６４の上面と接するように設けられる構
成としてもよい。
＜容量素子の構成＞
図１２（Ａ）に、素子層４０に含まれる容量素子８０ａの構成の一例を示す。容量素子
８０ａは、導電体８２と、絶縁体８３と、導電体８４と、を有している。図１２（Ａ）に
示すように、絶縁体８１の上に導電体８２が設けられ、導電体８２を覆うように絶縁体８
３が設けられ、絶縁体８３を覆うように導電体８４が設けられ、導電体８４の上に絶縁体
８５が設けられる。
ここで、絶縁体８３が導電体８２の側面に接するように設けられ、導電体８４が絶縁体
８３の凸部の側面に接するように設けられることが好ましい。これにより、導電体８２の
上面だけでなく、導電体８２の側面も容量素子として機能させることができるので、容量
値を大きくすることができる。
ここで、図９などに示す素子層４０においてプラグとして機能する導電体４１は、図１
２（Ａ）に示す容量素子８０ａの一方の電極として機能する導電体８２、他方の電極とし
て機能する導電体８４のいずれかと接するように設けられる。つまり、導電体８２及び導
電体８４は、図４（Ａ）などに示す導電体１２に対応する。なお、プラグとして機能する
導電体４１が複数設けられる場合もある。
また、図９などに示す素子層４０に設けられる絶縁体４４は、図１２（Ａ）に示す容量
素子８０ａの絶縁体８５に対応する。また、絶縁体４４として、絶縁体８５の上に形成さ
れる絶縁体が含まれる場合もある。また、絶縁体４４として、絶縁体８３が含まれる場合
もある。
導電体８２及び導電体８４としては、例えば、ホウ素、窒素、酸素、フッ素、シリコン
、リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガ
リウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、スズ
、タンタル及びタングステンを一種以上含む導電体を、単層で、又は積層で用いればよい
。例えば、合金や化合物であってもよく、アルミニウムを含む導電体、銅及びチタンを含
む導電体、銅及びマンガンを含む導電体、インジウム、スズ及び酸素を含む導電体、チタ
ン及び窒素を含む導電体などを用いてもよい。なお、導電体８２及び導電体８４の成膜は
、スパッタリング法、ＣＶＤ法、ＭＢＥ法又はＰＬＤ法、ＡＬＤ法などを用いて行うこと
ができる。
絶縁体８３としては、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化マグネ
シウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリ
ウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネ
オジム、酸化ハフニウム、酸化タンタルなどから選ばれた一種以上を含む絶縁体を用いる
ことができる。特に、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒
素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０）
）、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ（ｘ＞０、ｙ＞０、
ｚ＞０））、酸化ハフニウム、又は酸化イットリウムなどのｈｉｇｈ－ｋ材料を用いるこ
とが好ましい。また、絶縁体８３としてｈｉｇｈ－ｋ材料を用いる場合、熱処理を行うこ
とで容量値を大きくすることができる場合がある。このようなｈｉｇｈ－ｋ材料を用いる
ことで、絶縁体８３を厚くしても容量素子８０ａの容量値を十分確保することができる。
絶縁体８３を厚くすることにより、導電体８２と導電体８４の間に生じるリーク電流を抑
制することができる。なお、絶縁体８３の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ
法又はＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
絶縁体８１及び絶縁体８５としては、図１１に示すトランジスタ６０ａにおいて、絶縁
体７６として用いることができる絶縁体を用いればよい。また、絶縁体８５は、有機シラ
ンガス（例えば、ＴＥＯＳ（Ｔｅｔｒａ－Ｅｔｈｙｌ－Ｏｒｔｈｏ－Ｓｉｌｉｃａｔｅ）
など）を用いて成膜してもよい。
次に、容量素子８０ａの変形例について、図１２（Ｂ）及び図１２（Ｃ）を用いて説明
する。
図１２（Ｂ）に示す容量素子８０ｂは、導電体８４が導電体８２の上面と重なるように
形成されている点において、図１２（Ａ）に示す容量素子８０ａと異なる。なお、図１２
（Ｂ）では、導電体８４の側面端部と導電体８２の側面端部が重なるように設けられてい
るが、容量素子８０ｂはこれに限られるものではない。
図１２（Ｃ）に示す容量素子８０ｃは、絶縁体８１の上に開口を有する絶縁体８６が設
けられており、導電体８２は当該開口の中に設けられている点において、図１２（Ａ）に
示す容量素子８０ａと異なる。ここで、絶縁体８６の開口と絶縁体８１の上面を溝部とみ
なすことができ、導電体８２は当該溝部に沿って設けられることが好ましい。また、図１
２（Ｃ）に示すように、絶縁体８６の上面と導電体８２の上面とが概略一致するように形
成されてもよい。
導電体８２の上に絶縁体８３が設けられ、絶縁体８３の上に導電体８４が設けられる。
ここで、導電体８４は、上記溝部において、絶縁体８３を介して導電体８２と面する領域
を有する。また、絶縁体８３は導電体８２の上面を覆うように設けられることが好ましい
。このように絶縁体８３を設けることで、導電体８２と導電体８４との間でリーク電流が
流れるのを防ぐことができる。また、絶縁体８３の側面端部と導電体８４の側面端部とが
概略一致するように設けられていてもよい。このように、容量素子８０ｃは、コンケーブ
型又はシリンダー型などの形状とすることが好ましい。なお、容量素子８０ｃにおいて、
導電体８２、絶縁体８３及び導電体８４の上面形状が四角形以外の多角形状となってもよ
いし、楕円を含む円形状となってもよい。
＜半導体基板に形成されたトランジスタの構成＞
図１３（Ａ）及び図１３（Ｂ）に、素子層５０に含まれるトランジスタ９０ａの構成の
一例を示す。図１３（Ａ）はトランジスタ９０ａのチャネル長方向Ｂ１－Ｂ２に対応する
断面図であり、図１３（Ｂ）はトランジスタ９０ａのチャネル幅方向Ｂ３－Ｂ４に対応す
る断面図である。
半導体基板９１には複数の凸部が形成されており、複数の凸部の間の溝部（トレンチと
呼ぶ場合もある。）に素子分離領域９７が形成されている。半導体基板９１及び素子分離
領域９７の上に開口が形成された絶縁体９８が設けられている。絶縁体９８の開口の中で
、半導体基板９１及び素子分離領域９７の上に絶縁体９４が形成されており、絶縁体９４
の上に導電体９６が形成されている。絶縁体９８の上には絶縁体９９が設けられる。
図１３（Ａ）に示すように、半導体基板９１の凸部の少なくとも一部の上に、絶縁体９
８の開口が形成されており、絶縁体９８の開口の内側に絶縁体９５が設けられる。絶縁体
９５の内側に絶縁体９４が設けられており、絶縁体９４の内側に導電体９６が設けられて
いる。また、図１３（Ａ）に示すように、半導体基板９１の凸部において、少なくとも絶
縁体９５の一部と重なるように低抵抗領域９３ａ及び低抵抗領域９３ｂが形成され、低抵
抗領域９３ａ及び低抵抗領域９３ｂの外側に低抵抗領域９２ａ及び低抵抗領域９２ｂが形
成される。なお、低抵抗領域９２ａ及び低抵抗領域９２ｂは、低抵抗領域９３ａ及び低抵
抗領域９３ｂより抵抗が低いことが好ましい。
ここで、導電体９６はトランジスタ９０ａのゲートとして機能し、絶縁体９４はトラン
ジスタ９０ａのゲート絶縁膜として機能し、低抵抗領域９２ａはトランジスタ９０ａのソ
ース又はドレインの一方として機能し、低抵抗領域９２ｂはトランジスタ９０ａのソース
又はドレインの他方として機能する。また、絶縁体９５はトランジスタ９０ａのサイドウ
ォール絶縁膜として機能する。また、低抵抗領域９３ａ及び低抵抗領域９３ｂはトランジ
スタ９０ａのＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域として機能する。
また、半導体基板９１の凸部において、導電体９６と重なり、かつ低抵抗領域９３ａ及び
低抵抗領域９３ｂの間に位置する領域は、トランジスタ９０ａのチャネル形成領域として
機能する。
トランジスタ９０ａでは、図１３（Ｂ）に示すように、チャネル形成領域における凸部
の側部及び上部と、導電体９６とが絶縁体９４を間に挟んで重なることで、チャネル形成
領域の側部と上部を含めた広い範囲においてキャリアが流れる。そのため、トランジスタ
９０ａの基板上における占有面積を小さく抑えつつ、トランジスタ９０ａにおいて移動す
るキャリアの量を増加させることができる。その結果、トランジスタ９０ａは、オン電流
が大きくなると共に、電界効果移動度を高められる。特に、チャネル形成領域における凸
部のチャネル幅方向の長さ（チャネル幅）をＷ、チャネル形成領域における凸部の高さを
Ｔとすると、チャネル幅Ｗに対する凸部の高さＴの比（Ｔ／Ｗ）に相当するアスペクト比
が高い場合、キャリアが流れる範囲はより広くなるため、トランジスタ９０ａのオン電流
をより大きくすることができ、電界効果移動度もより高められる。例えば、バルクの半導
体基板９１を用いたトランジスタ９０ａの場合、アスペクト比は０．５以上であることが
望ましく、１以上であることがより望ましい。
図１３（Ａ）及び図１３（Ｂ）に示すトランジスタ９０ａは、トレンチ分離（ＳＴＩ：
Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法を用いて素子分離した例を示し
ているが、本実施の形態に示す半導体装置はこれに限られるものではない。
ここで、図９などに示す素子層５０においてプラグとして機能する導電体５１は、図１
３（Ａ）に示すトランジスタ９０ａのソース又はドレインとして機能する低抵抗領域９２
ａ、低抵抗領域９２ｂ、ゲートとして機能する導電体９６のいずれかと接するように設け
られる。つまり、低抵抗領域９２ａ、低抵抗領域９２ｂ及び導電体９６は、図４（Ａ）な
どに示す導電体１２に対応する。なお、プラグとして機能する導電体５１が複数設けられ
る場合もある。
また、図９などに示す素子層５０に設けられる絶縁体５４は、図１３（Ａ）に示すトラ
ンジスタ９０ａの絶縁体９８及び絶縁体９９の積層に対応する。また、絶縁体５４として
、絶縁体９９の上に形成される絶縁体が含まれる場合もある。
半導体基板９１としては、例えば、シリコン、ゲルマニウムなどの単体半導体基板、又
は炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、
酸化ガリウムなどの化合物半導体基板などを用いればよい。好ましくは、半導体基板９１
として、単結晶シリコン基板を用いる。また、半導体基板９１として、半導体基板内部に
絶縁体領域を有する半導体基板、例えばＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔ
ｏｒ）基板などを用いてもよい。
半導体基板９１は、例えば、ｐ型の導電型を付与する不純物を有する半導体基板を用い
る。ただし、半導体基板９１として、ｎ型の導電型を付与する不純物を有する半導体基板
を用いても構わない。又は、半導体基板９１がｉ型であっても構わない。
また、半導体基板９１に設けられる低抵抗領域９２ａ及び低抵抗領域９２ｂは、リンや
ヒ素などのｎ型の導電性を付与する元素、又はホウ素やアルミニウムなどのｐ型の導電性
を付与する元素を含むことが好ましい。また同様に、低抵抗領域９３ａ及び低抵抗領域９
３ｂも、リンやヒ素などのｎ型の導電性を付与する元素、又はホウ素やアルミニウムなど
のｐ型の導電性を付与する元素を含むことが好ましい。ただし、低抵抗領域９３ａ及び低
抵抗領域９３ｂはＬＤＤとして機能することが好ましいので、低抵抗領域９３ａ及び低抵
抗領域９３ｂに含まれる導電性を付与する元素の濃度は、低抵抗領域９２ａ及び低抵抗領
域９２ｂに含まれる導電性を付与する元素の濃度より低いことが好ましい。なお、低抵抗
領域９２ａ及び低抵抗領域９２ｂはシリサイドなどを用いて形成してもよい。
絶縁体９４、絶縁体９５は、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化
マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸
化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、
酸化ネオジム、酸化ハフニウム、酸化タンタルなどから選ばれた一種以上を含む絶縁体を
用いることができる。また、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０）
）、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ
＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ（ｘ＞０、ｙ
＞０、ｚ＞０））、酸化ハフニウム、又は酸化イットリウムなどのｈｉｇｈ－ｋ材料を用
いてもよい。なお、絶縁体９４、絶縁体９５の成膜は、スパッタリング法、ＣＶＤ法、Ｍ
ＢＥ法又はＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
導電体９６としては、タンタル、タングステン、チタン、モリブデン、クロム、ニオブ
等から選択された金属、又はこれらの金属を主成分とする合金材料若しくは化合物材料を
用いることが好ましい。また、リン等の不純物を添加した多結晶シリコンを用いることが
できる。また、金属窒化物膜と上記の金属膜の積層構造で導電体９６を形成してもよい。
金属窒化物としては、窒化タングステン、窒化モリブデン、窒化チタンを用いることがで
きる。金属窒化物膜を設けることにより、金属膜の密着性を向上させることができ、剥離
を防止することができる。なお、導電体９６の成膜は、スパッタリング法、ＣＶＤ法、Ｍ
ＢＥ法又はＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
絶縁体９８、絶縁体９９しては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネ
シウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イ
ットリウム、ジルコニウム、ランタン、ネオジム、ハフニウム又はタンタルを含む絶縁体
を、単層で、又は積層で用いればよい。なお、絶縁体９８、絶縁体９９の成膜は、スパッ
タリング法、ＣＶＤ法、ＭＢＥ法又はＰＬＤ法、ＡＬＤ法などを用いて行うことができる
。
また、絶縁体９８、絶縁体９９として、炭化窒化シリコン（ｓｉｌｉｃｏｎ ｃａｒｂ
ｏｎｉｔｒｉｄｅ）、酸化炭化シリコン（ｓｉｌｉｃｏｎ ｏｘｙｃａｒｂｉｄｅ）など
を用いることができる。また、ＵＳＧ（Ｕｎｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ
）、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、
ＢＳＧ（Ｂｏｒｏｓｉｌｉｃａｔｅ Ｇｌａｓｓ）等を用いることができる。ＵＳＧ、Ｂ
ＰＳＧ等は、常圧ＣＶＤ法を用いて形成すればよい。また、例えば、ＨＳＱ（水素シルセ
スキオキサン）等の塗布法を用いて形成してもよい。
ここで、絶縁体９８は水素を有すると好ましい場合がある。絶縁体９８が水素を有する
ことにより、半導体基板９１の欠陥等を低減し、トランジスタ９０ａの電気特性を向上さ
せる場合がある。例えば、半導体基板９１としてシリコンを有する材料を用いた場合には
、水素によりシリコンのダングリングボンド等の欠陥を終端することができる。
また、絶縁体９９は、水素などの不純物及び酸素をブロックする機能を有する絶縁体と
することが好ましい。例えば、図９（Ｃ）などに示す構造とする場合、素子層３０のトラ
ンジスタ６０ａより下層に、水素などの不純物及び酸素をブロックする機能を有する絶縁
体を配置することによって、トランジスタ６０ａの電気特性を安定にすることができる。
水素などの不純物及び酸素をブロックする機能を有する絶縁体としては、例えば、ホウ
素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、
アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム
、ハフニウム又はタンタルを含む絶縁体を、単層で、又は積層で用いればよい。例えば、
窒化シリコンなどを用いればよい。
次に、トランジスタ９０ａの変形例であるトランジスタ９０ｂについて、図１３（Ｃ）
及び図１３（Ｄ）を用いて説明する。なお、図１３（Ｃ）及び図１３（Ｄ）は、トランジ
スタ９０ａにおける図１３（Ａ）及び図１３（Ｂ）と同様に、トランジスタ９０ｂのチャ
ネル長方向の断面図とトランジスタ９０ｂのチャネル幅方向の断面図になる。
図１３（Ｃ）及び図１３（Ｄ）に示すトランジスタ９０ｂは、半導体基板９１に凸部が
形成されていない点において、図１３（Ａ）及び図１３（Ｂ）に示すトランジスタ９０ａ
と異なる。なお、図１３（Ｃ）及び図１３（Ｄ）に示すトランジスタ９０ｂの他の構成に
ついては、図１３（Ａ）及び図１３（Ｂ）に示すトランジスタ９０ａの構成を参酌するこ
とができる。
なお、トランジスタ９０ａ及びトランジスタ９０ｂにおいて、導電体９６の側面に接す
るように絶縁体９４を設けているが、本実施の形態に示す半導体装置はこれに限られるも
のではない。例えば、導電体９６の下面にだけ接するように絶縁体９４を設ける構成とし
てもよい。
＜半導体装置の構成例＞
図１０（Ａ）に示す、素子層５０の上に素子層３０を設け、素子層３０の上に素子層４
０を設けた半導体装置の構成の一例を、図１４に示す。図１４はトランジスタ６０ｂ及び
トランジスタ９０ａのチャネル長方向Ｃ１－Ｃ２に対応する断面図である。なお、図１４
では、トランジスタ６０ｂとトランジスタ９０ａのチャネル長方向が平行になっているが
、これに限られることなく、適宜設定することができる。
素子層５０は、図１３（Ａ）に示すトランジスタ９０ａが設けられたものであり、半導
体基板９１、素子分離領域９７、絶縁体９８、絶縁体９９、絶縁体９４、絶縁体９５、導
電体９６、低抵抗領域９３ａ及び低抵抗領域９３ｂ、低抵抗領域９２ａ及び低抵抗領域９
２ｂについては、上記の記載を参酌することができる。
素子層５０には、プラグとして機能する導電体５１ａ、導電体５１ｂ及び導電体５１ｃ
が設けられている。導電体５１ａは、下面が低抵抗領域９２ａに接して、絶縁体９８及び
絶縁体９９の開口の中に形成されている。導電体５１ｂは、下面が導電体９６に接して、
絶縁体９９の開口の中に形成されている。導電体５１ｃは、下面が低抵抗領域９２ｂに接
して、絶縁体９８及び絶縁体９９の開口の中に形成されている。
図１４に示すように、導電体５１ａ乃至導電体５１ｃは、積層構造とすることが好まし
い。導電体５１ａ乃至導電体５１ｃの下層の導電体としては、例えば、チタン、タンタル
、窒化チタン又は窒化タンタルなどを単層又は積層で用いればよい。窒化タンタル又は窒
化チタンなどの金属窒化物、特に窒化タンタルを導電体５１ａ乃至導電体５１ｃの下層に
用いることで、素子層５０などに含まれる水素、水などの不純物が導電体５１ａ乃至導電
体５１ｃ中に拡散してさらに上の層に移動することを抑制することができる。これは、導
電体５１ａ乃至導電体５１ｃだけでなく、他のプラグとして機能する導電体も同様である
。よって、素子層３０より下層に位置する、導電体１１１ａ乃至導電体１１１ｃ、導電体
１２１ａ乃至導電体１２１ｃも同様に、積層構造として下層に、窒化タンタル又は窒化チ
タンなどの金属窒化物、特に窒化タンタルを用いることにより、上層に位置する素子層３
０に水素、水などの不純物が拡散することを防ぐことができる。このような構成とするこ
とにより、素子層３０に含まれる酸化物半導体を、高純度真性又は実質的に高純度真性で
ある酸化物半導体とすることができる。
導電体５２ａ、導電体５２ｂ及び導電体５２ｃが、絶縁体９９の上に形成されている。
導電体５２ａは導電体５１ａの上面と接し、導電体５２ｂは導電体５１ｂの上面と接し、
導電体５２ｃは導電体５１ｃの上面と接している。なお、導電体５１ａ、導電体５１ｂ及
び導電体５１ｃは、図９（Ｃ）などに示す導電体５１と、導電体５２ａ、導電体５２ｂ及
び導電体５２ｃは、図９（Ｃ）などに示す導電体５２と対応している。また、上述の方法
で配線とプラグを作製した際に形成されるハードマスク残渣（例えば図９（Ｃ）に示すハ
ードマスク残渣５６など）は、後述するハードマスク残渣４６を除いて省略している。
絶縁体９９の上に、絶縁体１０２ａ及び絶縁体１０２ｂが設けられる。絶縁体１０２ａ
及び絶縁体１０２ｂは、導電体５２ａ、導電体５２ｂ及び導電体５２ｃを埋め込むように
設けられる。例えば、導電体５２ａ乃至導電体５２ｃに銅など拡散しやすい金属を用いる
場合、窒化シリコンや窒化炭化シリコンなどの銅が透過しにくい絶縁体を用いることによ
り、銅などの不純物がトランジスタ９０ａに拡散するのを防ぐことができる。また、絶縁
体１０２ａは、絶縁体９８などより水素濃度が低い絶縁体を用いることが好ましい。また
、絶縁体１０２ｂは、絶縁体１０２ａより誘電率が低いことが好ましい。なお、図１４で
は、絶縁体１０２ａと絶縁体１０２ｂが積層して設けられているが、これに限られず単層
の絶縁体としてもよい。
絶縁体１０２ｂの上に絶縁体１０４が設けられ、絶縁体１０４の上に絶縁体１０６が設
けられ、絶縁体１０６の上に絶縁体１０８が設けられる。絶縁体１０２ａ、絶縁体１０２
ｂ、絶縁体１０４、絶縁体１０６及び絶縁体１０８は、絶縁体９９に用いることができる
絶縁体を用いればよい。また、絶縁体１０２ａ、絶縁体１０２ｂ、絶縁体１０４、絶縁体
１０６及び絶縁体１０８のいずれかは、水素などの不純物及び酸素をブロックする機能を
有する絶縁体とすることが好ましい。また、導電体５２ａ乃至導電体５２ｃに銅など拡散
しやすい金属を用いる場合、絶縁体１０４に窒化シリコンや窒化炭化シリコンなどの銅が
透過しにくい絶縁体を用いることにより、銅などの不純物が素子層３０に含まれる酸化物
半導体膜に拡散するのを防ぐことができる。
絶縁体１０４及び絶縁体１０６には、プラグとして機能する導電体１１１ａ、導電体１
１１ｂ及び導電体１１１ｃが設けられている。導電体１１１ａは、下面が導電体５２ａに
接して、絶縁体１０４及び絶縁体１０６の開口の中に形成されている。導電体１１１ｂは
、下面が導電体５２ｂに接して、絶縁体１０４及び絶縁体１０６の開口の中に形成されて
いる。導電体１１１ｃは、下面が導電体５２ｃに接して、絶縁体１０４及び絶縁体１０６
の開口の中に形成されている。
導電体１１２ａ、導電体１１２ｂ及び導電体１１２ｃは、絶縁体１０８に埋め込まれる
ように設けられている。導電体１１２ａは導電体１１１ａの上面と接し、導電体１１２ｂ
は導電体１１１ｂの上面と接し、導電体１１２ｃは導電体１１１ｃの上面と接している。
なお、導電体１１１ａ、導電体１１１ｂ及び導電体１１１ｃは、図４（Ａ）などに示す導
電体２０ｂと、導電体１１２ａ、導電体１１２ｂ及び導電体１１２ｃは、図４（Ａ）及び
図４（Ｂ）などに示す導電体２２ｂと対応している。
絶縁体１０８の上に絶縁体１１０が設けられる。絶縁体１１０は、絶縁体９９に用いる
ことができる絶縁体を用いればよい。
絶縁体１１０の上の素子層３０は、図１１（Ｃ）に示すトランジスタ６０ｂが設けられ
たものであり、絶縁体６１、絶縁体６７、導電体６２、絶縁体６５、絶縁体６３、絶縁体
６４、絶縁体６６ａ、半導体６６ｂ、絶縁体６６ｃ、導電体６８ａ、導電体６８ｂ、絶縁
体７２、導電体７４、絶縁体７７及び絶縁体７８については、上記の記載を参酌すること
ができる。
絶縁体６１及び絶縁体１１０には、プラグとして機能する導電体１２１ａ、導電体１２
１ｂ及び導電体１２１ｃが設けられている。導電体１２１ａは、下面が導電体１１２ａに
接して、絶縁体６１及び絶縁体１１０の開口の中に形成されている。導電体１２１ｂは、
下面が導電体１１２ｂに接して、絶縁体６１及び絶縁体１１０の開口の中に形成されてい
る。導電体１２１ｃは、下面が導電体１１２ｃに接して、絶縁体６１及び絶縁体１１０の
開口の中に形成されている。
また、導電体６２と同じ層に導電体１２２ａ、導電体１２２ｂ及び導電体１２２ｃが形
成されている。導電体１２２ａは導電体１２１ａの上面と接し、導電体１２２ｂは導電体
１２１ｂの上面と接し、導電体１２２ｃは導電体１２１ｃの上面と接している。なお、導
電体１２１ａ、導電体１２１ｂ及び導電体１２１ｃは、図４（Ａ）などに示す導電体２０
ｂと、導電体１２２ａ、導電体１２２ｂ及び導電体１２２ｃは、図４（Ａ）及び図４（Ｂ
）などに示す導電体２２ｂと対応している。
絶縁体７８の上に絶縁体８１が設けられる。絶縁体８１は、絶縁体７７に用いることが
できる絶縁体を用いればよい。
絶縁体８１、絶縁体７８及び絶縁体７７には、プラグとして機能する導電体３１ａ乃至
導電体３１ｅが設けられている。さらに、絶縁体６５、絶縁体６３及び絶縁体６４には、
プラグとして機能する導電体３１ａ、導電体３１ｄ及び導電体３１ｅが設けられている。
導電体３１ａは、下面が導電体１２２ａに接して、絶縁体８１、絶縁体７８、絶縁体７７
、絶縁体６４、絶縁体６３及び絶縁体６５の開口の中に形成されている。導電体３１ｂは
、下面が導電体６８ａに接して、絶縁体８１、絶縁体７８及び絶縁体７７の開口の中に形
成されている。導電体３１ｃは、下面が導電体６８ｂに接して、絶縁体８１、絶縁体７８
及び絶縁体７７の開口の中に形成されている。導電体３１ｄは、下面が導電体１２２ｂに
接して、絶縁体８１、絶縁体７８、絶縁体７７、絶縁体６４、絶縁体６３及び絶縁体６５
の開口の中に形成されている。導電体３１ｅは、下面が導電体１２２ｃに接して、絶縁体
８１、絶縁体７８、絶縁体７７、絶縁体６４、絶縁体６３及び絶縁体６５の開口の中に形
成されている。
絶縁体８１の上に、導電体３２ａ、導電体３２ｂ、導電体８２及び導電体３２ｅが形成
されている。ここで、導電体８２は素子層４０の容量素子８０ａの電極の一方である。導
電体３２ａは導電体３１ａの上面と接し、導電体３２ｂは導電体３１ｂの上面と接し、導
電体８２は導電体３１ｃ及び導電体３１ｄの上面と接し、導電体３２ｅは導電体３１ｅの
上面と接している。なお、導電体３１ａ、導電体３１ｂ、導電体３１ｃ、導電体３１ｄ及
び導電体３１ｅは、図９（Ａ）などに示す導電体３１と、導電体３２ａ、導電体３２ｂ、
導電体８２、導電体３２ｅは、図９（Ａ）などに示す導電体３２と対応している。
なお、図１４に示す断面図では、導電体７４及び導電体６２と接続される配線及びプラ
グが図示されていないが、別途設けることができる。
素子層４０は、図１２（Ａ）に示す容量素子８０ａが設けられたものであり、絶縁体８
１、導電体８２、絶縁体８３、導電体８４及び絶縁体８５については、上記の記載を参酌
することができる。
素子層４０には、プラグとして機能する導電体４１ａ及び導電体４１ｂが設けられてい
る。導電体４１ａは、下面が導電体３２ａに接して、絶縁体８３及び絶縁体８５の開口の
中に形成されている。導電体４１ｂは、下面が導電体３２ｅに接して、絶縁体８３及び絶
縁体８５の開口の中に形成されている。
配線として機能する導電体４２ａ及び導電体４２ｂは、絶縁体８５の上に形成されてい
る。導電体４２ａは導電体４１ａの上面と接し、導電体４２ｂは導電体４１ｂの上面と接
している。また、絶縁体８５の上面の凹部の導電体４２ａと重なる部分にハードマスク残
渣４６が残っている。なお、導電体４１ａ及び導電体４１ｂは、図９（Ｂ）などに示す導
電体４１と、導電体４２ａ及び導電体４２ｂは、図９（Ｂ）などに示す導電体４２と、ハ
ードマスク残渣４６は図９（Ｂ）などに示すものと対応している。
絶縁体８５の上に導電体４２ａ及び導電体４２ｂを覆って絶縁体１３４が形成される。
絶縁体１３４は、絶縁体８５に用いることができる絶縁体を用いればよい。
絶縁体１３４には、プラグとして機能する導電体１３１が設けられている。導電体１３
１は、下面が導電体４２ａに接して、絶縁体１３４の開口の中に形成されている。
配線として機能する導電体１３２は、絶縁体１３４の上に形成されている。導電体１３
２は導電体１３１の上面と接している。なお、導電体１３１は、図４（Ａ）などに示す導
電体２０ｂと、導電体１３２は、図４（Ａ）及び図４（Ｂ）などに示す導電体２２ｂと対
応している。
絶縁体１３４の上に、導電体１３２の上に開口を有するように、絶縁体１３６が形成さ
れる。絶縁体１３６は、絶縁体１３４に用いることができる絶縁体を用いればよい。また
、絶縁体１３６として、ポリイミドなどの有機絶縁膜を用いてもよい。
次に、図１４に示す導電体４２ａ（配線）と導電体４１ａ（プラグ）を例に、配線とプ
ラグの作製方法について、図１５乃至図１９に示す断面図と上面図を用いて説明する。図
１５乃至図１９は、一点鎖線Ｘ３－Ｘ４に対応する断面図及び上面図を示している。なお
、図１５乃至図１９では、図１４と縦横の比率を変えて誇張して表現している。
導電体３２ａの上に絶縁体８３ａが形成され、絶縁体８３ａの上に絶縁体８５ａが形成
されている。ここで、絶縁体８３ａは開口形成後に絶縁体８３になり、絶縁体８５ａは開
口形成後に絶縁体８５になる。導電体３２ａは図１（Ａ）などに示す導電体１２に対応し
、絶縁体８３ａ及び絶縁体８５ａは絶縁体１４ａに対応する。
まず、絶縁体８５ａの上にハードマスク１４６ａを成膜する。ここで、ハードマスク１
４６ａは、後述する配線の最下層に用いる導電体１５２ａと同じ導電体を用いればよい。
例えば、チタン、タンタル、タングステン、窒化チタン又は窒化タンタルなどを用いれば
よい。なお、導電体１５２ａにチタン又は窒化チタンなどを用いる場合、同じエッチング
ガスでエッチングできるアルミニウムなどを用いてもよい。ハードマスク１４６ａの成膜
は、スパッタリング法、ＣＶＤ法、ＭＢＥ法又はＰＬＤ法、ＡＬＤ法などを用いて行うこ
とができる。
さらに、ハードマスク１４６ａの上にハードマスク１４７ａを成膜する。ここでハード
マスク１４７ａは、絶縁体７７に用いることができる絶縁体を用いればよく、例えば、酸
化窒化シリコン、窒化シリコンなどを用いればよい。ハードマスク１４６ａ及びハードマ
スク１４７ａは図１（Ａ）及び図１（Ｂ）に示すハードマスク１６ａに対応する。ハード
マスク１４７ａの成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法又はＰＬＤ法、ＡＬＤ
法などを用いて行うことができる。
次に、ハードマスク１４７ａの上に有機塗布膜１４５ａを成膜する。有機塗布膜１４５
ａをハードマスク１４７ａとレジストマスク１４８の間に形成することで、ハードマスク
１４７ａとレジストマスク１４８との密着性を向上させることができる場合がある。
次に、ハードマスク１４６ａの上に開口１４３ａを有するレジストマスク１４８を形成
する（図１５（Ａ）及び図１５（Ｂ）参照。）。ここで、図１５（Ａ）は、図１５（Ｂ）
に示す一点鎖線Ｘ３－Ｘ４に対応する断面図である。以下、同様に断面図と上面図を一点
鎖線Ｘ３－Ｘ４に対応させて示す。レジストマスク１４８はリソグラフィー法などを用い
て形成すればよい。
次に、レジストマスク１４８を用いて、有機塗布膜１４５ａをエッチングして開口１４
３ｂを有する有機塗布膜１４５ｂを形成する（図１５（Ｃ）及び図１５（Ｄ）参照。）。
ここで、開口１４３ｂにおいて、ハードマスク１４７ａの上面が露出するまでエッチング
を行う。なお、エッチングには、ドライエッチングを用いることが好ましい。当該ドライ
エッチングには、例えばＣ４Ｆ６ガス、Ｃ４Ｆ８ガス、ＣＦ４ガス、ＳＦ６ガス又はＣＨ
Ｆ３ガスなどを用いることができる。ドライエッチング装置としては、上記の装置を用い
ることができる。このドライエッチングでレジストマスク１４８の角部などが除去される
ときがある。
次に、レジストマスク１４８を用いて、ハードマスク１４７ａをエッチングして開口１
４３ｃを有するハードマスク１４７ｂを形成する（図１６（Ａ）及び図１６（Ｂ）参照。
）。ここで、開口１４３ｃにおいて、ハードマスク１４６ａの上面が露出するまでエッチ
ングを行う。なお、エッチングには、ドライエッチングを用いることが好ましい。当該ド
ライエッチングには、例えば、Ｃ４Ｆ６ガス、Ｃ４Ｆ８ガス、ＣＦ４ガス、ＳＦ６ガス又
はＣＨＦ３ガスなどを単独又は２以上のガスを混合して用いることができる。又は、上記
ガスに酸素ガス、ヘリウムガス、アルゴンガス又は水素ガスなどを適宜添加することがで
きる。ドライエッチング装置としては、上記の装置を用いることができるが、平行平板型
電極それぞれに周波数の異なる高周波電源を接続する構成のドライエッチング装置の使用
が好ましい。
次に、ハードマスク１４７ｂを用いて、ハードマスク１４６ａをエッチングして開口１
４３ｄを有するハードマスク１４６ｂを形成する（図１６（Ｃ）及び図１６（Ｄ）参照。
）。ここで、開口１４３ｄにおいて、絶縁体８５ａの上面が露出するまでエッチングを行
う。なお、エッチングには、ドライエッチングを用いることが好ましい。当該ドライエッ
チングには、例えば、Ｃ４Ｆ６ガス、Ｃ４Ｆ８ガス、ＣＦ４ガス、ＳＦ６ガス、ＣＨＦ３
ガス、Ｃｌ２ガス、ＢＣｌ３ガス又はＳｉＣｌ４ガスなどを単独又は２以上のガスを混合
して用いることができる。又は、上記ガスに酸素ガス、ヘリウムガス、アルゴンガス又は
水素ガスなどを適宜添加することができる。ドライエッチング装置としては、上記の装置
を用いることができるが、平行平板型電極それぞれに周波数の異なる高周波電源を接続す
る構成のドライエッチング装置の使用が好ましい。
エッチング後にレジストマスク１４８及び有機塗布膜１４５ｂを除去することが好まし
い。なお、図１６（Ａ）及び図１６（Ｂ）に示すように、ハードマスク１４７ｂを形成す
る工程において、レジストマスク１４８が消失する場合がある。また、図１６（Ｃ）及び
図１６（Ｄ）に示すように、ハードマスク１４６ｂを形成する工程において、有機塗布膜
１４５ｂが消失する場合がある。ただし、これらのレジストマスク１４８及び有機塗布膜
１４５ｂの消失は一例に過ぎず、これに限定されるものではない。例えば、ハードマスク
１４７ｂの形成時にレジストマスク１４８が残り、ハードマスク１４６ｂ形成時にレジス
トマスク１４８と有機塗布膜１４５ｂが消失する場合もありうる。
次に、ハードマスク１４７ｂ及びハードマスク１４６ｂを用いて、絶縁体８５ａをエッ
チングし、さらに絶縁体８３ａをエッチングして、開口１４３ｅを有する絶縁体８５及び
絶縁体８３を形成する（図１７（Ａ）及び図１７（Ｂ）参照。）。ここで、開口１４３ｅ
において、導電体３２ａの上面が露出するまでエッチングを行う。なお、エッチングには
、ドライエッチングを用いることが好ましい。当該ドライエッチングには、例えば、Ｃ４
Ｆ６ガス、Ｃ４Ｆ８ガス、ＣＦ４ガス、ＳＦ６ガス又はＣＨＦ３ガスなどを単独又は２以
上のガスを混合して用いることができる。又は、上記ガスに酸素ガス、ヘリウムガス、ア
ルゴンガス又は水素ガスなどを適宜添加することができる。ドライエッチング装置として
は、上記の装置を用いることができるが、平行平板型電極それぞれに周波数の異なる高周
波電源を接続する構成のドライエッチング装置の使用が好ましい。エッチングガスの選択
など、ドライエッチングの条件については、絶縁体８５ａ及び絶縁体８３ａに用いる絶縁
体に合わせて適宜設定すればよい。
ここで、ハードマスク１４６ｂとハードマスク１４７ｂを積層して用いることにより、
ハードマスク１４６ｂがハードマスク１４７ｂによって、エッチングガスから保護される
。これにより、絶縁体８３ａ及び絶縁体８５ａのエッチング中にハードマスク１４６ｂが
著しく変形する（例えば、開口１４３ｄが著しく拡大するなど）ことを防ぐことができる
。このようにして、高アスペクト比の開口１４３ｅを形成することができる。なお、この
ときハードマスク１４７ｂが消失することもある。
ここで、絶縁体８５ａとして酸化シリコンを用いる場合、例えば、平行平板型電極を有
する容量結合型プラズマエッチング装置を用いて、上部電極の高周波電力を１８００Ｗ、
下部電極の高周波電力を２０００Ｗ、圧力を３．３Ｐａ、エッチングガス流量をＣ４Ｆ６
ガス２２ｓｃｃｍ、アルゴンガス８００ｓｃｃｍ、酸素ガス３０ｓｃｃｍという条件で絶
縁体８５ａをエッチングすることができる。また、絶縁体８３ａとして酸化アルミニウム
を用いる場合、例えば、平行平板型電極を有する容量結合型プラズマエッチング装置を用
いて、上部電極の高周波電力を１０００Ｗ、下部電極の高周波電力を１２００Ｗ、圧力を
２．３Ｐａ、エッチングガス流量をＣ４Ｆ８ガス８ｓｃｃｍ、アルゴンガス４７５ｓｃｃ
ｍ、水素ガス１６ｓｃｃｍという条件で絶縁体８３ａをエッチングすることができる。
上記酸化シリコンのエッチング条件において、Ｗ、Ａｌ、窒化チタン、Ｔｉのエッチン
グレートを調査したところ、Ｗは１５．１ｎｍ／ｍｉｎ、Ａｌは８．０ｎｍ／ｍｉｎ、窒
化チタンは１７．０ｎｍ／ｍｉｎ、Ｔｉは１１．７ｎｍ／ｍｉｎとなった。また、上記酸
化アルミニウムのエッチング条件において、Ｗ、Ａｌ、窒化チタン、Ｔｉのエッチングレ
ートを調査したところ、Ｗは５．３ｎｍ／ｍｉｎ、Ａｌは３７．５ｎｍ／ｍｉｎ、窒化チ
タンは７．３ｎｍ／ｍｉｎ、Ｔｉは２．１ｎｍ／ｍｉｎとなった。ＡｌＯｘのエッチング
条件において、Ａｌのエッチングレートが少し大きかったが、Ｗ、Ａｌ、窒化チタン、Ｔ
ｉは、酸化シリコンと酸化アルミニウムのエッチング条件に対して比較的エッチングレー
トが小さくなった。よって、Ｗ、Ａｌ、窒化チタン、Ｔｉを、ハードマスク１４６ｂとし
て用いることにより、エッチング時にハードマスク１４６ｂが変形することを低減できる
ので、高アスペクト比の開口１４３ｅを形成することができる。
なお、開口１４３ｅを形成する際に、開口１４３ｅの側壁にエッチング反応による副生
成物が形成されることがある。このため、開口１４３ｅの形成後に酸素を含む雰囲気でプ
ラズマ処理を行って、当該副生成物を除去することが好ましい。酸素雰囲気でのプラズマ
処理には、上記ドライエッチング装置を用いることができる。
次に、開口１４３ｄ及び開口１４３ｅを埋め込むように導電体１５０ａ及び導電体１５
１ａを積層して成膜する（図１７（Ｃ）及び図１７（Ｄ）参照。）。導電体１５０ａ及び
導電体１５１ａは、後の工程で図１４に示す導電体４１ａとなり、図２（Ｃ）及び図２（
Ｄ）に示す導電体２０ａに対応する。導電体１５０ａとしては、例えば、チタン、タンタ
ル、窒化チタン又は窒化タンタルなどを単層又は積層で用いればよい。このように導電体
１５０ａを設けることで、導電体１５１ａに含まれる金属成分の拡散を防ぐ、導電体１５
１ａの酸化を防ぐ、導電体１５１ａの開口１４３ｄ及び開口１４３ｅに対する密着性を向
上させるなどの効果を得ることができる。さらに、導電体１５０ａとして、窒化タンタル
又は窒化チタンなどの金属窒化物、特に窒化タンタルを用いることにより、水素、水など
の不純物が導電体１５１ａ中に拡散することを抑制することができる。
導電体１５０ａ及び導電体１５１ａの成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法
又はＰＬＤ法、ＡＬＤ法などを用いて行うことができる。ここで、導電体１５０ａ及び導
電体１５１ａの成膜は、開口１４３ｄ及び開口１４３ｅに埋め込まれるように行うので、
ＣＶＤ法（特にＭＣＶＤ法）を用いることが好ましい。さらに、導電体１５０ａをＡＬＤ
法を用いて成膜することにより、導電体１５０ａを良好な被覆性で成膜し、かつ導電体１
５０ａにピンホールが形成されることを抑制することができる。このように導電体１５０
ａを形成することにより、水素、水などの不純物が導電体１５１ａ中に拡散することをさ
らに抑制することができる。
次に、ハードマスク１４６ｂ、導電体１５０ａ及び導電体１５１ａに研磨処理を行って
、開口１４３ｅに埋め込まれた導電体１５０ｂ及び導電体１５１ｂを形成する（図１８（
Ａ）及び図１８（Ｂ）参照。）。ここで、導電体１５０ｂ及び導電体１５１ｂは、図１４
に示す導電体４１ａに対応する。研磨処理としてはＣＭＰ処理などを行えばよい。例えば
、ＣＭＰ処理を行うことで、絶縁体８５上の導電体１５０ａ及び導電体１５１ａと、ハー
ドマスク１４６ｂを除去することができる。その結果、絶縁体８５及び絶縁体８３の開口
１４３ｅにのみ、導電体１５０ａ及び導電体１５１ａが残存することで、上面が平坦な導
電体１５０ｂ及び導電体１５１ｂを形成することができる。
絶縁体８５の上面の平坦性が高くない場合、ＣＭＰ処理の後、（図１８（Ａ）及び図１
８（Ｂ）に示すように絶縁体８５の上面の凹部にハードマスク残渣１４６ｃが残る場合が
ある。ハードマスク残渣１４６ｃは、図３（Ａ）及び図３（Ｂ）に示すハードマスク残渣
１６ｃに対応している。
次に、絶縁体８５、導電体１５０ｂ及び導電体１５１ｂの上に導電体１５２ａ、導電体
１５３ａ及び導電体１５４ａを成膜する（（図１８（Ｃ）及び図１８（Ｄ）参照。）。導
電体１５２ａ、導電体１５３ａ及び導電体１５４ａは、後の工程で図１４に示す導電体４
２ａとなり、図４（Ａ）及び図４（Ｂ）に示す導電体２２ｂに対応する。なお、導電体１
５２ａ、導電体１５３ａ及び導電体１５４ａの成膜は、スパッタリング法、ＣＶＤ法、Ｍ
ＢＥ法又はＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
導電体１５３ａは、素子層４０及び素子層３０の上に成膜されるため、導電体１５３ａ
の成膜後には高温の熱処理を行う必要がない場合がある。よって、導電体１５３ａとして
、例えば、アルミニウム、銅などの耐熱性が低いが、低抵抗である金属材料を用いること
も可能である。これにより、後の工程で形成される導電体４２ａの配線抵抗を低くするこ
とができる。
導電体１５２ａ及び導電体１５４ａとしては、例えば、チタン、タンタル、窒化チタン
又は窒化タンタルなどを単層又は積層で用いればよい。このように導電体１５２ａ及び導
電体１５４ａを設けることで、導電体１５３ａに含まれる金属成分の拡散を防ぐ、導電体
１５３ａの酸化を防ぐ、導電体１５３ａの絶縁体８５に対する密着性を向上させる、導電
体１５３ａの変形を抑制するなどの効果を得ることができる。
また、本工程では、導電体１５２ａの上に導電体１５３ａを成膜し、導電体１５３ａの
上に導電体１５４ａを成膜する積層構造としたが、これに限られることなく、例えば単層
、２層、又は４層以上の構造としてもよい。例えば、単層で形成する場合、タングステン
などを用いることができる。
上述の通り、導電体１５２ａはハードマスク残渣１４６ｃと同じエッチングガスでエッ
チングすることが可能な材料を用いる。このため、導電体１５２ａは、ハードマスク１４
６ａと同種の金属元素を有することが好ましい。
次に、導電体１５４ａの上にパターン形成されたレジストマスク１５５を形成する（図
１９（Ａ）及び図１９（Ｂ）参照。）。レジストマスク１５５はリソグラフィー法などを
用いて形成すればよい。
レジストマスク１５５を用いて、導電体１５２ａ、導電体１５３ａ及び導電体１５４ａ
をエッチングガスを用いてエッチングすることで、導電体１５２ｂ、導電体１５３ｂ及び
導電体１５４ｂを形成する（図１９（Ｃ）及び図１９（Ｄ）参照。）。ここで、導電体１
５２ｂ、導電体１５３ｂ及び導電体１５４ｂは、図１４に示す導電体４２ａに対応する。
エッチング処理は、レジストマスク１５５が重なっていない領域において、絶縁体８５
の上面が露出するまで行う。なお、エッチングには、ドライエッチングを用いることが好
ましい。当該ドライエッチングには、例えば、Ｃ４Ｆ６ガス、Ｃ４Ｆ８ガス、ＣＦ４ガス
、ＳＦ６ガス、ＣＨＦ３ガス、Ｃｌ２ガス、ＢＣｌ３ガス又はＳｉＣｌ４ガスなどを単独
又は２以上のガスを混合して用いることができる。又は、上記ガスに酸素ガス、ヘリウム
ガス、アルゴンガス又は水素ガスなどを適宜添加することができる。ドライエッチング装
置としては上記の装置を用いることができるが、平行平板型電極それぞれに周波数の異な
る高周波電源を接続する構成のドライエッチング装置の使用が好ましい。
ただし、ドライエッチングでは、導電体１５２ａとハードマスク残渣１４６ｃをエッチ
ング可能なエッチングガスを用いる。また、各種電極に与える電力、エッチングガスの流
量、圧力、などのエッチング条件についても、導電体１５２ａとハードマスク残渣１４６
ｃをエッチングできるように適宜設定する。
なお、エッチング後にレジストマスク１５５を除去することが好ましい。
これにより、導電体１５２ｂ、導電体１５３ｂ及び導電体１５４ｂの形成とともに、ハ
ードマスク残渣１４６ｃのレジストマスク１５５と重なっていない部分が除去され、導電
体１５２ｂ、導電体１５３ｂ及び導電体１５４ｂと重なる部分にだけハードマスク残渣１
４６ｄが残る。ただし、ハードマスク残渣１４６ｃがレジストマスク１５５と重なる部分
に形成されていなかった場合は、ハードマスク残渣１４６ｃはすべて除去される。
このようにして、本実施の形態に示す半導体装置では、プロセスルールの小さい集積回
路においても、ハードマスク残渣１４６ｃに起因する配線間リークを抑制することができ
る。また、配線（導電体４２ａ）の形成とハードマスク残渣１６ｃの除去を同時に行うこ
とができるので、ハードマスク残渣除去のために余計な工程を増やすことなく、半導体装
置を作製することができる。
以上の方法を用いることにより、プラグ（導電体４１ａ）と配線（導電体４２ａ）を作
製することができる。これは、導電体４１ａ及び導電体４２ａに限られるものではなく、
同様の方法を用いて、導電体５１ａ及び導電体５２ａ、導電体５１ｂ及び導電体５２ｂ、
導電体５１ｃ及び導電体５２ｃ、導電体１１１ａ及び導電体１１２ａ、導電体１１１ｂ及
び導電体１１２ｂ、導電体１１１ｃ及び導電体１１２ｃ、導電体１２１ａ及び導電体１２
２ａ、導電体１２１ｂ及び導電体１２２ｂ、導電体１２１ｃ及び導電体１２２ｃ、導電体
３１ａ及び導電体３２ａ、導電体３１ｂ及び導電体３２ｂ、導電体３１ｃ及び導電体３１
ｄ並びに導電体８２、導電体３１ｅ及び導電体３２ｅ、導電体４１ｂ及び導電体４２ｂ、
導電体１３１及び導電体１３２、なども形成することができる。
ただし、素子層３０又は素子層４０より下の層に設ける配線及びプラグについては、形
成後に高温の熱処理を行う場合があるので、耐熱性の高い高融点金属などを用いることが
好ましい。例えば、タングステン、チタン、タンタル、窒化チタン、窒化タンタルなどを
用いればよい。
なお、上記のプラグ又は配線として機能する導電体は、必ずしも上記の方法を用いて作
製する必要はない。例えば、素子層３０より下に位置する、プラグ又は配線として機能す
る導電体をシングルダマシン法又はデュアルダマシン法を用いて形成する構成としてもよ
い。
このようにして、本実施の形態に示す半導体装置の作製方法を用いることで、配線間リ
ークを抑制することができる半導体装置を提供することができる。また、本実施の形態に
示す半導体装置の作製方法を用いることで、工程を増やすことなく、配線間リークを抑制
することができる半導体装置を提供することができる。また、本実施の形態に示す半導体
装置の作製方法を用いることで、配線間リークを抑制することができる、酸化物半導体が
設けられた半導体装置を提供することができる。また、本実施の形態に示す半導体装置の
作製方法を用いることで、微細加工を施された半導体装置を提供することができる。
本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合わせ
ることができる。
（実施の形態２）
本実施の形態では、本発明の一態様の半導体装置に含まれる酸化物半導体の詳細につい
て、以下説明する。
＜酸化物半導体の構造＞
以下では、酸化物半導体の構造について説明する。
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分け
られる。非単結晶酸化物半導体としては、ＣＡＡＣ－ＯＳ（ｃ－ａｘｉｓ－ａｌｉｇｎｅ
ｄ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化
物半導体、ｎｃ－ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎ
ｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ－ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ－
ｌｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）及び非晶質酸化物半導体などがあ
る。
また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物
半導体と、に分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ
－ＯＳ、多結晶酸化物半導体及びｎｃ－ＯＳなどがある。
非晶質構造は、一般に、等方的であって不均質構造を持たない、準安定状態で原子の配
置が固定化していない、結合角度が柔軟である、短距離秩序は有するが長距離秩序を有さ
ない、などといわれている。
すなわち、安定な酸化物半導体を完全な非晶質（ｃｏｍｐｌｅｔｅｌｙ ａｍｏｒｐｈ
ｏｕｓ）酸化物半導体とは呼べない。また、等方的でない（例えば、微小な領域において
周期構造を有する）酸化物半導体を、完全な非晶質酸化物半導体とは呼べない。一方、ａ
－ｌｉｋｅ ＯＳは、等方的でないが、鬆（ボイドともいう。）を有する不安定な構造で
ある。不安定であるという点では、ａ－ｌｉｋｅ ＯＳは、物性的に非晶質酸化物半導体
に近い。
＜ＣＡＡＣ－ＯＳ＞
まずは、ＣＡＡＣ－ＯＳについて説明する。
ＣＡＡＣ－ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物
半導体の一種である。
ＣＡＡＣ－ＯＳをＸ線回折（ＸＲＤ：Ｘ－Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）によって
解析した場合について説明する。例えば、空間群Ｒ－３ｍに分類されるＩｎＧａＺｎＯ４
の結晶を有するＣＡＡＣ－ＯＳに対し、ｏｕｔ－ｏｆ－ｐｌａｎｅ法による構造解析を行
うと、図２３（Ａ）に示すように回折角（２θ）が３１°近傍にピークが現れる。このピ
ークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ－ＯＳ
では、結晶がｃ軸配向性を有し、ｃ軸がＣＡＡＣ－ＯＳの膜を形成する面（被形成面とも
いう。）、又は上面に略垂直な方向を向いていることが確認できる。なお、２θが３１°
近傍のピークの他に、３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピ
ークは、空間群Ｆｄ－３ｍに分類される結晶構造に起因する。そのため、ＣＡＡＣ－ＯＳ
は、該ピークを示さないことが好ましい。
一方、ＣＡＡＣ－ＯＳに対し、被形成面に平行な方向からＸ線を入射させるｉｎ－ｐｌ
ａｎｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、
ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。そして、２θを５６°近傍に固定
し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）
を行っても、図２３（Ｂ）に示すように明瞭なピークは現れない。一方、単結晶ＩｎＧａ
ＺｎＯ４に対し、２θを５６°近傍に固定してφスキャンした場合、図２３（Ｃ）に示す
ように（１１０）面と等価な結晶面に帰属されるピークが６本観察される。したがって、
ＸＲＤを用いた構造解析から、ＣＡＡＣ－ＯＳは、ａ軸及びｂ軸の配向が不規則であるこ
とが確認できる。
次に、電子回折によって解析したＣＡＡＣ－ＯＳについて説明する。例えば、ＩｎＧａ
ＺｎＯ４の結晶を有するＣＡＡＣ－ＯＳに対し、ＣＡＡＣ－ＯＳの被形成面に平行にプロ
ーブ径が３００ｎｍの電子線を入射させると、図２３（Ｄ）に示すような回折パターン（
制限視野電子回折パターンともいう。）が現れる場合がある。この回折パターンには、Ｉ
ｎＧａＺｎＯ４の結晶の（００９）面に起因するスポットが含まれる。したがって、電子
回折によっても、ＣＡＡＣ－ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成
面又は上面に略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に
垂直にプローブ径が３００ｎｍの電子線を入射させたときの回折パターンを図２３（Ｅ）
に示す。図２３（Ｅ）より、リング状の回折パターンが確認される。したがって、プロー
ブ径が３００ｎｍの電子線を用いた電子回折によっても、ＣＡＡＣ－ＯＳに含まれるペレ
ットのａ軸及びｂ軸は配向性を有さないことがわかる。なお、図２３（Ｅ）における第１
リングは、ＩｎＧａＺｎＯ４の結晶の（０１０）面及び（１００）面などに起因する。ま
た、図２３（Ｅ）における第２リングは（１１０）面などに起因する。
また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍ
ｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ－ＯＳの明視野像と回折パターンとの複合解析
像（高分解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができ
る。一方、高分解能ＴＥＭ像であっても、ペレット同士の境界、すなわち結晶粒界（グレ
インバウンダリーともいう。）を明確に確認することが難しい場合がある。そのため、Ｃ
ＡＡＣ－ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
図２４（Ａ）に、試料面と略平行な方向から観察したＣＡＡＣ－ＯＳの断面の高分解能
ＴＥＭ像を示す。高分解能ＴＥＭ像の観察には、球面収差補正（Ｓｐｈｅｒｉｃａｌ Ａ
ｂｅｒｒａｔｉｏｎ Ｃｏｒｒｅｃｔｏｒ）機能を用いた。球面収差補正機能を用いた高
分解能ＴＥＭ像を、特にＣｓ補正高分解能ＴＥＭ像と呼ぶ。Ｃｓ補正高分解能ＴＥＭ像は
、例えば、日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ－ＡＲＭ２００Ｆなどに
よって観察することができる。
図２４（Ａ）より、金属原子が層状に配列している領域であるペレットを確認すること
ができる。ペレット一つの大きさは１ｎｍ以上のものや、３ｎｍ以上のものがあることが
わかる。したがって、ペレットを、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこ
ともできる。また、ＣＡＡＣ－ＯＳを、ＣＡＮＣ（Ｃ－Ａｘｉｓ Ａｌｉｇｎｅｄ ｎａ
ｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。ペレットは、ＣＡＡ
Ｃ－ＯＳの膜の被形成面又は上面の凹凸を反映しており、ＣＡＡＣ－ＯＳの被形成面又は
上面と平行となる。
また、図２４（Ｂ）及び図２４（Ｃ）に、試料面と略垂直な方向から観察したＣＡＡＣ
－ＯＳの平面のＣｓ補正高分解能ＴＥＭ像を示す。図２４（Ｄ）及び図２４（Ｅ）は、そ
れぞれ図２４（Ｂ）及び図２４（Ｃ）を画像処理した像である。以下では、画像処理の方
法について説明する。まず、図２４（Ｂ）及び図２４（Ｃ）を高速フーリエ変換（ＦＦＴ
：Ｆａｓｔ Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ）処理することでＦＦＴ像を取得する
。次に、取得したＦＦＴ像において原点を基準に、２．８ｎｍ－１から５．０ｎｍ－１の
間の範囲を残すマスク処理をする。次に、マスク処理したＦＦＴ像を、逆高速フーリエ変
換（ＩＦＦＴ：Ｉｎｖｅｒｓｅ Ｆａｓｔ Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ）処理
することで画像処理した像を取得する。こうして取得した像をＦＦＴフィルタリング像と
呼ぶ。ＦＦＴフィルタリング像は、Ｃｓ補正高分解能ＴＥＭ像から周期成分を抜き出した
像であり、格子配列を示している。
図２４（Ｄ）では、格子配列の乱れた箇所を破線で示している。破線で囲まれた領域が
、一つのペレットである。そして、破線で示した箇所がペレットとペレットとの連結部で
ある。破線は、六角形状であるため、ペレットが六角形状であることがわかる。なお、ペ
レットの形状は、正六角形状とは限らず、非正六角形状である場合が多い。
図２４（Ｅ）では、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格
子配列の向きが変化している箇所を点線で示し、格子配列の向きの変化を破線で示してい
る。点線近傍においても、明確な結晶粒界を確認することが難しい。点線近傍の格子点を
中心に周囲の格子点を繋ぐと、歪んだ六角形や、五角形又は／及び七角形などが形成でき
る。すなわち、格子配列を歪ませることによって結晶粒界の形成を抑制していることがわ
かる。これは、ＣＡＡＣ－ＯＳが、ａ－ｂ面方向において原子配列が稠密でないことや、
金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容す
ることができるためである。
以上に示すように、ＣＡＡＣ－ＯＳは、ｃ軸配向性を有し、かつａ－ｂ面方向において
複数のペレット（ナノ結晶）が連結し、歪みを有した結晶構造となっている。よって、Ｃ
ＡＡＣ－ＯＳを、ＣＡＡ ｃｒｙｓｔａｌ（ｃ－ａｘｉｓ－ａｌｉｇｎｅｄ ａ－ｂ－ｐ
ｌａｎｅ－ａｎｃｈｏｒｅｄ ｃｒｙｓｔａｌ）を有する酸化物半導体と称することもで
きる。
ＣＡＡＣ－ＯＳは結晶性の高い酸化物半導体である。酸化物半導体の結晶性は不純物の
混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ－ＯＳは不純物や欠陥
（酸素欠損など）の少ない酸化物半導体ともいえる。
なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金
属元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸
素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列
を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、
二酸化炭素などは、原子半径（又は分子半径）が大きいため、酸化物半導体の原子配列を
乱し、結晶性を低下させる要因となる。
酸化物半導体が不純物や欠陥を有する場合、光や熱などによって特性が変動する場合が
ある。例えば、酸化物半導体に含まれる不純物は、キャリアトラップとなる場合や、キャ
リア発生源となる場合がある。例えば、酸化物半導体中の酸素欠損は、キャリアトラップ
となる場合や、水素を捕獲することによってキャリア発生源となる場合がある。
不純物及び酸素欠損の少ないＣＡＡＣ－ＯＳは、キャリア密度の低い酸化物半導体であ
る。具体的には、８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さ
らに好ましくは１×１０１０／ｃｍ３未満であり、１×１０－９／ｃｍ３以上のキャリア
密度の酸化物半導体とすることができる。そのような酸化物半導体を、高純度真性又は実
質的に高純度真性な酸化物半導体と呼ぶ。ＣＡＡＣ－ＯＳは、不純物濃度が低く、欠陥準
位密度が低い。すなわち、安定なトランジスタ特性を提供する酸化物半導体であるといえ
る。
＜ｎｃ－ＯＳ＞
次に、ｎｃ－ＯＳについて説明する。
ｎｃ－ＯＳをＸＲＤによって解析した場合について説明する。例えば、ｎｃ－ＯＳに対
し、ｏｕｔ－ｏｆ－ｐｌａｎｅ法による構造解析を行うと、配向性を示すピークが現れな
い。すなわち、ｎｃ－ＯＳの結晶は配向性を有さない。
また、例えば、ＩｎＧａＺｎＯ４の結晶を有するｎｃ－ＯＳを薄片化し、厚さが３４ｎ
ｍの領域に対し、被形成面に平行にプローブ径が５０ｎｍの電子線を入射させると、図２
５（Ａ）に示すようなリング状の回折パターン（ナノビーム電子回折パターン）が観測さ
れる。また、同じ試料にプローブ径が１ｎｍの電子線を入射させたときの回折パターン（
ナノビーム電子回折パターン）を図２５（Ｂ）に示す。図２５（Ｂ）より、リング状の領
域内に複数のスポットが観測される。したがって、ｎｃ－ＯＳは、プローブ径が５０ｎｍ
の電子線を入射させる場合には秩序性が確認されないが、プローブ径が１ｎｍの電子線を
入射させる場合には秩序性が確認される。
また、厚さが１０ｎｍ未満の領域に対し、プローブ径が１ｎｍの電子線を入射させると
、図２５（Ｃ）に示すように、スポットが略正六角形状に配置された電子回折パターンが
観測される場合がある。したがって、厚さが１０ｎｍ未満の範囲において、ｎｃ－ＯＳが
秩序性の高い領域、すなわち結晶を有することがわかる。なお、結晶が様々な方向を向い
ているため、規則的な電子回折パターンが観測されない領域もある。
図２５（Ｄ）に、被形成面と略平行な方向から観察したｎｃ－ＯＳの断面のＣｓ補正高
分解能ＴＥＭ像を示す。ｎｃ－ＯＳは、高分解能ＴＥＭ像において、補助線で示す箇所な
どのように結晶部を確認することのできる領域と、明確な結晶部を確認することが難しい
領域と、を有する。ｎｃ－ＯＳに含まれる結晶部は、１ｎｍ以上１０ｎｍ以下の大きさで
あり、特に１ｎｍ以上３ｎｍ以下の大きさであることが多い。なお、結晶部の大きさが１
０ｎｍより大きく１００ｎｍ以下である酸化物半導体を微結晶酸化物半導体（ｍｉｃｒｏ
ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶことがあ
る。ｎｃ－ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認することが難
しい場合がある。なお、ナノ結晶は、ＣＡＡＣ－ＯＳにおけるペレットと起源を同じくす
る可能性がある。そのため、以下ではｎｃ－ＯＳの結晶部をペレットと呼ぶ場合がある。
このように、ｎｃ－ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特
に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ－ＯＳ
は、異なるペレット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見
られない。したがって、ｎｃ－ＯＳは、分析方法によっては、ａ－ｌｉｋｅ ＯＳや非晶
質酸化物半導体と区別が付かない場合がある。
なお、ペレット（ナノ結晶）間で結晶方位が規則性を有さないことから、ｎｃ－ＯＳを
、ＲＡＮＣ（Ｒａｎｄｏｍ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化
物半導体、又はＮＡＮＣ（Ｎｏｎ－Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有す
る酸化物半導体と呼ぶこともできる。
ｎｃ－ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため
、ｎｃ－ＯＳは、ａ－ｌｉｋｅ ＯＳや非晶質酸化物半導体よりも欠陥準位密度が低くな
る。ただし、ｎｃ－ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのた
め、ｎｃ－ＯＳは、ＣＡＡＣ－ＯＳと比べて欠陥準位密度が高くなる。
＜ａ－ｌｉｋｅ ＯＳ＞
ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳと非晶質酸化物半導体との間の構造を有する酸化物
半導体である。
図２６に、ａ－ｌｉｋｅ ＯＳの高分解能断面ＴＥＭ像を示す。ここで、図２６（Ａ）
は電子照射開始時におけるａ－ｌｉｋｅ ＯＳの高分解能断面ＴＥＭ像である。図２６（
Ｂ）は４．３×１０８ｅ－／ｎｍ２の電子（ｅ－）照射後におけるａ－ｌｉｋｅ ＯＳの
高分解能断面ＴＥＭ像である。図２６（Ａ）及び図２６（Ｂ）より、ａ－ｌｉｋｅ ＯＳ
は電子照射開始時から、縦方向に延伸する縞状の明領域が観察されることがわかる。また
、明領域は、電子照射後に形状が変化することがわかる。なお、明領域は、鬆又は低密度
領域と推測される。
鬆を有するため、ａ－ｌｉｋｅ ＯＳは、不安定な構造である。以下では、ａ－ｌｉｋ
ｅ ＯＳが、ＣＡＡＣ－ＯＳ及びｎｃ－ＯＳと比べて不安定な構造であることを示すため
、電子照射による構造の変化を示す。
試料として、ａ－ｌｉｋｅ ＯＳ、ｎｃ－ＯＳ及びＣＡＡＣ－ＯＳを準備する。いずれ
の試料もＩｎ－Ｇａ－Ｚｎ酸化物である。
まず、各試料の高分解能断面ＴＥＭ像を取得する。高分解能断面ＴＥＭ像により、各試
料は、いずれも結晶部を有する。
なお、ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ－Ｏ層を３層有し、またＧａ－Ｚｎ
－Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有することが知られてい
る。これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と
同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。したがって、
以下では、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所を、ＩｎＧａＺ
ｎＯ４の結晶部とみなした。なお、格子縞は、ＩｎＧａＺｎＯ４の結晶のａ－ｂ面に対応
する。
図２７は、各試料の結晶部（２２箇所から３０箇所）の平均の大きさを調査した例であ
る。なお、上述した格子縞の長さを結晶部の大きさとしている。図２７より、ａ－ｌｉｋ
ｅ ＯＳは、ＴＥＭ像の取得などに係る電子の累積照射量に応じて結晶部が大きくなって
いくことがわかる。図２７より、ＴＥＭによる観察初期においては１．２ｎｍ程度の大き
さだった結晶部（初期核ともいう。）が、電子（ｅ－）の累積照射量が４．２×１０８ｅ
－／ｎｍ２においては１．９ｎｍ程度の大きさまで成長していることがわかる。一方、ｎ
ｃ－ＯＳ及びＣＡＡＣ－ＯＳは、電子照射開始時から電子の累積照射量が４．２×１０８
ｅ－／ｎｍ２までの範囲で、結晶部の大きさに変化が見られないことがわかる。図２７よ
り、電子の累積照射量によらず、ｎｃ－ＯＳ及びＣＡＡＣ－ＯＳの結晶部の大きさは、そ
れぞれ１．３ｎｍ程度及び１．８ｎｍ程度であることがわかる。なお、電子線照射及びＴ
ＥＭの観察は、日立透過電子顕微鏡Ｈ－９０００ＮＡＲを用いた。電子線照射条件は、加
速電圧を３００ｋＶ、電流密度を６．７×１０５ｅ－／（ｎｍ２・ｓ）、照射領域の直径
を２３０ｎｍとした。
このように、ａ－ｌｉｋｅ ＯＳは、電子照射によって結晶部の成長が見られる場合が
ある。一方、ｎｃ－ＯＳ及びＣＡＡＣ－ＯＳは、電子照射による結晶部の成長がほとんど
見られない。すなわち、ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳ及びＣＡＡＣ－ＯＳと比べて
、不安定な構造であることがわかる。
また、鬆を有するため、ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳ及びＣＡＡＣ－ＯＳと比べ
て密度の低い構造である。具体的には、ａ－ｌｉｋｅ ＯＳの密度は、同じ組成の単結晶
の密度の７８．６％以上９２．３％未満である。また、ｎｃ－ＯＳの密度及びＣＡＡＣ－
ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満である。単結晶の
密度の７８％未満である酸化物半導体は、成膜すること自体が困難である。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、
菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３である。よ
って、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体におい
て、ａ－ｌｉｋｅ ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満である。ま
た、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において
、ｎｃ－ＯＳの密度及びＣＡＡＣ－ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３
未満である。
なお、同じ組成の単結晶が存在しない場合、任意の割合で組成の異なる単結晶を組み合
わせることにより、所望の組成における単結晶に相当する密度を見積もることができる。
所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して
、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を
組み合わせて見積もることが好ましい。
以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。
なお、酸化物半導体は、例えば、非晶質酸化物半導体、ａ－ｌｉｋｅ ＯＳ、ｎｃ－ＯＳ
、ＣＡＡＣ－ＯＳのうち、二種以上を有する積層膜であってもよい。
以上、本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み
合わせて用いることができる。
（実施の形態３）
本実施の形態においては、本発明の一態様に係るトランジスタなどを利用した半導体装
置の回路の一例について説明する。
＜ＣＭＯＳインバータ＞
図２８（Ａ）に示す回路図は、ｐチャネル型のトランジスタ２２００とｎチャネル型の
トランジスタ２１００を直列に接続し、かつそれぞれのゲートを接続した、いわゆるＣＭ
ＯＳインバータの構成を示している。ここで、トランジスタ２２００を上記素子層５０で
構成し、トランジスタ２１００を上記素子層３０で構成することで、図２８（Ａ）に示す
回路は、図９（Ｃ）に示す半導体装置で形成することができる。
図２８（Ａ）に示した半導体装置は、半導体基板を用いてｐチャネル型トランジスタを
作製し、その上方にｎチャネル型トランジスタを作製することにより、素子の占有面積を
縮小することができる。すなわち、半導体装置の集積度を高くすることができる。また、
ｎチャネル型トランジスタと、ｐチャネル型トランジスタとを同一の半導体基板を用いて
作製した場合と比べて、工程を簡略化することができるため、半導体装置の生産性を高く
することができる。また、半導体装置の歩留まりを高くすることができる。また、ｐチャ
ネル型トランジスタは、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域、シャ
ロートレンチ構造、歪み設計などの複雑な工程を省略できる場合がある。そのため、ｎチ
ャネル型トランジスタを、半導体基板を用いて作製する場合と比べて、生産性及び歩留ま
りを高くすることができる場合がある。
＜ＣＭＯＳアナログスイッチ＞
また図２８（Ｂ）に示す回路図は、トランジスタ２１００とトランジスタ２２００のそ
れぞれのソースとドレインを接続した構成を示している。このような構成とすることで、
いわゆるＣＭＯＳアナログスイッチとして機能させることができる。ここで、トランジス
タ２２００を上記素子層５０で構成し、トランジスタ２１００を上記素子層３０で構成す
ることで、図２８（Ｂ）に示す回路は、図９（Ｃ）に示す半導体装置で形成することがで
きる。
＜記憶装置１＞
本発明の一態様に係るトランジスタを用いた、電力が供給されない状況でも記憶内容の
保持が可能で、かつ、書き込み回数にも制限が無い半導体装置（記憶装置）の一例を図２
９に示す。
図２９（Ａ）に示す半導体装置は、第１の半導体を用いたトランジスタ３２００と第２
の半導体を用いたトランジスタ３３００、及び容量素子３４００を有している。なお、ト
ランジスタ３３００としては、上述のトランジスタ２１００と同様のトランジスタを用い
ることができる。ここで、トランジスタ３２００を上記素子層５０で構成し、トランジス
タ３３００を上記素子層３０で構成し、容量素子３４００を上記素子層４０で構成するこ
とで、図２９（Ａ）に示す回路は、図１０（Ａ）又は図１０（Ｂ）に示す半導体装置で形
成することができる。
トランジスタ３３００は、オフ電流の小さいトランジスタが好ましい。トランジスタ３
３００は、例えば、酸化物半導体を用いたトランジスタを用いることができる。トランジ
スタ３３００のオフ電流が小さいことにより、半導体装置の特定のノードに長期にわたり
記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、又は
リフレッシュ動作の頻度を極めて少なくすることが可能となるため、消費電力の低い半導
体装置となる。
図２９（Ａ）において、第１の配線３００１はトランジスタ３２００のソースと電気的
に接続され、第２の配線３００２はトランジスタ３２００のドレインと電気的に接続され
る。また、第３の配線３００３はトランジスタ３３００のソース、ドレインの一方と電気
的に接続され、第４の配線３００４はトランジスタ３３００のゲートと電気的に接続され
ている。そして、トランジスタ３２００のゲート、及びトランジスタ３３００のソース、
ドレインの他方は、容量素子３４００の電極の一方と電気的に接続され、第５の配線３０
０５は容量素子３４００の電極の他方と電気的に接続されている。
図２９（Ａ）に示す半導体装置は、トランジスタ３２００のゲートの電位が保持可能と
いう特性を有することで、以下に示すように、情報の書き込み、保持、読み出しが可能で
ある。
情報の書き込み及び保持について説明する。まず、第４の配線３００４の電位を、トラ
ンジスタ３３００が導通状態となる電位にして、トランジスタ３３００を導通状態とする
。これにより、第３の配線３００３の電位が、トランジスタ３２００のゲート、及び容量
素子３４００の電極の一方と電気的に接続するノードＦＧに与えられる。すなわち、トラ
ンジスタ３２００のゲートには、所定の電荷が与えられる（書き込み）。ここでは、異な
る二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という。
）のどちらかが与えられるものとする。その後、第４の配線３００４の電位を、トランジ
スタ３３００が非導通状態となる電位にして、トランジスタ３３００を非導通状態とする
ことにより、ノードＦＧに電荷が保持される（保持）。
トランジスタ３３００のオフ電流が小さいため、ノードＦＧの電荷は長期間にわたって
保持される。
次に情報の読み出しについて説明する。第１の配線３００１に所定の電位（定電位）を
与えた状態で、第５の配線３００５に適切な電位（読み出し電位）を与えると、第２の配
線３００２は、ノードＦＧに保持された電荷量に応じた電位をとる。これは、トランジス
タ３２００をｎチャネル型とすると、トランジスタ３２００のゲートにＨｉｇｈレベル電
荷が与えられている場合の見かけ上のしきい値電圧Ｖｔｈ＿Ｈは、トランジスタ３２００
のゲートにＬｏｗレベル電荷が与えられている場合の見かけ上のしきい値電圧Ｖｔｈ＿Ｌ
より低くなるためである。ここで、見かけ上のしきい値電圧とは、トランジスタ３２００
を導通状態とするために必要な第５の配線３００５の電位をいうものとする。したがって
、第５の配線３００５の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより
、ノードＦＧに与えられた電荷を判別できる。例えば、書き込みにおいて、ノードＦＧに
Ｈｉｇｈレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＞Ｖ
ｔｈ＿Ｈ）となれば、トランジスタ３２００は導通状態となる。一方、ノードＦＧにＬｏ
ｗレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＜Ｖｔｈ＿
Ｌ）となっても、トランジスタ３２００は非導通状態のままである。このため、第２の配
線３００２の電位を判別することで、ノードＦＧに保持されている情報を読み出すことが
できる。
なお、メモリセルをアレイ状に配置する場合、読み出し時には、所望のメモリセルの情
報を読み出さなくてはならない。例えば、情報を読み出さないメモリセルにおいては、ノ
ードＦＧに与えられた電荷によらずトランジスタ３２００が非導通状態となるような電位
、つまり、Ｖｔｈ＿Ｈより低い電位を第５の配線３００５に与えることで、所望のメモリ
セルの情報のみを読み出せる構成とすればよい。又は、情報を読み出さないメモリセルに
おいては、ノードＦＧに与えられた電荷によらずトランジスタ３２００が導通状態となる
ような電位、つまり、Ｖｔｈ＿Ｌより高い電位を第５の配線３００５に与えることで、所
望のメモリセルの情報のみを読み出せる構成とすればよい。
なお、上記においては、２種類の電荷をノードＦＧに保持する例について示したが、本
発明に係る半導体装置はこれに限られるものではない。例えば、半導体装置のノードＦＧ
に３種類以上の電荷を保持できる構成としてもよい。このような構成とすることにより、
当該半導体装置を多値化して記憶容量の増大を図ることができる。
＜記憶装置２＞
図２９（Ｂ）に示す半導体装置は、トランジスタ３２００を有さない点で図２９（Ａ）
に示した半導体装置と異なる。この場合も、図２９（Ａ）に示した半導体装置と同様の動
作により、情報の書き込み及び保持動作が可能である。ここで、トランジスタ３３００を
上記素子層３０で構成し、容量素子３４００を上記素子層４０で構成することで、図２９
（Ｂ）に示す回路は、図９（Ｂ）又は図９（Ｄ）に示す半導体装置で形成することができ
る。さらに、図２９（Ｂ）に示す半導体装置の下層にセンスアンプなどを設ける構成とし
てもよく、その場合、図１０（Ａ）又は図１０（Ｂ）に示す半導体装置で形成することが
できる。
図２９（Ｂ）に示す半導体装置における、情報の読み出しについて説明する。トランジ
スタ３３００が導通状態になると、浮遊状態である第３の配線３００３と容量素子３４０
０とが導通し、第３の配線３００３と容量素子３４００の間で電荷が再分配される。その
結果、第３の配線３００３の電位が変化する。第３の配線３００３の電位の変化量は、容
量素子３４００の電極の一方の電位（又は容量素子３４００に蓄積された電荷）によって
、異なる値をとる。
例えば、容量素子３４００の電極の一方の電位をＶ、容量素子３４００の容量をＣ、第
３の配線３００３が有する容量成分をＣＢ、電荷が再分配される前の第３の配線３００３
の電位をＶＢ０とすると、電荷が再分配された後の第３の配線３００３の電位は、（ＣＢ
×ＶＢ０＋ＣＶ）／（ＣＢ＋Ｃ）となる。したがって、メモリセルの状態として、容量素
子３４００の電極の一方の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２つの状態をとるとすると
、電位Ｖ１を保持している場合の第３の配線３００３の電位（＝（ＣＢ×ＶＢ０＋ＣＶ１
）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合の第３の配線３００３の電位（＝（
ＣＢ×ＶＢ０＋ＣＶ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
そして、第３の配線３００３の電位を所定の電位と比較することで、情報を読み出すこ
とができる。
この場合、メモリセルを駆動させるための駆動回路に上記第１の半導体が適用されたト
ランジスタを用い、トランジスタ３３００として第２の半導体が適用されたトランジスタ
を駆動回路上に積層して配置する構成とすればよい。
以上に示した半導体装置は、酸化物半導体を用いたオフ電流の小さいトランジスタを適
用することで、長期にわたって記憶内容を保持することが可能となる。つまり、リフレッ
シュ動作が不要となるか、又はリフレッシュ動作の頻度を極めて低くすることが可能とな
るため、消費電力の低い半導体装置を実現することができる。また、電力の供給がない場
合（ただし、電位は固定されていることが好ましい。）であっても、長期にわたって記憶
内容を保持することが可能である。
また、該半導体装置は、情報の書き込みに高い電圧が不要であるため、素子の劣化が起
こりにくい。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の
注入や、フローティングゲートからの電子の引き抜きを行わないため、絶縁体の劣化とい
った問題が生じない。すなわち、本発明の一態様に係る半導体装置は、従来の不揮発性メ
モリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上した半導
体装置である。さらに、トランジスタの導通状態、非導通状態によって、情報の書き込み
が行われるため、高速な動作が可能となる。
＜記憶装置３＞
図２９（Ａ）に示す半導体装置（記憶装置）の変形例について、図３０に示す回路図を
用いて説明する。
図３０に示す半導体装置は、トランジスタ４１００乃至トランジスタ４４００と、容量
素子４５００及び容量素子４６００と、を有する。ここでトランジスタ４１００は、上述
のトランジスタ３２００と同様のトランジスタを用いることができ、トランジスタ４２０
０乃至４４００は、上述のトランジスタ３３００と同様のトランジスタを用いることがで
きる。なお、図３０に示す半導体装置は、図３０では図示を省略したが、マトリクス状に
複数設けられる。図３０に示す半導体装置は、配線４００１、配線４００３、配線４００
５乃至４００９に与える信号又は電位に従って、データ電圧の書き込み、読み出しを制御
することができる。ここで、トランジスタ４１００を上記素子層５０で構成し、トランジ
スタ４２００、トランジスタ４３００及びトランジスタ４４００を上記素子層３０で構成
し、容量素子４５００及び容量素子４６００を上記素子層４０で構成することで、図３０
に示す回路は、図１０（Ａ）又は図１０（Ｂ）に示す半導体装置で形成することができる
。
トランジスタ４１００のソース又はドレインの一方は、配線４００３に接続される。ト
ランジスタ４１００のソース又はドレインの他方は、配線４００１に接続される。なお図
３０では、トランジスタ４１００の導電型をｐチャネル型として示すが、ｎチャネル型で
もよい。
図３０に示す半導体装置は、２つのデータ保持部を有する。例えば第１のデータ保持部
は、ノードＦＧ１に接続されるトランジスタ４４００のソース又はドレインの一方、容量
素子４６００の一方の電極、及びトランジスタ４２００のソース又はドレインの一方の間
で電荷を保持する。また、第２のデータ保持部は、ノードＦＧ２に接続されるトランジス
タ４１００のゲート、トランジスタ４２００のソース又はドレインの他方、トランジスタ
４３００のソース又はドレインの一方、及び容量素子４５００の一方の電極の間で電荷を
保持する。
トランジスタ４３００のソース又はドレインの他方は、配線４００３に接続される。ト
ランジスタ４４００のソース又はドレインの他方は、配線４００１に接続される。トラン
ジスタ４４００のゲートは、配線４００５に接続される。トランジスタ４２００のゲート
は、配線４００６に接続される。トランジスタ４３００のゲートは、配線４００７に接続
される。容量素子４６００の他方の電極は、配線４００８に接続される。容量素子４５０
０の他方の電極は、配線４００９に接続される。
トランジスタ４２００乃至トランジスタ４４００は、データ電圧の書き込みと電荷の保
持を制御するスイッチとしての機能を有する。なおトランジスタ４２００乃至トランジス
タ４４００は、非導通状態においてソースとドレインとの間を流れる電流（オフ電流）が
低いトランジスタが用いられることが好適である。オフ電流が少ないトランジスタとして
は、チャネル形成領域に酸化物半導体を有するトランジスタ（ＯＳトランジスタ）である
ことが好ましい。ＯＳトランジスタは、オフ電流が低い、シリコンを有するトランジスタ
と重ねて作製できる等の利点がある。なお図３０では、トランジスタ４２００乃至トラン
ジスタ４４００の導電型をｎチャネル型として示すが、ｐチャネル型でもよい。
トランジスタ４２００及びトランジスタ４３００と、トランジスタ４４００とは、酸化
物半導体を用いたトランジスタであっても、それぞれ別層に設けることが好ましい。すな
わち、図３０に示す半導体装置は、図３０に示すように、トランジスタ４１００を有する
第１の層４０２１と、トランジスタ４２００及びトランジスタ４３００を有する第２の層
４０２２と、トランジスタ４４００を有する第３の層４０２３と、で構成されることが好
ましい。トランジスタを有する層を積層して設けることで、回路面積を縮小することがで
き、半導体装置の小型化を図ることができる。
次いで、図３０に示す半導体装置への情報の書き込み動作について説明する。
最初に、ノードＦＧ１に接続されるデータ保持部へのデータ電圧の書き込み動作（以下
、書き込み動作１とよぶ。）について説明する。なお、以下において、ノードＦＧ１に接
続されるデータ保持部に書きこむデータ電圧をＶＤ１とし、トランジスタ４１００の閾値
電圧をＶｔｈとする。
書き込み動作１では、配線４００３をＶＤ１とし、配線４００１を接地電位とした後に
、電気的に浮遊状態とする。また配線４００５、配線４００６をハイレベルにする。また
配線４００７乃至配線４００９をローレベルにする。すると、電気的に浮遊状態にあるノ
ードＦＧ２の電位が上昇し、トランジスタ４１００に電流が流れる。電流が流れることで
、配線４００１の電位が上昇する。またトランジスタ４４００、トランジスタ４２００が
導通状態となる。そのため、配線４００１の電位の上昇につれて、ノードＦＧ１、ノード
ＦＧ２の電位が上昇する。ノードＦＧ２の電位が上昇し、トランジスタ４１００でゲート
とソースとの間の電圧（Ｖｇｓ）がトランジスタ４１００の閾値電圧Ｖｔｈになると、ト
ランジスタ４１００を流れる電流が小さくなる。そのため、配線４００１、ノードＦＧ１
、ノードＦＧ２の電位の上昇は止まり、ＶＤ１からＶｔｈだけ下がった「ＶＤ１－Ｖｔｈ
」で一定となる。
つまり、配線４００３に与えたＶＤ１は、トランジスタ４１００に電流が流れることで
、配線４００１に与えられ、ノードＦＧ１、ノードＦＧ２の電位が上昇する。電位の上昇
によって、ノードＦＧ２の電位が「ＶＤ１－Ｖｔｈ」となると、トランジスタ４１００の
ＶｇｓがＶｔｈとなるため、電流が止まる。
次に、ノードＦＧ２に接続されるデータ保持部へのデータ電圧の書き込み動作（以下、
書き込み動作２とよぶ。）について説明する。なお、ノードＦＧ２に接続されるデータ保
持部に書きこむデータ電圧をＶＤ２として説明する。
書き込み動作２では、配線４００１をＶＤ２とし、配線４００３を接地電位とした後に
、電気的に浮遊状態とする。また配線４００７をハイレベルにする。また配線４００５、
配線４００６、配線４００８、及び配線４００９をローレベルにする。トランジスタ４３
００を導通状態として配線４００３をローレベルにする。そのため、ノードＦＧ２の電位
もローレベルにまで低下し、トランジスタ４１００に電流が流れる。電流が流れることで
、配線４００３の電位が上昇する。またトランジスタ４３００が導通状態となる。そのた
め、配線４００３の電位の上昇につれて、ノードＦＧ２の電位が上昇する。ノードＦＧ２
の電位が上昇し、トランジスタ４１００でＶｇｓがトランジスタ４１００のＶｔｈになる
と、トランジスタ４１００を流れる電流が小さくなる。そのため、配線４００３、ＦＧ２
の電位の上昇は止まり、ＶＤ２からＶｔｈだけ下がった「ＶＤ２－Ｖｔｈ」で一定となる
。
つまり、配線４００１に与えたＶＤ２は、トランジスタ４１００に電流が流れることで
、配線４００３に与えられ、ノードＦＧ２の電位が上昇する。電位の上昇によって、ノー
ドＦＧ２の電位が「ＶＤ２－Ｖｔｈ」となると、トランジスタ４１００のＶｇｓがＶｔｈ
となるため、電流が止まる。このとき、ノードＦＧ１の電位は、トランジスタ４２００、
トランジスタ４４００共に非導通状態であり、書き込み動作１で書きこんだ「ＶＤ１－Ｖ
ｔｈ」が保持される。
図３０に示す半導体装置では、複数のデータ保持部にデータ電圧を書き込んだ後、配線
４００９をハイレベルにして、ノードＦＧ１、ノードＦＧ２の電位を上昇させる。そして
、各トランジスタを非導通状態として、電荷の移動をなくし、書き込んだデータ電圧を保
持する。
以上説明したノードＦＧ１、ノードＦＧ２へのデータ電圧の書き込み動作によって、複
数のデータ保持部にデータ電圧を保持させることができる。なお、書き込まれる電位とし
て、「ＶＤ１－Ｖｔｈ」や「ＶＤ２－Ｖｔｈ」を一例として挙げて説明したが、これらは
多値のデータに対応するデータ電圧である。そのため、それぞれのデータ保持部で４ビッ
トのデータを保持する場合、１６値の「ＶＤ１－Ｖｔｈ」や「ＶＤ２－Ｖｔｈ」を取り得
る。
次いで、図３０に示す半導体装置からの情報の読み出し動作について説明する。
最初に、ノードＦＧ２に接続されるデータ保持部へのデータ電圧の読み出し動作（以下
、読み出し動作１とよぶ。）について説明する。
読み出し動作１では、プリチャージを行ってから電気的に浮遊状態とした、配線４００
３を放電させる。配線４００５乃至配線４００８をローレベルにする。また、配線４００
９をローレベルとして、電気的に浮遊状態にあるノードＦＧ２の電位を「ＶＤ２－Ｖｔｈ
」とする。ノードＦＧ２の電位が下がることで、トランジスタ４１００に電流が流れる。
電流が流れることで、電気的に浮遊状態の配線４００３の電位が低下する。配線４００３
の電位の低下につれて、トランジスタ４１００のＶｇｓが小さくなる。トランジスタ４１
００のＶｇｓがトランジスタ４１００のＶｔｈになると、トランジスタ４１００を流れる
電流が小さくなる。すなわち、配線４００３の電位が、ノードＦＧ２の電位「ＶＤ２－Ｖ
ｔｈ」からＶｔｈだけ大きい値である「ＶＤ２」となる。この配線４００３の電位は、ノ
ードＦＧ２に接続されるデータ保持部のデータ電圧に対応する。読み出されたアナログ値
のデータ電圧はＡ／Ｄ変換を行い、ノードＦＧ２に接続されるデータ保持部のデータを取
得する。
つまり、プリチャージ後の配線４００３を浮遊状態とし、配線４００９の電位をハイレ
ベルからローレベルに切り替えることで、トランジスタ４１００に電流が流れる。電流が
流れることで、浮遊状態にあった配線４００３の電位は低下して「ＶＤ２」となる。トラ
ンジスタ４１００では、ノードＦＧ２の「ＶＤ２－Ｖｔｈ」との間のＶｇｓがＶｔｈとな
るため、電流が止まる。そして、配線４００３には、書き込み動作２で書きこんだ「ＶＤ
２」が読み出される。
ノードＦＧ２に接続されるデータ保持部のデータを取得したら、トランジスタ４３００
を導通状態として、ノードＦＧ２の「ＶＤ２－Ｖｔｈ」を放電させる。
次に、ノードＦＧ１に保持される電荷をノードＦＧ２に分配し、ノードＦＧ１に接続さ
れるデータ保持部のデータ電圧を、ノードＦＧ２に接続されるデータ保持部に移す。ここ
で、配線４００１、配線４００３をローレベルとする。配線４００６をハイレベルにする
。また、配線４００５、配線４００７乃至配線４００９をローレベルにする。トランジス
タ４２００が導通状態となることで、ノードＦＧ１の電荷が、ノードＦＧ２との間で分配
される。
ここで、電荷の分配後の電位は、書き込んだ電位「ＶＤ１－Ｖｔｈ」から低下する。そ
のため、容量素子４６００の容量値は、容量素子４５００の容量値よりも大きくしておく
ことが好ましい。あるいは、ノードＦＧ１に書き込む電位「ＶＤ１－Ｖｔｈ」は、同じデ
ータを表す電位「ＶＤ２－Ｖｔｈ」よりも大きくすることが好ましい。このように、容量
値の比を変えること、予め書き込む電位を大きくしておくことで、電荷の分配後の電位の
低下を抑制することができる。電荷の分配による電位の変動については、後述する。
次に、ノードＦＧ１に接続されるデータ保持部へのデータ電圧の読み出し動作（以下、
読み出し動作２とよぶ。）について説明する。
読み出し動作２では、プリチャージを行ってから電気的に浮遊状態とした、配線４００
３を放電させる。配線４００５乃至配線４００８をローレベルにする。また、配線４００
９は、プリチャージ時にハイレベルとして、その後ローレベルとする。配線４００９をロ
ーレベルとすることで、電気的に浮遊状態にあるノードＦＧ２を電位「ＶＤ１－Ｖｔｈ」
とする。ノードＦＧ２の電位が下がることで、トランジスタ４１００に電流が流れる。電
流が流れることで、電気的に浮遊状態の配線４００３の電位が低下する。配線４００３の
電位の低下につれて、トランジスタ４１００のＶｇｓが小さくなる。トランジスタ４１０
０のＶｇｓがトランジスタ４１００のＶｔｈになると、トランジスタ４１００を流れる電
流が小さくなる。すなわち、配線４００３の電位が、ノードＦＧ２の電位「ＶＤ１－Ｖｔ
ｈ」からＶｔｈだけ大きい値である「ＶＤ１」となる。この配線４００３の電位は、ノー
ドＦＧ１に接続されるデータ保持部のデータ電圧に対応する。読み出されたアナログ値の
データ電圧はＡ／Ｄ変換を行い、ノードＦＧ１に接続されるデータ保持部のデータを取得
する。以上が、ノードＦＧ１に接続されるデータ保持部へのデータ電圧の読み出し動作で
ある。
つまり、プリチャージ後の配線４００３を浮遊状態とし、配線４００９の電位をハイレ
ベルからローレベルに切り替えることで、トランジスタ４１００に電流が流れる。電流が
流れることで、浮遊状態にあった配線４００３の電位は低下して「ＶＤ１」となる。トラ
ンジスタ４１００では、ノードＦＧ２の「ＶＤ１－Ｖｔｈ」との間のＶｇｓがＶｔｈとな
るため、電流が止まる。そして、配線４００３には、書き込み動作１で書きこんだ「ＶＤ
１」が読み出される。
以上説明したノードＦＧ１、ノードＦＧ２からのデータ電圧の読み出し動作によって、
複数のデータ保持部からデータ電圧を読み出すことができる。例えば、ノードＦＧ１及び
ノードＦＧ２にそれぞれ４ビット（１６値）のデータを保持することで計８ビット（２５
６値）のデータを保持することができる。また、図３０においては、第１の層４０２１乃
至第３の層４０２３からなる構成としたが、さらに層を形成することによって、半導体装
置の面積を増大させず記憶容量の増加を図ることができる。
なお、読み出される電位は、書き込んだデータ電圧よりＶｔｈだけ大きい電圧として読
み出すことができる。そのため、書き込み動作で書き込んだ「ＶＤ１－Ｖｔｈ」や「ＶＤ
２－Ｖｔｈ」のＶｔｈを相殺して読み出す構成とすることができる。その結果、メモリセ
ルあたりの記憶容量を向上させるとともに、読み出されるデータを正しいデータに近づけ
ることができるため、データの信頼性に優れたものとすることができる。
＜記憶装置４＞
図２９（Ｃ）に示す半導体装置は、トランジスタ３５００、第６の配線３００６を有す
る点で図２９（Ａ）に示した半導体装置と異なる。この場合も、図２９（Ａ）に示した半
導体装置と同様の動作により、情報の書き込み及び保持動作が可能である。また、トラン
ジスタ３５００としては上記のトランジスタ３２００と同様のトランジスタを用いればよ
い。ここで、トランジスタ３２００及びトランジスタ３５００を上記素子層５０で構成し
、トランジスタ３３００を上記素子層３０で構成し、容量素子３４００を上記素子層４０
で構成することで、図２９（Ｃ）に示す回路は、図１０（Ａ）又は図１０（Ｂ）に示す半
導体装置で形成することができる。
第６の配線３００６は、トランジスタ３５００のゲートと電気的に接続され、トランジ
スタ３５００のソース、ドレインの一方はトランジスタ３２００のドレインと電気的に接
続され、トランジスタ３５００のソース、ドレインの他方は第３の配線３００３と電気的
に接続される。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いること
ができる。
（実施の形態４）
本実施の形態では、上述の実施の形態で説明したＯＳトランジスタを適用可能な回路構
成の一例について、図３１乃至図３４を用いて説明する。
図３１（Ａ）にインバータの回路図を示す。インバータ８００は、入力端子ＩＮに与え
る信号の論理を反転した信号を出力端子ＯＵＴから出力する。インバータ８００は、複数
のＯＳトランジスタを有する。信号ＳＢＧは、ＯＳトランジスタの電気特性を切り替える
ことができる信号である。
図３１（Ｂ）に、インバータ８００の一例を示す。インバータ８００は、ＯＳトランジ
スタ８１０、及びＯＳトランジスタ８２０を有する。インバータ８００は、ｎチャネル型
トランジスタで作製することができるため、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍ
ｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）でインバータ（ＣＭＯＳインバー
タ）を作製する場合と比較して、低コストで作製することが可能である。
なおＯＳトランジスタを有するインバータ８００は、Ｓｉトランジスタで構成されるＣ
ＭＯＳ上に配置することもできる。インバータ８００は、ＣＭＯＳの回路に重ねて配置で
きるため、インバータ８００を追加する分の回路面積の増加を抑えることができる。
ＯＳトランジスタ８１０、ＯＳトランジスタ８２０は、フロントゲートとして機能する
第１ゲートと、バックゲートとして機能する第２ゲートと、ソース又はドレインの一方と
して機能する第１端子と、ソース又はドレインの他方として機能する第２端子を有する。
ＯＳトランジスタ８１０の第１ゲートは、第２端子に接続される。ＯＳトランジスタ８
１０の第２ゲートは、信号ＳＢＧを供給する配線に接続される。ＯＳトランジスタ８１０
の第１端子は、電圧ＶＤＤを与える配線に接続される。ＯＳトランジスタ８１０の第２端
子は、出力端子ＯＵＴに接続される。
ＯＳトランジスタ８２０の第１ゲートは、入力端子ＩＮに接続される。ＯＳトランジス
タ８２０の第２ゲートは、入力端子ＩＮに接続される。ＯＳトランジスタ８２０の第１端
子は、出力端子ＯＵＴに接続される。ＯＳトランジスタ８２０の第２端子は、電圧ＶＳＳ
を与える配線に接続される。
図３１（Ｃ）は、インバータ８００の動作を説明するためのタイミングチャートである
。図３１（Ｃ）のタイミングチャートでは、入力端子ＩＮの信号波形、出力端子ＯＵＴの
信号波形、信号ＳＢＧの信号波形、及びＯＳトランジスタ８１０（ＦＥＴ８１０）の閾値
電圧の変化について示している。
信号ＳＢＧはＯＳトランジスタ８１０の第２ゲートに与えることで、ＯＳトランジスタ
８１０の閾値電圧を制御することができる。
信号ＳＢＧは、閾値電圧をマイナスシフトさせるための電圧ＶＢＧ＿Ａ、閾値電圧をプ
ラスシフトさせるための電圧ＶＢＧ＿Ｂを有する。第２ゲートに電圧ＶＢＧ＿Ａを与える
ことで、ＯＳトランジスタ８１０は閾値電圧ＶＴＨ＿Ａにマイナスシフトさせることがで
きる。また、第２ゲートに電圧ＶＢＧ＿Ｂを与えることで、ＯＳトランジスタ８１０は閾
値電圧ＶＴＨ＿Ｂにプラスシフトさせることができる。
前述の説明を可視化するために、図３２（Ａ）には、トランジスタの電気特性の一つで
ある、Ｖｇ－Ｉｄカーブを示す。
上述したＯＳトランジスタ８１０の電気特性は、第２ゲートの電圧を電圧ＶＢＧ＿Ａの
ように大きくすることで、図３２（Ａ）中の破線８４０で表される曲線にシフトさせるこ
とができる。また、上述したＯＳトランジスタ８１０の電気特性は、第２ゲートの電圧を
電圧ＶＢＧ＿Ｂのように小さくすることで、図３２（Ａ）中の実線８４１で表される曲線
にシフトさせることができる。図３２（Ａ）に示すように、ＯＳトランジスタ８１０は、
信号ＳＢＧを電圧ＶＢＧ＿Ａあるいは電圧ＶＢＧ＿Ｂというように切り替えることで、閾
値電圧をマイナスシフトあるいはプラスシフトさせることができる。
閾値電圧を閾値電圧ＶＴＨ＿Ｂにプラスシフトさせることで、ＯＳトランジスタ８１０
を電流が流れにくい状態とすることができる。図３２（Ｂ）には、この状態を可視化して
示す。図３２（Ｂ）に図示するように、ＯＳトランジスタ８１０に流れる電流ＩＢを極め
て小さくすることができる。そのため、入力端子ＩＮに与える信号がハイレベルでＯＳト
ランジスタ８２０はオン状態（ＯＮ）のとき、出力端子ＯＵＴの電圧を急峻に下降させる
ことができる。
図３２（Ｂ）に図示したように、ＯＳトランジスタ８１０に流れる電流が流れにくい状
態とすることができるため、図３１（Ｃ）に示すタイミングチャートにおける出力端子の
信号波形８３１を急峻に変化させることができる。電圧ＶＤＤを与える配線と、電圧ＶＳ
Ｓを与える配線との間に流れる貫通電流を少なくすることができるため、低消費電力での
動作を行うことができる。
また、閾値電圧を閾値電圧ＶＴＨ＿Ａにマイナスシフトさせることで、ＯＳトランジス
タ８１０を電流が流れやすい状態とすることができる。図３２（Ｃ）には、この状態を可
視化して示す。図３２（Ｃ）に図示するように、このとき流れる電流ＩＡを少なくとも電
流ＩＢよりも大きくすることができる。そのため、入力端子ＩＮに与える信号がローレベ
ルでＯＳトランジスタ８２０はオフ状態（ＯＦＦ）のとき、出力端子ＯＵＴの電圧を急峻
に上昇させることができる。
図３２（Ｃ）に図示したように、ＯＳトランジスタ８１０に流れる電流が流れやすい状
態とすることができるため、図３１（Ｃ）に示すタイミングチャートにおける出力端子の
信号波形８３２を急峻に変化させることができる。電圧ＶＤＤを与える配線と、電圧ＶＳ
Ｓを与える配線との間に流れる貫通電流を少なくすることができるため、低消費電力での
動作を行うことができる。
なお、信号ＳＢＧによるＯＳトランジスタ８１０の閾値電圧の制御は、ＯＳトランジス
タ８２０の状態が切り替わる以前、すなわち時刻Ｔ１やＴ２よりも前に行うことが好まし
い。例えば、図３１（Ｃ）に図示するように、入力端子ＩＮに与える信号がハイレベルに
切り替わる時刻Ｔ１よりも前に、閾値電圧ＶＴＨ＿Ａから閾値電圧ＶＴＨ＿ＢにＯＳトラ
ンジスタ８１０の閾値電圧を切り替えることが好ましい。また、図３１（Ｃ）に図示する
ように、入力端子ＩＮに与える信号がローレベルに切り替わる時刻Ｔ２よりも前に、閾値
電圧ＶＴＨ＿Ｂから閾値電圧ＶＴＨ＿ＡにＯＳトランジスタ８１０の閾値電圧を切り替え
ることが好ましい。
なお図３１（Ｃ）のタイミングチャートでは、入力端子ＩＮに与える信号に応じて信号
ＳＢＧを切り替える構成を示したが、別の構成としてもよい。例えば閾値電圧を制御する
ための電圧は、フローティング状態としたＯＳトランジスタ８１０の第２ゲートに保持さ
せる構成としてもよい。当該構成を実現可能な回路構成の一例について、図３３（Ａ）に
示す。
図３３（Ａ）では、図３１（Ｂ）で示した回路構成に加えて、ＯＳトランジスタ８５０
を有する。ＯＳトランジスタ８５０の第１端子は、ＯＳトランジスタ８１０の第２ゲート
に接続される。またＯＳトランジスタ８５０の第２端子は、電圧ＶＢＧ＿Ｂ（あるいは電
圧ＶＢＧ＿Ａ）を与える配線に接続される。ＯＳトランジスタ８５０の第１ゲートは、信
号ＳＦを与える配線に接続される。ＯＳトランジスタ８５０の第２ゲートは、電圧ＶＢＧ
＿Ｂ（あるいは電圧ＶＢＧ＿Ａ）を与える配線に接続される。
図３３（Ａ）の動作について、図３３（Ｂ）のタイミングチャートを用いて説明する。
ＯＳトランジスタ８１０の閾値電圧を制御するための電圧は、入力端子ＩＮに与える信
号がハイレベルに切り替わる時刻Ｔ３よりも前に、ＯＳトランジスタ８１０の第２ゲート
に与える構成とする。信号ＳＦをハイレベルとしてＯＳトランジスタ８５０をオン状態と
し、ノードＮＢＧに閾値電圧を制御するための電圧ＶＢＧ＿Ｂを与える。
ノードＮＢＧが電圧ＶＢＧ＿Ｂとなった後は、ＯＳトランジスタ８５０をオフ状態とす
る。ＯＳトランジスタ８５０は、オフ電流が極めて小さいため、オフ状態にし続けること
で、ノードＮＢＧを非常にフローティング状態に近い状態にして、一旦ノードＮＢＧに保
持させた電圧ＶＢＧ＿Ｂを保持することができる。そのため、ＯＳトランジスタ８５０の
第２ゲートに電圧ＶＢＧ＿Ｂを与える動作の回数が減るため、電圧ＶＢＧ＿Ｂの書き換え
に要する分の消費電力を小さくすることができる。
なお図３１（Ｂ）及び図３３（Ａ）の回路構成では、ＯＳトランジスタ８１０の第２ゲ
ートに与える電圧を外部からの制御によって与える構成について示したが、別の構成とし
てもよい。例えば閾値電圧を制御するための電圧を、入力端子ＩＮに与える信号を基に生
成し、ＯＳトランジスタ８１０の第２ゲートに与える構成としてもよい。当該構成を実現
可能な回路構成の一例について、図３４（Ａ）に示す。
図３４（Ａ）では、図３１（Ｂ）で示した回路構成において、入力端子ＩＮとＯＳトラ
ンジスタ８１０の第２ゲートとの間にＣＭＯＳインバータ８６０を有する。ＣＭＯＳイン
バータ８６０の入力端子は、入力端子ＩＮに接続される。ＣＭＯＳインバータ８６０の出
力端子は、ＯＳトランジスタ８１０の第２ゲートに接続される。
図３４（Ａ）の動作について、図３４（Ｂ）のタイミングチャートを用いて説明する。
図３４（Ｂ）のタイミングチャートでは、入力端子ＩＮの信号波形、出力端子ＯＵＴの信
号波形、ＣＭＯＳインバータ８６０の出力波形ＩＮ＿Ｂ、及びＯＳトランジスタ８１０（
ＦＥＴ８１０）の閾値電圧の変化について示している。
入力端子ＩＮに与える信号の論理を反転した信号である出力波形ＩＮ＿Ｂは、ＯＳトラ
ンジスタ８１０の閾値電圧を制御する信号とすることができる。したがって、図３２（Ａ
）乃至図３２（Ｃ）で説明したように、ＯＳトランジスタ８１０の閾値電圧を制御できる
。例えば、図３４（Ｂ）における時刻Ｔ４となるとき、入力端子ＩＮに与える信号がハイ
レベルでＯＳトランジスタ８２０はオン状態となる。このとき、出力波形ＩＮ＿Ｂはロー
レベルとなる。そのため、ＯＳトランジスタ８１０は電流が流れにくい状態とすることが
でき、出力端子ＯＵＴの電圧を急峻に下降させることができる。
また、図３４（Ｂ）における時刻Ｔ５となるとき、入力端子ＩＮに与える信号がローレ
ベルでＯＳトランジスタ８２０はオフ状態となる。このとき、出力波形ＩＮ＿Ｂはハイレ
ベルとなる。そのため、ＯＳトランジスタ８１０は電流が流れやすい状態とすることがで
き、出力端子ＯＵＴの電圧を急峻に上昇させることができる。
以上説明したように、本実施の形態の構成では、ＯＳトランジスタを有するインバータ
における、バックゲートの電圧を入力端子ＩＮの信号の論理に従って切り替える。当該構
成とすることで、ＯＳトランジスタの閾値電圧を制御することができる。入力端子ＩＮに
与える信号によってＯＳトランジスタの閾値電圧を制御することで、出力端子ＯＵＴの電
圧を急峻に変化させることができる。また、電源電圧を与える配線間の貫通電流を小さく
することができる。そのため、低消費電力化を図ることができる。
（実施の形態５）
本実施の形態では、上述の実施の形態で説明したＯＳトランジスタを有する複数の回路
を有する半導体装置の一例について、図３５乃至図４１を用いて説明する。
図３５（Ａ）は、半導体装置９００のブロック図である。半導体装置９００は、電源回
路９０１、回路９０２、電圧生成回路９０３、回路９０４、電圧生成回路９０５及び回路
９０６を有する。
電源回路９０１は、基準となる電圧ＶＯＲＧを生成する回路である。電圧ＶＯＲＧは、
単一の電圧ではなく、複数の電圧でもよい。電圧ＶＯＲＧは、半導体装置９００の外部か
ら与えられる電圧Ｖ０を基に生成することができる。半導体装置９００は、外部から与え
られる単一の電源電圧を基に電圧ＶＯＲＧを生成できる。そのため半導体装置９００は、
外部から電源電圧を複数与えることなく動作することができる。
回路９０２、回路９０４及び回路９０６は、異なる電源電圧で動作する回路である。例
えば回路９０２の電源電圧は、電圧ＶＯＲＧと電圧ＶＳＳ（ＶＯＲＧ＞ＶＳＳ）とを基に
印加される電圧である。また、例えば回路９０４の電源電圧は、電圧ＶＰＯＧと電圧ＶＳ
Ｓ（ＶＰＯＧ＞ＶＯＲＧ）とを基に印加される電圧である。また、例えば回路９０６の電
源電圧は、電圧ＶＯＲＧと電圧ＶＳＳと電圧ＶＮＥＧ（ＶＯＲＧ＞ＶＳＳ＞ＶＮＥＧ）と
によって印加される電圧である。なお電圧ＶＳＳは、グラウンド電位（ＧＮＤ）と等電位
とすれば、電源回路９０１で生成する電圧の種類を削減できる。
電圧生成回路９０３は、電圧ＶＰＯＧを生成する回路である。電圧生成回路９０３は、
電源回路９０１から与えられる電圧ＶＯＲＧを基に電圧ＶＰＯＧを生成できる。そのため
、回路９０４を有する半導体装置９００は、外部から与えられる単一の電源電圧を基に動
作することができる。
電圧生成回路９０５は、電圧ＶＮＥＧを生成する回路である。電圧生成回路９０５は、
電源回路９０１から与えられる電圧ＶＯＲＧを基に電圧ＶＮＥＧを生成できる。そのため
、回路９０６を有する半導体装置９００は、外部から与えられる単一の電源電圧を基に動
作することができる。
図３５（Ｂ）は電圧ＶＰＯＧで動作する回路９０４の一例、図３５（Ｃ）は回路９０４
を動作させるための信号の波形の一例である。
図３５（Ｂ）では、トランジスタ９１１を示している。トランジスタ９１１のゲートに
与える信号は、例えば、電圧ＶＰＯＧと電圧ＶＳＳを基に生成される。当該信号は、トラ
ンジスタ９１１を導通状態とする動作時に電圧ＶＰＯＧ、非導通状態とする動作時に電圧
ＶＳＳとする。電圧ＶＰＯＧは、図３５（Ｃ）に図示するように、電圧ＶＯＲＧより大き
い。そのため、トランジスタ９１１は、ソース（Ｓ）とドレイン（Ｄ）との間をより確実
に導通状態にできる。その結果、回路９０４は、誤動作が低減された回路とすることがで
きる。
図３５（Ｄ）は電圧ＶＮＥＧで動作する回路９０６の一例、図３５（Ｅ）は回路９０６
を動作させるための信号の波形の一例である。
図３５（Ｄ）では、バックゲートを有するトランジスタ９１２を示している。トランジ
スタ９１２のゲートに与える信号は、例えば、電圧ＶＯＲＧと電圧ＶＳＳを基にして生成
される。当該信号は、トランジスタ９１１を導通状態とする動作時に電圧ＶＯＲＧ、非導
通状態とする動作時に電圧ＶＳＳを基に生成される。また、トランジスタ９１２のバック
ゲートに与える信号は、電圧ＶＮＥＧを基に生成される。電圧ＶＮＥＧは、図３５（Ｅ）
に図示するように、電圧ＶＳＳ（ＧＮＤ）より小さい。そのため、トランジスタ９１２の
閾値電圧は、プラスシフトするように制御することができる。そのため、トランジスタ９
１２をより確実に非導通状態とすることができ、ソース（Ｓ）とドレイン（Ｄ）との間を
流れる電流を小さくできる。その結果、回路９０６は、誤動作が低減され、かつ低消費電
力化が図られた回路とすることができる。
なお電圧ＶＮＥＧは、トランジスタ９１２のバックゲートに直接与える構成としてもよ
い。あるいは、電圧ＶＯＲＧと電圧ＶＮＥＧを基に、トランジスタ９１２のゲートに与え
る信号を生成し、当該信号をトランジスタ９１２のバックゲートに与える構成としてもよ
い。
また図３６（Ａ）、図３６（Ｂ）には、それぞれ図３５（Ｄ）、図３５（Ｅ）の変形例
を示す。
図３６（Ａ）に示す回路図では、電圧生成回路９０５と、回路９０６と、の間に制御回
路９２１によって導通状態が制御できるトランジスタ９２２を示す。トランジスタ９２２
は、ｎチャネル型のＯＳトランジスタとする。制御回路９２１が出力する制御信号ＳＢＧ
は、トランジスタ９２２の導通状態を制御する信号である。また回路９０６が有するトラ
ンジスタ９１２Ａ、トランジスタ９１２Ｂは、トランジスタ９２２と同じＯＳトランジス
タである。
図３６（Ｂ）のタイミングチャートには、制御信号ＳＢＧと、トランジスタ９１２Ａ、
トランジスタ９１２Ｂのバックゲートの電位の状態をノードＮＢＧの電位の変化で示す。
制御信号ＳＢＧがハイレベルのときにトランジスタ９２２が導通状態となり、ノードＮＢ
Ｇが電圧ＶＮＥＧとなる。その後、制御信号ＳＢＧがローレベルのときにノードＮＢＧが
電気的にフローティングとなる。トランジスタ９２２は、ＯＳトランジスタであるため、
オフ電流が小さい。そのため、ノードＮＢＧが電気的にフローティングであっても、一旦
与えた電圧ＶＮＥＧを保持することができる。
また図３７（Ａ）には、上述した電圧生成回路９０３に適用可能な回路構成の一例を示
す。図３７（Ａ）に示す電圧生成回路９０３は、ダイオードＤ１乃至ダイオードＤ５、キ
ャパシタＣ１乃至キャパシタＣ５、及びインバータＩＮＶを有する５段のチャージポンプ
である。クロック信号ＣＬＫは、キャパシタＣ１乃至キャパシタＣ４に直接、あるいはイ
ンバータＩＮＶを介して与えられる。インバータＩＮＶの電源電圧を、電圧ＶＯＲＧと電
圧ＶＳＳとによって印加される電圧とすると、クロック信号ＣＬＫを与えることによって
、電圧ＶＯＲＧの５倍の正電圧に昇圧された電圧ＶＰＯＧを得ることができる。なお、ダ
イオードＤ１乃至ダイオードＤ５の順方向電圧は０Ｖとしている。また、チャージポンプ
の段数を変更することで、所望の電圧ＶＰＯＧを得ることができる。
また図３７（Ｂ）には、上述した電圧生成回路９０５に適用可能な回路構成の一例を示
す。図３７（Ｂ）に示す電圧生成回路９０５は、ダイオードＤ１乃至ダイオードＤ５、キ
ャパシタＣ１乃至キャパシタＣ５、及びインバータＩＮＶを有する４段のチャージポンプ
である。クロック信号ＣＬＫは、キャパシタＣ１乃至キャパシタＣ４に直接、あるいはイ
ンバータＩＮＶを介して与えられる。インバータＩＮＶの電源電圧を、電圧ＶＯＲＧと電
圧ＶＳＳとによって印加される電圧とすると、クロック信号ＣＬＫを与えることによって
、グラウンド、すなわち電圧ＶＳＳから電圧ＶＯＲＧの４倍の負電圧に降圧された電圧Ｖ
ＮＥＧを得ることができる。なお、ダイオードＤ１乃至ダイオードＤ５の順方向電圧は０
Ｖとしている。また、チャージポンプの段数を変更することで、所望の電圧ＶＮＥＧを得
ることができる。
なお、上述した電圧生成回路９０３の回路構成は、図３７（Ａ）で示す回路図の構成に
限らない。電圧生成回路９０３の変形例を図３８（Ａ）乃至図３８（Ｃ）、図３９（Ａ）
、図３９（Ｂ）に示す。
図３８（Ａ）に示す電圧生成回路９０３Ａは、トランジスタＭ１乃至トランジスタＭ１
０、キャパシタＣ１１乃至キャパシタＣ１４、及びインバータＩＮＶ１を有する。クロッ
ク信号ＣＬＫは、トランジスタＭ１乃至トランジスタＭ１０のゲートに直接、あるいはイ
ンバータＩＮＶ１を介して与えられる。クロック信号ＣＬＫを与えることによって、電圧
ＶＯＲＧの４倍の正電圧に昇圧された電圧ＶＰＯＧを得ることができる。なお、段数を変
更することで、所望の電圧ＶＰＯＧを得ることができる。図３８（Ａ）に示す電圧生成回
路９０３Ａは、トランジスタＭ１乃至トランジスタＭ１０をＯＳトランジスタとすること
でオフ電流を小さくでき、キャパシタＣ１１乃至キャパシタＣ１４に保持した電荷の漏れ
を抑制できる。そのため、効率的に電圧ＶＯＲＧから電圧ＶＰＯＧへの昇圧を図ることが
できる。
また、図３８（Ｂ）に示す電圧生成回路９０３Ｂは、トランジスタＭ１１乃至トランジ
スタＭ１４、キャパシタＣ１５、キャパシタＣ１６、及びインバータＩＮＶ２を有する。
クロック信号ＣＬＫは、トランジスタＭ１１乃至トランジスタＭ１４のゲートに直接、あ
るいはインバータＩＮＶ２を介して与えられる。クロック信号ＣＬＫを与えることによっ
て、電圧ＶＯＲＧの２倍の正電圧に昇圧された電圧ＶＰＯＧを得ることができる。図３８
（Ｂ）に示す電圧生成回路９０３Ｂは、トランジスタＭ１１乃至トランジスタＭ１４をＯ
Ｓトランジスタとすることでオフ電流を小さくでき、キャパシタＣ１５、キャパシタＣ１
６に保持した電荷の漏れを抑制できる。そのため、効率的に電圧ＶＯＲＧから電圧ＶＰＯ
Ｇへの昇圧を図ることができる。
また、図３８（Ｃ）に示す電圧生成回路９０３Ｃは、インダクタＩ１１、トランジスタ
Ｍ１５、ダイオードＤ６、及びキャパシタＣ１７を有する。トランジスタＭ１５は、制御
信号ＥＮによって、導通状態が制御される。制御信号ＥＮによって、電圧ＶＯＲＧが昇圧
された電圧ＶＰＯＧを得ることができる。図３８（Ｃ）に示す電圧生成回路９０３Ｃは、
インダクタＩ１１を用いて電圧の昇圧を行うため、変換効率の高い電圧の昇圧を行うこと
ができる。
また、図３９（Ａ）に示す電圧生成回路９０３Ｄは、図３７（Ａ）に示す電圧生成回路
９０３のダイオードＤ１乃至ダイオードＤ５をダイオード接続したトランジスタＭ１６乃
至トランジスタＭ２０に置き換えた構成に相当する。図３９（Ａ）に示す電圧生成回路９
０３Ｄは、トランジスタＭ１６乃至トランジスタＭ２０をＯＳトランジスタとすることで
オフ電流を小さくでき、キャパシタＣ１乃至キャパシタＣ５に保持した電荷の漏れを抑制
できる。そのため、効率的に電圧ＶＯＲＧから電圧ＶＰＯＧへの昇圧を図ることができる
。
また、図３９（Ｂ）に示す電圧生成回路９０３Ｅは、図３９（Ａ）に示す電圧生成回路
９０３ＤのトランジスタＭ１６乃至トランジスタＭ２０を、バックゲートを有するトラン
ジスタＭ２１乃至トランジスタＭ２５に置き換えた構成に相当する。図３９（Ｂ）に示す
電圧生成回路９０３Ｅは、バックゲートにゲートと同じ電圧を与えることができるため、
トランジスタを流れる電流量を増やすことができる。そのため、効率的に電圧ＶＯＲＧか
ら電圧ＶＰＯＧへの昇圧を図ることができる。
なお、電圧生成回路９０３の変形例は、図３７（Ｂ）に示した電圧生成回路９０５にも
適用可能である。この場合の回路図の構成を図４０（Ａ）乃至図４０（Ｃ）、図４１（Ａ
）、図４１（Ｂ）に示す。図４０（Ａ）に示す電圧生成回路９０５Ａは、クロック信号Ｃ
ＬＫを与えることによって、電圧ＶＳＳから電圧ＶＯＲＧの３倍の負電圧に降圧された電
圧ＶＮＥＧを得ることができる。また、図４０（Ｂ）に示す電圧生成回路９０５Ｂは、ク
ロック信号ＣＬＫを与えることによって、電圧ＶＳＳから電圧ＶＯＲＧの２倍の負電圧に
降圧された電圧ＶＮＥＧを得ることができる。
図４０（Ａ）乃至図４０（Ｃ）、図４１（Ａ）、図４１（Ｂ）に示す電圧生成回路９０
５Ａ乃至電圧生成回路９０５Ｅでは、図３８（Ａ）乃至図３８（Ｃ）、図３９（Ａ）、図
３９（Ｂ）に示す電圧生成回路９０３Ａ乃至電圧生成回路９０３Ｅにおいて、各配線に与
える電圧を変更すること、あるいは素子の配置を変更した構成に相当する。図４０（Ａ）
乃至図４０（Ｃ）、図４１（Ａ）、図４１（Ｂ）は、電圧生成回路９０３Ａ乃至電圧生成
回路９０３Ｅと同様に、効率的に電圧ＶＳＳから電圧ＶＮＥＧへの降圧を図ることができ
る。
以上説明したように、本実施の形態の構成では、半導体装置が有する回路に必要な電圧
を内部で生成することができる。そのため半導体装置は、外部から与える電源電圧の種類
を削減できる。
（実施の形態６）
本実施の形態においては、本発明の一態様に係るトランジスタや上述した記憶装置など
の半導体装置を含むＣＰＵの一例について説明する。
＜ＣＰＵの構成＞
図４２は、上述したトランジスタを一部に用いたＣＰＵの一例の構成を示すブロック図
である。以下に示すＣＰＵの構成は、例えば、図１０（Ａ）又は図１０（Ｂ）に示す半導
体装置で形成することができる。
図４２に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅ
ｔｉｃ ｌｏｇｉｃ ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラ
クションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントロー
ラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース
１１９８、書き換え可能なＲＯＭ１１９９、及びＲＯＭインターフェース１１８９を有し
ている。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１
１９９及びＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図
４２に示すＣＰＵは、その構成を簡略化して示した一例に過ぎず、実際のＣＰＵはその用
途によって多種多様な構成を有している。例えば、図４２に示すＣＰＵ又は演算回路を含
む構成を一つのコアとし、当該コアを複数含み、それぞれのコアが並列で動作するような
構成としてもよい。また、ＣＰＵが内部演算回路やデータバスで扱えるビット数は、例え
ば８ビット、１６ビット、３２ビット、６４ビットなどとすることができる。
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクショ
ンデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、イン
タラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントロー
ラ１１９５に入力される。
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントロ
ーラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種
制御を行う。具体的には、ＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御
するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプロ
グラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマ
スク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６の
アドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行う
。
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１
９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、及び
レジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタ
イミングコントローラ１１９５は、基準クロック信号を元に、内部クロック信号を生成す
る内部クロック生成部を備えており、内部クロック信号を上記各種回路に供給する。
図４２に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジス
タ１１９６のメモリセルとして、上述したトランジスタや記憶装置などを用いることがで
きる。
図４２に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１から
の指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１
１９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容
量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持
が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われ
る。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換
えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができ
る。
図４３は、レジスタ１１９６として用いることのできる記憶素子１２００の回路図の一
例である。記憶素子１２００は、電源遮断で記憶データが揮発する回路１２０１と、電源
遮断で記憶データが揮発しない回路１２０２と、スイッチ１２０３と、スイッチ１２０４
と、論理素子１２０６と、容量素子１２０７と、選択機能を有する回路１２２０と、を有
する。回路１２０２は、容量素子１２０８と、トランジスタ１２０９と、トランジスタ１
２１０と、を有する。なお、記憶素子１２００は、必要に応じて、ダイオード、抵抗素子
、インダクタなどのその他の素子をさらに有していてもよい。
ここで、回路１２０２には、上述した記憶装置を用いることができる。記憶素子１２０
０への電源電圧の供給が停止した際、回路１２０２のトランジスタ１２０９のゲートには
ＧＮＤ（０Ｖ）、又はトランジスタ１２０９がオフする電位が入力され続ける構成とする
。例えば、トランジスタ１２０９のゲートが抵抗等の負荷を介して接地される構成とする
。
スイッチ１２０３は、一導電型（例えば、ｎチャネル型）のトランジスタ１２１３を用
いて構成され、スイッチ１２０４は、一導電型とは逆の導電型（例えば、ｐチャネル型）
のトランジスタ１２１４を用いて構成した例を示す。ここで、スイッチ１２０３の第１の
端子はトランジスタ１２１３のソースとドレインの一方に対応し、スイッチ１２０３の第
２の端子はトランジスタ１２１３のソースとドレインの他方に対応し、スイッチ１２０３
はトランジスタ１２１３のゲートに入力される制御信号ＲＤによって、第１の端子と第２
の端子の間の導通又は非導通（つまり、トランジスタ１２１３の導通状態又は非導通状態
）が選択される。スイッチ１２０４の第１の端子はトランジスタ１２１４のソースとドレ
インの一方に対応し、スイッチ１２０４の第２の端子はトランジスタ１２１４のソースと
ドレインの他方に対応し、スイッチ１２０４はトランジスタ１２１４のゲートに入力され
る制御信号ＲＤによって、第１の端子と第２の端子の間の導通又は非導通（つまり、トラ
ンジスタ１２１４の導通状態又は非導通状態）が選択される。
トランジスタ１２０９のソースとドレインの一方は、容量素子１２０８の一対の電極の
うちの一方、及びトランジスタ１２１０のゲートと電気的に接続される。ここで、接続部
分をノードＭ２とする。トランジスタ１２１０のソースとドレインの一方は、低電源電位
を供給することのできる配線（例えばＧＮＤ線）に電気的に接続され、他方は、スイッチ
１２０３の第１の端子（トランジスタ１２１３のソースとドレインの一方）と電気的に接
続される。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの
他方）はスイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一
方）と電気的に接続される。スイッチ１２０４の第２の端子（トランジスタ１２１４のソ
ースとドレインの他方）は電源電位ＶＤＤを供給することのできる配線と電気的に接続さ
れる。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方
）と、スイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一方
）と、論理素子１２０６の入力端子と、容量素子１２０７の一対の電極のうちの一方と、
は電気的に接続される。ここで、接続部分をノードｍ１とする。容量素子１２０７の一対
の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電
源電位（ＧＮＤ等）又は高電源電位（ＶＤＤ等）が入力される構成とすることができる。
容量素子１２０７の一対の電極のうちの他方は、低電源電位を供給することのできる配線
（例えばＧＮＤ線）と電気的に接続される。容量素子１２０８の一対の電極のうちの他方
は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）
又は高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子１２０８の
一対の電極のうちの他方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）
と電気的に接続される。
なお、容量素子１２０７及び容量素子１２０８は、トランジスタや配線の寄生容量等を
積極的に利用することによって省略することも可能である。
トランジスタ１２０９のゲートには、制御信号ＷＥが入力される。スイッチ１２０３及
びスイッチ１２０４は、制御信号ＷＥとは異なる制御信号ＲＤによって第１の端子と第２
の端子の間の導通状態又は非導通状態が選択され、一方のスイッチの第１の端子と第２の
端子の間が導通状態のとき、他方のスイッチの第１の端子と第２の端子の間は非導通状態
となる。
トランジスタ１２０９のソースとドレインの他方には、回路１２０１に保持されたデー
タに対応する信号が入力される。図４３では、回路１２０１から出力された信号が、トラ
ンジスタ１２０９のソースとドレインの他方に入力される例を示した。スイッチ１２０３
の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号は
、論理素子１２０６によってその論理値が反転された反転信号となり、回路１２２０を介
して回路１２０１に入力される。
なお、図４３では、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースと
ドレインの他方）から出力される信号は、論理素子１２０６及び回路１２２０を介して回
路１２０１に入力する例を示したが、これに限定されない。スイッチ１２０３の第２の端
子（トランジスタ１２１３のソースとドレインの他方）から出力される信号が、論理値を
反転させられることなく、回路１２０１に入力されてもよい。例えば、回路１２０１内に
、入力端子から入力された信号の論理値が反転した信号が保持されるノードが存在する場
合に、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方
）から出力される信号を当該ノードに入力することができる。
また、図４３において、記憶素子１２００に用いられるトランジスタのうち、トランジ
スタ１２０９以外のトランジスタは、酸化物半導体以外の半導体でなる膜又は基板１１９
０にチャネルが形成されるトランジスタとすることができる。例えば、シリコン膜又はシ
リコン基板にチャネルが形成されるトランジスタとすることができる。また、記憶素子１
２００に用いられるトランジスタ全てを、チャネルが酸化物半導体で形成されるトランジ
スタとすることもできる。又は、記憶素子１２００は、トランジスタ１２０９以外にも、
チャネルが酸化物半導体で形成されるトランジスタを含んでいてもよく、残りのトランジ
スタは酸化物半導体以外の半導体でなる層又は基板１１９０にチャネルが形成されるトラ
ンジスタとすることもできる。
図４３における回路１２０１には、例えばフリップフロップ回路を用いることができる
。また、論理素子１２０６としては、例えばインバータやクロックドインバータ等を用い
ることができる。
本発明の一態様に係る半導体装置では、記憶素子１２００に電源電圧が供給されない間
は、回路１２０１に記憶されていたデータを、回路１２０２に設けられた容量素子１２０
８によって保持することができる。
また、酸化物半導体にチャネルが形成されるトランジスタはオフ電流が極めて小さい。
例えば、酸化物半導体にチャネルが形成されるトランジスタのオフ電流は、結晶性を有す
るシリコンにチャネルが形成されるトランジスタのオフ電流に比べて著しく低い。そのた
め、当該トランジスタをトランジスタ１２０９として用いることによって、記憶素子１２
００に電源電圧が供給されない間も容量素子１２０８に保持された信号は長期間にわたり
保たれる。こうして、記憶素子１２００は電源電圧の供給が停止した間も記憶内容（デー
タ）を保持することが可能である。
また、スイッチ１２０３及びスイッチ１２０４を設けることによって、プリチャージ動
作を行うことを特徴とする記憶素子であるため、電源電圧供給再開後に、回路１２０１が
元のデータを保持し直すまでの時間を短くすることができる。
また、回路１２０２において、容量素子１２０８によって保持された信号はトランジス
タ１２１０のゲートに入力される。そのため、記憶素子１２００への電源電圧の供給が再
開された後、容量素子１２０８によって保持された信号に応じてトランジスタ１２１０の
状態（導通状態、又は非導通状態）が決まり、回路１２０２から読み出すことができる。
それ故、容量素子１２０８に保持された信号に対応する電位が多少変動していても、元の
信号を正確に読み出すことが可能である。
このような記憶素子１２００を、プロセッサが有するレジスタやキャッシュメモリなど
の記憶装置に用いることで、電源電圧の供給停止による記憶装置内のデータの消失を防ぐ
ことができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復
帰することができる。よって、プロセッサ全体、又はプロセッサを構成する一つ、若しく
は複数の論理回路において、短い時間でも電源停止を行うことができるため、消費電力を
抑えることができる。
記憶素子１２００をＣＰＵに用いる例として説明したが、記憶素子１２００は、ＤＳＰ
（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＰＬＤ（Ｐ
ｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）等のＬＳＩ、ＲＦ（Ｒａｄｉｏ
Ｆｒｅｑｕｅｎｃｙ）デバイスにも応用可能である。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いること
ができる。
（実施の形態７）
本実施の形態においては、本発明の一態様に係るトランジスタなどを利用した撮像装置
の一例について説明する。
＜撮像装置＞
以下では、本発明の一態様に係る撮像装置について説明する。
図４４（Ａ）は、本発明の一態様に係る撮像装置２００の例を示す平面図である。撮像
装置２００は、画素部２１０と、画素部２１０を駆動するための周辺回路２６０と、周辺
回路２７０、周辺回路２８０と、周辺回路２９０と、を有する。画素部２１０は、ｐ行ｑ
列（ｐ及びｑは２以上の整数）のマトリクス状に配置された複数の画素２１１を有する。
周辺回路２６０、周辺回路２７０、周辺回路２８０及び周辺回路２９０は、それぞれ複数
の画素２１１に接続し、複数の画素２１１を駆動するための信号を供給する機能を有する
。なお、本明細書等において、周辺回路２６０、周辺回路２７０、周辺回路２８０及び周
辺回路２９０などの全てを指して「周辺回路」又は「駆動回路」と呼ぶ場合がある。例え
ば、周辺回路２６０は周辺回路の一部といえる。
また、撮像装置２００は、光源２９１を有することが好ましい。光源２９１は、検出光
を放射することができる。
また、周辺回路は、少なくとも、論理回路、スイッチ、バッファ、増幅回路、又は変換
回路の１つを有する。また、周辺回路は、画素部２１０を形成する基板上に形成してもよ
い。また、周辺回路の一部又は全部にＩＣチップ等の半導体装置を用いてもよい。なお、
周辺回路は、周辺回路２６０、周辺回路２７０、周辺回路２８０及び周辺回路２９０のい
ずれか一以上を省略してもよい。
また、図４４（Ｂ）に示すように、撮像装置２００が有する画素部２１０において、画
素２１１を傾けて配置してもよい。画素２１１を傾けて配置することにより、行方向及び
列方向の画素間隔（ピッチ）を短くすることができる。これにより、撮像装置２００にお
ける撮像の品質をより高めることができる。
＜画素の構成例１＞
撮像装置２００が有する１つの画素２１１を複数の副画素２１２で構成し、それぞれの
副画素２１２に特定の波長域の光を透過するフィルタ（カラーフィルタ）を組み合わせる
ことで、カラー画像表示を実現するための情報を取得することができる。
図４５（Ａ）は、カラー画像を取得するための画素２１１の一例を示す平面図である。
図４５（Ａ）に示す画素２１１は、赤（Ｒ）の波長域の光を透過するカラーフィルタが設
けられた副画素２１２（以下、「副画素２１２Ｒ」ともいう。）、緑（Ｇ）の波長域の光
を透過するカラーフィルタが設けられた副画素２１２（以下、「副画素２１２Ｇ」ともい
う。）及び青（Ｂ）の波長域の光を透過するカラーフィルタが設けられた副画素２１２（
以下、「副画素２１２Ｂ」ともいう。）を有する。副画素２１２は、フォトセンサとして
機能させることができる。
副画素２１２（副画素２１２Ｒ、副画素２１２Ｇ、及び副画素２１２Ｂ）は、配線２３
１、配線２４７、配線２４８、配線２４９、配線２５０と電気的に接続される。また、副
画素２１２Ｒ、副画素２１２Ｇ、及び副画素２１２Ｂは、それぞれが独立した配線２５３
に接続している。また、本明細書等において、例えばｎ行目の画素２１１に接続された配
線２４８及び配線２４９を、それぞれ配線２４８［ｎ］及び配線２４９［ｎ］と記載する
。また、例えばｍ列目の画素２１１に接続された配線２５３を、配線２５３［ｍ］と記載
する。なお、図４５（Ａ）において、ｍ列目の画素２１１が有する副画素２１２Ｒに接続
する配線２５３を配線２５３［ｍ］Ｒ、副画素２１２Ｇに接続する配線２５３を配線２５
３［ｍ］Ｇ、及び副画素２１２Ｂに接続する配線２５３を配線２５３［ｍ］Ｂと記載して
いる。副画素２１２は、上記配線を介して周辺回路と電気的に接続される。
また、撮像装置２００は、隣接する画素２１１の、同じ波長域の光を透過するカラーフ
ィルタが設けられた副画素２１２同士がスイッチを介して電気的に接続する構成を有する
。図４５（Ｂ）に、ｎ行（ｎは１以上ｐ以下の整数）ｍ列（ｍは１以上ｑ以下の整数）に
配置された画素２１１が有する副画素２１２と、該画素２１１に隣接するｎ＋１行ｍ列に
配置された画素２１１が有する副画素２１２の接続例を示す。図４５（Ｂ）において、ｎ
行ｍ列に配置された副画素２１２Ｒと、ｎ＋１行ｍ列に配置された副画素２１２Ｒがスイ
ッチ２０１を介して接続されている。また、ｎ行ｍ列に配置された副画素２１２Ｇと、ｎ
＋１行ｍ列に配置された副画素２１２Ｇがスイッチ２０２を介して接続されている。また
、ｎ行ｍ列に配置された副画素２１２Ｂと、ｎ＋１行ｍ列に配置された副画素２１２Ｂが
スイッチ２０３を介して接続されている。
なお、副画素２１２に用いるカラーフィルタは、赤（Ｒ）、緑（Ｇ）、青（Ｂ）に限定
されず、それぞれシアン（Ｃ）、黄（Ｙ）及びマゼンダ（Ｍ）の光を透過するカラーフィ
ルタを用いてもよい。１つの画素２１１に３種類の異なる波長域の光を検出する副画素２
１２を設けることで、フルカラー画像を取得することができる。
又は、それぞれ赤（Ｒ）、緑（Ｇ）及び青（Ｂ）の光を透過するカラーフィルタが設け
られた副画素２１２に加えて、黄（Ｙ）の光を透過するカラーフィルタが設けられた副画
素２１２を有する画素２１１を用いてもよい。又は、それぞれシアン（Ｃ）、黄（Ｙ）及
びマゼンダ（Ｍ）の光を透過するカラーフィルタが設けられた副画素２１２に加えて、青
（Ｂ）の光を透過するカラーフィルタが設けられた副画素２１２を有する画素２１１を用
いてもよい。１つの画素２１１に４種類の異なる波長域の光を検出する副画素２１２を設
けることで、取得した画像の色の再現性をさらに高めることができる。
また、例えば、図４５（Ａ）において、赤の波長域の光を検出する副画素２１２、緑の
波長域の光を検出する副画素２１２、及び青の波長域の光を検出する副画素２１２の画素
数比（又は受光面積比）は、１：１：１でなくても構わない。例えば、画素数比（受光面
積比）を赤：緑：青＝１：２：１とするＢａｙｅｒ配列としてもよい。又は、画素数比（
受光面積比）を赤：緑：青＝１：６：１としてもよい。
なお、画素２１１に設ける副画素２１２は１つでもよいが、２つ以上が好ましい。例え
ば、同じ波長域の光を検出する副画素２１２を２つ以上設けることで、冗長性を高め、撮
像装置２００の信頼性を高めることができる。
また、可視光を吸収又は反射して、赤外光を透過させるＩＲ（ＩＲ：Ｉｎｆｒａｒｅｄ
）フィルタを用いることで、赤外光を検出する撮像装置２００を実現することができる。
また、ＮＤ（ＮＤ：Ｎｅｕｔｒａｌ Ｄｅｎｓｉｔｙ）フィルタ（減光フィルタ）を用
いることで、光電変換素子（受光素子）に大光量光が入射した時に生じる出力飽和を防ぐ
ことができる。減光量の異なるＮＤフィルタを組み合わせて用いることで、撮像装置のダ
イナミックレンジを大きくすることができる。
また、前述したフィルタ以外に、画素２１１にレンズを設けてもよい。ここで、図４６
の断面図を用いて、画素２１１、フィルタ２５４、レンズ２５５の配置例を説明する。レ
ンズ２５５を設けることで、光電変換素子が入射光を効率よく受光することができる。具
体的には、図４６（Ａ）に示すように、画素２１１に形成したレンズ２５５、フィルタ２
５４（フィルタ２５４Ｒ、フィルタ２５４Ｇ及びフィルタ２５４Ｂ）、及び画素回路２３
０等を通して、光２５６を光電変換素子２２０に入射させる構造とすることができる。
ただし、一点鎖線で囲んだ領域に示すように、矢印で示す光２５６の一部が配線２５７
の一部によって遮光されてしまうことがある。したがって、図４６（Ｂ）に示すように、
光電変換素子２２０側にレンズ２５５及びフィルタ２５４を配置して、光電変換素子２２
０が光２５６を効率良く受光させる構造が好ましい。光電変換素子２２０側から光２５６
を光電変換素子２２０に入射させることで、検出感度の高い撮像装置２００を提供するこ
とができる。
図４６に示す光電変換素子２２０として、ｐｎ型接合又はｐｉｎ型の接合が形成された
光電変換素子を用いてもよい。
また、光電変換素子２２０を、放射線を吸収して電荷を発生させる機能を有する物質を
用いて形成してもよい。放射線を吸収して電荷を発生させる機能を有する物質としては、
セレン、ヨウ化鉛、ヨウ化水銀、ヒ化ガリウム、テルル化カドミウム、カドミウム亜鉛合
金等がある。
例えば、光電変換素子２２０にセレンを用いると、可視光や、紫外光、赤外光に加えて
、Ｘ線や、ガンマ線といった幅広い波長域にわたって光吸収係数を有する光電変換素子２
２０を実現できる。
ここで、撮像装置２００が有する１つの画素２１１は、図４５に示す副画素２１２に加
えて、フィルタを有する副画素２１２を有してもよい。
＜画素の構成例２＞
以下では、シリコンを用いたトランジスタと、酸化物半導体を用いたトランジスタと、
を用いて画素を構成する一例について説明する。各トランジスタは上記実施の形態に示す
ものと同様のトランジスタを用いることができる。
図４７（Ａ）、図４７（Ｂ）は、撮像装置を構成する素子の断面図である。図４７（Ａ
）に示す撮像装置は、シリコン基板３００に設けられたシリコンを用いたトランジスタ３
５１、トランジスタ３５１上に積層して配置された酸化物半導体を用いたトランジスタ３
５２及びトランジスタ３５３、並びにシリコン基板３００に設けられたフォトダイオード
３６０を含む。各トランジスタ及びフォトダイオード３６０は、種々のプラグ３７０及び
配線３７１と電気的な接続を有する。また、フォトダイオード３６０のアノード３６１は
、低抵抗領域３６３を介してプラグ３７０と電気的に接続を有する。
また撮像装置は、シリコン基板３００に設けられたトランジスタ３５１及びフォトダイ
オード３６０を有する層３１０と、層３１０と接して設けられ、配線３７１を有する層３
２０と、層３２０と接して設けられ、トランジスタ３５２及びトランジスタ３５３を有す
る層３３０と、層３３０と接して設けられ、配線３７２及び配線３７３を有する層３４０
を備えている。ここで、各層に形成された配線及びプラグは上記実施の形態に示す方法で
形成することができる。その際、配線と重なる領域にハードマスク残渣３７６が形成され
る場合がある。
なお図４７（Ａ）の断面図の一例では、シリコン基板３００において、トランジスタ３
５１が形成された面とは逆側の面にフォトダイオード３６０の受光面を有する構成とする
。該構成とすることで、各種トランジスタや配線などの影響を受けずに光路を確保するこ
とができる。そのため、高開口率の画素を形成することができる。なお、フォトダイオー
ド３６０の受光面をトランジスタ３５１が形成された面と同じとすることもできる。
なお、酸化物半導体を用いたトランジスタのみを用いて画素を構成する場合には、層３
１０を、酸化物半導体を用いたトランジスタを有する層とすればよい。又は層３１０を省
略し、酸化物半導体を用いたトランジスタのみで画素を構成してもよい。
なおシリコンを用いたトランジスタのみを用いて画素を構成する場合には、層３３０を
省略すればよい。層３３０を省略した断面図の一例を図４７（Ｂ）に示す。
なお、シリコン基板３００は、ＳＯＩ基板であってもよい。また、シリコン基板３００
に替えて、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ヒ化ガリウム、ヒ化ア
ルミニウムガリウム、リン化インジウム、窒化ガリウム又は有機半導体を有する基板を用
いることもできる。
ここで、トランジスタ３５１及びフォトダイオード３６０を有する層３１０と、トラン
ジスタ３５２及びトランジスタ３５３を有する層３３０と、の間には絶縁体３８０が設け
られる。ただし、絶縁体３８０の位置は限定されない。
トランジスタ３５１のチャネル形成領域近傍に設けられる絶縁体中の水素はシリコンの
ダングリングボンドを終端し、トランジスタ３５１の信頼性を向上させる効果がある。一
方、トランジスタ３５２及びトランジスタ３５３などの近傍に設けられる絶縁体中の水素
は、酸化物半導体中にキャリアを生成する要因の一つとなる。そのため、トランジスタ３
５２及びトランジスタ３５３などの信頼性を低下させる要因となる場合がある。したがっ
て、シリコン系半導体を用いたトランジスタの上層に酸化物半導体を用いたトランジスタ
を積層して設ける場合、これらの間に水素をブロックする機能を有する絶縁体３８０を設
けることが好ましい。絶縁体３８０より下層に水素を閉じ込めることで、トランジスタ３
５１の信頼性を向上させることができる。さらに、絶縁体３８０より下層から、絶縁体３
８０より上層に水素が拡散することを抑制できるため、トランジスタ３５２及びトランジ
スタ３５３などの信頼性を向上させることができる。
絶縁体３８０としては、例えば、酸素又は水素をブロックする機能を有する絶縁体を用
いる。
また、図４７（Ａ）の断面図において、層３１０に設けるフォトダイオード３６０と、
層３３０に設けるトランジスタとを重なるように形成することができる。こうすることで
、画素の集積度を高めることができる。すなわち、撮像装置の解像度を高めることができ
る。
また、撮像装置の一部又は全部を湾曲させてもよい。撮像装置を湾曲させることで、像
面湾曲や非点収差を低減することができる。よって、撮像装置と組み合わせて用いるレン
ズなどの光学設計を容易とすることができる。例えば、収差補正のためのレンズ枚数を低
減できるため、撮像装置を用いた電子機器などの小型化や軽量化を実現することができる
。また、撮像された画像の品質を向上させることができる。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いること
ができる。
（実施の形態８）
本実施の形態においては、本発明の一態様に係るトランジスタなどを利用した電子機器
について説明する。
＜電子機器＞
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を
備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓ
ｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いるこ
とができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器
として、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメ
ラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディス
プレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディ
オプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入
れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図４８に
示す。
図４８（Ａ）は携帯型ゲーム機であり、筐体１９０１、筐体１９０２、表示部１９０３
、表示部１９０４、マイクロフォン１９０５、スピーカー１９０６、操作キー１９０７、
スタイラス１９０８等を有する。なお、図４８（Ａ）に示した携帯型ゲーム機は、２つの
表示部１９０３と表示部１９０４とを有しているが、携帯型ゲーム機が有する表示部の数
は、これに限定されない。
図４８（Ｂ）は携帯データ端末であり、第１筐体１９１１、第２筐体１９１２、第１表
示部１９１３、第２表示部１９１４、接続部１９１５、操作キー１９１６等を有する。第
１表示部１９１３は第１筐体１９１１に設けられており、第２表示部１９１４は第２筐体
１９１２に設けられている。そして、第１筐体１９１１と第２筐体１９１２とは、接続部
１９１５により接続されており、第１筐体１９１１と第２筐体１９１２の間の角度は、接
続部１９１５により変更が可能である。第１表示部１９１３における映像を、接続部１９
１５における第１筐体１９１１と第２筐体１９１２との間の角度にしたがって、切り替え
る構成としてもよい。また、第１表示部１９１３及び第２表示部１９１４の少なくとも一
方に、位置入力装置としての機能が付加された表示装置を用いるようにしてもよい。なお
、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することが
できる。又は、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を
表示装置の画素部に設けることでも、付加することができる。
図４８（Ｃ）はノート型パーソナルコンピュータであり、筐体１９２１、表示部１９２
２、キーボード１９２３、ポインティングデバイス１９２４等を有する。
図４８（Ｄ）は電気冷凍冷蔵庫であり、筐体１９３１、冷蔵室用扉１９３２、冷凍室用
扉１９３３等を有する。
図４８（Ｅ）はビデオカメラであり、第１筐体１９４１、第２筐体１９４２、表示部１
９４３、操作キー１９４４、レンズ１９４５、接続部１９４６等を有する。操作キー１９
４４及びレンズ１９４５は第１筐体１９４１に設けられており、表示部１９４３は第２筐
体１９４２に設けられている。そして、第１筐体１９４１と第２筐体１９４２とは、接続
部１９４６により接続されており、第１筐体１９４１と第２筐体１９４２の間の角度は、
接続部１９４６により変更が可能である。表示部１９４３における映像を、接続部１９４
６における第１筐体１９４１と第２筐体１９４２との間の角度にしたがって切り替える構
成としてもよい。
図４８（Ｆ）は自動車であり、車体１９５１、車輪１９５２、ダッシュボード１９５３
、ライト１９５４等を有する。
なお、本実施の形態において、本発明の一態様について述べた。ただし、本発明の一態
様は、これらに限定されない。つまり、本実施の形態などでは、様々な発明の態様が記載
されているため、本発明の一態様は、特定の態様に限定されない。例えば、本発明の一態
様として、トランジスタのチャネル形成領域、ソースドレイン領域などが、酸化物半導体
を有する場合の例を示したが、本発明の一態様は、これに限定されない。場合によっては
、又は、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチ
ャネル形成領域、又は、トランジスタのソースドレイン領域などは、様々な半導体を有し
ていてもよい。場合によっては、又は、状況に応じて、本発明の一態様における様々なト
ランジスタ、トランジスタのチャネル形成領域、又は、トランジスタのソースドレイン領
域などは、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガ
リウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウム、又は、有機半
導体などの少なくとも一つを有していてもよい。又は例えば、場合によっては、又は、状
況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成
領域、又は、トランジスタのソースドレイン領域などは、酸化物半導体を有していなくて
もよい。
１２ 導電体
１３ａ 開口
１３ｂ 開口
１３ｃ 開口
１４ａ 絶縁体
１４ｂ 絶縁体
１６ａ ハードマスク
１６ｂ ハードマスク
１６ｃ ハードマスク残渣
１６ｄ ハードマスク残渣
１６ｅ ハードマスク残渣
１８ レジストマスク
２０ａ 導電体
２０ｂ 導電体
２０ｃ 導電体
２２ａ 導電体
２２ｂ 導電体
２２ｃ 導電体
２４ａ レジストマスク
２４ｂ レジストマスク
２４ｃ レジストマスク
２６ ハードマスク残渣
３０ 素子層
３１ 導電体
３１ａ 導電体
３１ｂ 導電体
３１ｃ 導電体
３１ｄ 導電体
３１ｅ 導電体
３２ 導電体
３２ａ 導電体
３２ｂ 導電体
３２ｅ 導電体
３４ 絶縁体
３６ ハードマスク残渣
４０ 素子層
４１ 導電体
４１ａ 導電体
４１ｂ 導電体
４２ 導電体
４２ａ 導電体
４２ｂ 導電体
４４ 絶縁体
４６ ハードマスク残渣
５０ 素子層
５１ 導電体
５１ａ 導電体
５１ｂ 導電体
５１ｃ 導電体
５２ 導電体
５２ａ 導電体
５２ｂ 導電体
５２ｃ 導電体
５４ 絶縁体
５６ ハードマスク残渣
６０ａ トランジスタ
６０ｂ トランジスタ
６１ 絶縁体
６２ 導電体
６３ 絶縁体
６４ 絶縁体
６５ 絶縁体
６６ａ 絶縁体
６６ｂ 半導体
６６ｃ 絶縁体
６７ 絶縁体
６８ａ 導電体
６８ｂ 導電体
７２ 絶縁体
７４ 導電体
７６ 絶縁体
７７ 絶縁体
７８ 絶縁体
７９ 絶縁体
８０ａ 容量素子
８０ｂ 容量素子
８０ｃ 容量素子
８１ 絶縁体
８２ 導電体
８３ 絶縁体
８３ａ 絶縁体
８４ 導電体
８５ 絶縁体
８５ａ 絶縁体
８６ 絶縁体
９０ａ トランジスタ
９０ｂ トランジスタ
９１ 半導体基板
９２ａ 低抵抗領域
９２ｂ 低抵抗領域
９３ａ 低抵抗領域
９３ｂ 低抵抗領域
９４ 絶縁体
９５ 絶縁体
９６ 導電体
９７ 素子分離領域
９８ 絶縁体
９９ 絶縁体
１０２ａ 絶縁体
１０２ｂ 絶縁体
１０４ 絶縁体
１０６ 絶縁体
１０８ 絶縁体
１１０ 絶縁体
１１１ａ 導電体
１１１ｂ 導電体
１１１ｃ 導電体
１１２ａ 導電体
１１２ｂ 導電体
１１２ｃ 導電体
１２１ａ 導電体
１２１ｂ 導電体
１２１ｃ 導電体
１２２ａ 導電体
１２２ｂ 導電体
１２２ｃ 導電体
１３１ 導電体
１３２ 導電体
１３４ 絶縁体
１３６ 絶縁体
１４３ａ 開口
１４３ｂ 開口
１４３ｃ 開口
１４３ｄ 開口
１４３ｅ 開口
１４５ａ 有機塗布膜
１４５ｂ 有機塗布膜
１４６ａ ハードマスク
１４６ｂ ハードマスク
１４６ｃ ハードマスク残渣
１４６ｄ ハードマスク残渣
１４７ａ ハードマスク
１４７ｂ ハードマスク
１４８ レジストマスク
１５０ａ 導電体
１５０ｂ 導電体
１５１ａ 導電体
１５１ｂ 導電体
１５２ａ 導電体
１５２ｂ 導電体
１５３ａ 導電体
１５３ｂ 導電体
１５４ａ 導電体
１５４ｂ 導電体
１５５ レジストマスク
２００ 撮像装置
２０１ スイッチ
２０２ スイッチ
２０３ スイッチ
２１０ 画素部
２１１ 画素
２１２ 副画素
２１２Ｂ 副画素
２１２Ｇ 副画素
２１２Ｒ 副画素
２２０ 光電変換素子
２３０ 画素回路
２３１ 配線
２４７ 配線
２４８ 配線
２４９ 配線
２５０ 配線
２５３ 配線
２５４ フィルタ
２５４Ｂ フィルタ
２５４Ｇ フィルタ
２５４Ｒ フィルタ
２５５ レンズ
２５６ 光
２５７ 配線
２６０ 周辺回路
２７０ 周辺回路
２８０ 周辺回路
２９０ 周辺回路
２９１ 光源
３００ シリコン基板
３１０ 層
３２０ 層
３３０ 層
３４０ 層
３５１ トランジスタ
３５２ トランジスタ
３５３ トランジスタ
３６０ フォトダイオード
３６１ アノード
３６３ 低抵抗領域
３７０ プラグ
３７１ 配線
３７２ 配線
３７３ 配線
３７６ ハードマスク残渣
３８０ 絶縁体
８００ インバータ
８１０ ＯＳトランジスタ
８２０ ＯＳトランジスタ
８３１ 信号波形
８３２ 信号波形
８４０ 破線
８４１ 実線
８５０ ＯＳトランジスタ
８６０ ＣＭＯＳインバータ
９００ 半導体装置
９０１ 電源回路
９０２ 回路
９０３ 電圧生成回路
９０３Ａ 電圧生成回路
９０３Ｂ 電圧生成回路
９０３Ｃ 電圧生成回路
９０３Ｄ 電圧生成回路
９０３Ｅ 電圧生成回路
９０４ 回路
９０５ 電圧生成回路
９０５Ａ 電圧生成回路
９０５Ｂ 電圧生成回路
９０５Ｃ 電圧生成回路
９０５Ｄ 電圧生成回路
９０５Ｅ 電圧生成回路
９０６ 回路
９１１ トランジスタ
９１２ トランジスタ
９１２Ａ トランジスタ
９１２Ｂ トランジスタ
９２１ 制御回路
９２２ トランジスタ
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
１２００ 記憶素子
１２０１ 回路
１２０２ 回路
１２０３ スイッチ
１２０４ スイッチ
１２０６ 論理素子
１２０７ 容量素子
１２０８ 容量素子
１２０９ トランジスタ
１２１０ トランジスタ
１２１３ トランジスタ
１２１４ トランジスタ
１２２０ 回路
１９０１ 筐体
１９０２ 筐体
１９０３ 表示部
１９０４ 表示部
１９０５ マイクロフォン
１９０６ スピーカー
１９０７ 操作キー
１９０８ スタイラス
１９１１ 筐体
１９１２ 筐体
１９１３ 表示部
１９１４ 表示部
１９１５ 接続部
１９１６ 操作キー
１９２１ 筐体
１９２２ 表示部
１９２３ キーボード
１９２４ ポインティングデバイス
１９３１ 筐体
１９３２ 冷蔵室用扉
１９３３ 冷凍室用扉
１９４１ 筐体
１９４２ 筐体
１９４３ 表示部
１９４４ 操作キー
１９４５ レンズ
１９４６ 接続部
１９５１ 車体
１９５２ 車輪
１９５３ ダッシュボード
１９５４ ライト
２１００ トランジスタ
２２００ トランジスタ
３００１ 配線
３００２ 配線
３００３ 配線
３００４ 配線
３００５ 配線
３００６ 配線
３２００ トランジスタ
３３００ トランジスタ
３４００ 容量素子
３５００ トランジスタ
４００１ 配線
４００３ 配線
４００５ 配線
４００６ 配線
４００７ 配線
４００８ 配線
４００９ 配線
４０２１ 層
４０２２ 層
４０２３ 層
４１００ トランジスタ
４２００ トランジスタ
４３００ トランジスタ
４４００ トランジスタ
４５００ 容量素子
４６００ 容量素子

Claims (12)

  1. 基板上に設けられた半導体を有する半導体装置の作製方法において、
    前記基板の上に第１の導電体を形成し、
    前記第１の導電体の上に第１の絶縁体を成膜し、
    前記第１の絶縁体の上に第１のハードマスクを成膜し、
    前記第１のハードマスクの上に第１の開口を有する第１のレジストマスクを形成し、
    前記第１のレジストマスクを用いて、前記第１のハードマスクをエッチングして第２の開口を有する第２のハードマスクを形成し、
    前記第２のハードマスクを用いて、前記第１の絶縁体をエッチングして第３の開口を有する第２の絶縁体を形成し、
    前記第２の開口及び前記第３の開口を埋め込むように第２の導電体を成膜し、
    前記第２のハードマスク及び前記第２の導電体に研磨処理を行って、前記第３の開口に埋め込まれた第３の導電体を形成し、
    前記第２の絶縁体及び前記第３の導電体の上に第４の導電体を成膜し、
    前記第４の導電体の上にパターン形成された第２のレジストマスクを形成し、
    前記第２のレジストマスクを用いて、前記第４の導電体をエッチングガスを用いてエッチングすることで第５の導電体を形成し、
    前記第２のレジストマスクを除去し、
    前記第２のハードマスクは、前記エッチングガスを用いてエッチングすることが可能である半導体装置の作製方法。
  2. 請求項１において、
    前記第２のハードマスクと前記第４の導電体が同種の金属元素を有する半導体装置の作製方法。
  3. 請求項１において、
    前記第１のハードマスクは、第３のハードマスクと、前記第３のハードマスクの上に形成された第４のハードマスクと、を有し、
    前記第３のハードマスクは導電体であり、前記第４のハードマスクは絶縁体である半導体装置の作製方法。
  4. 請求項３において、
    前記第３のハードマスクと前記第４の導電体が同種の金属元素を有する半導体装置の作製方法。
  5. 請求項１において、
    前記第４の導電体は複数の導電体の積層であり、
    前記第４の導電体の最も下の層の導電体と前記第２のハードマスクは、前記エッチングガスを用いてエッチングすることが可能である半導体装置の作製方法。
  6. 請求項５において、
    前記第２のハードマスクと前記第４の導電体の最も下の層の導電体が同種の金属元素を有する半導体装置の作製方法。
  7. 半導体基板上に設けられた酸化物半導体を有する半導体装置の作製方法において、
    前記半導体基板の上に第１の導電体を成膜し、
    前記第１の導電体の上に第１の絶縁体を成膜し、
    前記第１の絶縁体の上に第１のハードマスクを成膜し、前記第１のハードマスクの上に第１の開口を有する第１のレジストマスクを形成し、
    前記第１のレジストマスクを用いて、前記第１のハードマスクをエッチングして第２の開口を有する第２のハードマスクを形成し、
    前記第２のハードマスクを用いて、前記第１の絶縁体をエッチングして第３の開口を有する第２の絶縁体を形成し、
    前記第２の開口及び前記第３の開口を埋め込むように第２の導電体を成膜し、
    前記第２のハードマスク及び前記第２の導電体に研磨処理を行って、前記第３の開口に埋め込まれた第３の導電体を形成し、
    前記第２の絶縁体及び前記第３の導電体の上に第４の導電体を成膜し、
    前記第４の導電体の上にパターン形成された第２のレジストマスクを形成し、
    前記第２のレジストマスクを用いて、前記第４の導電体を第１のエッチングガスを用いてエッチングすることで第５の導電体を形成し、
    前記第２のレジストマスクを除去し、
    前記第２のハードマスクは、前記第１のエッチングガスを用いてエッチングすることが可能であり、
    前記第５の導電体の上に前記酸化物半導体を成膜し、
    前記酸化物半導体の上に第６の導電体を形成し、
    前記第６の導電体の上に第３の絶縁体を成膜し、
    前記第３の絶縁体の上に第３のハードマスクを成膜し、前記第３のハードマスクの上に第４の開口を有する第３のレジストマスクを形成し、
    前記第３のレジストマスクを用いて、前記第３のハードマスクをエッチングして第５の開口を有する第４のハードマスクを形成し、
    前記第４のハードマスクを用いて、前記第３の絶縁体をエッチングして第６の開口を有する第４の絶縁体を形成し、
    前記第５の開口及び前記第６の開口を埋め込むように第７の導電体を成膜し、
    前記第４のハードマスク及び前記第７の導電体に研磨処理を行って、前記第６の開口に埋め込まれた第８の導電体を形成し、
    前記第４の絶縁体及び前記第８の導電体の上に第９の導電体を成膜し、
    前記第９の導電体の上にパターン形成された第４のレジストマスクを形成し、
    前記第４のレジストマスクを用いて、前記第９の導電体を第２のエッチングガスを用いてエッチングすることで第１０の導電体を形成し、
    前記第４のレジストマスクを除去し、
    前記第４のハードマスクは、前記第２のエッチングガスを用いてエッチングすることが可能であり、
    前記第１０の導電体の融点は、前記第５の導電体の融点より低い半導体装置の作製方法。
  8. 請求項７において、
    前記第２のハードマスクと前記第４の導電体が同種の金属元素を有し、前記第４のハードマスクと前記第９の導電体が同種の金属元素を有する半導体装置の作製方法。
  9. 請求項７において、
    前記第１のハードマスクは、第５のハードマスクと、前記第５のハードマスクの上に形成された第６のハードマスクと、を有し、
    前記第５のハードマスクは、金属元素を含み、
    前記第６のハードマスクは、絶縁体を含み、
    前記第３のハードマスクは、第７のハードマスクと、前記第７のハードマスクの上に形成された第８のハードマスクと、を有し、
    前記第７のハードマスクは導電体であり、前記第８のハードマスクは絶縁体である半導体装置の作製方法。
  10. 請求項９において、
    前記第５のハードマスクと前記第４の導電体が同種の金属元素を有し、前記第７のハードマスクと前記第９の導電体が同種の金属元素を有する半導体装置の作製方法。
  11. 請求項７において、
    前記第４の導電体は複数の導電体の積層であり、
    前記第４の導電体の最も下の層の導電体と前記第２のハードマスクは、前記第１のエッチングガスを用いてエッチングすることが可能であり、
    前記第９の導電体は複数の導電体の積層であり、
    前記第９の導電体の最も下の層の導電体と前記第４のハードマスクは、前記第２のエッチングガスを用いてエッチングすることが可能である半導体装置の作製方法。
  12. 請求項１１において、
    前記第２のハードマスクと前記第４の導電体の最も下の層の導電体が同種の金属元素を有し、
    前記第４のハードマスクと前記第９の導電体の最も下の層の導電体が同種の金属元素を有する半導体装置の作製方法。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3120160B1 (fr) * 2021-02-23 2023-11-03 Commissariat Energie Atomique Procédé de protection d’un étage supérieur de composants électroniques d’un circuit intégré contre l’effet d’antenne

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0513593A (ja) * 1991-07-08 1993-01-22 Sanyo Electric Co Ltd 半導体装置の製造方法
WO1999036954A1 (fr) * 1998-01-20 1999-07-22 Tokyo Electron Limited Dispositif a semiconducteur et son procede de production
JP2000106367A (ja) * 1998-09-28 2000-04-11 Sony Corp 半導体装置の製造方法
JP2004200684A (ja) * 2002-12-16 2004-07-15 Internatl Business Mach Corp <Ibm> 選択的キャッピングおよび無電解めっきに利用可能な銅リセス・プロセス
JP2007073722A (ja) * 2005-09-07 2007-03-22 Sony Corp 洗浄方法および半導体装置の製造方法
JP2010161166A (ja) * 2009-01-07 2010-07-22 Fujitsu Semiconductor Ltd 配線の形成方法

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JP3298974B2 (ja) 1993-03-23 2002-07-08 電子科学株式会社 昇温脱離ガス分析装置
WO1997006554A2 (en) 1995-08-03 1997-02-20 Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP2725695B2 (ja) * 1995-11-28 1998-03-11 日本電気株式会社 半導体装置の製造方法
US5886410A (en) * 1996-06-26 1999-03-23 Intel Corporation Interconnect structure with hard mask and low dielectric constant materials
KR100389927B1 (ko) * 2001-06-07 2003-07-04 삼성전자주식회사 다층 배선 구조를 구비한 반도체 소자 및 그 제조 방법
JP2004311477A (ja) * 2003-04-02 2004-11-04 Sony Corp 半導体装置の製造方法
US7977253B2 (en) 2004-08-31 2011-07-12 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
US7622338B2 (en) 2004-08-31 2009-11-24 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR101506303B1 (ko) 2011-09-29 2015-03-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 및 반도체 장치의 제작 방법
KR20130043063A (ko) 2011-10-19 2013-04-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
KR101976212B1 (ko) 2011-10-24 2019-05-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
JP6045285B2 (ja) 2011-10-24 2016-12-14 株式会社半導体エネルギー研究所 半導体装置の作製方法
WO2013094547A1 (en) 2011-12-23 2013-06-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US8916424B2 (en) * 2012-02-07 2014-12-23 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US9076825B2 (en) 2013-01-30 2015-07-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the semiconductor device
KR102290247B1 (ko) 2013-03-14 2021-08-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치와 그 제작 방법
US10566455B2 (en) 2013-03-28 2020-02-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9394614B2 (en) 2013-04-19 2016-07-19 Semiconductor Energy Laboratory Co., Ltd. Method for forming projections and depressions, sealing structure, and light-emitting device
CN105190902B (zh) 2013-05-09 2019-01-29 株式会社半导体能源研究所 半导体装置及其制造方法
US9142488B2 (en) * 2013-05-30 2015-09-22 International Business Machines Corporation Manganese oxide hard mask for etching dielectric materials
US9773915B2 (en) 2013-06-11 2017-09-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP6134611B2 (ja) * 2013-08-29 2017-05-24 株式会社アルバック 磁気抵抗素子の製造方法
SG11201606536XA (en) 2014-03-18 2016-09-29 Semiconductor Energy Lab Co Ltd Semiconductor device and manufacturing method thereof
TWI695415B (zh) 2015-03-30 2020-06-01 日商半導體能源研究所股份有限公司 半導體裝置的製造方法
US9917209B2 (en) 2015-07-03 2018-03-13 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device including step of forming trench over semiconductor
JP6851166B2 (ja) 2015-10-12 2021-03-31 株式会社半導体エネルギー研究所 半導体装置の作製方法
SG10201608814YA (en) 2015-10-29 2017-05-30 Semiconductor Energy Lab Co Ltd Semiconductor device and method for manufacturing the semiconductor device

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0513593A (ja) * 1991-07-08 1993-01-22 Sanyo Electric Co Ltd 半導体装置の製造方法
WO1999036954A1 (fr) * 1998-01-20 1999-07-22 Tokyo Electron Limited Dispositif a semiconducteur et son procede de production
JP2000106367A (ja) * 1998-09-28 2000-04-11 Sony Corp 半導体装置の製造方法
JP2004200684A (ja) * 2002-12-16 2004-07-15 Internatl Business Mach Corp <Ibm> 選択的キャッピングおよび無電解めっきに利用可能な銅リセス・プロセス
JP2007073722A (ja) * 2005-09-07 2007-03-22 Sony Corp 洗浄方法および半導体装置の製造方法
JP2010161166A (ja) * 2009-01-07 2010-07-22 Fujitsu Semiconductor Ltd 配線の形成方法

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