WO1998043130A1 - Dispositif a cristaux liquides, dispositif electro-optique et dispositif de projection utilisant ces derniers - Google Patents

Dispositif a cristaux liquides, dispositif electro-optique et dispositif de projection utilisant ces derniers Download PDF

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Definitions

  • the present invention relates to a liquid crystal device, an electro-optical device, and a projection display device using the same.
  • the present invention relates to an electro-optical device such as a liquid crystal device using a liquid crystal device substrate, and a projection display device using the same. More specifically, the present invention relates to a structure of a liquid crystal device and an electro-optical device of a type in which a reset potential is applied to each data line prior to supply of an image signal to the data line.
  • liquid crystal device substrates used in liquid crystal devices for example, those having a built-in drive circuit include a plurality of substrates arranged in a matrix on the substrate 10 as shown in a block diagram in FIG.
  • Each of the pixel regions 40 includes a pixel switching TFT 50 (thin film transistor) connected to the scanning line 20 and the data line 30, a liquid crystal cell, and a storage line formed between the capacitor line 29.
  • a capacitance is formed.
  • a data-side drive circuit portion 60 for supplying an image signal to each of the plurality of data lines 30 and a plurality of scanning lines 20 are provided.
  • a scan-side drive circuit section 70 for supplying a scan signal to each of them.
  • the data side drive circuit section 60 includes an X shift register 61 and a sampling circuit 62 having a TFT as an analog switch. The image signal is supplied to each data line 20 via the image signal line 630.
  • the image signal inverts the polarity of the data signal based on the potential of the counter electrode, and the polarity of the voltage applied to the liquid crystal.
  • the data line 30 (the source electrode of the TFT 50) is used as shown in FIG. 16 (A). Since the image signal supplied to the TFT is written into the liquid crystal cell via the TFT 50 while the polarity is inverted every horizontal scanning period, the potential of the pixel electrode of the TFT for pixel switching is as shown in FIG. ).
  • the data line 30 is supplied before the image signal is supplied to the data line 30 using a horizontal retrace interval or the like.
  • a reset drive circuit 80 including two reset signal lines 81 and 82 for applying a reset potential to each of the reset potential supply switches 83 and a reset potential supply / disconnection switch circuit 83.
  • a configuration has been proposed in which charging and discharging from the data line 30 are almost completed at a reset potential.
  • the reset signal lines 81 and 82 immediately before the image signal is supplied to the data line 30, the reset signal lines 81 and 82 have the predetermined polarity to reset. A potential is applied.
  • the charge and discharge from the data line 30 can be almost completed before the image signal is supplied to the data line 30, and as shown in FIG. 16 (D), the temporal change in the potential of the pixel electrode occurs.
  • the change is small and the charge / discharge amount from the data line 30 can be suppressed. Accordingly, since fluctuation of the potential of the image signal line 630 can be prevented, generation of noise in display can be suppressed.
  • the liquid crystal device substrate 1 when bonding the liquid crystal device substrate 1 and a counter substrate (not shown) with a predetermined cell gap secured between the substrates, as shown in FIG. 15 and FIG. Since the opposing substrate 5 is smaller than the substrate 1 for liquid crystal, a seal material containing a cell gap material is applied considerably inside the outer peripheral edge of the substrate 1 for liquid crystal device, and the liquid crystal device substrate 1 is composed of this seal material.
  • the liquid crystal device substrate 1 and the opposing substrate 5 are bonded together by the sealing layer 90, and the inner region thereof is filled with the liquid crystal sealing region 12.
  • the seal layer 90 is formed slightly outside the reset signal lines 81 and 82 in the region outside the pixel portion 11.
  • a large number of dummy patterns 15 are formed in parallel with the process of forming the scanning lines 20 as they are, so that the data lines on the opposite side are formed.
  • the geometrical shapes of the panels are matched, these parts are apparently flattened as a whole panel, and a sealant is applied to them. Disclosure of the invention
  • a reset potential is applied to each of the data lines 30 prior to the supply of the image signal to the data lines 30, and the charging and discharging from the data lines 30 are completed at the reset potential. Because the horizontal pixels are reset all at once, depending on the display pattern in the previous frame, signals (charges) may wrap around to the other data lines 30 via the reset signal lines 81 and 82. You. Such a signal wraparound appears as horizontal crosstalk on the display, and has a problem of deteriorating the display quality. Such a problem can be prevented if the time constants of the reset signal lines 81 and 82 are sufficiently larger than the time constant of the data line 30. There is no other way than to increase the width of the signal line and to relatively reduce the time constant on the data line 30 side. Such measures cannot reliably prevent the signal from wrapping around.
  • an object of the present invention is to solve the above-mentioned problems, and to provide a liquid crystal device of a type in which a reset potential is applied to each of data lines prior to supply of an image signal to the data lines, and a liquid crystal device using the same.
  • the time constant of the reset signal line itself is increased to prevent the signal from wrapping around from the data line via the reset signal line, thereby improving the display quality. It is to provide
  • the present invention provides a liquid crystal display device, comprising: a liquid crystal sealed between a pair of substrates; a plurality of data lines to which an image signal is supplied on one of the pair of substrates; A plurality of scanning lines to which a scanning signal is supplied intersecting the scanning lines of A pixel portion including a first switching element connected to each of the data lines and the scanning line; a pixel electrode connected to the first switching element; and a supply of image signals at a peripheral portion of the pixel portion.
  • a second switching element for supplying a reset signal supplied to a reset signal line to the data line prior to the reset signal line, and a capacitor connected to the second switching element for accumulating electric charge.
  • a liquid crystal device in which the pair of substrates are bonded to each other by a seal layer formed in a region outside the pixel portion.
  • a capacitor for increasing the time constant of the reset signal line is formed with respect to the first substrate, and this capacitor is formed in the formation region of the seal layer. Therefore, in the liquid crystal device according to the present invention, the time constant of the reset signal line can be made sufficiently larger than the time constant of the data line, so that when the reset potential is applied to each data line. Signals do not flow to other data lines via the reset signal line. Therefore, even in a liquid crystal device in which a reset potential is applied to each of the data lines prior to the supply of an image signal to the data lines, horizontal crosstalk or the like due to signal wraparound appears. Display quality can be improved.
  • the capacitor for increasing the time constant of the reset signal line is formed in the formation region of the seal layer, which is conventionally a dead space, when a capacitor having a much larger capacity is formed.
  • the reset signal line may include a plurality of wiring layers arranged in parallel, and reset signals having different potentials may be supplied to each of the plurality of wiring layers.
  • the second electrode is configured to be electrically connected to the wiring layer via a contact hole, the second electrode is not required. Electrical connection is made only to the fixed wiring layer (reset signal line).
  • the first electrode includes a plurality of electrode layers extending from the constant potential line toward the reset signal line
  • the second electrode includes a plurality of electrode layers extending toward the reset signal line.
  • a plurality of electrode layers extending toward the constant potential line.
  • the capacitor layer is formed by extending electrode layers from both the reset signal line side and the constant potential line side.
  • each of the first electrode and the second electrode is formed of an electrode layer between different layers formed simultaneously with any one of the scanning line, the data line, and the source / drain region of the thin film transistor.
  • the capacitor includes, as a dielectric film, an insulating film formed simultaneously with an interlayer insulating film of the thin-film transistor at an overlapping portion of the first electrode and the second electrode. It means that.
  • One of the first and second electrodes is formed of an electrode layer formed simultaneously with the scanning line, and the other electrode is formed simultaneously with a source-drain region of the thin film transistor.
  • the capacitor is formed of an electrode layer.
  • the capacitor is formed at the overlapping portion of the first electrode and the second electrode at the same time as the gate insulating film of the thin film transistor. This means that the film is provided as a dielectric film. With this configuration, since the gate insulating film that is thinner than the interlayer insulating film is used as the dielectric film, the capacitance of the capacitor (the time constant of the reset signal line) can be increased.
  • one of the first and second electrodes is connected to the scanning line.
  • the other electrode is composed of an electrode layer formed at the same time as the data line, and the other electrode is composed of an electrode layer formed simultaneously with the source / drain region of the thin film transistor.
  • the capacitor may include an interlayer insulating film of the thin film transistor in an overlapping portion of the electrode layer formed simultaneously with the scanning line and the electrode layer formed simultaneously with the data line.
  • a first capacitor using an insulating film formed at the same time as the dielectric film as a dielectric film, an electrode layer formed simultaneously with the scanning line, and an electrode layer formed simultaneously with the source / drain region of the thin film transistor.
  • a second capacitor having an insulating film formed at the same time as the gate insulating film of the thin-film transistor as a dielectric film is provided in an overlapping portion of the thin film transistor.
  • the first capacitor using the interlayer insulating film as a dielectric and the second capacitor using the gate insulating film as a dielectric film thinner than the interlayer insulating film are electrically connected in parallel. Since the connection can be made in a state where they are electrically connected, the capacitance of the capacitor (the time constant of the reset signal line) can be further increased.
  • the present invention can be applied to a liquid crystal device in which a driving signal is not provided on a liquid crystal device substrate and a scan signal or an image signal is supplied from the outside.
  • the present invention can also be applied to a liquid crystal device using a liquid crystal device substrate integrated with a drive circuit in which a data drive circuit for supplying the image signal or a scan drive circuit for supplying a scan signal via the scan line is formed.
  • the electro-optical device includes: a pixel region formed in a matrix on a first substrate; and a pixel region including a first switching element connected to the pixel electrode.
  • a capacitor formed of a first electrode connected to a signal line from the drive circuit and a second electrode formed to face the first electrode via an insulating film is formed in a region where the seal layer is formed. Is formed.
  • the capacitance is added to the signal line connected to the drive circuit. Since the capacitor can be formed in the formation region of the sealing material, the time constant of the signal line can be increased, and the formation region of the sealing layer, which was conventionally a dead space, can be effectively used. It is not necessary to increase the size of the electro-optical device.
  • a first substrate a plurality of data lines to which an image signal is supplied, a plurality of scanning lines to which a scanning signal is supplied, and a first switching element connected to each of the data lines and the scanning line.
  • a pixel electrode connected to the first switching element, wherein a reset signal supplied to a reset signal line is supplied to the data line prior to a period of supplying an image signal to the data line.
  • a reset driving circuit including a second switching element for supplying the capacitor and a capacitor connected to the reset signal line.
  • the wiring capacitance of the reset signal line or the total amount of on-resistance of the second switching means is reduced.
  • the reset signal can be written to all data lines. As a result, the potential of each data line becomes a desired potential uniformly, and an image signal is written well. Therefore, there is no uneven contrast.
  • An electro-optical device such as a liquid crystal device according to the present invention may include, for example, a light source unit, and a projection unit that projects light emitted from the light source unit and light-modulated by the liquid crystal device onto a projection surface such as a screen. It can be used for an electronic device such as a projection display device having the following.
  • FIG. 1 is a block diagram of a liquid crystal device substrate of a liquid crystal device according to the present invention.
  • FIG. 2 is an explanatory diagram showing a structure in which a counter substrate is bonded to the liquid crystal device substrate shown in FIG.
  • FIG. 3 is an explanatory diagram showing a region indicated by L12 in FIG. 2 in an enlarged manner.
  • FIG. 4A is a plan view of a TFT for pixel switching formed on the liquid crystal device substrate shown in FIG. 1, and FIG. 4B is a capacitor added to a reset signal line of the liquid crystal device substrate.
  • FIG. 4C is a plan view showing the configuration of FIG. 4D is a cross-sectional view taken along line CC ′ in FIG. 4B.
  • FIGS. 5A to 5F are cross-sectional views showing steps for forming the TFT and the capacitor shown in FIG.
  • 6A to 6D are process cross-sectional views showing a process performed after FIG.
  • 7A to 7D are process cross-sectional views showing a process performed after FIG.
  • FIG. 8A is a plan view showing a configuration of a capacitor added to a reset signal line of a liquid crystal device substrate according to an improved example of the present invention
  • FIG. 8B is a plan view of FIG. — Sectional view taken along line D ′
  • (C) is a sectional view taken along line E—E ′ in FIG. 8 (B).
  • FIG. 9A is a plan view showing a configuration of a capacitor added to a reset signal line of a liquid crystal device substrate according to still another improvement of the present invention, and FIG. 9A is a cross-sectional view taken along line FF, and FIG. 9C is a cross-sectional view taken along line GG ′ in FIG.
  • FIG. 10 is a block diagram of an electronic apparatus using a liquid crystal device to which the present invention is applied.
  • FIG. 11 is an explanatory diagram showing an optical system of a projection display device using a liquid crystal device to which the present invention is applied.
  • FIG. 12 is an explanatory diagram of a personal computer using a liquid crystal device to which the present invention is applied.
  • FIG. 13 is an explanatory diagram of a pager using a liquid crystal device to which the present invention is applied.
  • FIG. 14 is an explanatory diagram of a liquid crystal display substrate used in the pager of FIG.
  • FIG. 15 is a block diagram of a liquid crystal device substrate of a conventional liquid crystal device.
  • FIG. 16 is a waveform diagram for explaining a driving method of the liquid crystal device.
  • FIG. 17 is an explanatory diagram showing an enlarged part of a liquid crystal device substrate of a conventional liquid crystal device.
  • FIG. 18 is another block diagram of the liquid crystal device substrate of the liquid crystal device according to the present invention.
  • Fig. 1 is a block diagram schematically showing the structure of a liquid crystal device substrate with a built-in drive circuit used in a liquid crystal display device.
  • Fig. 2 is a structure in which an opposing substrate is attached to this liquid crystal device substrate.
  • FIG. The liquid crystal device substrate according to this embodiment has the same basic structure as that described with reference to FIGS. 14, 15, and 16 (C) and (D). Common parts are denoted by the same reference numerals.
  • the liquid crystal device substrate 1 having a built-in drive circuit used in the liquid crystal device of the present embodiment also has a transparent substrate such as glass or quartz or a silicon substrate 10 in the pixel portion 11.
  • a plurality of scanning lines 20 to which a scanning signal is supplied and a plurality of data lines 30 to which an image signal is supplied are arranged in a matrix, and these scanning lines 20 and data lines 30 are arranged in a matrix.
  • the pixel area 40 is defined by the.
  • Each of the pixel regions 40 includes a TF 50 (thin film transistor) for pixel switching, a liquid crystal cell, and a capacitor line 2 as switching elements connected to the scanning line 20 and the data line 30. 9, a storage capacitor is formed.
  • a data-side driving circuit portion 60 for supplying an image signal to each of the plurality of data lines 30 and a plurality of scanning lines 20 are provided.
  • a scanning-side driving circuit unit 7 for supplying a scanning signal to the scanning circuit is configured.
  • the data-side drive circuit section 60 has an X shift register 610 and an analog switch inside the shift register forming area.
  • the X shift register 610 and the sampling circuit 620 are connected by the wiring pattern 64 for sampling signal input.
  • the sampling circuit 620 and the image signal line 630 are connected by a sampling signal input wiring pattern 64. Therefore, when the sampling circuit 62 operates at a predetermined timing based on the sampling signal output from the X shift register 610, the image supplied via the image signal line 630 is output.
  • the signal is supplied to each data line 20 via the wiring pattern 64 for sampling signal input.
  • FIG. In a liquid crystal device using the liquid crystal device substrate 1 configured as described above, for example, in order to perform an inversion driving method in which the image signal is inverted for each row (inverts the phase of the image signal), FIG. As shown with reference to (C), the image signal supplied to the data line 30 (the source electrode of the TFT 50) is applied to the liquid crystal cell via the TFT 50 while the polarity is inverted every horizontal scanning period. Written. Therefore, charging and discharging are repeated via the data line 30, but in the present embodiment, even if the sampling rate from the image signal line is high, the charging and discharging do not cause noise or the like on the display. As shown with reference to FIG.
  • the reset potential is applied to each of the data lines 30 prior to the supply of the image signal to the data lines 30 using a horizontal retrace interval or the like. Apply. That is, as shown in FIG. 1, the outer peripheral area of the pixel section 11 is used to apply a reset potential to each of the data lines 30 prior to the supply of the image signal to the data lines 30.
  • a reset drive circuit 80 including series reset signal lines 81 and 82 and a switch circuit 83 for reset potential supply / disconnection is configured.
  • a constant potential line 84 is formed in a region outside the reset signal lines 81 and 82 in parallel with the reset signal lines 81 and 82.
  • a capacitor 85 is formed between the constant potential line 84 and the reset signal lines 81 and 82.
  • the constant potential line 84 is set, for example, to the same potential as the potential of the counter electrode of the counter substrate bonded to the liquid crystal device substrate 1 as in the case of the capacitor line 29 and the common line 22.
  • the image signal array shown in (C) and (D) It corresponds to the intermediate potential of the amplitude of the set signal.
  • the capacitor 85 is formed between the reset signal lines 81 and 82 and the constant potential line 84, the reset signal lines 81 and 82 Is large. Therefore, when a reset potential is applied to each data line 30, a signal does not spill over to other data lines 30 via the reset signal lines 81 and 82. Therefore, even in a liquid crystal device of a type in which a reset potential is applied to each of the data lines 30 prior to the supply of the image signal to the data lines 30, horizontal crosstalk and the like due to the signal wraparound may occur. It does not appear and the display quality can be improved.
  • V VID ⁇ C 1 + V NRS ⁇ C 2) / (C 1 + C 2) 6.
  • Q 1 is the charge amount of the image signal
  • Q 2 is the charge amount of the reset signal
  • V VID indicates the potential of the image signal
  • V NRS indicates the potential of the reset signal, respectively.
  • V NRS 1 V of the negative maximum amplitude of 1 V and V VID is (6/2) V when half of the maximum amplitude is averaged
  • the value of the capacitor is larger than 1/2 of the total capacity of the data line.
  • the liquid crystal device substrate 1 configured as described above has a counter electrode and And a transparent counter substrate 5 having a black matrix BM and a sealing layer 90 coated with a sealing material containing a cell gap material, and a liquid crystal is sealed between these substrates.
  • a sealing material containing a cell gap material As the seal layer 90, an epoxy resin, various kinds of ultraviolet curable resins, or the like can be used.
  • the cell gap material metal balls of about 5 ⁇ to about 10 / zm and resin balls coated with metal can be used.
  • the opposing substrate 5 is smaller than the liquid crystal device substrate 1, the peripheral portion of the liquid crystal device substrate 1 is bonded so as to protrude from the outer peripheral edge of the opposing substrate 5. Therefore, the input / output terminals 7 of the liquid crystal device substrate 1 are exposed even after the liquid crystal device substrate 1 and the opposite substrate 5 are bonded to each other. Further, the liquid crystal device substrate 1 and the opposite substrate 5 are set to a common potential by the upper and lower conductive members 8. Since the sealing layer 90 is partially interrupted, the liquid crystal can be sealed even after the opposing substrate 5 and the liquid crystal device substrate 1 are bonded to each other, and the sealing agent 6 is closed after the sealing. . In constructing such a bonding structure, in this embodiment, as shown in FIG.
  • a part of the liquid crystal device substrate 1 (the area surrounded by the dotted line L12 in FIGS. 1 and 2) is enlarged. Since the opposing substrate 5 is smaller than the liquid crystal device substrate 1, a sealing material containing a cellulap material is applied to a substantially ⁇ side of the outer peripheral edge of the liquid crystal device substrate 1, and is formed of the sealing material.
  • the liquid crystal device substrate 1 and the opposing substrate 5 are bonded to each other by the sealing layer 90, and an inner region thereof is formed as a liquid crystal sealing region 12.
  • the seal layer 90 may be formed in a region corresponding to a region between the constant potential line 84 and the reset signal lines 81 and 82 in the region outside the pixel portion 11.
  • the formation region of the seal layer 90 for bonding the liquid crystal device substrate 1 and the counter substrate 5 is conventionally a dead space, but in this embodiment, the seal layer 90 is formed.
  • the capacitor 85 is formed in the liquid crystal device substrate 1 using the area. That is, as will be described later in detail, in the present embodiment, the reset signal lines 81 and 82 and the constant potential line 8 are arranged in parallel in the peripheral portion of the pixel section 11 due to restrictions on layout.
  • Signal line 8 1 Since the area between 82 and the constant potential line 84 is the formation area of the seal layer 90, it extends from the reset signal lines 81 and 82 toward the constant potential line 84.
  • a plurality of electrode layers and a plurality of electrode layers extending from the constant potential line 84 toward the reset signal lines 81 and 82 are combined with a dielectric film in a region where the seal layer 90 is formed.
  • the capacitor 85 is formed by laminating through the layers. For this reason, in the liquid crystal device using the liquid crystal device substrate 1 of the present embodiment, the capacitor 85 is formed in the formation region of the sealing layer 90, which was a dead space in the past, so that the capacitance is small. Even though the large capacitor 85 is configured, it is not necessary to reduce the size of the liquid crystal sealing region 12 including the pixel portion 11 without increasing the size of the liquid crystal device substrate 1.
  • the seal layer 90 In the area where the seal layer 90 is formed, periodic irregularities are formed along with the scanning lines 20 and the data lines 30, and these shapes are different between the upper and lower sides or the left and right sides of the liquid crystal sealing area 12. In this case, the symmetry of the entire formation region of the seal layer 90 is impaired, and the formation of a uniform cell gap is greatly impaired. This is particularly remarkable when a photocurable sealing material is used, and since the difference in the amount of light transmitted through the liquid crystal device substrate 1 determines the curing conditions, the optical symmetry must be maintained. . Since the capacitor 85 is composed of a large number of electrodes without deteriorating the symmetry, a liquid crystal device substrate 1 and the opposing substrate 5 can be bonded by applying a sealing material to this region and then bonding these. A predetermined cell gap can be secured between the substrates.
  • the electrodes are overlapped with each other, and thus the overlapped portion (cell gap adjustment region) is one step lower than the surroundings. Therefore, the height of the cell gap adjustment region is adjusted around the data side drive circuit and the scan side drive circuit, for example, as described below.
  • the formation region of the seal layer 90 is schematically indicated by a dashed line L 90, and the data-side drive circuit section 60 has a sampling signal input wiring pattern 64
  • a seal layer 90 is formed so as to overlap with the wiring pattern 65 for image signal sampling, and a dummy wiring layer (not shown) is overlapped on these wiring patterns, and the cell gap is formed. Adjust the height to the height adjustment area. At this time, if the dummy wiring layer is electrically connected to the sampling signal input wiring pattern 64 and the image signal sampling wiring pattern 65 via a contact hole, a redundant wiring structure can be configured. You.
  • a dummy wiring layer (not shown) is overlapped on the scan line 30 and the capacitance line 29 near this drive circuit, and the cell gap adjustment area and If the height is adjusted, this can be used as a region for forming the seal layer 90. Also in this case, a redundant wiring structure can be formed by electrically connecting the dummy wiring layer to the scanning lines 30 and the capacitance lines 29 via the contact holes.
  • the formation area of the seal layer 90 which was conventionally a dead space, can be used as the formation area of the wiring pattern 64 for sampling signal input and the wiring pattern 65 for image signal sampling.
  • the area where the circuit can be formed can be expanded in an area outside the seal layer 90. Therefore, for the data-side drive circuit section 60, it is possible to increase the on-current (improve the operation speed) by expanding the channel width of the TFT constituting the data-side drive circuit section 60, or introduce a large-scale circuit.
  • the sampling circuit 62 is formed inside the seal layer 90, the outer region can be narrower than the seal layer 90. Therefore, a liquid crystal device having a display area of the same size but a narrow peripheral portion can be configured. You.
  • the sampling circuit 620 is located in the liquid crystal sealed area 12, if the sampling circuit is at the position of the sampling circuit 620, the liquid crystal is not deteriorated. Moreover, since the suntering circuit 620 is covered with the black matrix BM, the display quality is not degraded even if the liquid crystal in this part is deteriorated.
  • FIG. 4 (A), (B), (C) and (D) are plan views of the TFT for pixel switching formed on the liquid crystal device substrate shown in FIG. 1, respectively, and a reset signal line of the liquid crystal device substrate.
  • 5 is a plan view showing the configuration of a capacitor added to FIG. 5, a cross-sectional view taken along line BB 'in FIG. 4B, and a cross-sectional view taken along line CC' in FIG. 4B.
  • FIG. 4 (A) as a part of the pixel portion 11 (pixel region 40) is shown in an enlarged manner, a data line 3 made of an aluminum film or the like is applied to any pixel region 40.
  • the semiconductor film 51 (TFT active layer) made of a polysilicon film formed so as to partially overlap with the data line 30 on the lower layer side of 0, and between the eyebrows different from the semiconductor film 51 and the data line 30
  • a TFT 50 for pixel switching including a gate electrode 21 formed of a part of the formed scanning line 20 formed of a polysilicon film or the like is formed.
  • a source region 521 and a drain region 5222 are formed in the semiconductor film 51 in a self-aligned manner with respect to the gate electrode 21.
  • the data line 30 is electrically connected to the source region 52 1 via a contact hole 56, and the pixel electrode 55 is electrically connected to the drain region 52 2 via a contact hole 57. ing. In FIG. 4A, the capacitance line 29 shown in FIG. 1 is omitted.
  • each electrode for configuring the capacitor 85 is as shown in FIG. ),
  • the reset signal lines 81, 82 and the constant potential line 84 are all connected to the scanning line 20 (the gate of the TFT 50). This is a wiring layer made of a polysilicon film formed simultaneously with the electrodes 21).
  • the first electrode 86 located on the lower layer is an extended part protruding from the constant potential line 84 toward the reset signal lines 81, 82.
  • the second electrode 87 A located on the upper layer side is an electrode layer made of an aluminum layer formed simultaneously with the data line 30 (the source electrode of the TFT 50), and is connected to the reset signal lines 81 and 82. It is electrically connected to contact hole 56A.
  • the electrode layer electrically connected to the reset signal lines 81 and 82 via the contact holes 59A was used as the second electrode 87A because the reset signal line 8 Because 1 and 8 2 are in the same layer, the second electrode 8 7 A electrically connected to the reset signal line 8 2 is not electrically connected to the reset signal line 8 1. This is for extending toward 4.
  • the capacitor 85 is provided with an insulating film formed simultaneously with the inter-layer insulating film of the TFT 50 as a dielectric film at the overlapping portion of the two electrodes 86 and 87 A. become.
  • FIGS. are process cross-sectional views showing a method of manufacturing the liquid crystal device substrate of the present embodiment.
  • the left portion is a cross section taken along line AA ′ of FIG. Fig. 4 shows a cross section taken along line BB 'in Fig. 4 (B).
  • the reset signal line 82 does not appear in the cross section taken along the line BB ′ in FIG. 4B, since the reset signal lines 81 and 82 have the same basic configuration, The description of the reset signal line 82 is omitted.
  • a transparent substrate made of a glass substrate, for example, an alkali-free glass substrate, or the entire surface of the silicon substrate 10 is placed on either side of the pixel TFT section and the capacitor section.
  • the thickness of the underlayer protection film formed on the surface of the substrate 10 is reduced to about 5
  • a semiconductor film deposition step is performed.
  • patterning is performed by using a trilithography technique to form an island-shaped semiconductor film 51 (active layer) on the pixel TFT portion side.
  • the amorphous silicon film is deposited, it is subjected to thermal annealing at a temperature of about 600 ° C. to about 700 ° C. for about 1 hour to about 8 hours to form a polysilicon film.
  • thermal annealing at a temperature of about 600 ° C. to about 700 ° C. for about 1 hour to about 8 hours.
  • a method of implanting the silicon to make it amorphous and then applying a thermal anneal to recrystallize to form a polysilicon film can be used.
  • the semiconductor film 51 is completely removed on the side of the capacitor portion. Semiconductor film the Photo-E Tsuchingu process).
  • a gate oxide having a thickness of about 600 ⁇ to about 150 ⁇ is formed on the surface of the semiconductor film 51 by a thermal oxidation method or the like.
  • a film 58 is formed (gate oxide film forming step).
  • the thickness of the semiconductor film 51 is from about 300 ⁇ to about 150 ⁇ , preferably from 350 ⁇ to about 450 ⁇ . It becomes.
  • a polysilicon film 210 for forming a gate electrode and the like is formed on the entire surface of the substrate 10 (the gate electrode polysilicon film deposition step). Then, it is patterned by photolithography as shown in FIG. 5 (E), and a gate electrode 21 is formed on the pixel TFT side. On the other hand, on the capacitor side, the polysilicon film is left as the constant potential line 84, the first electrode 86, and the reset signal line 81 (the gate electrode polysilicon film photo). ⁇ Etching process).
  • high-concentration impurity ions (lin ions) are implanted on the pixel TFT side using the good electrode 21 as a mask (ion implantation step).
  • a high-concentration source region 521 and a high-concentration drain region 522 are formed in self-alignment with the gate electrode 21.
  • the gate electrode 21 since it is located immediately below the gate electrode 21, the portion where the impurity has not been introduced is the chip.
  • the channel area is 5200.
  • It may be implanted at a dose of 5 / cm 2 to about 3 ⁇ 10 15 cm 2 to form a source region and a drain region of an LDD structure (lightly-doped-drain structure). .
  • high-concentration impurities are implanted in a state in which a mask wider than the gate electrode 21 is formed. A region may be formed.
  • the P-channel TFT of the peripheral driving circuit is covered with a resist mask.
  • the pixel section 11 and the N-channel type TFT are covered and protected with a resist mask, and in this state, the gate electrode 21 is used as a mask.
  • Boron ions are implanted at a dose of about l X l O is / cm 2 to about 3 X 10 15 Z cm 2 to form a self-aligned source drain region of the P-channel.
  • first interlayer insulating film deposition step is formed in the first interlayer insulating film 53 formed at this time.
  • contact portions of the first interlayer insulating film 53 corresponding to the source region 52 1 and the reset signal line 81 are formed using photolithography technology. Then, holes 56 and 56 A are formed (a step of opening the conduction portion of the source electrode).
  • a low-resistance conductive film such as an aluminum film 300 for forming a source electrode is formed on the surface side of the first interlayer insulating film 53 by a sputtering method.
  • the aluminum film 300 is patterned using photolithography technology as shown in Fig. 6 (D), and the data lines are A source electrode 301 is formed as a part of the capacitor 30, and a second electrode 57 A electrically connected to the reset signal line 81 via a contact hole 56 A is formed in the capacitor portion. (The aluminum film photo-etching process for the source electrode).
  • the first electrode 86, the first interlayer insulating film 53, and the second electrode 57A allow the capacitor 8 to be connected between the reset signal line 81 and the constant potential line 84.
  • the surface side of the source electrode 301 and the second electrode 57A is subjected to a low temperature condition of, for example, about 500 ° C. by a CVD method or the like.
  • a second interlayer insulating film 54 made of, for example, a PSG film (silicate glass film containing boron or phosphorus) with a thickness of about 500 angstroms to about 1500 angstroms was formed.
  • the first interlayer insulating film 53 3 is formed by using a photolithography technique and a dry etching method.
  • the second interlayer insulating film 54 A contact hole 57 is formed in a portion corresponding to the drain region 522 (pixel electrode conducting portion opening step).
  • an ITO film 550 having a thickness of about 150 ⁇ for forming a drain electrode is formed on the surface side of the second interlayer insulating film 54.
  • ITO film deposition process for pixel electrodes is formed on the surface side of the second interlayer insulating film 54.
  • the ITO film 5 is formed by photolithography. The 50 is patterned to form a pixel electrode 55 in the pixel TFT portion, and the ITO film 550 is completely removed in the capacitor portion.
  • the pixel electrode 55 is not limited to the ITO film, and it is also possible to use a transparent electrode material made of a high-melting metal oxide such as a SnOx film or a Znox film. Yes, with these materials, step coverage in the contact hole 57 can withstand practical use.
  • the first electrode 86 can be formed using the process for forming the gate electrode 21 (scanning line 20) of the TFT 50, and the TFT 50
  • the second wiring layer 57 A can be formed as the second electrode by using the process for forming the source electrode 301 (data line 30) of the second electrode, so that the number of manufacturing steps is not increased.
  • Capacitor 85 can be formed.
  • FIGS. 8A, 8B, and 8C are plan views showing the configuration of a capacitor added to a signal line of a liquid crystal device substrate according to an improved example of the above embodiment, and FIG. FIG. 9 is a cross-sectional view taken along the line D ′, and a cross-sectional view taken along the line E—E ′ in FIG.
  • the electrode layer formed simultaneously with the source region 52 1 and the drain region 52 2 of the TFT 50 is formed by the second electrode 8. May be used as 7B.
  • FIGS. 8A, 8B, and 8C the electrode layer formed simultaneously with the source region 52 1 and the drain region 52 2 of the TFT 50 is formed by the second electrode 8. May be used as 7B.
  • reset signal lines 81 and 82 and constant potential line 84 are all connected to scanning line 2 0 (the gate electrode 21 of the TFT 50), which is a wiring layer formed of a polysilicon film formed simultaneously with the capacitor 85, of the two electrodes constituting the upper layer
  • the electrode 86 has an extended portion protruding from the constant potential line 84 toward the reset signal lines 81 and 82, and includes the reset signal lines 81 and 82 and the scanning line 20 (TF ⁇ 5).
  • An electrode layer 86 made of a polysilicon film formed simultaneously with the 0 gate electrode 21).
  • the second electrode layer 58 ⁇ is an electrode layer made of a polysilicon film formed simultaneously with the source region 52 1 and the drain region 52 2 of the TFT 50, the second electrode layer 58 ⁇ ⁇ Are also formed on the lower layer side.
  • the reset signal line 82 and the corresponding second electrode 87 are connected to the reset signal line 81.
  • a wiring layer 87 C made of an aluminum film formed simultaneously with the data line 30 (source electrode 301 of TF 50) is used for electrical connection across the straddle.
  • the wiring layer 87 C is electrically connected to the reset signal lines 81 and 82 via the contact hole 56 ⁇ , and is connected to the second electrode 87 ⁇ via the contact hole 56 ⁇ . It is electrically connected. Therefore, in the case of this embodiment, the capacitor 85 is formed by the insulating film 58 formed simultaneously with the gate insulating film 58 of TF ⁇ 50 in the overlapping portion of the two electrode layers 86, 87 ⁇ . ⁇ is provided as a dielectric film.
  • the reset signal lines 81 and 8 2 are defined by the first electrode 86, the dielectric film 58A formed simultaneously with the gate insulating film 58, and the second electrode 57B.
  • a capacitor 85 is formed between the first electrode 86 and the potential line 84, a step for forming a gate electrode 21 (scanning line 20) of the TFT 50 is used.
  • the second wiring layer 57B can be formed by using the process for forming the source region 521 and the drain region 522 of the TFT 50. Capacitor 85 can be formed without increasing.
  • the insulating film 58A formed simultaneously with the gate insulating film 58, which is thinner than the first interlayer insulating film 53, is used as the dielectric film.
  • a large capacitor 85 can be formed. Therefore, the time constants of the reset signal lines 81 and 82 are made larger. it can.
  • FIGS. 9A, 9B, and 9C are plan views showing the configuration of a capacitor added to a reset signal line of a liquid crystal device substrate according to still another improvement
  • FIGS. 10A is a cross-sectional view taken along line FF ′
  • FIG. 9B is a cross-sectional view taken along line GG ′ in FIG. 9B.
  • the second electrode 87 B electrically connected to the reset signal lines 81 and 82 is formed simultaneously with the source region 52 1 and the drain region 52 2 of the TFT 50.
  • the second electrode 87B and the reset signal lines 81 and 82 were electrically connected by the wiring layer 87C formed simultaneously with the data line 30 using the electrode layer thus formed.
  • the wiring layer 87 C is extended to overlap the first electrode 86, and the wiring layer 87 C is also dielectrically connected to the first electrode 86. It may be used as a second electrode facing through a film.
  • the capacitor 85 has a first electrode 86 formed of a polysilicon film formed simultaneously with the scanning line 20 and an electrode layer 8 formed of an aluminum film formed simultaneously with the data line 30.
  • the first capacitor 85A whose dielectric film is an insulating film formed simultaneously with the first interlayer insulating film 53 of the TFT 50 at the overlapping portion with 7C, and the scanning line 30 were formed at the same time.
  • the TFT 5 is formed on the overlapping portion of the first electrode 86 and the second electrode 57 B composed of a polysilicon film formed simultaneously with the source region 52 1 and the drain region 52 2 of the TFT 50.
  • a second capacitor 85B having the insulating film 58A formed simultaneously with the zero gate insulating film 58 as a dielectric film is provided.
  • the capacitor 85 can be formed without increasing the number of manufacturing steps by utilizing the steps for forming the TFT 50, the scanning line 20, and the data line 30.
  • a capacitor 85 A using the first interlayer insulating film 53 as a dielectric, and an insulating film 58 A formed simultaneously with the gate insulating film 58 thinner than the first interlayer insulating film 53 Reset the large-capacitance capacitor 85 electrically connected in parallel with the large-capacity capacitor 85B using It can be configured between the signal lines 81 and 82 and the constant potential line 84. Therefore, the time constant of the reset signal lines 81 and 82 can be further increased. -(Other forms)
  • the active matrix substrate 1 In order to form the active matrix substrate 1, at least three conductive films (scanning line 30, data line 20, source region 52 1 and drain region 52 of TFT 50) must be formed. 2) and two insulating films (interlayer insulating film 56 and gate insulating film 58) are formed by appropriately combining each conductor film and insulating film to form a capacitor 85. If present, the configuration is not limited to the above configuration examples 1, 2, and 3. Further, in the above configuration example, a capacitor is provided for the reset circuit formed for each data line. However, instead of providing a capacitor in parallel for each data line, the configuration shown in FIG. A batch capacitor 85 may be provided in the reset circuit so that the reset circuit can be used.
  • both the data-side drive circuit section 60 and the scan-side drive circuit section 70 are configured on the liquid crystal device substrate 1, but these drive circuits are separate from the liquid crystal device substrate 1.
  • the present invention can be applied to a liquid crystal device that is a body.
  • a drive circuit that outputs a control signal for controlling the operation of the reset potential supply / disconnection switch circuit 83 is also built in the liquid crystal device substrate 1.
  • the present invention can be applied to any of the configurations described above or the configuration separate from the liquid crystal device substrate 1.
  • FIG. 10 An example of using the liquid crystal device according to the above-described embodiment in an electronic device in the case where the liquid crystal device is configured as a transmission type will be described with reference to FIGS. 10 to 14.
  • FIG. 10 An example of using the liquid crystal device according to the above-described embodiment in an electronic device in the case where the liquid crystal device is configured as a transmission type will be described with reference to FIGS. 10 to 14.
  • FIG. 10 An example of using the liquid crystal device according to the above-described embodiment in an electronic device in the case where the liquid crystal device is configured as a transmission type will be described with reference to FIGS. 10 to 14.
  • an electronic device configured using the liquid crystal device of the above embodiment includes a display information output source 100, a display information processing circuit 1002, a display driving device 1, 004, a liquid crystal device 1006, a clock generation circuit 1008, and a power supply circuit 1010.
  • the display information output source 100000 includes a memory such as an R ⁇ M and a RAM, a tuning circuit for synchronizing and outputting a television signal, and the like, and a clock from the clock generation circuit 1008. Display information based on Process and output the information.
  • This display information output circuit 1002 is, for example, an amplifier, a polarity inversion circuit, or a phase expansion circuit.
  • the liquid crystal device 1006 is configured to include a rotation circuit, a gamma correction circuit, an fc circuit or a clamp circuit, and drives the liquid crystal device 106.
  • the power supply circuit 110 supplies power to the above-described circuits.
  • Electronic devices with such a configuration include a liquid crystal projector shown in Fig. 11, a multimedia-compatible personal computer (PC) shown in Fig. 12, and an engineering workstation (EWS). Or a device equipped with a mobile phone, word processor, television, viewfinder-type or monitor-directed video tape recorder, electronic notebook, electronic desk calculator, power-navigator / speaker, POS terminal, touch panel, etc. Can be mentioned.
  • the projection type display device shown in FIG. 11 is a projection type projector using a liquid crystal device as a light valve, and uses, for example, a three-prism optical system.
  • the liquid crystal projector 110 in the liquid crystal projector 110, the projection light emitted from the lamp unit 110 2 of the white light source is divided into a plurality of mirrors 110 6 inside the light guide 110 4. And two dichroic mirrors 111, 108, which separate the light into three primary colors of R, G, and B (light separation means) and display images of each color. It is led to 1 11 0 G and 1 11 0 B. Then, the light modulated by the respective liquid crystal devices 111 OR, 111G, and 110B enters the dichroic prism 111 (photosynthesis means) from three directions.
  • the personal computer 1200 shown in FIG. 12 includes a main body 1204 having a keyboard 122 and a liquid crystal device 122 (liquid crystal display screen).
  • the pager 1300 shown in Fig. 13 is a light guide 1300 having a liquid crystal display substrate 1304 and a knock light 1306a in a metal frame 1302. 6, circuit board 13 08, 1st and 2nd shield plate 1 310, 1 3 1 2, 2 Elastic conductors 13 14 and 13 16 and a film carrier tape 13 18. Two elastic conductors 1 3 1 4, 1 3 1 6, and film carrier!
  • the tape 133 connects the liquid crystal display substrate 134 and the circuit board.
  • the liquid crystal display substrate 1344 is one in which liquid crystal is sealed between two transparent substrates 1304a and 1304b, thereby providing at least a dot matrix type. Is configured.
  • a drive circuit 1004 shown in FIG. 14 or a display information processing circuit 1002 in addition thereto can be formed on one transparent substrate.
  • the circuit not mounted on the liquid crystal display substrate 134 is an external circuit of the liquid crystal display substrate 134. In the example shown in FIG. 13, the circuit can be mounted on the circuit substrate 1308.
  • a circuit board 1308 is required in addition to the liquid crystal display board 134, but a liquid crystal device is used as one component for electronic equipment.
  • the minimum unit of the liquid crystal display device is the liquid crystal display substrate 134.
  • the liquid crystal display substrate 1344 fixed to a metal frame 1302 serving as a housing can be used as a liquid crystal display device, which is a component for electronic devices.
  • a metal conductive film is formed on one of the two transparent substrates 1304a and 304b constituting the liquid crystal display substrate 134.
  • a tape carrier package (TCP) 1320 on which an IC chip 1332 is mounted is connected to the polyimide tape 1322, which is used as a liquid crystal display device, which is one component for electronic connection. Can also be used.
  • TCP tape carrier package
  • the present invention is not limited to the above embodiments, but can be implemented in various modified forms within the scope of the present invention in which a seal layer is formed in a wiring layer forming region.
  • the present invention is not limited to those applied to the driving of the various liquid crystal devices described above, but can also be applied to electro-optical devices such as a reflection-type liquid crystal device, an electroluminescent device, and a plasma display device.
  • the first substrate is Construct a capacitor to increase the time constant of the set signal line. Therefore, in the electro-optical device such as the liquid crystal device according to the present invention, the time constant of the reset signal line can be made sufficiently larger than the time constant of the data line side, so that each data line can be reset. Even if it is configured that all the switching elements of the reset drive circuit conduct at once to the reset signal line when the reset potential is applied, the reset signal can be written reliably, and Image display is possible.
  • a capacitor for increasing the time constant of the reset signal line is formed in the formation region of the seal layer, which was conventionally a dead space. Also, it is not necessary to increase the size of the liquid crystal device substrate and to reduce the size of the liquid crystal sealing area including the pixel portion. Further, when the first electrode and the second electrode constituting the capacitor are each formed of an electrode layer formed simultaneously with a scanning line, a data line, or a switching element in a pixel portion, the number of steps is increased. The advantage and power that a capacitor can be constructed without any need. Industrial applications
  • the present invention is applicable to an electro-optical device such as a liquid crystal device using a substrate for a liquid crystal device as a display device having a driving element such as TFT, and further to a projection display device. Further, the electronic device according to the present invention is configured using such a display device, and can be used as an electronic device capable of displaying high-quality images.

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Description

明細書 液晶装置、 電気光学装置およびそれを用いた投射型表示装置 技術分野
本発明は、 液晶装置用基板を用いた液晶装置等の電気光学装置、 およびそ れを用いた投射型表示装置に関するものである。 さらに詳しくは、 データ線 への画像信号の供給に先立ってデータ線のそれぞれにリセッ ト電位を印加 するタイプの液晶装置及び電気光学装置の構造に関するものである。 背景技術
液晶装置に用いられる液晶装置用基板のうち、 たとえば駆動回路内蔵型の ものでは、 図 1 5にプロ ック図を示すよ うに、 基板 1 0上にマ ト リ クス状に 配列された複数の走査線 2 0および複数のデータ線 3 0によって画素領域 4 0が区画された画素部 1 1が構成されている。 画素領域 4 0のそれぞれに は、 走査線 2 0 とデータ線 3 0 とに接続する画素スィ ツチング用の T F T 5 0 (薄膜トランジスタ） 、 液晶セル、 および容量線 2 9 との間に構成された 保持容量が形成されている。基板 1 0上において画素部 1 1 よ り外側領域（周 辺部分） には、 複数のデータ線 3 0のそれぞれに画像信号を供給するデータ 側駆動回路部 6 0 と、 複数の走査線 2 0のそれぞれに走査信号を供給する走 查側駆動回路部 7 0 とが構成されている。 これらの駆動回路部 6 0、 7 0の うち、 データ側駆動回路部 6 0には、 Xシフ ト レジスタ 6 1 0 と、 アナ口グ スィ ツチとしての T F Tを備えるサンプリ ング回路 6 2 0 とが構成され、 画 像信号線 6 3 0を介して各データ線 2 0に画像信号が供給される。
このように構成した液晶装置用基板 1 を用いた液晶装置において、 たとえ ば、 各行毎に画像信号が対向電極の電位を基準にデータ信号の極性を反転す る、 液晶に印加される電圧の極性を反転する、 いわゆる反転駆動方式を行う には、 図 1 6 ( A ) に示すように、 データ線 3 0 ( T F T 5 0のソース電極） に供給される画像信号は 1水平走査期間毎に極性が反転しながら T F T 5 0を介して液晶セルに書き込まれるので、 画素スィ ツチング用の T F Tの画 素電極の電位は、 図 1 6 ( B ) に示すように変化する。 すなわち、 画像信号 は 1水平走査期間毎に極性が反転するので、 画素電極の電位は大きく変化し、 その分、 データ線 3 0から画像信号線 6 2 0への充放電が繰り返される。 こ のような充放電は、 N T S C規格に基づく表示であればサンプリ ングレー ト が比較的低いので、 表示の品位に悪影響を及ぼしにくいが、 H D T Vや倍速 N T S Cによる表示を行う と、 サンプリ ングレー トが高いため、 表示にノィ ズなどを発生させる原因となる。
そこで、 図 1 5に示すよ うに、 画素部 1 1 より外側領域に対しては、 水平 帰線区間などを利用してデータ線 3 0への画像信号の供給に先立ってデ一 タ線 3 0のそれぞれにリ セッ ト電位を印加するための 2系列のリセッ ト信 号線 8 1 、 8 2、 およびリセッ ト電位給断用スィ ツチ回路 8 3を具備するリ セッ ト駆動回路 8 0を構成し、 データ線 3 0からの充放電をリセッ ト電位で 殆ど済ませておく構成が提案されている。 この構成の液晶装置用基板 1では、 図 1 6 ( C ) に示すよ うに、 データ線 3 0に画像信号を供給する直前にリセ ッ ト信号線 8 1 、 8 2から所定の極性をもつリセッ ト電位が印加される。 こ のため、 データ線 3 0からの充放電を画像信号がデータ線 3 0に供給される 前に殆ど済ませておけるので、 図 1 6 ( D ) に示すよ うに、 画素電極の電位 の時間的変化が小さく、 データ線 3 0からの充放電量を抑えることができる。 従って、 画像信号線 6 3 0の電位の揺れを防止できるので、 表示にノイズが 発生することを抑制できる。
ここで、 液晶装置用基板 1 と対向基板 （図示せず。 ） とを基板間に所定の セルギャップを確保した状態で貼り合わせるにあたっては、 図 1 5および図 1 7に示すよ うに、 液晶装置用基板 1 よ り も対向基板 5の方が小さいことか ら、 液晶装置用基板 1 の外周縁より もかなり内側にセルギヤップ材含有のシ —ル材を塗布し、 このシ一ル材で構成されるシール層 9 0によって、 液晶装 置用基板 1 と対向基板 5 とを貼り合わせ、 その内側領域を液晶封入領域 1 2 とする。 図 1 7に示す例では、 画素部 1 1の外側領域のうち、 リセッ ト信号 線 8 1 、 8 2よ りやや外側にシール層 9 0を形成してある。 また、 シール層 9 0が形成される領域には、 走査線 2 0を形成する工程などをそのまま援用 して多数のダミーパターン 1 5を並列する状態に形成することによって、 反 対側のデータ線の幾何学的形状を合致させ、 パネル全体と してこれらの部分 を見かけ上平坦化し、 そこにシール材を塗布している。 発明の開示
しかしながら、 従来のように、 データ線 3 0への画像信号の供給に先立つ てデータ線 3 0のそれぞれにリセッ ト電位を印加し、 データ線 3 0からの充 放電をリセッ ト電位で済ませる構成では、 横に並んだ画素を一斉にリセッ ト するため、 前回のフレームにおける表示パターンによってはリセッ ト信号線 8 1 、 8 2を介して他のデータ線 3 0への信号 （電荷） の回り込みが発生す る。 このような信号の回り込みは、 表示に横ク ロ ス トークなどと して現れ、 表示の品位を低下させるという問題点がある。 このよ うな問題点は、 リセッ ト信号線 8 1 、 8 2の時定数がデータ線 3 0の側の時定数に比較して十分に 大きければ防ぐことができるものの、 従来は、 データ線 3 0の幅を拡げてデ —タ線 3 0の側の時定数を相対的に小さくする方法しかなく、 これ位の対策 では前記の信号の回り込みを確実に防ぐことができない。
そこで、 本発明の課題は、 上記の問題点を解消することにあり、 データ線 への画像信号の供給に先立ってデータ線のそれぞれにリセッ ト電位を印加 するタイプの液晶装置、 およびそれを用いた投射型表示装置において、 リセ ッ ト信号線の時定数自身を大きく して、 データ線側からリセッ ト信号線を介 しての信号の回り込みを防止し、 表示の品位を高めることのできる構成を提 供することにある。
上記課題を解決するために、 本発明は、 一対の基板間に液晶が封入されて なり、 前記一対の基板の一方の基板上には画像信号が供給される複数のデー タ線と、 前記複数の走査線に交差して走査信号が供給される複数の走査線と、 前記各データ線と走査線に接続された第 1 スィ ツチング素子と、 前記第 1 ス ィ ツチング素子に接続された画素電極とからなる画素部と、 前記画素部の周 辺部で画像信号の供給に先立ってリ セッ ト信号線に供給されたリセッ ト信 号を前記データ線に供給するための第 2 スィ ツチング素子と、 前記第 2 スィ ツチング素子に接続されて電荷を蓄積するキャパシタ とを具備する リセッ ト駆動回路とが配置されてなり、 前記一対の基板は前記画素部よ り外側領域 に形成されたシール層によって相互に接着されてなる液晶装置であって、 前 記キャパシタは、 所定の電位が供給される第 1電極と、 前記リセッ ト信号線 に電気的に接続されて、 絶縁膜を介して前記第 1電極に対向配置された第 2 電極とを一対の電極と して前記シール層が形成された領域に配置されてな ることを特徴とする。
すなわち、 本発明に係る液晶装置では、 第 1基板に対して、 リセッ ト信号 線の時定数を大きくするためのキャパシタを構成すると ともに、 このキャパ シタをシール層の形成領域に構成する。 従って、 本発明に係る液晶装置では、 リセッ ト信号線の時定数をデータ線の側の時定数よ り も十分に大き くする ことができるので、 各データ線にリセッ ト電位を印加した際にリセッ ト信号 線を介して、 他のデータ線に信号が回り込むことがない。 それ故、 デ一タ線 への画像信号の供給に先立ってデータ線のそれぞれにリセッ ト電位を印加 するタイプの液晶装置であっても、 信号の回り込みに起因する横クロス ト一 クなどが現れず、 表示の品位を向上させることができる。 しかも、 リセッ ト 信号線の時定数を大きくするためのキャパシタは、 従来であればデッ ドスぺ ースであったシール層の形成領域に構成するため、 いく ら容量の大きなキヤ パシタを構成するといつても、 液晶装置用基板を大型化せずに済み、 かつ、 画素部を含む液晶封入領域などを縮小する必要がない。
本発明において、 前記リセッ ト信号線は、 並列配置された複数の配線層か ら構成され、 該複数の配線層のそれぞれに異なる電位のリセッ ト信号が供給 される場合がある。 この場合には、 前記配線層に対して前記第 2電極がコン タク トホールを介して電気的接続するよ うに構成すれば、 前記第 2電極は所 定の配線層 （リセッ ト信号線） のみに電気的接続することになる。
本発明において、 前記第 1電極は前記定電位線の方から前記リセッ ト信号 線に向けて延設された複数の電極層から構成され、 前記第 2電極は、 前記リ セッ ト信号線の方から前記定電位線に向けて延設された複数の電極層から 構成されていることが好ましい。 すなわち、 リセッ ト信号線および定電位線 は画素部の周辺部分に平行に配列するのがレイアウ ト上、 好ましいので、 リ セッ ト信号線と定電位線との間をシール層の形成領域と し、 そこにリセッ ト 信号線側および定電位線側の双方から電極層を延設してキャパシタを作り 込むことが好ましい。
本発明において、 前記第 1の電極および前記第 2の電極は各々、 前記走査 線、 前記データ線、 および前記薄膜トランジスタのソース · ドレイ ン領域の うちのいずれかと同時形成された異なる層間の電極層から構成することに よって、 工程数を増やすことなく前記キャパシタを構成することが好ましい。 たとえば、 前記第 1および第 2の電極のうちの一方の電極は前記走査線と 同時形成された電極層から構成され、 他方の電極は前記データ線と同時形成 された電極層から構成される場合があり、 この場合に、 前記キャパシタは、 前記第 1 の電極と前記第 2の電極との重なり部分に前記薄膜ト ランジスタ の層間絶縁膜と同時形成された絶縁膜を誘電体膜と して備えていることに なる。
また、 前記第 1および第 2の電極のうちの一方の電極は前記走査線と同時 形成された電極層から構成され、 他方の電極は前記薄膜トランジスタのソ一 ス - ドレイ ン領域と同時形成された電極層から構成される場合があり、 この 場合に、 前記キャパシタは、 前記第 1の電極と前記第 2の電極との重なり部 分に前記薄膜 トランジスタのゲ一 ト絶縁膜と同時形成された絶縁膜を誘電 体膜と して備えていることになる。 このように構成すると、 層間絶縁膜と比 較して薄いゲ一 ト絶縁膜を誘電体膜と して用いるので、キャパシタの容量（リ セッ ト信号線の時定数） を大きく できる。
さらに、 前記第 1および第 2の電極のうちの一方の電極は、 前記走査線と 同時形成された電極層から構成され、 他方の電極は、 前記データ線と同時形 成された電極層、 および前記薄膜トランジスタのソース · ドレイ ン領域と同 時形成された電極層からなる 2つの電極層から構成される場合があり、 この 場合に、 前記キャパシタは、 前記の走査線と同時形成された電極層と前記の データ線と同時形成された電極層との重なり部分に前記薄膜トランジスタ の層間絶縁膜と同時形成された絶縁膜を誘電体膜とする第 1 のキャパシタ と、 前記の走査線と同時形成された電極層と前記の薄膜トランジスタのソ一 ス · ドレイ ン領域と同時形成された電極層との重なり部分に前記薄膜トラン ジスタのゲ一ト絶縁膜と同時形成された絶縁膜を誘電体膜とする第 2のキ ャパシタとを備えていることになる。 このよ うに構成すると、 層間絶縁膜を 誘電体とする第 1のキャパシタと、 この層間絶縁膜と比較して薄いゲ一 ト絶 縁膜を誘電体膜とする第 2のキャパシタとを並列に電気的接続した状態に 構成できるので、 キャパシタの容量 （リセッ ト信号線の時定数） をさらに大 きくすることができる。
本発明は、 液晶装置用基板上に駆動回路が構成されておらず、 外部から走 査信号や画像信号が供給されるタイプの液晶装置に適用できることは勿論、 液晶装置用基板に、 前記データに前記画像信号を供給するデータ側駆動回路、 または前記走査線を介して走査信号を供給する走査側駆動回路が構成され た駆動回路一体型の液晶装置用基板を用いた液晶装置にも適用できる。
また、 本発明に係わる電気光学装置は、 第 1基板上にはマ ト リ クス状に配 置された画素電極と、 前記画素電極に接続された第 1 スイ ッチング素子とか らなる画素領域と、 前記画素領域の周辺に配置された画素を駆動するための 駆動回路とを有し、 前記基板は前記画素部よ り外側領域に形成されたシール 層によって第 2基板と相互に接着されてなる電気光学装置であって、
前記シール層の形成領域には、 前記駆動回路からの信号線に接続された第 1電極と、 絶縁膜を介して前記第 1電極に対向するように形成された第 2電 極とからなるキャパシタが形成されてなることを特徴とする。
即ち、 本発明によれば、 駆動回路に接続される信号線に容量を付加するた めに、 キャパシタをシール材の形成領域に形成することができるため、 信号 線の時定数を大きくすることができ、 従来はデッ ドスペースであったシール 層の形成領域を有効活用することができ、 電気光学装置を大型化せずに済む。 本発明は、 第 1基板上には画像信号が供給される複数のデータ線と、 走査 信号が供給される複数の走査線と、 前記各データ線と走査線に接続された第 1 スィ ツチング素子と、 前記第 1 スィ ツチング素子に接続された画素電極と を有する電気光学装置において、 前記データ線に画像信号を供給する期間に 先だってリセッ ト信号線に供給されたリセッ ト信号を前記データ線に供給 するための第 2 スィ ツチング素子と、 前記リセッ ト信号線に接続されたキヤ パシタとを具備するリセッ ト駆動回路を具備することを特徴とする。
本発明によれば、 画素電極に印加された画像信号を一斉にリセッ トするリ セッ ト駆動回路を設けた場合でも、 リセッ ト信号線の配線容量あるいは第 2 スィ ツチング手段のオン抵抗の総量が増大し、 全てのデータ線にリセッ ト信 号を書き込むことができる。 その結果、 各データ線の電位は一様に所望の電 位になり、 良好に画像信号が書き込まれることになる。 従って、 コントラス 卜のむらが生じない。
また、 本発明に係る液晶装置等の電気光学装置は、 たとえば、 光源部と、 該光源部から出射された光を前記液晶装置で光変調した光をスク リーンな どの投射面に投射する投射手段とを有する投射型表示装置などの電子機器 に用いることができる。
図面の簡単な説明
図 1は、 本発明に係る液晶装置の液晶装置用基板のプロ ック図である。 図 2は、 図 1に示す液晶装置用基板に対向基板を貼り合わせた構造を示す 説明図である。
図 3は、 図 2の L 1 2で示す領域を拡大して示す説明図である。
図 4は、 （A ) は、 図 1に示す液晶装置用基板に形成した画素スィ ッチン グ用 T F Tの平面図、 （B ) はこの液晶装置用基板のリセッ ト信号線に対し て付加したキャパシタの構成を示す平面図、 （C ) は、 図 4 ( B ) の B— 線における断面図、 （D) は、 図 4 (B) の C— C' 線における断面図であ る。 一 図 5は、 （A) 〜 （F) は、 図 4に示す T F Tおよびキャパシタを形成す るための工程断面図である。
図 6は、 （A) 〜 （D) は、 図 5に続いて行う工程を示す工程断面図であ る。
図 7は、 （A) 〜 （D) は、 図 6に続いて行う工程を示す工程断面図であ る。
図 8は、 （A) は、 本発明の改良例に係る液晶装置用基板のリセッ ト信号 線に対して付加したキャパシタの構成を示す平面図、 （B) は、 図 8 ( A) の D— D' 線における断面図、 （C) は、 図 8 (B) の E— E' 線における 断面図である。
図 9は、 （A) は、 本発明のさらに別の改良例に係る液晶装置用基板のリ セッ ト信号線に対して付加したキャパシタの構成を示す平面図、 （B) は、 図 9 ( A) の F— F 線における断面図、 （C) は、 図 9 (B ) の G— G' 線における断面図である。
図 1 0は、 本発明を適用した液晶装置を用いた電子機器のプロ ック図であ る。
図 1 1 は、 本発明を適用した液晶装置を用いた投射型表示装置の光学系を 示す説明図である。
図 1 2は、 本発明を適用した液晶装置を用いたパーソナルコンピュータの 説明図である。
図 1 3は、 本発明を適用した液晶装置を用いたページャの説明図である。 図 1 4は、 図 1 3のページャに用いた液晶表示基板の説明図である。 図 1 5は、 従来の液晶装置の液晶装置用基板のブロ ック図である。
図 1 6は、 液晶装匱の駆動方式を説明するための波形図である。
図 1 7は、 従来の液晶装置の液晶装置用基板の一部を拡大して示す説明図 である。 図 1 8は、 本発明に係る液晶装置の液晶装置用基板の別のブロ ック図であ る。
〔符号の説明〕
1 液晶装置用基板
5 対向基板
1 0 基板
1 1 画素部
1 2 液晶封入領域
2 0 走査線
3 0 データ線
4 0 画素領域
5 0 画素スイ ッチング用の T F T
5 6、 5 6 A , 5 6 B コンタク トホール
5 8 ゲート絶縁膜
5 8 A 絶縁膜
6 0 データ側駆動回路部
6 4 サンプリ ング信号入力用配線パターン
6 6 画像信号線
6 5 画像信号サンプリ ング用配線パターン
7 0 走査側駆動回路部
8 0 リセッ ト駆動回路
8 1 8 2 リセッ ト信号線
8 4 定電位線
8 5
8 5 A 第 1のキャパシタ
8 5 B 第 2のキャパシタ
8 6 第 1の電極
8 7 A、 8 7 B 第 2の電極 8 7 C 配線層
9 0 シール層 ― 6 2 0 サンプリ ング回路 発明を実施するための最良の形態
図面を参照して、 本発明を実施するための最良の形態について説明する。 (液晶装置用基板の全体および画素部の構成）
図 1 は、 液晶表示装置に用いられる駆動回路内蔵型の液晶装置用基板の構 成を模式的に示すブロ ック図、 図 2は、 この液晶装置用基板に対向基板を貼 り合わせた構造を示す説明図である。 なお、 本形態に係る液晶装置用基板は、 基本的な構成が図 1 4、 図 1 5、 および図 1 6 ( C ) 、 （D ) を参照して説 明したものと同様であるため、 共通する部分には同一の符号を付してある。 図 1からわかるよ うに、 本形態の液晶装置に用いられる駆動回路内蔵型の 液晶装置用基板 1 も、 画素部 1 1 では、 ガラスや石英などの透明な基板、 あ るいはシリ コン基板 1 0の上に走査信号が供給される複数の走査線 2 0お よび画像信号が供給される複数のデータ線 3 0がマ ト リ クス状に配列され、 これらの走査線 2 0およびデータ線 3 0によつて画素領域 4 0が区画され ている。 画素領域 4 0のそれぞれには、 走査線 2 0 とデータ線 3 0 とに接続 するスィ ツチング素子と して画素スィ ツチング用の T F丁 5 0 (薄膜トラン ジスタ） 、 液晶セル、 および容量線 2 9との間に構成された保持容量が形成 されている。 基板 1 0上において画素部 1 1 より外側領域 （周辺部分） には、 複数のデータ線 3 0のそれぞれに画像信号を供給するデータ側駆動回路部 6 0 と、 複数の走査線 2 0のそれぞれに走査信号を供給する走査側駆動回路 部 7 ひとが構成されている。 これらの駆動回路部 6 0、 7 0のうち、 データ 側駆動回路部 6 0には、 Xシフ ト レジスタ 6 1 0 と、 このシフ ト レジスタ形 成領域よ り も内側においてアナログスィ ツチと しての T F Tを備えるサン プリ ング回路 6 2 0 とが構成されている。 Xシフ トレジスタ 6 1 0 とサンプ リ ング回路 6 2 0 とは、 サンプリ ング信号入力用配線パターン 6 4によって 接続され、 サンプリ ング回路 6 2 0 と画像信号線 6 3 0 とは、 サンプリ ング 信号入力用配線パターン 6 4によって接続されている。 このため、 Xシフ ト レジスタ 6 1 0から出力されたサンプリ ング信号に基づいて、 サンプリ ング 回路 6 2 0が所定のタイ ミングで動作すると、 画像信号線 6 3 0を介して供 給された画像信号はサンプリ ング信号入力用配線パターン 6 4を介して各 データ線 2 0に供給される。
(駆動方法）
このように構成した液晶装置用基板 1 を用いた液晶装置において、 たとえ ば、 各行毎に画像信号が極性反転する （画像信号の位相を反転する） 反転駆 動方式を行うには、 図 1 6 ( C ) を参照して示したよ うに、 データ線 3 0 ( T F T 5 0のソース電極） に供給される画像信号は 1水平走査期間毎に極性が 反転しながら T F T 5 0を介して液晶セルに書き込まれる。 従って、 データ 線 3 0を介しては充放電が繰り返されるが、 本形態では、 画像信号線からの サンプリ ングレー トが高くても、 前記の充放電が表示にノイズなどを発生さ せないように、 図 1 6 ( D ) を参照して示したよ うに、 水平帰線区間などを 利用してデータ線 3 0への画像信号の供給に先立ってデータ線 3 0のそれ ぞれにリセッ ト電位を印加する。 すなわち、 図 1 に示すよ うに、 画素部 1 1 の外周領域に対しては、 データ線 3 0への画像信号の供給に先立ってデータ 線 3 0のそれぞれにリセッ ト電位を印加するための 2系列のリセッ ト信号 線 8 1 、 8 2、 およびリセッ ト電位給断用スィ ツチ回路 8 3を具備するリセ ッ ト駆動回路 8 0が構成されている。
(リセッ ト信号線の時定数を増大するための構成）
さらに、 本形態の液晶装置用基板 1 において、 リセッ ト信号線 8 1 、 8 2 よ り も外側領域にはリセッ ト信号線 8 1 、 8 2に平行に定電位線 8 4が構成 され、 この定電位線 8 4 と リセッ ト信号線 8 1 、 8 2 との間にはキャパシタ 8 5が構成されている。 定電位線 8 4は、 たとえば、 容量線 2 9やコモン線 2 2 と同様、 液晶装置用基板 1 と貼り合わされる対向基板の対向電極の電位 と同電位に設定され、 この電位は図 1 6 ( C ) 、 ( D ) に示す画像信号ゃリ セッ ト信号の振幅の中間電位に相当する。
従って、 本形態の液晶装置用基板 1では、 リセッ ト信号線 8 1、 8 2 έ定 電位線 8 4 との間にキャパシタ 8 5が構成されているため、 リセッ ト信号線 8 1 , 8 2の時定数が大きい。 それ故、 各データ線 3 0にリセッ ト電位を印 加した際にリセッ ト信号線 8 1、 8 2を介して他のデータ線 3 0に信号が回 り込むことがない。 よって、 データ線 3 0への画像信号の供給に先立ってデ ータ線 3 0のそれぞれにリセッ ト電位を印加するタイプの液晶装置であつ ても、 信号の回り込みに起因する横クロス トークなどが現れず、 表示の品位 を向上させることができる。
また、 データ線の容量 C 1に対して、 キャパシタ 8 5の値 C 2の具体例に ついて述べる。 例えば、 画像信号の中心電位 V c = 6 Vと して、 リセッ ト信 号の電位をを V c ± 6 Vとし、 リセッ ト信号の書き込み時間が配線の時定数 より も短い場合、
V c = (Q 1 + Q 2 ) / (C 1 + C 2) =
( V VID · C 1 + V NRS · C 2 ) / (C 1 + C 2 ) = 6 となる。 ここで、 Q 1 は画像信号の電荷量、 Q 2はリセッ ト信号の電荷量であり、 V VIDは画像信号の電位、 V NRSはリセッ ト信号の電位をそれぞれ示す。
式を展開すると
C 2 = C 1 · (6— V VID) / ( V NRS - 6 )
ここで、 V NRSを負側の最大振幅の一 6 V、 V VIDを最大振幅の半分を平 均と して （ 6 / 2) Vとすると、 V NRS= V c — 6 = 0、 V VID=V c+ ( 6 / 2 ) V= 9のため、
C 2≥ C 1 · 3 / 6 = C 1 · 1 / 2
となる。
したがって、 キャパシタの値は、 データ線総容量の 1 / 2より大きいこと が望ましい。
(液晶装置用基板と対向基板との貼り合わせ構造）
このように構成した液晶装置用基板 1は、 図 2に示すよ うに、 対向電極お よびブラックマ ト リ クス B Mを備える透明な対向基板 5に対して、 セルギヤ ップ材含有のシール材を塗布したシール層 9 0によって貼り合わされ、—これ らの基板間に液晶が封入される。 シール層 9 0 と しては、 エポキシ樹脂や各 種の紫外線硬化樹脂などを用いることができる。 セルギャ ップ材としては、 約 5 μ ηι〜約 1 0 /z mの金属ボールや金属をコーティ ングした樹脂製の球 を用いることができる。
ここで、 対向基板 5は液晶装置用基板 1 より も小さいことから、 液晶装置 用基板 1の周辺部分は、 対向基板 5の外周縁よりはみ出た状態に貼り合わさ れる。 従って、 液晶装置用基板 1 の入出力端子 7は、 液晶装置用基板 1 と対 向基板 5とを貼り合わせた後も露出している。 また、 液晶装置用基板 1 と対 向基板 5とは、 上下導通材 8によ り コモン電位と される。 なお、 シール層 9 0は部分的に途切れているため、 そこから対向基板 5 と液晶装置用基板 1 と を貼り合わせた後も液晶を封入でき、 封入した後は封止剤 6で塞がれる。 このような貼り合わせ構造を構成するにあたって、 本形態では、 図 3に液 晶装置用基板 1 の一部 （図 1、 図 2で点線 L 1 2で囲んだ領域） を拡大して 示すように、 液晶装置用基板 1 よ り も対向基板 5の方が小さいことから、 液 晶装置用基板 1 の外周縁よ り もかなり內側にセルギヤップ材含有のシール 材を塗布し、 このシール材で構成されるシール層 9 0によって、 液晶装置用 基板 1 と対向基板 5 とを貼り合わせて、 その内側領域を液晶封入領域 1 2 と する。 また、 画素部 1 1の外側領域のうち、 定電位線 8 4 と リセッ ト信号線 8 1 , 8 2との間に相当する領域にシール層 9 0を形成してもよレ、。
(キャパシタの構成）
このよ うにして液晶装置用基板 1 と対向基板 5 とを貼り合わせるための シール層 9 0の形成領域については、 従来デッ ドスペースであつたが、 本形 態では、 シール層 9 0の形成領域を利用して前記のキャパシタ 8 5を液晶装 置用基板 1に作り込んでいる。 すなわち、 詳しく は後述するが、 本形態では、 レイァゥ ト上の制約からリセッ ト信号線 8 1 、 8 2および定電位線 8 は画 素部 1 1の周辺部分において平行に配列され、 これらのリセッ ト信号線 8 1 、 8 2 と定電位線 8 4 との間の領域をシール層 9 0の形成領域と しているの で、 リセッ ト信号線 8 1、 8 2の方から定電位線 8 4に向けて延設され 複 数の電極層と、 定電位線 8 4の方からリセッ ト信号線 8 1、 8 2に向けて延 設された複数の電極層とをシール層 9 0の形成領域において誘電体膜を介 して積層し、 キャパシタ 8 5を構成している。 このため、 本形態の液晶装置 用基板 1 を用いた液晶装置では、 従来であればデッ ドスペースであったシ一 ル層 9 0の形成領域にキャパシタ 8 5を構成しているため、 容量の大きなキ ャパシタ 8 5を構成したといっても、 液晶装置用基板 1 を大型化せずに、 か つ、 画素部 1 1 を含む液晶封入領域 1 2などを縮小する必要がない。
また、 シール層 9 0の形成領域においては、 走査線 2 0およびデータ線 3 0に伴う周期的な凹凸が形成されるが、 これらの形状が、 液晶封入領域 1 2 の上下、 あるいは左右で異なっていると、 シール層 9 0の形成領域全体の対 称性が損なわれ、 均一なセルギャ ップの形成を大きく阻害する。 これは特に、 光硬化性のシール材を用いたときに顕著であり、 液晶装置用基板 1 を透過す る光量の差異が硬化条件を決定するため、 光学的な対称性も維持しなければ ならない。 キャパシタ 8 5は、 この対称性を損なうことなく、 多数の電極で 構成されるため、 この領域にシール材を塗布した後、 液晶装置用基板 1 と対 向基板 5 とを貼り合わせれば、 これらの基板間には所定のセルギヤップを確 保できる。
また、 液晶装置用基板 1 の外周領域にアルミニウム層などを形成し、 そこ にシール層 9 0を形成する構成では、 シール層 9 0を光硬化させる場合には 対向基板 5の方から紫外線を照射しなればならず、 対向基板 5 と しては光透 過性のかなり高い石英基板などを使用せざるを得ないという制約がある。 こ れに対して、 本形態では、 液晶装置用基板 1 の側から紫外線を照射しても配 線層同士の隙間を通って紫外線がシール層 9 0に到達し、 硬化させるので、 対向基板 5の光透過性についての要求を緩和できる。 それ故、 本形態によれ ば、 対向基板 5 として安価なガラス基板を使用できるという利点もある。
(データ側駆動回路および走査側駆動回路の周辺のシール構造） このよ うにキャパシタ 8 5を構成した領域では、 電極同士が重なり合って いるため、 この重なり部分 （セルギャップ調整領域） は周囲よ り も一段 ぃ 状態にある。 そこで、 データ側駆動回路および走査側駆動回路の周辺におい ては、 たとえば以下に説明するよ うにしてセルギヤップ調整領域の高さを合 わせる。
すなわち、 図 1には、 シール層 9 0の形成領域を模式的に一点鎖線 L 9 0 で示してあるように、 データ側駆動回路部 6 0の側では、 サンプリ ング信号 入力用配線パターン 6 4や画像信号サンプリ ング用配線パターン 6 5に重 なるようにシール層 9 0を形成するが、 これらの配線パターンに対しては、 ダミーの配線層 （図示せず。 ） などを重ね、 前記のセルギャ ップ調整領域と 高さを合わせておく。 この際に、 ダミーの配線層についてはコンタク トホー ルを介してサンプリ ング信号入力用配線パターン 6 4や画像信号サンプリ ング用配線パターン 6 5 と電気的接続しておけば、 冗長配線構造を構成でき る。 同様に、 走査側駆動回路部 7 0の側では、 この駆動回路付近の走査線 3 0および容量線 2 9に対してダミーの配線層 （図示せず。 ） を重ね、 前記の セルギヤップ調整領域と高さを合わせておけば、 そこをシール層 9 0の形成 領域として利用できる。 この場合にも、 ダミーの配線層をコンタク トホール を介して走査線 3 0や容量線 2 9 と電気的接続しておけば、 冗長配線構造を 構成できる。
このよ うに、 従来であればデッ ドスペースであったシール層 9 0の形成領 域をサンプリ ング信号入力用配線パターン 6 4や画像信号サンプリ ング用 配線パターン 6 5の形成領域と して利用すれば、 シール層 9 0 よ り も外側領 域では回路の形成可能領域を拡張できる。 従って、 デ一タ側駆動回路部 6 0 に対してはそれを構成する T F Tのチャネル幅の拡張によるオン電流の増 大 （動作速度の向上） 、 あるいは大規模回路の導入などを行うことができる。 逆にいえば、 シール層 9 0より も内側部分にサンプリ ング回路 6 2 0を構成 したので、 シール層 9 0 よ り も外側領域を狭くできる。 よって、 同じ大きさ の表示領域を有しながらも周辺部分が狭い液晶装置を構成することができ る。 なお、 液晶封入領域 1 2内にはサンプリ ング回路 6 2 0が位置するが、 サンプリ ング回路 6 2 0位であれば液晶を劣化させない。 しかも、 サンテリ ング回路 6 2 0はブラックマ ト リ クス BMで覆われているので、 この部分の 液晶が劣化したとしても表示の品位を落とさない。
(T F Tの構成）
図 4 (A) 、 (B) 、 (C) 、 (D) はそれぞれ、 図 1 に示す液晶装置用 基板に形成した画素スイ ッチング用 T F Tの平面図、 この液晶装置用基板の リセッ ト信号線に対して付加したキャパシタの構成を示す平面図、図 4 (B) の B— B' 線における断面図、 図 4 ( B ) の C— C' 線における断面図であ る。
図 4 ( A) には、 画素部 1 1 の一部 （画素領域 4 0 ) を拡大して示すよ うに、 いずれの画素領域 4 0に対しても、 アルミニウム膜などからなるデ一 タ線 3 0の下層側においてデータ線 3 0に部分的に重なるよ うに形成した ポリ シリ コン膜からなる半導体膜 5 1 (T F Tの能動層） と、 半導体膜 5 1 やデータ線 3 0 とは異なる眉間に形成されたポリ シリ コン膜などからなる 走査線 2 0の一部からなるゲー ト電極 2 1 とを備える画素スィ ツチング用 の T F T 5 0が形成されている。 この T F T 5 0において、 半導体膜 5 1 に はゲ一 ト電極 2 1 に対して自己整合的にソース領域 5 2 1およびド レイ ン 領域 5 2 2が形成されている。 ソース領域 5 2 1 にはコンタク トホール 5 6 を介してデータ線 3 0が電気的に接続され、 ド レイン領域 5 2 2にはコンタ ク トホール 5 7を介して画素電極 5 5が電気的接続している。なお、図 4 (A) には、 図 1に示した容量線 2 9を省略してある。
(キャパシタの構成例 1 )
リセッ ト信号線 8 1、 8 2に付加する前記のキャパシタ 8 5を構成するに あたって、 以下に説明するいずれの例でも、 キャパシタ 8 5を構成するため の各電極は各々、 図 4 (A) に示した走査線 2 0 (ゲ一 ト電極 2 1 ) 、 デー タ線 3 0、 T F T 5 0のソース領域 5 2 1およびドレイン領域 5 2 2のうち のいずれかと同時形成された異なる層間の電極層から構成されている。 たとえば、 図 4 (B) 、 (C) 、 (D) に示す例では、 リセッ ト信号線 8 1、 8 2および定電位線 8 4は、 いずれも走査線 2 0 (T F T 5 0のゲー ト 電極 2 1 ) と同時形成されたポリ シリ コン膜からなる配線層である。 キャパ シタ 8 5を構成する 2つの電極のうち、 下層側に位置する第 1の電極 8 6は、 あくまで定電位線 8 4からリセッ ト信号線 8 1、 8 2に向かって突き出た延 設部分であり、 リセッ ト信号線 8 1、 8 2および走査線 2 0 (T F T 5 0の ゲー ト電極 2 1 ) と同時形成されたポリ シリ コン膜からなる電極層である。 上層側に位置する第 2の電極 8 7 Aは、 データ線 3 0 (T F T 5 0のソース 電極） と同時形成されたアルミニウム層からなる電極層であり、 リセッ ト信 号線 8 1、 8 2に対してはコンタク トホール 5 6 Aを介して電気的に接続さ れている。 ここで、 リセッ ト信号線 8 1、 8 2に対してコンタク トホール 5 9 Aを介して電気的接続する電極層を第 2の電極 8 7 Aと して用いたのは、 リセッ ト信号線 8 1、 8 2が同層であるため、 リセッ ト信号線 8 2に電気的 接続する第 2の電極 8 7 Aについては、 リセッ ト信号線 8 1に電気的接続さ せずに定電位線 8 4に向けて延設するためである。 この形態の場合には、 キ ャパシタ 8 5は上記 2つの電極 8 6、 8 7 Aの重なり部分に T F T 5 0の層 間絶縁膜と同時形成された絶縁膜を誘電体膜と して備えることになる。
このよ うな構成のキャパシタ 8 5を製造する方法を、 図 5ないし図 7を参 照して説明する。 これらの図は、 本形態の液晶装置用基板の製造方法を示す 工程断面図であり、 いずれの図においても、 その左側部分には図 4 (A) の A - A ' 線における断面、 右側部分には図 4 (B ) の B— B' 線における断 面を示してある。 なお、 図 4 (B ) の B— B' 線における断面ではリセッ ト 信号線 8 2が表れないが、 リセッ ト信号線 8 1、 8 2はいずれも基本的な構 成が同一であるため、 リセッ ト信号線 8 2の説明を省略する。
まず、 図 5 (A) に示すように、 画素 T F T部およびキャパシタ部のいず れに側にも、 ガラス基板、 たとえば無アリカリガラス基板などからなる透明 な基板あるいはシリ コン基板 1 0の表面全体に直接、 あるいは基板 1 0の表 面に形成した下地保護膜の表面全体に、 減圧 C V D法などにより厚さが約 5 0 0オングス トローム〜約 2 0 0 0オングス トローム、 好ましくは約 1 0 0 0オングス トロ "ムのポリ シリ コン膜からなる半導体膜 5 1 を形成し こ後 (半導体膜堆積工程） 、 それをフォ ト リ ソグラフィ技術を用いて、 図 5 ( B ) に示すよ うに、パターニングし、画素 T F T部の側に島状の半導体膜 5 1 (能 動層） を形成する。 この半導体膜 5 1 の形成は、 アモルファスシリ コン膜を 堆積した後、 約 6 0 0 °C〜約 7 0 0 °Cの温度で約 1時間〜約 8時間の熱ァニ —ルを施してポリ シリ コン膜にする他、 ポリ シリ コン膜を堆積した後、 シリ コンを打ち込んで非晶質化し、 しかる後に熱ァニールを施して再結晶化させ てポリ シリ コン膜を形成する方法などを用いることができる。 これに対して、 キャパシタ部の側では半導体膜 5 1 を完全に除去する （半導体膜フォ ト · ェ ツチング工程） 。
次に、 図 5 ( C ) に示すよ うに、 熱酸化法などによ り半導体膜 5 1の表面 に厚さが約 6 0 0オングス トロ一ム〜約 1 5 0 0オングス トロームのゲー ト酸化膜 5 8を形成する （ゲー ト酸化膜形成工程） 。 その結果、 半導体膜 5 1 の厚さは、 約 3 0 0オングス ト 口一ム〜約 1 5 0 0オングス ト ローム、 好 ましくは 3 5 0オングス トロ一ム〜約 4 5 0オングス トロ一ムとなる。
次に、 図 5 ( D ) に示すように、 ゲート電極などを形成するためのポリ シ リ コン膜 2 1 0を基板 1 0全面に形成した後 （ゲ一 ト電極ポリ シリ コン膜堆 積工程） 、 それをフォ ト リ ソグラフィ技術を用いて、 図 5 ( E ) に示すよ う に、 パターニングし、 画素 T F T部の側にゲー ト電極 2 1 を形成する。 これ に対して、 キャパシタ部の側ではポリ シリ コン膜を定電位線 8 4、 第 1の電 極 8 6、リセッ ト信号線 8 1 と して残す（ゲ一 ト電極ポリ シリ コン膜フォ ト · ェツチング工程） 。
次に、 図 5 ( F ) に示すように、 画素 T F T部の側には、 グー ト電極 2 1 をマスク と して高濃度の不純物イオン （リ ンイオン） の打ち込みを行い （ィ オン打ち込み工程） 、 ゲ一 ト電極 2 1 に対して自己整合的に高濃度のソース 領域 5 2 1、 および高濃度の ドレイン領域 5 2 2を形成する。 ここで、 グー ト電極 2 1 の真下に位置しているため、 不純物が導入されなかった部分はチ ャネル領域 5 2 0 となる。 このよ うにしてイオン打ち込みを行った際には、 ゲ一 ト電極 2 1、—定電位線 8 4、 第 1の電極 8 6、 およびリセッ ト信号-裨 8 1 と して形成されていたポリ シリ コン膜にも不純物が導入されるので、 それ らは低抵抗化することになる。
なお、 この工程に代えて、 ゲ一 ト電極 2 1 をマスク と して約 1 X 1 0 1 3 c m2 〜約 3 X 1 0 1 3Z c m2 の ドーズ量で低濃度の不純物（リ ンイオン） を導入して、 ポリ シリ コン膜に低濃度領域を形成した後、 ゲー ト電極 2 1 よ りの幅の広いマスクを形成して高濃度の不純物 （リ ンイオン） を約 1 X 1 0 1 5/ c m2 〜約 3 X 1 0 1 5 c m2 のドーズ量で打ち込み、 L D D構造（ラ イ ト リー . ド―プ卜 . ドレイン構造） のソース領域およびドレイ ン領域を形 成してもよい。 また、 低濃度の不純物の打ち込みを行わずに、 ゲー ト電極 2 1 よ り幅の広いマスクを形成した状態で高濃度の不純物 （リ ンイオン） を打 ち込み、 オフセッ ト構造のソース領域およびドレイン領域を形成してもよい。 なお、 図示を省略するが、 上記の Nチャネル部を形成する際には、 周辺駆 動回路のうち、 Pチャネル型 T F Tの方についてはレジス トマスクで覆って おく。 また、 周辺駆動回路に Pチャネル部を形成する際には、 画素部 1 1お よび Nチャネル型 T F Tの方をレジス トマスクで被覆保護し、 この状態でゲ ― ト電極 2 1 をマスクと して、 約 l X l O i s/ c m2 〜約 3 X 1 0 1 5Z c m2 の ドーズ量でボロンイオンを打ち込んで、 自己整合的に Pチャネルのソ —ス · ドレイ ン領域を形成する。 なお、 Nチャネル形成と同様にゲー ト電極 2 1 をマスク と して約 1 X 1 0 1 3ノ c m2 〜約 3 1 0 1 3ノじ 1112 の ド一 ズ量で低濃度の不純物 （ボロンイオン） を導入して低濃度ソース · ドレイ ン 領域を形成した後、 ゲ一 ト電極 2 1 よ り も幅の広いマスクを形成して高濃度 の不純物イオン （ボロンイオン） を打ち込み、 L DD構造にしてもよい。 ま た、 オフセッ ト構造のソース · ドレイン領域を構成してもよい。 これらのィ オン打ち込み工程によ り、 相補型化が可能となり、 周辺駆動回路の同一基板 内への内蔵を実現できる。
次に、 図 6 (A) に示すように、 ゲ一 ト電極 2 1、 定電位線 8 4、 第 1 の 電極 8 6、 およびリセッ ト信号線 8 1 の表面側に、 C V D法などによりたと えば 8 0 0 °C程度の温度条件下で厚さが約 5 0 0 0オングス ト ローム〜約 1 5 0 0 0オングス トロームの N S G膜 （ボロンやリ ンを含まないシリ ケ一 トガラス膜） などからなる第 1層間絶縁膜 5 3を形成する （第 1層間絶縁膜 堆積工程） 。 このとき形成される第 1層間絶縁膜 5 3のうち、 第 1 の電極 8 6の表面側に形成された部分がキャパシタ 8 5の誘電体膜である。
次に、 図 6 ( B ) に示すよ うに、 フォ ト リ ソグラフィ技術を用いて、 第 1 層間絶縁膜 5 3のうち、 ソース領域 5 2 1およびリセッ ト信号線 8 1に対応 する部分にコンタク トホール 5 6、 5 6 Aを形成する （ソース電極導通部開 孔工程） 。
次に、 図 6 ( C ) に示すよ うに、 第 1層間絶縁膜 5 3の表面側に、 ソース 電極を構成するためのアルミ二ゥム膜 3 0 0などの低抵抗導電膜をスパッ タ法などで形成した後 （ソース電極用アルミニウム膜堆積工程） 、 図 6 ( D ) に示すように、 フォ ト リ ソグラフィ技術を用いて、 アルミニウム膜 3 0 0を パターニングし、 画素 T F T部では、 データ線 3 0の一部と してソース電極 3 0 1 を形成し、 キャパシタ部では、 コンタク トホール 5 6 Aを介してリセ ッ ト信号線 8 1 に電気的接続する第 2の電極 5 7 Aを形成する （ソース電極 用アルミニウム膜フォ ト · ェツチング工程） 。
このよ うにして、 第 1 の電極 8 6、 第 1層間絶縁膜 5 3、 および第 2の電 極 5 7 Aにより、 リセッ ト信号線 8 1 と定電位線 8 4 との間にキャパシタ 8 5を形成する。
次に、 図 7 ( A ) に示すよ うに、 ソース電極 3 0 1および第 2の電極 5 7 Aの表面側に、 C V D法などによ りたとえば 5 0 0 °C程度の低い温度条件下 で厚さが約 5 0 0 0オングス ト ローム〜約 1 5 0 0 0オングス トロ一ムの P S G膜 （ボロンやリ ンを含むシリ ケー トガラス膜） などからなる第 2層間 絶縁膜 5 4を形成した後 （第 2層間絶縁膜形成工程） 、 図 7 ( B ) に示すよ うに、 画素 T F T部の側では、 フォ ト リ ソグラフィ技術およびドライエッチ ング法などを用いて、 第 1層間絶縁膜 5 3および第 2層間絶縁膜 5 4のうち、 ドレイ ン領域 5 2 2に対応する部分にコンタク トホール 5 7を形成する （画 素電極導通部開孔工程） 。
次に、 図 7 (C) に示すよ うに、 第 2層間絶縁膜 5 4の表面側に、 ドレイ ン電極を構成するための厚さが約 1 5 0 0オングス ト ロームの I T O膜 5 5 0 ( I n d i u m T i n 〇 x i d e ) をスパッタ法などで形成した後 (画素電極用 I T O膜堆積工程） 、 図 7 (D) に示すよ うに、 フォ ト リ ソグ ラフィ技術を用いて、 I TO膜 5 5 0をパターニングし、 画素 T F T部では 画素電極 5 5を形成し、 キャパシタ部では I TO膜 5 5 0を完全に除去する。 ここで、 画素電極 5 5 と しては、 I TO膜に限らず、 S n O x 膜や Z n O X 膜などの高融点の金属酸化物などからなる透明電極材料を使用すること も可能であり、 これらの材料であれば、 コンタク トホ一ル 5 7内でのステツ プカバレ一ジも実用に耐えるものである。
このよ うに、 本形態によれば、 T F T 5 0のゲー ト電極 2 1 (走査線 2 0 ) を形成するための工程を利用して第 1の電極 8 6を形成でき、 かつ、 T F T 5 0のソース電極 3 0 1 (データ線 3 0 ) を形成するための工程を利用して 第 2の配線層 5 7 Aを第 2の電極として形成できるので、 製造工程数を増や すことなく、 キャパシタ 8 5を形成できる。
(キャパシタの構成例 2 )
図 8 (A) 、 (B) 、 (C) はそれぞれ、 上記形態に対する改良例に係る 液晶装置用基板の信号線に対して付加したキャパシタの構成を示す平面図、 図 8 ( A) の D— D' 線における断面図、 図 8 ( B ) の E— E' 線における 断面図である。
キャパシタの構成例 1 では、 リセッ ト信号線 8 1 、 8 2に電気的接続す る第 2の電極 8 7 Aと してデータ線 3 0 と同時形成された電極層を用いた 力；、 本構成例では図 8 (A) 、 （B) 、 (C) に示すよ うに、 T F T 5 0の ソース領域 5 2 1およびドレイ ン領域 5 2 2 と同時形成された電極層を第 2の電極 8 7 Bと して用いてもよレヽ。 図 8 ( A) 、 (B) 、 (C ) に示す例 でも、 リセッ ト信号線 8 1 、 8 2および定電位線 8 4は、 いずれも走査線 2 0 (T F T 5 0のゲー ト電極 2 1 ) と同時形成されたポリ シリ コン膜からな る配線層である^キャパシタ 8 5を構成する 2つの電極のうち、 上層侧 ίこ位 置する第 1の電極 8 6は、 定電位線 8 4からリセッ ト信号線 8 1、 8 2に向 かって突き出た延設部分からなり、 リセッ ト信号線 8 1、 8 2および走査線 2 0 (T F Τ 5 0のゲー ト電極 2 1 ) と同時形成されたポリ シリ コン膜から なる電極層 8 6である。
第 2の電極層 5 8 Αは、 T F T 5 0のソース領域 5 2 1およびドレイ ン 領域 5 2 2 と同時形成されたポリ シリ コン膜からなる電極層であるため、 第 1の電極 8 6より も下層側に形成されている。 ここで、 2本のリセッ ト信号 線 8 1 、 8 2は同層であるため、 リセッ ト信号線 8 2 と、 これに対応する第 2の電極 8 7 Βとをリセッ ト信号線 8 1 を跨いで電気的接続するために、 デ —タ線 3 0 (T F Τ 5 0のソース電極 3 0 1 ) と同時形成されたアルミニゥ ム膜からなる配線層 8 7 Cを用いる。 すなわち、 配線層 8 7 Cは、 コンタク トホール 5 6 Αを介してリセッ ト信号線 8 1、 8 2に電気的接続するととも に、 コンタク トホール 5 6 Βを介して第 2の電極 8 7 Βに電気的に接続され ている。 従って、 この形態の場合には、 キャパシタ 8 5は、 上記 2つの電極 層 8 6、 8 7 Βの重なり部分に T F Τ 5 0のゲー ト絶縁膜 5 8 と同時形成さ れた絶縁膜 5 8 Αを誘電体膜と して備えることになる。
このよ うにして、 第 1電極 8 6、 ゲー ト絶縁膜 5 8 と同時形成された誘電 体膜 5 8 A、 および第 2電極 5 7 Bにより、 リセッ ト信号線 8 1、 8 2 と定 電位線 8 4 との間にキャパシタ 8 5を形成した場合には、 T F T 5 0のゲ一 ト電極 2 1 (走査線 2 0 ) を形成するための工程を利用して第 1の電極 8 6 を形成でき、 かつ、 T F T 5 0のソ一ス領域 5 2 1およびドレイン領域 5 2 2を形成するための工程を利用して第 2の配線層 5 7 Bを形成できるので、 製造工程数を増やすことなく、 キャパシタ 8 5を形成できる。 それに加えて、 本例では、 第 1層間絶縁膜 5 3 と比較して薄いゲ一 ト絶縁膜 5 8 と同時形成 された絶縁膜 5 8 Aを誘電体膜と して用いた分、 容量の大きなキャパシタ 8 5を形成できる。 それ故、 リセッ ト信号線 8 1、 8 2の時定数をよ り大きく できる。
(キャパシタの構成例 3 )
図 9 (A) , (B) 、 (C) はそれぞれ、 さらに別の改良例に係る液晶装 置用基板のリ セッ ト信号線に対して付加したキャパシタの構成を示す平面 図、 図 9 ( A) の F— F' 線における断面図、 図 9 ( B ) の G— G' 線にお ける断面図である。
上記の構成例 2では、 リセッ ト信号線 8 1、 8 2に電気的接続する第 2の 電極 8 7 Bと して、 T F T 5 0のソース領域 5 2 1およびドレイン領域 5 2 2 と同時形成された電極層を用い、 第 2の電極 8 7 Bと リセッ ト信号線 8 1、 8 2 とを、 データ線 3 0 と同時形成された配線層 8 7 Cによって電気的接続 したが、 図 9 (A) , (B) 、 (C) に示すように、 配線層 8 7 Cを第 1の 電極 8 6に重なるまで延設し、 配線層 8 7 Cも第 1の電極 8 6に誘電体膜を 介して対向する第 2の電極と して利用してもよい。
このように構成すると、 キャパシタ 8 5は、 走査線 2 0 と同時形成された ポリ シリ コン膜からなる第 1の電極 8 6 と、 データ線 3 0 と同時形成された アルミニゥム膜からなる電極層 8 7 Cとの重なり部分に T F T 5 0の第 1 層間絶縁膜 5 3 と同時形成された絶縁膜を誘電体膜とする第 1 のキャパシ タ 8 5 Aと、 走査線 3 0 と同時形成された第 1の電極 8 6 と、 T F T 5 0の ソース領域 5 2 1 およびドレイ ン領域 5 2 2 と同時形成されたポリ シリ コ ン膜からなる第 2の電極 5 7 B との重なり部分に T F T 5 0のゲー ト絶縁 膜 5 8 と同時形成された絶緣膜 5 8 Aを誘電体膜とする第 2のキャパシタ 8 5 Bとを備えていることになる。
このよ うに構成した場合には、 T F T 5 0、 走査線 2 0、 およびデータ線 3 0を形成するための工程を利用して、 製造工程数を増やすことなくキャパ シタ 8 5を形成できる。 それに加えて、 第 1層間絶縁膜 5 3を誘電体とする キャパシタ 8 5 Aと、 第 1層間絶縁膜 5 3 と比較して薄いゲー ト絶縁膜 5 8 と同時形成された絶縁膜 5 8 Aを誘電体膜とする容量の大きなキャパシタ 8 5 B とを並列に電気的接続した容量の大きなキャパシタ 8 5をリ セッ ト 信号線 8 1 、 8 2 と定電位線 8 4 との間に構成できる。 それ故、 リセッ ト信 号線 8 1 、 8 2の時定数をよ り大きくできる。 - (その他の形態）
なお、 ァクイティブマ ト リ クス基板 1 を形成するには、 少なく とも、 3つ の導電膜 （走査線 3 0、 データ線 2 0、 T F T 5 0のソース領域 5 2 1およ びドレイ ン領域 5 2 2 ) と、 2つの絶縁膜 （層間絶縁膜 5 6、 およびゲー ト 絶縁膜 5 8 ) の形成の際に、 各導電体膜と絶縁膜とを適宜、 組み合わせて、 キャパシタ 8 5を構成するのであれば、 上記の構成例 1 、 2、 3に限定され ないものである。 また、 上記の構成例では、 データ線毎に形成されたリセッ ト回路に対してキャパシタを設けるよ うな構成であるが、 各データ線毎に並 列にキャパシタを設けるではなく 、 図 1 8に示されるよ うにリセッ ト回路に 一括キャパシタ 8 5を設けるよ うにしても良い。
また、 上記の形態では、 液晶装置用基板 1にデータ側駆動回路部 6 0およ び走査側駆動回路部 7 0の双方を構成したが、 これらの駆動回路が液晶装置 用基板 1 とは別体になっている液晶装置にも、 本発明を適用することができ る。 また、 リセッ ト駆動回路 8 0において、 リセッ ト電位給断用スィ ッチ回 路 8 3の動作を制御するための制御信号を出力する駆動回路についても、 液 晶装置用基板 1に内蔵されている構成、 あるいは液晶装置用基板 1 とは別体 になっている構成のいずれについても、 本発明を適用することができる。
(液晶装置の使用例）
上記実施の形態に係る液晶装置を透過型で構成した場合の電子機器への 使用例を、 図 1 0ないし図 1 4を参照して説明する。
上記形態の液晶装置を用いて構成される電子機器は、 図 1 0のプロ ック図 に示すように、 表示情報出力源 1 0 0 0、 表示情報処理回路 1 0 0 2、 表示 駆動装置 1 0 0 4、 液晶装置 1 0 0 6、 クロ ック発生回路 1 0 0 8、 および 電源回路 1 0 1 0を含んで構成される。 表示情報出力源 1 0 0 0は、 R〇M、 R A Mなどのメモリ 、 テ レビ信号などを同調して出力する同調回路などを含 んで構成され、 クロック発生回路 1 0 0 8からのクロ ックに基づいて表示情 報を処理して出力する。 この表示情報出力回路 1 0 0 2は、 たとえば増幅 ' 極性反転回路、 相展開回路。 ローテーショ ン回路、 ガンマ補正回路、 fcる—い はクランプ回路等を含んで構成され、 液晶装置 1 0 0 6を駆動する。 電源回 路 1 0 1 0は、 上述の各回路に電力を供給する。
このような構成の電子機器と しては、 図 1 1 に示す液晶プロジヱクタ、 図 1 2に示すマルチメディア対応のパーソナルコンピュータ （P C) 、 および エンジニアリ ング ' ワークステーショ ン （EWS ) 、 図 1 3に示すページャ、 あるいは携帯電話、 ワードプロセッサ、 テレビ、 ビューファインダ型または モニタ直視型のビデオテープレコーダ、 電子手帳、 電子卓上計算機、 力一ナ ピゲ一シヨ ン装置、 P O S端末、 タ ツチパネルを備える装置などを挙げるこ とができる。
図 1 1に示す投射型表示装置は、 液晶装置をライ トバルブと して用いた投 射型プロジェクタであり、 たとえば 3枚プリ ズム方式の光学系を用いている。 図 1 1 において、 液晶プロジェクタ 1 1 0 0では、 白色光源のランプュ二ッ ト 1 1 0 2から出射された投射光がライ トガイ ド 1 1 0 4の内部で、 複数の ミラ一 1 1 0 6および 2枚のダイクロイ ツク ミラ一 1 1 0 8によって、 R、 G、 Bの 3原色に分離され （光分離手段） 、 それぞれの色の画像を表示する 3枚の液晶装置 1 1 1 0 R、 1 1 1 0 G、 1 1 1 0 Bに導かれる。 そして、 それぞれの液晶装置 1 1 1 O R、 1 1 1 0 G、 1 1 1 0 Bによって変調され た光は、 ダイクロイ ックプリ ズム 1 1 1 2 (光合成手段） に 3方向から入射 される。 ダイ クロイ ツクプリズム 1 1 1 2では、 レッ ド Rおよびブル一 Bの 光が 9 0° 曲げられ、 グリーン Gの光は直進するので、 各色の光が合成され、 投射レンズ 1 1 1 4を通してスク リーンなどにカラー画像が投射される。 図 1 2に示すパーソナルコンピュータ 1 2 0 0は、 キーボー ド 1 2 0 2を 備える本体部 1 2 0 4 と、 液晶装置 1 2 0 6 (液晶表示画面） とを有する。 図 1 3に示すページャ 1 3 0 0は、 金属製のフ レーム 1 3 0 2内に、 液晶 表示基板 1 3 0 4、 ノくックライ ト 1 3 0 6 a を備えたライ トガイ ド 1 3 0 6、 回路基板 1 3 0 8、 第 1および第 2のシールド板 1 3 1 0、 1 3 1 2、 2つ の弾性電導体 1 3 1 4、 1 3 1 6、 およびフィルムキヤ リャテープ 1 3 1 8 を有する。 2つの弾性電導体 1 3 1 4、 1 3 1 6、 およびフィルムキヤ！；ャ テープ 1 3 1 8は、 液晶表示基板 1 3 0 4 と回路基板とを接続するものであ る。
ここで、 液晶表示基板 1 3 0 4は、 2枚の透明基板 1 3 0 4 a 、 1 3 0 4 bの間に液晶を封入したもので、 これによ り少なく とも ドッ トマ ト リ クス型 の液晶装置が構成される。 一方の透明基板には図 1 4に示す駆動回路 1 0 0 4、 あるいはこれに加えて表示情報処理回路 1 0 0 2を構成することができ る。 液晶表示基板 1 3 0 4に搭載されない回路は、 液晶表示基板 1 3 0 4の 外付け回路とされ、 図 1 3に示す例であれば、 回路基板 1 3 0 8に搭載でき る。
図 1 3はページャの構成を示すものであるから、 液晶表示基板 1 3 0 4以 外に回路基板 1 3 0 8が必要であるが、 電子機器用の一部品と して液晶装置 が使用される場合であって、 透明基板上に表示駆動回路が搭載される場合に は、 その液晶表示装置と しての最小単位は液晶表示基板 1 3 0 4である。 あ るいは、 液晶表示基板 1 3 0 4を筐体と しての金属フレーム 1 3 0 2に固定 したものを、 電子機器用の一部品である液晶表示装置と して用いることもで きる。 これらに代えて、 図 1 4に示すように、 液晶表示基板 1 3 0 4を構成 する 2枚の透明基板 1 3 0 4 a 、 1 3 0 4 bの一方に、 金属の導電膜が形成 されたポリ イ ミ ドテープ 1 3 2 2に I Cチップ 1 3 2 4を実装した T C P (T a e C a r r i e r P a c k a g e ) 1 3 2 0を接続して、 電子 接続用の一部品である液晶表示装置と して使用することもできる。
なお、 本発明は上記実施例に限定されることなく、 配線層形成領域にシー ル層を形成するという本発明の要旨の範囲内で種々変形した形態で実施が 可能である。 たとえば、 本発明は上述の各種の液晶装置の駆動に適用される ものに限らず、 反射型の液晶装置、 あるいはエレク ト口ルミネッセンス、 プ ラズディ スプレー装置等電気光学装置にも適用できるものである。
以上説明したように、 本発明に係る液晶装置では、 第 1基板に対して、 リ セッ ト信号線の時定数を大きくするためのキャパシタを構成する。 従って、 本発明に係る液晶装置等の電気光学装置では、 リセッ ト信号線の時定 ¾ ¾デ ータ線の側の時定数よ り も十分に大きくすることができるので、 各データ線 にリセッ ト電位を印加した際にリセッ ト信号線にリセッ ト駆動回路の全て のスイ ッチング素子を一度に導通させるように構成しても、 リセッ ト信号を 確実に書き込むことができ、 高精細で良好な画像表示を行うことが可能であ る。 それ故、 データ線への画像信号の供給に先立ってデータ線のそれぞれに リセッ ト電位を印加するタイプの液晶装置等の電気光学装置であっても、 信 号の回り込みに起因する横クロス トークなどが現れず、 表示の品位を向上さ せることができる。
また、 例えばリセッ ト信号線の時定数を大きくするためのキャパシタは、 従来であればデッ ドスペースであったシール層の形成領域に構成するため、 容量の大きなキャパシタを構成する場合であっても、 液晶装置用基板を大型 化せずに、 かつ、 画素部を含む液晶封入領域などを縮小する必要がない。 また、 キャパシタを構成する第 1 の電極および第 2の電極を各々、 走査線、 データ線、 または画素部のスィ ツチング素子と同時形成される電極層から構 成した場合には、 工程数を増やすことなく キャパシタを構成できるという利 点、力 める。 産業上の利用分野
本発明は、 液晶装置用基板を用いた液晶装置等の電気光学装置は、 T F T 等の駆動素子を備えた表示装置と して利用可能であり、 更に投射型表示装置 に利用可能である。 また、 本発明に係わる電子機器は、 このような表示装置 を用いて構成され、 高品質の画像表示を行える電子機器等と して利用できる。

Claims

請求の範囲
1 . 第 1及び第 2基板間に液晶が封入されてなり、 前記第 1基板上には爾像 信号が供給される複数のデータ線と、 前記複数の走査線に交差して走査信号 が供給される複数の走査線と、 前記各データ線と走査線に接続された第 1ス ィ ツチング素子と、 前記第丄 スィ ツチング素子に接続された画素電極とから なる画素部と、
前記画素部の周辺部で画像信号の供給に先立ってリセッ ト信号線に供給 されたリセッ ト信号を前記データ線に供給するための第 2スィ ツチング素 子と、 前記リセッ ト信号線に接続されたキャパシタとを具備するリセッ ト駆 動回路とが配置されてなり、 前記一対の基板は前記画素部より外側領域に形 成されたシール層によって相互に接着されてなる液晶装置であって、 前記キャパシタは、 所定の電位が供給される第 1電極と、 前記リセッ ト信 号線に電気的に接続されて、 絶縁膜を介して前記第 1電極に対向配置された 第 2電極とを一対の電極と して前記シール層が形成された領域に配置され てなることを特徴とする液晶装置。
2 . 請求項 1において、 前記リセッ ト信号線は、 並列配置された複数の配線 層からなり、 前記第 2電極は前記複数の配線層のうちの所定の配線層にコン タク トホールを介して接続されてなることを特徴とする液晶装置。
3 . 請求項 1 または 2において、 前記第 1電極に接続された定電位線の方か ら前記リセッ ト信号線に向けて延設された複数の電極層から構成され、 前記 第 2電極は前記リセッ ト信号線の方から前記定電位線に向けて延設された 複数の電極層から構成されていることを特徴とする液晶装置。
4 . 請求項 1 または 2において、 前記第 1 スイ ッチング手段は薄膜トランジ スタであって、 前記第 1電極および前記第 2電極は各々、 前記走査線、 前記 データ線、 および前記薄膜トランジスタのソース ' ドレイン領域のうちのい ずれかと同時形成された異なる層間の電極層から構成されていることを特 徴とする液晶装置。
5 . 請求項 4において、 前記第 1 スイ ッチング手段は薄膜トランジスタであ つて、 前記第 1および第 2電極のうちの一方の電極は、 前記走査線と同時形 成された電極層から構成され、 他方の電極は前記データ線と同時形成された 電極層から構成され、
前記絶縁膜は前記薄膜トランジスタの層間絶縁膜と同時形成されてなる ことを特徴とする液晶装置。
6 . 請求項 4において、 前記第 1および第 2電極のうちの一方の電極は、 前 記走査線と同時形成された電極層から構成され、 他方の電極は前記薄膜トラ ンジスタのソース · ドレイ ン領域と同時形成された電極層から構成され、 前記絶縁膜は、 前記薄膜トランジスタのゲ一ト絶縁膜と同時形成された絶 縁膜を誘電体膜と して備えていることを特徴とする液晶装置。
7 . 請求項 4において、 前記第 1および第 2の電極のうちの一方の電極は、 前記走査線と同時形成された電極層から構成され、 他方の電極は、 前記デ一 タ線と同時形成された電極層、 および前記薄膜トランジスタのソース ' ドレ ィン領域と同時形成された電極層からなる 2つの電極層から構成され、 前記キャパシタは、 前記の走査線と同時形成された電極層と前記のデータ 線と同時形成された電極層との重なり部分に前記薄膜 トランジスタの層間 絶縁膜と同時形成された絶縁膜を誘電体膜と して備える第 1 のキャパシタ と、 前記の走査線と同時形成された電極層と前記の薄膜トランジスタのソ一 ス · ドレイ ン領域と同時形成された電極層との重なり部分に前記薄膜トラン ジスタのゲ一ト絶縁膜と同時形成された絶縁膜を誘電体膜と して備える第 2のキャパシタとを有していることを特徴とする液晶装置。
8 . 請求項 1ないし 7のいずれかにおいて、 前記液晶装置用基板上には、 前 記データ線に前記画像信号を供給するデータ側駆動回路、 および前記走査線 を介して走査信号を供給する走査側駆動回路のう ちの少なく と も一方の駆 動回路も構成されていることを特徴とする液晶装置。
9 . 画像信号が供給される複数のデータ線と、 走査信号が供給される複数の 走査線と、 前記各データ線と走査線に接続された第 1 スイ ッチング素子と、 前記第 1 スイ ッチング素子に接続された画素電極とを有する電気光学装置 において、
前記データ線に画像信号を供給する期間に先だってリセッ ト信号槔しこ供 給されたリセッ ト信号を前記データ線に供給するための第 2スィ ツチング 素子と、 前記リセッ ト信号線に接続されたキャパシタとを有するリセッ ト駆 動回路が配置されてなることを特徴とする電気光学装置。
1 0 . 前記キャパシタは、 所定の電位が供給される第 1電極と、 前記リセッ ト信号線に電気的に接続された第 2電極とを一対の電極と して形成されて なることを特徴とする請求項 9記載の電気光学装置。
1 1 . 前記キャパシタの値は、 前記データ線の総容量の 2分の 1 よ り大きい ことを特徴とする請求項 1 ないし請求項 1 0のいずれか一項に記載の電気 光学装置。
1 2 . 請求項 1 ないし 1 1のいずれかに記載の液晶装置を用いた投射型表 示装置であって、 光源部と、 該光源部から出射された光を前記液晶装置で光 変調した光をスク リーンなどの投射面に投射する投射手段とを有するこ と を特徴とする投射型表示装置。
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