JP3685177B2

JP3685177B2 - 電気光学装置及び電子機器

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Publication number: JP3685177B2
Application number: JP2003014785A
Authority: JP
Inventors: 賢哉石井
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1997-03-26
Filing date: 2003-01-23
Publication date: 2005-08-17
Anticipated expiration: 2018-03-18
Also published as: WO1998043130A1; JP3521432B2; KR100516533B1; CN1111754C; TW487822B; US6404414B2; JP2004004536A; CN1220740A; KR20000015775A; US20010033264A1

Description

【０００１】
【技術分野】
本発明は、アクティブマトリクス基板に関するものである。さらに詳しくは、データ線への画像信号の供給に先立ってデータ線のそれぞれにリセット電位を印加するタイプのアクティブマトリクス基板の構造に関するものである。
【背景技術】
液晶装置に用いられる液晶装置用基板のうち、たとえば駆動回路内蔵型のものでは、図１５にブロック図を示すように、基板１０上にマトリクス状に配列された複数の走査線２０および複数のデータ線３０によって画素領域４０が区画された画素部１１が構成されている。画素領域４０のそれぞれには、走査線２０とデータ線３０とに接続する画素スイッチング用のＴＦＴ５０（薄膜トランジスタ）、液晶セル、および容量線２９との間に構成された保持容量が形成されている。基板１０上において画素部１１より外側領域(周辺部分)には、複数のデータ線３０のそれぞれに画像信号を供給するデータ側駆動回路部６０と、複数の走査線２０のそれぞれに走査信号を供給する走査側駆動回路部７０とが構成されている。これらの駆動回路部６０、７０のうち、データ側駆動回路部６０には、Ｘシフトレジスタ６１０と、アナログスイッチとしてのＴＦＴを備えるサンプリング回路６２０とが構成され、画像信号線６３０を介して各データ線２０に画像信号が供給される。
【０００２】
このように構成した液晶装置用基板１を用いた液晶装置において、たとえば、各行毎に画像信号が対向電極の電位を基準にデータ信号の極性を反転する、液晶に印加される電圧の極性を反転する、いわゆる反転駆動方式を行うには、図１６（Ａ）に示すように、データ線３０（ＴＦＴ５０のソース電極）に供給される画像信号は１水平走査期間毎に極性が反転しながらＴＦＴ５０を介して液晶セルに書き込まれるので、画素スイッチング用のＴＦＴの画素電極の電位は、図１６（Ｂ）に示すように変化する。すなわち、画像信号は１水平走査期間毎に極性が反転するので、画素電極の電位は大きく変化し、その分、データ線３０から画像信号線６２０への充放電が繰り返される。このような充放電は、ＮＴＳＣ規格に基づく表示であればサンプリングレートが比較的低いので、表示の品位に悪影響を及ぼしにくいが、ＨＤＴＶや倍速ＮＴＳＣによる表示を行うと、サンプリングレートが高いため、表示にノイズなどを発生させる原因となる。
そこで、図１５に示すように、画素部１１より外側領域に対しては、水平帰線区間などを利用してデータ線３０への画像信号の供給に先立ってデータ線３０のそれぞれにリセット電位を印加するための２系列のリセット信号線８１、８２、およびリセット電位給断用スイッチ回路８３を具備するリセット駆動回路８０を構成し、データ線３０からの充放電をリセット電位で殆ど済ませておく構成が提案されている。この構成の液晶装置用基板１では、図１６（Ｃ）に示すように、データ線３０に画像信号を供給する直前にリセット信号線８１、８２から所定の極性をもつリセット電位が印加される。このため、データ線３０からの充放電を画像信号がデータ線３０に供給される前に殆ど済ませておけるので、図１６（Ｄ）に示すように、画素電極の電位の時間的変化が小さく、データ線３０からの充放電量を抑えることができる。従って、画像信号線６３０の電位の揺れを防止できるので、表示にノイズが発生することを抑制できる。
【０００３】
ここで、液晶装置用基板１と対向基板（図示せず。）とを基板間に所定のセルギャップを確保した状態で貼り合わせるにあたっては、図１５および図１７に示すように、液晶装置用基板１よりも対向基板５の方が小さいことから、液晶装置用基板１の外周縁よりもかなり内側にセルギャップ材含有のシール材を塗布し、このシール材で構成されるシール層９０によって、液晶装置用基板１と対向基板５とを貼り合わせ、その内側領域を液晶封入領域１２とする。図１７に示す例では、画素部１１の外側領域のうち、リセット信号線８１、８２よりやや外側にシール層９０を形成してある。また、シール層９０が形成される領域には、走査線２０を形成する工程などをそのまま援用して多数のダミーパターン１５を並列する状態に形成することによって、反対側のデータ線の幾何学的形状を合致させ、パネル全体としてこれらの部分を見かけ上平坦化し、そこにシール材を塗布している。
発明の開示
しかしながら、従来のように、データ線３０への画像信号の供給に先立ってデータ線３０のそれぞれにリセット電位を印加し、データ線３０からの充放電をリセット電位で済ませる構成では、横に並んだ画素を一斉にリセットするため、前回のフレームにおける表示パターンによってはリセット信号線８１、８２を介して他のデータ線３０への信号（電荷）の回り込みが発生する。このような信号の回り込みは、表示に横クロストークなどとして現れ、表示の品位を低下させるという問題点がある。このような問題点は、リセット信号線８１、８２の時定数がデータ線３０の側の時定数に比較して十分に大きければ防ぐことができるものの、従来は、データ線３０の幅を拡げてデータ線３０の側の時定数を相対的に小さくする方法しかなく、これ位の対策では前記の信号の回り込みを確実に防ぐことができない。
【０００４】
そこで、本発明の課題は、上記の問題点を解消することにあり、データ線への画像信号の供給に先立ってデータ線のそれぞれにリセット電位を印加するタイプの電気光学装置、およびそれを用いた電子機器において、リセット信号線の時定数自身を大きくして、データ線側からリセット信号線を介しての信号の回り込みを防止し、表示の品位を高めることのできる構成を提供することにある。
【０００５】
上記課題を解決するために、本発明は、第１及び第２基板をシール層で貼り合せてなり、前記第１基板上に、画像信号が供給される複数のデータ線と、前記複数の走査線に交差して走査信号が供給される複数の走査線と、前記各データ線と走査線の交差に対応して設けられた第１スイッチング素子と、前記第１スイッチング素子に対応して設けられた画素電極とからなる画素部と、前記画素部の周辺部で画像信号の供給に先立ってリセット信号線に供給されたリセット信号を前記データ線に供給するための第２スイッチング素子と、前記リセット信号線に接続されたキャパシタとを具備するリセット駆動回路とが配置されてなり、前記キャパシタは、所定の電位が供給される第１電極と、前記リセット信号線に電気的に接続されて、絶縁膜を介して前記第１電極に対向配置された第２電極とを一対の電極として前記シール層が形成された領域に配置されてなり、
前記データ線に画像信号を供給するための配線層は、前記シール層が形成された領域にセルギャップ調整のためのダミー配線層が重ねられていることを特徴とする。
【０００６】
すなわち、本発明に係る電気光学装置では、基板に対して、リセット信号線の時定数を大きくするためのキャパシタを構成する。従って、本発明に係る電気光学装置では、リセット信号線の時定数をデータ線の側の時定数よりも十分に大きくすることができるので、各データ線にリセット電位を印加した際にリセット信号線を介して、他のデータ線に信号が回り込むことがない。それ故、データ線への画像信号の供給に先立ってデータ線のそれぞれにリセット電位を印加するタイプの電気光学装置であっても、信号の回り込みに起因する横クロストークなどが現れず、表示の品位を向上させることができる。
【０００７】
本発明において、前記リセット信号線は、並列配置された複数の配線層から構成され、該複数の配線層のそれぞれに異なる電位のリセット信号が供給される場合がある。この場合には、前記配線層に対して前記第２電極がコンタクトホールを介して電気的接続するように構成すれば、前記第２電極は所定の配線層（リセット信号線）のみに電気的接続することになる。
【０００８】
本発明において、前記第１電極は前記定電位線の方から前記リセット信号線に向けて延設された複数の電極層から構成され、前記第２電極は、前記リセット信号線の方から前記定電位線に向けて延設された複数の電極層から構成されていることが好ましい。すなわち、リセット信号線および定電位線は画素部の周辺部分に平行に配列するのがレイアウト上、好ましいので、リセット信号線と定電位線との間をシール層の形成領域とし、そこにリセット信号線側および定電位線側の双方から電極層を延設してキャパシタを作り込むことが好ましい。
【０００９】
本発明において、前記第１の電極および前記第２の電極は各々、前記走査線、前記データ線、および前記薄膜トランジスタのソース・ドレイン領域のうちのいずれかと同時形成された異なる層間の電極層から構成することによって、工程数を増やすことなく前記キャパシタを構成することが好ましい。
【００１０】
たとえば、前記第１および第２の電極のうちの一方の電極は前記走査線と同時形成された電極層から構成され、他方の電極は前記データ線と同時形成された電極層から構成される場合があり、この場合に、前記キャパシタは、前記第１の電極と前記第２の電極との重なり部分に前記薄膜トランジスタの層間絶縁膜と同時形成された絶縁膜を誘電体膜として備えていることになる。
【００１１】
また、前記第１および第２の電極のうちの一方の電極は前記走査線と同時形成された電極層から構成され、他方の電極は前記薄膜トランジスタのソース・ドレイン領域と同時形成された電極層から構成される場合があり、この場合に、前記キャパシタは、前記第１の電極と前記第２の電極との重なり部分に前記薄膜トランジスタのゲート絶縁膜と同時形成された絶縁膜を誘電体膜として備えていることになる。このように構成すると、層間絶縁膜と比較して薄いゲート絶縁膜を誘電体膜として用いるので、キャパシタの容量(リセット信号線の時定数)を大きくできる。
【００１２】
さらに、前記第１および第２の電極のうちの一方の電極は、前記走査線と同時形成された電極層から構成され、他方の電極は、前記データ線と同時形成された電極層、および前記薄膜トランジスタのソース・ドレイン領域と同時形成された電極層からなる２つの電極層から構成される場合があり、この場合に、前記キャパシタは、前記の走査線と同時形成された電極層と前記のデータ線と同時形成された電極層との重なり部分に前記薄膜トランジスタの層間絶縁膜と同時形成された絶縁膜を誘電体膜とする第１のキャパシタと、前記の走査線と同時形成された電極層と前記の薄膜トランジスタのソース・ドレイン領域と同時形成された電極層との重なり部分に前記薄膜トランジスタのゲート絶縁膜と同時形成された絶縁膜を誘電体膜とする第２のキャパシタとを備えていることになる。このように構成すると、層間絶縁膜を誘電体とする第１のキャパシタと、この層間絶縁膜と比較して薄いゲート絶縁膜を誘電体膜とする第２のキャパシタとを並列に電気的接続した状態に構成できるので、キャパシタの容量（リセット信号線の時定数）をさらに大きくすることができる。
【００１３】
本発明は、アクティブマトリクス基板上に駆動回路が構成されておらず、外部から走査信号や画像信号が供給されるタイプのアクティブマトリクス基板に適用できることは勿論、アクティブマトリクス基板に、前記データに前記画像信号を供給するデータ側駆動回路、または前記走査線を介して走査信号を供給する走査側駆動回路が構成された駆動回路一体型のアクティブマトリクス基板にも適用できる。
【００１４】
【発明の実施の形態】
図面を参照して、本発明を実施するための最良の形態について説明する。
【００１５】
（液晶装置用基板の全体および画素部の構成）
図１は、液晶表示装置に用いられる駆動回路内蔵型の液晶装置用基板の構成を模式的に示すブロック図、図２は、この液晶装置用基板に対向基板を貼り合わせた構造を示す説明図である。なお、本形態に係る液晶装置用基板は、基本的な構成が図１４、図１５、および図１６（Ｃ）、（Ｄ）を参照して説明したものと同様であるため、共通する部分には同一の符号を付してある。
【００１６】
図１からわかるように、本形態の液晶装置に用いられる駆動回路内蔵型の液晶装置用基板１も、画素部１１では、ガラスや石英などの透明な基板、あるいはシリコン基板１０の上に走査信号が供給される複数の走査線２０および画像信号が供給される複数のデータ線３０がマトリクス状に配列され、これらの走査線２０およびデータ線３０によって画素領域４０が区画されている。画素領域４０のそれぞれには、走査線２０とデータ線３０とに接続するスイッチング素子として画素スイッチング用のＴＦＴ５０（薄膜トランジスタ）、液晶セル、および容量線２９との間に構成された保持容量が形成されている。基板１０上において画素部１１より外側領域（周辺部分）には、複数のデータ線３０のそれぞれに画像信号を供給するデータ側駆動回路部６０と、複数の走査線２０のそれぞれに走査信号を供給する走査側駆動回路部７０とが構成されている。これらの駆動回路部６０、７０のうち、データ側駆動回路部６０には、Ｘシフトレジスタ６１０と、このシフトレジスタ形成領域よりも内側においてアナログスイッチとしてのＴＦＴを備えるサンプリング回路６２０とが構成されている。Ｘシフトレジスタ６１０とサンプリング回路６２０とは、サンプリング信号入力用配線パターン６４によって接続され、サンプリング回路６２０と画像信号線６３０とは、サンプリング信号入力用配線パターン６４によって接続されている。このため、Ｘシフトレジスタ６１０から出力されたサンプリング信号に基づいて、サンプリング回路６２０が所定のタイミングで動作すると、画像信号線６３０を介して供給された画像信号はサンプリング信号入力用配線パターン６４を介して各データ線２０に供給される。
【００１７】
（駆動方法）
このように構成した液晶装置用基板１を用いた液晶装置において、たとえば、各行毎に画像信号が極性反転する（画像信号の位相を反転する）反転駆動方式を行うには、図１６（Ｃ）を参照して示したように、データ線３０（ＴＦＴ５０のソース電極）に供給される画像信号は１水平走査期間毎に極性が反転しながらＴＦＴ５０を介して液晶セルに書き込まれる。従って、データ線３０を介しては充放電が繰り返されるが、本形態では、画像信号線からのサンプリングレートが高くても、前記の充放電が表示にノイズなどを発生させないように、図１６（Ｄ）を参照して示したように、水平帰線区間などを利用してデータ線３０への画像信号の供給に先立ってデータ線３０のそれぞれにリセット電位を印加する。すなわち、図１に示すように、画素部１１の外周領域に対しては、データ線３０への画像信号の供給に先立ってデータ線３０のそれぞれにリセット電位を印加するための２系列のリセット信号線８１、８２、およびリセット電位給断用スイッチ回路８３を具備するリセット駆動回路８０が構成されている。
【００１８】
（リセット信号線の時定数を増大するための構成）
さらに、本形態の液晶装置用基板１において、リセット信号線８１、８２よりも外側領域にはリセット信号線８１、８２に平行に定電位線８４が構成され、この定電位線８４とリセット信号線８１、８２との間にはキャパシタ８５が構成されている。定電位線８４は、たとえば、容量線２９やコモン線２２と同様、液晶装置用基板１と貼り合わされる対向基板の対向電極の電位と同電位に設定され、この電位は図１６（Ｃ）、（Ｄ）に示す画像信号やリセット信号の振幅の中間電位に相当する。
【００１９】
従って、本形態の液晶装置用基板１では、リセット信号線８１、８２と定電位線８４との間にキャパシタ８５が構成されているため、リセット信号線８１、８２の時定数が大きい。それ故、各データ線３０にリセット電位を印加した際にリセット信号線８１、８２を介して他のデータ線３０に信号が回り込むことがない。よって、データ線３０への画像信号の供給に先立ってデータ線３０のそれぞれにリセット電位を印加するタイプの液晶装置であっても、信号の回り込みに起因する横クロストークなどが現れず、表示の品位を向上させることができる。
【００２０】
また、データ線の容量Ｃ１に対して、キャパシタ８５の値Ｃ２の具体例について述べる。例えば、画像信号の中心電位Ｖｃ＝６Ｖとして、リセット信号の電位ををＶｃ±６Ｖとし、リセット信号の書き込み時間が配線の時定数よりも短い場合、
Ｖｃ＝（Ｑ１＋Ｑ２）／（Ｃ１＋Ｃ２）＝
（ＶVID・Ｃ１＋ＶNRS・Ｃ２）／（Ｃ１＋Ｃ２）＝６となる。
ここで、Ｑ１は画像信号の電荷量、Ｑ２はリセット信号の電荷量であり、ＶVIDは画像信号の電位、ＶNRSはリセット信号の電位をそれぞれ示す。
式を展開すると
Ｃ２＝Ｃ１・（６−ＶVID）／（ＶNRS−６）
ここで、ＶNRSを負側の最大振幅の−６Ｖ、ＶVIDを最大振幅の半分を平均として（６／２）Ｖとすると、ＶNRS＝Ｖｃ−６＝０、ＶVID=Ｖc＋（６／２）Ｖ＝９のため、
Ｃ２≧Ｃ１・３／６＝Ｃ１・１／２
となる。
【００２１】
したがって、キャパシタの値は、データ線総容量の１／２より大きいことが望ましい。
【００２２】
（液晶装置用基板と対向基板との貼り合わせ構造）
このように構成した液晶装置用基板１は、図２に示すように、対向電極およびブラックマトリクスＢＭを備える透明な対向基板５に対して、セルギャップ材含有のシール材を塗布したシール層９０によって貼り合わされ、これらの基板間に液晶が封入される。シール層９０としては、エポキシ樹脂や各種の紫外線硬化樹脂などを用いることができる。セルギャップ材としては、約５μｍ〜約１０μｍの金属ボールや金属をコーティングした樹脂製の球を用いることができる。
【００２３】
ここで、対向基板５は液晶装置用基板１よりも小さいことから、液晶装置用基板１の周辺部分は、対向基板５の外周縁よりはみ出た状態に貼り合わされる。従って、液晶装置用基板１の入出力端子７は、液晶装置用基板１と対向基板５とを貼り合わせた後も露出している。また、液晶装置用基板１と対向基板５とは、上下導通材８によりコモン電位とされる。なお、シール層９０は部分的に途切れているため、そこから対向基板５と液晶装置用基板１とを貼り合わせた後も液晶を封入でき、封入した後は封止剤６で塞がれる。
【００２４】
このような貼り合わせ構造を構成するにあたって、本形態では、図３に液晶装置用基板１の一部（図１、図２で点線Ｌ１２で囲んだ領域）を拡大して示すように、液晶装置用基板１よりも対向基板５の方が小さいことから、液晶装置用基板１の外周縁よりもかなり内側にセルギャップ材含有のシール材を塗布し、このシール材で構成されるシール層９０によって、液晶装置用基板１と対向基板５とを貼り合わせて、その内側領域を液晶封入領域１２とする。また、画素部１１の外側領域のうち、定電位線８４とリセット信号線８１、８２との間に相当する領域にシール層９０を形成してもよい。
【００２５】
（キャパシタの構成）
このようにして液晶装置用基板１と対向基板５とを貼り合わせるためのシール層９０の形成領域については、従来デッドスペースであったが、本形態では、シール層９０の形成領域を利用して前記のキャパシタ８５を液晶装置用基板１に作り込んでいる。すなわち、詳しくは後述するが、本形態では、レイアウト上の制約からリセット信号線８１、８２および定電位線８４は画素部１１の周辺部分において平行に配列され、これらのリセット信号線８１、８２と定電位線８４との間の領域をシール層９０の形成領域としているので、リセット信号線８１、８２の方から定電位線８４に向けて延設された複数の電極層と、定電位線８４の方からリセット信号線８１、８２に向けて延設された複数の電極層とをシール層９０の形成領域において誘電体膜を介して積層し、キャパシタ８５を構成している。このため、本形態の液晶装置用基板１を用いた液晶装置では、従来であればデッドスペースであったシール層９０の形成領域にキャパシタ８５を構成しているため、容量の大きなキャパシタ８５を構成したといっても、液晶装置用基板１を大型化せずに、かつ、画素部１１を含む液晶封入領域１２などを縮小する必要がない。
【００２６】
また、シール層９０の形成領域においては、走査線２０およびデータ線３０に伴う周期的な凹凸が形成されるが、これらの形状が、液晶封入領域１２の上下、あるいは左右で異なっていると、シール層９０の形成領域全体の対称性が損なわれ、均一なセルギャップの形成を大きく阻害する。これは特に、光硬化性のシール材を用いたときに顕著であり、液晶装置用基板１を透過する光量の差異が硬化条件を決定するため、光学的な対称性も維持しなければならない。キャパシタ８５は、この対称性を損なうことなく、多数の電極で構成されるため、この領域にシール材を塗布した後、液晶装置用基板１と対向基板５とを貼り合わせれば、これらの基板間には所定のセルギャップを確保できる。
【００２７】
また、液晶装置用基板１の外周領域にアルミニウム層などを形成し、そこにシール層９０を形成する構成では、シール層９０を光硬化させる場合には対向基板５の方から紫外線を照射しなればならず、対向基板５としては光透過性のかなり高い石英基板などを使用せざるを得ないという制約がある。これに対して、本形態では、液晶装置用基板１の側から紫外線を照射しても配線層同士の隙間を通って紫外線がシール層９０に到達し、硬化させるので、対向基板５の光透過性についての要求を緩和できる。それ故、本形態によれば、対向基板５として安価なガラス基板を使用できるという利点もある。
【００２８】
（データ側駆動回路および走査側駆動回路の周辺のシール構造）
このようにキャパシタ８５を構成した領域では、電極同士が重なり合っているため、この重なり部分（セルギャップ調整領域）は周囲よりも一段高い状態にある。そこで、データ側駆動回路および走査側駆動回路の周辺においては、たとえば以下に説明するようにしてセルギャップ調整領域の高さを合わせる。
【００２９】
すなわち、図１には、シール層９０の形成領域を模式的に一点鎖線Ｌ９０で示してあるように、データ側駆動回路部６０の側では、サンプリング信号入力用配線パターン６４や画像信号サンプリング用配線パターン６５に重なるようにシール層９０を形成するが、これらの配線パターンに対しては、ダミーの配線層（図示せず。）などを重ね、前記のセルギャップ調整領域と高さを合わせておく。この際に、ダミーの配線層についてはコンタクトホールを介してサンプリング信号入力用配線パターン６４や画像信号サンプリング用配線パターン６５と電気的接続しておけば、冗長配線構造を構成できる。同様に、走査側駆動回路部７０の側では、この駆動回路付近の走査線３０および容量線２９に対してダミーの配線層（図示せず。）を重ね、前記のセルギャップ調整領域と高さを合わせておけば、そこをシール層９０の形成領域として利用できる。この場合にも、ダミーの配線層をコンタクトホールを介して走査線３０や容量線２９と電気的接続しておけば、冗長配線構造を構成できる。
【００３０】
このように、従来であればデッドスペースであったシール層９０の形成領域をサンプリング信号入力用配線パターン６４や画像信号サンプリング用配線パターン６５の形成領域として利用すれば、シール層９０よりも外側領域では回路の形成可能領域を拡張できる。従って、データ側駆動回路部６０に対してはそれを構成するＴＦＴのチャネル幅の拡張によるオン電流の増大（動作速度の向上）、あるいは大規模回路の導入などを行うことができる。逆にいえば、シール層９０よりも内側部分にサンプリング回路６２０を構成したので、シール層９０よりも外側領域を狭くできる。よって、同じ大きさの表示領域を有しながらも周辺部分が狭い液晶装置を構成することができる。なお、液晶封入領域１２内にはサンプリング回路６２０が位置するが、サンプリング回路６２０位であれば液晶を劣化させない。しかも、サンプリング回路６２０はブラックマトリクスＢＭで覆われているので、この部分の液晶が劣化したとしても表示の品位を落とさない。
【００３１】
（ＴＦＴの構成）
図４（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）はそれぞれ、図１に示す液晶装置用基板に形成した画素スイッチング用ＴＦＴの平面図、この液晶装置用基板のリセット信号線に対して付加したキャパシタの構成を示す平面図、図４（Ｂ）のＢ−Ｂ′線における断面図、図４（Ｂ）のＣ−Ｃ′線における断面図である。
【００３２】
図４（Ａ）には、画素部１１の一部（画素領域４０）を拡大して示すように、いずれの画素領域４０に対しても、アルミニウム膜などからなるデータ線３０の下層側においてデータ線３０に部分的に重なるように形成したポリシリコン膜からなる半導体膜５１（ＴＦＴの能動層）と、半導体膜５１やデータ線３０とは異なる層間に形成されたポリシリコン膜などからなる走査線２０の一部からなるゲート電極２１とを備える画素スイッチング用のＴＦＴ５０が形成されている。このＴＦＴ５０において、半導体膜５１にはゲート電極２１に対して自己整合的にソース領域５２１およびドレイン領域５２２が形成されている。ソース領域５２１にはコンタクトホール５６を介してデータ線３０が電気的に接続され、ドレイン領域５２２にはコンタクトホール５７を介して画素電極５５が電気的接続している。なお、図４(Ａ)には、図１に示した容量線２９を省略してある。
【００３３】
（キャパシタの構成例１）
リセット信号線８１、８２に付加する前記のキャパシタ８５を構成するにあたって、以下に説明するいずれの例でも、キャパシタ８５を構成するための各電極は各々、図４（Ａ）に示した走査線２０（ゲート電極２１）、データ線３０、ＴＦＴ５０のソース領域５２１およびドレイン領域５２２のうちのいずれかと同時形成された異なる層間の電極層から構成されている。
【００３４】
たとえば、図４（Ｂ）、（Ｃ）、（Ｄ）に示す例では、リセット信号線８１、８２および定電位線８４は、いずれも走査線２０（ＴＦＴ５０のゲート電極２１）と同時形成されたポリシリコン膜からなる配線層である。キャパシタ８５を構成する２つの電極のうち、下層側に位置する第１の電極８６は、あくまで定電位線８４からリセット信号線８１、８２に向かって突き出た延設部分であり、リセット信号線８１、８２および走査線２０（ＴＦＴ５０のゲート電極２１）と同時形成されたポリシリコン膜からなる電極層である。上層側に位置する第２の電極８７Ａは、データ線３０（ＴＦＴ５０のソース電極）と同時形成されたアルミニウム層からなる電極層であり、リセット信号線８１、８２に対してはコンタクトホール５６Ａを介して電気的に接続されている。ここで、リセット信号線８１、８２に対してコンタクトホール５９Ａを介して電気的接続する電極層を第２の電極８７Ａとして用いたのは、リセット信号線８１、８２が同層であるため、リセット信号線８２に電気的接続する第２の電極８７Ａについては、リセット信号線８１に電気的接続させずに定電位線８４に向けて延設するためである。この形態の場合には、キャパシタ８５は上記２つの電極８６、８７Ａの重なり部分にＴＦＴ５０の層間絶縁膜と同時形成された絶縁膜を誘電体膜として備えることになる。
【００３５】
このような構成のキャパシタ８５を製造する方法を、図５ないし図７を参照して説明する。これらの図は、本形態の液晶装置用基板の製造方法を示す工程断面図であり、いずれの図においても、その左側部分には図４（Ａ）のＡ−Ａ′線における断面、右側部分には図４（Ｂ）のＢ−Ｂ′線における断面を示してある。なお、図４（Ｂ）のＢ−Ｂ′線における断面ではリセット信号線８２が表れないが、リセット信号線８１、８２はいずれも基本的な構成が同一であるため、リセット信号線８２の説明を省略する。
【００３６】
まず、図５（Ａ）に示すように、画素ＴＦＴ部およびキャパシタ部のいずれに側にも、ガラス基板、たとえば無アリカリガラス基板などからなる透明な基板あるいはシリコン基板１０の表面全体に直接、あるいは基板１０の表面に形成した下地保護膜の表面全体に、減圧ＣＶＤ法などにより厚さが約５００オングストローム〜約２０００オングストローム、好ましくは約１０００オングストロームのポリシリコン膜からなる半導体膜５１を形成した後（半導体膜堆積工程）、それをフォトリソグラフィ技術を用いて、図５（Ｂ）に示すように、パターニングし、画素ＴＦＴ部の側に島状の半導体膜５１（能動層）を形成する。この半導体膜５１の形成は、アモルファスシリコン膜を堆積した後、約６００℃〜約７００℃の温度で約１時間〜約８時間の熱アニールを施してポリシリコン膜にする他、ポリシリコン膜を堆積した後、シリコンを打ち込んで非晶質化し、しかる後に熱アニールを施して再結晶化させてポリシリコン膜を形成する方法などを用いることができる。これに対して、キャパシタ部の側では半導体膜５１を完全に除去する（半導体膜フォト・エッチング工程）。
【００３７】
次に、図５（Ｃ）に示すように、熱酸化法などにより半導体膜５１の表面に厚さが約６００オングストローム〜約１５００オングストロームのゲート酸化膜５８を形成する（ゲート酸化膜形成工程）。その結果、半導体膜５１の厚さは、約３００オングストローム〜約１５００オングストローム、好ましくは３５０オングストローム〜約４５０オングストロームとなる。
【００３８】
次に、図５（Ｄ）に示すように、ゲート電極などを形成するためのポリシリコン膜２１０を基板１０全面に形成した後（ゲート電極ポリシリコン膜堆積工程）、それをフォトリソグラフィ技術を用いて、図５（Ｅ）に示すように、パターニングし、画素ＴＦＴ部の側にゲート電極２１を形成する。これに対して、キャパシタ部の側ではポリシリコン膜を定電位線８４、第１の電極８６、リセット信号線８１として残す(ゲート電極ポリシリコン膜フォト・エッチング工程)。
【００３９】
次に、図５（Ｆ）に示すように、画素ＴＦＴ部の側には、ゲート電極２１をマスクとして高濃度の不純物イオン（リンイオン）の打ち込みを行い（イオン打ち込み工程）、ゲート電極２１に対して自己整合的に高濃度のソース領域５２１、および高濃度のドレイン領域５２２を形成する。ここで、ゲート電極２１の真下に位置しているため、不純物が導入されなかった部分はチャネル領域５２０となる。このようにしてイオン打ち込みを行った際には、ゲート電極２１、定電位線８４、第１の電極８６、およびリセット信号線８１として形成されていたポリシリコン膜にも不純物が導入されるので、それらは低抵抗化することになる。
【００４０】
なお、この工程に代えて、ゲート電極２１をマスクとして約１×１０¹³／ｃｍ²〜約３×１０¹³／ｃｍ²のドーズ量で低濃度の不純物(リンイオン)を導入して、ポリシリコン膜に低濃度領域を形成した後、ゲート電極２１よりの幅の広いマスクを形成して高濃度の不純物（リンイオン）を約１×１０¹⁵／ｃｍ²〜約３×１０¹⁵／ｃｍ²のドーズ量で打ち込み、ＬＤＤ構造(ライトリー・ドープト・ドレイン構造)のソース領域およびドレイン領域を形成してもよい。また、低濃度の不純物の打ち込みを行わずに、ゲート電極２１より幅の広いマスクを形成した状態で高濃度の不純物（リンイオン）を打ち込み、オフセット構造のソース領域およびドレイン領域を形成してもよい。
【００４１】
なお、図示を省略するが、上記のＮチャネル部を形成する際には、周辺駆動回路のうち、Ｐチャネル型ＴＦＴの方についてはレジストマスクで覆っておく。また、周辺駆動回路にＰチャネル部を形成する際には、画素部１１およびＮチャネル型ＴＦＴの方をレジストマスクで被覆保護し、この状態でゲート電極２１をマスクとして、約１×１０¹⁵／ｃｍ²〜約３×１０¹⁵／ｃｍ²のドーズ量でボロンイオンを打ち込んで、自己整合的にＰチャネルのソース・ドレイン領域を形成する。なお、Ｎチャネル形成と同様にゲート電極２１をマスクとして約１×１０¹³／ｃｍ²〜約３×１０¹³／ｃｍ²のドーズ量で低濃度の不純物（ボロンイオン）を導入して低濃度ソース・ドレイン領域を形成した後、ゲート電極２１よりも幅の広いマスクを形成して高濃度の不純物イオン（ボロンイオン）を打ち込み、ＬＤＤ構造にしてもよい。また、オフセット構造のソース・ドレイン領域を構成してもよい。これらのイオン打ち込み工程により、相補型化が可能となり、周辺駆動回路の同一基板内への内蔵を実現できる。
【００４２】
次に、図６（Ａ）に示すように、ゲート電極２１、定電位線８４、第１の電極８６、およびリセット信号線８１の表面側に、ＣＶＤ法などによりたとえば８００℃程度の温度条件下で厚さが約５０００オングストローム〜約１５０００オングストロームのＮＳＧ膜（ボロンやリンを含まないシリケートガラス膜）などからなる第１層間絶縁膜５３を形成する（第１層間絶縁膜堆積工程）。このとき形成される第１層間絶縁膜５３のうち、第１の電極８６の表面側に形成された部分がキャパシタ８５の誘電体膜である。
【００４３】
次に、図６（Ｂ）に示すように、フォトリソグラフィ技術を用いて、第１層間絶縁膜５３のうち、ソース領域５２１およびリセット信号線８１に対応する部分にコンタクトホール５６、５６Ａを形成する（ソース電極導通部開孔工程）。
【００４４】
次に、図６（Ｃ）に示すように、第１層間絶縁膜５３の表面側に、ソース電極を構成するためのアルミニウム膜３００などの低抵抗導電膜をスパッタ法などで形成した後（ソース電極用アルミニウム膜堆積工程）、図６（Ｄ）に示すように、フォトリソグラフィ技術を用いて、アルミニウム膜３００をパターニングし、画素ＴＦＴ部では、データ線３０の一部としてソース電極３０１を形成し、キャパシタ部では、コンタクトホール５６Ａを介してリセット信号線８１に電気的接続する第２の電極５７Ａを形成する（ソース電極用アルミニウム膜フォト・エッチング工程）。
【００４５】
このようにして、第１の電極８６、第１層間絶縁膜５３、および第２の電極５７Ａにより、リセット信号線８１と定電位線８４との間にキャパシタ８５を形成する。
【００４６】
次に、図７（Ａ）に示すように、ソース電極３０１および第２の電極５７Ａの表面側に、ＣＶＤ法などによりたとえば５００℃程度の低い温度条件下で厚さが約５０００オングストローム〜約１５０００オングストロームのＰＳＧ膜（ボロンやリンを含むシリケートガラス膜）などからなる第２層間絶縁膜５４を形成した後（第２層間絶縁膜形成工程）、図７（Ｂ）に示すように、画素ＴＦＴ部の側では、フォトリソグラフィ技術およびドライエッチング法などを用いて、第１層間絶縁膜５３および第２層間絶縁膜５４のうち、ドレイン領域５２２に対応する部分にコンタクトホール５７を形成する（画素電極導通部開孔工程）。
【００４７】
次に、図７（Ｃ）に示すように、第２層間絶縁膜５４の表面側に、ドレイン電極を構成するための厚さが約１５００オングストロームのＩＴＯ膜５５０（ＩｎｄｉｕｍＴｉｎＯｘｉｄｅ）をスパッタ法などで形成した後（画素電極用ＩＴＯ膜堆積工程）、図７（Ｄ）に示すように、フォトリソグラフィ技術を用いて、ＩＴＯ膜５５０をパターニングし、画素ＴＦＴ部では画素電極５５を形成し、キャパシタ部ではＩＴＯ膜５５０を完全に除去する。ここで、画素電極５５としては、ＩＴＯ膜に限らず、ＳｎＯｘ膜やＺｎＯｘ膜などの高融点の金属酸化物などからなる透明電極材料を使用することも可能であり、これらの材料であれば、コンタクトホール５７内でのステップカバレージも実用に耐えるものである。
【００４８】
このように、本形態によれば、ＴＦＴ５０のゲート電極２１（走査線２０）を形成するための工程を利用して第１の電極８６を形成でき、かつ、ＴＦＴ５０のソース電極３０１（データ線３０）を形成するための工程を利用して第２の配線層５７Ａを第２の電極として形成できるので、製造工程数を増やすことなく、キャパシタ８５を形成できる。
【００４９】
（キャパシタの構成例２）
図８（Ａ）、（Ｂ）、（Ｃ）はそれぞれ、上記形態に対する改良例に係る液晶装置用基板の信号線に対して付加したキャパシタの構成を示す平面図、図８（Ａ）のＤ−Ｄ′線における断面図、図８（Ｂ）のＥ−Ｅ′線における断面図である。
【００５０】
キャパシタの構成例１では、リセット信号線８１、８２に電気的接続する第２の電極８７Ａとしてデータ線３０と同時形成された電極層を用いたが、本構成例では図８（Ａ）、（Ｂ）、（Ｃ）に示すように、ＴＦＴ５０のソース領域５２１およびドレイン領域５２２と同時形成された電極層を第２の電極８７Ｂとして用いてもよい。図８（Ａ）、（Ｂ）、（Ｃ）に示す例でも、リセット信号線８１、８２および定電位線８４は、いずれも走査線２０（ＴＦＴ５０のゲート電極２１）と同時形成されたポリシリコン膜からなる配線層である。キャパシタ８５を構成する２つの電極のうち、上層側に位置する第１の電極８６は、定電位線８４からリセット信号線８１、８２に向かって突き出た延設部分からなり、リセット信号線８１、８２および走査線２０（ＴＦＴ５０のゲート電極２１）と同時形成されたポリシリコン膜からなる電極層８６である。
【００５１】
第２の電極層５８Ａは、ＴＦＴ５０のソース領域５２１およびドレイン領域５２２と同時形成されたポリシリコン膜からなる電極層であるため、第１の電極８６よりも下層側に形成されている。ここで、２本のリセット信号線８１、８２は同層であるため、リセット信号線８２と、これに対応する第２の電極８７Ｂとをリセット信号線８１を跨いで電気的接続するために、データ線３０（ＴＦＴ５０のソース電極３０１）と同時形成されたアルミニウム膜からなる配線層８７Ｃを用いる。すなわち、配線層８７Ｃは、コンタクトホール５６Ａを介してリセット信号線８１、８２に電気的接続するとともに、コンタクトホール５６Ｂを介して第２の電極８７Ｂに電気的に接続されている。従って、この形態の場合には、キャパシタ８５は、上記２つの電極層８６、８７Ｂの重なり部分にＴＦＴ５０のゲート絶縁膜５８と同時形成された絶縁膜５８Ａを誘電体膜として備えることになる。
【００５２】
このようにして、第１電極８６、ゲート絶縁膜５８と同時形成された誘電体膜５８Ａ、および第２電極５７Ｂにより、リセット信号線８１、８２と定電位線８４との間にキャパシタ８５を形成した場合には、ＴＦＴ５０のゲート電極２１（走査線２０）を形成するための工程を利用して第１の電極８６を形成でき、かつ、ＴＦＴ５０のソース領域５２１およびドレイン領域５２２を形成するための工程を利用して第２の配線層５７Ｂを形成できるので、製造工程数を増やすことなく、キャパシタ８５を形成できる。それに加えて、本例では、第１層間絶縁膜５３と比較して薄いゲート絶縁膜５８と同時形成された絶縁膜５８Ａを誘電体膜として用いた分、容量の大きなキャパシタ８５を形成できる。それ故、リセット信号線８１、８２の時定数をより大きくできる。
【００５３】
（キャパシタの構成例３）
図９（Ａ）、（Ｂ）、（Ｃ）はそれぞれ、さらに別の改良例に係る液晶装置用基板のリセット信号線に対して付加したキャパシタの構成を示す平面図、図９（Ａ）のＦ−Ｆ′線における断面図、図９（Ｂ）のＧ−Ｇ′線における断面図である。
【００５４】
上記の構成例２では、リセット信号線８１、８２に電気的接続する第２の電極８７Ｂとして、ＴＦＴ５０のソース領域５２１およびドレイン領域５２２と同時形成された電極層を用い、第２の電極８７Ｂとリセット信号線８１、８２とを、データ線３０と同時形成された配線層８７Ｃによって電気的接続したが、図９（Ａ）、（Ｂ）、（Ｃ）に示すように、配線層８７Ｃを第１の電極８６に重なるまで延設し、配線層８７Ｃも第１の電極８６に誘電体膜を介して対向する第２の電極として利用してもよい。
【００５５】
このように構成すると、キャパシタ８５は、走査線２０と同時形成されたポリシリコン膜からなる第１の電極８６と、データ線３０と同時形成されたアルミニウム膜からなる電極層８７Ｃとの重なり部分にＴＦＴ５０の第１層間絶縁膜５３と同時形成された絶縁膜を誘電体膜とする第１のキャパシタ８５Ａと、走査線３０と同時形成された第１の電極８６と、ＴＦＴ５０のソース領域５２１およびドレイン領域５２２と同時形成されたポリシリコン膜からなる第２の電極５７Ｂとの重なり部分にＴＦＴ５０のゲート絶縁膜５８と同時形成された絶縁膜５８Ａを誘電体膜とする第２のキャパシタ８５Ｂとを備えていることになる。
【００５６】
このように構成した場合には、ＴＦＴ５０、走査線２０、およびデータ線３０を形成するための工程を利用して、製造工程数を増やすことなくキャパシタ８５を形成できる。それに加えて、第１層間絶縁膜５３を誘電体とするキャパシタ８５Ａと、第１層間絶縁膜５３と比較して薄いゲート絶縁膜５８と同時形成された絶縁膜５８Ａを誘電体膜とする容量の大きなキャパシタ８５Ｂとを並列に電気的接続した容量の大きなキャパシタ８５をリセット信号線８１、８２と定電位線８４との間に構成できる。それ故、リセット信号線８１、８２の時定数をより大きくできる。
【００５７】
（その他の形態）
なお、アクイティブマトリクス基板１を形成するには、少なくとも、３つの導電膜（走査線３０、データ線２０、ＴＦＴ５０のソース領域５２１およびドレイン領域５２２）と、２つの絶縁膜（層間絶縁膜５６、およびゲート絶縁膜５８）の形成の際に、各導電体膜と絶縁膜とを適宜、組み合わせて、キャパシタ８５を構成するのであれば、上記の構成例１、２、３に限定されないものである。また、上記の構成例では、データ線毎に形成されたリセット回路に対してキャパシタを設けるような構成であるが、各データ線毎に並列にキャパシタを設けるではなく、図１８に示されるようにリセット回路に一括キャパシタ８５を設けるようにしても良い。
【００５８】
また、上記の形態では、液晶装置用基板１にデータ側駆動回路部６０および走査側駆動回路部７０の双方を構成したが、これらの駆動回路が液晶装置用基板１とは別体になっている液晶装置にも、本発明を適用することができる。また、リセット駆動回路８０において、リセット電位給断用スイッチ回路８３の動作を制御するための制御信号を出力する駆動回路についても、液晶装置用基板１に内蔵されている構成、あるいは液晶装置用基板１とは別体になっている構成のいずれについても、本発明を適用することができる。
【００５９】
（液晶装置の使用例）
上記実施の形態に係る液晶装置を透過型で構成した場合の電子機器への使用例を、図１０ないし図１４を参照して説明する。
【００６０】
上記形態の液晶装置を用いて構成される電子機器は、図１０のブロック図に示すように、表示情報出力源１０００、表示情報処理回路１００２、表示駆動装置１００４、液晶装置１００６、クロック発生回路１００８、および電源回路１０１０を含んで構成される。表示情報出力源１０００は、ＲＯＭ、ＲＡＭなどのメモリ、テレビ信号などを同調して出力する同調回路などを含んで構成され、クロック発生回路１００８からのクロックに基づいて表示情報を処理して出力する。この表示情報出力回路１００２は、たとえば増幅・極性反転回路、相展開回路。ローテーション回路、ガンマ補正回路、あるいはクランプ回路等を含んで構成され、液晶装置１００６を駆動する。電源回路１０１０は、上述の各回路に電力を供給する。
【００６１】
このような構成の電子機器としては、図１１に示す液晶プロジェクタ、図１２に示すマルチメディア対応のパーソナルコンピュータ（ＰＣ）、およびエンジニアリング・ワークステーション（ＥＷＳ）、図１３に示すページャ、あるいは携帯電話、ワードプロセッサ、テレビ、ビューファインダ型またはモニタ直視型のビデオテープレコーダ、電子手帳、電子卓上計算機、カーナビゲーション装置、ＰＯＳ端末、タッチパネルを備える装置などを挙げることができる。
【００６２】
図１１に示す投射型表示装置は、液晶装置をライトバルブとして用いた投射型プロジェクタであり、たとえば３枚プリズム方式の光学系を用いている。図１１において、液晶プロジェクタ１１００では、白色光源のランプユニット１１０２から出射された投射光がライトガイド１１０４の内部で、複数のミラー１１０６および２枚のダイクロイックミラー１１０８によって、Ｒ、Ｇ、Ｂの３原色に分離され（光分離手段）、それぞれの色の画像を表示する３枚の液晶装置１１１０Ｒ、１１１０Ｇ、１１１０Ｂに導かれる。そして、それぞれの液晶装置１１１０Ｒ、１１１０Ｇ、１１１０Ｂによって変調された光は、ダイクロイックプリズム１１１２（光合成手段）に３方向から入射される。ダイクロイックプリズム１１１２では、レッドＲおよびブルーＢの光が９０°曲げられ、グリーンＧの光は直進するので、各色の光が合成され、投射レンズ１１１４を通してスクリーンなどにカラー画像が投射される。
【００６３】
図１２に示すパーソナルコンピュータ１２００は、キーボード１２０２を備える本体部１２０４と、液晶装置１２０６（液晶表示画面）とを有する。
【００６４】
図１３に示すページャ１３００は、金属製のフレーム１３０２内に、液晶表示基板１３０４、バックライト１３０６ａを備えたライトガイド１３０６、回路基板１３０８、第１および第２のシールド板１３１０、１３１２、２つの弾性電導体１３１４、１３１６、およびフィルムキャリヤテープ１３１８を有する。２つの弾性電導体１３１４、１３１６、およびフィルムキャリヤテープ１３１８は、液晶表示基板１３０４と回路基板とを接続するものである。
【００６５】
ここで、液晶表示基板１３０４は、２枚の透明基板１３０４ａ、１３０４ｂの間に液晶を封入したもので、これにより少なくともドットマトリクス型の液晶装置が構成される。一方の透明基板には図１４に示す駆動回路１００４、あるいはこれに加えて表示情報処理回路１００２を構成することができる。液晶表示基板１３０４に搭載されない回路は、液晶表示基板１３０４の外付け回路とされ、図１３に示す例であれば、回路基板１３０８に搭載できる。
【００６６】
図１３はページャの構成を示すものであるから、液晶表示基板１３０４以外に回路基板１３０８が必要であるが、電子機器用の一部品として液晶装置が使用される場合であって、透明基板上に表示駆動回路が搭載される場合には、その液晶表示装置としての最小単位は液晶表示基板１３０４である。あるいは、液晶表示基板１３０４を筐体としての金属フレーム１３０２に固定したものを、電子機器用の一部品である液晶表示装置として用いることもできる。これらに代えて、図１４に示すように、液晶表示基板１３０４を構成する２枚の透明基板１３０４ａ、１３０４ｂの一方に、金属の導電膜が形成されたポリイミドテープ１３２２にＩＣチップ１３２４を実装したＴＣＰ（ＴａｐｅＣａｒｒｉｅｒＰａｃｋａｇｅ）１３２０を接続して、電子接続用の一部品である液晶表示装置として使用することもできる。
【００６７】
なお、本発明は上記実施例に限定されることなく、配線層形成領域にシール層を形成するという本発明の要旨の範囲内で種々変形した形態で実施が可能である。たとえば、本発明は上述の各種の液晶装置の駆動に適用されるものに限らず、反射型の液晶装置、あるいはエレクトロルミネッセンス、プラズディスプレー装置等電気光学装置にも適用できるものである。
【００６８】
以上説明したように、本発明に係る液晶装置では、第１基板に対して、リセット信号線の時定数を大きくするためのキャパシタを構成する。従って、本発明に係る液晶装置等の電気光学装置では、リセット信号線の時定数をデータ線の側の時定数よりも十分に大きくすることができるので、各データ線にリセット電位を印加した際にリセット信号線にリセット駆動回路の全てのスイッチング素子を一度に導通させるように構成しても、リセット信号を確実に書き込むことができ、高精細で良好な画像表示を行うことが可能である。それ故、データ線への画像信号の供給に先立ってデータ線のそれぞれにリセット電位を印加するタイプの液晶装置等の電気光学装置であっても、信号の回り込みに起因する横クロストークなどが現れず、表示の品位を向上させることができる。
【００６９】
また、例えばリセット信号線の時定数を大きくするためのキャパシタは、従来であればデッドスペースであったシール層の形成領域に構成するため、容量の大きなキャパシタを構成する場合であっても、液晶装置用基板を大型化せずに、かつ、画素部を含む液晶封入領域などを縮小する必要がない。
【００７０】
また、キャパシタを構成する第１の電極および第２の電極を各々、走査線、データ線、または画素部のスイッチング素子と同時形成される電極層から構成した場合には、工程数を増やすことなくキャパシタを構成できるという利点がある。産業上の利用分野
本発明は、液晶装置用基板を用いた液晶装置等の電気光学装置は、ＴＦＴ等の駆動素子を備えた表示装置として利用可能であり、更に投射型表示装置に利用可能である。また、本発明に係わる電子機器は、このような表示装置を用いて構成され、高品質の画像表示を行える電子機器等として利用できる。
【図面の簡単な説明】
【図１】本発明に係る液晶装置の液晶装置用基板のブロック図である。
【図２】図１に示す液晶装置用基板に対向基板を貼り合わせた構造を示す説明図である。
【図３】図２のＬ１２で示す領域を拡大して示す説明図である。
【図４】（Ａ）は、図１に示す液晶装置用基板に形成した画素スイッチング用ＴＦＴの平面図、（Ｂ）はこの液晶装置用基板のリセット信号線に対して付加したキャパシタの構成を示す平面図、（Ｃ）は、図４（Ｂ）のＢ−Ｂ′線における断面図、（Ｄ）は、図４（Ｂ）のＣ−Ｃ′線における断面図である。
【図５】（Ａ）〜（Ｆ）は、図４に示すＴＦＴおよびキャパシタを形成するための工程断面図である。
【図６】（Ａ）〜（Ｄ）は、図５に続いて行う工程を示す工程断面図である。
【図７】（Ａ）〜（Ｄ）は、図６に続いて行う工程を示す工程断面図である。
【図８】（Ａ）は、本発明の改良例に係る液晶装置用基板のリセット信号線に対して付加したキャパシタの構成を示す平面図、（Ｂ）は、図８（Ａ）のＤ−Ｄ′線における断面図、（Ｃ）は、図８（Ｂ）のＥ−Ｅ′線における断面図である。
【図９】（Ａ）は、本発明のさらに別の改良例に係る液晶装置用基板のリセット信号線に対して付加したキャパシタの構成を示す平面図、（Ｂ）は、図９（Ａ）のＦ−Ｆ′線における断面図、（Ｃ）は、図９（Ｂ）のＧ−Ｇ′線における断面図である。
【図１０】本発明を適用した液晶装置を用いた電子機器のブロック図である。
【図１１】本発明を適用した液晶装置を用いた投射型表示装置の光学系を示す説明図である。
【図１２】本発明を適用した液晶装置を用いたパーソナルコンピュータの説明図である。
【図１３】本発明を適用した液晶装置を用いたページャの説明図である。
【図１４】図１３のページャに用いた液晶表示基板の説明図である。
【図１５】従来の液晶装置の液晶装置用基板のブロック図である。
【図１６】液晶装置の駆動方式を説明するための波形図である。
【図１７】従来の液晶装置の液晶装置用基板の一部を拡大して示す説明図である。
【図１８】本発明に係る液晶装置の液晶装置用基板の別のブロック図である。
【符号の説明】
１液晶装置用基板
５対向基板
１０基板
１１画素部
１２液晶封入領域
２０走査線
３０データ線
４０画素領域
５０画素スイッチング用のＴＦＴ
５６、５６Ａ、５６Ｂコンタクトホール
５８ゲート絶縁膜
５８Ａ絶縁膜
６０データ側駆動回路部
６４サンプリング信号入力用配線パターン
６６画像信号線
６５画像信号サンプリング用配線パターン
７０走査側駆動回路部
８０リセット駆動回路
８１、８２リセット信号線
８４定電位線
８５キャパシタ
８５Ａ第１のキャパシタ
８５Ｂ第２のキャパシタ
８６第１の電極
８７Ａ、８７Ｂ第２の電極
８７Ｃ配線層
９０シール層
６２０サンプリング回路

Claims

第１及び第２基板をシール層で貼り合せてなり、前記第１基板上に、画像信号が供給される複数のデータ線と、前記複数の走査線に交差して走査信号が供給される複数の走査線と、前記各データ線と走査線の交差に対応して設けられた第１スイッチング素子と、前記第１スイッチング素子に対応して設けられた画素電極とからなる画素部と、
前記画素部の周辺部で画像信号の供給に先立ってリセット信号線に供給されたリセット信号を前記データ線に供給するための第２スイッチング素子と、前記リセット信号線に接続されたキャパシタとを具備するリセット駆動回路とが配置されてなり、
前記キャパシタは、所定の電位が供給される第１電極と、前記リセット信号線に電気的に接続されて、絶縁膜を介して前記第１電極に対向配置された第２電極とを一対の電極として前記シール層が形成された領域に配置されてなり、
前記データ線に画像信号を供給するための配線層は、前記シール層が形成された領域にセルギャップ調整のためのダミー配線層が重ねられていることを特徴とする電気光学装置。
請求項１において、前記リセット信号線は、並列配置された複数の配線層からなり、前記第２電極は前記複数の配線層のうちの所定の配線層にコンタクトホールを介して接続されてなることを特徴とする電気光学装置。
請求項１または２において、前記第１スイッチング手段は薄膜トランジスタであって、前記第１電極および前記第２電極は各々、前記走査線、前記データ線、および前記薄膜トランジスタのソース・ドレイン領域のうちのいずれかと同時形成された異なる層間の電極層から構成されていることを特徴とする電気光学装置。
請求項３において、前記第１および第２の電極のうちの一方の電極は、前記走査線と同時形成された電極層から構成され、他方の電極は、前記データ線と同時形成された電極層、および前記薄膜トランジスタのソース・ドレイン領域と同時形成された電極層からなる２つの電極層から構成され、
前記キャパシタは、前記の走査線と同時形成された電極層と前記のデータ線と同時形成された電極層との重なり部分に前記薄膜トランジスタの層間絶縁膜と同時形成された絶縁膜を誘電体膜として備える第１のキャパシタと、前記の走査線と同時形成された電極層と前記の薄膜トランジスタのソース・ドレイン領域と同時形成された電極層との重なり部分に前記薄膜トランジスタのゲート絶縁膜と同時形成された絶縁膜を誘電体膜として備える第２のキャパシタとを有していることを特徴とする電気光学装置。
請求項１乃至４のいずれか一項において、前記データ線に画像信号を供給するための配線層は、サンプリング信号入力用配線であることを特徴とする電気光学装置。
請求項１乃至４のいずれか一項において、前記データ線に画像信号を供給するための配線層は、画像信号サンプリング用配線であることを特徴とする電気光学装置。
請求項１乃至６のいずれか一項において、前記走査線は、前記シール層が形成された領域にセルギャップ調整のためのダミー配線層が重ねられていることを特徴とする電気光学装置。
請求項１乃至７のいずれか一項において、前記画素部に保持容量を形成するための容量線を有し、前記容量線は、前記シール層が形成された領域にセルギャップ調整のためのダミー配線層が重ねられていることを特徴とする電気光学装置。
請求項１乃至８のいずれか一項の電気光学装置を用いたことを特徴とする電子機器。