WO1998001939A1 - Convertisseur de puissance - Google Patents

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WO1998001939A1
WO1998001939A1 PCT/JP1996/001838 JP9601838W WO9801939A1 WO 1998001939 A1 WO1998001939 A1 WO 1998001939A1 JP 9601838 W JP9601838 W JP 9601838W WO 9801939 A1 WO9801939 A1 WO 9801939A1
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diode
power converter
semiconductor switch
voltage
snubber
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Inventor
Shin Kimura
Tsutomu Yatsuo
Takayuki Iwasaki
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Hitachi, Ltd.
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    • Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes

Definitions

  • the present invention relates to a power conversion device using a semiconductor device.
  • GTO gate turn-off thyristors
  • Fig. 5 shows a conventional single-phase inverter using GTO as a semiconductor switch.
  • This inverter supplies AC power from the DC power supply 1 to the load 10 while the GTOs (41, 42, 43, 44) are turned on and off alternately, respectively.
  • the energy stored in the wiring inductance 2 and the anodic reactor (31, 32, 33, 34) is applied as an overpressure to GT 0 when the GTO is turned off. .
  • a snubber circuit for suppressing overvoltage is generally provided.
  • the snubber diodes (71, 72, 73, 74), the snubber capacitors (91, 92, 93, 94), and the anode reactors (31, 32,) are shown. 3, 3 4) and the energy recovery circuit (1 2 1, 1 2 2, 1 2 3, 1 24) of the energy of the snubber capacitor (9 1, 9 2, 9 3, 9 4) , 1 1 1, 1 1 2, 1 1 3, 1 1 4) are connected in series.
  • the GTO turn-off waveform is as shown in Fig. 6.
  • the maximum breaking current during rated operation is determined from the energizing conditions, the loss characteristics of the device, and cooling conditions, while the maximum breaking current during fault protection is the rated controllable current of the device. Is determined in the range.
  • the snubber circuit and the power supply voltage are determined so that the transient jumping re-voltage generated when the current in the accident is cut off does not exceed the rated withstand voltage of the element. As a result, the current situation is that the power supply voltage is reduced to nearly half of the device withstand voltage.
  • FIG. 8 shows an example of the relationship between withstand voltage and operating loss of a semiconductor device. If the withstand voltage of the device is increased, the thickness of the semiconductor wafer needs to be increased, and the on-voltage increases. For this reason, the ON steady loss increases in proportion to the withstand voltage. On the other hand, switching loss increases almost in proportion to the square of the withstand voltage, because both the voltage used and the tail current at turn-off (see Fig. 6) increase. The magnitude relationship between the switching loss and the on-state loss depends on the energization conditions, but in order to prevent such an increase in loss and facilitate cooling, the device area and package size must be increased to increase the breakdown voltage of the device, and Cooling capacity will be increased.
  • GTO 41, 42, 43, 44
  • snubber diode 71, 72, 73, 74
  • An object of the present invention is to increase the output and increase the reliability of a power converter by suppressing overvoltage and oscillating voltage applied to a semiconductor element used in the power converter. Disclosure of the invention
  • the power conversion device includes a semiconductor switch group having at least one semiconductor switch.
  • This semiconductor switch group is connected to a pair of DC terminals having a DC potential.
  • This DC terminal corresponds to, for example, a connection portion between a DC power supply and a main circuit of the power converter.
  • a clamp circuit is connected in parallel between the semiconductor switches or DC terminals in the power converter according to the present invention. With this clamp circuit, the voltage applied to the semiconductor switch is clamped at a voltage higher than the voltage between the DC terminals and lower than the withstand voltage of the semiconductor switch.
  • the semiconductor switch can be used.
  • the jump voltage applied to the switch is clamped at a voltage lower than the withstand voltage of the semiconductor switch. Therefore, the withstand voltage of the semiconductor switch can be reduced, and the loss of the semiconductor switch can be reduced.
  • the power supply voltage of the power converter can be increased. Therefore, the power conversion device has high efficiency and high output.
  • the power conversion device includes a semiconductor switch and a snubber circuit connected in parallel to the semiconductor switch.
  • the snubber circuit is provided to suppress dVZdt of the voltage applied to the semiconductor switch and protect the semiconductor switch from overvoltage.
  • the snubber circuit in the power conversion device according to the present invention has a series connection circuit of a diode and a capacitor. Further, a diode or a capacitor in this snubber circuit, that is, a diode having a semiconductor substrate with a wider band cap than silicon is connected in parallel with the snubber diode or the snubber capacitor.
  • Diodes having a semiconductor substrate with a wider band gap than silicon have a smaller diode with a silicon semiconductor substrate. Even when connected to a snubber circuit, the inductance of the wiring does not increase. Therefore, the electromagnetic energy stored in the snubber circuit does not increase, and the energy is consumed by this diode. Therefore, voltage and current oscillations occurring in the snubber circuit are suppressed.
  • FIG. 1 shows a single-phase inverter according to an embodiment of the present invention.
  • FIG. 2 shows the turn-off waveform of GT0.
  • FIG. 3 shows a snubber circuit according to the present invention.
  • FIG. 4 shows another snubber circuit according to the present invention.
  • Fig. 5 shows a conventional single-phase inverter.
  • FIG. 6 shows current and voltage waveforms when the conventional single-phase inverter is turned off.
  • FIG. 7 is a diagram for explaining the operation of the snubber circuit.
  • FIG. 8 shows the relationship between the loss and the withstand voltage of the semiconductor element.
  • FIG. 9 shows a single-phase inverter according to another embodiment of the present invention.
  • FIG. 10 shows a single-phase inverter according to another embodiment of the present invention.
  • FIG. 11 is a diagram of a chiba circuit according to the present invention.
  • FIG. 12 is another chopper circuit according to the present invention.
  • FIG. 13 is another chicken circuit according to the present invention.
  • FIGS. 14 (a), (b) and (c) show a clamp circuit according to the present invention.
  • FIG. 1 shows a single-phase inverter according to an embodiment of the present invention.
  • 1 is the DC power supply
  • 2 is the inductance of the main circuit wiring
  • 31 to 34 are the anode reactors
  • 41 to 44 are the main switch GT ⁇
  • 51 to 54 are the flywheel diodes.
  • 6-6-4 is the wiring inductance
  • 7 1-7 4 is the snubber diode
  • 8 1-8 4 is the wiring inductance of the snubber circuit
  • 9 1 -9 4 is the snubber capacitor
  • 10 is the load motor
  • 11 1 to] 14 is a diode
  • 121 to 124 are snubber energy recovery circuits
  • 131 to 134 are avalanche diodes, which are clamp circuits.
  • the single-phase inverter for example, turns on the main switches GT 01 and GT 4 to turn on the DC power supply 1
  • One-wire inductance 2 Anode reactor 3 1 — GT 04 1 — Load 10 0 — GT 04 4 — Anor Driakeul Power is supplied from the DC power supply 1 to the load 10 via the path 34.
  • the GT 04 1 is turned off in this state, the current flowing there flows through the snubber diode 7 1-snubber wiring inductance 8 1-snubber capacitor 91, and the charging voltage of the snapper capacitor 91 changes. Power supply from DC power supply 1 stops when the voltage exceeds DC power supply 1 voltage.
  • the current flowing through the load 10 continues to flow on the path of GT04 4-Anor Reactor 34-Anoru Reactor 32-Flywheel Diode 52 at the energy of the load 10.
  • the energy stored in the anode reactor 31 is recovered by the recovery circuit 121 via the diodes 71 and 111, and stored in the wiring inductance 2 of the raw circuit.
  • the energy is stored in the snubber capacitor 91. Therefore, a jump voltage higher than the voltage of the DC power supply 1 is applied to the GTO 41.
  • FIG. 2 shows the waveforms of the anode current and the anode voltage during the turn-off operation of GT041.
  • the G T 04 1 When the G T 04 1 is turned off, the anode voltage once rises above the power supply voltage because the energy stored in the main circuit wiring inductance 2 is transferred to the snubber capacitor 91.
  • This jump voltage is applied to the snubber diode 71 as a reverse voltage when the energy transfer is completed. Therefore, the anode voltage of GT041 returns to the power supply voltage.
  • the energy of the snubber capacitor 91 is recovered when the GT ⁇ 41 is turned on again.
  • the diode is recovered by the diode 1 1 1
  • One-line recovery circuit 1 2 1 Main circuit wiring inductance 2 — DC power supply 1 —
  • Anode reactor 3 2 Flywheel diode 52 Then, it is recovered by the recovery circuit 1 2 1 and the DC power supply 1.
  • the breakdown voltage of the avalanche diode (1311 to 1334), which is the clamp circuit of the present embodiment, is set so that the voltage is not clamped until the inverter reaches about the maximum jump voltage during rated output operation. Therefore, the operation waveform during rated output operation hardly changes. Conventionally, if a current larger than that during the rated output operation of the inverter is interrupted during short-time overload operation or short-circuiting of the load 10, the jump voltage becomes as shown by the broken line in Fig. 2. Too large.
  • the current flowing through the snubber diode 7 1 —snubber wiring inductance 8 1 —snubber capacitor 91 flows through the avalanche diode 13 1, and the GT ⁇ The voltage applied to 41 is clamped to the breakdown voltage of avalanche diode 13 1. Therefore, the rated withstand voltage of GT ⁇ 41 only needs to be slightly higher than that, and the rated withstand voltage of GT ⁇ 41 can be greatly reduced. Increase, increase in package size, and increase in cooling. Conversely, when GTOs (1 to 44) with the same withstand voltage are used, the voltage of the DC power supply 1 can be increased, and the inverter output can be greatly increased.
  • the GTO withstand voltage is almost twice the power supply voltage in consideration of accident protection, but the maximum jump voltage during rated output operation is approximately the same as that of GT 0. 2/3 or less. Therefore, according to the present embodiment, the breakdown voltage of the avalanche diode (1311 to 1334) is set so that the clamping operation does not occur during the rated output operation. It can be reduced to about 4/3 times (1.3 times). However, the clamp voltage of the jump voltage, that is, the breakdown voltage of the avalanche diode (131-134), must not exceed the withstand voltage of GT0. Therefore, the withstand voltage of GT 0 is avalanche The voltage is set to be higher than the breakdown voltage of the gate (13 1 to 13 4).
  • the withstand voltage of GT 0 is preferably about 1.5 times the power supply voltage. Further, the avalanche diode in this embodiment hardly operates during the rated output operation, and causes little loss.
  • the breakdown voltage of the avalanche diode (13 1 to 13 4) is between 90% of the maximum jump voltage during the rated output operation described above and about twice the power supply voltage. For example, the avalanche diode does not cause much loss and the withstand voltage of GT 0 can be lower than before (that is, less than twice the power supply voltage). If the loss of the avalanche diode is not a problem, the breakdown voltage of the avalanche diode may be set between the power supply voltage and the maximum jump voltage during the rated output operation.
  • the avalanche diode in this embodiment uses a semiconductor material having a wider band gap characteristic than silicon as a substrate.
  • the temperature characteristic is excellent at about 700 ° C. as compared with about 150 ° C. of silicon.
  • the maximum temperature of the cooling fin during operation of the power converter is 80 ° C, it is about 70 ° C for silicon, but about 630 ° C, the usable temperature range is about 9 times wider. Therefore, the chip area of the avalanche diode (131-134) can be reduced to about one tenth of that of the flywheel diode (51-54). If the package is included, the maximum external dimension of the avalanche diode (131 to 134) in the chip surface direction is about 1 to 2 or less than that of the flywheel diode (51 to 54).
  • the avalanche diode becomes smaller, so that the GTO of the main switch (41 to 44) or the flywheel diode (51 to 54) Attached together to cooling fins. Therefore, the size of the inverter device can be reduced. Furthermore, the wiring inductance when a flywheel diode (51 to 54) is attached can be minimized, and the jump voltage caused by the current flowing through the wiring inductance can be reduced.
  • the avalanche diodes (13) to (13) are attached adjacent to the flywheel diodes (51 to 54). This is because it is advantageous in terms of element loss of the avalanche diode (131 to 134) compared to the case where it is connected adjacent to GTO (51 to 54). That is, in the case of Fig. 1, the GTO (41) is determined by the jump voltage generated in the wiring inductance (61 to 64) when a current flows through the flywheel diode (51 to 54). A high voltage is applied between the anode and the source in (4) to (4). Therefore, if an avalanche diode (13 1 to 13 4) is connected to the GT0 side, the avalanche diode will become a flywheel diode.
  • an anodic reactor (31 to 54) is connected to the connection point between the flywheel diode (51 to 54) and the wiring inductance (31 to 34).
  • connection position of 13 4 is on the GTO (41 to 44) side or the flywheel diode (51 to 54) side.
  • FIG. 9 shows a power converter according to another embodiment of the present invention.
  • Figure 1 and The difference is that the avalanche diode 135 is connected only between the connection points of the DC power supply 1 connected to the power converter via the live circuit wiring inductance 2.
  • the jump voltage generated by the energy stored in the wiring inductance 2 can be suppressed to the breakdown voltage of the avalanche diode 135, so that the same effect as the previous embodiment can be obtained.
  • FIG. 10 shows a power converter which is a modification of the embodiment of FIG. For large-capacity power converters, multiple main circuit wiring from DC power supply 1 to the converter may be used.
  • avalanche diodes (135, 136) must be connected between the connection points from DC power supply 1 to the converters connected via the respective wiring inductances (21, 22). As a result, the same effect as in the embodiment of FIG. 9 can be obtained.
  • FIG. 11 shows a chopper circuit according to the present invention.
  • 4 is a GTO
  • 5 is a flywheel diode
  • 7 is a snubber diode
  • 9 is a snubber capacitor
  • 125 is a snubber resistor
  • 131 is an avalanche diode.
  • the DC power is supplied from the DC power supply 1 to the load 10 via the wiring inductance 2 by turning on the G 04.
  • G T04 turns off, the snubber capacitor 9 is charged, and its voltage exceeds the voltage of the DC power supply 1, so that the supply of power to the load 10 stops.
  • These series of switching operations of GTO 4 are the same as those of the inverter described above. Therefore, also in such a circuit, by connecting the avalanche diode 13 1 to G T 04 in anti-parallel, the same effect as in each of the above-described embodiments can be obtained.
  • FIG. 12 is a circuit diagram of a variation of the embodiment of FIG. The difference from Fig. 11 is the connection point of avalanche diodes 135, which are clamp circuits. Also in this embodiment, the same as each of the above-described embodiments is used. The effect is obtained.
  • FIG. 13 is an embodiment of a three-level inverter according to the present invention.
  • 45-48 is 1 ⁇ 8, 125-128 are snubber resistors, 115,
  • 1 16 is a clamp diode.
  • an avalanche diode is connected in parallel with each of the DC power supplies 11 and 12.
  • FIG. 14 shows a modification of the clamp circuit according to the present invention.
  • Fig. 14 (a) is an example of a clamp circuit using an avalanche diode 13 7 and a capacitor 16.
  • the difference from the above-mentioned avalanche diode (135, 1336) is that the breakdown voltage of the avalanche diode 1337 can be lowered. That is, even if the breakdown voltage of the avalanche diode 1337 is lower than the maximum jump voltage in the rated operation of the power converter, the difference is charged in the capacitor 16. After that, it is not charged in the range where the power converter is in rated operation, and the same clamping action as described above works for overvoltage generated during overload operation or overcurrent protection. Therefore, according to the present clamp circuit, the loss of the avalanche diode I 37 can be reduced.
  • FIG. 14 (a) shows the discharge circuit 18 of the capacitor 16.
  • the discharge circuit 18 discharges the charge of the capacitor 16 when the battery is overcharged during overload operation or overcurrent protection or when the power converter stops.
  • a discharge time constant larger than 0 times is selected. Due to such a large time constant, the clamp circuit does not operate when the power converter is in rated operation, so that no loss occurs. Therefore, the size of the clamp circuit is reduced and the power The conversion efficiency of the conversion device does not decrease.
  • Fig. 14 (b) shows an example of a clamp circuit of diode 17 and capacitor 16. Even if such a clamp circuit is used, the same effect as the avalanche diode (135, 1336) can be obtained. That is, the capacitor 16 is initially charged to the power supply voltage, but is charged to the maximum jump voltage in the rated operation when the power converter starts to operate. After that, charging is not performed in the range where the power converter is in rated operation, and the clamp function works only in the case of overload that occurs during overload operation or overcurrent protection. By operating only during overload operation or overcurrent protection in this way, the capacitor 16 used here can be handled by an electrolytic capacitor, and a small clamp circuit can be realized. Note that the capacitors shown by broken lines
  • the discharge circuit 18 of 16 is for discharging the electric charge of the capacitor 16 like the clamp circuit of FIG. 14 (b), and a discharge time constant sufficiently larger than the operating frequency is selected.
  • FIG. 14 (c) is an example in which the diode 17 of FIG. 14 (b) is changed to an avalanche diode 1338. Normally, the overload operation is completed in a short time. Since the voltage of the capacitor 16 increases depending on the time, it is necessary to increase the capacity of the capacitor 16 to suppress the voltage. Using the avalanche diode 13
  • FIG. 3 and 4 show another embodiment of the present invention.
  • the avalanche diode (141 to 144) with a breakdown voltage lower than its withstand voltage is connected in parallel to the snubber diode (71 to 74).
  • diodes (151 to 154) are connected in parallel to snubber capacitors (91 to 94). As a result, current and voltage oscillations occurring in the snubber circuit are suppressed. The vibration phenomenon will be described with reference to FIG.
  • a to G indicate current paths.
  • the current flowing from the load 10 in the path A changes to the path B when the GTO 42 is turned off, and charges the snubber capacitor 92. Further, while the snubber capacitor 92 is charged to the voltage of the DC power supply 1 or higher, the charge of the snubber capacitor 91 is discharged through the path C. After discharging the electric charge of the snubber capacitor 91, the current moves to the path D and eventually settles to the path E.
  • An avalanche diode (141 to 144) with a breakdown voltage lower than its withstand voltage is connected in parallel to the snapper diode (71 to 74) in Fig. 3.
  • an oscillating voltage is suppressed. That is, if the voltage applied to the snubber diode 72 exceeds the breakdown voltage of the avalanche diode (141 to 144) due to the energy stored in the snubber wiring inductance 82, the applied voltage Is clamped there. At the same time, energy is consumed there, so resonance vibration is suppressed.
  • the avalanche diodes (141 to 144) in the embodiment of FIG. 3 use a semiconductor material having a wider band gap characteristic than silicon as a substrate. For this reason, the chip area can be reduced to about one tenth or less of the snubber diode (71 to 74), and it can be mounted very close to the snubber diode (71 to 74). .
  • the second resonance oscillations are paths H and I that occur after the current in path C ends.
  • the current in the path C is terminated by discharging the charge of the snubber capacitor 91, but at that time, the current flows through the snubber wiring inductance 81. Therefore, the current continues to flow on the path C to release the energy, and the snubber capacitor 91 is charged to a polarity opposite to the polarity previously charged. That is, the snubber capacitor 91 is reverse-charged by the amount of energy stored in the wiring inductance 81. After that, the energy is returned to the snubber wiring inductance 81 on the path I, and is repetitively oscillated with the path H.
  • the magnitude of the current at the start of the oscillation is almost the same as the load current, and causes an increase in the loss of GT 41, flywheel diode 51 and snubber diode 71.
  • diode 15 1 is connected in parallel to snubber capacitor 91. Subsequently, such an oscillating current is suppressed.
  • the energy stored in the snubber wiring inductance 81 is recovered by the recovery circuit 122 on the path C via the diode 151. Therefore, the oscillating current is suppressed, and the increase in the loss of GT041, flywheel diode 51 and snubber diode 71 is prevented.
  • diodes (151 to 154) connected in parallel to snubber capacitors (91 to 94). This is because the effect of suppressing the oscillating current is greatly reduced when the wiring inductance of the diode 151 is increased. In order to reduce the wiring inductance, it is advantageous that the element shape is small and cooling is easy. Therefore, it is preferable to use a diode using a semiconductor material having a wider band gap characteristic than silicon as a substrate.
  • an overvoltage or an oscillating voltage applied to a semiconductor element used in a power converter can be suppressed. For this reason, high output and high reliability of the power converter can be realized. Further, since the loss of the semiconductor element is reduced, the conversion efficiency of the power conversion device is improved.

Landscapes

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Description

明 細 書
電力変換装置 技術分野
本発明は、 半導体素子が用いられる電力変換装置に関する。 背景技術
近年、 電力変換装置の小型化および高効率化の要求から、 半導体スィ ツチ素子の高耐圧 ' 大電流化が望まれ、 絶縁ゲー 卜バイポーラ 卜ランジ スタ （以下 I G B Tと記す） では 3.3 1^ ー 1 . 2 1< ， ゲー トターン オフサイ リスタ （以下 GT Oと記す） では 6 k V - 6 k Aのような大容 量素子が開発されている。
第 5図は、 半導体スィツチとして GT Oを用いた従来の単相ィ ンバー タを示す。 このインバータは、 G T O (4 1， 4 2 , 4 3 , 4 4 ) をそ れぞれ交互にオン， オフ動作させながら、 直流電源 1 から負荷 1 0に交 流電力を供給する。 この時、 配線インダクタ ンス 2 , アノー ドリアク 卜 ル （ 3 1， 3 2 , 3 3， 3 4 ) に蓄積されたエネルギーは、 GT Oをォ フした時、 G T 0に過 ¾圧として印加される。
このため、 一般的には過電圧を抑制するスナバ回路が設けられる。 第 5図においては、 スナバダイオー ド （ 7 1， 7 2， 7 3， 7 4 ) とスナ バコンデンサ（ 9 1， 9 2， 9 3， 9 4 ) 及びアノー ドリアク トル（ 3 1 , 3 2 , 3 3， 3 4 ) とスナバコンデンサ （ 9 1 , 9 2 , 9 3， 9 4 ) の エネルギーの回収回路 （ 1 2 1， 1 2 2 , 1 2 3 , 1 24 ) がダイォー ド （ 1 1 1， 1 1 2， 1 1 3 , 1 1 4 ) を介して直列に接続される。 そ の結果、 GT Oのターンオフ波形は第 6図に示すようなものとなる。 このようなインバータの最大出力は、 通電条件と素子の損失特性及び 冷却条件等から定格運転時の最大遮断電流が決められ、 それに対して事 故保護時の最大遮断電流が素子の定格可制御電流の範囲で決められる。 一方、 電圧的には、 事故時の電流を遮断したときに発生する過渡的な 跳上リ電圧が素子の定格耐電圧を超えないように、 スナバ回路と電源電 圧が決められる。 その結果、 電源電圧を素子耐圧の 2分の 1近くまで下 げて使用されているのが現状である。
このようなことから、 スナバダイオー ド， スナバコンデンサ， スナバ 抵抗からなるスナバ回路を主スィッチ素子に並列接続したものにおいて、 そのスナバコンデンサに定電圧ダイォー ドを並列接続して、 過電圧を抑 制する方法 （特開平 7— 3733号） も提案されている。
第 8図に、 半導体素子の耐電圧と動作損失の関係の一例を示す。 素子 の耐電圧を高くすると、 半導体ウェハの厚みを増す必要が生じオン電圧 が上昇する。 このため耐電圧に比例してオン定常損失が増大する。 一方、 スイ ッチング損失は、 使用する電圧とターンオフ時のテール電流 （第 6 図参照） がともに大きくなるので、 ほぼ耐電圧の 2乗に比例して増加す る。 スィツチング損失とオン定常損失の大小関係は通電条件によって異 なってくるが、 このような損失増加の防止並びに冷却を容易にするため、 素子の高耐圧化には素子面積及びパッケージの大型化、 並びに冷却能力 の増強等が伴う。
しかしながら、 上記従来技術においては、 事故保護時の過渡的な跳上 り電圧が大きいためにせつかく高耐压化した素子耐圧の 2分の 1近くま で電源電圧を下げる必要が生じる。 このため変換装置が大型化する割に は十分大きな変換出力が得られない。
また、 跳上り電圧を抑制するスナバ回路を実装した場合、 必ずそこに 配線のィンダクタンス （ 8 1， 8 2 , 8 3 , 8 4 ) が生じる。 そこに蓄 積されるエネルギーは、 結局は主スィ ッチ素子の G T O (4 1 , 4 2， 4 3 , 4 4 ) とフライホイルダイォ一 ド （ 5 1 , 5 2 , 5 3 , 54 ) 及 びスナバダイオー ド （ 7 1 , 7 2 , 7 3 , 7 4 ) で消費される。 さらに この時流れる電流は、 スナバ配線のインダクタンス （ 8 1， 8 2， 8 3 , 8 4 ) とスナバダイオー ド （ 7 1， 7 2 , 7 3 , 7 4 ) の寄生容量また はスナバコンデンサ （ 9 1， 9 2， 9 3， 9 4 ) で共振し、 GT O (4 1， 4 2， 4 3 , 4 4 ) やスナバダイオー ド （ 7 1 , 7 2， 7 3， 7 4 ) に過大な電圧となって印加されたり、 素子損失の増大を招き、 素 子破壊の原因となる。
本発明は、 電力変換装置に用いられる半導体素子に印加される過電圧 や振動電圧を抑制することによって、 電力変換装置を高出力化 · 高信頼 性化することを目的とする。 発明の開示
本発明による電力変換装置は、 少なくとも 1 個の半導体スィ ツチを有 する半導体スィッチ群を備えている。 この半導体スィ ッチ群は、 直流電 位を有する一対の直流端子に接続される。 この直流端子は、 例えば直流 電源と電力変換装置の主回路との接続部に相当する。 さらに、 本発明に よる電力変換装置における半導体スィツチまたは直流端子間には、 クラ ンプ回路が並列に接続される。 このクランプ回路により、 半導体スイ ツ チに印加される電圧が、 直流端子間の電圧よりも高く半導体スィツチの 耐電圧よりも低い電圧値でクランプされる。
本発明によれば、 半導体スィッチが、 電力変換装置の事故保護時など において、 定格運転時よりも大きな電流をターンオフしても、 半導体ス ィツチに印加される跳上リ電圧が半導体スィツチの耐電圧よリも低い電 圧値でクランプされる。 このため、 半導体スィッチの耐電圧を低減でき るので、 半導体スィ ッチの損失が低減できる。 または、 電力変換装置の 電源電圧を高くすることが可能になる。 従って、 電力変換装置が高効率 化 · 高出力化される。
さらに、 本発明による電力変換装置は、 半導体スィッチと、 これに並 列接続されるスナバ回路を備える。 スナバ回路とは、 半導体スィッチに 印加される電圧の d V Z d t を抑制し、 過電圧から半導体スィ ツチを保 護するために設けられる。 本発明による電力変換装置におけるスナバ回 路は、 ダイオー ドとコンデンサとの直列接続回路を有している。 さらに, このスナバ回路におけるダイォ一 ドまたはコンデンサ、 すなわちスナバ ダイォー ドまたはスナバコンデンサに並列に、 バン ドキヤップがシリコ ンよりも広い半導体基板を有するダイォー ドが接続される。
バン ドキヤップがシリコンよりも広い半導体基板を有するダイォ一 ド は、 シリコンの半導体基板を有するダイォー ドょりも小型化されるので. スナバ回路に接続しても配線のィンダクタンスが増加しない。 従って、 スナバ回路内に蓄積される電磁気的エネルギーは増加せず、 しかもその エネルギーがこのダイオー ドによって消费される。 このため、 スナバ回 路において発生する、 電圧 · 電流振動が抑制される。 図面の簡単な説明
第 1 図は、 本発明の実施例である単相ィンバータである。
第 2図は、 G T 0のターンオフ波形である。
第 3図は、 本発明によるスナバ回路である。
第 4図は、 本発明による他のスナバ回路である。 第 5図は、 従来の単相インバータである。
第 6図は、 従来の単相ィンバータにおいてターンオフするときの電流 及び電圧の波形である。
第 7図は、 スナバ回路の動作を説明するための図である。
第 8図は、 半導体素子の損失と耐電圧の関係である。
第 9図は、 本発明の他の実施例である単相ィンバータである。
第 1 0図は、 本発明の他の実施例である単相インバータである。
第 1 1 図は、 本発明によるチヨツバ回路である。
第 1 2図は、 本発明による他のチヨッパ回路である。
第 1 3図は、 本発明による他のチヨツバ回路である。
第 1 4図 （ a)， （ b)， ( c ) は、 本発明によるクランプ回路である。 発明を実施するための最良の形態
第 1 図は、 本発明の実施例である単相インバータである。 第 5図の従 来技術と同じ構成部分には同一参照符号を付している。 第 1 図において. 1 は直流電源、 2は主回路配線のインダクタンス、 3 1〜 3 4はァノー ドリアク トル、 4 1 〜4 4は主スィ ッチの GT〇、 5 1〜 54はフライ ホイルダイオー ド、 6 】 〜 6 4はその配線インダクタンス、 7 1〜 7 4 はスナバダイオー ド、 8 1 〜 8 4はスナバ回路の配線インダクタンス、 9 1 〜 9 4はスナバコンデンサ、 1 0は負荷のモータ、 1 1 1〜】 1 4 はダイオー ド、 1 2 1 〜 1 24はスナバエネルギーの回収回路、 1 3 1 〜 1 3 4はクランプ回路であるアバランシエダィォ一 ドである。
単相ィンバータは、 例えば主スィツチの G T 0 1 と 4 4 をオン動作 させることにより、 直流電源 1 一配線インダクタンス 2—アノー ドリア ク 卜ソレ 3 1 — G T 04 1 —負荷 1 0— GT 04 4—アノー ドリアク 卜ル 34の経路で、 直流電源 1 から負荷 1 0に電力を供給する。 この状態で G T 04 1 をオフ動作させると、 そこに流れていた電流がスナバダイォ ー ド 7 1—スナバ配線インダクタンス 8 1—スナバコンデンサ 9 1 を介 して流れ、 スナパコンデンサ 9 1 の充電電圧が直流電源 1の電圧以上に なることで、 直流電源 1 からの電力の供給が止まる。 一方、 負荷 1 0に 流れる電流は、 負荷 1 0のエネルギーで G T 04 4—アノー リアク 卜 ル 3 4—アノー ドリアク トル 3 2—フライホイルダイオー ド 5 2の経路 で流れ続ける。 このターンオフ動作時、 アノー ドリアク 卜ル 3 1 に蓄積 されていたエネルギーは、 ダイオー ド 7 1， 1 1 1 を介して回収回路 1 2 1 に回収され、 生回路の配線ィンダクタンス 2に蓄積されていたェ ネルギ一は、 スナバコンデンサ 9 1 に蓄積される。 このため、 G T O 4 1 に直流電源 1 の電圧以上の跳上り電圧が印加される。
第 2図は、 GT 04 1 のターンオフ動作時のァノ一ド電流とァノー ド 電圧の波形を示したものである。 G T 04 1 がターンオフするときのァ ノ一ド電圧は、 主回路配線ィンダクタンス 2に蓄積されていたエネルギ 一がスナバコンデンサ 9 1 に移るので、 一旦は電源電圧以上に跳ね上が る。 この跳上り電圧は、 エネルギーの移動が終了するとスナバダイォー ド 7 1 に逆電圧として印加される。 このため、 G T 04 1のアノー ド電 圧は電源電圧に戻る。
スナバコンデンサ 9 1 のエネルギーは、 通常は G T〇 4 1 が再びター ンオンしたとき、 ダイオー ド 1 1 1 一回収回路 1 2 丄 一アノー ドリアク トル 3 1 — GT 04 1の経路で回収回路 1 2 1 に回収される力、 過充電 時には、 ダイォー ド 1 1 1 一回収回路 1 2 1 —主回路配線ィンダクタン ス 2—直流電源 1 —ァノー ドリアク トル 3 2—フライホイルダイォー ド 5 2の経路で、 回収回路 1 2 1 と直流電源 1 に回収される。 本実施例のクランプ回路であるアバランシェダイオー ド （ 1 3 1 〜 1 3 4 ) の降伏電圧は、 このイ ンバータが定格出力運転時の最大跳上り 電圧程度までは電圧がクランプされないように設定されているので、 定 格出力運転時の動作波形はほとんど変わらない。 従来、 短時間の過負荷 運転や負荷 1 0の短絡の際に、 イ ンバ一タの定格出力運転時よりも大き な電流が遮断されると、 跳上り電圧が第 2図に破線で示すように過大と なる。 しかし、 本実施例では、 この時、 スナバダイオー ド 7 1 —スナバ 配線インダクタンス 8 1 —スナバコンデンサ 9 1 を介して流れていた電 流が、 ァバランシェダイオー ド 1 3 1 を介して流れ、 G T〇 4 1 に印加 される電圧をアバランシェダイォ一 ド 1 3 1 の降伏電圧にクランプする ようにしている。 従って、 G T〇 4 1 の定格耐電圧は、 それよりも僅か に高いものであればよく、 G T〇 4 1 の定格耐電圧を大幅に下げること ができるので、 素子の高耐圧化に伴う損失の増加， パッケージの大型化， 冷却の増強を避けられる。 逆に言うならば、 同一耐電圧の G T O ( 1 〜 4 4 ) を用いた場合は、 直流電源 1 の電圧を高くすることが可能とな リ、 インバータ出力を大幅に増大できる。
従来のインバータ装置においては、 事故時の保護を考慮して、 G T O の耐電圧は電源電圧のほぼ 2倍にしているが、 定格出力運転時における 最大跳上り電圧は、 G T 0の耐電圧のおよそ 2 / 3以下である。 従って、 本実施例によれば、 アバランシェダイオー ド （ 1 3 1 〜 1 3 4 ) の降伏 電圧が定格出力運転時にはクランプ動作が起きないように設定されるの で、 G T 0の耐電圧は電源電圧の 4 / 3倍（ 1 . 3倍） 程度まで低減でき る。 しかし、 跳上り電圧のクランプ電圧、 すなわちアバランシェダイォ ー ド （ 1 3 1 〜 1 3 4 ) の降伏電圧は、 G T 0の耐電圧を越えないよう にする必要がある。 このため、 G T 0の耐電圧はアバランシェダイォ一 ド （ 1 3 1 〜 1 3 4 ) の降伏電圧よりは大きく設定される。 本発明者の 検討によれば、 G T 0の耐電圧は電源電圧の 1. 5 倍程度であることが 好ましい。 さらに、 本実施例におけるアバランシェダイオー ドは、 定格 出力運転時においてはほとんど動作せず、 損失をあまり発生しない。 なお、 本実施例においては、 アバランシェダイオー ド （ 1 3 1〜 1 3 4 ) の降伏電圧が上述した定格出力運転時における最大跳上り電圧 の 9 0 %から電源電圧の 2倍程度の間であれば、 アバランシエダィォー ドが損失をあまり発生すること無く、 従来よりも （すなわち電源電圧の 2倍程度よりも） GT 0の耐電圧を低くできる。 また、 アバランシエダ ィォー ドの損失が問題にならない場合には、 アバランジェダイオー ドの 降伏電圧を、 電源電圧と上記定格出力運転時における最大跳上り電圧の 間に設定してもよい。
本実施例におけるアバランジェダイォ一 ドは、 シリコンより広いバン ドギャップ特性を有する半導体材料を基板としている。 例えばシリコン カーバイ ドを用いたアバランシエダィォ一 ドの場合は、 温度特性がシリ コンの約 1 5 0°Cに対して約 7 0 0 °Cと優れている。 このため、 電力変 換装置の動作時の冷却フィ ンの最大温度を 8 0 °Cとすると、 シリコンの 場合の約 7 0°Cに対して、 シリコン力一バイ 卜の場合は約 6 3 0°Cと、 使用できる温度範囲が約 9倍広くなる。 従って、 アバランシエダィォ一 ド （ 1 3 1〜 1 3 4 ) のチップ面積は、 フライホイルダイォ一 ド （ 5 1 〜 5 4 ) の約 1 0分の 1 以下にできる。 ノ ッケージも含めると、 ァバラ ンシェダイオード （ 1 3 1 〜 1 3 4 ) のチップ面方向の最大外形寸法は、 フライホイルダイオー ド （ 5 1 〜 5 4 ) の約 1ノ 2以下になる。
このように、 アバランシェダイオー ドが小さくなるので、 主スィッチ の GT O ( 4 1 〜4 4 ) 又はフライホイルダイオー ド （ 5 1 〜 5 4 ) の 冷却フィ ンに一緒に取り付けられる。 そのため、 インバータ装置を小型 化できる。 さらに、 フライホイルダイオー ド （ 5 1〜 5 4 ) を取り付け たときの配線インダクタンスを極小化でき、 その配線インダクタンスに 電流が流れることによって生じる跳上り電圧も低滅できる。
なお、 アバランシェダイオー ド （ 1 3 】 〜 1 3 4 ) の取付けは、 フラ ィホイルダイオー ド （ 5 1〜 5 4 ) に隣接させるのが好ましい。 これは、 GT O ( 5 1 〜 5 4 ) に隣接して接続した場合に対して、 アバランシェ ダイオー ド （ 1 3 1 〜 1 3 4 ) の素子損失の点で有利なためである。 す なわち第 1 図の場合、 フライホイルダイォ一 ド （ 5 1 〜 5 4 ) に電流が 流れたとき配線インダクタンス （ 6 1 〜 6 4 ) に生じる跳上り電圧によ リ、 G T O(4 1 〜 4 4 )のアノー ド一力ソ一 ド間に高い電圧が印加され る。 従って、 もし G T 0側にアバランシェダイオー ド（ 1 3 1〜 1 3 4 ) を接続しておく と、 アバランシエダィォー ドはフライホイルダイォー ド
( 5 1〜 5 4 ) の電流を一部分担するので、 その素子損失が増加する。 その結果、 大きなアバランシェダイオー ド （ 1 3 1 〜 1 3 4 ) と冷却が 必要となり、 装置の大型化とコス トアップにつながる。 本実施例におい ては、 このような不都合は起きない。
第 1 図においては、 フライホイルダイオー ド （ 5 1〜 5 4 ) と配線ィ ンダクタンス （ 3 1 〜 3 4 ) の接続点にアノー ドリアク 卜ル （ 3 1〜
3 4 ) が接続されているので、 フライホイルダイォー ド （ 5 〜 5 4 ) に電流が流れたときに配線インダクタンス （ 6 1 〜 6 4 ) に発生する跳 上り電圧が抑制される。 従って、 アバランシェダイオー ド （ 1 3 1 〜
1 3 4 ) の接続位置が G T O (4 1 〜4 4 ) 側、 フライホイルダイォー ド （ 5 1 〜 5 4 ) 側の何れの場合でも実用上問題は無い。
第 9図は、 本発明の他の実施例である電力変換装置である。 第 1 図と の違いは、 生回路配線ィ ンダクタンス 2を介して接続する直流電源 1 の 電力変換装置への接続点間にのみ、 アバランシエダィォー ド 1 3 5を接 続した点である。 本実施例によっても、 配線インダクタンス 2に蓄積さ れたエネルギーによって発生する跳上り電圧をアバランシェダイオー ド 1 3 5の降伏電圧に抑制できるので、 前実施例と同様な効果が得られる。 第 1 0図は、 第 9図の実施例の変形例である電力変換装置である。 大 容量の電力変換装置になると、 直流電源 1 から変換装置への主回路配線 を複数化する場合がある。 その場合は、 直流電源 1 から各々の配線イン ダクタンス （ 2 1， 2 2 ) を介して接続する変換装置への接続点間に、 各々アバランシェダイオード （ 1 3 5， 1 3 6 ) を接続することにより、 第 9図の実施例と同様な効果が得られる。
第 1 1 図は、 本発明によるチヨッパ回路である。 図において、 4は G T O、 5はフライホイルダイオー ド、 7はスナバダイオード、 9はス ナバコンデンサ、 1 2 5はスナバ抵抗、 1 3 1 はアバランシェダイォ一 ドである。 このようなチヨッパ回路では、 G丁 0 4 をオンすることによ り、 配線イ ンダクタンス 2 を介して直流電源 1 から直流電力が負荷 1 0 に供給される。 G T 0 4がオフするときはスナバコンデンサ 9が充電さ れ、 その電圧が直流電源 1 の電圧を超えることで、 負荷 1 0への電力の 供給が止まる。 これら一連の G T O 4のスイッチング動作は、 前述した インバ一タの場合と同様である。 従ってこのような回路においても、 G T 0 4にアバランシエダィォー ド 1 3 1 を逆並列に接続することによ り、 前述した各実施例と同様な効果が得られる。
第 1 2図は、 第 1 1 図の実施例の変形例であるチヨツバ回路である。 第 1 1 図との違いは、 クランプ回路であるァパランシェダイオー ド 1 3 5の接続点である。 本実施例においても、 前述の各実施例と同様な 効果が得られる。
第 1 3図は、 本発明による 3 レベルインバータの実施例である。 図に おいて、 4 5〜4 8は 1 〇 8丁、 1 2 5〜 1 2 8はスナバ抵抗、 1 1 5，
1 1 6はクランプダイオー ドである。 このような 3 レベルインバータで は、 それぞれの直流電源 1 1 , 1 2に並列に、 アバランシェダイオー ド
1 3 5 , 1 3 6 を接続することにより、 前述した実施例と同様な効果が 得られる。
本発明によるクランプ回路の変形例を第 1 4図に示す。
第 1 4図（ a )は、 アバランシェダイオー ド 1 3 7 とコンデンサ 1 6に よるクランプ回路の例である。 先述のアバランシェダイオー ド （ 1 3 5 , 1 3 6 ) との違いは、 アバランジェダイオー ド 1 3 7の降伏電圧を低く できる点である。 すなわち、 アバランシェダイオード 1 3 7の降伏電圧 を、 電力変換装置の定格運転における最大の跳上り電圧より低く しても その差がコンデンサ 1 6に充電される。 その後は、 電力変換装置が定格 運転をしている範囲においては充電されず、 過負荷運転時や過電流保護 時に発生する過電圧に対しては、 前述と同様なクランプ作用が働く。 従 つて、 本クランプ回路によれば、 アバランシェダイオー ド I 3 7の損失 を低減することができる。
なお、 第 1 4図 （ a ) に破線で示しているのは、 コンデンサ 1 6の放 電回路 1 8である。 この放電回路 1 8は、 過負荷運転時や過電流保護時 に過充電されたり、 電力変換装置が停止した時にコンデンサ 1 6の電荷 を放電するためのもので、 電力変換装置の動作周波数より 1 0倍以上大 きな放電時定数が選ばれる。 このような大きな時定数により、 電力変換 装置が定格運転をしている時にはこのクランプ回路は、 動作しないので 損失を発生しない。 従って、 クランプ回路が小型化すると共に、 電力変 換装置の変換効率が低下しない。
第 1 4図 （ b ) は、 ダイオー ド 1 7 とコンデンサ 1 6のクランプ回路 の例である。 このようなクランプ回路を用いても、 アバランジェダイォ ー ド （ 1 3 5， 1 3 6 ) と同様な効果が得られる。 すなわち、 コンデン サ 1 6は、 初期においては電源電圧に充電されるが、 電力変換装置が運 転し始めると定格運転における最大の跳上リ電圧まで充電される。 その 後は、 電力変換装置が定格運転をしている範囲においては充電されず、 過負荷運転時や過電流保護時に発生する過電圧の時にのみクランプ作用 が働く。 このように過負荷運転時や過電流保護時のみ動作させることに より、 ここに用いるコンデンサ 1 6は電解コンデンサで対応できるので、 小さなクランプ回路が実現できる。 なお、 破線で示しているコンデンサ
1 6の放電回路 1 8は、 第 1 4図 （ b ) のクランプ回路と同様にコンデ ンサ 1 6の電荷を放電するためのものであり、 動作周波数より十分大き な放電時定数が選ばれる。
第 1 4図 （ c ) は、 第 1 4図 （ b ) のダイオー ド 1 7 をアバランシェ ダイオー ド 1 3 8に変えた例である。 通常、 過負荷運転は短時間で終了 するカ^ その時間によってはコンデンサ 1 6の電圧が大きくなるので、 それを抑えるためにコンデンサ 1 6の容量を大きくする必要が生じてく る。 アバランシェダイオー ド 1 3 8を用いると、 電源電圧とコンデンサ
1 6の充電電圧の差が所定の電圧以上になるとき、 アバランシェダイォ — ド 1 3 8を介して放電が起きる。 すなわち、 過負荷運転時や過電流保 護時に発生する過電圧を吸収することによって蓄積されたコンデンサ
1 6の電荷の放電が早くなる。 このため、 コンデンサ 1 6の容量を大き くする必要がなく、 小さなクランプ回路が実現できる。
第 3図および第 4図は本発明の他の実施例である。 第 3図の実施例で は、 スナバダイォー ド （ 7 1 〜 7 4 ) にその耐電圧よりも低い降伏電圧 のアバランシェダイオー ド （ 1 4 1〜 1 4 4 ) が並列接続される。 第 4 図の実施例では、 スナバコンデンサ（ 9 1 〜 9 4 ) にダイオー ド（ 1 5 1 〜 1 5 4 ) が並列接続される。 これらにより、 スナバ回路に生じる電流 • 電圧振動が抑制される。 その振動現象を図 7 を用いて説明する。
第 7図において、 A〜Gは電流経路を示す。 負荷 1 0から経路 Aで流 れていた電流は、 G T O 4 2のオフにより経路 Bに変わり、 スナバコン デンサ 9 2 を充電する。 また、 スナバコンデンサ 9 2が直流電源 1 の電 圧以上に充電される一方、 経路 Cでスナバコンデンサ 9 1 の電荷が放電 される。 スナバコンデンサ 9 1 の電荷の放電後、 電流は経路 Dに移り、 やがて経路 Eに落ち着く。
このような回路動作の中で、 2つの共振振動が発生する。 1つは、 経 路 Bの電流終了後に発生する経路 F， Gである。 経路 Bの電流が終了す るとき、 スナバダイォー ド 7 2にはそれまで流れていた電流とは反対方 向のリカバリ電流が流れ、 そのリカバリ電流によりスナバ配線インダク タンス 8 2にエネルギーが蓄積される。 このエネルギーは、 スナバダイ オー ド 7 2で消費されるしかなく、 過電圧として印加されてスナバダイ オー ド 7 2 を破壊する怖れがある。 また、 スナバダイオー ド 7 2が破壊 されない場合でも、 スナバダイォー ド 7 2の寄生容量とスナバ配線ィン ダクタンス 8 2によリ共振振動が発生する。 この振動周波数は数 M H z と高速であり、 大きな電圧変化を引き起こされる。 このような電圧変化 が、 電力変換装置の制御部へのノイズ源となって、 装置の誤動作の原因 になる。
第 3図のスナパダイオー ド （ 7 1〜 7 4 ) に、 その耐電圧よリも低い 降伏電圧のアバランシェダイオー ド （ 1 4 1〜 1 4 4 ) を並列接続する と、 このような振動電圧が抑制される。 即ち、 スナバ配線インダクタン ス 8 2に蓄積されたエネルギーにより、 スナバダイオー ド 7 2に印加さ れる電圧がァバランシェダイオー ド （ 1 4 1 〜 1 4 4 ) の降伏電圧を超 えると、 印加電圧はそこでクランプされる。 同時にそこでエネルギーの 消費も行われるので、 共振振動が抑制される。
なお、 シリコンのアバランシェダイォー ドを用いた場合は、 素子が大 きくなるので実装するときの配線ィンダクタンスがどうしても大きくな る。 そのため振動電圧を抑制する効果が大幅に低減する場合がある。 第 3図の実施例におけるアバランシェダイオー ド （ 1 4 1 〜 1 4 4 ) は、 シリコンより広いバン ドギヤップ特性を有する半導体材料を基板として いる。 このため、 チップ面積をスナバダイオー ド （ 7 1 〜 7 4 ) の約 1 0分の 1以下にすることが可能であり、 スナバダイオー ド （ 7 1 〜 7 4 ) のすぐ近くに取り付けることができる。
次に、 2つめの共振振動は、 経路 Cの電流終了後に発生する経路 Hと I である。 経路 Cの電流は、 スナバコンデンサ 9 1 の充電電荷の放電に よって終了するが、 その時点ではスナバ配線イ ンダクタンス 8 1 に電流 が流れている。 そのため、 そのエネルギーを放出するために経路 Cで電 流が流れ続け、 スナバコンデンサ 9 1 をそれ迄充電されていた極性とは 反対の極性に充電する。 即ち、 配線インダクタンス 8 1 に蓄積されてい たエネルギー分だけスナバコンデンサ 9 1 を逆充電する。 その後、 その エネルギーが経路 I でスナバ配線インダクタンス 8 1 に戻され、 経路 H との間で振動的に繰返される。 この振動開始時の電流の大きさは、 負荷 電流とほぼ同じ大きなものであり、 G T〇 4 1 ， フライホイルダイォー ド 5 1及びスナバダイオー ド 7 1 の損失増大の原因となる。
第 4図のように、 スナバコンデンサ 9 1 にダイオー ド 1 5 1 を並列接 続すると、 このような振動電流が抑制される。 第 4図において、 スナバ 配線ィンダクタンス 8 1 に蓄積されていたエネルギ一は、 ダイオー ド 1 5 1 を介して経路 Cで回収回路 1 2 1 に回収される。 このため振動電 流が抑制されると共に、 G T 0 4 1 , フライホイルダイオード 5 1及び スナバダイオー ド 7 1 の損失の増大が防止される。
なおここでも、 スナバコンデンサ （ 9 1 〜 9 4 ) に並列接続するダイ オー ド （ 1 5 1 〜 1 5 4 ) の実装が大切である。 ダイオー ド 1 5 1 の配 線ィンダクタンスが大きくなると、 振動電流の抑制効果が大幅に低減す るためである。 配線インダクタンスを小さくする上では、 素子形状が小 さく冷却が容易なことは有利である。 従って、 これでもシリコンより広 いバン ドギャップ特性を有する半導体材料を基板とするダイオー ドを用 いることが好ましい。
以上、 本発明の電力変換装置としてインバータへの適用例を主体に説 明してきた力；、 コンバータの場合におけるスィ ツチング動作に伴う跳上 り電圧に関しても、 本発明により同様な効果が得られることはいうまで ない。
以上詳述したように、 本発明によれば、 電力変換装置に用いられる半 導体素子に印加される過電圧や振動電圧が抑制できる。 このため、 電力 変換装置の高出力化及び高信頼性化が可能になる。 また、 半導体素子の 損失が低減されるので、 電力変換装置の変換効率が向上する。

Claims

請 求 の 範 囲
1 . 少なく とも 1個の半導体スィツチを有する半導体スィ ツチ群と、 半導体スィツチ群と電気的に接続される一対の直流端子と、 を備え、
クランプ回路が前記半導体スィツチに並列に接続され、
前記半導体スィ ツチに印加される電圧が、 直流端子間の電圧よりも高 く半導体スィツチの耐電圧よりも低い電圧値でクランプされることを特 徴とする電力変換装置。
2 . 請求項 1 による電力変換装置において、 該電力変換装置の定格出力 運転中は前記半導体スィ ツチに印加される電圧がクランプされないこと を特徴とする電力変換装置。
3 . 請求項 2による電力変換装置において、 前記半導体スィッチの耐電 圧が、 直流端子間電圧の 1 . 5 倍以上かつ 2倍よりも低いことを特徴と する電力変換装置。
4 . 請求項 1 による電力変換装置において、 前記クランプ回路が、 少な く ともダイォ一 ドを有する回路であることを特徴とする電力変換装置。
5 . 請求項 4による電力変換装置において、 前記ダイオー ドがアバラン シヱダイオー ドであることを特徴とする電力変換装置。
6 . 請求項 5による ¾力変換装置において、 前記アバランシエダィォー ドが、 シリコンよりも広いバン ドギヤップを有する半導体基板を有する ことを特徴とする電力変換装置。
7 . 請求項 6による電力変換装置において、 前記半導体基板がシリコン カーバイ ドであることを特徴とする電力変換装置。
8 . 請求項 6による電力変換装置において、 さらに前記半導体スィッチ にフライホイルダイォー ドが接続され、 かつアバランシェダイォ一 ドの ウェハ面積が、 該フライホイルダイォ一 ドの 1 0分の 1以下であること を特徴とする電力変換装置。
9 . 請求項 6による電力変換装置において、 さらに前記半導体スィッチ にフライホイルダイォー ドが接続され、 かつアバランシェダイオー ドの 外形寸法が該フライホイルダイォー ドの 2分の 1以下であることを特徴 とする電力変換装置。
1 0 . 少なく とも 1個の半導体スィ ツチを有する半導体スィツチ群と、 半導体スィツチ群と電気的に接続される一対の直流端子と、 を備え、
クランプ回路が前記直流端子間に接続され、
前記半導体スィツチに印加される電圧が、 直流端子間の電圧よりも高 く半導体スィツチの耐電圧よりも低い電圧値でクランプされることを特 徴とする電力変換装置。
1 1 . 請求項 1 0による電力変換装置において、 該電力変換装置の定格 出力運転中は前記半導体スィツチに印加される電圧がクランプされない ことを特徴とする電力変換装置。
1 2 . 請求項 1 1 による電力変換装置において、 前記半導体スィッチの 耐電圧が、 直流端子間電圧の 1 . 5 倍以上かつ 2倍よりも低いことを特 徴とする電力変換装置。
1 3 . 請求項 1 0による電力変換装置において、 前記クランプ回路が、 少なく ともダイオー ドを有する回路であることを特徴とする電力変換装 置。
1 4 . 請求項 1 3による電力変換装置において、 前記ダイオー ドがアバ ランシェダイオー ドであることを特徴とする電力変換装置。
1 5 . 請求項 1 4による電力変換装置において、 前記アバランシェダイ ォー ドが、 シリコンよりも広いバンドギャップを有する半導体基板を有 することを特徴とする電力変換装置。
1 6 . 請求項 1 5による電力変換装置において、 前記半導体基板がシリ コンカーバイ ドであることを特徴とする電力変換装置。
1 7 . 半導体スィ ツチと、
半導体スィツチに並列に接続される、 ダイォー ドとコンデンサとが直 列接続を有するスナバ回路と、
を備え、
前記スナバ回路のダイォー ドの耐電圧よりも低い降伏電圧を有し、 バ ン ドギヤップがシリコンよりも広い半導体基板を有するダイォー ドが、 前記スナバ回路のダイォ一 ドと並列に接続されることを特徴とする電力 変換装置。
1 8 . 請求項 1 7による電力変換装置において、 前記バンドギャップが シリコンよりも広い半導体基板を有するダイォー ドのウェハ面積が、 前 記スナバ回路のダイォー ドの 1 0分の 1以下であることを特徴とする電 力変換装置。
1 9 . 請求項 1 7による電力変換装置において、 前記バン ドギャップが シリコンよりも広い半導体基板を有するダイォ一 ドの外形寸法が前記ス ナバ回路のダイオー ドの 2分の 1以下であることを特徴とする電力変換 装置。
2 0 . 請求項 1 7による電力変換装置において、 前記半導体基板がシリ コンカーバイ ドであることを特徴とする電力変換装置。
2 1 . 半導体スィ ツチと、
半導体スィツチに並列に接続される、 ダイオー ドとコンデンサとが直 列接続を有するスナバ回路と、 を備え、
バン ドギャップがシリコンよりも広い半導体基板を有するダイオー ド が、 前記コンデンサと並列に接続されることを特徴とする電力変換装置。
2 2 . 請求項 2 1 による電力変換装置において、 前記半導体基板がシリ コンカーバイ ドであることを特徴とする電力変換装置。
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