WO1997008563A1 - Circuit de correction de temporisation pour dispositif de test de semi-conducteur - Google Patents

Circuit de correction de temporisation pour dispositif de test de semi-conducteur Download PDF

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Shinichi Hashimoto
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    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/31903—Tester hardware, i.e. output processing circuits tester configuration
    • G01R31/31908—Tester set-up, e.g. configuring the tester to the device under test [DUT], down loading test patterns
    • G01R31/3191—Calibration

Definitions

  • the present invention in a semiconductor test apparatus, when a plurality of stations for mounting a device to be measured are provided and measurement is performed simultaneously, the timing of a signal given to each device to be measured is corrected and the phase is corrected.
  • the present invention relates to a delay correction circuit for semiconductor test equipment. Background art
  • a timing correction circuit is provided for each station to correct the difference between the applied timings so that the phases are aligned at the device terminals to be measured.
  • FIG. 3 shows an example of a delay correction circuit in a conventional semiconductor test device.
  • the timing correction unit 10 is usually provided for each pin, and has # 1, # 2, ••• #n.
  • the output signal is taken as output signal 61 for station 1 and output signal 62 for station 2.
  • Applied waveforms to be applied to the stations 1 and 21 and the stations 2 and 22 are generated by the waveform controller 11.
  • a signal as to whether or not to apply this waveform from the driver terminal is generated by the waveform output control unit 12.
  • Each station The waveform output control signals 51 and 52 for the flip-flop are timed by the timing clock 50 in the flip-flop 13 and are output as signals 53 and 54. Retrieved.
  • the signal from the waveform control unit 11 is ANDed with the signal 53 at the AND gate 14 to be a signal for the station 1.
  • the signal from the waveform control unit 11 is ANDed with the signal 54 at the AND gate 15 to be a signal for the station 2.
  • the above-mentioned flip-flop may be constituted by an edge-type flip-flop or a latch-type flip-flop.
  • the waveform generated by the waveform control unit 11 has a different phase for each pin. This is because the waveform to be given to the device under test is complicated, and this waveform control section 11 is composed of a large number of gates. Therefore, the accumulated value of each delay time is calculated for each pin. Because they are different.
  • the timing correction section 10 is provided with variable delay elements (16, 17) to correct the difference between the pins. Furthermore, the difference in the delay time is also slightly generated between Station 1 and Station 2. This is mainly due to cable length differences. For this reason, a variable delay element is provided for each station.
  • the variable delay element 16 for the station 1 covers the above two types of delay time.
  • the variable delay element 17 for the station 2 covers the above two types of delay time.
  • variable range attributable to the delay time difference of station 1 is A1
  • variable range attributable to the delay time difference of station 2 is A2
  • variable range attributable to the delay time difference of the waveform control unit is A2.
  • each delay element is constituted by the sum of the common correction unit and the correction unit for each station.
  • FIG. 4 is a timing chart for explaining the operation of the conventional example.
  • the output of the waveform control unit 11 in the timing correction unit (# 1) is at a position delayed by T15 from the timing clock 50.
  • the output of the waveform control unit 11 in the timing correction unit (#n) is at a position delayed by T25 from the timing clock 50.
  • the delay element 16 in the timing correction unit (# 1) is expected in consideration of the delay time of the time T 11.
  • Output 6 1 is adjusted to T 13.
  • the delay element in the timing correction unit (# 1) is anticipated with a delay time of T12.
  • the output 62 of 17 is adjusted to T14.
  • the delay element 16 in the timing correction section (#n) is expected in consideration of the delay time T 21.
  • Output 6 1 is adjusted to T 2 3.
  • the delay in the timing correction unit (#n) is anticipated by taking into account the delay time of the time T22.
  • the output 62 of the extension element 17 is adjusted to T24.
  • the value of the above common correction section (difference between T15 and T25) accounts for a considerably large percentage, and the correction section (T11, T12, ⁇ ) for each station described above. 21 and ⁇ 22) account for a small percentage. Therefore, in the timing correction unit 10, there is a delay correction circuit having a circuit size almost twice that of the common correction unit. Therefore, the circuit scale is large and the power consumption is also large.
  • the present invention has been made in view of the above-described problems of the conventional technology, and has been made in consideration of the above-described problem.
  • a timing correction circuit configured separately between stations is provided. It is an object of the present invention to provide a delay correction circuit for a semiconductor test device in which a section is configured of a common correction circuit and a correction circuit for each station, and the circuit scale is reduced and power consumption is reduced. Disclosure of the invention
  • a waveform control unit for outputting a signal of an applied waveform first.
  • a variable delay element for correcting a phase difference caused by a portion common to each station.
  • a flip-flop group that forms an interleave by the waveform control signal is provided at a stage subsequent to the waveform output control unit that generates a signal as to whether or not to apply the signal for each station.
  • a gate group for synthesizing each element of the interleave by the output signal of the variable delay element is provided.
  • a delay correction circuit for a semiconductor test device is configured by providing the above for all stations.
  • the waveform output control signal is interleaved by the output signal of the waveform control unit, and the applied waveforms are synthesized after passing through the common correction circuit including the variable delay element. After that, the phase difference caused by each station is corrected by a variable delay circuit for each station and output. For this reason, regarding the circuit scale of the timing correction unit, it is not necessary to prepare this common correction circuit unit by the number of stations, but only one circuit. . Therefore, the circuit scale can be greatly reduced.
  • FIG. 1 is a block diagram showing one embodiment of the present invention.
  • FIG. 2 is a timing chart showing the operation of the timing correction unit according to the present invention.
  • FIG. 3 shows an example of a delay correction circuit in a conventional semiconductor test apparatus.
  • FIG. 4 is a timing chart illustrating the operation of the conventional example.
  • FIG. 1 is a block diagram showing one embodiment of the present invention.
  • the outputs (53, 54) output from the waveform output control section 12 and timed by the flip-flop 13 are output from the waveform control section 11 Using the generated waveform generation clock, a flip-flop (221, 22) is provided and latched.
  • the number of latches prepared is two in this embodiment, and two-phase in-and-leaves are performed.
  • the flip-flop 200 alternately outputs a binary state for each clock input.
  • the output clock from the waveform control section 11 is selected by these two values, and the flip-flop 2 2 1 and the flip-flop are selected.
  • the flip-flops 22 1 and 22 2 alternately latch and hold input data.
  • the signal from the waveform control unit 11 is delayed by providing a variable delay element 100.
  • This variable delay is set to a value that covers the difference due to the common correction factor.
  • the data is retained by the flip-flops (221, 222) even after the lapse of time by the variable delay element 100, and finally the gate 41 1 and gate 4 1 2 combine the waveforms supplied to each station.
  • the flip-flop 300 alternately generates a binary state corresponding to a two-phase interleave. Then, the first phase is selected by the gate 311, the second phase is selected by the gate 321, and both select signals are logically ORed by the gate 331.
  • the output signal of the gate 4 11 1 is provided with a variable delay element 4 2 1, and is used as an output for the station 1.
  • the variable amount of the variable delay element 421 is set to a value that covers the variable range caused by the delay time difference of the station 1. This corresponds to the variable range A 1 described above.
  • the output signal of the gate 4 12 is provided with a variable delay element 4 2 2 and used as an output for the station 2.
  • the variable amount of the variable delay element 422 is set to a value that covers a variable range caused by the delay time difference of the station 2. This corresponds to the variable range A2 described above.
  • FIG. 2 is a time chart showing the operation of the timing correction unit according to the present invention.
  • the delay time of the variable delay circuit 100 is indicated by T 100, and the delay time of the output 61 by the variable delay circuit 42 1 for the station 1 is indicated by T 4 21
  • the delay time of the output 62 by the variable delay circuit 422 for the section 2 is indicated by T422.
  • variable delay element 421 is set to the station 1. It can be configured with a small value that corrects only the time difference caused by The variable amount of the extension element 422 can be constituted by a minute value for correcting only the time difference caused by the station 2. Further, the variable delay element 100 is a common correction circuit, and a force constituted by a considerably large value due to the delay time difference of the waveform control unit is provided. Just do it. Therefore, comparing the circuit size SS, the conventional timing correction circuit
  • the circuit scale can be greatly reduced. Even if the number of stations reaches an arbitrary value of n, only one common correction circuit is required, and the overall circuit size is reduced.
  • the interleave is composed of two phases.
  • the number of latches to be prepared is determined by the minimum clock generation interval generated by the waveform control unit. It is determined in relation to the maximum delay amount of the variable delay element 100.
  • the number of flip-flops (221, 222) for the latch may be increased to constitute a multi-phase in-and-out sleeve.
  • the present invention is configured as described above, the following effects can be obtained.
  • the timing correction unit which was configured separately for each station, is replaced with a common correction circuit and a correction circuit for each station. And a delay correction circuit for semiconductor test equipment with reduced power consumption.

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Description

明 細 書 半導体試験装置用遅延補正回路 技術分野
本発明は、 半導体試験装置において、 被測定デバイ スを装着するステ ーシ ョ ンを複数設けて同時に測定する場合に、 各被測定デバイ スに与え る信号のタイ ミ ングを補正し、 位相を定める、 半導体試験装置用遅延補 正回路に関する。 背景技術
一般に、 半導体試験装置では、 多数の被測定デバイ スを効率よ く 測定 処理するために、 複数のステーシ ョ ンが用いられる。 被測定デバイ スは 、 I Cソケッ トを介して、 このステーシ ョ ンと電気的にコ ンタ ク ト され 、 測定が各被測定デバイ スに対して同時に進行する。 そして、 各被測定 デバイ スに対する印加波形は、 同一の条件で与えるのが一般的である。 このため、 ステーシ ョ ン個別にタイ ミ ング補正回路を設けて、 印加タイ ミ ングの差を補正し、 各被測定デバイ ス端子で位相が揃う よう に構成し ている。
図 3 は、 従来の半導体試験装置に於ける、 遅延補正回路の例である。 タイ ミ ング補正部 1 0は、 通常ピン毎に設けられており、 # 1、 # 2、 ••• # n を有する。 各ピンに於いて、 出力信号は、 ステーシ ョ ン 1 用の出 力信号 6 1 とステ一シ ョ ン 2用の出力信号 6 2 と して取り 出される。 ス テ一シ ヨ ン 1 · 2 1 と、 ステーシ ョ ン 2 · 2 2 と に与える印加波形は、 波形制御部 1 1 で発生される。 また、 この波形を ドライバ端子から印加 するかどうかの信号は、 波形出力制御部 1 2で発生する。 各ステーシ ョ ン用の波形出力制御信号 5 1、 5 2は、 フ リ ップフロ ップ 1 3 に於いて 、 タイ ミ ング · クロ ッ ク 5 0 によ り整時され、 信号 5 3、 5 4 と して取 り出される。 そして、 当該波形制御部 1 1 からの信号は、 アン ドゲー ト 1 4 において、 信号 5 3 と論理積を取り、 ステーシ ョ ン 1 用の信号とな る。 同様に、 当該波形制御部 1 1 からの信号は、 アン ドゲー ト 1 5 にお いて、 信号 5 4 と論理積を取り、 ステーシ ョ ン 2用の信号となる。 なお 、 上記のフ リ ップフロ ップは、 エッジタイプのフ リ ップフロ ップで構成 しても良いし、 ラ ッチタイプのフ リ ップフ口 ップで構成しても良い。 一般に、 波形制御部 1 1 で発生する波形は、 ピン毎に位相が異なって いる。 これは、 被測定デバイ スに与える発生波形が複雑であるため、 こ の波形制御部 1 1 が多数のゲー トで構成されており、 このため、 各遅延 時間の累積値が、 各ピン毎に異なるためである。 このため、 タイ ミ ング 補正部 1 0 に於いては、 可変遅延素子 （ 1 6、 1 7 ) を設けて、 このピ ン毎の差を補正している。 さ らに、 遅延時間の差は、 ステーシ ョ ン 1 と ステーシ ョ ン 2 との間でも微妙に生じ る。 これは、 ケーブルの長さの相 違が主な原因で生じる。 このため、 可変遅延素子は、 ステーシ ョ ン毎に 設けている。 ステーシ ョ ン 1 用の可変遅延素子 1 6は、 上記 2種類の遅 延時間をカバーしている。 そ して、 ステーシ ョ ン 2用の可変遅延素子 1 7は、 上記 2種類の遅延時間をカバー している。
こ こで、 ステーシ ョ ン 1 の遅延時間差に起因する可変範囲を A 1 と し 、 ステーシ ョ ン 2の遅延時間差に起因する可変範囲を A 2 と し、 波形制 御部の遅延時間差に起因する可変範囲を B とする。 すると、 ステーシ ョ ン 1 用の遅延素子 1 6がカバ一すべき可変範囲 S 1 は、
S 1 = A 1 + B
となり、 ステーシ ョ ン 2用の遅延素子 1 7がカバーすべき可変範囲 S 2 は、 S 2 = A 2 + B
で表すこ とができる。 つま り、 共通補正部とステーシ ョ ン毎の補正部と の和で各遅延素子が構成されているこ とになる。
図 4は従来例の動作を説明するタイ ミ ングチ ャ ー トである。 タイ ミ ン グ補正部 （ # 1 ) に於ける波形制御部 1 1 の出力は、 タイ ミ ング · クロ ッ ク 5 0から、 T 1 5遅れた位置にある。 一方、 タイ ミ ング補正部 （ # n ) に於ける波形制御部 1 1 の出力は、 タイ ミ ング · クロ ッ ク 5 0から 、 T 2 5遅れた位置にある。
また、 ステーシ ョ ン 1 の端子 7 1 に図示の波形を発生させるためには 、 時間 T 1 1 の遅れ時間を見込んで、 タイ ミ ング補正部 （ # 1 ) に於け る遅延素子 1 6の出力 6 1 は、 T 1 3 に調整される。 次に、 ステーシ ョ ン 2の端子 7 2に全く 同じ位相で図示の波形を発生させるために、 時間 T 1 2の遅れ時間を見込んで、 タイ ミ ング補正部 （# 1 ) に於ける遅延 素子 1 7の出力 6 2は、 T 1 4 に調整される。
同様に、 ステーシ ョ ン 1 の端子 7 3 に図示の波形を発生させるために は、 時間 T 2 1 の遅れ時間を見込んで、 タイ ミ ング補正部 （# n ) に於 ける遅延素子 1 6の出力 6 1 は、 T 2 3に調整される。 次に、 ステーシ ョ ン 2の端子 7 4 に全く 同じ位相で図示の波形を発生させるために、 時 間 T 2 2の遅れ時間を見込んで、 タイ ミ ング補正部 （# n ) に於ける遅 延素子 1 7の出力 6 2は、 T 2 4 に調整される。
上記の共通補正部の値 （T 1 5 と T 2 5 との差） は、 かなり大きな割 合を占めてお り、 上記のステーシ ョ ン毎の補正部 （T 1 1、 T 1 2、 Τ 2 1、 Τ 2 2 ) は、 微少な割合を占めている。 従って、 タイ ミ ング補正 部 1 0内では、 共通補正部のほぼ 2倍の回路規模を有する遅延補正回路 が存在している。 このため、 回路規模が大き く、 消費電力も大き く なつ てし ま う。 本発明は、 上述したよ うな従来の技術が有する問題点に鑑みてなされ るものであって、 半導体試験装置の遅延補正回路に於いて、 ステーシ ョ ン間別個に構成されていたタイ ミ ング補正部を、 共通補正回路と、 ステ —シ ヨ ン毎の補正用回路の構成と し、 回路規模を縮小し、 消費電力を低 減した、 半導体試験装置用遅延補正回路を提供するものである。 発明の開示
この発明の実施例によれば、 被測定デバイ スを装着するステーシ ョ ン を複数有する半導体試験装置に於けるタイ ミ ング補正回路に於いて、 先 ず、 印加波形の信号を出力する波形制御部の後段に、 各ステーシ ョ ン共 通な部分に起因する位相差を補正する可変遅延素子を設ける。 そして、 ステーシ ョ ン毎に印加するかどうかの信号を発生する波形出力制御部の 後段に、 波形制御信号によ り イ ンタ · リ 一プを形成するフ リ ップフロ ッ プ群を設ける。 そ して、 当該可変遅延素子の出力信号によ り イ ンタ · リ 一プの各要素を合成するゲー ト群を設ける。 そして、 各ステーシ ョ ン用 のゲー ト 出力信号と、 当該可変遅延素子出力信号との論理積を とるアン ドゲー トを設ける。 そして、 当該アン ドゲー トの出力に、 各ステーシ ョ ンに起因する位相差を補正する可変遅延素子を設ける。 このよ う に、 全 ステーシ ョ ン用に以上を具備して、 半導体試験装置用遅延補正回路を構 成する。
この発明によれば、 波形出力制御信号を波形制御部の出力信号によ り イ ンタ ' リ ーブし、 可変遅延素子による共通補正回路を通過した後で各 印加波形を合成している。 その後、 各ステーシ ョ ン毎に起因する位相差 を各ステーシ ョ ン毎に可変遅延回路で補正して出力している。 このため 、 タ イ ミ ング補正部の回路規模については、 この共通補正回路部を、 ス テ一シ ョ ンの数だけ用意する必要がなく、 1 回路のみを用意すればよい 。 従って、 回路規模を大き く 低減できる。 図面の簡単な説明
図 1 は、 本発明の 1 実施例を示すブロ ッ ク図である。
図 2は、 本発明によるタイ ミ ング補正部の動作を示すタイ ムチャー ト である。
図 3は、 従来の半導体試験装置に於ける、 遅延補正回路の例である。 図 4は、 従来例の動作を説明するタイ ミ ングチ ヤ一トである。
発明を実施するための最良の形態
本発明の実施例について図面を参照して説明する。 図 1 は本発明の 1 実施例を示すブロ ッ ク図である。 図 1 に示すよ う に、 先ず、 波形出力制 御部 1 2から出力され、 フ リ ップフロ ップ 1 3で整時された出力 （ 5 3 、 5 4 ) を、 波形制御部 1 1 から出力された波形生成クロ ッ クを用いて 、 フ リ ップフロ ップ （ 2 2 1、 2 2 2 ) を設けてラ ッ チする。 こ こで用 意するラ ッチの数は、 この実施例では 2個と し、 2相のイ ン夕 · リ ーブ を行う。
フ リ ップフロ ップ 2 0 0は、 クロ ッ ク入力毎に、 2値の状態を交互に 出力する。 ゲー ト 2 1 1 とゲー ト 2 1 2では、 この 2値によ り、 波形制 御部 1 1 からの出力クロ ッ クを各々選択し、 フ リ ップフロ ップ 2 2 1 と フ リ ップフロ ップ 2 2 2 に各々 クロ ッ ク信号と して供給する。 そして、 フ リ ップフロ ップ 2 2 1 と 2 2 2 は、 交互に入力データをラ ッチし保持 する。
次に、 波形制御部 1 1 からの信号は、 可変遅延素子 1 0 0 を設けて遅 延を行う。 この可変遅延量は、 共通補正要因による差をカバーする値に 定める。 上述の、 波形制御部の遅延時間差に起因する可変範囲 Bに対応 している。 そ して、 この可変遅延素子 1 0 0による時間経過後も、 フ リ ップフロ ップ （ 2 2 1、 2 2 2 ) によ りデータは保持されてお り、 最終 的に、 ゲー ト 4 1 1 とゲー ト 4 1 2で、 各ステーシ ョ ンに対し供給する 波形を合成する。 こ こで、 フ リ ップフロ ップ 3 00は、 2相のイ ンタ ' リ ーブに対応して 2値の状態を交互に発生する。 そして、 ゲー ト 3 1 1 によ り、 1相 目 を選択し、 ゲー ト 3 2 1 によ り 2相目 を選択し、 オアゲ ー ト 3 3 1 によ り、 両選択信号を論理和して、 ステーシ ョ ン 1 用の波形 出力制御信号と している。 同様に、 ゲー ト 3 1 2によ り、 1相目 を選択 し、 ゲー ト 3 2 2 によ り 2相目 を選択し、 オアゲー ト 3 3 2によ り、 両 選択信号を論理和して、 ステーシ ョ ン 2用の波形出力制御信号と してい る。
ゲー ト 4 1 1 の出力信号は、 可変遅延素子 4 2 1 を設けて、 ステーシ ヨ ン 1 用出力とする。 この可変遅延素子 4 2 1 の可変量は、 ステーシ ョ ン 1 の遅延時間差に起因する可変範囲をカバーする値に定める。 上述の 可変範囲 A 1 に対応している。 同様に、 ゲー ト 4 1 2の出力信号は、 可 変遅延素子 4 2 2を設けて、 ステーシ ョ ン 2用出力とする。 この可変遅 延素子 4 2 2の可変量は、 ステーシ ョ ン 2の遅延時間差に起因する可変 範囲をカバーする値に定める。 上述の可変範囲 A 2に対応している。 図 2は、 本発明によるタイ ミ ング補正部の動作を示すタイムチ ヤ一ト である。 可変遅延回路 1 0 0による遅延時間は T 1 0 0で示され、 ステ ーシ ヨ ン 1用の可変遅延回路 4 2 1 による出力 6 1 の遅延時間は、 T 4 2 1 で示され、 ステーシ ョ ン 2用の可変遅延回路 4 2 2による出力 6 2 の遅延時間は、 T 4 2 2で示されている。
以上のよ う に、 各可変遅延素子 （ 1 0 0、 4 2 1、 4 2 2 ) の可変遅 延量を定めているので、 可変遅延素子 4 2 1 の可変量は、 ステーシ ョ ン 1 に起因する時間差のみを補正する微少な値で構成でき、 また、 可変遅 延素子 4 2 2の可変量は、 ステーシ ョ ン 2 に起因する時間差のみを補正 する微少な値で構成できる。 そ して、 可変遅延素子 1 0 0は、 共通補正 回路であ り、 波形制御部の遅延時間差に起因するかなり大きな値で構成 する力 、 タイ ミ ング補正部 1 0においては、 1個を設ければ良い。 この ため、 回路規模 S Sを比較すると、 従来のタイ ミ ング補正回路に於いて は、
S S = (A 1 + B) + ( A 2 + B ) = A 1 + A 2 + 2 B
であ り、 本発明に於いては、
S S = A 1 + A 2 + B
となり、 回路規模を大き く 低減できる。 また、 ステーシ ョ ン数が任意の nになった場合でも、 共通補正回路は常に 1個ですみ、 全体の回路規模 が低減する。
なお、 上記実施例に於いては、 イ ンタ · リ ーブを 2相で構成している 力 一般に、 用意するラ ッチの数は、 波形制御部が発生するクロ ッ クの 発生最小間隔と、 可変遅延素子 1 0 0の最大遅延量との関係で決定する 。 ラ ッチ用のフ リ ップフロ ップ （ 2 2 1、 2 2 2 ) 等を増加し、 多相の イ ン夕 · リ ーブと して構成してもよい。 産業上の利用可能性
以上説明したよ う に本発明は構成されているので、 次に記載する効果 を奏する。 半導体試験装置の遅延補正回路に於いて、 ステーシ ョ ン間別 個に構成されていたタイ ミ ング補正部を、 共通補正回路と、 ステーシ ョ ン毎の補正用回路の構成と したので、 回路規模を縮小し、 消費電力を低 減した、 半導体試験装置用遅延補正回路が提供できた。

Claims

請 求 の 範 囲
1. 被測定デバイ スを装着するステーシ ョ ンを複数有する半導体試験 装置に於けるタイ ミ ング補正回路に於いて、
波形制御部 （ 1 1 ) の後段に、 可変遅延素子 （ 1 0 0 ) を設け、 波形出力制御部 （ 1 2 ) の後段に、 波形制御信号によ り イ ンタ · リ ー ブを形成するフ リ ップフロ ップ群 （ 2 0 0、 2 2 1、 2 2 2 ) を設け、 当該可変遅延素子 （ 1 00 ) の出力信号によ り イ ン夕 · リ ーブの各要 素を合成するゲー ト群 （ 3 1 1、 3 2 1、 3 3 1、 3 1 2、 3 2 2、 3 3 2 ) を設け、
ステーシ ョ ン n用のゲー ト （ 3 3 1 ) 出力信号と、 当該可変遅延素子 ( 1 0 0 ) 出力信号との論理積をとるアン ドゲー ト （ 4 1 1 ) を設け、 以上を具備したこ とを特徴とする、 半導体試験装置用遅延補正回路。
2. 請求の範囲第 1項記載の半導体試験装置用遅延補正回路に加え、 ステーシ ョ ン n用のアン ドゲー ト （ 4 1 1、 4 1 2 ) の後段に、 可変 遅延素子 （4 2 1、 4 2 2 ) を各々設け、
全ステーシ ョ ン分の回路規模を縮小したこ と を特徴とする、 半導体試験 装置用遅延補正回路。
3. 請求の範囲第 1項又は第 2項記載のイ ン夕 · リ ーブを形成するフ リ ップフ口 ップ群は、
波形制御部 （ 1 1 ) から印加される クロ ッ ク毎に、 m値の状態を交互 に出力するフ リ ップフロ ップ （ 2 00 ) と、
この m値によ り、 当該波形制御部 （ 1 1 ) からの印加クロ ッ クを各々 選択するゲー ト （ 2 1 1、 2 1 2 ) と、 当該ゲー ト （ 2 1 1、 2 1 2 ) 出力によ り、 波形出力制御部 （ 1 2 ) からの印加信号をラ ッチする各フ リ ップフロ ップ （ 2 2 1、 2 2 2 ) と から構成されるこ とを特徴とする、 半導体試験装置用遅延補正回路。
4. 請求の範囲第 1項又は第 2項記載のイ ン夕 · リ ーブの各要素を合 成するゲー ト群は、
可変遅延素子 （ 1 00 ) から印加されるクロ ッ ク毎に、 m値の状態を 交互に出力するフ リ ップフロ ップ （ 3 0 0 ) と、
この m値によ り 当該フ リ ップフロ ップ （ 2 2 1、 2 2 2 ) からの出力 信号を各々選択する各ゲー ト （ 3 1 1、 3 2 1、 3 1 2、 3 2 2 ) と、 各相に対応する当該ゲー ト （ 3 1 1、 3 2 1 ) 出力信号を論理和して 出力するオアゲー ト （ 3 3 1 ) と、
から構成されるこ とを特徴とする、 半導体試験装置用遅延補正回路。
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