WO1995026573A1 - Detecteur de lumiere et de rayonnement a semi-conducteur - Google Patents

Description

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明 細 書 光および放射線の検出半導体装置及びその製造方法 技術分野

本発明は光や放射線を電気信号に変換する検出半導体装置及びその製造方法に 関する。 背景技術

ここで光や放射線を受けて電気信号に変換することを単に検出と表現する。 光 の検出は 300 n mから数； tz mの波長の光が半導体中で電気信号に変化する光電効 果を利用したものである。 放射線の検出は X線や Ί線などの電離性放射線や荷電 粒子が半導体中で電子 ·正孔対を発生させる機構を利用して電気信号として取り 出すものである。 検出半導体を平面的に複数配列したものは 2次元情報 （面分解 能） を検出できる。 図 20は従来の荷電粒子検出用の半導体装置の 1例で、 図 20 ( a ) はその模式的平面図、 図 20 ( b ) はその断面 A— A ' の模式的断面図、 図 20

( c ) はその断面 B— B ' の模式的断面図を示す。 ここで、 12001 は荷電粒子検 出用半導体装置、 12002 は基板厚み、 12003 は Pス ト リ ップ読み出し容量電極、 12004 は容量絶縁膜からなる Pス ト リ ップ容量絶緣膜、 12005 は N - 型 S i (シ リ コン） 半導体基板、 12006 は 19乗から 20乗程度の N + 型不純物層からなる Nス 卜 リ ップ、 12007 は Nス ト リ ツプ読み出し容量電極、 12008 は Nス トリ ツプ容量 絶縁膜、 12009 は 10の 19乗程度の濃度の P + 型不純物層からなる Pス ト リ ップで ある。

図 20から明らかなように、 半導体基板 12005 の表側には Pス ト リ ップ 12009 が 短冊 （ス ト リ ップ） 状に複数個平行に配列されている。 半導体基板 12005 の裏側 には前記 Pス ト リ ップと交差するように Nス ト リ ツプ 12006 が複数個平行に配列 されている。 それぞれの Pス ト リ ツプ 12009 上には Pス ト リ ツプ容量絶縁膜 1200 4 .と Pス ト リ ツプ読み出し容量電極 12003 とを有し、 それぞれの Nスト リ ップ上 には Nス ト リ ップ容量絶緣膜 12008 ) と Nス ト リ ツプ読み出し容量電極 12007 と を有している。

図 21は前記図 20の検出部の一つを示す模式的回路図である。 仮想線で示した 12 001 は荷電粒子検出用半導体装置が形成された I Cチップ、 12104 は前述した P ス ト リ ツプ 12009 と Nス ト リ ツプ 12006 の交差部の一つを示し、 そこには P N接 合 （ジャ ンクショ ン） が形成され荷電粒子の検出部として働く検出ダイォードを 形成している。 12102 はダイォー ド 12104 の両端に形成される容量 C _G で、 読み 出し容量を形成している。 12103 は読み出しアンプ、 12105 は接地 G N Dを示す 。 12106 はバイアス抵抗、 12101 はバイアス電源 V _B で、 各検出ダイオー ド 1210 はバイアス抵抗 12106 を介してバイアス電源 V _B 12101 に電気的に接続されて いる ό

バイアス電源 V _B が印加されると、 逆バイアスされた P N接合の境界から基板 厚み 12002 方向に空乏層が広がり、 その厚みは基板厚みとほぼ同じ値まで広がら せることができる。 そこに荷電粒子が入射すると空乏層内で電子 ·正孔対を発生 し、 それに応じた量だけ読み出し容量を介して外部の回路、 まずは読み出し用ァ ンプ 12103 などで入射した荷電粒子の量に応じて信号として取り出される。 その 際、 前述したように表裏の Pス ト リ ップ、 Nス トリ ップが交差してその部分に検 出ダイオード 12104 をそれぞれ形成しているので、 ダイオードの出力によりどの 位置に、 どの量の荷電粒子が入射したが判る。 このような検出器は荷電粒子のリ アルタイム （常時） 検出を目的とした半導体装置である。

一方、 光を検出する半導体装置としては図示しないが C C Dなどの他に P N接 合や N P N トランジスタを検出要素として用い 2次元的に配列したものがある。 これらの信号の処理は各検出要素の時分割選択により行われる。

従来の半導体装置は前述してきたような構成を取っているため以下のような点 が課題として挙げられる。

第 1 として、 半導体基板の両面に容量や配線などの構造を作らなければならず 製造工程が多く複雑であり、 また複雑な両面加工であることからキズ等が付く頻 度が高く、 歩留の向上に難点があり、 そのため、 製造コス 卜が大きくなるという 問題がある。

第 2として、 検出に影響する空乏層厚みと多重散乱の原因となる物質量の関係 から使用される半導体基板厚みに制限がある。 一般には 200~ 400 ;t mあたりの 厚みで使われることが多く、 500〜 650 mと厚いものを使用することができな いという問題がある。 このことは半導体ゥヱハ ープロセスにおいてクリーン度が 高いとか、 あるいは解像度が高いとかの近年の進んだプロセスを利用することが できないということを意味する。 なぜなら、 これらのプロセスはいずれも 6イン チとかあるいはそれ以上の口径のゥヱハ ーを使用しており、 500〃m以下だと割 れる危険が高く、 プロセス流動が困難だからである。

第 3として、 光の検出でも荷電粒子検出でも同様であるが単に P N接合を利用 した場合、 信号が小さく他の付加容量や抵抗との関係で S Z N (信号対ノイズ） 比を必要なだけ大きく とるのが難しいという問題がある。

第 4として、 光の検出でも荷電粒子検出でも同様であるが N P N (もしく は P N P ) トラ ンジスタ構造を利用した場合、 信号の増幅を検出要素自体が行うので 信号は大きく とれる反面、 接合容量が大きいという点やベース領域の少量キヤ リ ァの蓄積時間が長いなどのため、 高速 （数 M H z以上） の計測 （サンプリ ング） が難しいという問題がある。

本発明は、 これらの諸問題を解決するために新しい原理を見いだし、 この原理 に基づいた新規で、 かつ、 高性能な光や放射線の検出半導体装置及びその製造方 法を提供することを目的とする。 発明の開示

以下、 前記課題を解決するための本発明の原理及び主たる手段について説明す る。

本発明の動作原理は、 M O S トラ ンジスタを形成した半導体基板に P N接合電 極を設け、 P N接合により生ずる空乏層を検出部と して利用するものである。 空 乏層に光や放射線が入射すると、 この大きさに応じてインピーダンスの変化が起 こる。 これにより M O S トランジスタの基板電位が変化するので、 これに伴いド レイン電流が入射量の関数として変化する。 そこで、 この変化を読み出し検出出 力とするものである。

それを用いた手段の第 1 として検出要素を基板バックバイアスを有する M O S ト ラ ンジスタとする手段である。 以下、 Pチャネル型 MO S トラ ンジスタについ て説明する。

第 2として基板が N— 型の場合、 基板 N— 型より濃度の高い N—ゥュルを作つ てその中に前記 PMO S ト ラ ンジスタを構成するという手段である （以下、 不純 物の導電型タイプに関しては NMO Sを使用した場合すベて逆になる） 。

第 3として空乏層形成用の P+ 型層を有し、 それは前記 PMO Sが形成されて いる半導体基板の同一面に構成されるという手段である。 さらには P+ 型層は伸 ばしたい空乏層の厚み分以上 N—ゥエルからはなして配置するというものである 第 4として空乏層形成用の P+ 型層を有し、 それは前記 PMO Sが形成されて いる半導体基板の面の反対側の面に構成されるという手段である。 さらには、 前 記 P+ 型の平面的形状大きさは前記 P MO Sの N—ゥェル領域より大きいという ものである。 複数配列する場合、 隣接する P+ 型層とは伸,ばしたい空乏層厚分以 内に近づけて P + 型層を形成するというものである。

第 5として空乏層形成用として MO Sダイォー ドを有しそれは前記 PMO Sが 形成されている半導体基板の同一面に構成されるという手段である。

第 6として空乏層形成用として MO Sダイォー ドを有しそれは前記 PMO Sが 形成されている半導体基板の面の反対側の面に構成されるという手段である。 第 7として前記 PMO Sはソース領域を中心とする同心円状の形状配置とする という手段である。

第 8として用いる半導体基板を支持基板上に絶縁膜層を介して設けられた薄膜 半導体を有するもの （いわゆる S O I基板； Silicon On Insulator) とし、 その 薄膜半導体層の厚みとして空乏層形成のための所定のバイアス電圧で広がる空乏 層の厚みより薄いものとするという手段である。

第 9として前記 PMO Sを同一基板上に複数配列するという手段である。 その 際各 PMO S間には P士型を設けるとさらに良い。

第 10として少なく とも第 1の半導体基板上に P+ 型層を形成する工程とそれを 酸化、 拡散する工程と P+ 型層が形成されている面に接して第 2の基板を接着す る工程と第 1の半導体基板を研削する工程と研削された面に前記 PMO Sを形成 する工程と第 2の基板を取りはずす工程と P+ 型層への電極形成する工程とを有 する製造方法をとるという手段である。

第 11として、 少なく とも B F ₂ もしく は B F ₃ を用いてエネルギー 40から 80k e Vにて 5 E 14/ c m² 以下のドーズ量にてイオン注入する P + 型層形成工程を 有する製造方法をとるという手段である。

第 12として少なく とも第 1の半導体基板に絶縁膜を介して第 2の基板を接着す る工程と第 1の半導体基板を研削する工程と研削された面に PMO Sを形成する 工程と第 2の基板を取りはずす工程と空乏層形成用 MO Sダイォードの電極形成 工程とを有する製造方法をとるという手段である。

第' 13としてバイアス用抵抗成分要素を前記 PMO Sに近接して同一半導体基板 内に形成するという手段である。

第 14として前記 PMO Sに接続する信号処理用回路を同一半導体基板内に形成 するという手段である。 さらには、 前記 PMO Sに関ってバイアス制御回路、 電 源制御回路を有する構成をとるということである。

前記手段を取ることで以下の作用が得られる。

第 1の手段を取り PMO Sを使用することで信号の増幅作用がある。

また、 NP N トランジス夕のような少数キヤ リァ素子ではないので高速の計測 が可能となる。

第 2の手段をとることで濃度の高い N—ゥヱル基板はより大きい基板バイアス 作用を生む。

第 3の手段をとることで空乏層を形成するための P+ 型層が PMO Sと同じ面 にあるため片面だけの荷電粒子検出用半導体装置を実現可能とする。

第 4の手段をとることで空乏層形成のための P + 型層が PMO Sと反対の面に あることで半導体装置自体の面積 （チップサイズ） の節約のみならず PMO S側 がより高密度の複数配列を可能とする。

第 5の手段をとることで空乏層形成を MO Sダイォードで行うのでノィズ源と なるリーク電流を低減することができる。

第 6の手段をとることで空乏層形成のための MO Sダイォー ドが PMO Sと反 対の面にあることで半導体装置自体のチップサイズの節約のみならず PMO S側 がより高密度の複数配列を可能とする。

第 7の手段をとることで面均一的検出を可能とするという作用である。

第 8の手段をとることで空乏層が薄い半導体層の深さ方向にのびたのち横方向 に急激にのび、 必要な領域をカバーするため、 より低い電圧での検出を可能とす る。

第 9の手段をとることで 2次元的な面分解能を有する半導体検出器を実現可能 とするという作用である。 P土型を各 P M O S間に設けた場合、 荷電粒子検出な どでは信号の分解に効果がある。

第 10の手段をとることで必要な空乏層厚み （この場合、 300 ^ mなどのように 600 mの大口径ウェハーと比べて薄いということ） の半導体検出器を大面積す なわち大口径ゥヱハーにて作成可能とする。

第 11の手段をとることで比抵抗にして 4 k Ω · c m以上の半導体基板を制御性 良く実現できる。

第 12の手段をとることで必要な空乏層厚み （この場合、 300 mなどのように 600 mの大口径ウェハーと比べて薄いということ） の半導体検出器を大面積す なわち大口径ゥェハーにて作成可能とするという作用である。

第 13の手段をとることで信号処理回路を簡略化できるという作用である。 第 14の手段をとることで検出要素と信号処理回路を 1チップの半導体装置で実 現できるという作用である。 図面の簡単な説明

図 1 は本発明の第 1実施例を示す断面図、 図 2は本発明の第 1実施例の P M O S トランジスタを示す平面図、 図 3は本発明の P M O S トランジス夕の動作原理 を示す回路図、 図 4は本発明の P M O S トランジスタの動作を説明する図、 図 5 は本発明の P M O S トランジス夕の容量と抵抗成分を示す回路図、 図 6は本発明 の P M O S トランジス夕の物理量パラメータを示す図、 図 7は本発明の P M O S トランジスタピクセルの電気特性パラメータを示す図、 図 8は本発明の P M O S トランジスタピクセルの荷電粒子検出要素の回路特性パラメータを示す図、 図 9 は本発明の第 1実施例を 2次元的に配列した平面図、 図 1 0は本発明の第 1実施 例を 2次元的に配列した断面図、 図 1 1 は本発明の第 2実施例を示す断面図、 図 1 2は本発明の第 2実施例を示す平面図、 図 1 3は本発明の読み出し回路の 1例 を示す回路図、 図 1 4は本発明の第 3実施例を示す断面図、 図 1 5は本発明の半 導体装置のドーズ量と比抵抗を示す図、 図 1 6は本発明のバイアス電圧と空乏層 の厚みを示す図、 図 1 7は本発明の製造工程の 1例を示す断面図、 図 1 8は本発 明の第 4実施例の半導体装置を示す断面図、 図 1 9は本発明の第 5実施例の半導 体装置を示す断面図、 図 2 0は従来の荷電粒子検出用半導体装置を示す図、 図 2 1 は従来の荷電粒子検出用半導体装置の動作を説明する回路図、 図 2 2は本発明 の第 1実施例の第 1の変形例を示す平面図、 図 2 3は本発明の第 1実施例の第 1 の変形例を示す断面図、 図 2 4は本発明の第 1実施例の第 2の変形例を示す平面 図、 図 2 5は本発明の第 1実施例の第 3の変形例を示す断面図、 図 2 6は本発明 の第 1実施例の第 4の変形例を示す断面図、 図 2 7は本発明の第 1実施例の第 5 の変形例を示す断面図、 図 2 8は本発明の第 1実施例の第 4の変形例の検出部 （ P M O S ピクセル） を 2次元的に複数配列した例を示す断面図、 図 2 9は本発明 の第 2実施例の第 1の変形例を示す断面図、 図 3 0は本発明の第 2実施例の第 2 の変形例を示す断面図、 図 3 1 は本発明の第 2実施例の第 2の変形例における信 号処理回路を同一基板内に形成した半導体装置において、 検出部を示す部分断面 図、 図 3 2は本発明の第 2実施例の第 2の変形例における信号処理回路を同一基 板内に形成した半導体装置において、 信号処理回路部を示す部分断面図、 図 3 3 は本発明の第 2実施例の第 2の変形例の一例に関する平面図、 図 3 4は本発明の 第 2実施例の読み出し回路の一例を示すプロック図、 図 3 5本発明の第 2実施例 の第 2応用例の半導体装置のベースバン ド伝送の場合の回路を示すシステムプロ ック図、 図 3 6は本発明の第 2実施例の第 2応用例の半導体装置のキヤ リァ方式 伝送の場合の回路を示すシステムプロック図、 図 3 7は本発明の第 2実施例の第 2応用例の半導体装置のバイアス制御回路部をバイポーラ構成とした例のプロッ ク図、 図 3 8は本発明の第 2実施例の第 2応用例の半導体装置のバイアス制御回 路部を M O S構成とした例のプロック図、 図 3 9は本発明の第 2実施例の第 2応 用例の半導体装置のバイアス制御回路部を M O S構成とした例で、 受光部をフォ ロワ結線とした場合のプロック図、 図 4 0は本発明の第 2実施例の第 2応用例の 半導体装置の電源制御回路部に N— 基板を使用した場合のブロック図、 図 4 1は 本発明の第 2実施例の第 2応用例の半導体装置の電源制御回路部に P— 基板を使 用した場合のブロック図、 図 4 2は本発明の入射光量に対する出力特性を示す図 である。 発明を実施するための最良の形態

【実施例】

以下、 図面を参照して本発明の好適な実施例を詳細に説明する。

図 1は本発明にかかる荷電粒子検出用の半導体装置の第 1の実施例を示す断面 図である。 10120 は比抵抗 6 k Q · c mの N— 型基板で、 10102 はその厚み dを 示し 300 mである。 10101 は N—ゥヱルでリ ンイオン注入 150k e V、 ドーズ 量 6 E12Zc m² にて形成される。 10108 はドレイ ン領域、 10119 はソース領域 で、 ともにボロンィォン注入 30 k e V、 5 E 15/ c m² にて形成される P+ 型層 で、 それぞれドレイン電極 10109 、 ソース電極 10116 を有する。 10107 は N-ゥ エル電極、 10104 は、 N—ゥエルとのオーム接触をとるための N+ 型層で、 リ ン ィオン注入 40 k e V、 6 E 15/ c m² にて形成される。 10113 はゲー 卜絶縁膜で 、 膜厚 10112 は 540nmであり、 10114 はゲー ト電極で Poly Si で形成されてい る。 10118 は素子間分離用 S i 02 で膜厚は 1 zm厚で、 N—ゥュル周囲を取り 囲んでいる。

基板比抵抗 （濃度） 、 N—ゥ ルのドーズ量、 及びゲート絶縁膜の膜厚は本発 明中重要なパラメータであり、 本発明の検出半導体装置の特性に影響を与える。 ここで、 ゲート絶緣膜の膜厚は素子間分離用 S i 0₂ 10118 より薄いことが望ま しい。 理由は分離領域の V _thがバイアスでもたなくなるからである。 10117 は空 乏層を示し、 裏面 P+ 型層 10111 内にも濃度に応じて伸びるが以降の説明は図中 では省略する。 このようにして検出要素としての Pチヤネル型 MO S トランジス 夕 10106 が形成されている。

一方、 基板の裏面側について説明すると、 10111 は、 裏面 P+ 型層で、 逆方向 バイアス電圧の印加により空乏層 10117 を形成するために設けられたもので、 B F ₂ 40 k e V、 2 E 14/ c m² にて形成され、 前記 N⁺ 型基板 10120 とともに P N接合 （P Nジャ ンク ショ ン） をなしている。 10122 は裏面表面に形成された S i 0₂ 膜、 10110 は裏面 P+ 型層電極で、 前記 S i 0₂ 膜 10122 の表面に形成さ れた開孔部を介して裏面 P + 型層に接続されている。 10115 は P+ 型層に対する 電極の張り出し距離で、 150 mである。 10103 は裏面チャネル N+ 型層で、 裏 面 P+ 型層との距離（10105) を 350 m (空乏層厚みより 10%以上長いこ ） 隔 てた位置にリ ン 40k e V、 6 E 15/ c m² に形成されている。

図 2は本発明の第 1実施例で示す検出半導体装置の PMO S トランジスタ単体 の 1例を示す平面図である。

10208 はゲート電極 （Poly Si)、 10205 はソース領域、 10210 はドレイ ン領域 で、 ゲー ト電極 10208 はソース領域 10205 と ドレイ ン領域 10210 とオーバラップ している。 10204 はゲー ト長 Lであるが、 それぞれの P+ 型不純物はゲート電極 形成後ゲー卜に対してセルファライン的にイオン注入されるので、 今横方向拡散 Y j を考えないと図のように定義できる。 10206 はゲー ト幅 Wでやはり図のよう にソースおよびドレインの寸法で定義できる。 10209 はゲー ト電極 （A 1 ) 、 10 201 は N—ゥエル電極、 10202 は N—ゥヱル領域、 10203 はドレイン電極、 1020 7 はソース電極である。

図 3は本発明の前記 PMO S トランジス夕の動作原理を説明するための簡易的 回路図である。 10301 はゲー ト電極に電圧を印加する V_GS、 10303 はゲート電極 G、 10302 はソース電極 S、 10304 は ドレイ ン電極 Dを表す。 10305 は N—ゥェ ル基板で、 10306 で示す基板バイアス抵抗成分 R_B を介して 10307 で示す N -ゥ エル基板バイアス電圧 V_Sub に接続している。 10308 は接地 （GND) 、 10309 はドレイン電圧 V_DDである。

図 4は本発明の P MO S トランジスタの動作原理を説明をするためのグラフで ある。 本発明は MO S トランジスタのバックバイアス効果を新規な構成で利用す るものである。 一般にはソースに対して基板 （PMO S) をプラスにバイアスす ることでスレツショルド電圧 V _thの上昇、 非飽和動作等ではドレイン電流 I _DSは 同一 V_GSで減少するものであるが、 本発明ではこれを図 3と図 4から判るように マイナスバイアスとして同一 V_GS条件で I D が増加する現象を利用するものであ る。 通常であれば （PMO Sの） 基板をソースに対してマイナスにバイアスすれ ばその間は P N接合の順方向になるので電流が流れてしまうが本発明では N —ゥ エルや N— 基板で寄生的に形成されている抵抗成分 R _B を利用することで、 マイ ナスバイアスでのバックバイァス効果を得ている。 したがって図 1 ~ 2から判る ように N—ゥヱル電極はドレイン領域を間にはさんでソース領域から離れて配置 されている。

次に、 2次元的に光検出要素単位を複数個配列した検出装置について説明する 。 一般に、 その検出要素単位はピクセル （P I X E L) と称されるので、 本発明 の PMO S検出要素を検出要素単位として複数個配列して面分解能を有する半導 体装置を構成した場合にも、 その検出要素単位をピクセルと表現して、 以下詳細 に動作を説明する。

図 5は本発明の第 1実施例の PMO S トランジスタの詳細な容量 ·抵抗成分を 表す等価回路図である。 10501 はゲー トバイアス電圧 V_GS、 10502 はゲー ト電極 G、 10504 はソース電極 S、 10505 はドレイ ン電極 Dを表す。 10506 は読み出し 容量 C。 、 10503 は出力信号 V。_ut が出力される端子、 10508 は N—ゥエルとソ ース間容量 C J 、 10507 は N —ゥヱルとチャネル領域間容量 C S、 10511 は N— ゥエルと基板裏 P+ 型層に対する容量 C Dを表す。 10510 は N—ゥヱル基板バイ ァス抵抗成分、 10509 はドレインと V_DD10514 間の抵抗成分 R。 、 10512 は接地 (GND) 、 10513 はバイアス電圧 V_B である。

図 6は本発明の P M O S トランジスタの本説明のために見積もつた主だつた物 理量パラメータを示す表である。 M O S トランジスタにおいて飽和領域のドレイ ン電流 I d は次のように与えられる。

1 w

I d =十 - - u s C ox ( V cs- V ,_h)² ( 1 ) ここで Wはゲート幅、 Lはゲー ト長、 ， は実効表面キャ リア移動度、 C oxは単 位面積あたりのゲー ト容量、 V_GSはソースとゲー ト間電圧、 V_thはスレツショル ド電圧である。 C _oxは次のように与えられる。 ii、 = 120c m² /V ,_ec である

0 X = ε ο ( 2 )

ox ここで £。 は真空の誘電率、 ε _oxは S i 02 の比誘電率である。

t _oxは S i 0 の膜厚である。 ε = 8.854 xlO—'⁴ FZc m ε ₀χ = 3.9 とす る。 C Gは次のように与えられる。

C G=WL Cox ( 3 ) 基板 （N—ゥヱル） バイアス電圧 V,_ub は I dと V_thに影響して q N_D L 2 q I 2 ø F V

V _th= 2 F„ ―

c ( 4 ) ox k T となり、 ここで は電荷、 kはボルツマン定数、 Tはケルビン絶対温度、 N_D は 基板 （N—ゥエル） 不純物濃度、 L _D は次のように規定される拡散長である。 ε k T

( 5 )

N さらに基板 （N—ゥヱル） のフェルミ準位は

k T N

Φ F i „ ( 6 )

n

ここで ε , iはシリ コン （ S i ) の比誘電率、 n i は S iのイ ン ト リ ンシック （ 真性） のキヤ リァ濃度である。 フラッ トバン ド電圧は数 4からはぶいてある。 説 明をシンプルにするためである。

基板 （N—ゥエル） 内部の導電度 g .ub はやはり ドレイン電流の V,_ub 依存性 と して次のように表せる。

d I d d V

g >ub = = - g ( 7 )

d V .ub d V

こで gxn は表面でのいわゆる導電度であり、 次のように表せる

このことから基板 （N—ゥヱル） 内部の導電度 g ,_ub は g _m に比例すると考えて 良いことが判る。

そして g ,ub / gm は

となり、 この g _{s u b} / g_m の比が検出装置と しての感度を表す、 C ox 1 /ゲ ー ト t ox) を小さ くすると感度が大き く なることが判る。

逆バイアスされた P N接合 （P- i- n diode)のリーク電流は I _L = i _L (W 11 )²で与えられ、

1 n

q d (10)

2 て 0 で表される。 ここで、 ri i = 1.45x If)'⁰ c m一³、 て 。 =2.5 x 10"³ S d = 300 〃 mとすると i _L = 10n A/ c m² となり 100 x 100 mの n -ゥエルのリーク 電流は I L = 1 Α/ピクセルと見積もれる。

さて、 基板 （Ν—ゥエル） にかかわる容量 C _B は次の 3つにわけて考えること ができる。 N—ゥヱルから基板裏に対して （ P + 型層、 ジャ ンク シ ョ ンサイ ドに 対して） の容量 C Dと N— .ゥヱルからチヤネル領域に対しての容量 C Sと N—ゥ ヱルからソース領域に対しての容量 C Jである。 そして、

C B = C D + C S + C J (11)

となる。 まず、 C Dについて考えてみると、

C D = A d C d (12)

ここで、 A dは P M O S ピクセルのサイズである。 C Dは、

A

C D = ε o ε , i (13)

d ここで dは空乏層厚みである。

N—ゥヱルからソース領域への容量を考えてみる。 N—ゥヱルとソース領域の P N接合の空乏層の厚みは次のようになる。

ここで N_A はソース領域の不純物濃度、 v_biは次のように規定されるビル トイ ン ポテンシャルである _n

したがって、 ゼロバイアス接合容量 C は、 C i。 = ε o e « i — (16)

d j o

したがって、 ソースと N —ゥエル間容量は、

C J = ε 0 ε _{t i} ~ j^— (17) となる。

N—ゥエルとチヤネル領域の容量について考えてみる。 表面の導電チャネルと N—ゥヱル基板との間の空乏層厚みは次のようになる。 d, (18)

ここで 0 _S は P M O S導電チャネルの表面準位 （ポテンシャル） である。

容量は次のようになる。

= ^ε ° ^ε " (19) a u b ここで N _D は P M O S トランジスタの N _d と考えて良い。 Φ _t はチャネルの表面 準位 （ポテンシャル） である。 チャネルと N—ゥヱル基板の容量はゲー ト領域全 体を含んで、

W I

C S = ε 0 , ~ (20)

d «ub

となる。 これは V,_ub = 0、 φ , = 2 ø F„ の時成り立つ。

図 7は以上説明してきたことより導出された PMO S トランジスタピクセルの 電気特性パラメ一タを示す表である （ t _ox= 540n m、 N_D = 1 x 10¹⁶ c m— ³の 時の） 。

C_B 、 すなわち総合容量は N—ゥエルの不純物濃度と一義的な相関があるが次 に述べる電荷増幅率との トレードオフで必要な量、 場合に応じて決定される。 図 5において、 X線やァ線などの電離性放射線や荷電粒子などがパルス的に入 射した時の等価電価量を今 Q。 とする。

その時、 N—ゥェル基板に表れる電位は時間 tと角速度 ωの関数として次のよ うに表せる。 V Q

exp ( - t /R_B C B )

C

Qo

(21)

C B j ω + 1 / ( C B R B ) ここで R_B は N—ゥヱルのポテンシャルを保っためのバイァス抵抗である。 さて、 ドレイ ン電流の変化として表れる成分は以下のようである。

I d = I d (D C) + g ,_ub V. u b (22)

ここで I d (D C) はドレイン電流の D C成分である。 これを時定数 t。 の微分 で使用することになり、 抵抗や容量で成り立つ微分網 （ネッ トワーク） は R。 や Co も含めて、 出力信号 （V。_ut から出てく る信号） は、

Q 0 g « a b J ω _ D

C_B ( j w+ l / (C_B R_B )) ( j w+ lハ 。 ） "^ύノ となる。

C B RB 積が時間軸に対して充分長い時、 出力信号は次のように略することが できる。

^Q° ^{g ,ub} -, ~" ^ί 24)

C B 』 ω+ 1 / ί;。

実際には本実施例では t。 = 150n s e c、 R_B C _B 積約 100 s e cで見積も つた。 さて最終的にはフ一リェ変換をして総出力電荷は、

Q ou t = ^{Q o g} '^ub t ° (25)

し B

となった。 電荷増幅率 Q。_ut ZQ。 には N—ゥヱル不純物濃度とゲート S i 0₂ 厚み の寄与率が大きく、 N—ゥ ル不純物濃度を濃くするほど增幅率は 大きくなり、 ゲー ト t。：を厚くするほどやはり増幅率は大きくなるが、 例えば N ーゥエル不純物濃度を上回ると前述したように C_B が増え時定数が遅くなるとい うことになり、 本実施例で選択した各パラメータの値は一例である。

図 8は以上説明してきたように実現された PMO S トランジスタピクセルの荷 電粒子検出要素の回路特性パラメータを示す表である。

本実施例により、 高速応答特性を持ちながらしかも電荷増幅率を有するという , この種従来装置では実現が不可能視されていた半導体荷電粒子検出器を実現す ることができたものである。

本発明のもうひとつの特徴としては、 上述してきたような回路、 デバイス的構 成をとり、 上述してきた数式、 特には数 2 0や数 2 5をあみだしたことにもあり 、 すなわち、 この数式にもとづいて色々な用途向けにそれぞれ設計する検出器 （ その增幅率や時定数） のパラメータを決定することである。

以上は、 Nチャネル型 M O Sを使用した場合についての説明であるが、 当然、 Nチャネル型 M O Sにも同様に使用し得る。 この場合には若干の定数 （モビリテ ィ とか） の変更を必要とするが基本的、 本質的なことは全く同じである。

例えば、 半導体製造工程的に実用の範囲と してゲ一 卜 t。，は 10 n mから 1万数 n mまで設定可能であり、 N—ゥヱル不純物濃度も 1 X 10^{1 4} c m— ³から 1 X 10^{1 8} c m一³の範囲で設定できる。 基板濃度も実用的範囲として 1. 45 x 10^{1 1} c m一³から 1 X 10^{1 5} c m— ³の範囲で設定できる。

図 9は本発明の第 1実施例で実現された P M O S ピクセルを 2次元的に複数個 配列した半導体装置回路配列を示す模式的平面図である。 図のように X座標用一 行のピクセルは 10901 で示すピクセル X (し から 10907 で示す X ₂ ) 、 · · - 、 10908 で示す X (し _{π >} の η個が電気的に接続され、 10911 で示す読み出し電 極 X , に導き出される。 同様にして 10903 で示す X _{( 2}. u から 10905 で示す X („ . 1 ) まで η列分が配列されている。 η列目は同様に 10913 に示す読み出し電極 X _η に導き出されている。 また Υ座標用一列のピクセルは 10902 で示す Υ (し u か ら 10904 で示す Υ ( 2 . 1 ) 、 · · · 、 10906 で示す Υ _{( η}. までの η個が電気的に 接続され、 10912 で示す読み出し電極 Υ , に導き出されている。 η列は 10914 で 示す読み出し電極 Υ η となる。

10909 は Χ (_η.„) ピクセル、 10910 は Υ (_η. _η> である。 このようにして面分解 能を有する半導体装置が実現される。

以上は、 Xピクセルと Υピクセルを同数と しているが、 Xピクセルと Υピクセ ルの数は同数である必要がないことはいうまでもない。 ピクセルの数や間隔は検 出したい物の形状や分解能などで決定されるからである。 図 9では簡単のためバ ィァス用電源ラィン等の配線を省略している。

図 10は、 図 9の 1例を示す部分断面図である。 11005 は各ピクセル間に配列さ れた P ±型層で、 ボロン 30k e V、 7 E 13/ c m ² にて形成されている。 これは 、 荷電粒子検出などの際、 隣接ピクセル間での信号の分離を向上させるためであ る。 また 11006 は裏面 P+ 型層で小さなサイズで構成されており複数個配列され ている。 小さなサイズと したことは接合容量 C Dをできるだけ低く したいからで ある。 外周の P士型層とスクライブライ ン （外周のことでダイシングライ ンとも 称される） の N+ 型層 11001 (リ ン、 ィォン注入 40 k e V、 6 E 15/ c m² で形 成されている） との距離 11003 は図 1でも説明したように 350 m以上離してと る必要がある。 11010 はスクライブ N+ 型層の電極であるがこれは周囲をはう N + 型層の電位を等しくするためであり、 回路的にはこの他配線、 電位はと らない 。 なぜなら感度 （バッ クバイアス効果） に影響するからである。 11007 は N- 基 板、 10901 は配列された PMO S トランジスタ （ピクセル） X _n 、 10902 は 配列された PMO S トラ ンジスタ （ピクセル） Y u 、 10910 は配列され P MO S トランジスタ （ピクセル） Y (_n. _n> を表す。 なお、 図面では、 N—ゥエル 電極は省略している （実際には存在する） 。 電気的に形成される空乏層も本図で は省略してある。

図 11は本発明の第 2実施例の検出半導体装置を示す断面図である。 11101 は P MO S トランジスタ領域、 11105 は P+ 型層、 11104 は裏面 N+ 型層、 11105 は 空乏層、 11109 は N—ゥヱルを示す。 また、 11102 は P + 型層と N—ゥヱル間距 離、 11106 はウェハー厚み、 11107 は空乏層の横方向への広がり、 11108 は空乏 層の縦方向の広がりである。

本実施例の特徴は、 空乏層 11105 形成のための P+ 型層 11103 が、 PMO S ト ランジスタ領域 11101 と同一面側に形成されていることで、 かつ、 PMO S トラ ンジスタ領域 11101 は P+ 型層 11103 をとりかこむように形成されていることで ある。

基板下部には第 1実施例では周辺にしかなかった N+ 型層 11104 が全面に形成 されている。 なお、 図面からは、 N—ゥエル電極は省略してある。

図 12は本発明の第 2実施例の検出半導体装置の 1例を示す平面図である。 1120 1 は P + 型層、 11202 は N—ゥヱル電極、 11203 はソース電極、 11204 は P + 型 層電極、 11205 はゲー ト A 1電極、 11206 はドレイン電極、 11207 はゲー ト Poly 電極を示す。 ゲー ト A 1電極は Polyとのコンタク 卜は本実施例では一部で行って いるが、 全面に渡って行っても良い。 本実施例によれば半導体基板裏面への加工 は余り必要でなく、 全く通常のウェハープロセスで本発明の構成を得ることが可 能となる利点がある。

もちろん、 本検出半導体装置を複数個配列すれば、 第 1実施例で示したと同様 に面分解能を有する検出が可能となる。 さらに、 図 11を参照して具体的な数値例 を説明すれば、 ウェハ一厚み 11106 が例えば 300 /mだとすると、 比抵抗 6 k Ω • c mの場合バイアス電圧 V_B が約 60Vで空乏層は 300 m広がるので空乏層の 縦方向への広がり 11108 は 300;t/ mで底面に N+ 型層 11104 があるのでちょうど 止まることになる。 同時に空乏層の横広がり 11107 も 300 m同じく伸びるが、 さらにバイアス電圧を加えると縦方向の伸びは止まつたまま、 急激に横方向に伸 びることになる。 したがって、 各要素ピクセル （この場合、 PMO Sと P+ 型層 のペア） はその間隔、 中心—中心間が 600;t/m以上あったとしても基板全体を空 乏化できるので荷電粒子の面分解能を有する検出などでは有効な検出半導体装置 となる。 図 13は本発明の各実施例に使用可能な読み出し回路の 1例を示すプロック図で ある。

11313 は本発明の検出半導体装置、 11306 は読み出し用 MO S トランジスタ、 11309 は蓄積容量 C_STC を示す。 この読み出し回路の特徴は、 出力として蓄積容 量 C_STG 11309 を有し、 時分割駆動 （クロック kとか C kll307 とか称される基 準信号による） される読み出し用 MO S トランジスタ 11306 (トランスミ ッショ ンゲー 卜などのスィツチでも良い） を有することである。 検出半導体装置 11313 を複数個配列した場合には、 V。_ut 11305 より読み出す信号は C kと同期してィ ン夕一レース的にスキャ ンされ読み出される。 一般的には、 蓄積、 選択型読み出 しであるイメージセンサや撮像素子や C C Dなどと呼ばれる光検出用ではこちら の方式をとつている。 この読み出し方式でも、 本発明の高速応答性、 増幅特性は 極めて有効に発揮する。

図 14は本発明の第 3実施例の検出半導体装置を示す断面図である。 11403 は S 0 I支持基板、 11404 は S 0 I — S i層、 11401 は S 0 I支持基板と S 0 I — S i層との間の絶縁層、 11405 は光 ·荷電粒子検出部、 11411 は信号処理回路部を 示す。

支持基板 11403 は S i もしくは石英などで構成されている。 石英などでは裏面 からの光入射で使用する場合便利である。 厚み 11423 は 500 mであり、 絶縁膜 層 11401 の厚み 11422 は 1 111の3 i 0₂ である。 その上に S i層が形成されて いるいわゆる S 0 I基板である。

S 0 I — S i層 11404 は比抵抗 1 k Ω · c mで厚み 11421 は 18jw mに形成され ている。 本実施例は、 S 0 I — S i層 11404 に検出部 11405 とこれと同一面上に 信号処理回路である CMO S部 11411 が形成されている。 検出部 11405 は P+ 型 層 11409 と PMO S 11406 とより構成され、 CMO S部 11411 は NMO S11412 と PMO S11417 とで構成されている。 なお、 11419 はスクライブ N+ 型層、 11 420 は S 0 I — S i層の底面の N+ 型層である。 これがないと、 空乏層 11410 が 底面に到達した時、 発生キヤ リァでリーク電流の原因となる。

11415 は P—ゥヱルで、 一般的な C M 0 Sの NM 0 S用 P—ゥヱルとして 2 E 16/ c m³ の表面濃度、 深さ 6 mの構成である。 同様に 11418 で示される PM 0 S用 N—ゥヱルも一般的な CMO Sの PMO S用 N—ゥヱルと してやはり 1 E 16/c m³ の表面濃度、 深さ 6 mの構成である。 11413 は一般的な素子分離用 フィ ール ド ドープ層であり、 1 E 18ノ c m³ の表面濃度、 深さ 1 mである。 図 15は本発明の検出部のバイアス用 P+ 型層形成のためのィォン注入ポロン、 あるいは B F₂ あるいは B F ₃ の ドーズ量と最終的な基板比抵抗の関係を表すグ ラフである。

今、 製造工程開始前の半導体基板の比抵抗が 10k Ω · c mだったとすると、 様 々な工程要因によって最終的な比抵抗は変化するが、 P+ 型層形成のためのドー ズ量が寄与率が大きく図 15のグラフのごとくなる。 但しこれは併せて面方位く 10 0 〉を使用し、 少なく とも 1000°C以上で非酸化性で 1時間以上の熱処理の工程を 含む場合に限る。 このような最終比抵抗の制御は本発明の全ての実施例に関して 重要で、 必要な空乏層の厚み （横と縦） を得るために有益である。

図 16は本発明の第 3実施例のバイアス電圧 V_B とそれによって伸びた （広がつ た） 空乏層の厚み （広がり） 寸法を基板比抵抗毎に表すグラフである。 ライン C をみると判るように、 比抵抗 p = 1 k Ω · c mの場合、 V_B 3 Vで空乏層は 18 mに達する。 そうするとライン dのように基板厚み 11421 方向へは伸びが止まる が、 空乏層の横方向 11407 への広がりはライン eのように急激な立ち上がりを見 せる。 5 Vもかけると 200〃mにもなり、 検出部 P+ 型層から検出部 PMO S端 (PMO Sの N—ゥェル電極は省略してあるが、 もちろん図 12で説明したように 実際には検出部最外周に位置することになり、 その端が実施の端ではある） まで が 100 m以内の寸法であれば空乏層がしっかり覆うことになるので充分な検出 が可能となる。 すなわちこの横方向空乏層ののびを利用することで （比抵抗と S 0 I - S i層の厚みを場合に応じて選択することで） 、 V_B を 1.5 Vや 3 Vや 5 Vの低電圧で必要な検出を可能とするものであり、 リモコン用検出部、 イメージ センサや撮像素子として大変有益な半導体装置となる。

ところで信号処理回路 CMO S部の NMO Sが形成れている P—ゥヱル 11416 からの例えば 5 Vの V_DDで伸びた空乏層 11416 も p = 1 k Ω · c mの基板では 18 m以上伸びてしまうことになるのでディープ N—ゥヱル 11414 を設けると実用 的である。 濃度は表面濃度 5 E 14/ c m³ あれば深さは 18 mなくても （本実施 例では図のように 18 mにしたが） F—ゥヱルがおさまつて充分低いリーク電流 になれば良い。

本実施例は前述したようにバイアス用 P + 型層を表面に持ってきて受光部 P M 0 Sと同様に同心円を囲むよう配置してももちろんさらに有効であり、 P— 基板 を使用するのも有効である。

図 17は本発明の第 1実施例の検出半導体装置の製造方法を示す工程の断面図で ある。

図 17 ( a ) において、 11701 は S i 0 ₂ 、 11706 は N— 型半導体基板 （第 1の 半導体基板） で、 1 Π02 で示すように 600 mの厚みを有し比抵抗 6 k Ω · c m 、 面方位く 100 〉である。 11705 はリ ンイオン注入部で、 第 1実施例で説明して きたように、 フ ォ ト レジス トなどを用いて部分的にリ ンが 40 k e V、 5 E 15/ c m ² でイオン注入されている。 11703 は B F ₂ のィオン注入部で、 さらにリ ンィ オン注入と同様にフ ォ 卜レジス 卜 11704 などを用いて部分選択されて B F 2 が、 60 k e V、 I E 14/ c m ² でィォン注入される。 S i 0 ₂ 11701 の厚さは 500A である。 次に、 酸化及び拡散工程を経て 4000Aの S i 0 ₂ 11707 と P + 型層 1170 9 と N + 型層 11708 を得る （図 17 ( b ) ) 。 しかるのち、 第 2の基板 （この場合 S i ) 11712 に第 1の半導体基板 11706 を前記 P + 型層 11709 等のある面を接触 させる。 第 2の基板の厚み 11711 は 300 mである。 この状態で、 750°C N ₂ 中 にて 2時間の熱処理を行い両基板の強固に接着し、 図 17 ( c ) に示す接合基板を 得る。 さらに、 第 1 の半導体基板を研削し、 鏡面仕上げを行い、 300 mの基板 厚み 11713 にする。 その結果、 図 17 ( d ) に示すように、 厚みが計 600 mの接 合基板を得る。 この接合基板に本発明の P M O S トランジス夕 11715 形成の一連 の工程を施し図 17 ( e ) に示す接合基板を得る。 この後、 第 2の基板 11712 を取 り去り、 裏面 S i 0 2 の所定部に開孔部 11717 を形成する工程と裏面 P + 型層電 極 11716 を形成する工程とを経て図 17 ( f ) を得る。 本実施例は上述の工程によ るので、 必要な空乏層厚み （基板厚み） 300 mの半導体装置の作成工程中に一 時的に 600 mの基板を対象とすることができ 6インチや 8インチの大口径ゥェ ハーにするプロセスを採用することが可能となり、 より進んだプロセス技術 （微 細加工等） の恩恵に浴することが可能となる。 この製造方法は第 1実施例を主体に説明したが、 若干の変更を施すことにより 他の実施例の製造方法にも応用できる。

図 18は本発明の第 4実施例の検出半導体装置を示す模式的断面図である。 1180 1 は PMO S トランジスタ検出要素、 11802 はゲー ト絶縁膜、 11803 は A 1ゲー ト電極、 11804 は Poly Si ゲート電極 11804 、 11805 は空乏層、 11806 は反転層 を示す。

PMO S トランジスタ 11801 が形成された基板の裏面に、 バックバイアス V_B をかけて空乏層 11805 を形成する作用のある MO Sダイォード構造を形成してい る。 MO Sダイオー ド構造はゲー ト絶縁膜 11802 と Poly Si ゲー ト電極 11804 と さらに A 1のゲ一 ト電極 11803 より構成される。 この MO Sダイォー ド構造を基 板が N— 型の場合マイナスのバイアス V_B を印加することで反転層 11806 が形成 され、 それに続き空乏層 11805 が形成される。

この際、 バイアス V_B は空乏層を充分伸ばすため 300k H z以上のパルス電圧 を印加する。 荷電粒子検出でなく光検出用で読み出しを蓄積型とした場合このパ ルスは C kと同期させても便利である。 また、 ゲー ト絶縁膜は反転層がより濃い とアバランシヱブレークダウンがより高くなるのでできるだけ薄い方が良いが絶 縁破壊もしく は耐久性的に問題があってはいけないので印加する V_B に対して 3 MV/ c m以下の電界強度になる膜厚が最低必要である。 しかしこの場合空乏層 を伸ばす側への印加となるので 5 MVZ c m以下でも良い。 したがって V_B は必 要な空乏層の厚みによって異なるが、 V_B =50Vの場合ゲート絶縁膜は 1000A以 上、 V_B = 5 Vの場合 以上あれば良い。

図 19は本発明の第 5実施例の検出半導体装置を示す断面図である。 第 4実施例 との相異はバックバイアスを MO Sダイォードにて行うタイプのもので、 しかも その MO Sダイオー ドを検出 PMO S側の面にした例である。 11901 は検出用 P MO S トランジスタ、 11902 は A 1ゲー ト電極、 11903 は MO Sダイォードの Po ly Si ゲー ト電極、 11904 は M 0 Sダイオー ドのゲー ト絶縁膜、 11905 は反転層 である。 なお、 図面からは N—ゥヱル電極は省略してある。

以上は、 本発明が各種の構造を取り得ることを示すために、 基本形として、 第 1実施例〜第 5実施例を紹介したが、 さらに上述の各種実施例の変形例を説明す る。

図 22は本発明の第 1の実施例の検出半導体装置の第 1の変形例を示す平面図、 図 23はその断面図である。 22201 はドレイ ン電極、 22202 はソース電極、 22203 はゲート電極 （A 1 ； アルミニウムなど） 、 22204 は N —ゥエル電極、 22205 は ゲ一 卜 Po l y (Po l y S i )電極、 22206 はゲー ト絶縁膜、 22207 は P + 型層からなる ソース領域、 22208 は N— 型基板、 22209 は P + 型層からなる ドレイ ン領域、 22 210 は N + 型層、 22211 は N -ゥヱル領域、 22212 は電流経路、 22213 はバイァ ス抵抗 R _B を示す。

ソース領域 22207 に対してゲート絶縁膜 22206 とゲート Po l y (Po l y S i )電極 22 205 とからなるゲー ト領域が同心円伏に囲んだ構造をとつている。 さらにこの外 周をドレイ ン領域 22209 と N + 型層 22210 とがそれぞれ同心円状に囲んでいる。

N + 型層 22210 は N —ゥヱル領域 22211 から N —ゥヱル電極 22204 を設けるため のものである。 N —ゥエル電極 22204 は信号処理回路と接続されるため同心円よ りより外部へ引き出される形で配置される。 なお、 図 22では同心円状につながつ た下半分を省略している。 又、 図 23においては、 裏面 P + 型層等が形成されてい る裏面部分は省略している。

この構成では、 ソース領域がもれなく他の領域と等しい距離で囲まれているの で入射荷電粒子等に対して面均一な検出が可能となる。 さらに色々な交差部分や 角がなく電界の不要な集中等による耐圧の低下などを防ぐことができる。 又、 ソ ース領域から N —ゥエルの電極を取り出している N + 型層までは必ずゲート領域 、 ドレイ ン領域の下を通過する電流経路 22212 を通らねばならないので等価的に 安定で高い値のバイアス抵抗 R _B 22213 が確保できる （図 23参照） 。 そのまま N 一ゥヱル電極 22204 とゲー ト A 1電極 22203 を接続して使用することも可能であ り、 R _B の抵抗値が不足する場合には回路を外付けすることも可能である。 その 場合は次に示す図 24の例が便利である。

図 24は本発明第 1の実施例の検出半導体装置の第 2の変形例を示す平面図であ る。

22401 はドレイン電極、 22402 はゲー ト電極、 22403 はソース電極で A 1 など で構成されている。 22404 は低抵抗部、 22405 は N —ゥヱル電極、 22406 は高抵 抗部、 22407 はコンタク 卜部を示す。

N —ゥエル電極 22405 は、 同一半導体基板表面に設けられた Po l y S i (ポリ シリ コン） 抵抗 （R _B ) 22406 に接続され、 電気的にソース電極 22403 に接続されて いる。 Po l y S i 抵抗はリ ンなどがドーズ量 1 X 10^{1 4} c m _ ²程度導入され数 10Μ Ω /□ (単位平面積あたり） の抵抗値を有する高抵抗部 22406 で、 幾重かに折り曲 げた形状とすることで抵抗としては数 100Μ Ωから数 G Ωとすることも可能であ り、 その両端は A 1電極とコンタク 卜する部分 22407 を持つ低抵抗部 22404 で構 成されている。 なお、 簡単のため同心円状につながった下半分は省略している。 このような構成をとることで、 外付け用の抵抗が要らなくなるので、 本発明の検 出要素を複数配列した装置などでは大変有益である。

図 25は本発明の第 1実施例の半導体装置の第 3の変形例を説明するための断面 図、 図 26は図 25をさらに変形した第 4の変形例を示す断面図である。

図 25において、 22501 は基板を示し、 特に空乏層が形成されない領域を示して いる。 22502 は P + 型層の端部、 22503 は裏面 P + 型層、 22504 は空乏層、 2250 5 は N —ゥ ル領域の幅寸法、 22515 は裏面に形成された表面絶縁膜 S i 0 ₂ で ある。

この例は、 P N接合に逆バイアスを加え空乏層 22504 を伸ばすための裏面 P + 型層 22503 が N —ゥエル領域幅寸法 22505 に比べて充分に小さい場合で、 かつ基 板と裏面の表面絶縁膜 （S i 0 ₂ ) 22515 との界面の状態がいわゆる Q _{s s}が多く 、 N - 型がアキュムレー トしているような場合と基板比抵抗、 基板厚み （およそ 基板深さ方向に伸ばすべき空乏層の厚みと等しい） 、 の組み合わせによっては図 示するごとく、 空乏層 22504 は P + 端部 （界面） 22502 に接する円弧状に伸びて 行き、 N —ゥエル部の基板を覆わないばかりか、 非常に多く の （体積的に） 空乏 層が形成されない領域 22501 が発生してしまうことがある。 これはそのまま不感 領域となるばかりでなく、 入射荷電粒子がキヤ リァとして散乱 ·拡散し、 S Z N を悪く したり信号の遅延に影響したりする。

図 26はこの点を改良したもので、 22605 は N —ゥエル領域幅寸法、 22606 はピ クセル間に形成された P士層、 2267は基板深さ方向の空乏層の厚み、 22608 は隣 の空乏層、 22609 は隣の P + 型層、 22610 は円弧の R、 2261 1 は隣接した P + 型 層間の距離、 22612 は P + 型層幅寸法、 22613 は空乏層、 22614 は P + 型層を示 す。

本図では、 裏面 P + 型層 22614 の領域寸法 22612 を N—ゥニル領域寸法 22605 より大きくするという構造をとつている点が図 25と大きく異なる点である。 また、 加えて複数の検出要素が配列された装置の場合、 隣接する裏面 P .+ 型層 22609 との距離 22611 を基板深さ方向に伸すべき空乏層厚み 22607 の寸法より平 面的寸法を短く とる。 そうすることで、 半径口の円弧（22610) 状の空乏層は隣接 のものと完全に接触、 重なり合うようになる。 22606 はピクセル間 P ±型層であ り、 なお、 簡単のため図中よりは N—ゥニル電極や裏面 N + 型層は省略してある 。 このような構成をとることで図 25で示した多量の非空乏化領域 22501 の発生を 解決できる利点がある。

図 27は本発明の第 1実施例の検出半導体装置の第 5の変形例を示す断面図であ る。 22701 は Pチャネル M O S トランジスタ、 22702 は N—ゥエル、 22703 は空 乏層、 22704 は P— 型基板、 22705 は裏面 S i 0 ₂ 、 22706 は裏面 P + 型層電極 、 22707 は裏面 P + 型層電極、 22707 は裏面 P + 型層、 22708 は N—ゥエルと P - 型基板との接合部、 22709 はコンタク ト孔を示す。

本発明検出部の Pチャネル M O S トランジスタ 22701 は図から明らかなように 、 N—ゥヱルを有し P— 型基板 22704 に形成されている。 今まで説明してきた N 一 型基板を用いずに P— (比抵抗的にはもちろん数 Ω · c mから数 · c mま で実用的可能であり、 アプリケーショ ンや必要な特性に応じて決定する） 型基板 に本検出要素を形成することでこれまで説明してきた （裏面 P + 型層と N— 基板 との接合界面よりそこを最大電界強度として空乏層が伸びる） のとは反対に N— ゥエルと P— 型基板接合 22708 より、 ここを最大電界強度として空乏層が伸びる 構成になっている。 裏面 P + 型層 22707 は、 裏面 S i 0 ₂ 22705 を有し、 さらに 裏面 S i 0 ₂ 22705 を覆って裏面 P + 型層電極 22706 が形成されている。 裏面 P + 型層電極 22706 は裏面 S i 0 ₂ 22705 に明けられたコンタク ト孔 22709 を介し て裏面 P + 型層 22707 に導通している。 もろんこれは S i 0 ₂ ゃコンタク ト孔な しで全面電極でもかまわない。

したがって、 これまで説明してきたような裏面に接合を形成するのと異なって 両面の半導体加工工程を行うことなしに、 コ ンベンシ ョ ナル （普通の） の半導体 製造工程を使用することが可能となり、 製造コス ト面、 歩留り面で大変有益な構 造である。

図 28は本発明の第 1実施例の半導体装置の第 4の変形例をピクセルとして用い て、 2次元的に複数個配列した半導体装置を示す断面図である。

22801 は Pチャネル M O S トラ ンジスタ （ピクセル） 、 22802 はピクセル間に 形成された P土型層、 22803 は N ゥエル、 22804 はスクライブ P + 型層、 2280 5 は裏面 S i 0 ₂ 、 22806 は P— 型基板、 22807 は裏面 P + 型層を示す。

配列された検出部であるピクセル 22801 は第 1実施例の 2次元配置のピクセル と同様ピクセル間に P土型層 22802 を有し、 P - 型基板 22802 中に形成されてい る。 裏面 P + 型層 22807 はバタ一ニングされることなく全面形成されていて （パ ターニングしてももちろん良いが） 、 保護用の裏面 S i 0 2 22805 が全面を覆つ ている。

空乏層を伸ばすためのバイアスは表面 P + 型層 22804 を介して P + 型層電極 22 803 より印加する構成をとつている。 もちろん裏面に電極を形成し裏面からとつ ても良い。

この構成の半導体装置とすることで図 27の説明で述べた製造面での利点の他に 、 p - 型基板を使用することで" P型イ ンバージ ョ ン " の問題が解決できるとい う別の利点があげられる。 " P型インバージョ ン" とは高比抵抗 （ 1 k Ω · c m 以上） N— 型基板を使用した本発明で説明しているような荷電粒子検出器の場合 、 ルミ ノシティ の高い荷電粒子検出で使用した場合、 検出中 （測定中） に N— 型 から P 型に変わってしまう現象のことを示す。 これが起こると測定途中でデー 夕の信憑性がなくなってしまい大きな問題である。 本実施例の構成の半導体検出 器であれば P— 型が多少比抵抗的に変化しても P 型である以上本質的に測定値 に問題はでない。 そういう意味でも有意義な構成である。

ここで文中に述べてきた P (マイナス）、 P土 （プラスマイナス）、 P + (プラス） の用語につ いて説明しておく。 このプラスとかマイナスは不純物濃度の程度を表しており、 同一半導体中に同導電型で複数の種類の濃度の領域がある場合にその差 （どっち が濃いとか薄いとかも含めて） を明示するために使用している。 しかし大体 （厳 格ではない） の濃度の目安がある。 Pも Nも同じで P— (マイナス）は 1.45X 10¹。 （ィ ン トリ ンシック） から 1 X 10¹⁶ c m— ³ぐらいまでの範囲をさし、 P士 （ブラスマイナス） は 1 X 10¹⁶から 1 X 10¹⁸ c m—³ぐらいまでの範囲をさし、 P+ (プラス） は 1 x lO¹⁸ から 1 X 10²¹ c m— ³ ( さらにそれ以上の場合もあるしその場合は P ⁺⁺ということ もある。 同様に P—もある。 ゥエルと基板区別したい時など） ぐらいまでの濃度 の範囲を示しているものである。 また断面図中でそれら不純物中の領域の境界を 示す場合に実線と破線が使われている同導電型で濃度が異なる場合は破線を使用 し、 導電型が異なる場合実線 （すなわち P N接合界面を示すこととなる） を使用 するようにしている。

図 29は本発明の第 2実施例の検出半導体装置の第 1の変形例を示す断面図であ る。 22901 はチヤネル MO S トランジスタ、 22902 は P+ 型層、 22904 は N—ゥ エル、 22906 はソース領域、 22907 はゲー 卜電極、 22905 はドレイ ン領域、 2290 9 は N- 型層、 22910 は N— 型基板、 22911 は空乏層を示す。

本発明の Pチャネル MO S トランジス夕 22901 は、 N— 型基板 22910 に形成さ れた N—ゥヱル 22904 内に設けられており、 ソース領域 （電極） 22906 を中心に これを取り囲んで同心円状に、 ゲー ト電極 22907 、 ドレイ ン領域 22905 が配置さ れている。 さらにこの Pチャネル MO S トランジスタ 22901 と同一面側でその外 周に、 P+ 型層 22902 が平面状にぐるりと取り囲む構成をとつている。 P+ 型層 22902 は、 N— 型基板 22910 に空乏層 22911 を伸ばすために設けられている。 前 述したように、 空乏層 22911 が P+ 型層端部に接する円弧状に形成されたとして も伸ばすべき空乏層の厚み 22908(およそ深さ方向空乏層の厚み ；荷電粒子検出や 光検出などで異なってく る。 荷電粒子では 300 mとかほぼ使用する半導体基板 の厚み 22913 目いっぱいに伸ばすことが多いし可視光や赤外線などでは数 10 m とかで充分なこともある） の 2分の 1の寸法より P+ 型層 22902 の検出要素側の 端部から検出要素 Pチヤネル MO S ト ラ ンジスタの中央に位置するソース領域、 P + 型層 22906 の中心までの距離 22912 が短い構成をとることで N—ゥヱル 2290 4 下部を空乏層が覆い、 空乏化していない領域 （およそ N— 型基板 22910 、 図中 で空乏層 22911 の斜線で覆われてない部分で、 なおかつ前述したように伸ばした ぃ空乏層の厚み 22908 にもよるが該厚み分の深さのところより検出部に向かって 上の領域） を解決することができる。 その際、 後述するように基板と してェゼゥ ヱハ ーや S O I ウェハーを用いてもさらに有益である。

図 30は本発明の第 2実施例の検出半導体装置の第 2の変形例を示す断面図であ o

23014 はバイアス用 P + 型層、 23015 は Pチャネル M O S トランジスタ領域、 23016 は N—ゥエル電位をとるための N + 型層、 23017 は N—ゥエル、 23018 は P + 型層からなる ドレイ ン領域、 23019 はゲー ト電極、 23020 は P + 型層からな るソース領域、 23022 は素子間分離用 S i 0 ₂ 、 23024 は裏面 P + 型層、 23025 は P - 型基板、 23026 は空乏層、 23021 は N—ゥエル 23017 端からバイアス用 P + 型層 23014 までの寸法、 23023 は空乏層の深さ方向の厚み、 23027 は界面近傍 で空乏層が伸びている部分を示す。

本発明の検出要素部である Pチヤネル M O S トランジス夕領域 23015 は P— 型 基板 （前述したように濃度、 比抵抗はアプリケーシ ョ ンや必要な特性に応じて決 定される） 23025を用い、 そこに形成された N—ゥエル 23017 内に形成されている 。 図 29と同様に、 ソース領域 23020 を中心に、 ゲー ト電極 23019 、 ドレイ ン領域 23018 などが同心円状に配置されている。

この構成により空乏層 23026 は前述したように N—ゥヱル 23017 と P— 型基板 23025 との接合部を最大電界として主に基板側に必要な深さ方向厚み 23023 が電 気的に形成される。 P— 型基板の電位は検出要素側のバイアス用 P + 型層 23014 でとつても良いし裏面 P + 型層 23024 でとつても良いが、 前述したように界面 （ 素子間分離用の厚い S i O ₂23022と基板との界面） の Q _{s s}によっては、 23027 で 示すように、 界面近傍で空乏層が伸びている状態のようなことも発生する（ N一 型基板と逆にィンパージョ ン気味になる） ので N—ゥヱル端からバイアス用 P + 型層 23014 端までの距離寸法 23021 は伸ばしたい空乏層厚み 23023 より充分大き く とることが望ましい。 また図 31 ~ 32で説明するように素間分離用の厚い S i 0 ₂ 下部に P土型領域を設けるのがより実用的だがその場合でも同様の距離をとる のが望ましい。

この構成は、 第 1実施例で述べた製造面等で数々の利点がある他、 次の図 31 ~ 32で説明するように後段の信号処理用回路と 1チップ化 （同一半導体内に C M O Sなどによる信号処理電気回路を形成するということ） することがより現実的に 可能となる。

特に赤外線などの光受光用素子としては空乏層厚みが 30~40 mあれば充分な アプリケーショ ンが多いのでこの例が好適である。 しかし、 荷電粒子検出などの 場合、 空乏層を 2〜 300 m伸ばす必要がある場合、 寸法 23021 が大きくなつて 面積的に不利になるので （複数集積する場合、 検出要素間ピッチも大きくなり分 解能も粗くなる） その場合は図 29の例が良い。 なお、 平面の構成の 1例を図 33で 示す。

図 31~32は本発明の第 2実施例の検出半導体装置の第 2の変形例と信号処理回 路とを同一基板内に形成した検出半導体装置を示す断面図である。 ただ、 紙面の 制約上から 2図面に分割して示しており、 図 31は図 30に示す検出要素部を示し、 、 図 32は信号処理回路を示している。 そこで両図を合わせて同時に説明する。

23128 は Pチャネル MO S トランジスタ、 23129 は C M 0 S部からなる信号処 理回路、 23130 は信号処理回路の NMO S、 23131 は信号処理回路の P M 0 S、 23132 は P + 型層、 23133 は P ±型層、 23134 は N+ 型層で、 23135 で示す N— ゥヱル電位をとるために設けられている。 23136 は P + 型層からなる ドレイン領 域、 、 23137 は Poly Si ゲート電極、 23138 は P + 型層からなるソース領域、 23 140 は NMO S トランジスタ用の P—ゥヱル領域 （ P - 基板の濃度によっては必 要ない場合もある） 、 23141 は NMO Sのソースもしく はドレイン領域、 N+ 型 層、 23142 は NMO Sゲー ト Poly Si 電極、 23143 は CMO S回路部の PMO S トランジスタ用の N—ゥエル 2領域である。 受光部 PMO S用 N—ゥヱルと同じ 濃度であれば製造工程的に簡略化できて便利であるが、 それは必要な特性によつ て決定される。 N—ゥエル 2と P— 型基板との間で形成される回路部電源電圧に よる空乏層 23146 は回路構成電源電圧や P— 型基板濃度によっては他に支障をき たすほど （例えば NMO S用の P—ゥエルとの距離を非実用的なほど大きく とら なければいけないとか） 伸びる場合後述するように N—ゥエル 2の領域がすっぽ りおさまる 2 nd— P—ゥヱル領域を設けることも必要になつてく る。 裏面 P + 型 層 23148 もこのように片面だけで全てを構成した場合でも裏面での不要な反転層 (ィンバージョ ン） やそれによる不要な拡散電流の防止等のため必須の領域であ る。 また、 23144 は P + 型層からなるソース又はドレイ ン領域、 23145 と 23146 は空乏層、 23147 は P— 型基板、 23148 は裏面 P + 型層を示す。

P一 型基板 23147 に形成された本発明の検出要素 （受光部） の Pチャネル MO S トランジスタ 23128 は、 バイアス用 （空乏層形成のため） P + 型層 23132 に周 辺を囲まれており、 同一の P_ 型基板にはさらに図 32に示すように信号処理用 C MO S回路部 23129 を構成する NMO S 23130 や PMO S 23131 が形成されてい る （ C M 0 S部はシンボル的に N M 0 Sと P M 0 Sだけ図示したが、 実際にはこ れらが複数個あり、 さらに抵抗要素や容量要素も加えて複雑に平面的に配線構成 が接続された回路からなり一種の L S I に相当する） 。

素子間分離用の厚い S i 0₂ の下部には第 1実施例でも説明したような P土型 層 23133 を設け、 素子間の電気的分離や図 29で説明したような界面でのインバー ジョ ンを防止している。

この構成により 1チップの受光 I Cが実現できるが、 N—ゥヱル端から最も近 い P + 型層端までの寸法 23139 は図 30に関して説明したように、 伸ばしたい空乏 層 23145 の厚みとの関係で決定される。

図 33は本発明の第 2実施例の半導体装置の第 2の変形例の受光部の一例を示す 平面図である。 23301 はドレイ ン電極、 23302 はゲー ト電極、 23303 はソース電 極、 23304 は P+ 型層電極、 23306 は N—ゥエル電極を示す。 簡単のため同心円 状の下半分は省略してある。

バイアスをとるための P+ 型層 23307 も含めて図 22や図 24に関する説明で述べ たようにすベての層を同心円状に構成した上でさらに Poly Si 抵抗 （R_B )23305 も同心円状に空いている場所に配置しスペースの節約を図ったものである。

図 34は本発明の第 2実施例の第 1応用例の読み出し回路を示すプロック図であ る。 23414 は 1チップからなる受光 I C (イメージセンサ） で、 図 13で示した受 光部分 11313 と等価の受光部が P h 1 23405 、 P h ₂ 22094 、 · · ·、 から n番 目の P h _n 23403 のように配列され、 同様に配列された複数のアナログスィッチ (トランスミ ッショ ンゲ一 トなど） S , 23410 、 S 2 23409 から S _n 23408 で時 分割選択され、 アナログスィ ッチ S C ,23412を介して出力部 23413 に信号が出力 される構成となっている。 なお、 23401 は V_dd、 23402 は蓄積容量 C _STG 、 2340 6 は受光部のためのバイアス制御部、 23407 は受光部のための電源制御部を示し ている。

ここで視点を変えて、 近年実用化が進んでいるいわゆる光通信という分野に目 を向けてみる。 まず光フアイバーを使った通信方法とフアイバーを使わずリモコ ンのように空間を赤外線などで信号をとばすいわゆる空間光伝送に分けられる。 さらに伝送方式としてはべ一スパン ド方式とキヤ リア方式として大別される。 フ アイバー通信と空間光伝送はともにベースバン ド方式とキヤ リァ方式がある。 扱 う信号としてはベースバン ド方式は主にデジタル信号になり、 キヤ リァ方式は変 調方式にもよるがデジタル信号だったりアナログ信号であったりする （これまで 説明じてきた荷電粒子検出器や、 イメージセンサ I Cは主にアナログ値の検出装 置である。 ） 。 そういう意味でリアルタイムモニタ リ ングか時分割モニタリ ング かという分類は適当ではないが （後述するが S C回路をァクティ ブフィルタ一的 に使うなら時分割のイメージになるため） 、 強いて言うなら初段の信号処理回路 はリ アルタイムモニタ リ ングと言える。 このような光通信向半導体装置に応用し た例を以降第 2応用例として説明していく。 荷電粒子検出の 2次元リアルタイム 検出とは異なる回路である。

図 35は本発明の第 2実施例の第 2応用例の半導体装置のベースバンド伝送の場 合の回路を示すシステムブロ ッ ク図である。 本発明の受光部 23503 とプリアンプ 部分 23504 、 フィルタ一部分 23505 、 コンパレータ部分 23506 、 バッフ ァ 23507 、 さらに受光部に関わってバイアス制御回路部分 23509 、 電源制御回路部分 2351 0 とで構成された 1チップの受光 I C 23501 を示すものである。 23502 は入力す る赤外線、 23508 は出力電気信号、 23511 は V _{d d}、 23512 は G N Dを示す。 本発 明の受光要素をこの回路構成で使用し 1チップ受光 I Cを実現したものである。 なお、 ベースバン ド伝送とは後述するキヤ リァタイプとは異なり赤外光の有無 を 1 , 0のデジタル信号として扱う方法である。 また、 受光部のバイアス制御回 路ゃ電源制御回路については後述する。

図 36は本発明の第 2実施例の第 2応用例の半導体装置のキヤ リァ方式伝送の場 合の回路を示すシステムブロック図である。 本発明の受光部 23616 とプリアンプ 部分 23615 、 リ ミ ツタ部分 23618 、 B P F & (アン ド） トラップ部分 23619 、 検 波部分 23620 、 波形整形 23621 、 さらに受光部に関わってバイアス制御部 23623 、 電源制御回路部分 23624 とで構成された 1チップの受光 I C 23613 を示すもの である。 23615 は入力する赤外線、 23622 は出力電気信号、 23614 は V_dd、 2362 6 は G N Dを示す。 B P Fは Band Pass Filter；ノく'ン ドパスフィルターの略であ り、 トラップとは例えば高周波蛍光燈等の重畳ノィズを同期的信号でマスク して やろうという機能である。 特にこの B P F &トラップ部分と検波部分 23625 はじ MO S回路で構成した場合 S C (スィ ッチ ドキャパシタ） 回路でアクティ ブフィ ルター構成するとさらに便利である。 キヤ リァ方式伝送とは赤外線のキヤ リァに A S K (Amplification Shift Keying) とか P S K (Phase Shift Keying) 、 P F S K (Phase Frequency Shift Kyeing) 、 Q P S K (Quad Phase Shift Kyein g)等の方式の変調をかけるもので、 本受光 I Cはそれを復調するための初段の I Cである。 この方式はポピュラーなところでは家電等のリモコン （キャ リアは数 10 k H z ) やワイヤレスヘッ ドフォ ン、 スピーカあるいは FA、 DA (数 100 k H z ) さらには P DA (Personal Data Asistant) や PH S (Personal Handyph one System) とコンピュータとの間のデータ通信等への応用も検討されはじめて いる。 I r DA (Infraredrays Data Association)などという規格も標準化も検 討されはじめている。 キヤ リァ周波数も 4 Mとか 10MH zとか数 10MH zになつ ていく方向にある。 したがって本発明受光部を使用する I Cが有効になっていく 方向である。

図 37は本発明の第 2実施例の第 2応用例の半導体装置のバイアス制御回路部を バイポーラ構成とした例のブロック図である。 本発明受光部 23710 はシリーズ抵 抗1^ 23707 を介して V_dd, (今仮に受光部の電源系を V_dd, とか GND, とか 称して回路系の V_dd、 GNDと区別しておくのは後述するような電源制御回路が 関わるからである） に接続されている。

図中 A点 23708 からプリアンプ 23716 にそのまま入力されているのが従来であ るが （本図面のようにシリーズ抵抗の下に受光部を位置させた場合、 光信号入射 時 A点は L o (GND , ) レベルになり、 非入射時 （暗い時） A点は H i ( V„d s ) レベルとなる。 このような接続を本願明細書ではシンク接続と称することに する。 これに対して受光部が Vad, に接続され受光部の下にシリーズ抵抗を位置 される接続の場合、 光信号入射時 A点は逆に H i ( V_d„₅ ) 、 非入射時 L o (G ND , ) になるわけだが、 これをフォロワ接続と称することにする。 その場合、 例えば、 シリーズ抵抗 R, を 10k~ 100 k Ωに設定すると平均消費電流は今ある 条件で約 100 Aも流れる計算になるので例えば 1 M~ 5 ΜΩにすると消費電流 は抑えられるが光飽和が早くなつてしまう （ダイナミ ックレンヂが狭くなる） と いう問題があるし、 さらには D C光 （屋外の太陽光下とか室内だと電燈とかのバ ックグラウン ド光のことである） に対する信号のセレクティ ビティ （選択性） や D C光自体による平均消費電流の増大の問題がある。 そこで本発明.のように D C 光に対してはあまり電流が流れず信号 （キャ リ ア） の光に対しては電流的振幅に 大きく反応する回路形式が望ましい。 これを今通過微分量変化増幅回路と称する 。 そこで本例では図中 P N P トラ ンジスタ T ri23704 、 Ρ Ν Ρ ト ラ ンジスタ T _r2 23713 、 コ ンデンサ C ,23703、 抵抗 R ₂23705、 抵抗 R ₃23712、 コ ンデンサ C ₂237 14で構成された回路を示している。 D C光が入っている時は、 電流 i 23741 は P N P T _rlの h _FEで決まる電流しか流れないがキヤ リァ光が入射すると、 A点の電 位は A C的に動きそうすると、 抵抗 R₂ 、 R₃ と容量 C , と T_{r l}、 T_r2とで構成 された回路が振幅大きく動作しプリアンプ 23716 には D C光だけが入ってきてた 時より大きな振幅の信号が入ることになる。 23709 は赤外線入力、 23702 は回路 部の V_dd、 23715 は回路部の GNDを示す。

図 38は本発明の第 2実施例の第 2応用例の半導体装置のバイアス制御回路部を MO S構成とした例のブロック図である。 MO S素子で構成した回路で図 37と類 似の動作するものである。 23817 は V_dd, 、 23818 は V_dd、 23819 はシリーズ抵 抗 R, 、 23820 はコ ンデンサ d 、 23821 は抵抗 R₂ 、 23822 は バイアス制御 回路部 23842 を構成している Pチャネル MO S トランジスタ T _{r l}、 23824 は赤外 線入力、 23825 は本発明の受光部、 23823 は Ρチャネル MO S ト ラ ンジスタ T_r2 、 23828 はプリアンプ、 23826 は G ND , 、 23827 は G NDを示す。

図 39は本発明の第 2実施例の第 2応用例の半導体装置のバイアス制御回路部を MO S構成とした例において、 受光部にフ ォロワ結線をした場合のプロック図で ある。

バイアス制御回路部は抵抗 R ₂ 23933 と Nチャ ネル MO S トラ ンジスタ 23938 とコ ンデンサ C , 23939 で構成されており、 シリーズ抵抗 R , 23935 が抵抗値 30 k〜 100 k Ωでも本微分通過量増幅回路は D C光による消費電流を充分低くする ことが可能である。 回路構成もシンプルであり動作も判りやすいので再度説明し ないが、 シンプルなだけにノィズの発生も少なく実用的である。

23929 は V_dd, 、 23931 は本発明受光部、 23930 は赤外線入力、 23932 は A点 、 23936 は G N D , 、 23934 はプリアンプを示している。

図 40は本発明の第 2実施例の第 2応用例の半導体装置の電源制御回路部に N基 板を使用した場合のプロック図である。

ソース S 24004 とゲー ト G 24005 、 ドレイ ン D 24006 、 R _B 24007 、 バイアス 用の P Nジャンクショ ン 24043 とで構成される本発明 Pチャネル MO S トランジ ス夕 24003 が受光部 24002 を表しシリーズ抵抗 R。 24044 を介して V_dd24001 に シンク結.線されている。 受光部からの信号は信号ライン 24043 を経てバイアス制 御回路 24010 、 V„d24001 、 G N D i (本例のような多電源の場合 V , ,し V , ,₂ と称することもある） 24019 、 プリアンプ 24009 等々で構成される信号処理回路 24039 へとつながつていく。 ゲート電圧 V_G 24014 とバイァス電圧 V_B 24008 は 図示するようにそれぞれ V_dd24001 と G N D ₄ 24017 間で抵抗 R ₃ 24015 と抵抗 R₄ 24016 で分圧された電圧と V_dd24001 と G N D ₃ 24018 間で抵抗 24011 と抵抗 R ₂ 24012 で分圧された電圧が加えられている。 これは、 V_G とか V_b と かには受光部 Pチャネル MO S トランジスタに加っている Vid— G N D₂ 24013 間のバイアスとは違うバイアスが任意に加えることができるという様子を模式的 に表したものである。 もちろん G ND ₂ も G ND ! とは異なるということを表し ている。 N— 基板を使用し受光部と信号処理回路を 1チップ化すると N— 基板の 場合多電源にした場合どうやっても V _{I D}基準になるのは自明の理である。 但し、 G ND₂ 、 G N D 3 、 GN D ₄ は外部回路から与えても良いし内部で最も高い （ マイナスに） G ND (およそ V _{i n}) からそれぞれレギュレー トして作っても良い 。 そういう意味で Vc 、 V_B はレギユレ一 卜された多電源 （複数種類の電圧） が 与えられているということを示したかったものである。 こうすることで本発明受 光部の Pチャネル M O S トランジスタには V _G と V _b に一 （負. マイナス） の電 位を自由度高く与えられるので最も特性の良い設定が可能となる。 しかし、 基準の場合信号処理回路以降の処理では最終段で G N D , 基準 （ = G N D、 外部 回路の G N D ) にしてやる必要がでてく るときもある。 もちろん全て統一の G N Dで V_B 、 V_G の設定ができるならそれに越したことはない。

図 41は本発明の第 2実施例の第 2応用例の半導体装置の電源制御回路部に P一 基板を使用した場合のブロック図である。 ソース S 24125 とゲー ト G 24126 、 ド レイ ン D 24127 、 R_B 24128 、 バイアス用の P Nジャ ンク ショ ン 24141 とで構成 される本発明 Pチャネル M O S トランジス夕 24124 が受光部 24122 を表しシリー ズ抵抗 R。 24142 を介して G N D 24134 にフォロワ結線されている。 受光部から の信号は信号ライン 24144 を経てバイアス制御回路 24131 、 V _{DD L}24121、 G N D 24134 、 プリアンプ 24123 等々で構成される信号処理回路 24140 へとつながって いく。 ゲー 卜電圧 V_G 24138 とバイァス電圧 V _B 24129 は図示す.るようにそれぞ れ V_DD424135と G N D 24134 間で抵抗 R ₃24136と抵抗 R ₄24137で分圧された電圧 と V_DD324130と G N D 24134 間で抵抗 R ,24132と抵抗 R ₂24133で分圧された電圧 が加えられている。 これは とか V_b とかには受光部 Pチャネル MO S トラン ジス夕に加わっている V _{D D 2}24120— G N D間のバイアスとは違うバイアスが任意 に加えることができるという様子を模式的に表したものである。 もちろん V_DI2 も V_{DD L} とは異なるということも表している。 P— 型基板を使用し受光部と信号 処理回路を 1チップ化すると P - 型基板の場合多電源にした場合どうやっても G N D基準になるのは自明の理である。 但し、 V _DD2 、 V _DD3 、 V _{D D4} は外部回路 から与えても良いし内部で最も高い V _DD (およそ V _{I N}) からそれぞれレギユレ一 卜して作っても良い。 図 30の構成のものを用いて本回路を構成することが現在の ところ実用に最も近いところかもしれない。 しかしながら本例のようにシリーズ 抵抗 R。 が G N D側に来る構成だと確かに V_B 、 VG はソースに対してマイナス にも設定できるので自由度は高いが抵抗と しては P— 型基板を使用することにな るので抵抗値をあまり取れない。 それを補う意味 （D C光消費電流を抑える） で バイアス制御回路との併用は意義がある。 抵抗 R。 を V_D<I側に持ってく ると抵抗 値は Poly Si 抵抗等でいく らでも大きいものが構成できるがその場合 V_C 、 VB は G N Dを下回る電位を作れないので Pチャネル MO S トランジス夕の特性の設 定に自由度はない。 しかしその場合多電源にする意味も同時になくなるのでそれ で使えればそれに越したことはない。 また本願発明で S 0 I基板使用の例も説明 しているが 1チップ化、 多電源という意味では図示してないが、 S 0 I基板を使 用した場合検出要素や回路要素などの要素間を厚い L 0 C O S S i 0 ₂ やト レ ンチなどで分離 （誘電体分離） が可能となるのでより実現性が高まる。

さてこれまで 1チップにするための方策に関わる例を色々説明したがもちろん 受光部の Pチヤネル M O S トランジスタを回路と同一基板にしない場合でもバイ ァス制御回路 （通過微分量増幅回路） を使用した信号処理回路系を構成し機器を 構成することももちろん有益であるし、 その際受光部は P I Nダイオードや N P N トランジス夕でも有効であることを本発明が開示していることはいうまでもな い。

図 42は、 本発明の検出要素の入射光量に対する出力特性を示す図である。

これまで第 1実施例、 第 2実施例またその応用例と数多く説明してきたが、 こ こでは本発明の検出要素を他の一般的な検出要素の特性と,比較したグラフを用い て説明する。 図からわかるように P I Nタイプは光量に対する出力が最も低く （ ゲインがないため） 、 一方 N P Nタイプは立ち上り （小光量時） の出力は高いが —定光量に達すると飽和してしまう。 使用光量が図示した範囲とすると、 P I N の場合、 最も低いレベルの光量での出力でも一般的信号処理レベルの最低値 （m i n ) レベルを下回ってしまう。 そこで出力を上げるため面積を大きくすると今 度は接合容量が増加し、 スピー ドの低下、 またリーク電流 （暗電流） 増加で S Z N悪化ということになり扱いが難しい。 もちろん面積を大きくすればコス 卜アツ プにもつながる。 N P Nの場合は一見立ち上りの特性が良さそうだが光量に対す る出力が飽和してしまう （光飽和） 。 このことはダイナミ ッ ク レンヂが広く とれ ないということであり、 図示するように D C光レベル以下で光飽和してしまうな ど論外であり、 実際色々説明してきたアプリケーショ ンにはほとんど実用的でな い。 N P Nは、 もともと接合容量が大きい、 ベ一ス内キャ リア再結合があるなど でスピードが遅い。 そこへダイナミ ック レンヂを広げるために面積を大きく して みてもこれが原因してまた接合容量が增ぇスピードの面で全く実用性が無くなつ てしまう。 このように本発明の M O S トランジスタタイプの特性がゲイン、 ダイ ナミ ックレンヂぃずれの場合も圧倒的に良い特性を示しているのが判る。 実際、 荷電粒子検出ゃ光ィメージング、 光通信 （ベースバン ド伝送、 キヤ リァ伝送、 フ ァィバー伝送、 空間光伝送） どのアプリケーショ ンにおいても S iを使ったデバ イスとしては最も高性能なものと言える。

以上説明してきたように本発明によれば検出要素を基板バックバイアスを有す る MO S トランジスタとすることでかってない高速、 低消費電力の光や放射線の 検出用半導体装置を実現可能とするものである。

ここまで Pチヤネル型 M O S トランジスタを例にとつて説明してきたがもちろ んこれは Nチャネル型 MO S トラ ンジスタを用いてもかまわない数式上定数 （導 電型が異なるためにキヤ リァモビリティ とかが若千変わる） が少し変わるだけで 本質的には同じといえるからである。 但し、 その場合本発明中設定してきたゥヱ ルタイプや基板タイプや電源関係などを全て反対導電型 ·反対電源 （V_dd、 V,. ) 系で構成すれば良い。 これは非常に自明なので繰り返し記述 ·論述は省いた。

PMO Sを例にとつた理由は同じディ メ ンジョ ン （LZW、 ゲート

等々） の場合 NMO Sより I _d,が少なく より低消費電力化が可能であったからである。 産業上の利用可能性

以上説明してきたように本発明によれば検出要素を基板バックバイアスを有す る PMO S トラ ンジスタとすることで高速、 低消費電力の光や放射線検出用半導 体装置を実現可能とするものである。

Claims

請 求 の 範 囲

1. MO S トランジスタと前記 MO S 卜ランジス夕の基板領域に伸びる空乏層を 形成する空乏層形成手段とを所定の間隔を置いて同一半導体基板に形成した半 導体素子と、 前記空乏層形成手段に逆方向バイアス電圧を印加する手段とを少 なく とも備え、

前記空乏層に入射する光や放射線に起因して起こる MO S トランジスタの基 板領域の電位の変化を前記 MO S トラ ンジスタの出力として検出することを特 徵とする光および放射線の検出半導体装置。

2. 前記 MO S トランジスタは、 前記半導体基板と同一導電型で該半導体基板よ り不純物濃度の高い第 3の不純物領域内に形成されていることを特徴とする請 求項 1記載の光および放射線の検出半導体装置。

3. 前記空乏層形成手段が P N接合により形成されていることを特徵とする請求 項 1又は 2記載の光および放射線の検出半導体装置。

4. 前記 PN接合は、 前記 MO S トラ ンジスタが形成されている前記半導体基板 と同一面上に形成されていることを特徴とする請求項 3記載の光および放射線 の検出半導体装置。

5. 前記 P N接合は、 前記 MO S トラ ンジスタが形成されている前記半導体基板 と反対側の面に形成されていることを特徴とする請求項 3記載の光および放射 線の検出半導体装置。

6. 前記空乏層形成手段が MO Sダイォー ドにより形成されていることを特徴と する請求項 1又は 2記載の光および放射線の検出半導体装置。

7. 前記 MO Sダイォ一 ドは、 前記 MO S トランジス夕が形成されている前記半 導体基板と同一面上に形成されていることを特徴とする請求項 6記載の光およ び放射線の検出半導体装置。

8. 前記 MO Sダイォ一 ドは、 前記 MO S トランジス夕が形成されている前記半 導体基板と反対側の面に形成されていることを特徵とする請求項 6記載の光お よび放射線の検出半導体装置。

9. 前記 MO S 卜ランジスタがソース領域を中心として同心円状に配置され、 そ の外周を前記 P N接合領域が取り囲んでいることを特徴とする請求項 3、 4又 は 5記載の光および放射線の検出半導体装置。

10. 前記 M O Sダイォー ドを中心としてその外周を前記 M O S トランジスタを構 成する各電極が同心円状に配置され取り囲んでいることを特徴とする請求項 6 、 7又は 8記載の光および放射線の検出半導体装置。

11. 前記半導体基板が、 支持基板上に絶縁膜を介して設けられていることを特徴 とする請求項 1又は 2記載の光および放射線の検出半導体装置。

12. 請求項 1から 1 1記載のいずれかの検出半導体装置が、 同一半導体基板に複 数個配列されていることを特徵とする光および放射線の検出半導体装置。

13. 少なく とも第 1導電型の第 1の半導体基板上に第 2の導電型不純物領域を形 成する工程と、 酸化および拡散する工程と、 前記第 2導電型不純物領域が形成 されている面に接して第 2の基板を接着する工程と、 第 1 の半導体基板を所定 の厚さに研削する工程と、 前記工程により研削された面に M O S トランジスタ を形成する工程と、 前記第 2の基板を取り除く工程と、 前記第 2導電型不純物 領域へ電極を形成する工程とを有することを特徴とする光および放射線の検出 半導体装置の製造方法。

14. 前記第 2導電型不純物領域を形成する工程が少なく とも B F ₂ もしく は B F 3 のイオン種を用い、 40 k e Vから 80 k e Vの加速エネルギーを 5 E 14/ c m 2 のドーズ量イオン注入を行うことを特徵とする請求項 1 3記載の光および放 射線の検出半導体装置製造方法。

15. 少なく とも第 1導電型の第 1の半導体基板に絶縁膜を介して第 2の基板を接 着する工程と、 第 1の半導体基板を所定の厚さに研削する工程と、 研削された 第 1の半導体基板の面に M O Sを形成する工程と、 前記第 2の基板を取りはず す工程と、 前記第 1の半導体基板の面に空乏層形成用 M O Sダイォードの電極 を形成する工程とを有することを特徵とする光および放射線の検出半導体装置 の製造方法。

16. 請求項 1から 1 2記載のいずれかの検出半導体装置と、 信号処理回路とが同 一半導体基板内に形成されていることを特徴とする光および放射線の検出半導 体装置。

17. 前記信号処理回路が通過微分量増幅機能を有する回路を併せ持つことを特徵 とする請求項 1 6記載の検出半導体装置を搭載した光および放射線の検出用電

/機 ¾