WO1991013480A1 - Mesa buried type optical semiconductor device and manufacture thereof - Google Patents

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Nirou Okazaki
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Fujitsu Limited
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    • H01S5/20—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers
    • H01S5/22—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers having a ridge or stripe structure
    • H01S5/227—Buried mesa structure ; Striped active layer
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    • H01S5/227—Buried mesa structure ; Striped active layer
    • H01S5/2275—Buried mesa structure ; Striped active layer mesa created by etching

Definitions

  • the present invention relates to an optical semiconductor device and a method for manufacturing the same, and more particularly, to a structure of an optical semiconductor device such as a semiconductor laser having a mesa structure, an optical modulator, an optical filter, an optical light receiving element, and the manufacture thereof. About the method.
  • a mesa embedded type optical semiconductor device is known.
  • This structure has a structure in which a multi-layered structure of various semiconductor layers, which mainly functions as an optical semiconductor device, is etched into a mesa shape, and both sides are filled with current blocking semiconductor layers.
  • FIG. 1 and FIG. 2 are diagrams showing a conventional mesa structure.
  • FIG. 1 and FIG. 2 are cross-sectional views showing the main process steps of an InP semiconductor laser of a buried mesa type. In the figure,
  • InGaAsP is an active layer composed of InGaAs
  • Reference numeral 5 denotes an etching mask made of silicon dioxide.
  • the mesa-type structure 10 in FIG. 1 is formed by using a contact layer 4
  • the cladding layer 3, the active layer 2 and a part of the substrate 1 are etched.
  • the mesa-type structure 10 in FIG. 2 is obtained by etching a semiconductor layer composed of an InP material using hydrochloric acid or hydrogen bromide.
  • the semiconductor layer made of nGaAs material was etched using a sulfuric acid-based etching solution.
  • both sides of the mesa structure 10 are buried with an InP-based semiconductor layer (current blocking layer) that defines a current path.
  • InP-based semiconductor layer current blocking layer
  • a semiconductor layer is grown by metal organic chemical vapor deposition (MOCVD) and both sides of the mesa are buried.
  • MOCVD metal organic chemical vapor deposition
  • the growing layer may expose the (111) B plane during growth.
  • the (111) B plane has a much lower growth rate by MOCVD than the (100) plane that constitutes the plane part of the substrate, and when this plane appears, the grown semiconductor device
  • the problem is that abnormal growth regions and vacancies are generated in the layer.
  • FIG. 3 shows an example in which the semiconductor layer 6 is buried on both sides of the mesa structure 10 shown in FIG. 1.
  • FIG. 4 shows a case where both sides of the mesa structure 10 shown in FIG.
  • An example is shown in which a semiconductor layer 6 made of resistance InP is embedded.
  • an abnormally grown portion 6A occurs as shown in FIG.
  • holes 6B are generated as shown in FIG.
  • gold is deposited as an electrode material.
  • a first object of the present invention is to provide a mesa-buried optical semiconductor device having a structure capable of suppressing the appearance of the (1 1 1) B plane, which causes abnormal growth when embedding both sides of a mesa structure. To provide.
  • a second object is to provide a method for manufacturing a mesa-buried optical semiconductor device capable of suppressing the appearance of the (111) B-plane when performing growth in which both sides of a mesa structure are buried.
  • a semiconductor substrate In order to achieve the first object, according to the present invention, a semiconductor substrate,
  • a multi-layer semiconductor device comprising an optical semiconductor device on a semiconductor substrate. Forming a layer;
  • 1 to 4 are diagrams for explaining a conventional example of the present invention.
  • FIG. 5 is a view showing a first embodiment showing the basic structure of the present invention.
  • FIG. 5 is a diagram for explaining a first embodiment of the present invention.
  • FIG. 5 shows an example in which the present invention is applied to an InP-based semiconductor laser.
  • 1 1 A is the first plane on the board 1 1 B is the second plane on the board
  • 1 2 is the InGasAs active layer
  • 17 is a barrier layer composed of T i Pt
  • the substrate 1 As is clear from FIG. 5, in the present embodiment, the substrate 1
  • 1 is provided with a first plane 11 A, and a substrate 11
  • Active layer 12, cladding layer 13 and contact layer 14 are formed into a mesa structure 20, and the mesa structure 20 has a first plane 11 1.
  • the second plane is provided at a position higher than A.
  • the first plane 11A and the second plane 11B are both (100) planes having plane indices.
  • the details of the mechanism that does not cause abnormal growth or vacancies are unknown, but constitute the first and second planes
  • the surface index is considered important.
  • the first plane and the second plane are constituted by (100) planes.
  • This (100) plane is easy to grow by the MOC VD method.
  • (1 1 1) It has properties in contrast to the B side.
  • the film starts to be deposited from these two planes at the initial stage of growth.
  • the (100) plane is only the plane part of the substrate, and the growth starting from that plane is the dominant plane, and the (111) B plane appears easily. It is probable that they had done so.
  • the (100) plane serving as the growth start plane is divided into two stages, and the growth is performed independently from each surface, so that the dominant growth is performed. It is difficult to suppress the appearance of (1 1 1) B-side.
  • the buried layer 16 is satisfactorily buried as in this embodiment, it becomes possible to uniformly apply a barrier layer to be formed thereafter over the entire surface, and then the gold electrode to be formed is applied to the multilayer semiconductor layer. It is no longer directly deposited, and the problem of leakage current as in the conventional example can be solved.
  • a plurality of similar planes may be provided in addition to the first and second planes. Further, these planes are provided on the substrate 11 constituting a part of the mesa structure 20 in the present embodiment, but other layers constituting the mesa structure 20 such as the active layer 12 and the It may be provided on the pad layer 13 and the electrode contact layer 14.
  • FIG. 6 to 10 are diagrams for explaining a second embodiment of the present invention.
  • the same parts as the symbols used in Fig. 1 have the same meaning.
  • an active layer 12 and a cladding layer 13 are formed on an n-type InP substrate 11 having a (100) plane surface index. Then, the electrode contact layer 14 is grown in order.
  • MOCVD metal 1 organic chemical vapor deposition
  • the main conditions of each growth layer are as follows, for example.
  • Impurity concentration 5 X 10 18 (cm " 3 )
  • Impurities Cd or Zn
  • Impurity concentration 7 x 10 17 (cm " 3 )
  • Thickness 1, 5 (fi m
  • Impurities Cd or Zn
  • Impurity concentration 1 X 10 19 (cm " 3 )
  • the silicon dioxide film 15 is grown using the vapordeposition) method.
  • the thickness may be about 100 (A).
  • silicon dioxide silicon nitride or aluminum oxide may be used.
  • the silicon dioxide film 15 is patterned by applying the e t c h i n g r R I E) method.
  • the above patterning is performed so that the silicon dioxide film 15 extends in the ⁇ 0 1 1> direction without the substrate 11 and has a stripe shape with a width of 3 to 4 (( ⁇ ). See Fig. 7
  • the electrode contact layer 14 is patterned using the silicon dioxide film 15 as a mask by applying an etching method using a sulfuric acid-based etching solution.
  • etching is performed using a hydrochloric acid-based etchant, and the cladding layer 13 is selectively etched using the patterned electrode contact layer 14 as a mask.
  • etching is performed using a sulfuric acid-based etchant, and the active layer 14 is selectively etched using the patterned clad layer 13 as a mask.
  • the side etching amount of the active layer 14 can be controlled, and the width of the active layer 14 can be adjusted.
  • a first flat surface 11A is formed on the semiconductor substrate 11 and the cladding layer 13 is also laterally etched at the time of this etching, and the side surfaces are formed by the electrodes.
  • the second plane 11 B is exposed.
  • a buried layer 16 is formed by MOCVD.
  • the buried layer 16 does not grow on the region where the silicon dioxide film 15 is formed.
  • the buried layer 16 has the following conditions, for example. Material: In P
  • Impurity concentration 7 X 10 16 (cm " 3 )
  • the buried layer 16 contains Fe, which is an impurity (deep acceptor) that forms a deep level, and acts as a high-resistance layer, so that current is injected only to the mesa structure. Will be done.
  • the buried layer 16 starts to grow from the first plane 11A and the second plane 11B, and suppresses the appearance of the (111) B plane during the growth. No holes are generated.
  • the buried layer is not limited to the high-resistance layer described above, but may be a layer forming a PN reverse bias junction (for example, a stacked structure of an N-type layer and a P-type layer) or a combination of a high-resistance layer and a PN reverse bias junction (for example, The buried layer is composed of a high-resistance layer and an N-type layer, and a P-type layer is stacked thereon. Good.
  • the backside electrode layer 19 is formed on the backside of the barrier layer 17, the gold electrode 18 and the substrate 11 respectively. It forms a semiconductor laser.
  • Each electrode has the following conditions, for example.
  • Au-Ge 500A
  • the present invention is applied to the structure of a semiconductor laser.
  • the present invention can be applied to various optical semiconductor devices by changing the organization of a multi-layer semiconductor layer having a mesa structure. Is possible.
  • an optical filter can be realized if the active layer portion 12 is a semiconductor layer that absorbs a specific light in the same structure as the optical modulator.
  • the active layer 12 is made of, for example, an InGaAs light absorbing layer, a light receiving element can be realized.

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Description

明 細 書
発明の名称
メサ埋め込み型光半導体装置及びその製造方法 技術分野
本発明は、 光半導体装置及びその製造方法に関する ものであり、 詳しく は、 メサ型構造を有する半導体レ 一ザ， 光変調器， 光フィルタ， 光受光素子などの光半 導体装置の構造及びその製造方法に関する。
光半導体装置の構造の一つとして、 メサ埋め込み型 光半導体装置が知られている。
この構造は、 光半導体装置として主要な働きをする 諸半導体層の多層構造をメサ型にエッチングし、 その 両側を電流阻止用の半導体層で埋込む構造を有してい る ο
上記メサ埋め込み型光半導体装置は、 光通信システ ムゃ光コンピュータを実現する上で重要な装置となる ため、 良質なものを安定して製造できるようにしなけ ればならない。 従来の技術
第 1 図および第 2図は、 従来のメサ構造を示す図で ある。 第 1 図および第 2図は、 メサ埋め込み型の I n P系の半導体レーザの工程要所断面を示している。 図において、
1は I n P基板、
2は I n G aA s Pあるレ、は I n G a A sからなる活 性層、
3は I n Pクラッ ド層、
4は I n G a A s Pコンタク ト層、
5は二酸化シリ コンよりなるエッチング . マスク をそれぞれ示している。
第 1図におけるメサ型構造 1 0は、 ブロム · メタノ —ルからなるエッチング液を用いて、 コンタク ト層 4
, クラッ ド層 3, 活性層 2および基板 1の一部をエツ チングしたものである。
また、 第 2図におけるメサ型構造 1 0は、 I n P材' 料で構成される半導体層を塩酸、 あるいは臭化水素を 用いてエッチングし、 I n G a A s Pあるレ、は I n G a A s材料から構成される半導体層を硫酸系のエツチ ング液を用いてエッチングしたものである。
第 1図および第 2図では、 基板の平面部分が （ 1 0
0 ) 面となっている。
第 1図および第 2図に示される構造は、 この後にメ サ型構造 1 0の両側が、 電流路を規定する I n P系半 導体層 （電流阻止層） で埋込まれる。
しかしながら、 第 1図および第 2図で示される従来 例の場合、 有機金属気相成長法 （MO CVD) にて半 導体層を成長し、 メサの両側を埋込むのであるが、 その成長層が、 成長中に （ 1 1 1 ) B面を表出してし まう場合がある。
( 1 1 1 ) B面は、 前記基板の平面部分を構成して いる （ 1 0 0 ) 面などに比べて MO CVDによる成長 速度が極めて遅く、 この面が表出すると、 成長した半 導体装層に異常成長領域や、 空孔が発生するという問 題が発生する。
第 3図は第 1図で示されるメサ型構造 1 0の両側を 半導体層 6で埋込んだ例を示し、 同じく、 第 4図は第 2図で示されるメサ型構造 1 0の両側を高抵抗の I n Pからなる半導体層 6で埋込んだ例を示している。 第 1図の構造を半導体層 6で埋め込んだ例では、 第 3図のように異常成長部分 6 Aが発生している。
また、 第 2図の構造を半導体層 6で埋め込んだ例で は、 第 4図のように空孔 6 Bが発生している。
第 3図および第 4図で示される構造とも、 成長の途 中で （ 1 1 1 ) B面が表出した結果、 正常な成長がで きなかったものである。
埋め込み成長が終了した後は、 電極材料として例え ば、 金が被着される。
しかし、 金は半導体の内部に拡散し易く、 バリア層 として、 金の被着に先立って T i P t層などを被着す る必要があるのであるが、 第 3図では異常成長した形 状の複雑な領域、 また第 4図では空孔の領域に上記バ リア層が被着され難いため、 その領域では直接に金が 被着することになる。
上記直接に金が被着した部分は、 金が拡散して導電 路が形成されてしまうため、 リーク電流が発生し易く なり、 良好な性能を得ることができない。 発明の目的と発明の開示
本発明の第 1 の目的は、 メサ型構造の両側を埋込む 際に異常成長の元になる （ 1 1 1 ) B面が表出するこ とを抑制できる構造のメサ埋め込み型光半導体装置を 提供するこ とにある。
また、 第 2の目的は、 メサ型構造の両側を埋込む成 長を行う際に、 （ 1 1 1 ) B面が表出することを抑制 しえるメサ埋め込み型光半導体装置の製造方法を提供
9 る とめ o
第 1 の目的を達成するために、 本発明では、 半導体基板と、
前記半導体基板上に設けられた第 1 の平面上に位置 し、 側壁の横方向に第 2の平面が設けられてなるメサ 型構造の多層半導体層と、
前記第 1， 第 2の平面および前記メサ型の多層半導 体層の側面を埋め込んで設けられた埋め込み層を有す ることを特徴とするメサ埋め込み型光半導体装置を提 供するものである。
また、 第 2の目的を達成するために、 本発明では、 半導体基板上に光半導体装置を構成する多層半導体 層を形成する工程と、
前記多層半導体層を選択的にエッチングし、 第 1 の 平面上に位置し、 側壁の横方向に第 2の平面を有する メサ型構造の多層半導体層を形成する工程と、
気相成長法により、 前記第 1 , 第 2の平面および前 記メサ型構造の多層半導体層の側壁に埋め込み層を形 成する工程とを有することを特徴とするメサ埋め込み 型光半導体装置の製造方法。
図面の簡単な説明
第 1 図乃至第 4図は本発明の従来例を説明する図で のる。
第 5図は本発明の基本構造を示す第 1 の実施例を示 す図である。
第 6図乃至第 1 0図は本発明の製造工程を示す第 2 の実施例を説明する図である。 好ましい実施例の詳細な説明
〔実施例 1 〕
第 5図は、 本発明の第 1 の実施例を説明する図であ る。
第 5図は、 I n P系の半導体レーザに対して本発明 を適用したものである。
図において、
1 1 は I n P基板
1 1 Aは基板上の第 1 の平面 1 1 Bは基板上の第 2の平面
1 2は I n G a A s P活性層
1 3は I n Pクラッ ド層
1 4は I n G a A s P電極コンタク ト層
1 6は I n Pからなる埋め込み層
1 7は T i P tからなるバリア層
1 8は金電極層
1 9は裏面側電極層
2 0はメサ型構造
をそれぞれ示している。
第 5図からも明らかなとおり、 本実施例では基板 1
1上に第 1の平面 1 1 Aが設けられ、 更に、 基板 1 1
， 活性層 1 2, クラッ ド層 1 3， コンタク ト層 1 4か らなる多層半導体層がメサ型構造 2 0に成形されると ともに、 そのメサ型構造 2 0には第 1の平面 1 1 Aよ り も高い位置に第 2の平面が設けられている。
第 1の平面 1 1 Aおよび第 2の平面 1 1 Bは、 共に 面指数が （ 1 0 0 ) 面である。
この構造に対して、 有機金属気相成長法 （MO CV D法） を使用して埋め込み層 1 6を形成すると、 第 5 図からも明らかなとおり、 従来で見られるような、 異 常成長や、 空孔が発生していない。 この事実は、 実験 的に確認されたものである。
異常成長や空孔が発生しないメ力二ズムの詳細は不 明であるが、 第 1の平面および第 2の平面を構成する 面指数が重要であると考えられる。
即ち、 本実施例では第 1 の平面および第 2の平面が ( 1 0 0 ) 面で構成されているのであるが、 この （ 1 0 0 ) 面は、 MO C VD法による成長が容易であり、 ( 1 1 1 ) B面とは対照的な性質を有している。
そして、 これら第 1 および第 2の平面が、 それぞれ 異なる高さに位置していることから、 成長の初期の段 階では、 この 2種類の平面から膜が堆積を始めるもの と考えられる。
従来の技術であれば、 （ 1 0 0 ) 面は、 基板の平面 部分だけであり、 その平面を成長開始面とする成長が 支配的となって、 容易に （ 1 1 1 ) B面が出現してい たものと考えられる。
これに対して本実施例では、 成長開始面となる （ 1 0 0 ) 面が 2段に分割されており、 それぞれの表面か ら独自に成長が行われるため、 前記支配的な成長が行 われ難く、 （ 1 1 1 ) B面の出現も抑制されるものと - れる o
本実施例の様に埋め込み層 1 6が良好に埋め込まれ ると、 この後に形成されるバリア層を全面に均一に被 着することが可能になり、 次いで形成される金電極が 多層半導体層に直に被着されることがなくなって、 従 来例の如き リーク電流の問題が解決できる。
なお、 第 1 , 2の平面の他に、 更に同様な平面を複 数設けても良い。 また、 これら平面は本実施例ではメサ型構造 2 0の 一部を構成する基板 1 1に設けられているが、 メサ型 構造 2 0を構成する他の層である、 活性層 1 2やクラ ッ ド層 1 3， 電極コンタク ト層 1 4などに設けても良 い。
〔実施例 2〕
第 6図乃至第 1 0図は、 本発明の第 2の実施例を説 明する図である。 第 1図において用いた記号と同じ部 分は、 同じ意味をもつものとする。
第 6図参照
例えば MO CVD (m e t a 1 o r g a n i c c h e m i c a l v a p o r d e p o s i t— i o n) 法を使用して、 表面の面指数が （ 1 0 0 ) 面 である n型 I n P基板 1 1上に活性層 1 2, クラッ ド 層 1 3 , 電極コンタク ト層 1 4を順に成長させる。
各成長層の主要な条件は、 例えば以下のとおりとす 。
① 基板 1 1 について
不純物 ： S或いは S n
不純物濃度 ： 5 X 1 018 (cm"3)
② 活性層 1 2について
材料 ： ノ ン ドープ I n G a A s P
ルミ ネッセンス ' ピーク波長 ： 1. 3 ( zm) 厚さ ： 0. 1 5 ( m)
③ クラッ ド層 1 3について 材料 ： p型 I n P
不純物 ： C d或いは Z n
不純物濃度 ： 7 x 1 0 17 (cm"3)
厚さ ： 1 , 5 ( fi m
④ 電極コンタク ト層 1 4 について
材料 ： p型 I n G a A s P
不純物 ： C d或いは Z n
不純物濃度 ： 1 X 1 0 19 (cm"3)
厚さ ： 0. 3 ( / m) 次いで、 化学気相成長 （ c h e m i c a l
v a p o r d e p o s i t i o n ) 法を使用して、 二酸化シリ コン膜 1 5を成長させる。 厚さは 1 0 0 0 ( A) 程度で良い。
また、 二酸化シリ コンの代わりに、 窒化シリ コンや 酸化アルミニゥムを使用しても良い。
次いで、 通常のフ ォ ト · リ ソグラフィ技術を使用し たレジス ト ， プロセス、 およびエッチング · ガスをト リ フロロメタン （ C H F 3) とする反応性イオン ' ェ ツチング 、 r e a c t i v e i o n
e t c h i n g r R I E ) 法を適用することにより、 二酸化シリ コン膜 1 5のパターンニングを行う。
上記パターンニングは、 二酸化シリ コン膜 1 5が、 基板 1 1 の く 0 1 1 〉 方向に延び、 かつ幅が 3〜 4 ( ΐη 程度のス トライプ状になるように実施される。 第 7図参照
硫酸系のエツチング液を使用したゥエツ ト · エッチ ング法を適用することにより、 前記二酸化シリ コン膜 1 5をマスクとして、 電極コンタク ト層 1 4のパター ンニングを行う。
次に、 塩酸系のエッチング液を使用してエッチング を行い、 パターンニングされた電極コンタク ト層 1 4 をマスクとしてクラッ ド層 1 3を選択的にエツチング する。
次に、 硫酸系のエッチング液を使用してエッチング を行い、 前記パターンニングされたクラッ ド層 1 3を マスクとして活性層 1 4を選択的にエツチングする。
この時、 エッチング時間を調節することで、 活性層 1 4のサイ ドエッチング量を制御し、 活性層 1 4の幅 を調節することが可能である。
第 8図参照
H C 1 + H N 0 3 + H 2 0 2 をエッチング液とする エッチングを施し、 基板 1 1上に段差を形成する。
この工程によって、 半導体基板 1 1上には第 1 の平 面 1 1 Aが形成され、 またこのエッチングの際にクラ ッ ド層 1 3 も横方向にサイ ドエッチングされており、 その側面は電極コンタク ト層 1 4および活性層 1 2 と 連続した表面にまで後退して、 第 2の平面 1 1 Bが露 出^ o。
以上の工程によって、 基板 1 1， 活性層 1 2 , クラ ッ ド層 1 3， 電極コンタク ト層 1 4の多層構造よりな るメサ型構造 2 0が形成される。
第 9図参照
次に、 MO CVD法を利用して、 埋め込み層 1 6を 形成する。
なお、 二酸化シリ コン膜 1 5が形成された領域上に は、 埋め込み層 1 6は成長しない。
埋め込み層 1 6は、 例えば以下の如き条件とする。 材料 ： I n P
厚さ ： 1. 9 5〜2 ( m)
不純物 ： F e
不純物濃度 ： 7 X 1 016 (cm"3)
埋め込み層 1 6は、 深い準位を形成する不純物 （デ ィープアクセプ夕） となる F eを含有しており、 高抵 抗層として作用するため、 電流は前記メサ構造の部分 だけに制限されて注入されることになる。
埋め込み層 1 6は、 第 1 の平面 1 1 Aおよび第 2の 平面 1 1 Bから成長が開始され、 成長中に （ 1 1 1 ) B面が出現することが抑制されるため、 異常成長や空 孔が発生することがない。
なお、 埋め込み層は上述の高抵抗層だけではなく、 PN逆バイアス接合を構成する層 （たとえば、 N型層 と P型層の積層構造） や、 高抵抗層と PN逆バイアス 接合の組み合わせ （たとえば、 埋め込み層を高抵抗層 と N型層とし、 その上に P型層を積層した構造） であ つてち良い。
第 1 0図参照
次に、 HF系のエッチング液を使用して二酸化シリ コン膜 1 5を除去した後、 バリア層 1 7， 金電極 1 8 ， および基板 1 1の裏面側に裏面電極層 1 9をそれぞ れ形成して半導体レーザが完成する。
各電極は、 例えば以下の如き条件とする。
バリア層 1 7について
材料 ： T iおよび P tの積層体
厚さ ： T i = 1 0 0 0 A， P t = 3 0 0 0 A 金電極 1 8
厚さ ： 3 / m
裏面電極層 1 9
材料 ： A uおよび Au · G e合金の積層体
厚さ ： Au = 2 5 0 0 A, Au - G e = 5 0 0 A 以上の工程によって形成されたメサ埋め込み型の半 導体レーザは、 異常成長や空孔の発生が抑制され、 従 つて、 金電極 1 8などが半導体層内に拡散してリーク 電流が発生するなどのおそれが解消される。
以上の実施例では、 半導体レーザの構造に本発明を 適用した例を説明したが、 このほか、 メサ型構造の多 層半導体層の編成を変更することで、 種々の光半導体 装置に適用することが可能である。
たとえば、 メサ型構造を構成する多層半導体層の活 性層部分 1 2を； lが 1 . 5 5であって、 1 . 3 〃 mの 光を吸収する I n G a A s Pとすれば光変調器を実現 できる。
また、 光変調器と同様な構造で、 活性層部 1 2を特 定な光を吸収する半導体層とすれば、 光フィ ルタを実 現できる。
また、 活性層 1 2の部分を例えば I n G a A s光吸 収層とすれば受光素子を実現することができる。
ただ、 以上の応用は一例であり、 ほかにも、 メサ埋 め込み型構造を採用する光半導体装置であれば、 如何 なるものであっても応用は可能である。

Claims

請 求 の 範 囲
(1)半導体基板と、
前記半導体基板上に設けられた第 1 の平面上に位置 し、 側壁の横方向に第 2の平面が設けられてなるメサ 型構造の多層半導体層と、
前記第 1， 第 2の平面、 および前記メサ型構造の多 層半導体層の側面を埋め込んで設けられた埋め込み層 を有することを特徴とするメサ埋め込み型光半導体装 (2)前記基板が、 第 1 の平面と、 その上に位置する第 2 の平面を有しており、 前記第 2の平面が設けられる基 板部分は、 メサ型構造の多層半導体層の一部を構成す ることを特徵とする請求項 (1)記載のメサ埋め込み型光 半導体装置。
(3)前記埋め込み層は、 有機金属気相成長法 （M O C V D ) によって形成されることを特徵とする請求項 (1)乃 至 (2)記載のメサ埋め込み型光半導体装置。
(4)前記第 1 および第 2の平面は、 （ 1 0 0 ) 面である ことを特徵とする請求項 (1)乃至 (3)記載のメサ埋め込み 型光半導体装置。
(5)前記埋め込み層は、 前記メサ型構造の多層半導体層 だけに電流を注入するための電流狭窄層であることを 特徵とする請求項 (1)乃至 (4)記載のメサ埋め込み型光半 導体装置。
(6)前記埋め込み層は、 高抵抗の半導体層であることを 特徴とする請求項 (5)記載のメサ埋め込み型光半導体装 置。
(7)前記メサ型構造の多層半導体層は、 半導体レーザを 構成する層であることを特徵とする請求項 (1)乃至 (6)記 載のメサ埋め込み型光半導体装置。
(8)前記メサ型構造の多層半導体層は、 光変調器をを構 成する層であることを特徴とする請求項 (1)乃至 (6)記載 のメサ埋め込み型光半導体装置。
(9)前記メサ型構造の多層半導体層は、 光フィルタを構 成する層であることを特徴とする請求項 (1)乃至 (6)記載 のメサ埋め込み型光半導体装置。
(10)前記メサ型構造の多層半導体層は、 受光素子を構成 する層であることを特徵とする請求項 (1)乃至 (6)記載の メサ埋め込み型光半導体装置。
αι)半導体基板上に光半導体装置を構成する多層半導体 層を形成する工程と、
前記多層半導体層を選択的にエッチングし、 第 1 の 平面上に位置し、 側壁の横方向に第 2の平面を有する メサ型構造の多層半導体層を形成する工程と、
気相成長法により、 前記第 1 , 第 2の平面および前 記メサ型構造の多層半導体層の側壁に埋め込み層を形 成する工程とを有することを特徴とするメサ埋め込み 型光半導体装置の製造方法。
(125前記第 1 の平面は、 前記多層半導体層を選択的にェ ツチングする際に、 基板表面の一部を同時にエツチン グして露出した面であるこ とを特徴とする請求項 (11)記 載のメサ埋め込み型光半導体装置の製造方法。
(13前記第 2の表面は、 前記多層半導体層を選択的にェ ツチングした後に、 サイ ドエッチングを施すことで、 前記多層半導体層が後退して露出した基板表面である ことを特徴とする請求項 (1 記載のメサ埋め込み型光半 導体装置の製造方法。
(14)前記埋め込み層は、 有機金属気相成長法 （M O C V D ) によって形成されることを特徴とする請求項 (11)乃 至 (13記載のメサ埋め込み型光半導体装置の製造方法。
(15)前記第 1 および第 2の平面は、 （ 1 0 0 ) 面である ことを特徵とする請求項 (Π)乃至^記載のメサ埋め込み 型光半導体装置の製造方法。
(10前記埋め込み層は、 前記メサ型構造の多層半導体層 だけに電流を注入するための電流狭窄層であることを 特徵とする請求項 (I 乃至 as記載のメサ埋め込み型光半 導体装置の製造方法。
(17)前記埋め込み層は、 高抵抗の半導体層であることを 特徵とする請求項 (^記載のメサ埋め込み型光半導体装 置の製造方法。
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