JPH0437183A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0437183A JPH0437183A JP14167190A JP14167190A JPH0437183A JP H0437183 A JPH0437183 A JP H0437183A JP 14167190 A JP14167190 A JP 14167190A JP 14167190 A JP14167190 A JP 14167190A JP H0437183 A JPH0437183 A JP H0437183A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明は半導体の製造方法に関し、特にＩｎＰ系半導体
レーザに通した半導体の製造方法に関し、幅に段差のあ
るメサ構造でもｎ−ｎ間のリークを確実に防止したｎ−
１−ｎ構造を有する半導体装置の製造方法を提供するこ
とを目的とし、ｐ型ＩｎＰ基板上に、Ｉ ｎＧａＡｓま
たはＩｎＧａＡｓＰの活性層と、その上のＩｎＰクラッ
ド層と、更にその上のＩ ｎＧａＡｓまたはＩ ｎＣｒ
ａＡ、 ｓ Ｐのコンタクト層とを積層し、メサを形成
するためのストライブマスク層を該コンタクト層の上に
形成した下板基板を用い、 上記下板基板をサイドエッチレートの小さいエツチング
液でエツチングすることにより、上記ＩｎＰ基板がエツ
チングされて形成された下段部分と、上記活性層、上記
クラッド層、および上記コンタクト層がエツチングされ
て形成され且つ該下段部分よりも幅が狭い上段部分とか
ら成るメサを形成する工程、 有機金属気相成長法により、上記下板基板上の上記メサ
の両側の領域を上記ストライプマスク層の下端までｎ型
ＩｎＰ層で埋める工程、上記埋め込んだｎ型１ ｎ、
Ｐ層を上記エツチング液よりもサイドエッチレートの大
きいエツチング液でエツチングすることにより、上記メ
サの下段部分の両側の下板基板上に該下段部分の高さに
達しない厚さで上記ｎ型ＩｎＰ層を残し且つそれ以外の
部分の上記ｎ型ＩｎＰ層を除去すると共に上記メサの上
段部分の幅を所定幅にまで減少させる工程、および 有機金属気相成長法により、上記下板基板上の上記メサ
の両側の領域を上記ストライプマスク層の下端まで高抵
抗ｉ型ＩｎＰ層で埋める工程、を含むように構成する。
レーザに通した半導体の製造方法に関し、幅に段差のあ
るメサ構造でもｎ−ｎ間のリークを確実に防止したｎ−
１−ｎ構造を有する半導体装置の製造方法を提供するこ
とを目的とし、ｐ型ＩｎＰ基板上に、Ｉ ｎＧａＡｓま
たはＩｎＧａＡｓＰの活性層と、その上のＩｎＰクラッ
ド層と、更にその上のＩ ｎＧａＡｓまたはＩ ｎＣｒ
ａＡ、 ｓ Ｐのコンタクト層とを積層し、メサを形成
するためのストライブマスク層を該コンタクト層の上に
形成した下板基板を用い、 上記下板基板をサイドエッチレートの小さいエツチング
液でエツチングすることにより、上記ＩｎＰ基板がエツ
チングされて形成された下段部分と、上記活性層、上記
クラッド層、および上記コンタクト層がエツチングされ
て形成され且つ該下段部分よりも幅が狭い上段部分とか
ら成るメサを形成する工程、 有機金属気相成長法により、上記下板基板上の上記メサ
の両側の領域を上記ストライプマスク層の下端までｎ型
ＩｎＰ層で埋める工程、上記埋め込んだｎ型１ ｎ、
Ｐ層を上記エツチング液よりもサイドエッチレートの大
きいエツチング液でエツチングすることにより、上記メ
サの下段部分の両側の下板基板上に該下段部分の高さに
達しない厚さで上記ｎ型ＩｎＰ層を残し且つそれ以外の
部分の上記ｎ型ＩｎＰ層を除去すると共に上記メサの上
段部分の幅を所定幅にまで減少させる工程、および 有機金属気相成長法により、上記下板基板上の上記メサ
の両側の領域を上記ストライプマスク層の下端まで高抵
抗ｉ型ＩｎＰ層で埋める工程、を含むように構成する。
〔産業上の利用分野］
本発明は半導体の製造方法に関し、特にＩｎＰ系半種半
導体レーザした半導体の製造方法に関する。
導体レーザした半導体の製造方法に関する。
ＩｎＰ系半種半導体レーザいては、ｎ型基板に比べて這
かに大きな出力が得られるＰ型基板が用いられる。
かに大きな出力が得られるＰ型基板が用いられる。
従来の半導体レーザの構造は、第２図に示したように、
例えばｐ型ｒｎＰｉ板２１の一部であるメサ下段部分２
２と、Ｉｎ、ＧａＡｓＰまたはＩｎＧａＡｓの活性層２
３、ｎ型ＩｎＰのクランド層２４、ρ型１ｎＧａＡｓま
たはｐ型Ｉ ｎＧａＡｓＰのコンタクト層２９を積層し
たメサ上段部分（２３，２４，２９）とから成る２段構
造の形のメサ２６（２２，２３，２４，２９）を、Ｆｅ
ドープ高抵抗ＩｎＰ層２８で埋めた構造であり、高抵抗
ＩｎＰ層２８を挟んでＰ−１−ｎ構造を構成している。
例えばｐ型ｒｎＰｉ板２１の一部であるメサ下段部分２
２と、Ｉｎ、ＧａＡｓＰまたはＩｎＧａＡｓの活性層２
３、ｎ型ＩｎＰのクランド層２４、ρ型１ｎＧａＡｓま
たはｐ型Ｉ ｎＧａＡｓＰのコンタクト層２９を積層し
たメサ上段部分（２３，２４，２９）とから成る２段構
造の形のメサ２６（２２，２３，２４，２９）を、Ｆｅ
ドープ高抵抗ＩｎＰ層２８で埋めた構造であり、高抵抗
ＩｎＰ層２８を挟んでＰ−１−ｎ構造を構成している。
（同図中２５は、メサ２６をエツチングで形成するため
のストライブマスクである。）このようにメサに段差を
設けることは本出願人による出願（名称「メサ埋め込み
型光半導体装置の製造方法」、平成２年２月２８日出願
、特願平２−４５８５４ ）において開示した構造であ
る。これは、メサに段差を設けたことにより、メサトッ
プの異常成長やメササイドの穴の発生を防止して特性劣
化を防止したものである。
のストライブマスクである。）このようにメサに段差を
設けることは本出願人による出願（名称「メサ埋め込み
型光半導体装置の製造方法」、平成２年２月２８日出願
、特願平２−４５８５４ ）において開示した構造であ
る。これは、メサに段差を設けたことにより、メサトッ
プの異常成長やメササイドの穴の発生を防止して特性劣
化を防止したものである。
しかし、ｐ−１−ｎ構造では、ｉ層すなわち高抵抗Ｉｎ
Ｐｔ流狭窄層がその機能を十分に発揮することができな
いため、リークが発生して光出力が飽和しレーザ出力に
限界があった。すなわち、本来Ｆｅドープ高抵抗ＩｎＰ
層は、Ｆｅが伝導体と価電子体との間に深いエネルギー
レベルの谷を形成し、これが電子トラップとして作用す
ることによりＩｎＰ層を高抵抗化する。ところがｐ −
ｉｎ構造とした場合、ｐ側のホール注入があるため、ト
ラップされた電子と注入されたホールとが再結合して電
流が流れる。
Ｐｔ流狭窄層がその機能を十分に発揮することができな
いため、リークが発生して光出力が飽和しレーザ出力に
限界があった。すなわち、本来Ｆｅドープ高抵抗ＩｎＰ
層は、Ｆｅが伝導体と価電子体との間に深いエネルギー
レベルの谷を形成し、これが電子トラップとして作用す
ることによりＩｎＰ層を高抵抗化する。ところがｐ −
ｉｎ構造とした場合、ｐ側のホール注入があるため、ト
ラップされた電子と注入されたホールとが再結合して電
流が流れる。
このリーク電流を防止するにはＰ側からのホール注入が
無い構造にすれば良い。これは、ｐ −ｉ−ｎ構造とセ
ずｎ −ｉ−ｎとすることにより可能である。
無い構造にすれば良い。これは、ｐ −ｉ−ｎ構造とセ
ずｎ −ｉ−ｎとすることにより可能である。
ｎ−１−ｎ構造を形成するための方法は従来から種々行
われていた。しかし、上記のようにメサ幅に段差を設け
た構造については、段差の無い構造のための従来の方法
では、メサのｎ型ＩｎＰクラツド層とメサの両側に形成
するｎ型ＩｎＰ層とのｎ −ｎ間のリークを確実に防止
するように形成することが困難なため、メサに段差のあ
る場合にｎ −ｉ −ｎ構造の効果を発揮できないとい
う問題があった。
われていた。しかし、上記のようにメサ幅に段差を設け
た構造については、段差の無い構造のための従来の方法
では、メサのｎ型ＩｎＰクラツド層とメサの両側に形成
するｎ型ＩｎＰ層とのｎ −ｎ間のリークを確実に防止
するように形成することが困難なため、メサに段差のあ
る場合にｎ −ｉ −ｎ構造の効果を発揮できないとい
う問題があった。
本発明は、幅に段差のあるメサ構造でも上記ｎｎ間のリ
ークを確実に防止したｎ −ｉ −ｎ構造を有する半導
体装置の製造方法を提供することを目的とする。
ークを確実に防止したｎ −ｉ −ｎ構造を有する半導
体装置の製造方法を提供することを目的とする。
上記の目的は、本発明によれば、Ｐ型ＩｎＰ基板上に、
ＩｎＧａＡｓまたはＩｎＧａＡｓＰの活性層と、その上
のＩｎＰクラッド層と、更にその上のＩ ｎＧａＡｓま
たはＩｎＧａＡｓＰのコンタクト層とを積層し、メサを
形成するためのストライプマスク層を該コンタクト層の
上に形成した下板基板を用い、 上記下板基板をサイドエッチレートの小さいエツチング
液でエツチングすることにより、上記Ｉｎ、 Ｐ基板が
エツチングされて形成された下段部分と、上記活性層、
上記クラッド層、および上記コンタクト層がエツチング
されて形成され且つ該下段部分よりも幅が狭い上段部分
とから成るメサを形成する工程、 有機金属気相成長法により、上記下板基板上の上記メサ
の両側の領域を上記ストライプマスク層の下端までｎ型
ＩｎＰ層で埋める工程、上記埋め込んだｎ型ＩｎＰ層を
上記エツチング液よりもサイドエッチレートの大きいエ
ツチング液でエツチングすることにより、上記メサの下
段部分の両側の下板基板上に該下段部分の高さに達しな
い厚さで上記ｎ型ＩｎＰ層を残し且つそれ以外の部分の
上記ｎ型ＩｎＰ層を除去すると共に上記メサの上段部分
の幅を所定幅にまで減少させる工程、および 有機金属気相成長法により、上記下板基板上の上記メサ
の両側の領域を上記ストライプマスク層の下端まで高抵
抗ｉ型ＩｎＰ層で埋める工程、を含むことを特徴とする
半導体の製造方法によって達成される。
ＩｎＧａＡｓまたはＩｎＧａＡｓＰの活性層と、その上
のＩｎＰクラッド層と、更にその上のＩ ｎＧａＡｓま
たはＩｎＧａＡｓＰのコンタクト層とを積層し、メサを
形成するためのストライプマスク層を該コンタクト層の
上に形成した下板基板を用い、 上記下板基板をサイドエッチレートの小さいエツチング
液でエツチングすることにより、上記Ｉｎ、 Ｐ基板が
エツチングされて形成された下段部分と、上記活性層、
上記クラッド層、および上記コンタクト層がエツチング
されて形成され且つ該下段部分よりも幅が狭い上段部分
とから成るメサを形成する工程、 有機金属気相成長法により、上記下板基板上の上記メサ
の両側の領域を上記ストライプマスク層の下端までｎ型
ＩｎＰ層で埋める工程、上記埋め込んだｎ型ＩｎＰ層を
上記エツチング液よりもサイドエッチレートの大きいエ
ツチング液でエツチングすることにより、上記メサの下
段部分の両側の下板基板上に該下段部分の高さに達しな
い厚さで上記ｎ型ＩｎＰ層を残し且つそれ以外の部分の
上記ｎ型ＩｎＰ層を除去すると共に上記メサの上段部分
の幅を所定幅にまで減少させる工程、および 有機金属気相成長法により、上記下板基板上の上記メサ
の両側の領域を上記ストライプマスク層の下端まで高抵
抗ｉ型ＩｎＰ層で埋める工程、を含むことを特徴とする
半導体の製造方法によって達成される。
本発明によれば、ｐ型ＩｎＰ基板の一部であるメサ下段
部分の上にそれよりも幅の狭い活性層、クランド層、お
よびコンタクト層から成る上段部分を積層することによ
り幅に段差のあるメサを形成し、メサ下段部分にのみ接
した形でｎ型ＩｎＰ層を残し、それ以外の部分のｎ型Ｉ
ｎＰ層は除去するので、ｎ型ＩｎＰ層を活性層あるいは
ｎ型ＩｎＰクラッド層に接触させることなく、〔ｎ型Ｉ
ｎＰのクランド層］−〔後でメサの両側に埋め込んだ高
抵抗ｉ型１ ｎ Ｐ Ｊ！！ ） −（上記でメサ下段
部分の両側に残したｎ型ＩｎＰ層〕によるｎ−１ｎ構造
を形成することができる。
部分の上にそれよりも幅の狭い活性層、クランド層、お
よびコンタクト層から成る上段部分を積層することによ
り幅に段差のあるメサを形成し、メサ下段部分にのみ接
した形でｎ型ＩｎＰ層を残し、それ以外の部分のｎ型Ｉ
ｎＰ層は除去するので、ｎ型ＩｎＰ層を活性層あるいは
ｎ型ＩｎＰクラッド層に接触させることなく、〔ｎ型Ｉ
ｎＰのクランド層］−〔後でメサの両側に埋め込んだ高
抵抗ｉ型１ ｎ Ｐ Ｊ！！ ） −（上記でメサ下段
部分の両側に残したｎ型ＩｎＰ層〕によるｎ−１ｎ構造
を形成することができる。
以下に、実施例により本発明をより詳細に説明する。
ＩｎＰ系半導体レーザの高抵抗埋込みに本発明を適用し
た場合の一例を説明する。
た場合の一例を説明する。
第１図（ａ）〜（ｅ）に示した手順で上記埋込み構造を
作成した。
作成した。
第１図（ａ）は、用いた下板基板を示す。下板基板１０
は、ｐ型ＩｎＰ基板１の表面に気相エピタキシャル成長
法（ＶＰＥ）、液相エピタキシャル成長法（ＬＰＥ）等
によりＩ ｎＧａＡｓまたはＩ ｎＧａＡｓ Ｐの活性
層３、その上のｎ型ＩｎＰのクランド層４、および更に
その上のｐ型１ｎＧａＡｓまたはｐ型！ｎＧａＡｓＰの
コンタクト層９で覆ってＤＨ構造を構成した後、化学気
相成長法（ＣＶＤ） 、スパッタ等によりＳｉｎ、のス
トライプマスク層５を形成したものである。ストライプ
マスク層５の幅Ｗは例えば５μｍ程度とする。
は、ｐ型ＩｎＰ基板１の表面に気相エピタキシャル成長
法（ＶＰＥ）、液相エピタキシャル成長法（ＬＰＥ）等
によりＩ ｎＧａＡｓまたはＩ ｎＧａＡｓ Ｐの活性
層３、その上のｎ型ＩｎＰのクランド層４、および更に
その上のｐ型１ｎＧａＡｓまたはｐ型！ｎＧａＡｓＰの
コンタクト層９で覆ってＤＨ構造を構成した後、化学気
相成長法（ＣＶＤ） 、スパッタ等によりＳｉｎ、のス
トライプマスク層５を形成したものである。ストライプ
マスク層５の幅Ｗは例えば５μｍ程度とする。
本発明のエツチングにおいては、最初にサイドエッチレ
ートの小さいエツチング液を用い、後でサイドエッチレ
ートの大きいエツチング液を用いる。ＩｎＰのエツチン
グ液としては例えば塩酸（ＨＣ／２）、硝酸（ＨＮＯ：
ｌ）、過酸化水素（Ｈ２Ｏ２）の混合液を用い、サイド
エッチレートの大きさは組成中の塩酸比率で調整する。
ートの小さいエツチング液を用い、後でサイドエッチレ
ートの大きいエツチング液を用いる。ＩｎＰのエツチン
グ液としては例えば塩酸（ＨＣ／２）、硝酸（ＨＮＯ：
ｌ）、過酸化水素（Ｈ２Ｏ２）の混合液を用い、サイド
エッチレートの大きさは組成中の塩酸比率で調整する。
すなわち、塩酸比率を小さくするとサイドエッチレート
が大きくなる。
が大きくなる。
サイドエッチレートの小さいエツチング液として、３Ｈ
Ｃ１： ＩＨＮＯ，： ｌＨ２Ｏ□の比率の混合液を用
いて、クラッド層４、活性層３、およびコンタクト層９
をエツチングすることにより、メサの下段部分２（幅６
μｍ程度）上に、これよりも狭い幅（例えば３μｍ程度
）の活性層３、クラッド層４、およびコンタクト層９か
ら成るメサの上段部分がこの順で積層した２段構造のメ
サ６を形成する（第１図（ｂ））。
Ｃ１： ＩＨＮＯ，： ｌＨ２Ｏ□の比率の混合液を用
いて、クラッド層４、活性層３、およびコンタクト層９
をエツチングすることにより、メサの下段部分２（幅６
μｍ程度）上に、これよりも狭い幅（例えば３μｍ程度
）の活性層３、クラッド層４、およびコンタクト層９か
ら成るメサの上段部分がこの順で積層した２段構造のメ
サ６を形成する（第１図（ｂ））。
次に、有機金属気相成長法により、下板基板１０上のメ
サ６の両側の領域をストライプマスク層５の下端までｎ
型ＩｎＰ層７で埋める（第１図（Ｃ））。
サ６の両側の領域をストライプマスク層５の下端までｎ
型ＩｎＰ層７で埋める（第１図（Ｃ））。
上記エツチング液よりもサイドエッチレートの小さいエ
ツチング液として、２ＨＣＩ！、： ＩＨＮＯ。
ツチング液として、２ＨＣＩ！、： ＩＨＮＯ。
：ＩＨｚＯ□の比率の混合液を用いて、埋め込んだｎ型
ＩｎＰ層７をエツチングする。その際に、凸部２の両側
の下板基板１上に凸部２の高さｈに達しない厚さｄでｎ
型ＩｎＰｊｉｉ７を残し且つそれ以外の部分のｎ型Ｉ
ｎ、 Ｐ層７を除去するように、そしてメサ６の凸部２
より上の部分が所定幅Ｂになるようにエツチング条件を
制御する（第１図（ｄ））。
ＩｎＰ層７をエツチングする。その際に、凸部２の両側
の下板基板１上に凸部２の高さｈに達しない厚さｄでｎ
型ＩｎＰｊｉｉ７を残し且つそれ以外の部分のｎ型Ｉ
ｎ、 Ｐ層７を除去するように、そしてメサ６の凸部２
より上の部分が所定幅Ｂになるようにエツチング条件を
制御する（第１図（ｄ））。
次に、有機金属気相成長法により、下板基板１０のメサ
６の両側の領域をストライブマスク５の下端まで高抵抗
ｉ型ＩｎＰ層８で埋める（第１図（ｅ））。
６の両側の領域をストライブマスク５の下端まで高抵抗
ｉ型ＩｎＰ層８で埋める（第１図（ｅ））。
以上の工程により、下段の幅がＷで上段の幅がＢの、幅
に段差のあるメサ６を有し、ｎ −ｎ間（ｎ型ＩｎＰク
ラッド層４− ｎ型ＩｎＰ層７間）が確実に分離され、
リークが防止された高抵抗埋込み構造が実現される。
に段差のあるメサ６を有し、ｎ −ｎ間（ｎ型ＩｎＰク
ラッド層４− ｎ型ＩｎＰ層７間）が確実に分離され、
リークが防止された高抵抗埋込み構造が実現される。
以上説明したように、本発明によれば、幅に段差のある
メサ構造で、ｎ −ｎ間のリークを確実に防止できるの
で、メサの段差構造による特性劣化防止効果を発揮しな
がら、光出力を高めたＩｎＰ系半導体レーザを得ること
ができる。
メサ構造で、ｎ −ｎ間のリークを確実に防止できるの
で、メサの段差構造による特性劣化防止効果を発揮しな
がら、光出力を高めたＩｎＰ系半導体レーザを得ること
ができる。
【図面の簡単な説明】
第１図（ａ）〜（ｅ）は、本発明に従ってｎ −ｉ −
ｎ構造のｒｎＰ系半導体レーザを作成する工程例を示す
断面図、および 第２図は、従来のｐ−１−ｎ構造のｒｎＰ系半導体レー
ザを示す断面図である。 １．２１：ｐ型ＩｎＰ基板、 ２．２２：Ｐ型ＩｎＰ基板１の一部であるメサ下段部分
、 ３ ２３：ＩｎＧａＡｓまたはＩ ｎＧａＡｓ Ｐの′
活性層、 ４．２４：ｎ型ＩｎＰクラッド層、５，２５ニスドライ
ブマスク層、 ６．２６：メサ、７：ｎ型ＩｎＰ層、８．２８＝高抵抗
ｉ型ＩｎＰＩｉｉ、 ９ ２９：ＩｎＧａＡｓまたはＩｎＧａＡｓＰのコンタ
クト層。 、４〜４ （Ｃ） 第１図 （ｄ） 第 図 、１ 第 図
ｎ構造のｒｎＰ系半導体レーザを作成する工程例を示す
断面図、および 第２図は、従来のｐ−１−ｎ構造のｒｎＰ系半導体レー
ザを示す断面図である。 １．２１：ｐ型ＩｎＰ基板、 ２．２２：Ｐ型ＩｎＰ基板１の一部であるメサ下段部分
、 ３ ２３：ＩｎＧａＡｓまたはＩ ｎＧａＡｓ Ｐの′
活性層、 ４．２４：ｎ型ＩｎＰクラッド層、５，２５ニスドライ
ブマスク層、 ６．２６：メサ、７：ｎ型ＩｎＰ層、８．２８＝高抵抗
ｉ型ＩｎＰＩｉｉ、 ９ ２９：ＩｎＧａＡｓまたはＩｎＧａＡｓＰのコンタ
クト層。 、４〜４ （Ｃ） 第１図 （ｄ） 第 図 、１ 第 図
Claims (1)
- 【特許請求の範囲】 １、ｐ型ＩｎＰ基板上に、ＩｎＧａＡｓまたはＩｎＧａ
ＡｓＰの活性層と、その上のＩｎＰクラッド層と、更に
その上のＩｎＧａＡｓまたはＩｎＧａＡｓＰのコンタク
ト層とを積層し、メサを形成するためのストライプマス
ク層を該コンタクト層の上に形成した下板基板を用い、 上記下板基板をサイドエッチレートの小さいエッチング
液でエッチングすることにより、上記ＩｎＰ基板がエッ
チングされて形成された下段部分と、上記活性層、上記
クラッド層、および上記コンタクト層がエッチングされ
て形成され且つ該下段部分よりも幅が狭い上段部分とか
ら成るメサを形成する工程、 有機金属気相成長法により、上記下板基板上の上記メサ
の両側の領域を上記ストライプマスク層の下端までｎ型
ＩｎＰ層で埋める工程、 上記埋め込んだｎ型ＩｎＰ層を上記エッチング液よりも
サイドエッチレートの大きいエッチング液でエッチング
することにより、上記メサの下段部分の両側の下板基板
上に該下段部分の高さに達しない厚さで上記ｎ型ＩｎＰ
層を残し且つそれ以外の部分の上記ｎ型ＩｎＰ層を除去
すると共に上記メサの上段部分の幅を所定幅にまで減少
させる工程、および 有機金属気相成長法により、上記下板基板上の上記メサ
の両側の領域を上記ストライプマスク層の下端まで高抵
抗ｉ型ＩｎＰ層で埋める工程、を含むことを特徴とする
半導体の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14167190A JP2921925B2 (ja) | 1990-06-01 | 1990-06-01 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP14167190A JP2921925B2 (ja) | 1990-06-01 | 1990-06-01 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0437183A true JPH0437183A (ja) | 1992-02-07 |
| JP2921925B2 JP2921925B2 (ja) | 1999-07-19 |
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Family Applications (1)
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
1990
- 1990-06-01 JP JP14167190A patent/JP2921925B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5270245A (en) * | 1992-11-27 | 1993-12-14 | Motorola, Inc. | Method of forming a light emitting diode |
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| Publication number | Publication date |
|---|---|
| JP2921925B2 (ja) | 1999-07-19 |
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