JP3034688B2 - 半導体装置 - Google Patents
半導体装置Info
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Description
【０００１】
【産業上の利用分野】本発明は、ｐ形基板を用いた埋込
ヘテロ構造半導体レ−ザに関する。
ヘテロ構造半導体レ−ザに関する。
【０００２】
【従来の技術】半導体レ−ザの低閾値化を達成するため
には、活性領域以外を流れるリ−ク電流の低減が必須で
ある。埋込ヘテロ(ＢＨ；Ｂuried Ｈeterostructure)構
造レ−ザでは、従来電流ブロック層としてｐ-ｎ接合や
高抵抗半導体層(Ｆe及びＴiド−プ等)が用いられてお
り、ｐ基板を用いたＢＨレ−ザの例としては、アイ・イ
−・イ−・イ− ジャ−ナル・オブ・カンタム・エレクトロニ
クス ２５巻 ナンバ−６ １９８９年 １２８８頁(ＩＥ
ＥＥ Ｊournal of Ｑuantum Ｅlectronics Ｖol.２５Ｎ
o.６ １９８９ ｐ１２８８)に記載の如く、有機金属気
相成長(ＭＯＣＶＤ；Ｍetalorganic Ｃhemical Ｖapor
Ｄeposition)法と液相成長（ＬＰＥ；ＬiquidＰhase Ｅ
pitaxy）法の併用によるｐ-ｎ接合埋込型のＢＨレ−ザ
がある。
には、活性領域以外を流れるリ−ク電流の低減が必須で
ある。埋込ヘテロ(ＢＨ；Ｂuried Ｈeterostructure)構
造レ−ザでは、従来電流ブロック層としてｐ-ｎ接合や
高抵抗半導体層(Ｆe及びＴiド−プ等)が用いられてお
り、ｐ基板を用いたＢＨレ−ザの例としては、アイ・イ
−・イ−・イ− ジャ−ナル・オブ・カンタム・エレクトロニ
クス ２５巻 ナンバ−６ １９８９年 １２８８頁(ＩＥ
ＥＥ Ｊournal of Ｑuantum Ｅlectronics Ｖol.２５Ｎ
o.６ １９８９ ｐ１２８８)に記載の如く、有機金属気
相成長(ＭＯＣＶＤ；Ｍetalorganic Ｃhemical Ｖapor
Ｄeposition)法と液相成長（ＬＰＥ；ＬiquidＰhase Ｅ
pitaxy）法の併用によるｐ-ｎ接合埋込型のＢＨレ−ザ
がある。
【０００３】
【発明が解決しようとする課題】上記従来技術では、埋
込成長にＬＰＥ法を用いており、この方法では基板の大
面積化や成長層の高均一化が困難である。大面積化や高
均一化を達成するために埋込成長を含む結晶成長全てを
ＭＯＣＶＤ法により行い、ｐ-ｎ接合埋込によるＢＨレ
−ザを作製すると、図１に示すようにｎ-ＩnＰ埋込層６
とｎ-ＩnＰ層８、９が繋がり易く(ｎ-ｎ接続ができ易
く)、電流がこのｎ-ｎ接続を通じて流れるため充分な低
閾値化が行われない。
込成長にＬＰＥ法を用いており、この方法では基板の大
面積化や成長層の高均一化が困難である。大面積化や高
均一化を達成するために埋込成長を含む結晶成長全てを
ＭＯＣＶＤ法により行い、ｐ-ｎ接合埋込によるＢＨレ
−ザを作製すると、図１に示すようにｎ-ＩnＰ埋込層６
とｎ-ＩnＰ層８、９が繋がり易く(ｎ-ｎ接続ができ易
く)、電流がこのｎ-ｎ接続を通じて流れるため充分な低
閾値化が行われない。
【０００４】本発明の目的は、このようなｎ-ｎ接続の
無い低リ−ク電流埋込構造を達成することにより、ＢＨ
レ−ザの低閾値化を図ることにある。
無い低リ−ク電流埋込構造を達成することにより、ＢＨ
レ−ザの低閾値化を図ることにある。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に、本発明では変曲点の無い滑らかな側面形状を持つメ
サストライプを形成し、その埋込成長において第一の半
導体埋込層をメサ側面で特定の面({１００}面に対する
角度が７６±５°)が現われるまで成長し、且つその後
基板と逆の導電型の第二の半導体埋込層を連続して成長
した。この時第二の半導体埋込層の成長は成長フロント
がメサ最上部に達する前に終了する。
に、本発明では変曲点の無い滑らかな側面形状を持つメ
サストライプを形成し、その埋込成長において第一の半
導体埋込層をメサ側面で特定の面({１００}面に対する
角度が７６±５°)が現われるまで成長し、且つその後
基板と逆の導電型の第二の半導体埋込層を連続して成長
した。この時第二の半導体埋込層の成長は成長フロント
がメサ最上部に達する前に終了する。
【０００６】
【作用】本発明のように第一の半導体埋込層をメサ側面
で特定の面({１００}面に対する角度が７６±５°)が現
われるまで成長し、引き続き第二の半導体埋込層を成長
すると、第二の半導体埋込層はメサ側面でこの特定の面
を這い上がるように成長する。またこの第二の半導体埋
込層の成長フロントがメサ最上部に達する前に終了する
と、第二の半導体埋込層(ｎ-ＩnＰ電流ブロック層)はｎ
-ＩnＰ層８又は９と完全に分断され、周囲を移動度の小
さいｐ-ＩnＰ層５(第一の半導体埋込層)および７で囲わ
れた構造となる。このような構造においては、メサスト
ライプの活性領域以外を流れるリ-ク電流は効果的に抑
止され低閾値半導体レ-ザが実現できる。
で特定の面({１００}面に対する角度が７６±５°)が現
われるまで成長し、引き続き第二の半導体埋込層を成長
すると、第二の半導体埋込層はメサ側面でこの特定の面
を這い上がるように成長する。またこの第二の半導体埋
込層の成長フロントがメサ最上部に達する前に終了する
と、第二の半導体埋込層(ｎ-ＩnＰ電流ブロック層)はｎ
-ＩnＰ層８又は９と完全に分断され、周囲を移動度の小
さいｐ-ＩnＰ層５(第一の半導体埋込層)および７で囲わ
れた構造となる。このような構造においては、メサスト
ライプの活性領域以外を流れるリ-ク電流は効果的に抑
止され低閾値半導体レ-ザが実現できる。
【０００７】
【実施例】以下、本発明の一実施例を図２〜４によりＩ
nＧaＡsＰ系ＢＨレ−ザに適用した場合について説明す
る。
nＧaＡsＰ系ＢＨレ−ザに適用した場合について説明す
る。
【０００８】有機金属気相成長(ＭＯＣＶＤ)法により、
図２に示すようにｐ-ＩnＰ基板１(キャリア濃度４〜６
Ｅ１８cm-2)にｐ-ＩnＰクラッド層２(キャリア濃度〜１
Ｅ１８cm-2、厚さ〜２μm)を成長した後アンド-プＩnＧ
aＡsＰ／ＩnＧaＡs ＭＱＷ活性層３(波長１.３μm、厚
さ〜０.２μm)、ｎ-ＩnＰクラッド層４(キャリア濃度〜
２Ｅ１８cm-2、厚さ〜１μm)を成長する。この時活性層
３はアンド-プＩnＧaＡsＰバルク活性層でも良く、ＭＱ
Ｗ構造に限定されない。その後ＣＶＤ法によりＳiＯ2膜
を被着しホトリソ工程を経た後、ＳiＯ2膜をマスクとし
てウェットエッチングにより図中に示されるような変曲
点の無い滑らかな側面を有するメサストライプを形成す
る。メサストライプはＳiＯ2膜下部が側面からエッチン
グされＳiＯ2膜がオ−バ−ハング状になるようにする。
また活性層幅は１〜２μm、メサ深さは２.５〜４μmで
ある。次に、ＳiＯ2膜を被着したままメサストライプの
側面をｐ-ＩnＰ層５(キャリア濃度〜１Ｅ１８cm-2、厚
さ０.５〜１μm)、ｎ-ＩnＰ層６(キャリア濃度〜２Ｅ１
８cm-2、厚さ０.５〜１μm)、ｐ-ＩnＰ層７(キャリア濃
度〜２Ｅ１８cm-2、厚さ１〜３μm)、ｎ-ＩnＰ層８(キ
ャリア濃度〜２Ｅ１８cm-2、厚さ〜０.５μm)で埋め込
んだ。ｎ-ＩnＰ層８へのＺnの拡散を極力抑えるためｐ-
ＩnＰ層７の初期に低キャリア濃度ｐ-ＩnＰ層を挿入し
ても良い。この埋込成長において重要なことは、ｐ-Ｉn
Ｐ層５の膜厚制御である。即ち図３に示すように、メサ
側面においてｐ-ＩnＰ層５の成長表面が特定の面(図中
に面Ａで表してあり｛１００｝面に対して７６±５゜、
｛１３３｝面)になるまで成長することが重要である。
このような成長を行った後連続してｎ-ＩnＰ層６を成長
すると、ｎ-ＩnＰ層６は面Ａを這い上がるように成長す
る。この時ｎ-ＩnＰ層６の成長は成長表面と面Ａの交点
がメサ最上部に達する前に(ＳiＯ2膜に接する前に)終了
する。ｎ-ＩnＰ層６のメサ側面における面も特定の面
(面Ａ)となる。この様子を図４に示した。以上のように
して埋め込んだ構造においては、ｎ-ＩnＰブロック層６
が周囲をｐ-ＩnＰ層で囲われた構造となり、リ−ク電流
の要因であるｎ-ｎ接続の無い理想的なブロック層構造
となる。ｎ-ＩnＰ層８はｐ-ｎ接合と再成長界面を分離
するために設けたもので、本発明においては特に挿入を
限定されるものでは無い。
図２に示すようにｐ-ＩnＰ基板１(キャリア濃度４〜６
Ｅ１８cm-2)にｐ-ＩnＰクラッド層２(キャリア濃度〜１
Ｅ１８cm-2、厚さ〜２μm)を成長した後アンド-プＩnＧ
aＡsＰ／ＩnＧaＡs ＭＱＷ活性層３(波長１.３μm、厚
さ〜０.２μm)、ｎ-ＩnＰクラッド層４(キャリア濃度〜
２Ｅ１８cm-2、厚さ〜１μm)を成長する。この時活性層
３はアンド-プＩnＧaＡsＰバルク活性層でも良く、ＭＱ
Ｗ構造に限定されない。その後ＣＶＤ法によりＳiＯ2膜
を被着しホトリソ工程を経た後、ＳiＯ2膜をマスクとし
てウェットエッチングにより図中に示されるような変曲
点の無い滑らかな側面を有するメサストライプを形成す
る。メサストライプはＳiＯ2膜下部が側面からエッチン
グされＳiＯ2膜がオ−バ−ハング状になるようにする。
また活性層幅は１〜２μm、メサ深さは２.５〜４μmで
ある。次に、ＳiＯ2膜を被着したままメサストライプの
側面をｐ-ＩnＰ層５(キャリア濃度〜１Ｅ１８cm-2、厚
さ０.５〜１μm)、ｎ-ＩnＰ層６(キャリア濃度〜２Ｅ１
８cm-2、厚さ０.５〜１μm)、ｐ-ＩnＰ層７(キャリア濃
度〜２Ｅ１８cm-2、厚さ１〜３μm)、ｎ-ＩnＰ層８(キ
ャリア濃度〜２Ｅ１８cm-2、厚さ〜０.５μm)で埋め込
んだ。ｎ-ＩnＰ層８へのＺnの拡散を極力抑えるためｐ-
ＩnＰ層７の初期に低キャリア濃度ｐ-ＩnＰ層を挿入し
ても良い。この埋込成長において重要なことは、ｐ-Ｉn
Ｐ層５の膜厚制御である。即ち図３に示すように、メサ
側面においてｐ-ＩnＰ層５の成長表面が特定の面(図中
に面Ａで表してあり｛１００｝面に対して７６±５゜、
｛１３３｝面)になるまで成長することが重要である。
このような成長を行った後連続してｎ-ＩnＰ層６を成長
すると、ｎ-ＩnＰ層６は面Ａを這い上がるように成長す
る。この時ｎ-ＩnＰ層６の成長は成長表面と面Ａの交点
がメサ最上部に達する前に(ＳiＯ2膜に接する前に)終了
する。ｎ-ＩnＰ層６のメサ側面における面も特定の面
(面Ａ)となる。この様子を図４に示した。以上のように
して埋め込んだ構造においては、ｎ-ＩnＰブロック層６
が周囲をｐ-ＩnＰ層で囲われた構造となり、リ−ク電流
の要因であるｎ-ｎ接続の無い理想的なブロック層構造
となる。ｎ-ＩnＰ層８はｐ-ｎ接合と再成長界面を分離
するために設けたもので、本発明においては特に挿入を
限定されるものでは無い。
【０００９】次に、ＳiＯ2膜を除去した後ｎ-ＩnＰ層９
(キャリア濃度〜２Ｅ１８cm-2、厚さ〜２μm)、ｎ-Ｉn
ＧaＡsＰキャップ層１０(キャリア濃度＞５Ｅ１８c
m-2、厚さ〜２μm)で平坦に埋め込んだ。その後ＳiＯ2
膜１１で電流狭窄を行った後ｎ電極１２を形成、更に基
板側を研磨してト−タル膜厚１００μm程度にした後ｐ
電極１３を蒸着により形成し素子化を行った。
(キャリア濃度〜２Ｅ１８cm-2、厚さ〜２μm)、ｎ-Ｉn
ＧaＡsＰキャップ層１０(キャリア濃度＞５Ｅ１８c
m-2、厚さ〜２μm)で平坦に埋め込んだ。その後ＳiＯ2
膜１１で電流狭窄を行った後ｎ電極１２を形成、更に基
板側を研磨してト−タル膜厚１００μm程度にした後ｐ
電極１３を蒸着により形成し素子化を行った。
【００１０】本実施例によるＢＨレ−ザでは、発振波長
１.３μm、閾電流値１０〜１２mＡ、スロ−プ効率０.３
mＷ／mＡの素子が高歩留りで得られ、低リ−ク電流で且
つ低閾値の半導体レ−ザが実現できた。
１.３μm、閾電流値１０〜１２mＡ、スロ−プ効率０.３
mＷ／mＡの素子が高歩留りで得られ、低リ−ク電流で且
つ低閾値の半導体レ−ザが実現できた。
【００１１】本実施例では半導体レ−ザへの適用につい
て説明したが、本発明は半導体レ−ザに限らず電流狭窄
を行う必要のある他のデバイスについても適用可能であ
る。
て説明したが、本発明は半導体レ−ザに限らず電流狭窄
を行う必要のある他のデバイスについても適用可能であ
る。
【００１２】
【発明の効果】本発明のように、変曲点の無い滑らかな
側面形状を持つメサストライプを用いｐ-ｎ接合により
埋め込んだ構造において、メサ側面における成長ハビッ
トを利用して特定の面がでるよう膜厚の制御を行い成長
するとブロック層構造のｎ-ｎ接続を排除できる。従っ
て、リ−ク電流を低減でき活性領域への効率的な電流注
入が行えるため素子の低閾値化が図れる。
側面形状を持つメサストライプを用いｐ-ｎ接合により
埋め込んだ構造において、メサ側面における成長ハビッ
トを利用して特定の面がでるよう膜厚の制御を行い成長
するとブロック層構造のｎ-ｎ接続を排除できる。従っ
て、リ−ク電流を低減でき活性領域への効率的な電流注
入が行えるため素子の低閾値化が図れる。
【図１】従来例を示す半導体レ−ザの断面図である。
【図２】本発明の一実施例を示す半導体レ−ザの断面図
である。
である。
【図３】本発明の一実施例の要部の説明図である。
【図４】本発明の他の要部の説明図である。
１…ｐ-ＩnＰ基板、２…ｐ-ＩnＰクラッド層、３…ＭＱ
Ｗ活性層、４…ｎ-ＩnＰクラッド層、５…ｐ-ＩnＰ層、
６…ｎ-ＩnＰ層、７…ｐ-ＩnＰ層、８…ｎ-ＩnＰ層、９
…ｎ-ＩnＰ層、１０…ｎ-ＩnＧaＡsＰキャップ層、１１
…ＳiＯ2膜、１２…ｎ電極、１３…ｐ電極、１４…Ｓi
Ｏ2膜
Ｗ活性層、４…ｎ-ＩnＰクラッド層、５…ｐ-ＩnＰ層、
６…ｎ-ＩnＰ層、７…ｐ-ＩnＰ層、８…ｎ-ＩnＰ層、９
…ｎ-ＩnＰ層、１０…ｎ-ＩnＧaＡsＰキャップ層、１１
…ＳiＯ2膜、１２…ｎ電極、１３…ｐ電極、１４…Ｓi
Ｏ2膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山下 茂雄 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 岡 聡彦 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 菊池 悟 埼玉県入間郡毛呂山町旭台15番地 日立 東部セミコンダクタ株式会社内 (56)参考文献 特開 平３−231485（ＪＰ，Ａ) 特開 平３−270189（ＪＰ，Ａ) 特開 昭59−165479（ＪＰ，Ａ) 特開 平４−239792（ＪＰ，Ａ) 特開 平５−129727（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01S 5/00 - 5/50 ＪＩＣＳＴファイル（ＪＯＩＳ)
Claims (6)
- 【請求項１】半導体基板上に、活性層を含む多層構造を
有し、該多層構造をメサストライプ状に加工し、メサ側
面を第１の半導体層及び第２の半導体層を含む半導体多
層膜で埋め込み、且つ該メサ側面が変曲点の無い滑らか
な曲面を有する半導体装置において、メサストライプ近
傍における該第１の半導体埋込層と該第２の半導体埋込
層の界面が{１００}面に対して７６±５゜であることを
特徴とする半導体装置。 - 【請求項２】半導体基板上に、活性層を含む多層構造を
有し、該多層構造をメサストライプ状に加工し、メサ側
面を第１の半導体層及び第２の半導体層を含む半導体多
層膜で埋め込み、且つ該メサ側面が変曲点の無い滑らか
な曲面を有する半導体装置において、メサストライプ近
傍における該第１の半導体埋込層の成長面と{１００}面
との成す角度が７６±５゜であることを特徴とする半導
体装置。 - 【請求項３】半導体基板上に、活性層を含む多層構造を
有し、該多層構造をメサストライプ状に加工し、メサ側
面を第１の半導体層及び第２の半導体層を含む半導体多
層膜で埋め込み、且つ該メサ側面が変曲点の無い滑らか
な曲面を有する半導体装置において、メサストライプ近
傍における該第１の半導体埋込層の成長面(ｈ1ｋ1ｌ1)
が{１３３}面であること、もしくは{１２２}面＜(ｈ1ｋ
1ｌ1)＜{１４４}面の範囲にあることを特徴とする半導
体装置。 - 【請求項４】請求項２の半導体装置において、メサスト
ライプ近傍における該第２の半導体埋込層の活性層に対
向する面が{１００}面に対して７６±５゜であることを
特徴とする半導体装置。 - 【請求項５】請求項３の半導体装置において、メサスト
ライプ近傍における該第２の半導体埋込層の活性層に対
向する面(ｈ2ｋ2ｌ2)が{１３３}面であること、もしく
は{１２２}面＜(ｈ2ｋ2ｌ2)＜{１４４}面の範囲にある
ことを特徴とする半導体装置。 - 【請求項６】請求項１〜５のいずれかに記載の半導体装
置において、該半導体基板及び該第１の半導体埋込層が
ｐ形半導体層であり、且つ該第２の半導体埋込層がｎ形
半導体層であることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4107330A JP3034688B2 (ja) | 1992-04-27 | 1992-04-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4107330A JP3034688B2 (ja) | 1992-04-27 | 1992-04-27 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06125131A JPH06125131A (ja) | 1994-05-06 |
| JP3034688B2 true JP3034688B2 (ja) | 2000-04-17 |
Family
ID=14456325
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4107330A Expired - Fee Related JP3034688B2 (ja) | 1992-04-27 | 1992-04-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3034688B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5847415A (en) * | 1995-03-31 | 1998-12-08 | Nec Corporation | Light emitting device having current blocking structure |
| JP3907854B2 (ja) | 1998-12-07 | 2007-04-18 | 富士通株式会社 | 半導体レーザ及びその製造方法 |
-
1992
- 1992-04-27 JP JP4107330A patent/JP3034688B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06125131A (ja) | 1994-05-06 |
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