WO1989006439A1 - Solar cell array for driving mosfet gates - Google Patents

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Satoru Murakami
Eiichi Yoshida
Tomoyoshi Zenki
Minori Yamaguchi
Takehisa Nakayama
Yoshihisa Tawada
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Kanegafuchi Kagaku Kogyo Kabushiki Kaisha
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Definitions

  • a solar cell for driving a MOS FET gate used for a semiconductor relay for driving the MOS FET by inputting an electromotive force generated by a solar cell by light to a gate of the MOS FET.
  • FIG. 1 Conventionally, there has been a semiconductor relay using a MOS FET, and a simplified circuit diagram of its basic structure is shown in FIG.
  • reference numeral 20 denotes a light emitting diode (hereinafter, referred to as an LED), and the LED 20 emits light by a control current from the control circuit 21.
  • an LED light emitting diode
  • Reference numeral 22 denotes a solar cell, which generates an output voltage by receiving light from the LED20.
  • the output voltage of the solar cell 22 is given as the gate voltage of the MOS FET 23, and the MOS FET 23 turns on and off between the source and the drain.
  • 24 is a discharge resistance.
  • the solar cell 22 has a structure as shown in a sectional view in FIG.
  • an oxide insulating film 26 is formed on a polycrystalline or single-crystal silicon semiconductor substrate 25 to make each cell independent, and a single-crystal or polycrystalline P-type silicon semiconductor layer 27, n-type silicon It is formed by stacking semiconductor layers 28 and the like and connecting adjacent cells in series.
  • the present invention is used for a semiconductor relay including: a solar cell that generates an electromotive force by light from a light-emitting diode; and a MOS FET in which an output voltage of the solar cell is supplied to a gate. It constitutes a solar cell array for driving a MOS type FET gate composed of a multistage amorphous silicon semiconductor cell connected in series.
  • the present invention has the above-described configuration, and an output voltage of a solar cell array in which a plurality of amorphous silicon-based semiconductor cells are connected in series is supplied as a gate voltage of an M0S-type FET to operate a semiconductor relay. It is composed.
  • FIG. 1 and FIG. 2 are perspective views for explaining a solar cell array for driving a MOS FET gate according to the present invention
  • FIG. 3 is a cross-sectional view for explaining a solar cell array for driving a MOS FET gate according to the present invention
  • FIG. 4 is a cross-sectional view for explaining a solar cell array for MOS type FET gate building according to the present invention
  • FIG. 5 is a diagram showing a semiconductor relay using the solar cell array for driving MOS type FET gates according to the present invention.
  • FIG. 6 is a schematic plan view
  • FIG. 6 is a plan view for explaining an example of the creation of a solar cell array for driving a MOS FET gate according to the present invention
  • FIG. 7 is a solar cell array for driving a MOS FET gate according to the present invention.
  • FIG. 8 is a simplified circuit diagram of a conventional example, and
  • FIG. 9 is a cross-sectional view of a conventional example.
  • FIG. 1 and FIG. 2 are each a perspective view for explaining a commonly used solar cell array.
  • reference numeral 1 denotes an insulating substrate made of a transparent material such as glass disposed on the light receiving surface side of the solar cell.
  • ITO Indium tin oxide
  • S n 0 2 and referred transparent conductive such as film or Ranaru lower electrode 2
  • an amorphous silicon A semiconductor layer 3 and an upper electrode 4 made of a metal component such as aluminum are sequentially laminated.
  • FIG. 3 shows a cross-sectional structure of an integrated portion of the solar cell array shown in FIG.
  • a lower electrode 2 is provided on an insulating substrate 1 provided on the light receiving surface side of the solar cell array, and is separated by etching or a laser beam or the like corresponding to a small-area unit cell.
  • An amorphous silicon-based semiconductor layer 3 is laminated thereon by a glow discharge decomposition method or the like, which is also separated by a laser beam or the like for each unit cell having a small area similarly to the transparent electrode 2.
  • the upper electrode 4 is formed by electron beam evaporation or the like, and separated for each unit cell by chemical etching or the like.
  • Such a solar cell array uses an amorphous silicon semiconductor, it is easy to manufacture, and is capable of providing a low-cost one. Fourth The one whose cross section is shown in the figure is used.
  • a PIN heterojunction type amorphous silicon semiconductor in which p-type amorphous silicon carbide 3a, i-type amorphous silicon 3b, and n-type amorphous silicon 3c are stacked in this order. Use layers.
  • FIG. 5 shows a simplified circuit diagram at this time.
  • Reference numeral 6 denotes an LED, which emits light based on the control current of the control circuit ⁇ .
  • Reference numeral 8 denotes a relay circuit.
  • the relay circuit 8 has a solar cell 9 that generates electromotive force by receiving the light of the LED 6 and a MOS type in which an output voltage of the solar cell 9 is given as a gate voltage. FET10.
  • 11 is a discharge resistance.
  • the solar cell 9 When a control current is generated in the control circuit LED and the LED 6 emits light, the solar cell 9 receiving this light generates an electromotive force, and the output voltage of the solar cell 9 is equal to the gate of the MOS type FET 10. Because it is given as a voltage,
  • the MO S type F ET10 works.
  • the MOS FET 10 is turned off by being discharged by the discharge resistor 11 connected in parallel with the solar cell 9.
  • the MOS FET 10 is turned on and off by the output voltage of the solar cell 9, and the gate voltage at which the general MOS FET is turned on is 3 to 4 V or more. If the electromotive force per unit cell of a solar cell made of a crystalline silicon semiconductor is 0 * 5 V, a voltage of 3 V can be obtained by connecting 6 mm unit cells in series. It is considered sufficient to drive the gate of the ET.
  • FIG. 6 is a plan view for explaining an example of the preparation of a solar cell array for driving a MOS FET gate according to the present invention. That is, 24 unit cells 5 are formed in series on an insulating substrate 1 having a size of 3 mm X 4 rows, and the lower electrode 2 and the upper electrode 4 of the unit cells adjacent to each other are connected by an electrode. They are connected in series in section 12.
  • the lower electrode extraction portion 13 and the upper electrode extraction portion 14 form the entire electrode city.
  • FIG. 7 is a cross-sectional view for explaining another example of the solar cell array for driving a MOS FET gate according to the present invention.
  • absolute ⁇ plate 1 made of a transparent material such as glass that is disposed on the light-receiving surface side
  • an amorphous silicon semiconductor layer 3a, 3b, 3c forming the unit cell 5 is laminated, and this amorphous silicon semiconductor layer is formed, for example, from the light receiving surface side as shown in FIG.
  • An amorphous silicon semiconductor layer of a PIN heterojunction type in which a type amorphous silicon carbide 3a, an i-type amorphous silicon 3b, and an n-type amorphous silicon 3c are stacked is used.
  • a similar amorphous silicon semiconductor layer 3 is further laminated on the amorphous silicon semiconductor layer 3 thus formed, and the amorphous silicon semiconductor layer 3 is connected so that the unit cells 5 are connected in 12 stages in series. Are laminated.
  • An upper electrode 4 made of a metal component such as aluminum is formed on a surface opposite to the light receiving surface of the amorphous silicon semiconductor layer 3 connected in series 12-stage, and the amorphous silicon semiconductor layer 3 connected in series 12 It extracts the electromotive force of 3.
  • the solar cell array for driving a MOS type FET gate according to the present invention has the above-described configuration and uses an amorphous silicon-based semiconductor layer, so that it can be easily manufactured and has a low cost. It is possible to do it.
  • the laminate can be formed thin, and the shape of the semiconductor relay in which the solar cell array is incorporated can be reduced. It is.

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Description

明 細 書
発明の名称
MO S型 FETゲート躯動用太陽電池アレイ 技術分野
本発明は、 光によって太陽電池が生成する起電力を MO S型 F E Tのゲ一トに入力して、 該 MO S型 F ETを駆動する半導体リレー に用いられる MO S型 F ETゲート駆動用太陽電池アレイに関する ものである。 背景技術
従来より、 MOS型 FETを利用した半導体リレーが存在し、 そ の基本構造の簡略回路図を第 8図に示す。
即ち、 20は発光ダイオード （以下、 L EDと称す） であり、 この L E D20は制御回路 21による制御電流によって発光するものである。
22は太陽電池であり、 L ED20の光を受けて出力電圧を発生する。 この太陽電池 22の出力電圧は、 MO S型 F E T23のゲート電圧と して与えられ、 MO S型 F ET23はこれによって、 ソース一ドレイ ン間をォン -オフさせるものである。
但し、 24は放電抵抗である。
ここで、 太陽電池 22として用いられるものとしては、 例えば、 第 9図に断面図を示すような構造でなるものである。
即ち、 多結晶または単結晶系のシリコン半導体基板 25に酸化絶縁 膜 26を形成して個々のセルを独立させ、 ここに、 単結晶または多結 晶系の P型シリコン半導体層 27、 n型シリコン半導体層 28等を積層 させ、 隣合うセルを直列に接続してなるものである。
このような半導体リレーに用いられる太陽電池にあっては、 結晶 系のシリコン半導体を使用しているために、 まず、 酸化絶緣膜 26を 形成してセルを分離する必要があり、 また、 多数のマスクパターン を使用して、 半導体層を形成する必要がある為、 その製作工程が複 雑で、 集積化が困難であり、 薄膜のものを形成し難く、 コストの高 いものであるという問題点を有する。 発明の開示
本発明は上記問題点に鑑みて、 発光ダイォードの光によって起電 力を生成する太陽電池と、 該太陽電池の出力電圧がゲートに供給さ れる M O S型 F E Tと、 を有する半導体リレーに用いられ、 多数段 直列に接続された非晶質シリコン系半導体セルでなる M O S型 F E Tゲ一ト駆動用太陽電池ァレイを構成するものである。
本発明は、 上述のような構成からなり、 非晶質シリコン系半導体 セルが多数段直列に接繞された太陽電池アレイの出力電圧が M 0 S 型 F E Tのゲート電圧として供給されて半導体リレーを構成するも のである。 図面の簡単な説明
第 1図、 第 2図は本発明に係る M 0 S型 F E Tゲート駆動用太陽 電池アレイの説明用斜視図、 第 3図は本発明に係る M O S型 F E T ゲート駆動用太陽電池ァレィの説明用断面図、 第 4図は本発明に係 る M O S型 F E Tゲート躯勖用太陽電池アレイの説明用断面図、 第 5図は本発明に係る M O S型 F E Tゲート駆動用太陽電池アレイが 用いられる半導体リレーの簡略回路図、 第 6図は本発明に係る M O S型 F E Tゲート駆動用太陽電池アレイの作成例の説明用平面図、 第 7図は本発明に係る M O S型 F E Tゲート駆勖用太陽電池アレイ の他の作成例の説明用断面図、 第 8図は従来例の簡略回路図、 第 9 図は従来例の説明用断面図である。 発明を実施するための最良の形態
本発明の詳細を図示した実施例に基づいて説明する 第 1図、 第 2図はそれぞれ、 一般的に用いられている太陽電池ァ レイの説明用斜視図である。
即ち、 1は太陽電池の受光面側に配設されるガラス等の透明材料 からなる絶緣基板である。
この絶緣基板 1の上に、 イ ンジウム一錫酸化物 （以下、 I T Oと 称す） または二酸化錫 （以下、 S n 0 2 と称す） 等の透明導電膜か らなる下部電極 2、 非晶質シリ コン半導体層 3、 アルミニウム等の 金属成分でなる上部電極 4を順次積層したものである。
この逆に受光面と背設する面側から絶緣基板、 上部電極、 非晶質 シリコン半導体層、 下部電極を積層させて、 絶縁基板の反対側を受 光面としたものであっても同様である。
第 1図、 第 2図のいずれの場合も、 隣合う単位セル 5の下部電極 2及び上部電極 4を接続して、 複数の単位セル 5を直列に接続する ものである力 第 1図の場合には、 単位セル 5の長さ方向の先端部 に下部電極 2及び上部電極 4を引き出して接続しており、 第 2図の 場合は単位セル 5の長さ方向側面において接続している。
例えば、 第 2図に示した太陽電池アレイの集積部分の断面構造を 第 3図に示す。
即ち、 当該太陽電池アレイの受光面側に設けられる絶緣基板 1上 に下部電極 2が設けられ、 小面積の単位セルに対応して、 エツチン グまたはレーザービーム等によって分離される。
この上に、 グロ一放電分解法等で非晶質シリコン系半導体層 3が 積層され、 これも透明電極 2と同様に小面積の単位セル毎にレーザ 一ビーム等で分離される。
更に、 上部電極 4を電子ビーム蒸着等によって形成し、 化学エツ チング等により各単位セル毎に分離する。
このようにした太陽電池アレイは、 非晶質シリ コ ン半導体を用い ているから、 製作が容易であり、 またコス トの低いものを提供する ことが可能となる力 更にエネルギー変換効率を高めるために第 4 図に断面図を示すようなものを用いる。
即ち、 非晶質半導体層 3の受光面側から、 p型アモルファスシリ コンカーバイ ド 3a、 i型アモルファスシリコン 3b、 n型ァモルファ スシリコン 3cの順に積層させた P I Nヘテロ接合型の非晶質シリコ ン半導体層を用いる。
このような太陽電池アレイを用いて MO S型電界効果トレンジス タ （以下 MO S型 F ETと称す） を駆動するのであるが、 この時の 簡略回路図を第 5図に示す。
6は L EDであり、 この L ED 6は制御回路 Ίの制御電流に基づ いて発光するものである。
8はリレ一回路であり、 このリレー回路 8には前記 L E D 6の光 を受けて起電力を発生する太陽電池 9と、 該太陽電池 9の出力電圧 がゲ一ト電圧として与えられる MO S型 F ET10とを舍むものであ る。
但し、 11は放電抵抗である。
制御回路 Ί内に制御電流が発生して、 L E D 6が発光したとき、 この光を受けた太陽電池 9は起電力を発生し、 この太陽電池 9の出 力電圧ば MO S型 F ET10のゲート電圧として与えられているから、
MO S型 F ET10はォンする。
LED 6が消灯した時には、 太陽電池 9に並列に接続された放電 抵抗 11によって放電されて、 MO S型 F ET10はオフする。
このようにして、 MO S型 F ET10は太陽電池 9の出力電圧によ つてオン ·オフする力、 一般的な MO S型 F ETがオンするゲート 電圧は、 3〜4 V以上であり、 非晶質シリ コン半導体でなる太陽電 池の単位セル当たりの起電力が 0* 5 Vであれば、 6偭の単位セル を直列に接続すれば、 3 Vの電圧が得られ、 MO S型 F ETのゲ一 トを駆動するに充分であると考えられる。
第 6図は本発明に係る MO S型 F ETゲ一ト駆動用太陽電池ァレ ィの作成例の説明用平面図である。 即ち、 3mmX 4讓の大きさでなる絶緣基板 1上に、 単位セル 5を 24個直列になるように作成したもので、 互いに隣合う単位セルの下 部電極 2と上部電極 4は、 電極接続部 12において直列に接続されて いる。
また、 直列接続の両端に位置する単位セルにおいては、 下部電極 取り出し部 13及び上部電極取り出し部 14によって、 全体の電極都を 形成している。
この太陽電池アレイを利用して、 第 5図のような回路を形成し、 し £06として0. 5mWZ nを照射し、 放電抵抗 11として 1 M Ωを 接続した場合、 太陽電池 9は 10V以上の出力電圧が得られ、 MO S 型 F ET10は極めて良好に動作した。
図例のものは、 単位セルを 24個直列に接続したものであるが、 絶 緣基板 1上における配列等は任意であり、 また、 少なくとも 6段以 上の直列接続であれば、 MO S型 F ET10が良好に動作するもので あるため、 この 6段以上であれば段数も任意に選択することができ るものである。
第 7図は本発明に係る MO S型 F ETゲート駆動用太陽電池ァレ ィの他の作成例の説明用断面図である。
即ち、 受光面側に配されるガラス等の透明材料からなる絶緣基板 1上に、 I TOまた S n 02 等の透明導電膜からなる下部電極 2を 形成する。
更に、 単位セル 5を形成する非晶質シリ コン半導体層 3a、 3b、 3c を積層するが、 この非晶質シリ コン半導体層は、 例えば、 第 4図に 示したように受光面側から P型ァモルァスシリコンカーバイ ド 3a、 i型アモルファスシリ コ ン 3b、 n型アモルファスシリ コン 3cを積層 した P I Nヘテロ接合型の非晶質シリコン半導体層を用いる。
このようにした非晶質シリコン半導体層 3に更に同様の非晶質シ リ コ ン半導体層 3を積層し、 単位セル 5が 12段直列に接続するよう に、 非晶質シリ コン半導体層 3を積層する。 この 12段直列に接続した非晶質シリコン半導体層 3の受光面と背 設する面に、 アルミニウム等の金属成分でなる上部電極 4を形成し、 12段直列に接続した非晶質シリコン半導体層 3の起電力を取り出す ものである。
図例のものは、 単位セル 5を 12段直列に接続したものを 2連接続 して、 第 6図に示した単位セル 24個を直列に接続したものと同様の 出力電圧を得るものである。
第 7図に示したような M 0 S型 F E Tゲート駆動用太陽電池ァレ ィにあっては、 第 6図に示すものに比して、 小さな面積で同様の電 力を得られる為、 装置の小型化を図ることが可能となるものである c 産業上の利用可能性
本発明に係る M O S型 F E Tゲート駆動用太陽電池ァレイは上述 のような構成からなり、 非晶質シリコン系半導体層を用いているた め、 その作成が容易であり、 またコストの低いものを提供すること が可能となるものである。
また、 集積化が容易に行えるために、 多数段の直列接続を行うこ とが可能であり、 M O S型 F E Tのゲート電圧を供給するに充分な 太陽電池アレイを容易に作成することができるものである。
更に、 非晶質シリコン系半導体層を利用しているので、 積層体が 薄型に形成することが可能となり、 当該太陽電池アレイが組み込ま れる半導体リレ一等の形状を小型化することが可能となるものであ る。

Claims

請 求 の 範 囲
1 ) 発光ダイォ一ドの光によって起電力を生成する太陽電池と、 該太陽電池の出力電圧がゲートに供給される MO S型 F E丁と、 を有する半導体リレーに用いられ、 多数段直列に接続された非晶質 シリコン系半導体セルでなる MO S型 F ETゲ一ト駆動用太陽電池 ァレイ。
2 ) 非晶質シリ コン系半導体セルが、 6段以上直列に接続されてな る特許請求の範囲第 1項記載の MO S型 F ETゲート駆動用太陽電 池ァレイ。
3 ) 非晶質シリ コ ン系半導体セルが、 アモルファスシリ コ ンカーバ ィ ド層を含むヘテロ接合である特許請求の範囲第 1項または第 2項 記載の MO S型 F ETゲート駆動用太陽電池ァレイ。
PCT/JP1988/001330 1987-12-28 1988-12-26 Solar cell array for driving mosfet gates WO1989006439A1 (en)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP62/334937 1987-12-28
JP62334937A JPH0271566A (ja) 1987-10-28 1987-12-28 Ｍｏｓ型ｆｅｔゲート駆動用太陽電池アレイ

Publications (1)

Publication Number Publication Date
WO1989006439A1 true WO1989006439A1 (en) 1989-07-13

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PCT/JP1988/001330 WO1989006439A1 (en) 1987-12-28 1988-12-26 Solar cell array for driving mosfet gates

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WO (1) WO1989006439A1 (ja)

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* Cited by examiner, † Cited by third party
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