JPH0271566A - Ｍｏｓ型ｆｅｔゲート駆動用太陽電池アレイ - Google Patents
Ｍｏｓ型ｆｅｔゲート駆動用太陽電池アレイInfo
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- JPH0271566A JPH0271566A JP62334937A JP33493787A JPH0271566A JP H0271566 A JPH0271566 A JP H0271566A JP 62334937 A JP62334937 A JP 62334937A JP 33493787 A JP33493787 A JP 33493787A JP H0271566 A JPH0271566 A JP H0271566A
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- Japan
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- solar cell
- cell array
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- mos type
- silicon semiconductor
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- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 32
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Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
- Y02E10/00—Energy generation through renewable energy sources
- Y02E10/50—Photovoltaic [PV] energy
- Y02E10/548—Amorphous silicon PV cells
Landscapes
- Photovoltaic Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、光によって太陽電池が生成する起電力をＭＯ
Ｓ型ＦＥＴのゲートに入力して、該ＭＯＳ型ＦＥＴを駆
動する半導体リレーに用いられるＭＯＳ型ＦＥＴゲート
駆動用太陽電池アレイに関するものである。
Ｓ型ＦＥＴのゲートに入力して、該ＭＯＳ型ＦＥＴを駆
動する半導体リレーに用いられるＭＯＳ型ＦＥＴゲート
駆動用太陽電池アレイに関するものである。
〔従来の技術］
従来より、ＭＯＳ型ＦＥＴを利用した半導体リレーが存
在し、その基本構造の簡略回路図を第８図に示す。
在し、その基本構造の簡略回路図を第８図に示す。
即ち、２０は発光ダイオード（以下、ＬＥＤと称す）で
あり、このＬＥＤ２０は制御回路２１による制御電流に
よって発光するものである。
あり、このＬＥＤ２０は制御回路２１による制御電流に
よって発光するものである。
２２は太陽電池であり、ＬＥＤ２０の光を受けて出力電
圧を発生ずる。
圧を発生ずる。
この太陽電池２２の出力電圧は、ＭＯＳ型ＦＥＴ２３の
ゲート電圧として与えられ、ＭＯＳ型ＦＥＴ２３はこれ
によって、ソース−ドレイン間をオン・オフさせるもの
である。
ゲート電圧として与えられ、ＭＯＳ型ＦＥＴ２３はこれ
によって、ソース−ドレイン間をオン・オフさせるもの
である。
但し、２４は放電抵抗である。
ここで、太陽電池２２として用いられるものとしては、
例えば、第９図に断面図を示すような構造でなるもので
ある。
例えば、第９図に断面図を示すような構造でなるもので
ある。
即ち、多結晶または単結晶系のシリコン半導体基板２５
に酸化絶縁膜２６を形成して個々のセルを独立させ、こ
こに、単結晶または多結晶系のｐ型シリコン半導体層２
７、ｎ型シリコン半導体層２８等を積層させ、隣合うセ
ルを直列に接続してなるものである。
に酸化絶縁膜２６を形成して個々のセルを独立させ、こ
こに、単結晶または多結晶系のｐ型シリコン半導体層２
７、ｎ型シリコン半導体層２８等を積層させ、隣合うセ
ルを直列に接続してなるものである。
［発明が解決しようとする問題点］
このような半導体リレーに用いられる太陽電池にあって
は、結晶系のシリコン半導体を使用しているために、ま
ず、酸化絶縁膜２６を形成してセルを分離する必要があ
り、また、多数のマスクパターンを使用して、半導体層
を形成する必要がある為、その製作工程が複雑で、集積
化が困難であり、薄膜のものを形成し難く、コストの高
いものであるという問題点を有する。
は、結晶系のシリコン半導体を使用しているために、ま
ず、酸化絶縁膜２６を形成してセルを分離する必要があ
り、また、多数のマスクパターンを使用して、半導体層
を形成する必要がある為、その製作工程が複雑で、集積
化が困難であり、薄膜のものを形成し難く、コストの高
いものであるという問題点を有する。
〔問題点を解決するための手段］
本発明は上記問題点に濫みて、発光ダイオードの光によ
って起電力を生成する太陽電池と、該太陽電池の出力電
圧がゲートに供給されるＭＯＳ型ＦＥＴと、を有する半
導体リレーに用いられ、多数段直列に接続された非晶質
シリコン系半導体セルでなるＭＯＳ型ＦＥＴゲート駆動
用太陽電池アレイを構成するものである。
って起電力を生成する太陽電池と、該太陽電池の出力電
圧がゲートに供給されるＭＯＳ型ＦＥＴと、を有する半
導体リレーに用いられ、多数段直列に接続された非晶質
シリコン系半導体セルでなるＭＯＳ型ＦＥＴゲート駆動
用太陽電池アレイを構成するものである。
本発明は、上述のような構成からなり、非晶質シリコン
系半導体セルが多数段直列に接続された太陽電池アレイ
の出力電圧がＭＯＳ型ＦＥＴのゲート電圧として供給さ
れて半導体リレーを構成するものである。
系半導体セルが多数段直列に接続された太陽電池アレイ
の出力電圧がＭＯＳ型ＦＥＴのゲート電圧として供給さ
れて半導体リレーを構成するものである。
本発明の詳細を図示した実施例に基づいて説明する。
第１図、第２図はそれぞれ、一般的に用いられている太
陽電池アレイの説明用斜視図である。
陽電池アレイの説明用斜視図である。
即ち、■は太陽電池の受光面側に配設されるガラス等の
透明材料からなる絶縁基板である。
透明材料からなる絶縁基板である。
この絶縁基板１の上に、インジウム−錫酸化物（以下、
ＩＴＯと称す）または二酸化錫（以下、ＳｎＯ２と称す
）等の透明導電膜からなる下部電極２、非晶質シリコン
半導体層３、アルミニウム等の金属成分でなる上部電極
４を順次積層したものである。
ＩＴＯと称す）または二酸化錫（以下、ＳｎＯ２と称す
）等の透明導電膜からなる下部電極２、非晶質シリコン
半導体層３、アルミニウム等の金属成分でなる上部電極
４を順次積層したものである。
この逆に受光面と荷設する面側から絶縁基板、下部電極
、非晶質シリコン半導体層、下部電極を積層させて、絶
縁基板の反対側を受光面としたものであっても同様であ
る。
、非晶質シリコン半導体層、下部電極を積層させて、絶
縁基板の反対側を受光面としたものであっても同様であ
る。
第１図、第２図のいずれの場合も、隣合う単位セル５の
下部電極２及び上部電極４を接続して、複数の単位セル
５を直列に接続するものであるが、第１図の場合には、
単位セル５の長さ方向の先端部に下部電極２及び上部電
極４を引き出して接続しており、第２面の場合は単位セ
ル５の長さ方向側面において接続している。
下部電極２及び上部電極４を接続して、複数の単位セル
５を直列に接続するものであるが、第１図の場合には、
単位セル５の長さ方向の先端部に下部電極２及び上部電
極４を引き出して接続しており、第２面の場合は単位セ
ル５の長さ方向側面において接続している。
例えば、第２図に示した太陽電池アレイの集積部分の断
面構造を第３図に示す。
面構造を第３図に示す。
即ち、当該太陽電池アレイの受光面側に設けられる絶縁
基板１上に下部電極２が設けられ、小面積の単位セルに
対応して、エツチングまたはレーザービーム等によって
分離される。
基板１上に下部電極２が設けられ、小面積の単位セルに
対応して、エツチングまたはレーザービーム等によって
分離される。
この上に、グロー放電分解法等で非晶質シリコン系半導
体Ｎ３が積層され、これも透明電極２と同様に小面積の
単位セル毎にレーザービーム等で分離される。
体Ｎ３が積層され、これも透明電極２と同様に小面積の
単位セル毎にレーザービーム等で分離される。
更に、上部電極４を電子ビーム蒸着等によって形成し、
化学エツチング等により各単位セル毎に分離する。
化学エツチング等により各単位セル毎に分離する。
このようにした太陽電池アレイは、非晶質シリコン半導
体を用いているから、製作が容易であり、またコストの
低いものを提供することが可能となるが、更にエネルギ
ー変換効率を高めるために第４図に断面図を示すような
ものを用いる。
体を用いているから、製作が容易であり、またコストの
低いものを提供することが可能となるが、更にエネルギ
ー変換効率を高めるために第４図に断面図を示すような
ものを用いる。
即ち、非晶質半導体層３の受光面側から、ｐ型アモルフ
ァスシリコンカーバイド３ａ、 ｉ型アモルファスシ
リコン３ｂ、 ｎ型アモルファスシリコン３Ｃの順に積
層させたＰＩＮヘテロ接合型の非晶質シリコン半導体層
を用いる。
ァスシリコンカーバイド３ａ、 ｉ型アモルファスシ
リコン３ｂ、 ｎ型アモルファスシリコン３Ｃの順に積
層させたＰＩＮヘテロ接合型の非晶質シリコン半導体層
を用いる。
このような太陽電池アレイを用いてＭＯＳ型電界効果ト
レンジスタ（以下ＭＯＳ型ＦＥＴと称す）を駆動するの
であるが、この時の簡略回路図を第５図に示す。
レンジスタ（以下ＭＯＳ型ＦＥＴと称す）を駆動するの
であるが、この時の簡略回路図を第５図に示す。
６はＬＥＤであり、このＬＥＤ６は制御卸回路７の制御
電流に基づいて発光するものである。
電流に基づいて発光するものである。
８はリレー回路であり、このリレー回路８には前記ＬＥ
Ｄ６の光を受けて起電力を発生する太陽電池９と、該太
陽電池９の出力電圧がゲート電圧として与えられるＭＯ
Ｓ型ＦＥＴｌ０とを含むものである。
Ｄ６の光を受けて起電力を発生する太陽電池９と、該太
陽電池９の出力電圧がゲート電圧として与えられるＭＯ
Ｓ型ＦＥＴｌ０とを含むものである。
但し、１１は放電抵抗である。
制御回路７内に制御電流が発生して、ＬＥＤ６が発光し
たとき、この光を受けた太陽電池９は起電力を発生し、
この太陽電池９の出力電圧はＭＯＳ型ＦＥＴｌ０のゲー
ト電圧として与えられているから、ＭＯＳ型ＦＥＴｌ０
はオンする。
たとき、この光を受けた太陽電池９は起電力を発生し、
この太陽電池９の出力電圧はＭＯＳ型ＦＥＴｌ０のゲー
ト電圧として与えられているから、ＭＯＳ型ＦＥＴｌ０
はオンする。
ＬＥＤ６が消灯した時には、太陽電池９に並列に接続さ
れた放電抵抗１１によって放電されて、ＭＯＳ型ＦＥＴ
ｌ０はオフする。
れた放電抵抗１１によって放電されて、ＭＯＳ型ＦＥＴ
ｌ０はオフする。
このようにして、ＭＯＳ型ＦＥＴｌ０は太陽電池９の出
力電圧によってオン・オフするが、一般的なＭＯＳ型Ｆ
ＥＴがオンするゲート電圧は、３〜４■以上であり、非
晶質シリコン半導体でなる太陽電池の単位セル当たりの
起電力が０．５■であれば、６個の単位セルを直列に接
続すれば、３■の電圧が得られ、ＭＯＳ型ＦＥＴのゲー
トを駆動するに充分であると考えられる。
力電圧によってオン・オフするが、一般的なＭＯＳ型Ｆ
ＥＴがオンするゲート電圧は、３〜４■以上であり、非
晶質シリコン半導体でなる太陽電池の単位セル当たりの
起電力が０．５■であれば、６個の単位セルを直列に接
続すれば、３■の電圧が得られ、ＭＯＳ型ＦＥＴのゲー
トを駆動するに充分であると考えられる。
第６図は本発明に係るＭＯＳ型ＦＥＴゲート駆動用太陽
電池アレイの作成例の説明用平面図である。
電池アレイの作成例の説明用平面図である。
即ち、３ｍ［Ｉｌ×４ｆｆＩＩ１１の大きさでなる絶縁
基板１上に、単位セル５を２４個直列になるように作成
したもので、互いに隣合う単位セルの下部電極２と上部
電極４は、電極接続部Ｉ２において直列に接続されてい
る。
基板１上に、単位セル５を２４個直列になるように作成
したもので、互いに隣合う単位セルの下部電極２と上部
電極４は、電極接続部Ｉ２において直列に接続されてい
る。
また、直列接続の両端に位置する単位セルにおいては、
下部電極取り出し部１３及び上部電極取り出し部１４に
よって、全体の電極部を形成している。
下部電極取り出し部１３及び上部電極取り出し部１４に
よって、全体の電極部を形成している。
この太陽電池アレイを利用して、第５図のような回路を
形成し、ＬＥＤ６として０．５ｍＷ／ｃｍを照射し、放
電抵抗１１としてＩＭΩを接続した場合、太陽電池９は
ＩＯＶ以上の出力電圧が得られ、ＭＯＳ型ＦＥＴｌ０は
極めて良好に動作した。
形成し、ＬＥＤ６として０．５ｍＷ／ｃｍを照射し、放
電抵抗１１としてＩＭΩを接続した場合、太陽電池９は
ＩＯＶ以上の出力電圧が得られ、ＭＯＳ型ＦＥＴｌ０は
極めて良好に動作した。
図例のものは、単位セルを２４個直列に接続したもので
あるが、絶縁基板１上における配列等は任意であり、ま
た、少なくとも６段以上の直列接続であれば、ＭＯＳ型
ＦＥＴｌ０が良好に動作するものであるため、この６段
以上であれば段数も任意に選択することができるもので
ある。
あるが、絶縁基板１上における配列等は任意であり、ま
た、少なくとも６段以上の直列接続であれば、ＭＯＳ型
ＦＥＴｌ０が良好に動作するものであるため、この６段
以上であれば段数も任意に選択することができるもので
ある。
第７図は本発明に係るＭＯＳ型ＦＥＴゲート駆動用太陽
電池アレイの他の作成例の説明用断面図である。
電池アレイの他の作成例の説明用断面図である。
即ち、受光面側に配されるガラス等の透明材料からなる
絶縁基板１上に、ＩＴＯまた５ｎＣ）＋等の透明導電膜
からなる下部電極２を形成する。
絶縁基板１上に、ＩＴＯまた５ｎＣ）＋等の透明導電膜
からなる下部電極２を形成する。
更に、単位セル５を形成する非晶質シリコン半導体層３
ａ、３ｂ、３ｃを積層するが、この非晶質シリコン半導
体層は、例えば、第４図に示したように受光面側からｐ
型アモルアスシリコンカーバイドａ ａ ｓ ｉ型ア
モルファスシリコン３ｂ、 ｎ型アモルファスシリコン
３ｃを積層したＰＩＮへテロ接合型の非晶質シリコン半
導体層を用いる。
ａ、３ｂ、３ｃを積層するが、この非晶質シリコン半導
体層は、例えば、第４図に示したように受光面側からｐ
型アモルアスシリコンカーバイドａ ａ ｓ ｉ型ア
モルファスシリコン３ｂ、 ｎ型アモルファスシリコン
３ｃを積層したＰＩＮへテロ接合型の非晶質シリコン半
導体層を用いる。
このようにした非晶質シリコン半導体層３に更に同様の
非晶質シリコン半導体層３を積層し、単位セル５が１２
段直列に接続するように、非晶質シリコン半導体層３を
積層する。
非晶質シリコン半導体層３を積層し、単位セル５が１２
段直列に接続するように、非晶質シリコン半導体層３を
積層する。
この１２段直列に接続した非晶質シリコン半導体層３の
受光面と荷設する面に、アルミニウム等の金属成分でな
る上部電極４を形成し、１２段直列に接続した非晶質シ
リコン半導体層３の起電力を取り出すものである。
受光面と荷設する面に、アルミニウム等の金属成分でな
る上部電極４を形成し、１２段直列に接続した非晶質シ
リコン半導体層３の起電力を取り出すものである。
図例のものは、単位セル５を１２段直列に接続したもの
を２連接続して、第６図に示した単位セル２４個を直列
に接続したものと同様の出力電圧を得るものである。
を２連接続して、第６図に示した単位セル２４個を直列
に接続したものと同様の出力電圧を得るものである。
第７図に示したようなＭＯＳ型ＦＥＴゲート駆動用太陽
電池アレイにあっては、第６図に示すものに比して、小
さな面積で同様の電力を得られる為、装置の小型化を図
ることが可能となるものである。
電池アレイにあっては、第６図に示すものに比して、小
さな面積で同様の電力を得られる為、装置の小型化を図
ることが可能となるものである。
４゜
本発明に係るＭＯＳ型ＦＥＴゲート駆動用太陽電池アレ
イは上述のような構成からなり、非晶質シリコン系半導
体層を用いているため、その作成が容易であり、またコ
ストの低いものを提供することが可能となるものである
。
イは上述のような構成からなり、非晶質シリコン系半導
体層を用いているため、その作成が容易であり、またコ
ストの低いものを提供することが可能となるものである
。
また、集積化が容易に行えるために、多数段の直列接続
を行うことが可能であり、ＭＯＳ型ＦＥＴのゲート電圧
を供給するに充分な太陽電池アレイを容易に作成するこ
とができるものである。
を行うことが可能であり、ＭＯＳ型ＦＥＴのゲート電圧
を供給するに充分な太陽電池アレイを容易に作成するこ
とができるものである。
更に、非晶質シリコン系半導体層を利用しているので、
積層体が薄型に形成することが可能となり、当該太陽電
池アレイが組み込まれる半導体リレー等の形状を小型化
することが可能となるものである。
積層体が薄型に形成することが可能となり、当該太陽電
池アレイが組み込まれる半導体リレー等の形状を小型化
することが可能となるものである。
第１図、第２図は本発明に係るＭＯＳ型ＦＥＴゲート駆
動用太陽電池アレイの説明用斜視図、第３図は本発明に
係るＭＯＳ型ＦＥＴゲート駆動用太陽電池アレイの説明
用断面図、第４図は本発明に係るＭＯＳ型ＦＥＴゲート
駆動用太陽電池アレイの説明用断面図、第５図は本発明
に係るＭＯＳ型ＦＥＴゲート駆動用太陽電池アレイが用
いられる半導体リレーの簡略回路図、第６図は本発明に
係るＭＯＳ型ＦＥＴゲート駆動用太陽電池アレイの作成
例の説明用平面図、第７図は本発明に係るＭＯＳ型ＦＥ
Ｔゲート駆動用太陽電池アレイの他の作成例の説明用断
面図、第８図は従来例の簡略回路図、第９図は従来例の
説明用断面図である。 １ ： ３ ： ４ ： ６ ： ８ ： １０： １２： １３： １４： 絶８！基板、 ２：下部電極、非晶質シリ
コン半導体層、 上部電極、 ５：単位セル、ＬＥＤ、
７：制御回路、リレー回路、 ９
；太陽電池、ＭＯＳ型ＦＥＴ、 ｔｌ：放電抵抗
、電極接続部、 下部電極取り出し部、 上部電極取り出し部。 第１図 ら 第 図 第２図 第 図 第 図 第 図
動用太陽電池アレイの説明用斜視図、第３図は本発明に
係るＭＯＳ型ＦＥＴゲート駆動用太陽電池アレイの説明
用断面図、第４図は本発明に係るＭＯＳ型ＦＥＴゲート
駆動用太陽電池アレイの説明用断面図、第５図は本発明
に係るＭＯＳ型ＦＥＴゲート駆動用太陽電池アレイが用
いられる半導体リレーの簡略回路図、第６図は本発明に
係るＭＯＳ型ＦＥＴゲート駆動用太陽電池アレイの作成
例の説明用平面図、第７図は本発明に係るＭＯＳ型ＦＥ
Ｔゲート駆動用太陽電池アレイの他の作成例の説明用断
面図、第８図は従来例の簡略回路図、第９図は従来例の
説明用断面図である。 １ ： ３ ： ４ ： ６ ： ８ ： １０： １２： １３： １４： 絶８！基板、 ２：下部電極、非晶質シリ
コン半導体層、 上部電極、 ５：単位セル、ＬＥＤ、
７：制御回路、リレー回路、 ９
；太陽電池、ＭＯＳ型ＦＥＴ、 ｔｌ：放電抵抗
、電極接続部、 下部電極取り出し部、 上部電極取り出し部。 第１図 ら 第 図 第２図 第 図 第 図 第 図
Claims (1)
- 【特許請求の範囲】 １）発光ダイオードの光によって起電力を生成する太陽
電池と、 該太陽電池の出力電圧がゲートに供給されるＭＯＳ型Ｆ
ＥＴと、 を有する半導体リレーに用いられ、多数段直列に接続さ
れた非晶質シリコン系半導体セルでなるＭＯＳ型ＦＥＴ
ゲート駆動用太陽電池アレイ。 ２）非晶質シリコン系半導体セルが、６段以上直列に接
続されてなる特許請求の範囲第１項記載のＭＯＳ型ＦＥ
Ｔゲート駆動用太陽電池アレイ。 ３）非晶質シリコン系半導体セルが、アモルファスシリ
コンカーバイド層を含むヘテロ接合である特許請求の範
囲第１項または第２項記載のＭＯＳ型ＦＥＴゲート駆動
用太陽電池アレイ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62334937A JPH0271566A (ja) | 1987-10-28 | 1987-12-28 | Ｍｏｓ型ｆｅｔゲート駆動用太陽電池アレイ |
| EP19890900913 EP0347471A4 (en) | 1987-12-28 | 1988-12-26 | Solar cell array for driving mosfet gates |
| PCT/JP1988/001330 WO1989006439A1 (en) | 1987-12-28 | 1988-12-26 | Solar cell array for driving mosfet gates |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62-274018 | 1987-10-28 | ||
| JP27401887 | 1987-10-28 | ||
| JP62334937A JPH0271566A (ja) | 1987-10-28 | 1987-12-28 | Ｍｏｓ型ｆｅｔゲート駆動用太陽電池アレイ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0271566A true JPH0271566A (ja) | 1990-03-12 |
Family
ID=26550863
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62334937A Pending JPH0271566A (ja) | 1987-10-28 | 1987-12-28 | Ｍｏｓ型ｆｅｔゲート駆動用太陽電池アレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0271566A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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