JPH06101580B2 - 光カプラ素子 - Google Patents
光カプラ素子Info
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- JPH06101580B2 JPH06101580B2 JP25120088A JP25120088A JPH06101580B2 JP H06101580 B2 JPH06101580 B2 JP H06101580B2 JP 25120088 A JP25120088 A JP 25120088A JP 25120088 A JP25120088 A JP 25120088A JP H06101580 B2 JPH06101580 B2 JP H06101580B2
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- optical semiconductor
- optical
- semiconductor element
- extraction electrode
- electrode
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、発光ダイオード（以下LEDと略す）光源と光
半導体素子とで構成された光カプラ素子に関する。詳し
くは光カプラ素子のLED光源に規定の電流を流したとき
光カプラ素子の光半導体素子に発生する起電力をトラン
ジスタ特にMOS型FET等の半導体素子に印加し、該半導体
素子を駆動する様構成された半導体スイッチ、半導体リ
レーに用いられる半導体素子駆動用の光カプラ素子に関
する。
半導体素子とで構成された光カプラ素子に関する。詳し
くは光カプラ素子のLED光源に規定の電流を流したとき
光カプラ素子の光半導体素子に発生する起電力をトラン
ジスタ特にMOS型FET等の半導体素子に印加し、該半導体
素子を駆動する様構成された半導体スイッチ、半導体リ
レーに用いられる半導体素子駆動用の光カプラ素子に関
する。
［従来の技術］ 従来より、MOS型FETを利用した半導体スイッチ、半導体
リレーが存在し、その回路図を第16図に示す。
リレーが存在し、その回路図を第16図に示す。
この半導体リレーは例えばLED光源として赤外LED80と、
光半導体素子81として多結晶又は単結晶系シリコン半導
体と、MOS型FET82とから構成されている。
光半導体素子81として多結晶又は単結晶系シリコン半導
体と、MOS型FET82とから構成されている。
すなわち、光半導体素子81のアノード側はパワーMOS型F
ET82のゲートに接続され、光半導体素子81のカソード側
はパワーMOS型FET82のソース及び出力端子83に接続さ
れ、パワーMOS型FET82のドレインは出力端子84に接続さ
れる。
ET82のゲートに接続され、光半導体素子81のカソード側
はパワーMOS型FET82のソース及び出力端子83に接続さ
れ、パワーMOS型FET82のドレインは出力端子84に接続さ
れる。
動作としては、外部回路（図示せず）よりLED80に規定
の電流を流すことによりLED80が発光し、この光が光半
導体素子81に照射され光半導体素子81に起電力が発生す
る。この起電力がMOS型FET82のゲート・ソース間に印加
されてMOS型FETのドレイン・ソース間がオンし、外部負
荷（図示せず）を駆動する。
の電流を流すことによりLED80が発光し、この光が光半
導体素子81に照射され光半導体素子81に起電力が発生す
る。この起電力がMOS型FET82のゲート・ソース間に印加
されてMOS型FETのドレイン・ソース間がオンし、外部負
荷（図示せず）を駆動する。
［発明が解決しようとする課題］ このような半導体リレーに於いては、光半導体素子とし
て多結晶又は単結晶シリコン系半導体を使用しているた
め歩留り、コスト等の点より光半導体素子の素子面積を
大きくすることができず、該光半導体素子の分光感度上
有利な赤外LEDをLED光源として使用してもMOS型FETに印
加する起電力、特に光起電流が数μＡないし10μＡ程度
しか得られない。従って、特に駆動負荷電流の大きいパ
ワーMOSFETをオン・オフしようとすると光起電流が不足
して高速駆動ができないという問題点があった。
て多結晶又は単結晶シリコン系半導体を使用しているた
め歩留り、コスト等の点より光半導体素子の素子面積を
大きくすることができず、該光半導体素子の分光感度上
有利な赤外LEDをLED光源として使用してもMOS型FETに印
加する起電力、特に光起電流が数μＡないし10μＡ程度
しか得られない。従って、特に駆動負荷電流の大きいパ
ワーMOSFETをオン・オフしようとすると光起電流が不足
して高速駆動ができないという問題点があった。
本発明は上述した問題点を解決するためになされたもの
で、大きな光起電流を発生することができる光カプラ素
子を提供することを目的とする。
で、大きな光起電流を発生することができる光カプラ素
子を提供することを目的とする。
［課題を解決するための手段］ 本発明は、透光性の絶縁性基板の表面に下部電極、アモ
ルファスシリコン系半導体、上部電極及び保護膜を順次
積層した光半導体セルが複数個並べて形成されかつ接続
すべき上記光半導体セル間で上記下部電極を上記上部電
極に電気的に接続することで上部光半導体セルが直列接
続され光照射により起電力を発生する光半導体素子と、 上記絶縁性基板の表面に形成され上記直列接続される上
記光半導体セルの内いずれの上部電極とも電気的に接続
されていない下部電極に電気的に接続され上記保護膜に
て覆われない第１取出電極と、 上記絶縁性基板の表面に形成され上記直列接続される上
記光半導体セルの内いずれの下部電極とも電気的に接続
されていない上部電極に電気的に接続されて上記保護膜
にて覆われない第２取出電極と、 上記光半導体セルの上記保護膜及び上記第１取出電極に
対向して配置され、上記第１取出電極に導電性樹脂にて
電気的に接続されて上記光半導体素子から生じる起電力
を外部へ導く導電性の第１リードフレームと、 上記光半導体セルの上記保護膜及び上記第２取出電極に
対向して配置され、上記第２取出電極に導電性樹脂にて
電気的に接続されて上記光半導体素子から生じる起電力
を外部へ導く導電性の第２リードフレームと、 上記絶縁性基板の裏面に対向して配置され可視赤色光を
上記光半導体素子に向けて発するLED光源と、を備えた
ことを特徴とする。
ルファスシリコン系半導体、上部電極及び保護膜を順次
積層した光半導体セルが複数個並べて形成されかつ接続
すべき上記光半導体セル間で上記下部電極を上記上部電
極に電気的に接続することで上部光半導体セルが直列接
続され光照射により起電力を発生する光半導体素子と、 上記絶縁性基板の表面に形成され上記直列接続される上
記光半導体セルの内いずれの上部電極とも電気的に接続
されていない下部電極に電気的に接続され上記保護膜に
て覆われない第１取出電極と、 上記絶縁性基板の表面に形成され上記直列接続される上
記光半導体セルの内いずれの下部電極とも電気的に接続
されていない上部電極に電気的に接続されて上記保護膜
にて覆われない第２取出電極と、 上記光半導体セルの上記保護膜及び上記第１取出電極に
対向して配置され、上記第１取出電極に導電性樹脂にて
電気的に接続されて上記光半導体素子から生じる起電力
を外部へ導く導電性の第１リードフレームと、 上記光半導体セルの上記保護膜及び上記第２取出電極に
対向して配置され、上記第２取出電極に導電性樹脂にて
電気的に接続されて上記光半導体素子から生じる起電力
を外部へ導く導電性の第２リードフレームと、 上記絶縁性基板の裏面に対向して配置され可視赤色光を
上記光半導体素子に向けて発するLED光源と、を備えた
ことを特徴とする。
［作用］ 上述の様に構成することで、アモルファスシリコン系半
導体を使用することで光半導体セルの大面積化が可能と
なる。そして、光半導体セルは複数段直列に接続される
とともに、適正に配置された複数のLED光源からの光照
射を受け、起電力を発生する。尚、特許請求の範囲に記
載の、第１取出電極は実施例に記載の取出電極24aに相
当し、第２取出電極は実施例に記載の取出電極24bに相
当し、第１リードフレームは実施例に記載のリードフレ
ーム50aに相当し、第２リードフレームは実施例に記載
のリードフレーム50bに相当する。
導体を使用することで光半導体セルの大面積化が可能と
なる。そして、光半導体セルは複数段直列に接続される
とともに、適正に配置された複数のLED光源からの光照
射を受け、起電力を発生する。尚、特許請求の範囲に記
載の、第１取出電極は実施例に記載の取出電極24aに相
当し、第２取出電極は実施例に記載の取出電極24bに相
当し、第１リードフレームは実施例に記載のリードフレ
ーム50aに相当し、第２リードフレームは実施例に記載
のリードフレーム50bに相当する。
［実施例］ 本発明の一実施例を示す第１図（ａ）ないし第１図
（ｃ）において、 本発明の光カプラ１は、第１図（ａ）に示すように、外
形形状が直方体形状をなすもので、ケース２の側面2aよ
り細長い板状の形状をなす、後述するLED3のカソードに
接続される入力側カソード端子４、前記LED3のアノード
に接続される入力側アノード端子５、後述する光半導体
素子６のカソードに接続される出力側カソード端子７及
び前記光半導体素子６のアノードに接続される出力側ア
ノード端子８が、入力側カソード端子４と入力側アノー
ド端子５とを隣接し、又、出力側カソード端子７及び出
力側アノード端子８とを隣接させ側面2aの長辺方向に一
列状に並んで突出延在する。
（ｃ）において、 本発明の光カプラ１は、第１図（ａ）に示すように、外
形形状が直方体形状をなすもので、ケース２の側面2aよ
り細長い板状の形状をなす、後述するLED3のカソードに
接続される入力側カソード端子４、前記LED3のアノード
に接続される入力側アノード端子５、後述する光半導体
素子６のカソードに接続される出力側カソード端子７及
び前記光半導体素子６のアノードに接続される出力側ア
ノード端子８が、入力側カソード端子４と入力側アノー
ド端子５とを隣接し、又、出力側カソード端子７及び出
力側アノード端子８とを隣接させ側面2aの長辺方向に一
列状に並んで突出延在する。
上記のような形状にてなる光カプラ１において、第２図
（ａ）に示すように、本実施例では４個のLED3の光源を
用い、これを４個直列に接続した構成としている。この
他第２図（ｂ）に示すように、２個ずつ直列接続したLE
D3の対を並列に接続した構成とすることも可能である。
光半導体素子６は、本実施例では後述する様に、アモル
ファスシリコン系半導体を用いた光半導体セルを16段直
列接続した構造としている。そして、LED3と光半導体素
子６とは適宜な間隔を有してケース２内で固定される。
（ａ）に示すように、本実施例では４個のLED3の光源を
用い、これを４個直列に接続した構成としている。この
他第２図（ｂ）に示すように、２個ずつ直列接続したLE
D3の対を並列に接続した構成とすることも可能である。
光半導体素子６は、本実施例では後述する様に、アモル
ファスシリコン系半導体を用いた光半導体セルを16段直
列接続した構造としている。そして、LED3と光半導体素
子６とは適宜な間隔を有してケース２内で固定される。
このような光カプラ１は入力側カソード端子４及び入力
側アノード端子５に外部電源（図示せず）を接続し、第
２図（ａ）に示す矢印Ａ方向に規定の電流を流すことで
LED3が発光する。この光が光半導体素子６に照射され起
電力が発生し、この起電力を出力側カソード端子７及び
出力側アノード端子８から取り出すことができる。具体
的には、前記端子７及び８に負荷抵抗Ｒを接続した場
合、光半導体素子６のＶ−Ｉ特性を示す第３図に記載さ
れるVop1の値の電圧が前記端子７及び８に印加され、Io
p1なる値の電流が第２図（ａ）に示すＢ方向に流れる。
側アノード端子５に外部電源（図示せず）を接続し、第
２図（ａ）に示す矢印Ａ方向に規定の電流を流すことで
LED3が発光する。この光が光半導体素子６に照射され起
電力が発生し、この起電力を出力側カソード端子７及び
出力側アノード端子８から取り出すことができる。具体
的には、前記端子７及び８に負荷抵抗Ｒを接続した場
合、光半導体素子６のＶ−Ｉ特性を示す第３図に記載さ
れるVop1の値の電圧が前記端子７及び８に印加され、Io
p1なる値の電流が第２図（ａ）に示すＢ方向に流れる。
尚、第３図において、Iscは端子７及び８を短絡したと
きの短絡電流、Vocは前記端子７及び８を開放すなわ
ち、前記負荷抵抗の抵抗値Ｒを無限大にしたときの開放
電圧を示す。
きの短絡電流、Vocは前記端子７及び８を開放すなわ
ち、前記負荷抵抗の抵抗値Ｒを無限大にしたときの開放
電圧を示す。
次に、本実施例の光半導体素子６について説明する。
第４図は光半導体素子６の一構成例の外観を示す図であ
り、後述する保護膜を取り除いた状態を示すものであ
る。
り、後述する保護膜を取り除いた状態を示すものであ
る。
本実施例では光半導体素子６の絶縁性基板として方形状
のガラス基板20を用い、このガラス基板20の上表面には
第４図に示すように例えば行、列それぞれ、４個ずつ格
子状にセルが設けられ、概略方形状の下部電極21が計16
個形成される。下部電極21は、透明導電膜（TCO）にて
形成され、各下部電極21は互いに電気的に絶縁されてい
る。それぞれの下部電極21の上表面には、アモルファス
シリコン系半導体にてなる、光を電気に変換する光半導
体22が互いに電気的に絶縁されて形成される。光半導体
22の上表面にはAlにてなる上部電極23が形成され、これ
らの構成部分21、22及び23にて光半導体素子６を構成す
るセルが共通平面上にマトリクス状に並んで構成され
る。尚、ガラス基板20の上表面中央部に形成されるセル
ａの下部電極21は第４図に示すように、取出電極を上面
に形成するための方形状の突出部21aを有している。そ
して突出部21aの上表面には方形状のAlにてなる取出電
極24aが形成される。又、光半導体素子６の中央部に設
けられ前記セルａに隣接するセルｑの上部電極23は、第
４図に示すように方形状の取出電極24bを備えている。
これらの取出電極24a及び24bは光半導体素子６の中央部
に互いに隣接して設けられる。
のガラス基板20を用い、このガラス基板20の上表面には
第４図に示すように例えば行、列それぞれ、４個ずつ格
子状にセルが設けられ、概略方形状の下部電極21が計16
個形成される。下部電極21は、透明導電膜（TCO）にて
形成され、各下部電極21は互いに電気的に絶縁されてい
る。それぞれの下部電極21の上表面には、アモルファス
シリコン系半導体にてなる、光を電気に変換する光半導
体22が互いに電気的に絶縁されて形成される。光半導体
22の上表面にはAlにてなる上部電極23が形成され、これ
らの構成部分21、22及び23にて光半導体素子６を構成す
るセルが共通平面上にマトリクス状に並んで構成され
る。尚、ガラス基板20の上表面中央部に形成されるセル
ａの下部電極21は第４図に示すように、取出電極を上面
に形成するための方形状の突出部21aを有している。そ
して突出部21aの上表面には方形状のAlにてなる取出電
極24aが形成される。又、光半導体素子６の中央部に設
けられ前記セルａに隣接するセルｑの上部電極23は、第
４図に示すように方形状の取出電極24bを備えている。
これらの取出電極24a及び24bは光半導体素子６の中央部
に互いに隣接して設けられる。
又、各セルの大きさは、約4mm2ないし約25mm2の面積に
てなり、取出電極24a及び24bの大きさは約0.2mm2ないし
約4mm2の面積にてなるものである。
てなり、取出電極24a及び24bの大きさは約0.2mm2ないし
約4mm2の面積にてなるものである。
又、第４図内Ａ部の部分拡大図である第５図（ａ）及び
第５図（ｂ）に示すように、各セルに形成される上部電
極23の四隅の一つは、隣接する一つのセル方向へ延在す
る突出部23aを形成し、突出部23aは隣接するセルの下部
電極21の四隅の一つに形成される突出部21aと接続され
る。そして、セルａないしセルｑは第４図内Ａに示すよ
うなかぎ形部にて各セルの上部電極23と下部電極21とを
接続することで第６図に示すように直列に接続される。
尚、セルａの下部電極21は取出電極24aに接続され、セ
ルｑの上部電極23は取出電極24bを有する。
第５図（ｂ）に示すように、各セルに形成される上部電
極23の四隅の一つは、隣接する一つのセル方向へ延在す
る突出部23aを形成し、突出部23aは隣接するセルの下部
電極21の四隅の一つに形成される突出部21aと接続され
る。そして、セルａないしセルｑは第４図内Ａに示すよ
うなかぎ形部にて各セルの上部電極23と下部電極21とを
接続することで第６図に示すように直列に接続される。
尚、セルａの下部電極21は取出電極24aに接続され、セ
ルｑの上部電極23は取出電極24bを有する。
尚、取出電極24a及び24bを設けることで電極部周囲のセ
ルa,h,i,qの面積がセルc,f,k,nに比べて小さくなるた
め、セルa,h,i,qの外形寸法を少し大きくしてセルc,f,
k,nとほぼ同面積になるよう構成している。
ルa,h,i,qの面積がセルc,f,k,nに比べて小さくなるた
め、セルa,h,i,qの外形寸法を少し大きくしてセルc,f,
k,nとほぼ同面積になるよう構成している。
さらにエポキシ系黒色樹脂にてなる保護膜25が、前記２
つの取出電極24a及び24bを除いて各セルを覆うようにコ
ーティングされ、光半導体素子６を形成する。
つの取出電極24a及び24bを除いて各セルを覆うようにコ
ーティングされ、光半導体素子６を形成する。
第１図（ａ）に示す光カプラ１内部に備えられる上述し
た構成を有する光半導体素子６は、LED3が発する光をガ
ラス基板20側から入射し、発生した起電力を取出電極24
a及び24bより取り出す。
た構成を有する光半導体素子６は、LED3が発する光をガ
ラス基板20側から入射し、発生した起電力を取出電極24
a及び24bより取り出す。
次に本実施例における光半導体素子６及びLED3の固定方
法及び光カプラ素子としての構造について説明する。
法及び光カプラ素子としての構造について説明する。
光半導体素子６を固定するリードフレーム50は、導電材
料にてなる薄板であり、第７図（ｂ）に示すように、光
半導体素子６を構成するセルが形成された平面をほぼ２
分する面積をもつ方形状の平坦部50c及び50dを有する２
つのリードフレーム50a及び50bからなる。よって、リー
ドフレーム50aの平坦部50cは、第４図に示す、取付電極
24aと、セルａないしｈを覆い、リードフレーム50bの平
坦部50dは、取付電極24bと、セルｉないしｑを覆うよう
にして、光半導体素子６は、取付電極24a及び24bリード
フレーム50a及び50bと接触するように載置固定される。
取付電極24及び24bとリードフレーム50a及び50bとの接
続は、第７図（ｃ）に示すように、取付電極24aとリー
ドフレーム50a間に導電性の樹脂51を介して行なわれ
る。このように樹脂51にて電極間を接続することは、固
定と電気的接続が同時に行え、ワイヤボンディングする
より行程の簡略化が図れる。又、リードフレーム50a及
び50bと光半導体素子６とは、それぞれのリードフレー
ムに２ケ所ずつ例えば第７図（ｂ）に点線にて示す円形
の範囲に、第７図（ｄ）に示すような絶縁性樹脂52を設
けることで接着固定される。よって、光半導体素子６
は、絶縁性樹脂52の厚さ分だけリードフレーム50a及び5
0bより離れて固定される。
料にてなる薄板であり、第７図（ｂ）に示すように、光
半導体素子６を構成するセルが形成された平面をほぼ２
分する面積をもつ方形状の平坦部50c及び50dを有する２
つのリードフレーム50a及び50bからなる。よって、リー
ドフレーム50aの平坦部50cは、第４図に示す、取付電極
24aと、セルａないしｈを覆い、リードフレーム50bの平
坦部50dは、取付電極24bと、セルｉないしｑを覆うよう
にして、光半導体素子６は、取付電極24a及び24bリード
フレーム50a及び50bと接触するように載置固定される。
取付電極24及び24bとリードフレーム50a及び50bとの接
続は、第７図（ｃ）に示すように、取付電極24aとリー
ドフレーム50a間に導電性の樹脂51を介して行なわれ
る。このように樹脂51にて電極間を接続することは、固
定と電気的接続が同時に行え、ワイヤボンディングする
より行程の簡略化が図れる。又、リードフレーム50a及
び50bと光半導体素子６とは、それぞれのリードフレー
ムに２ケ所ずつ例えば第７図（ｂ）に点線にて示す円形
の範囲に、第７図（ｄ）に示すような絶縁性樹脂52を設
けることで接着固定される。よって、光半導体素子６
は、絶縁性樹脂52の厚さ分だけリードフレーム50a及び5
0bより離れて固定される。
そして、リードフレーム50aの平坦部50cの四隅の一つは
細長く延在し、光半導体素子６を載置した方向へかぎ形
に屈曲し、出力側アノード端子８を形成する。又、リー
ドフレーム50bの平坦部50dの一部が適宜延在屈曲し、出
力側アノード端子８に接近して出力側カソード端子７を
形成する。
細長く延在し、光半導体素子６を載置した方向へかぎ形
に屈曲し、出力側アノード端子８を形成する。又、リー
ドフレーム50bの平坦部50dの一部が適宜延在屈曲し、出
力側アノード端子８に接近して出力側カソード端子７を
形成する。
従って、出力側カソード端子７と、光半導体素子６に備
わるカソード側の取出電極24bとが接続され、出力側ア
ノード端子８と、光半導体素子６に備わるアノード側の
取出電極24aとが接続される。
わるカソード側の取出電極24bとが接続され、出力側ア
ノード端子８と、光半導体素子６に備わるアノード側の
取出電極24aとが接続される。
又、前記端子７及び８には、第７図（ａ）及び（ｂ）に
示すように両端子７及び８間に負荷抵抗器53や定電圧ダ
イオード54が導電性の樹脂等により接続されてもよい。
示すように両端子７及び８間に負荷抵抗器53や定電圧ダ
イオード54が導電性の樹脂等により接続されてもよい。
一方、LED3は本実施例では４個設けられる。そして、第
８図（ｂ）に示すように、適宜な平面形状を有し導電性
材料にてなる薄板で、各々電気的に絶縁されたリードフ
レーム55ないし58の同一方向の平面にLED3は、１個ずつ
導電性樹脂51にて接続固定される。そして、それぞれ隣
接するリードフレームより延在する金にてなる細いワイ
ヤ59の一端がそれぞれのLED3に接続される。尚、リード
フレーム55に設けられるLED3には、入力側カソード端子
４を形成するリードフレーム60より延在するワイヤ59が
接続される。又、リードフレーム58は適宜な形状を有し
ながら延在し入力側アノード端子５を形成している。従
って、入力側カソード端子４と入力側アノード端子５と
は直列に接続されていることとなる。
８図（ｂ）に示すように、適宜な平面形状を有し導電性
材料にてなる薄板で、各々電気的に絶縁されたリードフ
レーム55ないし58の同一方向の平面にLED3は、１個ずつ
導電性樹脂51にて接続固定される。そして、それぞれ隣
接するリードフレームより延在する金にてなる細いワイ
ヤ59の一端がそれぞれのLED3に接続される。尚、リード
フレーム55に設けられるLED3には、入力側カソード端子
４を形成するリードフレーム60より延在するワイヤ59が
接続される。又、リードフレーム58は適宜な形状を有し
ながら延在し入力側アノード端子５を形成している。従
って、入力側カソード端子４と入力側アノード端子５と
は直列に接続されていることとなる。
又、４つのLED3は、これらLED3が正方形状の４つの頂点
に位置するように配置されるものであり、LED3の発光側
は、第１図（ｃ）に示すように光半導体素子６のガラス
基板20と対向して配置される。各々のLED3は第４図に示
す光半導体素子６のC,D,E,F点のガラス基板20を透過し
た延長線上に配置される。尚、前記ＣないしＦ点は、４
つの前記セルが互いに接近して形成される正方形の中央
点すなわち対角線の交点であり、例えばＣ点はセルａな
いしｄにて形成される正方形の対角線の交点である。
に位置するように配置されるものであり、LED3の発光側
は、第１図（ｃ）に示すように光半導体素子６のガラス
基板20と対向して配置される。各々のLED3は第４図に示
す光半導体素子６のC,D,E,F点のガラス基板20を透過し
た延長線上に配置される。尚、前記ＣないしＦ点は、４
つの前記セルが互いに接近して形成される正方形の中央
点すなわち対角線の交点であり、例えばＣ点はセルａな
いしｄにて形成される正方形の対角線の交点である。
又、LED3の配光特性は、第９図に示すように、LED3の光
軸下にある場所が最も照度が高く光軸より離れるに従い
照度は低くなり、光軸より距離Ｌ′離れた場所での照度
は光軸下照度に対しほぼ０となるものである。本実施例
においては、LED3と光半導体素子６との距離を約2mmと
することで、前記距離Ｌ′と各セルの対角線距離Ｌとを
ほぼ等しくした。このようにLED3を配置することで、例
えばＣ点上方に配置されたLED3は、Ｃ点周りの４つのセ
ルａないしｄに対し無駄なく、又ほぼ均等に照射するこ
とができる。同様にD,E,F点のガラス基板20を透過した
上方のLED3光源により、全てのセルａないしｑがほぼ均
等に照射される。尚、LED3は、光半導体22としてアモル
ファスシリコン系半導体を用いた場合、第10図に示すア
モルファスシリコン系半導体の分光感度特性から可視域
のLED光源を用いる必要がある。分光感度上緑色LEDが有
利であるが、これは従来例の半導体リレーで使用されて
いる赤外LEDに対し発光強度がほぼ1/100以下と低い。そ
こで分光感度上多少不利ではあるが、赤外LEDの1/10程
度以上の発光強度をもつ高輝度タイプ赤色LEDを用いて
いる。
軸下にある場所が最も照度が高く光軸より離れるに従い
照度は低くなり、光軸より距離Ｌ′離れた場所での照度
は光軸下照度に対しほぼ０となるものである。本実施例
においては、LED3と光半導体素子６との距離を約2mmと
することで、前記距離Ｌ′と各セルの対角線距離Ｌとを
ほぼ等しくした。このようにLED3を配置することで、例
えばＣ点上方に配置されたLED3は、Ｃ点周りの４つのセ
ルａないしｄに対し無駄なく、又ほぼ均等に照射するこ
とができる。同様にD,E,F点のガラス基板20を透過した
上方のLED3光源により、全てのセルａないしｑがほぼ均
等に照射される。尚、LED3は、光半導体22としてアモル
ファスシリコン系半導体を用いた場合、第10図に示すア
モルファスシリコン系半導体の分光感度特性から可視域
のLED光源を用いる必要がある。分光感度上緑色LEDが有
利であるが、これは従来例の半導体リレーで使用されて
いる赤外LEDに対し発光強度がほぼ1/100以下と低い。そ
こで分光感度上多少不利ではあるが、赤外LEDの1/10程
度以上の発光強度をもつ高輝度タイプ赤色LEDを用いて
いる。
以上のような構成にてなるLED3及び光半導体素子６は、
前述したような適宜な間隔を有し、第１図（ｃ）に示す
ように、LED3及び光半導体素子６が固定されるリードフ
レームとともに透明な樹脂61にて固定される。LED3及び
光半導体素子６を保持する透明樹脂61は、光カプラのケ
ース２の内壁と接触しないようにケース２内部の中央部
に挿入され、前記端子４、５、７、８のみをケース２の
側面2aより突出させた状態で、ケース２内部に白色の絶
縁性樹脂62が注入される。よって、前記透明樹脂61は、
ケース２内部に封止される。
前述したような適宜な間隔を有し、第１図（ｃ）に示す
ように、LED3及び光半導体素子６が固定されるリードフ
レームとともに透明な樹脂61にて固定される。LED3及び
光半導体素子６を保持する透明樹脂61は、光カプラのケ
ース２の内壁と接触しないようにケース２内部の中央部
に挿入され、前記端子４、５、７、８のみをケース２の
側面2aより突出させた状態で、ケース２内部に白色の絶
縁性樹脂62が注入される。よって、前記透明樹脂61は、
ケース２内部に封止される。
上記のような構成にてなる本発明の光カプラ素子におい
て、実際に従来例の半導体リレーや本発明の光カプラ素
子で、MOS型FETを高速駆動する場合、第11図のような回
路図となる。
て、実際に従来例の半導体リレーや本発明の光カプラ素
子で、MOS型FETを高速駆動する場合、第11図のような回
路図となる。
すなわち、光半導体素子６のアノード側である光カプラ
１の出力側アノード端子８は、MOS型FET65のゲートに接
続され、光半導体素子６のカソード側である光カプラ１
の出力側カソード端子７はMOS型FET65のソース及び出力
端子66に接続される。
１の出力側アノード端子８は、MOS型FET65のゲートに接
続され、光半導体素子６のカソード側である光カプラ１
の出力側カソード端子７はMOS型FET65のソース及び出力
端子66に接続される。
又、前記端子７及び８には抵抗68又は後述する定電圧ダ
イオード71が並列に接続され、MOS型FET65のドレイン
は、出力端子67に接続される。ここで、抵抗68又は定電
圧ダイオード71は前述のように光カプラ素子１内に含め
ることも可能である。
イオード71が並列に接続され、MOS型FET65のドレイン
は、出力端子67に接続される。ここで、抵抗68又は定電
圧ダイオード71は前述のように光カプラ素子１内に含め
ることも可能である。
このように接続される回路において、図中MOS型FET65が
ゲートに例えば5Vの電圧が印加されることで駆動すると
した場合、例えば負荷抵抗68の両端電圧Vopが6V程度と
なるよう負荷抵抗値を設定する。これは前述第３図のＶ
−Ｉ特性から決定できる。この設定によりLED3に流す電
流をオン・オフすることでMOS型FET65をオン・オフする
ことができる。
ゲートに例えば5Vの電圧が印加されることで駆動すると
した場合、例えば負荷抵抗68の両端電圧Vopが6V程度と
なるよう負荷抵抗値を設定する。これは前述第３図のＶ
−Ｉ特性から決定できる。この設定によりLED3に流す電
流をオン・オフすることでMOS型FET65をオン・オフする
ことができる。
ところが、光カプラを使用し実際にLED3をオン・オフし
たときのMOS型FET65の動作は第12図に示す様なTon69及
びToff70の遅れを生ずる。MOS型FET65は実際にはゲート
電圧5V以下でオン・オフしているが、十分なドライブを
かけるために5V程度のゲート電圧が必要となる。第12図
に於けるTon69,Toff70の遅れはMOS型FET65のゲート電圧
波形のなまりによるもので、このなまりは光半導体素子
６の負荷抵抗68の抵抗値ＲとMOS型FET65の入力容量の合
成容量Cinとの充放電の時定数Ｒ×Cinでほぼ決定されて
しまう。小電力用MOS型FETではこのCinは数100pF程度で
あるが大電力用MOS型FETではCinが数1000pFにもなる。
従って大電力用MOS型FETを例えば1ms以下の高速で駆動
するためには負荷抵抗68の抵抗値を100KΩ以下程度に設
定する必要があり、この抵抗値でゲート電圧即ちVopを6
V程度とするためにはIopとして60μＡ以上必要となる。
従来の光カプラでは、前述のごとくIop＝10μＡ程度
で、更に前述の理由により60μＡ以上の電流を得ること
が困難であったが、本発明に係る光半導体素子６は、前
述したように、アモルファスシリコン系半導体を使用す
ることで、光半導体素子６に備わる各半導体セルａない
しｑの面積は、約4mm×4mmの大きさとし、取出電極24a
及び24bの電極の大きさを約1mm×1mmとしている。
たときのMOS型FET65の動作は第12図に示す様なTon69及
びToff70の遅れを生ずる。MOS型FET65は実際にはゲート
電圧5V以下でオン・オフしているが、十分なドライブを
かけるために5V程度のゲート電圧が必要となる。第12図
に於けるTon69,Toff70の遅れはMOS型FET65のゲート電圧
波形のなまりによるもので、このなまりは光半導体素子
６の負荷抵抗68の抵抗値ＲとMOS型FET65の入力容量の合
成容量Cinとの充放電の時定数Ｒ×Cinでほぼ決定されて
しまう。小電力用MOS型FETではこのCinは数100pF程度で
あるが大電力用MOS型FETではCinが数1000pFにもなる。
従って大電力用MOS型FETを例えば1ms以下の高速で駆動
するためには負荷抵抗68の抵抗値を100KΩ以下程度に設
定する必要があり、この抵抗値でゲート電圧即ちVopを6
V程度とするためにはIopとして60μＡ以上必要となる。
従来の光カプラでは、前述のごとくIop＝10μＡ程度
で、更に前述の理由により60μＡ以上の電流を得ること
が困難であったが、本発明に係る光半導体素子６は、前
述したように、アモルファスシリコン系半導体を使用す
ることで、光半導体素子６に備わる各半導体セルａない
しｑの面積は、約4mm×4mmの大きさとし、取出電極24a
及び24bの電極の大きさを約1mm×1mmとしている。
よって、LED3に規定の電流を流すことで、上述した負荷
抵抗値にて目標のゲート電圧を得ることができ、負荷容
量の大きなパワーMOS型FETの高速駆動を可能とした。
抵抗値にて目標のゲート電圧を得ることができ、負荷容
量の大きなパワーMOS型FETの高速駆動を可能とした。
次に、本実施例で示す光カプラ素子１を用いて、パワー
MOS型FETをさらに高速に駆動する装置について説明す
る。
MOS型FETをさらに高速に駆動する装置について説明す
る。
第11図及び第12図を用いて説明した様にMOS型FETの高速
駆動のためには負荷抵抗68の抵抗値をできる限り小さく
し、かつ、この抵抗値でMOS型FETの規定のゲート電圧を
得るために光半導体素子６の出力電流Iopできる限り大
きくする必要があった。しかしながら、光半導体素子６
の出力電流が十分得られれば負荷抵抗68の抵抗値を大き
くすることで、第13図に示す様に少なくともTonにて示
される時間をTon′にて示される時間に小さくすること
が可能である。ところが抵抗値を大きくすることにより
ゲート電圧が高くなり、MOS型FETが深くドライブされる
ため逆にToffにて示される時間がToff′にて示される時
間のように大きくなってしまう。
駆動のためには負荷抵抗68の抵抗値をできる限り小さく
し、かつ、この抵抗値でMOS型FETの規定のゲート電圧を
得るために光半導体素子６の出力電流Iopできる限り大
きくする必要があった。しかしながら、光半導体素子６
の出力電流が十分得られれば負荷抵抗68の抵抗値を大き
くすることで、第13図に示す様に少なくともTonにて示
される時間をTon′にて示される時間に小さくすること
が可能である。ところが抵抗値を大きくすることにより
ゲート電圧が高くなり、MOS型FETが深くドライブされる
ため逆にToffにて示される時間がToff′にて示される時
間のように大きくなってしまう。
そこで、この問題を解決する回路として第14図に示す様
に、負荷抵抗68と並列に例えば5Vの定電圧ダイオードZd
71を接続することにより、第15図に示す様に、Ton′は
同じ時間で、Toff′にて示される時間を少なくともToff
にて示される時間と同程まで小さくすることができる。
よって、よりMOS型FETの動作の高速化を図ることができ
る。
に、負荷抵抗68と並列に例えば5Vの定電圧ダイオードZd
71を接続することにより、第15図に示す様に、Ton′は
同じ時間で、Toff′にて示される時間を少なくともToff
にて示される時間と同程まで小さくすることができる。
よって、よりMOS型FETの動作の高速化を図ることができ
る。
［発明の効果］ 以上詳述した様に本発明によれば、光半導体素子として
アモルファスシリコン系半導体セルを複数個用いること
により光半導体素子面積を大きくし、これに対応してLE
D光源の個数、配置及び光半導体素子LED光源間距離を適
正化することにより、従来より大きい光起電流を発生で
き、従って、大きい起電流を必要とする例えばパワーMO
S型FET等の半導体素子を直接高速駆動できる光カプラを
提供することができる。
アモルファスシリコン系半導体セルを複数個用いること
により光半導体素子面積を大きくし、これに対応してLE
D光源の個数、配置及び光半導体素子LED光源間距離を適
正化することにより、従来より大きい光起電流を発生で
き、従って、大きい起電流を必要とする例えばパワーMO
S型FET等の半導体素子を直接高速駆動できる光カプラを
提供することができる。
第１図（ａ）は、本発明の光カプラを示す正面図、第１
図（ｂ）は第１図（ａ）の側面図、第１図（ｃ）は第１
図（ａ）のＡ−Ａにおける断面図、第２図（ａ）及び第
２図（ｂ）は本発明の光カプラの構成を示すブロック
図、第３図は本発明に係る光半導体素子のＶ−Ｉ特性を
示すグラフ、第４図は本発明に係る光半導体素子の平面
図、第５図（ａ）は第４図内Ａ部における部分拡大図、
第５図（ｂ）は第５図（ａ）内Ｂ−Ｂにおける断面図、
第６図は本発明に係る光半導体素子の構成を示すブロッ
ク図、第７図（ａ）は本発明に係る光半導体素子の取付
状態を示す側面図、第７図（ｂ）は第７図（ａ）の正面
図、第７図（ｃ）は第７図（ｂ）内Ａ−Ａにおける断面
図、第７図（ｄ）は第７図（ｂ）内Ｂ−Ｂにおける断面
図、第８図（ａ）は本発明に係るLEDの取付状態を示す
側面図、第８図（ｂ）は第８図（ａ）の正面図、第９図
は本発明に係るLEDの配光特性を示すグラフ、第10図はL
EDの分光感度特性を示すグラフ、第11図は本発明の光カ
プラを利用した一実施例を示す回路図、第12図及び第13
図は光カプラを利用したMOS型FETの動作状態を示すタイ
ムチャート、第14図は本発明の光カプラを利用した一実
施例を示す回路図、第15図は光カプラを利用したMOS型F
ETの動作状態を示すタイムチャート、第16図は従来の光
カプラを利用した回路図である。 １……光カプラ、３……LED、 ６……光半導体素子、20……ガラス基板、 21……下部電極、22……光半導体、 23……上部電極、24a及び24b……取出電極、 25……保護膜、65……MOS型FET。
図（ｂ）は第１図（ａ）の側面図、第１図（ｃ）は第１
図（ａ）のＡ−Ａにおける断面図、第２図（ａ）及び第
２図（ｂ）は本発明の光カプラの構成を示すブロック
図、第３図は本発明に係る光半導体素子のＶ−Ｉ特性を
示すグラフ、第４図は本発明に係る光半導体素子の平面
図、第５図（ａ）は第４図内Ａ部における部分拡大図、
第５図（ｂ）は第５図（ａ）内Ｂ−Ｂにおける断面図、
第６図は本発明に係る光半導体素子の構成を示すブロッ
ク図、第７図（ａ）は本発明に係る光半導体素子の取付
状態を示す側面図、第７図（ｂ）は第７図（ａ）の正面
図、第７図（ｃ）は第７図（ｂ）内Ａ−Ａにおける断面
図、第７図（ｄ）は第７図（ｂ）内Ｂ−Ｂにおける断面
図、第８図（ａ）は本発明に係るLEDの取付状態を示す
側面図、第８図（ｂ）は第８図（ａ）の正面図、第９図
は本発明に係るLEDの配光特性を示すグラフ、第10図はL
EDの分光感度特性を示すグラフ、第11図は本発明の光カ
プラを利用した一実施例を示す回路図、第12図及び第13
図は光カプラを利用したMOS型FETの動作状態を示すタイ
ムチャート、第14図は本発明の光カプラを利用した一実
施例を示す回路図、第15図は光カプラを利用したMOS型F
ETの動作状態を示すタイムチャート、第16図は従来の光
カプラを利用した回路図である。 １……光カプラ、３……LED、 ６……光半導体素子、20……ガラス基板、 21……下部電極、22……光半導体、 23……上部電極、24a及び24b……取出電極、 25……保護膜、65……MOS型FET。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 村上 悟 兵庫県神戸市兵庫区吉田町１丁目２番80号 鐘淵化学工業株式会社内 (72)発明者 山口 美則 兵庫県神戸市兵庫区吉田町１丁目２番80号 鐘淵化学工業株式会社内 (72)発明者 中山 威久 兵庫県神戸市兵庫区吉田町１丁目２番80号 鐘淵化学工業株式会社内 (72)発明者 臼田 昭司 大阪府大阪市淀川区三国本町１丁目10番40 号 和泉電気株式会社内 (72)発明者 北山 英幸 大阪府大阪市淀川区三国本町１丁目10番40 号 和泉電気株式会社内 (72)発明者 ▲高▼木 俊和 大阪府大阪市淀川区三国本町１丁目10番40 号 和泉電気株式会社内 (56)参考文献 特開 昭63−283082（ＪＰ，Ａ)
Claims (6)
- 【請求項１】透光性の絶縁性基板の表面に下部電極、ア
モルファスシリコン系半導体、上部電極及び保護膜を順
次積層した光半導体セルが複数個並べて形成されかつ接
続すべき上記光半導体セル間で上記下部電極を上記上部
電極に電気的に接続することで上部光半導体セルが直列
接続され光照射により起電力を発生する光半導体素子
と、 上記絶縁性基板の表面に形成され上記直列接続される上
記光半導体セルの内いずれの上部電極とも電気的に接続
されていない下部電極に電気的に接続され上記保護膜に
て覆われない第１取出電極と、 上記絶縁性基板の表面に形成され上記直列接続される上
記光半導体セルの内いずれの下部電極とも電気的に接続
されていない上部電極に電気的に接続されて上記保護膜
にて覆われない第２取出電極と、 上記光半導体セルの上記保護膜及び上記第１取出電極に
対向して配置され、上記第１取出電極に導電性樹脂にて
電気的に接続されて上記光半導体素子から生じる起電力
を外部へ導く導電性の第１リードフレームと、 上記光半導体セルの上記保護膜及び上記第２取出電極に
対向して配置され、上記第２取出電極に導電性樹脂にて
電気的に接続されて上記光半導体素子から生じる起電力
を外部へ導く導電性の第２リードフレームと、 上記絶縁性基板の裏面に対向して配置され可視赤色光を
上記光半導体素子に向けて発するLED光源と、 を備えたことを特徴とする光カプラ素子。 - 【請求項２】上記光半導体セルが６個以上直列接続され
る請求項１記載の光カプラ素子。 - 【請求項３】田の字状に配置された４つの上記半導体セ
ルに対して該４つの半導体セルからなる領域の中央部か
ら上記光半導体セルの表面に直交方向に所定の距離を離
れた位置に一つの上記LED光源を配置した、請求項１又
は２記載の光カプラ素子。 - 【請求項４】上記半導体セルは四角形形状であり上記所
定の距離は一つの上記半導体セルにおける対角線の長さ
にほぼ等しい距離である、請求項３記載の光カプラ素
子。 - 【請求項５】上記第１取出電極及び上記第２取出電極
は、格子状に上記光半導体セルが配置されてなる光半導
体素子の中央部に位置する請求項１ないし４のいずれか
に記載の光カプラ素子。 - 【請求項６】上記第１リードフレーム及び上記第２リー
ドフレームの出力端部に並列接続される定電圧ダイオー
ドを有する、請求項１ないし５のいずれに記載の光カプ
ラ素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25120088A JPH06101580B2 (ja) | 1988-10-05 | 1988-10-05 | 光カプラ素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25120088A JPH06101580B2 (ja) | 1988-10-05 | 1988-10-05 | 光カプラ素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0298978A JPH0298978A (ja) | 1990-04-11 |
| JPH06101580B2 true JPH06101580B2 (ja) | 1994-12-12 |
Family
ID=17219175
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25120088A Expired - Lifetime JPH06101580B2 (ja) | 1988-10-05 | 1988-10-05 | 光カプラ素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06101580B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2534412Y2 (ja) * | 1990-07-12 | 1997-04-30 | シャープ株式会社 | 面実装型光結合装置 |
| JPH0645357U (ja) * | 1992-11-24 | 1994-06-14 | 煥林 劉 | 光電気的に隔絶された固体リレー |
| JPH08274717A (ja) * | 1995-03-31 | 1996-10-18 | Yamaichi Electron Co Ltd | 双方向光空間伝送用の光送受信装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63283082A (ja) * | 1987-05-14 | 1988-11-18 | Fuji Electric Co Ltd | 光結合半導体装置 |
-
1988
- 1988-10-05 JP JP25120088A patent/JPH06101580B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0298978A (ja) | 1990-04-11 |
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