JPH0298978A

JPH0298978A - 光カプラ素子

Info

Publication number: JPH0298978A
Application number: JP63251200A
Authority: JP
Inventors: Keiichi Yoshida; 恵一吉田; Tomoyoshi Yoshiki; 智義善木; Satoru Murakami; 悟村上; Yoshinori Yamaguchi; 美則山口; Takehisa Nakayama; 中山　威久; Shoji Usuda; 臼田　昭司; Hideyuki Kitayama; 北山　英幸; Toshikazu Takagi; 俊和高木
Original assignee: Idec Izumi Corp; Kanegafuchi Chemical Industry Co Ltd
Current assignee: Kanegafuchi Chemical Industry Co Ltd; Idec Corp
Priority date: 1988-10-05
Filing date: 1988-10-05
Publication date: 1990-04-11
Anticipated expiration: 2009-12-12
Also published as: JPH06101580B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、発光ダイオード（以下ＬＥＤと略す）光源と
光半導体素子とで構成された光カプラ素子に関する。詳
しくは光カプラ素子のＬＥＤ光源に規定の電流を流した
とき光カプラ素子の光半導体素子に発生する起電力をト
ランジスタ特にＭＯ５型ＦＥＴ等の半導体素子に印加し
、該半導体素子を駆動する様ｆＲ成された半導体スイッ
チ、半導体リレーに用いられる半導体素子駆動用の光カ
プラ素子に関する。

［従来の技術］従来より、ＭＯ９型Ｆ’ＥＴを利用した半導体スイッチ
、半導体リレーが存在し、その回路図を第１６図に示す
。

この半導体リレーは例えばＬ　Ｅ　Ｄ光ねとして赤外Ｌ
ＥＤ８０と、光半導体素子８１として多結晶又は単結晶
系シリコン半導体と、ＭＯ５型Ｆ’ＥＴ８２とから構成
されている。

すなわち、光半導体素子８Ｉのアノード側はパワーＭＯ
Ｓ型ＦＥＴ８２のゲートに接続され、光半導体素子８１
のカソード側はパワーＭＯＳ型ＦＥＴ８２のソース及び
出力端子８３に接続され、パワーＭＯＳ型ＦＥＴ８２の
ドレインは出力端子８４に接続される。

動作としては、外部回路（図示せず）よりＬＥＤ８０に
規定の電流を流すことによりＬＥＤ８０が発光し、この
光が光半導体素子８１に照射され光半導体素子８Ｉに起
電力が発生する。この起電力がＭＯＳ型ＦＥＴ８２のゲ
ート・ソース間に印加されてＭＯＳ型ＦＥＴのドレイン
・ソース間がオンし、外部負荷（図示せず）を駆動する
。

［発明が解決しようとする課題］このような半導体リレーに於いては、光半導体素子とし
て多結晶又は単桔品ソリコン系半導体を使用しているた
め歩留り、コスト等の点より光半導体素子の素子面積を
大きくすることができず、該光半導体素子の分光感度上
有ＩＩＩな赤外Ｌ　Ｅ　ＤをＬＥＤ光源として使用して
もＭＯＳ型ＦＥＴに印加する起電力、特に光起電流が数
μＡないし１０μ八程度しか得られない。従って、特に
駆動負荷電流の大きいパワーＭＯ５ＦＥＴをオン・オフ
しようとすると光起電流が不足して高速駆動ができない
という問題点があった。

本発明は上述した問題点を解決するためになされたもの
で、大きな光起電流を発生ずることができる光カプラ素
子を提供することを目的とする。

［課題を解決するための手段］本発明は、複数個のＬＥＤ光源と、絶縁性堰板上に下部
電極、アモルファスシリコン系半導体、上部電極及び保
護膜を順次積層した光半導体セルが複数個並べて形成さ
れかつ上記光半導体セルが直列接続され、前記ＬＥＤ光
源からの光照射により起電力を発生ずる光半導体素子と
、を備えたことを特徴とする。

［作用］上述の様に構成することで、アモルファスシリコン系半
導体を使用することで光半導体セルの大面積化が可能と
なる。そして、光半導体セルは複数段直列に接続される
とともに、適正に配置された複数のＬＥＤ光源からの光
照射を受け、起電力を発生する。

［実施例］本発明の一実施例を示す第１図（ａ）ないし第１図（ｃ
）において、本発明の光カプラｌは、第１図（ａ）に示すように、外
形形状が直方体形状をなすもので、ケース２の側面２ａ
より細長い板状の形状をなす、後述するＬＥＤ３のカソ
ードに接続される入力側カソード端子４、前記ＬＥＤ３
のアノードに接続される入力端アノード端子５、後述す
る光半導体素子６のカソードに接続される出力側カソー
ド端子７及び前記光半導体素子６のアノードに接続され
る出力側アノード端子８が、入力側カソード端子４と入
力側アノード端子５とを隣接し、又、出力側カソード端
子７及び出力側アノード端子８とを隣接させ側面２ａの
長辺方向に一列状に並んで突出延在する。

上記のような形状にてなる光カプラ１において、第２図
（ａ）に示すように、本実施例では４個の■。

ＥＤ３の光源を用い、これを４ｐＩ直列に接続した構成
としている。この他第２図（ｂ）に示すように、２個ず
つ直列接続したＬＥＤ３の対を並列に接続した構成とす
ることら可能である。光半導体素子６は、本実施例では
後述する様に、アモルファスシリコン系半導体を用いた
光半導体セルを１６段直列接続した構造としている。そ
して、ＬＥＤ３と光半導体素子６とは適宜な間隔を有し
てケース２内で固定される。

このような光カプラＩは入力端カソード端子４及び入力
側アノード端子５に外部電源（図示せず）を接続し、第
２図（ａ）に示す矢印へ方向に規定の電流を流すことで
ＬＥＤ３が発光する。この光が光半導体素子６に照射さ
れ起電力か発生し、二の起電力を出力側アノード端子７
及び出力側アノード端子８から取り出すことができる。

具体的には、前記端子７及び８に負荷抵抗Ｒを接続した
場合、光半導体素子６のｖ−ｒ特性を示す第３図に記載
されるＶｏｐ、の値の電圧が前記端子７及び８に印加さ
れ、Ｉｏｐ、なる値の電流が第２図（ａ）に示すＢ方向
に流れる。

尚、第３図において、Ｉｓｃは端子７及び８を短絡した
ときの短絡電流、Ｖｏｃは前記端子７及び８を開放すな
わち、前記負荷抵抗の抵抗値Ｒを無限大にしたときの開
放電圧を示す。

次に、本実施例の光半導体素子６について説明する。

第４図は光半導体素子６の一構成例の外観を示す図であ
り、後述する保護膜を取り除いた状聾を示すしのである
。

本実愼例では光半導体素子６の絶縁性基板として方形状
のガラス基板２０を用い、このガラス基板２０の上表面
には第４図に示すように例えば行、列それぞれ、４ｇず
つ格子状にセルが設けられ、概略方形状の下部電極２１
が計１６個形成される。

下部電極２Ｉは、透明導電膜（ＴＣＯ）にて形成され、
各下部電極２Ｉは互いに電気的に絶縁されている。それ
ぞれの下部電極２Ｉの上表面には、アモルファスシリコ
ン系半導体にてなる、光を電気に変換する光半導体２２
が互いに電気的に絶縁されて形成される。光半導体２２
の上表面にはΔａにてなる上部電極２３が形成され、こ
れらの構成部分２１．２２及び２３にて光半導体素子６
を構成するセルが共通平面上にマトリクス状に並んで構
成される。尚、ガラス基板２０の上表面中央部に形成さ
れるセルａの下部電極２１は第４図に示すように、取出
電極を上面に形成するための方形状の突出部２１ａを有
している。そして突出部２Ｉａの上表面には方形状のＡ
Ｃにてなる取出電極２４ａが形成される。又、光半導体
素子６の中央部に設けられ前記セルａに隣接するセルｑ
の上部電極２３は、第４図に示すように方形状の取出電
極２４ｂを備えている。これらの取出電極２４ａ及び２
４ｂは光半導体素子６の中央部に互いに隣接して設けら
れる。

又、各セルの大きさは、約４．ｎ＋ｍ”ないし約２５ｍ
Ｃの面積にてなり、取出電極２４ａ及び２４ｂの大きさ
は約０　、２　ｍｍ″ないし約４ｍｍ’の面積にてなる
ものである。

又、第４図内Ａ部の部分拡大図である第５図（ａ）及び
第５図（ｂ）に示すように、各セルに形成される上部電
極２３の四隅の一つは、隣接する一つのセル方向へ延在
する突出部２３ａを形成し、突出部２３ａは隣接するセ
ルの下部電極２Ｉの四隅の一つに形成される突出部２１
ａと接続される。そして、セルａないしセルｑは第４図
内Ａに示すようなかぎ形部にて各セルの上部電極２３と
下部電極２１とを接続することで第６図に示すように直
列に接続される。尚、セルａの下部電極２１は取出電極
２４ａに接続され、セルｑの上部電極２３は取出電照２
４ｂを有する。

尚、取出爪１ｆｉ２４ａ及び２４ｂを設けることで電極
部周囲のセルａ、ｈ、ｉ、ｑの面積がセルｃ、ｆ、に、
ｎに比べて小さくなるため、セルａ、ｈ、ｉ、ｑの外形
寸法を少し大きくしてセルｃ、ｆ、に、ｎとほぼ同面積
になるよう構成している。

さらにエポキシ系黒色樹脂にてなる保護膜２５が、前記
２つの取出電極２４．ａ及び２４ｂを除いて各セルを覆
うようにコーティングされ、光半導体素子６を形成する
。

第１図（ａ）に示す光カプラ１内部に備えられる上述し
た構成を有する光半導体素子６は、ＬＥＤ３が発する光
をガラス基板２０側から入射し、発生した起電力を取出
電極２４ａ及び２４ｂより取り出す。

次に本実施例における光半導体素子６及びＬＥＤ３の固
定方法及び光カプラ素子としての構造について説明する
。

光半導体素子６を固定するリードフレーム５０は、導電
材料にてなる薄板であり、第７図（ｂ）に示すように、
光半導体素子６を構成するセルが形成された平面をほぼ
２分する面積をもつ方形状の平坦部５０ｃ及び５０ｄを
有する２つのリードフレーム５０ａ及び５０ｂからなる
。よって、リードフレーム５０ａの平坦部５０ｃは、第
４図に示す、取付電極２４．ａと、セル３ないしｈを覆
い、リードフレーム５０ｂの平坦部５０ｄは、取付電極
２４．　ｂと、セルｉないしｑを覆うようにして、光半
導体素子６は、取付電極２４ａ及び２４ｂがリードフレ
ーム５０ａ及び５０ｂと接触するように載置固定される
。

取付電極２４ａ及び２４．ｂとリードフレーム５０ａ及
び５０ｂとの接続は、第７図（Ｃ）に示すように、取付
電極２４ａとリードフレーム５０ａ間に導電性の樹脂５
１を介して行なわれる。このように樹脂５１にて電極間
を接続することは、固定と電気的接続が同時に行え、ワ
イヤボンディングするより行程の簡略化が図れる。又、
リードフレーム５０ａ及び５０ｂと光半導体素子６とは
、それぞれのリードフレームに２ケ所ずつ例えば第７図
（ｂ）に点線にて示す円形の範囲に、第７図（ｄ）に示
すような絶縁性樹脂５２を設けることで接着固定される
。

よって、光半導体素子６は、絶縁性樹脂５２の早さ分だ
けリードフレーム５０ａ及び５０ｂより離れて固定され
る。

そして、リードフレーム５０ａの平坦部５０ｃの四隅の
一つはｍ＆＜延在し、光半導体素子６を載置した方向へ
かぎ形に屈曲し、出力側アノード端子８を形成する。又
、リードフレーム５０ｂの平坦部５０ｄの一部が適宜延
在屈曲し、出力側アノード端子８に接近して出力側カソ
ード端子７を形成する。

従って、出力側カソード端子７と、光半導体素子６に備
わるカソード側の取出電極２４ｂとが接続され、出ツノ
側アノード端子８と、光半導体素子６に備わるアノード
側の取出電極２４ａとが接続される。

又、前記端子７及び８には、第７図（ａ）及び（ｂ）に
示すように両端子７及び８間に負荷抵抗器５３や定電圧
ダイオード５４が導電性の樹脂等によｌ）接続されても
よい。

一方、ＬＥＤ３は本実施例では４個設けられろ。

そして、第８図（いに示すように、適宜な平面形状を有
し導電性材料にてなる薄板で、各ケミ気的に絶縁された
リードフレーム５５ないし５８の同一方向の平面にＬＥ
Ｄ３は、１個ずつ導電性樹脂５１にて接続固定される。

そして、それぞれ隣接するり一ドフレームより延在する
金にてなる細いワイヤ５９の一端がそれぞれのＬＥＤ３
に接続される。尚、リードフレーム５５に設けられるＬ
ＥＤ３には、入力端カソード端子４を形成するリードフ
レーム６０より延在するワイヤ５９が接続される。又、
ＩＩ−ドフレーム５８は適宜な形状を有しながら延在し
入力側アノード端子５を形成している。従って、入力側
カソード端子４と入力側アノ′−ド端子５とは直列に接
続されていることとなる。

又、４つ、’）ＬＥＤ３は、これらＬ　Ｅ　Ｄ　’３が
正方形状の４−＋　＋７ノ項へに位置するように配置さ
れろものであり、Ｌ　Ｅ　Ｄ　３の発光側は、第１図（
Ｃ）に示すように光半導体素子６のガラス法板２０と対
向して配置される。各々のＬＥＤ３は第４図に示す光半
導体素子６のＣ，Ｄ、Ｅ、Ｆ点のガラス基板２０を透過
した延長線上に配置される。尚、前記ＣないしＦ点は、
４つの前記セルが互いに接近して形成される正方形の中
央点すなわち対角線の交点であり、例えばＣ点はセルａ
ないしｄにて形成される正方形の対角線の交点である。

又、ＬＥＤ３の配光特性は、第９図に示すように、ＬＥ
Ｄ３の光軸下にある場所が最ら照度が高く光軸より離れ
るに従い照度は低くなり、光軸より距離Ｌ′離れた場所
での照度は光軸上照度に対しほぼ０となるものである。

本実施例においては、Ｌ　Ｅ　Ｄ　３と光半導体素子６
との距離を約２＋＋＋＋１１とすることで、前記距離Ｌ
″と各セルの対角線距離１゜とをほぼ等しくシ、た。　
　このようにＬＥＤ３を配置することで１例えば０点上
方に配置されたＬＥＤ３は、Ｃ点周りの４つのセルａな
いしｄに対し無駄なく、又：１ぼ均等に照射する二とが
できも。同様にり、Ｅ、Ｆａのガラス桟板２０を透過し
た上方のＬ　Ｅ　Ｄ　３３し源により、全′１：のセル
ａないしｑがＩＩぼ均等に照ｑｔすれる。　尚、Ｌ　Ｅ
Ｄ　３は、光半導体２２としてアモルファスシリコン系
半導体を用いた場合、第１０図に示すアモルファスシリ
コン系半導体の分光、感度特性から可曳域のＩＬ、　Ｅ
　Ｄ光源を用いる必要かある。分光感度上縁色Ｌ　Ｅ　
Ｄが有利であるが、これは従来例の半導体リレーで使用
されている赤外ＬＥＤに対し発光強度がほぼ１／１００
以下と低い。そこで分光感度上多少不利ではあるが、赤
外ＬＥＤの１／１０程度以上の発光強度をもつ高輝度タ
イプ赤色ＬＥＤを用いている。

以上のような構成にてなるＬＥＤ３及び光半導体素子６
は、前述したような適宜な間隔を存し、第１図（ｃ）に
示すように、ＬＥＤ３及び光半導体素子６が固定される
リードフレームとともに透明な樹脂６１にて固定される
。ＬＥＤ３及び光半導体素子６を保持する透明樹脂６１
は、光カプラのケース２の内壁と接触しないようにケー
ス２内部の中央部に挿入され、前記端子４．５．７．８
のみをケース２の側面２ａより突出させた状聾で、ケー
ス２内部に白色の絶縁性樹脂６２が注入される。よって
、前記透明樹脂６１は、ケース２内部に封止される。

上記のような構成にてなる本発明の光カプラ素子におい
て、実際に従来例の半導体リレーや本発明の光カプラ素
子で、ＭＯ９型ＰＥＴを高速駆動する場合、第１Ｉ図の
ような回路図となる。

すなわち、光半導体素子６のアノード側である光カプラ
１の出力側アノード端子８は、ＭＯＳ型ＦＥＴ６５のゲ
ートに接続され、光半導体素子６のカソード側である光
カプラ１の出力側カソード端子７はＭＯＳ型ＦＥＴ６５
のソース及び出力端子６６に接続される。

又、前記端子７及び８には抵抗６８又は後述する定電圧
ダイオード７１が並列に接続され、ＭＯＳ型ＦＥＴ６５
のドレインは、出力端子６７に接続される。ここで、抵
抗６８又は定電圧ダイオード７１は前述のように光カプ
ラ素子ｌ内に含めることも可能である。

このように接続される回路において、図中ＭＯＳ型ＦＥ
Ｔ６５がゲートに例えば５Ｖの電圧が印加されることで
駆動するとした場合、例えば負荷抵抗６８の両端電圧Ｖ
ｏｐが６Ｖ程度となるよう負荷抵抗値を設定する。これ
は前述第３図のＶ−Ｉ特性から決定できる。この設定に
よりＬＥＤ３に流す電流をオン・オフすることでＭＯＳ
型ＦＥＴ６５をオン・オフすることができる。

ところが、光カプラを使用し実際にＬＥＤ３をオン・オ
フしたときのＭＯＳ型Ｆ’ＥＴ６５の動作は第１２図に
示す様なＴｏｎ６９及びＴｏｆｒ７０の遅れを生ずる。

ＭＯＳ型ＦＥＴ６５は実際にはゲートｉ圧５ｖ以下でオ
ン・オフしているが、十分なドライブをかけるために５
Ｖ程度のゲート電圧か必要となる。第１２図に於けろＴ
ｏｎ６９　、Ｔ’ｏｆｆ７０の遅れはＭＯＳ型ＦＥＴ６
５のゲート電圧波形のなまりによる乙ので、このなまり
は光半導体素子６の負荷抵抗６８の抵抗値ＲとＭＯＳ型
ＦＥＴ６５の人力容量の合成容１ｃｉｎとの充放電の時
定数ｎＸｃｉｎてほぼ決定されてしまう。小電力用ＭＯ
Ｓ型ＦＥＴではこのＣｉｎは数１００ｐＦ程度であるか
大電力用ＭＯＳ型Ｆ’ＥＴではＣｉｎり＜数１０００ｐ
Ｆにらなる。従って大電力用ＭＯＳ型ＦＥＴを例えばＩ
ｍｓ以下の高速で駆動するためには負荷抵抗６８の抵抗
値を１００ＫΩ以下程度に設定する必要があり、この抵
抗値でゲート電圧即ちＶｏｐを６Ｖ程度とするためには
ｌｏｐとして６０μＡ以上必要となる。従来の光カプラ
では、前述のごと＜ｒｏｐ＝ＩＯμＡ程度で、更に前述
の理由により６０μ八以上の電流を得ることが困難であ
ったが、本発明に係る光半導体素子６は、前述したよう
に、アモルファスシリコン系半導体を使用することで、
光半導体素子６に備わる各半導体セルａないしｑの面積
は、約４ｍｍＸ４ｎ＋ｎ＋の大きさとし、取出電極２４
ａ及び２４ｈの電極の大きさを約１ｍｍ×１１１ＩＩ１
１としている。

よって、Ｌ　Ｅ　Ｄ　３に規定の電流を流すことで、上
述した負荷抵抗値にて目標のゲート電圧を得ることがで
き、負荷容量の大きなパワーＭ　ＯＳ　！！′！ＦＥＴ
の高速駆動を可能とした。

次に、本実施例で示す光カプラ素子１を用いて、パワー
ＭＯ５型ＦＥＴをさらに高速に駆動する装置について説
明する。

第１＋図及び第１２図を用いて説明した様にＭＯ８型Ｆ
ＥＴの高速駆動のためには負荷抵抗６８の抵抗値をでき
る限り小さくし、かつ、この抵抗値でＭＯＳ型ＦＥＴの
規定のゲート電圧を得るために光半導体素子６の出力電
流ｒａｐをできる限り大きくする必要があった。しかし
ながら、光半導体素子６の出力電流が十分得られれば負
荷抵抗６８の抵抗値を大きくすることで、第１３図に示
す様に少なくともＴｏｎにて示される時間をＴ　ｏｎ’
にて示される時間に小さくすることが可能である。

ところが抵抗値を大きくすることによりゲート電圧が高
くなり、ＭＯＳ型ＦＥＴが深くドライブされるため逆に
ＴＯｆｒにて示される時間がＴｏｆＴ’にて示される時
間のように大きくなってしまう。

そこで、この問題を解決する回路として第１４図に示す
様に、負荷抵抗６８と並列に例えば５Ｖの定電圧ダイオ
ードＺｄ７１を接続することにより、第１５図に示す様
に、Ｔ　ｏｎ’は同じ時間で、ＴｏｆＴ’にて示される
時間を少なくともＴｏｆＴにて示される時間と同程まで
小さくすることができる。

よって、よりＭＯＳ型ＦＥＴの動作の高速化を図ること
かできる。

［発明の効果］以上詳述した様に本発明によれば、光半導体素子として
アモルファスシリコン系半導体セルを複数個用いること
により光半導体素子面積を大きくし、これに対応してＬ
ＥＤ光源の個数、配置及び光半導体素子ＬＥＤ光源間距
離を適正化することにより、従来より大きい光起電流を
発生でき、従って、大きい起電流を必要とする例えばパ
ワーＭＯＳ型ＦＥＴ等の半導体素子を直接高速駆動でき
る光カプラを提供することができる。

【図面の簡単な説明】

第１図（ａ）は、本発明の光カプラを示す正面図、第１
図（ｂ）は第１図（ａ）の側面図、第１図（ｃ）は第１
図（ａ）のＡ−Ａにおける断面図、第２図（ａ）及び第
２図（ｂ）は本発明の光カプラの構成を示すブロック図
、第３図は本発明に係る光半導体素子のＶｌ特性を示す
グラフ、第４図は本発明に係る光半導体素子の平面図、
第５図（ａ）は第４図内Ａ部における部分拡大図、第５
図（ｂ）は第５図（ａ）内Ｂ−Ｂにおけ、る断面図、第
６図は本発明に係る光半導体素子の構成を示すブロック
図、第７図（ａ）は本発明に係る光半導体素子の取付状
態を示す側面図、第７図（ｂ）は第７図（ａ）の正面図
、第７図（ｃ）は第７図（ｂ）内Ａ−Ａにおける断面図
、第７図（ｄ）は第７図（ｂ）内Ｂ−Ｂにおけろ断面図
、第８図（ａ）は本発明に係るＬＥＤの取付状態を示す
側面図、第８図（ｂ）は第８図（ａ）の正面図、第９図
は本発明に係るＬＥＤＯ配光特性を示すグラフ、第１０
図はＬＥＤの分光感度特性を示すグラフ、第１１図は本
発明の光カプラを利用した一実施例を示す回路図、第１
２図及び第１３図は光カプラを利用したＭＯＳ型ＦＥＴ
の動作状態を示すタイムチャート、第１４図は本発明の
光カプラを利用した一実施例を示す回路図、第１５図は
光カプラを利用したＭＯＳ型ＦＥＴの動作状聾を示すタ
イムチャート、第１６図は従来の光カプラを利用した回
路図である。２５・・・保護膜、６５・・・ＭＯ５型Ｆ’ＥＴ０特許出願人　鐘淵化学工業株式会社和泉電気株式会社

Claims

【特許請求の範囲】

（１）複数個のＬＥＤ光源と、絶縁性基板上に下部電極、アモルファスシリコン系半導
体、上部電極及び保護膜を順次積層した光半導体セルが
複数個並べて形成されかつ上記光半導体セルが直列接続
され、前記ＬＥＤ光源からの光照射により起電力を発生
する光半導体素子と、を備えたことを特徴とする光カプ
ラ素子。
（２）前記光半導体素子を構成する光半導体セルが６段
以上直列接続される請求項１記載の光カプラ素子。
（３）前記光半導体素子より発生する起電力を外部へ取
り出す取出電極が光半導体素子の中央部に配置される請
求項１記載の光カプラ素子。
（４）前記光半導体素子の取出電極をリードフレームと
導電性樹脂にて接合し、光半導体素子とリードフレーム
とを絶縁性樹脂にて固定して成る請求項１記載の光カプ
ラ素子。
（５）前記ＬＥＤ光源として可視赤色光のＬＥＤ光源を
使用した請求項１記載の光カプラ素子。
（６）前記光半導体素子の出力端に並列に定電圧ダイオ
ードを接続した請求項１記載の光カプラ素子。