WO1989004571A1 - Series controller - Google Patents

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WO1989004571A1
WO1989004571A1 PCT/JP1988/001145 JP8801145W WO8904571A1 WO 1989004571 A1 WO1989004571 A1 WO 1989004571A1 JP 8801145 W JP8801145 W JP 8801145W WO 8904571 A1 WO8904571 A1 WO 8904571A1
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WO
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error
code
circuit
signal
controller
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Application number
PCT/JP1988/001145
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English (en)
French (fr)
Inventor
Masao Hagiwara
Masakazu Moritoki
Tatsuo Mimura
Original Assignee
Kabushiki Kaisha Komatsu Seisakusho
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Publication date
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Priority to EP88909821A priority patent/EP0390920B1/en
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    • G—PHYSICS
    • G08—SIGNALLING
    • G08C—TRANSMISSION SYSTEMS FOR MEASURED VALUES, CONTROL OR SIMILAR SIGNALS
    • G08C25/00—Arrangements for preventing or correcting errors; Monitoring arrangements
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
    • H04L12/42—Loop networks
    • H04L12/423—Loop networks with centralised control, e.g. polling
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L67/00—Network arrangements or protocols for supporting network services or applications
    • H04L67/01—Protocols
    • H04L67/12—Protocols specially adapted for proprietary or special-purpose networking environments, e.g. medical networks, sensor networks, networks in vehicles or remote metering networks
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L69/00—Network arrangements, protocols or services independent of the application payload and not provided for in the other groups of this subclass
    • H04L69/40—Network arrangements, protocols or services independent of the application payload and not provided for in the other groups of this subclass for recovering from a failure of a protocol instance or entity, e.g. service redundancy protocols, protocol state redundancy or protocol service redirection
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04Q—SELECTING
    • H04Q9/00—Arrangements in telecontrol or telemetry systems for selectively calling a substation from a main station, in which substation desired apparatus is selected for applying a control signal thereto or for obtaining measured values therefrom
    • H04Q9/14—Calling by using pulses

Definitions

  • This invention is intended to control various sensor actuators, which are frequently used in various industrial machines, NC machines, automatic guided vehicles, and robots, etc.
  • a series controller suitable for centralized control by a main controller in a controller especially for the various sensor actuators described above. Directly manage them-Provide a node controller, and use these node controllers for the main controller.
  • FIG. 10 shows the overall configuration of the above-described serial control device.
  • reference numeral 10 denotes a machine controller for controlling the target machine in a comprehensive manner as the above-mentioned control controller, 21 to 2.
  • ⁇ is the above-mentioned sensor or cut-out heater arranged at each part in the peripheral machine
  • 30 is The main controller, 41 to 4n, which is provided to the machine controller 10 as a central control means of these sensors or actuators 2 to 2 ⁇ , Various data (sensor data or actuator control data) are provided in correspondence with each of the sensors or actuators 21 to 2 ⁇ and are transmitted to the main controller 30.
  • This controller is normally used for relay processing.
  • the main controller 30 and the node controllers 41 to 4 ⁇ Are connected in series in a ring as shown in FIG.
  • FIG. 1 shows a signal S that is transmitted between the main controller 30 and each of the node controllers 41 to 4 ⁇ in such a serial control device. It shows an example of a transmission protocol from 0 to Sn.
  • the signals S 0 to S ⁇ are sensor data indicating sensor output from each sensor or control data indicating control contents for controlling the driving mode of each actuator.
  • An example of data consisting of a column and a start code indicating the beginning of the data sequence with a predetermined snooping structure of a plurality of bits (8 bits if defeated) arranged immediately before this data sequence. And a predetermined logical structure (different from the logical structure of the start code) of a plurality of bits (8 bits if defeated) arranged immediately after the above data sequence. And a stop code that indicates the end of the peripheral data string, and an error occurs between the ports (between the node controllers).
  • Each of the above-mentioned node controllers is individually generated for the presence / absence search, and immediately after the above-mentioned stop code, a predetermined number of bits (for example, 16 bits) is used. And error code added as a different code signal, and the main controller 30 and each node controller.
  • the controllers 41 to 4 ⁇ detect the existence of data (data sequence) based on the detection of the start code and the stop code, and also detect the above error codes.
  • the presence or absence of an error is known based on the check of the check code (by CRC check method or vertical / horizontal parity: I-check method).
  • such a serial control device has a protocol as described above as a signal transmitted between the main controller and the node controller.
  • a protocol as described above as a signal transmitted between the main controller and the node controller.
  • the following shows, as an example, the signal (data) between the node controller 4 and the node controller 42 based on FIG. Q and FIG.
  • the explanation is based on the assumption that an error has occurred during transmission. Also, 11 Assume that ⁇ ⁇ , ⁇ 01 , ⁇ , ⁇ 12 , ⁇ ⁇ 22 , shown in the figure respectively represent time.
  • Each node controller transmits the signals S O to S n with a time delay of the signal length, so that each of the above times in the example of Fig. 1
  • the signal S1 output from the node controller 4 is all input, and then the signal S2 is used as the signal S2. Send it to the docom controller 43. Therefore, in this case, the node controller 42 does not recognize the error that has occurred between the node controller 41 and the node controller 42. Can be reliably checked, and for the next node controller 43, for example, "stop signal output"
  • the node controller 41 in the case of the node controller 42, before the signal S1 output from the node controller 41 has been completely input, the node controller 41 continues to operate.
  • the signal S 2 is output to the controller 43. Therefore, in this case, the data delay as described above is small, but on the other hand, between the node controller 41 and the node controller 42.
  • the node controller 42 can check the generated error, it can check the signal S 2 output from the node controller 42. This means that the input to the node controller 43 has been started or completed, and it is necessary to provide sufficient error notification to the node controller 43 and later. I can't do that.
  • the present invention has been made in view of such circumstances, and has been developed for the next-stage node controller and the main controller without reducing the data transmission efficiency.
  • the purpose of the present invention is to provide a serial control device capable of accurately issuing an error notification. Disclosure of the invention
  • the occurrence of an error is confirmed in each of the node controllers by the check of the error check, and the occurrence of an error in the input signal.
  • At least a means for adding an error code for this error notification to the output signal is provided based on the condition that the error code for notification is added and the extension condition of the error code.
  • FIG. 1 is a block diagram showing a specific configuration example of each node controller in one embodiment of a series controller according to the present invention, and FIG. 1 is a timing chart showing an example of the operation of the node controller shown in FIG. 1, and FIG.
  • FIG. 3 is a signal transmitted between the node controllers in the embodiment.
  • ⁇ is a schematic diagram of an example of a transmission protocol of a signal
  • FIG. 4 is a diagram showing a specific configuration example of each node controller in another embodiment of the series controller according to the present invention.
  • the lock diagram, Fig. 5 is a timing chart showing an operation example of the node controller shown in Fig. 4, and Fig. 6 is a timing chart shown in Figs. 4 and 5.
  • FIG. 7 is a schematic diagram showing an example of a transmission protocol of a signal transmitted through each node controller in the embodiment described above, and FIG. 7 is a diagram illustrating a series control device according to the present invention.
  • FIG. 8 and 9 are respectively diagrams of the node controller shown in FIG. Timing chart showing an operation example
  • FIG. 10 shows an outline of the configuration of a series control device to which the present invention is applied.
  • FIG. 1 is a schematic diagram showing a transmission protocol usually employed in the serial control device shown in FIG. BEST MODE FOR CARRYING OUT THE INVENTION
  • Fig. 1 is based on the configuration shown in Fig. 10 above as the series controller, and shows a specific configuration example of each of the node controllers 41 to 4 ⁇ . It is shown. Of course, all of these node controllers 41 to 4 ⁇ have a peripheral configuration. -a-
  • each of the node controllers 41 to 4n is connected to a central main controller 30 or a preceding node controller.
  • An input circuit 4Q1 for inputting a signal sequence transmitted from a roller and demodulating the signal sequence as required, and for starting the data sequence from the input demodulated signal sequence with a predetermined logical structure.
  • a start code detection circuit 402 for detecting the start code shown in the figure and the error check code (error error code as described above) of the same input demodulated signal train. As a code for retrieving the presence / absence, it is generated based on a preceding stage (previous port) based on an error check code generating circuit 407 of the preceding node controller which will be described later.
  • An error code detection circuit 404 that monitors whether or not an error code is generated through the addition of an error code and detects that the error has occurred is added to the base where the error code is added.
  • An OR circuit OR which takes the logical sum of the error detection output by the circuit 403 and the error code detection output by the error code detection circuit 404, and the above-mentioned input demodulated signal sequence (exactly 'is the data sequence of these)
  • a data conversion circuit 405 for generating and outputting a drive signal for driving the input signal, and an input demodulation from which sensor data has been added or actuator control data has been deleted through the data conversion circuit 405
  • a stop code detection circuit 406 for detecting the above-mentioned stop code indicating the end of the data sequence from the signal sequence with a predetermined snooping structure
  • An error check code generator circuit 407 for generating and outputting a new error check code based on the column (data conversion circuit output) and the input demodulation signal sequence and outputting the data conversion circuit output ) This error
  • the first switch circuit SW1 for controlling the opening and closing of the input of the encoder code generation circuit 407, and the above-mentioned error code is generated as necessary (the second switch circuit described later).
  • an error code addition circuit 408 for adding this to the above-mentioned input demodulated signal sequence (data conversion circuit output), and the same input demodulated signal sequence (data conversion circuit output) and The signal generated and output from the error check code generation circuit 407 (error check code) and the signal output from the error code addition circuit 408 (error code)
  • a second switch circuit SW2 for selectively outputting any one of the signals over time and a signal train selectively output from the second switch circuit SW2 are modulated as required.
  • an output circuit 409 for sending this to the next-stage node controller or the main-controller port 30.
  • the input circuit 401 is used when the transmission and reception of signals at each node connection is performed by telecommunication via a metal cable (such as a twisted pair cable or a coaxial cable). It has a configuration including an impedance matching circuit, an input amplifier, and a demodulation circuit. If the signal transmission / reception is performed by optical communication via an optical fiber, light-lightning It has a configuration including a gas converter demodulation circuit (such as a Manchester demodulation circuit or a GMI demodulation circuit).
  • a gas converter demodulation circuit such as a Manchester demodulation circuit or a GMI demodulation circuit.
  • the output circuit 409 also has a modulation circuit and a driver circuit when the signal transmission and reception between each node controller is performed by the lightning communication, and has an fc configuration.
  • a configuration having a modulation circuit and an electro-optical converter is provided.
  • the error check circuit 403 is a well-known circuit that performs the above error check by the GRC check method, the vertical water / parity check method, or the like as described above. It is.
  • the data conversion circuit 405 exchanges data with the sensors or actuators 21 to 2n, and adjusts the input signal sequence according to the data exchange.
  • the detailed circuit for performing are not shown.
  • FIG. 2 is a timing chart showing an operation example of the node controller 42 of the above node controllers 41 to 4 ⁇ .
  • the signal processing operation performed by each of the node controllers will be described in detail below with reference to FIG.
  • a method is employed in which each node controller transmits a signal without delay. are doing. Also, as described above, for example, an error occurred during signal transmission between the node controller 41 and the node controller 42. This is assumed. ..
  • the start code detection circuit 402 outputs the signal shown in FIG.
  • the start code of this input signal sequence is detected, and the first switch circuit SW1 is switched to the initial state (it is initially off). Control (see Fig. 2 (g)).
  • the error code: c-code generation circuit 407 determines the next stage based on the input signal sequence (mainly data sequence).
  • Error code to be transmitted to the node controller (node controller 43): Starts the generation of ⁇ -code. .
  • this point smell In this case, as shown in FIG. 2 (h), the second switch circuit SW2 is in the initial state of the terminal 1 input selection state. The data string is directly applied to the output circuit 409 via the second switch circuit SW2, and is output as a signal S2 through the output circuit 409 as a node control of the next stage. The data is transferred to the roller (node controller 43) and output (see FIGS. 2 (h) and (i)).
  • the data conversion circuit 405 executes the above-described data conversion operation with each corresponding sensor or actuator (22).
  • the stop code detection circuit 406 detects the stop code in this way, the first switch circuit SW1 is turned off in the initial state, and the second switch circuit SW1 is turned off. 2 is switched to the terminal 2 input selection state (see Fig. 2 (c), (g) and (h)).
  • the second switch circuit SW2 In response to such switching of the second switch circuit SW2, the second switch circuit SW2 outputs the detected error code and the error switch code following the detected stop code.
  • the error code I 2 newly generated by the clock generation circuit 407 is selected and output, and is transmitted through the output circuit 409 (see FIG. 2 (i)).
  • the preceding node controller (node controller) is used.
  • 4 Perform the check on the error check code (error check code 1) transferred from 1).
  • error check code 1 transferred from 1).
  • the error detection signal which becomes a logic " ⁇ " level for a short time during this confirmation and around the time is the same error check. It is output from the circuit 403 (see Fig. 2 (d)). Therefore, during this time (while the error detection signal is being output), the output of the OR circuit 0R becomes the logic "1" level.
  • the output of the OR circuit 0 R is output from the error check code generation circuit 407 from the error check code generation circuit 407 upon completion of the output of the error check code generated by itself. Along with the I-code output completion signal (see FIGS. 2 (i) and 2 (e)), it is applied to the above-mentioned second switch circuit SW2.
  • the second switch circuit SW 2 is connected to the OR circuit OR on the condition that the output completion signal of the generated code is added from the error code generating circuit 407.
  • the initial state is the pin 1 input selection state.
  • This is a switch circuit that is controlled to switch to the selected state. Therefore, when the above error check code output 7C J is generated at this time, when the circuit is turned around, the error check code output 7C J is generated.
  • 2 Switch circuit SW 2 is in terminal 3 input selected state, and the signals transferred and output through output circuit 409 are generated and output by the above error check X code generation circuit 407. Following the error check code (error check code 2), the error code output from the error code addition circuit .408 will be added (Fig. 2 (h ) And (i))).
  • the error code addition circuit 408 issues an error code addition completion signal to the second switch and the switch circuit SW2 (see FIG. 2 See (i) and (f) in Figure 2), and set the second switch circuit SW2 to the terminal 1 input selection state in the initial state (see Figure 2 (h)).
  • the signal transferred from this node controller 42 to the next-stage node controller 43 is output.
  • An error code for notifying that an error has occurred is appropriately added to S2.
  • controller 43 or later each of the added error codes is detected through the error code detection circuit 404, and based on this detection, the error code is detected.
  • the output of the OR circuit OR when the load output complete signal is issued is set to the above-mentioned logic "1" level. That is, by this, the signal to which the above error code is added is transferred and output from all the node controllers after the node controller 43.
  • FIG. 3 shows the above assumptions of the signals SO, S1, S2. S3, -Sn (see FIG.
  • FIG. 3 (a) from the central controller 30 shown in FIG.
  • the node controllers 41, 42, 43, and “* 4n” respectively output the signals shown in FIG. ), (c), (d) and (e), and the respective signals S 1 .S 2 .S 3, -S n are transmitted.
  • the error notification method according to this embodiment is effective for a platform where such a relationship is maintained at least.
  • the main control port 30 (machine control ⁇ 0) is connected to the ⁇ -th port.
  • Step ⁇ It is known that an error has occurred in the series controller based on the error code added to the signal S ⁇ output from 4 ⁇ of the node controller. You can, however, know where this error occurred.
  • FIGS. 4 to 6 show that the main controller 30 can effectively inform the main controller 30 of the location of the error in view of the above-described points of the embodiment. Another embodiment of the serial control device according to the present invention will now be described.
  • FIG. 4 is based on the configuration shown in FIG. 10 as a series controller, as shown in FIG. Roller 4 ⁇
  • FIG. 5 shows an example of the operation of the node controller shown in FIG. 4, and FIG. 6 shows a specific configuration example of this embodiment.
  • Examples of protocols are shown below.
  • the assumptions regarding the signal transmission method and the occurrence of errors related to the illustrations in FIGS. 5 and 6 are given as examples of each node code, respectively.
  • FIG. 4 the same reference numerals are given to the respective circuits shown in FIG. 4 and the peripheral circuits, and the duplicate description will be omitted.
  • each of the node controllers 41 to 4 ⁇ is a four-input selection type switch circuit as a second switch circuit.
  • it further comprises an error port end detection circuit 41 ⁇ and an error port addition circuit 412.
  • the error port addition circuit 4 12 is connected to the main controller 30 (machine controller 10) which has confirmed the occurrence of the error by the port (in this example, the main controller 30).
  • the logic is passed through the input terminal 4 of the second switch circuit SW 2 ′ following the error code.
  • This is a circuit for adding a signal of "1" level, for example, for one bit.
  • an error port addition completion signal is sent to the second switch circuit SW2 '. It works.
  • the error port end detection circuit 411 includes an error code in the signal sequence input to its own port (more precisely, in the input signal demodulation signal sequence by the input circuit 40).
  • the error code detection circuit 404 is activated based on the error code detection output, and the error port information is added to the error code continuously, and a break in the information, that is, the error port information.
  • a circuit for detecting the end of the error port information and operates to output a detection signal indicating the detection to the second switch circuit SW 2 ′ in accordance with the detection of the error port information end.
  • the second switch circuit SW 2 ′ is in the terminal ⁇ input selection state in the initial state (in this state, the input demodulated signal train is kept in the output circuit 40). 9), the stop code detection output
  • the terminal 3 input When it is at the "" level (error occurrence was confirmed Or if an error has occurred before then, the terminal 3 input is selected. (In this state, the error code output from the error code addition circuit 408 is output. 409), and the error code detection circuit 404 detection output (OR circuit) when the error code addition complete signal (see FIG. 5 (g)) is added. If this is a logic "0" level based on the OR output, the terminal 4 input is selected (in this state, the error port information "1" output from the error port addition circuit 4 12 is output to the output circuit). Similarly, when the OR circuit OR output is at the "1" level, it is temporarily set to the initial state of the pin 1 input selection state (in this case, up to the previous stage).
  • the main controller 30 (machine controller 10) is configured to output an error code and an error code added to the signal Sn (see FIG. 6 (e)).
  • Error ( ⁇ — 1) Pilot error Port information causes an error in the serial controller.
  • the location (port) where the error occurred can be recognized during the week. That is, in the machine controller 10, in a series controller having n ports (node controllers 41 to 4 n) in addition to the main controller 30. If the first occurrence of an error is confirmed by the k-th port (the second port in the above example), the (n ⁇ k + 1) bit is added immediately after the error code. From the error port information of the packet, it is possible to know the address k of the port where the occurrence of the error has been confirmed.
  • signals S0 to S ⁇ can be obtained without giving a time delay between the node controllers as in the above-described case. Even when transmitting data, it is possible to effectively send an error notification to all node controllers including the main controller 30.
  • the controller 30 machine controller 10
  • the location of this error can also be known at the time of lap.
  • FIGS. 7 to 9 show another embodiment of the series control device according to the present invention, and the above-described error occurrence location notifying function of the embodiment shown in FIGS. 4 to 6. Examples of further improvements are shown in FIG. In this embodiment, by reducing the number of bits of the error port information, the error occurrence location notification function is realized with higher efficiency.
  • FIG. 7 is similar to FIG. 1 or FIG. 4 described above, assuming that the series controller shown in FIG. FIG. 8 and FIG. 9 show specific examples of the configuration of the controller 4 ⁇ to 4 n, respectively, of the node controllers 4 1 to 4 ⁇ shown in FIG. 7. An operation example is shown. Also, in this embodiment, the assumptions regarding the signal transmission method and the occurrence of errors related to the illustrations in FIGS.
  • each of the node controllers 41 to 4 ⁇ further adds to the respective circuits shown in FIG. If an error code is detected from the signal, an error port code for indicating the location of the error at the end of the signal transmitted to the output circuit 409 with the configuration shown in FIG.
  • An error port code forming circuit 413 which forms and adds a code, and an additional position (additional timing) of the error port code in the peripheral transmission signal, that is, the peripheral transmission signal (second switch) Hitch
  • an error port code position detection circuit 414 that detects the error code end position of the output signal of the circuit SW2).
  • the error port code position detection circuit 414 detects the additional position (error code end position) of the error port code described above.
  • the above-described stop code is used.
  • the stop code of the transmission signal output signal of the second switch circuit SW2
  • the predetermined bit time period
  • the error port code addition position is determined based on the progress of). That is, in the serial control device, the number of pits of the above error code is, for example, 8 pits, and the number of pits of the above error code is!
  • the error port code position detection circuit 414 outputs a shot-like pulse signal in synchronization with the detection (decision) of the error port code addition position. The manner of such detection output is the same in the other detection circuits 402, 404, and 406.
  • Fig. 8 shows an operation example of the node controller 42 of the node controllers 41 to 4n.
  • the operation of the embodiment shown in FIGS. 1 to 3 partially overlaps depending on the state of the transmitted signal train. With reference to FIG. 8, the signal processing operation performed by each of these node controllers will be described in detail below.
  • the start code detection circuit 402 has the circuit shown in FIG. 8 (b). At the timing shown, the start code of this input signal train is detected, and the first switch circuit SW1 is controlled to be turned on (it is initially off) (Fig. 8). (See g)). As a result, the error check code generation circuit 407 generates the next-stage node controller (node controller) based on the input signal sequence (mainly data sequence). 4 3) Start the operation of generating error check code to be transmitted to 3).
  • the second switch circuit SW2 is maintained in the terminal 1 input selection state, which is in the initial halt state, as shown in FIG. 8 (h).
  • the data code and the data string are directly applied to the output circuit 409 via the second switch circuit SW2, and are passed through the output circuit 409 as a signal S2 to the next stage. (H) and (i) are transferred to the node controller (node controller 43). See).
  • the data conversion circuit 405 executes the above-described data conversion operation with each corresponding sensor or actuator (22).
  • the stop code detection circuit 406 detects the stop code in this way, it turns off the first switch circuit SW1 in the initial state, and turns off the second switch circuit SW1.
  • the circuit SW2 is controlled to switch to the terminal 2 input selection state (see Fig. 8 (c), (g) and (h)).
  • the peripheral second switch circuit SW2 In response to the switching of the second switch circuit SW2, the peripheral second switch circuit SW2 outputs the error check code following the detected stop code.
  • the error check code 2 newly generated by the code generation circuit 407 is selected and transferred through the output circuit 409 (see FIG. 8 (i)).
  • the error check transferred from the preceding node controller (node controller 41) is performed.
  • Perform checks for code (error check code 1).
  • error check code a code that indicates whether the error is a data error occurs.
  • no signal is output from the error check circuit 403, but as assumed here, this error check code is output.
  • the logic “1” level is detected for a short time.
  • An error detection signal which is a deviation, is output from the peripheral error check circuit 403 (refer to Fig.
  • the OR circuit OR1 The output of the logic circuit OR1 is also the output of the error check code generated by the error check code generation circuit 407 from the error check code generation circuit 407. Along with the error check I / O code output completion signal (see FIGS. 8 (i) and 8 (e)) generated upon completion, this signal is applied to the second switch circuit SW2.
  • the second switch circuit SW2 is connected to the above-described OR circuit under the condition that the output completion signal of the generation code ⁇ is added from the above-described error check code generation circuit 407.
  • the output completion signal of the generation code ⁇ is added from the above-described error check code generation circuit 407.
  • this is a snooping "0" level, the initial state of the pin 1 input selection state, and if the processing "1" level as in the example here, For example, it is a switch circuit that is controlled to switch to terminal 3 input selection state.
  • the second switch circuit SW2 when the above error check code output completion signal is issued, the second switch circuit SW2 is in the terminal 3 input selection state during the rotation, and the output circuit 4 Following the error check code (error check code 2>) generated and output by the error check code generation circuit 407, the signal transferred and output through Q9
  • the error code output from the code addition circuit 408 is added (see Fig. 8 (h) and (()). Thereafter, when the addition of the error code is completed, the error code addition circuit 408 issues an error code addition completion signal to the second switch circuit SW2 (the eighth code). Set the second switch circuit SW2 in the initial state to the terminal 1 input selection state (see Fig. 8 (h ')).
  • the node controller 42 of the next stage is transferred from the node controller 42 to the transfer output.
  • An error code for notifying that an error has occurred is appropriately added to the signal S2.
  • this error code is not detected from the input demodulated signal by the own controller's own input circuit 401, so that the error port code is formed.
  • the NAND condition of the NAND circuit ND is not satisfied (in this case, the flip-flop FF1 is set even if the flip-flop FF2 is set).
  • the signal output from the second switch circuit SW 2 is transmitted through the AND circuit (AND) AD 1 and the OR circuit (OR gate) OR 2. It is still added to the output circuit 409.
  • the input demodulated signal (the second signal) of the input signal S2 through the input circuit 401 is obtained.
  • 9 See Figure (a)) Detection of start code, transmission and reception of corresponding data, detection of stop code, inspection of error code 2 (error code), and new error code
  • the added error code is detected through the error code detection circuit 404 (see FIG. 9 (b)).
  • the output of the OR circuit OR ⁇ when the error check X code output completion signal (see FIG. 8 (c)) at its own stage is issued is output to the snooping “1” level as described above. In other words, this allows the node controller 43 to output the above error code through the above-described switching operation of the second switch circuit SW2.
  • the added signal will be output.
  • the flip-flop FF1 in the error port code forming circuit 41 is set by the detection of the error code. (See Fig. 9 (b)), and the error port code position detection circuit 414 detects the error port code position.
  • the flip-flop FF2 in the circuit 4 13 is set.
  • the signal inverted by INV is added to the output circuit 409 via the AND circuit OR 2 and the OR circuit OR 2.
  • the signal is added to the output circuit 409, and transferred to the next-stage node controller (node controller 44) via the output circuit 409.
  • the signal level immediately after the added error code becomes the processing “" ”level (see FIG. 9 (f)).
  • each output (logic “1”) of the flip-flops FF 1 and FF 2 set previously is set.
  • the AND condition of the AND circuit AD3 is satisfied, whereby the third flip-flop, flip-flop FF3 is set. (See Fig. 9 (d)).
  • the set output of the flip-flop FF3 is delayed by one pitch time by the pitch delay circuit DL, so that the flip-flops FF1 and FF2 and In addition to the reset terminal R of each flip-flop FF3, these flip-flops FF1 and FF2 and FF3 are reset (No. 9).
  • the node controller 43 has the mode shown in FIG. 9 (a).
  • an error code is added to the newly generated error check code 3 on the basis of the signal S2 in the same manner as described above.
  • the error port code “1” is added in the manner shown in FIG. 9 (f), and the error code and the signal with the error port code “ ⁇ ” are added to the node.
  • the signal is transferred to the next-stage node controller 44 as the output signal S 3 of the controller 43.
  • E-code generation circuit 4 0 7 The error code up to the error code generated by is output as a set of transmission serial signals to the output circuit 409.
  • an error code is added to the end of the above signal sequence, and a set of transmission systems up to this error code is added. This is output to the output circuit 409 as a real signal.
  • the logic level of the signal to be inverted and transmitted is When the delirium level reaches "1", the playback circuit AD1 is opened, and the output signal of the second switch circuit SW2 is left unchanged for the subsequent portion. The state is transmitted to the output circuit 409. Perform the following operations. Therefore, in this case, the error codes are also applied to the signals S4 to Sn output from the node controllers 44 and subsequent to the node controllers in the weekly example. And error port codes are sequentially added in the manner shown in FIGS. 9 (Q) to 9 (m), respectively.
  • the error port code “1” of the signal S3 shown in FIG. 9 (f) can be expressed by a decimal number.
  • the second point that is, the node controller 42
  • the node controller 42 is the "port where the occurrence of the error has been confirmed".
  • this result is based on the assumptions defined above (errors occur during signal transmission between the node controller 41 and the node controller 42; The occurrence of an error was confirmed with the docom controller 42).
  • the code length of the error port code is equal to the number of the node controllers, that is, the number n of the ports.
  • the error code addition completion signal (see Fig. 8 (f)) output from the error code addition circuit 408 and the error code detection output (output from the error code detection circuit 404) (See Fig. 9 (b)) and apply the sum signal to the set terminal S of the flip-flop FF.
  • the port (node controller) that has confirmed the occurrence of the error starts forming and adding the error port code by itself.
  • the output signal S2 of the node controller 42 becomes the error port code “1” as shown in FIG. 9 (f).
  • the output signal S3 of the node controller 43 becomes a signal having the error port code "01" as shown in FIG. 9 (g).
  • the main controller 30 calculates the port in front of the error port code output from the ⁇ -th port by the decimal value of the decimal number, by performing an inverse calculation. It is recognized that the port has been confirmed to have an error.
  • the configuration of the error port code forming circuit 43 shown in the above embodiment is only an example, and is basically similar to that shown in FIGS. As long as a signal protocol similar to this is realized in the above-described embodiment, the circuit 43 may be configured in any other embodiment.
  • the configurations of the node controllers 41 to 4n (FIGS. 1, 4, and 7) shown in each of the above embodiments are merely examples, and each of them corresponds to the configuration.
  • the node controllers 4 ⁇ to 4n may be configured in any other form as long as the signal transmission protocol is realized.
  • the stop code detection circuit 406 is provided at the subsequent stage of the data conversion circuit 405, and the sensor data is added or the actuator control data is deleted. Although the stop code is detected from the signal sequence thus obtained, even when the data conversion circuit 405 adds or deletes the data, the data sequence is detected. In the case where the data string length does not change (that is, when the data string length does not change due to the use of dummy data, etc.), the stop code detection circuit 406 is used as a starter. As in the case of the packet code detection circuit 402 and the error check circuit 403, it is also possible to adopt a configuration provided after the input circuit 401.
  • the sensors or actuators 21 to 2 ⁇ to be managed in each of the node controllers 41 to 4n need not be any one of the sensors or actuators. Further, a plurality of these or a mixture of these sensors and actuators may be used.
  • the configuration of the data conversion circuit 405 is determined in accordance with the configuration of the terminal to be managed.
  • the main controller 30 and the node controllers 41 to 4 ⁇ are circularly arranged in the manner shown in FIG.
  • This document describes the node controller configuration and the signal signal transmission protocol when the present invention is applied to a series controller connected in series to each other.
  • Each of these node controllers has a sensor. If only the control target is the subject, the present invention is also applied to a serial control device connected in series in a so-called digital chain mode with the main controller 30 as the last stage. The same can be applied.
  • only the node controller (node controller 41) arranged at the top is, for example, shown in FIG. 11 (b) or FIG.
  • each node controller itself does not require any address, etc., all can be shared and the S production effect can be expected.

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Description

明 細 軎 直列制御装置 技 術 分 野
こ の発明 は 、 各種産業機械や N C镞械、 無人搬送車、 ロ ポ ッ 卜 等に おいて数多 く 用 い ら れる各種セ ンサゃ ァ ク チ ユ エー タ を 、 制御用 コ ン 卜 ロ ーラ に あ る メ イ ン コ ン 卜 ロ ーラ に て集中管理す る に好適な直列制御装置に 関 し 、 特に上記各種セ ンサゃ ァ ク チ ユ エー タ の客 々 に 対応 し て こ れ ら を直'接管理する-ノ ー ド コ ン ト ロ ーラ を 設ける と と も に 、 メ イ ン コ ン ト ロ ーラ に対 し て こ れ ら ノ ー ドコ ン 卜 ロ ーラ を直列接続 し て構成 し た直列制御 装置につ いて 、 こ れ ら ノ ー ド コ ン ト ロ ーラ 間 に おける エラ ー発生の有無を共働監視する に好適な ノ一 ド コ ン 卜 ロ ーラ構成並びに信号伝送プ ロ 卜 コ ルの具現 に 関す る 。 背 景 技 - 術
第 1 0 図 に 、 上述 し た直列制御装置の全体の構成を 示す 。
すなわち こ の第 1 0 図 に おいて 、 1 0 は 、 上記制御 用 コ ン ト ロ ーラ と し て対象機械を銃括的に制御するマ シ ン コ ン ト ロ ーラ 、 2 1 〜 2 π は 、 周機械内の各部に 配さ れた上記のセ ンサま た は ク チ ユ エ ー タ 、 3 0 は 、 これらセンサま たはァ クチユ エータ 2 〜 2 πの集中 管理手段と してマシンコ ン ト ロ ーラ 1 0に配されるメ イ ンコ ン ト ロ ーラ、 4 1 〜 4 nは、 上記複数のセンサ ま たはァ クチユ エータ 2 1 〜 2 πの各々 に対応 して配 されて各種データ （ センサデータ ま たはァ クチユ エ一 タ制御データ ） を上記メ イ ンコ ン ト ロ ーラ 3 0 との藺 で中継処理するノ ー ドコ ン ト ロ ーラであ り 、 通常この 直列制御装置では、 上記メ イ ンコ ン ト ロ ーラ 3 0 とノ ー ドコ ン ト ロ ーラ 4 1 〜 4 π とが.、 同第 1 0図に示さ れる態様で環状に直列接続される。
ま た、 第 Ί 1 図は、 こう した直列制御装置において 、 メ イ ンコ ン ト ロ ーラ 3 0および各ノ ー ドコ ン ト ロ ーラ 4 1 〜 4 π間を伝送される とする信号 S 0〜 S nの伝 送プ ロ 卜 コルの一例を示すものである。
すなわち この例において、 上記信号 S 0〜 S πは、 各センサからのセンサ出力を示すセンサデータ ま たは 各ァ ク チユ エータ の駆動態様を制御するための制卸内 容を示す制御データ等の列からなるデータ 例 と、 この データ 列の直前に配されて複数ビ ッ ト （倒えば 8 ピッ 卜 ） の所定の詮理構造をも っ て該データ 列の先頭を指 示するスタ ー 卜 コ ー ド と、 上記データ 列の直後に配さ れて同様に複数ピ ッ 卜 （倒えば 8 ピ ッ 卜 ） の所定の論 理構造 （ スタ ー 卜 コ ー ドの論理構造とは異なる ） をも つ て周データ 列の未尾を指示するス 卜 ッ プコ一 ド と、 各ポー 卜 間 （ 各ノー ドコ ン ト ロ ーラ間 ） でのエラー発 生の有無検索用 と して上記ノ ー ドコ ン ト ロ ーラの各々 において各別に生成されて上記ス 卜 ッ プコ一 ドの直後 に所定 ビ ッ 卜数 （ 例えば 1 6 ピ ッ 卜 〉 か らなるコ ー ド 信号 と して付加されるエラーチ I ッ ク コ ー ド と 、 をそ れぞれ具え て構成さ れて お り 、 メ イ ン コ ン ト ロ ーラ 3 0 および各ノ ー ドコ ン ト ロ ーラ 4 1 〜 4 π において は、 上記スタ ー ト コ ー ドおょぴス ト ッ プコ ー ドの検出 に基づいてデータ （ データ 列 ） の存在を知 り 、 ま た上 記エラーチ ェ ッ ク コ ー ドの検査 （ C R Cチ ヱ ッ ク方式 や垂直水平パ リ テ ィ チ ： I ッ ク方式等に よる ） に基づい てエラー発生の有無を知る。
と ころで、 こう した直列制御装置において は、 その メ イ ンコ ン ト ロ ーラ並びに ノ ー ドコ ン ト ロ ーラ間に伝 送する信号 と して上記のよ う なプ ロ 卜 コルを有する信 号を採用するこ とで、 データ の授受並びにエラーチ ェ ッ ク について は確かに これを有効に達成するこ と はで きるものの、 エラーの発生を確認 して 、 いさ これを次 段のノ ー ドコ ン ト ロ ーラ若 し く は中央のメ イ ンコ ン ト ロ ーラ 3 0 に適知 し ょ う とする際に は、 これ ら信号の 採用され得る各種伝送形態に応 じて 、 それぞれ以下に 示すよ う な問題を抱えるこ と とな っ ていた。
以下は、 第 Ί Q 図および第 Ί 1 図をも とに 、 一例 と して 、 ノ ー ドコ ン ト ロ ーラ 4 とノ ー ドコ ン ト ロ ーラ 4 2 との間における信号 （ データ ） 伝送に際 してエラ 一が発生 したこ とを想定 しての説明である。 ま た 、 第 1 1 図に示す Τ ^, Τ 01, τ , Τ 12, Τ 22, はそれ ぞれ時刻を表わ している とする。
( ) 各ノ ー ドコ ン 卜 ロ ーラで信号長分の時間遅れ を持たせて信号 S O〜 S nを伝送する場台、 すな わち第 Ί 1 図の例において、 上記各時刻が
T 00 < ' 01= 丁 " 12= Τ 2 < Τ 22
の関係に設定される場合。
この場合、 例えばノ ー ドコ ン ト ロ ーラ 4 2では、 ノ ー ドコ ン ト ロ ーラ 4 か ら出力される信号 S 1 を全て入力 してから 、 信号 S 2 と して これをノ ー ドコ ン ト ロ ーラ 4 3へ送り 出す。 したが つ てこの 場合、 ノ ー ドコ ン ト ロ ーラ 4 2では、 ノ ー ドコ ン 卜 ロ ーラ 4 1 とこのノ ー ドコ ン 卜 ロ ーラ 4 2 との 間に発生 したエラーについて これを確実にチ ェ クするこ とができ、 次のノ ー ドコ ン ト ロ ーラ 4 3 に対 して 、 例えば 「信号の出力を停止する」 とか
「エラーを通知する旨の信号を送る」 等の処置を 施すこ とも可能 となる。 しか し この場合に は、 全 てのノ ー ドコ ン ト ロ ーラの間で時間 （ Τ ο·]— T oo) に相当するデータ遅延が生じるこ と とな り 、 デー タ伝送能率が著し く 低下する。
( 2 ) 各ノ ー ドコ ン 卜 ΰーラで時間遅れを待たせる こ とな く 信号 S O〜S nを伝送する場合、 すなわ ち第 Ί Ί 図の例において、 上記各時刻が
T 00 = 11 = ' 21ま たは丁 11く 01 '— < Τ 1? の関係に設定される場合。
この場合、 例えばノ ー ドコ ン ト ロ ーラ 4 2 では、 ノ ー ドコ ン ト ロ ーラ 4 1 か ら出力される信号 S 1 を全部入力 し終える前に 、 続けて ノ ー ドコ ン ト 口 ーラ 4 3 に対 して信号 S 2 の出力を行なう 。 した が っ て この場合、 上述 した よ う なデータ 遅延は少 な く て済むが、 反面、 ノ ー ドコ ン ト ロ ーラ 4 1 と このノ ー ドコ ン ト ロ ーラ 4 2 との間で発生 したェ ラーについて ノ ー ドコ ン 卜 ロ ーラ 4 2 が これをチ エ ッ ク確認できた ときに は、 このノ ー ドコ ン ト 口 ーラ 4 2 か ら出力された信号 S 2 のノ ー ドコ ン 卜 ロ ーラ 4 3 への入力が開始若 し く は完了されてい るこ と とな り 、 結局ノ ー ドコ ン ト ロ ーラ 4 3 以降 に対 しエラー通知を十分に行なう こ とができない。 すなわち 、 データ 伝送能率は高 く 維持できるあの の、 ノ ー ドコ ン ト ロ ーラ 4 3 以降に対応 して配さ れているァ クチ ユ エータ の誤動作、 あるいはノ ー ドコ ン ト ロ ーラ 4 1 以前に対応 して配されている センサのセンサデータ 誤通報を引き起こす可能性 も高い。
この発明は、 こ う した実情に鑑みてなされたもので あ り 、 データ 伝送能率を低下するこ とな く 、 次段ノ ー ドコ ン 卜 ロ ーラおよびメ イ ンコ ン ト ロ ーラ に対するェ ラー通知を的確に行なう こ とのできる直列制御装置を 提供するこ とを目 的とする。 発 明 の 開 示
この発明では、 前記ノ ー ドコ ン ト ロ ーラの各々 に、 前記エラーチ ェ ッ クの検査によ っ てエラ一の発生が確 認されたこ と、 および前記入力された信号にエラーの 発生を通知するためのエラーコ ー ドが付加されている こ と、 の諡理和条件に基づいて 、 その出力する信号に このエラー通知のためのエラーコ ー ドを付加する手段 を少な く とも設けるよう にする。
これによ り 、 前述の如 く ノ ー ドコ ン ト ロ ーラで時間 遅れを待たせるこ とな く 信号を伝送する場合であ っ て も、 あるノ ー ドコ ン ト ロ ーラ にて上記ェラーチ ェ ッ ク コ ー ドの検査に基づく エラー発生の確認がなされた後. は、 それ以降の全てのノー ドコ ン ト ロ ーラから出力さ れる信号に上記のエラーコ ー ドが付加されるこ と とな る。 したが っ て 、 データ 伝送能率が低下するこ とな く その後段以降の全てのノ ー ドコ ン ト ロ ーラおよびメ イ ンコ ン ト ロ ーラ に対 して的確にエラー通知が行なわれ るよう になる。 図 面 の 簡 単 な 説 明 第 Ί 図はこの発明にかかる直列制御装置の一実施例 における各ノ ー ドコ ン 卜 ロ ーラの具体構成例を示すプ ロ ッ ク 図、 第 2 図は第 1 図に示 したノ ー ドコ ン ト ロ ー ラの動作例を示すタ イ ミ ングチヤ一 卜 、 第 3 図は同実 施例において各ノ ー ドコ ン 卜 ロ ーラ間を伝送される信 号の伝送プ ロ 卜 コ ル例を ττ; 略図、 第 4 図はこの発明 にかかる直列制御装置の他の実施例におけ る各ノ ー ド コ ン 卜 ロ ーラの具体構成例を示すプ ロ ッ ク 図、 第 5 図 は第 4 図に示 したノ ー ドコ ン 卜 ロ ーラの動作例を示す タ イ ミ ングチヤ一 卜 、 第 6 .図はこの第 4 図および第 5 図に示 した実施例において各ノ ー ドコ ン 卜 ロ ーラ閭を 伝送される信号の伝送プ ロ 卜 コ ル例を示す略図、 第 7 図はこの発明に力、力、る直列制御装置のさ ら に他の実施 例における各ノ ー ドコ ン 卜 ロ ーラの具体構成例を示す ブ ロ ヅ ク 図、 第 8 図および第 9 図はそれぞれ第 7 図に 示 したノ ー ドコ ン 卜 ロ ーラの動作例を示す タ イ ミ ング チ ヤ一 卜 、 第. 1 0 図はこの発明が適用される直列制御 装置についてその構成の概要を示すプロ ッ ク図、 第 1 図はこの第 1 0 図に示 した直列制御装置において通 常採用されてい 伝送プ □ 卜 コ ルを示す略図であ る。 発明を実施するための最良の形態
第 1 図〜第 3 図に 、 この発明にかかる直列制御装置 の一実施例を示す。
第 1 図は、 当の直列制御装置と して先の第 1 0 図に 示 した構成のものを前提 と して 、 その各 ノ ー ドコ ン ト ロ ーラ 4 1 〜 4 π の具体構成例を示 したものである。 勿 ¾、 これ ら ノー ドコ ン 卜 ロ ーラ 4 1 〜 4 η は全て周 — の構成を有する。 - a -
さて この第 Ί 図に示すよ う に、 これら ノー ドコ ン ト ロ ーラ 4 1 〜 4 n は各々 、 中央のメ イ ンコ ン ト ロ ーラ 3 0若 し く は前段のノ ー ドコ ン ト ロ ーラか ら伝送され る信号列を入力 して これを所要に復調する入力回路 4 Q 1 と、 この入力復調された信号列から所定の論理構 造をも っ て前記データ 列の先頭を示す前記スタ ー 卜 コ ー ドを検出するスタ ー 卜 コ ー ド検出回路 4 0 2 と、 同 入力 復調信号列 の う ち の前記エラ ーチ ェ ッ ク コ ー ド ( 前記の如 く エラーの有無を検索するためのコ ー ド と して前段ノ ー ドコ ン 卜 ロ ーラの後述するエラーチ ェ ッ ク コ ー ド生成回路 4 0 7 を通じて生成出力される ） に 基づいて前段 （ 前ポー 卜 ） と自段 （ 自ポー 卜 ） 間での エラー発生の有無を検査するエラーチェ ッ ク回路 4 0 3 と、 同入力復調信号列にエラーの発生を通知するた めのエラーコ ー ド （ エラー発生の検知に基づき前段ノ ー ドコ ン ト ロ ーラの後述するエラーコ ー ド付加回路 4 0 8 を通 じて生成付加される ） が付加されているか否 かを監視 して付加されている場台にこの旨検出するェ ラーコ ー ド検出回路 4 0 4 と、 これらエラーチ ： t ッ ク 回路 4 0 3 によるエラー検出出力およびエラーコ ー ド 検出回路 4 0 4 によるエラーコ ー ド検出出力の論理和 を とるオア回路 O R と、 上記入力復調信号列 （ 正確に ' はこのう ちのデータ 列 ） とセンサま たはァ クチユ エ一 タ 2 〜 2 n との間でのデータ変換を行なう回路であ つ て、 これがセンサである場台には、 各対応するセン ザのセンサ出力 に基づいて自段の転送すべきセ ンサデ ータ を生成出力 し 、 ま たこれがァ ク チ ユ エータ である 場合には、 各対応するァ ク チ ユ エータ に対する制御デ ータ に基づいて これを駆動するための駆動信号を生成 出力するデータ変換回路 4 0 5 と 、 このデータ 変換回 路 4 0 5 を通じてセンサデータ の付加ま た はァ クチ ュ エータ 制御データ が削除された入力復調信号列か らさ ら に所定の詮理構造をも っ てデータ 列の末尾を示す前 記ス ト ッ プコ ー ドを検出するス ト ッ プコ ー ド検出回路 4 0 6 と 、 周入力復調信号列 （ データ 変換回路出力 ） に基づいて新た にエラーチ ェ ッ ク コ ー ドを生成出力す るエラーチ I ッ ク コ ー ド生 ^回路 4 0 7 と 、 該入力復 調信号列 しデータ 変換回路出力 ） のこのエラーチ エ ツ ク コ ー ド生成回路 4 0 7 ベの入力を開閉制御する第 1 スィ ッ チ回路 S W 1 と 、 上記エラーコ ー ドの生成を行 ない必要に応じて （ 後述サ る第 2 スィ ッ チ回路 S W 2 に よる選択に応じて 〉 これを上記入力復調信号列 （ デ ータ変換回路出力 ） に付加するエラーコ ー ド付加回路 4 0 8 と 、 同入力復調信号列 （ データ 変換回路出力 ） および上記エラーチ ェ ッ ク コ ー ド生成回路 4 0 7 か ら 生成出力される信号 （ エラーチ I ッ ク コ ー ド ） および 上記エラーコ ー ド付加回路 4 0 8 か ら出力される信号 ( エラーコ ー ド ） のう ちのいずれかを経時的に選択出 ' 力する第 2 スィ ッ チ回路 S W 2 と、 この第 2 スィ ッ チ 回路 S W 2 か ら選択出力される信号列を所要に変調 し て これを次段ノ ー ドコ ン ト ロ ーラ若し く はメ イ ンコ ン 卜 口 ーラ 3 0 へ送出する出力回路 4 0 9 とをそれぞれ 具えて構成される。
ここで、 上記入力回路 4 0 1 は、 各ノ ー ドコ ン ト 口 一ラ閻の信号授受がメ タルケープル （ ツイ スペアケー ブルや同軸ケーブル等々 ） を介 した電気通信にて行な われる場合に は、 イ ン ピーダンスマ ッ チング回路、 .入 力ア ンプ、 復調回路等を有 した構成 とな り 、 同信号授 受が光フ ア イ パを介 した光通信にて行なわれる場合に は、 光—雷気変換器おょぴ復調回路 （マンチ ェ スター 復調回路あるいは G M I 復調回路等 ） 等を有 した構成 となる。
他方、 上記出力回路 4 0 9 も、 各ノ ー ドコ ン ト ロ ー ラ間の信号授受が、 上記雷気通信にて行なわれる場合 には、 変調回路や ドライ バ回路を有 し fc構成とな り 、 上記光通信にて行なわれる場合には、 変調回路や電気 —光変換器を有した構成となる。
また、 上記エラーチ ェ ッ ク回路 4 0 3 は、 前述の如 く G R Cチェ ッ ク方式や垂直水 ^パ リ テ ィ チ ェ ッ ク方 式等によ り上記のエラーチエ ツ クを行なう 周知の回路 である。
なおこの第 図においては、 便宜上、 上記データ変 換回路 4 0 5 の、 センサま たはァクチユ エータ 2 1 〜 2 n との間でのデータ授受並びに該データ 授受に応じ た入力信号列の調整等を実行するための詳細回路につ いての図示は省略 した 。
第 2 図は、 上記ノ ー ドコ ン ト ロ ーラ 4 1 〜 4 π のう ちのノ ー ドコ ン 卜 ロ ーラ 4 2 を例に と っ てその動作例 を示 した タ イ ミ ングチ ヤ一 卜 であ り 、 以下、 周第 2 図 を参照 してこれら各ノ ー ドコ ン ト ロ ーラ にて実行され - る信号処理動作を詳述する。 なおこの実施例において は、 同第 2図か らも明 らかなよ う に 、 各ノ ー ドコ ン ト ロ ーラで時間遅れを持たせる こ とな く 信号の伝送を行 なう 方法を採用 している。 ま た 、 こ こでも前述同様、 —例 と し て 、 ノ ー ドコ ン ト ロ ーラ 4 1 とノ ー ドコ ン ト ロ ーラ 4 2 との間における信号伝送に際 してエラーが 発生 した こ とを想定する。 ..
さていま 、 前段ノ ー ドコ ン ト ロ ーラ （ ノ ー ドコ ン ト ロ ーラ 4 1 ) から次段ノ ー ドコ ン ト ロ ーラ （ ノ ー ドコ ン ト ロ ーラ 4 2 ) に対 して第 2 図 （ a ) に示す態様の 信号伝送があ り 、 これが入力回路 4 0 1 にて入力復調 された とする と 、 スタ ー 卜 コ ー ド検出回路 4 0 2では、 同第 2 図 （ b ) に示すタ イ ミ ングにて この入力信号列 のスタ ー 卜 コ ー ドを検出 して 、 第 1 スィ ッ チ回路 S W 1 を才ン （ 初期はオフ とな っ ている 〉 に切換制御する ( 第 2 図 （ g ) 参照 〉 。 これに よ り 、 エラーチ ： c ッ ク コ ー ド生成回路 4 0 7 は、 その入力される信号列 （ 主 にデータ 列 ） に基づいて次段ノ ー ドコ ン ト ロ ーラ （ ノ ー ドコ ン ト ロ ーラ 4 3 〉 へ伝送すべきエラーチ ： π ッ ク コ ー ドの生成動作を開始する。 なお、 この時点におい ては、 第 2スィ ッ チ回路 S W 2が、 第 2図 （ h ) に示 すよう に初期状態である端子 1 入力選択状態に雜持さ れてお り 、 上記スタ ー 卜 コ ー ドやデータ列は、 この第 2スィ ッ チ回路 S W 2 を介 してそのま ま出力回路 4 0 9 に加え られ、 該出力回路 4 0 9 を通じて信号 S 2 と して次段のノ ー ドコ ン ト ロ ーラ （ ノ ー ドコ ン ト ロ ーラ 4 3 ) へ転送出力される （ 第 2図 （ h ) および （ i ) 参照 ） 。 ま たこの簡、 データ変換回路 4 0 5 において は、 各対応するセンサま たはァ クチユ エータ ( 2 2 ) との間での上述したデータ変換動作を実行する。
こう して伝送される信号列は、 次に第 2図 （ c ) に 示すタ シミ ングにてそのス 卜 ッ プコ一ドが検出される。
ス ト ッ プコー ド検出回路 4 0 6では、 こう してス ト ッ プコ ー ドを検出する と、 第 1 スィ ッ チ回路 S W 1 を 初期状態のオフ 、 そ して第 2スィ ッ チ回路 S W 2を端 子 2入力選択状態にそれぞれ切換制御する （ 第 2図 ( c ) , ( g ) および （ h ) 参照 ） 。
こう した第 2スィ ツ チ回路 S W 2の切換に応じて、 同第 2スィ ッ チ回路 S W 2 か ら は、 上記検出済みのス 卜 ッ プコ ー ドに引き続き、 上記エラーチ ヱ 'ッ ク コ ー ド 生成回路 4 0 7 にて新たに生成されたエラーチ I ク コ ー ド 2が選択出力され、 出力回路 4 0 9 を通 じて転 送される （ 第 2図 （ i ) 参照 ） 。
ま たこれと並行 して、 エラーチ ェ ッ ク回路 4 Q 3で は、 前段のノ ー ドコ ン ト ロ ーラ （ ノ ー ドコ ン 卜ローラ 4 1 ) か ら転送されたエラーチ I ッ ク コ ー ド （ エラー チ ェ ッ ク コ ー ド 1 ) についての検査を実行する。 この 結果、 データ エラーが発生 していなければ、 このエラ 一チ ェ ッ ク回路 4 0 3 か らは何 らの信号も出力されな いが、 こ こで想定する う に、 このエラーチ I ッ ク コ ー ド 1 に よ つ て該エラ一の発生が確認される場台に は この確認 と周時に 、 短時間ではあるが論理 " Ί " レべ ル となるェラー検知信号が同エラーチ I ッ ク 回路 4 0 3 か ら出力される （ 第 2 図 （ d ) 参照 ） 。 したが っ て この間 （ ェラー検知信号が出力されている間 ） 、 オア 回路 0 R の出力ち論理 " 1 " レベル となる。 このオア 回路 0 R の出力は、 上記エラーチ I ッ ク コ ー ド生成回 路 4 0 7 か ら 、 自 ら生成 したエラーチ ェ-ッ ク コ ー ドの 出力の完了 に伴な つ て発せ られるエラーチ I ッ ク コ一 ド出力完了信号 （ 第 2 図 （ i ) および （ e ) 参照 ） と ともに 、 上記第 2 スィ ツ チ回路 S W 2 に加え られる。
第 2 スィ ツ チ回路 S W 2 は、 上記エラーチ I ッ ク コ ー ド生成回路 4 0 7 か らその生成コ ー ドの出力完了信 号が加え られるこ とを条件に 、 上記オア回路 O R から 加え られる信号の論理 レベルに応じて 、 これが論理 " 0 " レべルであれば初期状態の端子 1 入力選択状態 に、 ここでの例のよ う に論理 " 1 " レベルであれば端 子 3 入力選択状態にそれぞれ切換制御されるスィ ツ チ 回路である。 したが つ て この場台 、 上記エラーチ エ ツ ク コ ー ド出力 7C J ΊΘ 巧が発せ られる と周時に 、 この第 2 スィ ッ チ回路 S W 2 が端子 3 入力選択状態とな り 、 出力回路 4 0 9 を通じて転送出力される信号には、 上 記エラーチ X ッ クコ ー ド生成回路 4 0 7 にて生成出力 されたエラーチ ェ ッ ク コー ド （ エラーチ ェ ッ ク コ ー ド 2 ) に引き続き、 エラーコ ー ド付加回路 .4 0 8 から出 力されるエラーコ ー ドが付加されるこ と となる （ 第 2 図 （ h ) および （ i ) 参照） 。
この後上記エラーコ ー ド付加回路 4 0 8 では、 上記 エラーコ ー ドの付加を完了する と、 この第 2 スィ 、グ チ 回路 S W 2 に対 してエラーコ ー ド付加完了信号を発 し て （ 第 2 図 （ i ) および （ f ) 参照） 、 同第 2 スイ ツ チ回路 S W 2 を初期状態の端子 1 入力選択状態とする (第 2 図 （ h ) 参照 ） 。
ノ ー ドコ ン ト ロ ーラ 4 2 の以上の動作によ っ て、 こ のノ ー ドコ ン ト ロ ーラ 4 2 から次段のノ ー ドコン ト 口 ーラ 4 3 へ転送出力される信号 S 2 には、 エラー発生 状態であるこ とを通知するエラーコ ー ドが良好に付加 される。 そ してノ ー ドコ ： 卜 ロ ーラ 4 3 以降では、 各 々そのエラーコ ー ド検出回路 4 0 4 を通じて上記付加 されたエラーコ ー ドを検出 し、 この検出に基づいてェ ラーチ I ッ ク コー ド出力完了信号が発せ られた ときの オア回路 O R の出力を上記周様論理 " 1 " レベルとす る。 すなわち これに よ り 、 該ノ ー ドコ ン ト ロ ーラ 4 3 以降の全てのノ ー ドコ ン ト ロ ーラからも、 上記エラー コ ー ドの付加された信号が転送出力されるこ と となる。 第 3 図は、 こ う して各ノ ー ドコ ン ト ロ ーラ間を伝送 される信号 S O , S 1 , S 2 . S 3 , - S n ( 第 1 0 図参照 ） の上記想定 （ ノ ー ドコ ン ト ロ ーラ 4 とノ ー ドコ ン ト ロ ーラ 4 2 との閻でエラーが発生 ） に基づく 伝送プロ 卜 コルを総括 して示 したものであ り 、 ノ ー ド コ ン ト ロ ーラ 4 1 〜 4 n各々 において上述 した動作が 繰 り 返 し実行されるこ と によ り 、 前記中央のメ イ ンコ ン 卜 ロ ーラ 3 0か らの第 3 図 （ a ) に示す形態を有す る とする信号 S Oの送出に応じて 、 これ ら ノ ー ドコ ン 卜 ロ ーラ 4 1 , 4 2 , 4 3 ， "* 4 n か ら は、 それぞれ 同第 3 図 （ b ) , ( c ) , ( d ) および （ e ) に示す 形態を有 してその各々 の信号 S 1 . S 2 . S 3 , - S n が送出されるよ う になる。
そ して 、 最後の第 π ノ ー ドコ ン ト ロ ーラ 4 πか らの 出力信号 S n のみがメ イ ンコ ン ト ロ ーラ 3 0 に取 り 込 ま れる。 マシンコ ン 卜 ロ ーラ 1 0では、 このメ イ ンコ ン 卜 ロ ーラ 3 0 に取 り込ま れる信号 S n に付加された エラーコ ー ドに基づいて該直列制御装置内にエラーが 発生 したこ とを認知する。
このよ う に、 この実施例に よれば、 各ノ ー ドコ ン ト ロ ーラ間で時間遅れを持たせるこ とな く 信号 S 0〜 S nを伝送する場合であ っ ても、 すなわち第 3 図に示す プ ロ 卜 コ ルに付記 した時刻 T Q 0〜 T n。についていえば これ らが
T 00= Τ 11= Τ 21= Τ 31= Τ η1 とい っ た闋係に設定される場合であ っ ても、 メ イ ンコ ン 卜 ロ ーラ 3 0 を含む全てのノ ー ドコ ン ト ロ ーラ に対 して有効にエラー通知を行なう こ とができる。 なお、 よ り一般的には、 上記時刻について
1 1 < 1 01 , 丁 21 < 1 1 2 , 丁 3.1 < 22 ·♦.
といっ た関係が少な く とも維持される場台にこの実施 例によるエラー通知手法は有効である。
ところで、 上記の実施例によれば、 メ イ ンコ ン ト 口 ーラ 3 0 ( マシンコ ン ト ロ ーラ Ί 0 ) は、 第 π ポー 卜
( 第 π 段 ） ノー ドコ ン ト ロ ーラの 4 π から出力される 信号 S η に付加されたエラーコ ー ドに基づいて当該直 列制御装置内にエラーが発生 したこ とを知るこ とはで きるものの、 このエラーがどの部分で発生 したかにつ いて は知るこ とがでぎない。
第 4 図〜第 6 図は、 上記実施例のこう した点に鑑み て、 上記エラーの発生箇所についてもこれをメ イ ンコ ン ト ロ ーラ 3 0 に有効に知 ら しめるこ とができるよう に したこの発明にかかる直列制御装置の.他の実施例を 示すちのである。
すなわち この実施例において、 第 4 図は、 先の第 " 1 図 と周様、 直列制御装置と して第 1 0 図に示 した構成 のものを前提と して 、 その各ノ ー ドコ ン ト ロ ーラ 4 Ί
〜 4 π の具体構成例を、 第 5 図は、 この第 4 図に示し たノ ー ドコ ン ト ロ ーラの動作例を、 そ して第 6 図は、 この実施例において特に採甩される各伝送信号のプロ 卜 コル例をそれぞれ示す。 なお、 この実施例において も、 第 5図および第 6図の図示に係わる信号の伝送方 法およびエラ ー発生に関する仮定は、 先の実施例 と同 様、 それぞれ一例 と して 、 各ノ ー ドコ ン ト ロ ーラで時 間遅れを持たせるこ とな く 信号の伝送を行なう 方法、 およびノ ー ドコ ン 卜 ロ ーラ 4 1 とノ ー ドコ ン 卜 ロ ーラ 4 2 との間における信号伝送に際 してエラーが発生 し たこ とを想定 している。 ま た第 4 図において 、 先の第 図に示 した各回路 と周一の回路に はそれぞれ同一の 符号を付 して示 してお り 、 重複する説明は省略する。
さてこの実施例では、 各ノ ー ドコ ン ト ロ ーラ 4 1 〜 4 π は、 第 4 図に示すよ う に 、 第 2スィ ッ チ回路 と し て 4入力択一型のスィ ッ チ回路 S W 2 ' を具える と と もに 、 エラーポー 卜 端検出回路 4 1 Ί およびエラーポ 一 卜 付加回路 4 1 2 を更に具えて構成される。
このう ち 、 上記エラーポー 卜 付加回路 4 1 2 は、 前 記メ イ ンコ ン ト ロ ーラ 3 0 ( マシンコ ン ト ロ ーラ 1 0 ) に前記エラーの発生を確認 したポー 卜 （ この例ではノ ー ドコ ン ト ロ ーラ 4 2 ) を識別せ しめるためのエラー ポー 卜 情報 と して、 前記エラーコ ー ドに引き続き上記 第 2 スィ ッ チ回路 S W 2 ' の入力端子 4 を通 じて論理 " 1 " レベルの信号を例えば 1 ピ ッ 卜 分付加する回路 であ り 、 このエラーポー 卜 情報付加完了の後は、 同第 2 スィ ッ チ回路 S W 2 ' に対 してエラーポー 卜 付加完 了信号を発するよ 動作する 。 また、 上記エラーボー 卜端検出回路 4 1 1 は、 自ポ 一 卜 に入力された信号列に （ 正確にはこの入力回路 4 0 による入力信号復調信号列に ） エラーコ ー ドが含 ま れていた場合に、 前記エラーコ ー ド検出回路 4 0 4 によるエラーコ ー ドの検出出力に基づき起動 して、 該 エラーコ ー ドに引き続き付加される上記エラーポー 卜 情報、 並びにこの情報の途切れ箇所すなわちエラーポ 一 卜情報端を検出する回路であ り 、 このエラーポー 卜 情報端の検出に伴な つ てその旨示す検出信号を上記第 2スィ ッ チ回路 S W 2 ' に対 し出力するよう に動作す る。
第 2スィ ッ チ回路 S W 2 ' は、 第 5図 （ j ) に示す よう に、 初期状態では端子 Ί 入力選択状態にな り （ こ の状態では入力復調信号列がそのま ま 出力回路 4 0 9 を介 して送出される ） 、 前記ス ト ッ プコ ー ド検出出力
(第 5図 （ c ) 参照 ） が加え られた ときは端子 2入力 選択状態になり （ この状態ではエラーチ I ッ ク コ ー ド 生成回路 4 0 7を通じて新たに生成出力されたエラー チェ ッ ク コ ー ドが出力回路 4 0 9を介 して送出される 〉 、 前記エラーチェ ッ ク出力完了信号 （ 第 5図 （ f ) 参 照 〉 が加え られた ときの前記オア回路 O Rの出力 ¾理 レベルに基づきこれが詮理 " 0 " レベルである とき
( エラーの生 じていない とき ） には初期状態の端子 1 入力選択状態に、 周じ く このオア回路 O R出力が ¾理
" " レベルである とき （ エラーの発生が確認された とき若 し く はそれまでにエラーが生 じている とき 〉 に は端子 3入力選択状態にな り （ この状態ではエラーコ ー ド付加回路 4 0 8か ら出力されるエラーコ ー ドが出 力回路 4 0 9を介 して送出される ） 、 前記エラーコ ー ド付加完了信号 （ 第 5図 （ g ) 参照 ） が加え られた と きのエラーコ ー ド検出回路 4 0 4の検出出力 （ オア回 路 O R出力 ） に基づきこれが論理 " 0 " レベルである ときに は端子 4入力選択状態に （ この状態では上記の エラーポー 卜 付加回路 4 1 2か ら出力されるエラーポ 一 卜情報 " 1 " が出力回路 4 0 9を介 して送出される ） 、 同 じ く このオア回路 O R出力が詮理 " 1 " レベルで ある ときには一旦初期状態の端子 1 入力選択状態とな つ て （ この ときには前段ま での信号列に付加されてい るエラーポー 卜情報が出力回路 4 0 9を介 して送出さ れる ） 上記エラーポー 卜端検出回路 4 1 1 か らの上述 した検出信号が加え られた と きは じめて端子 4入力選 択状態にな り 、 そ してエラーポー 卜 付加回路 4 1 2か ら上述 したエラーポー 卜付加完了信号 （ 第 5図 （ k 〉 および （ h ) 参照 ） が加え られた とき初期状態の端子 1 入力選択状態に戻るよう 、 予めその選択 （ 切換 ） 動 作が ^理設定されている。
したが っ て、 こ こでの例のよ う に 、 ノ ー ドコ ン 卜 口 ーラ 4 1 とノ ー ドコ ン 卜 ロ ーラ 4 2 との間でエラーが 発生 し 、 これがノ ー ドコ ン ト ロ ーラ 4 2 にて確認され る場台に は、 周第 5図のタ イ ミ ングチ ヤ一 卜 に示され 一 2 Q 一
るよう に、 エラーコ ー ドの付加されていない信号
( 第 5図 （ a ) 参照 ） の入力 に対 して、 第 2スィ ッ チ 回路 S W 2 ' をは じめ とする上記各回路の作用によ り 、 エラーコ ー ドおょぴエラーポー 卜 情報が第 5 図 （ k ) に示す態様でそれぞれ付加され、 これが信号 S 2 と し て次のノー ドコ ン ト ロ ーラ 4 3 に対 し送出されるこ と となる。 またこれによ り 、 ノ ー ドコ ン ト ロ ーラ 4 3 に おいては、 周第 5図 （ a ) および （ e ) に破篛にて示 す態様で上記付加されたエラーコ ー ドおよびエラーポ 一 卜 情報端を検出 し、 第 2スィ ッ チ回路 S W 2 ' の上 述 した選択動作に基づいて第 6図 （ d ) に示される態 様をも っ て、 更に次のノ ー ドコ ン ト ロ ーラ 4 4 への伝 送信号である信号 S 3 を出力するこ と となる。 そ して、 このノ ー ドコン ト ロ ーラ 4 4以降のノ ー ドコ ン ト ロ ー ラ においても同様の処理が繰り返 し実行されるこ とに よ り 、 結局は同第 6図に一覧される態様をも っ て、 各 ノ ー ドコ ン ト ローラ間を伝送される信号 S O〜 S nの プ ロ 卜 コルが決定される。
先の実施例と同様、 メ イ ンコ ン ト ロ ーラ 3 0 に取り 込まれるのは、 最後の第 π ノ ー ドコ ン ト ロ ーラ 4 πか ら出力される信号 S n のみであるが、 この実施例の場 台、 該メ イ ンコ ン ト ロ ーラ 3 0 ( マシンコ ン ト ローラ 1 0 ) は、 この信号 S n ( 第 6図 （ e ) 参照 ） に付加 されるエラーコ ー ドおょぴ （ π — 1 ) ピ ッ 卜 のエラー ポー 卜 情報によ り 、 当該直列制御装置内にエラーが発 生 した こ とに併せて 、 エラーが発生 した箇所 （ ポー 卜 ） をも周時に認知できるよ う になる。 すなわちマシンコ ン 卜 ロ ーラ 1 0 では、 メ イ ンコ ン ト ロ ーラ 3 0 以外に n 個のポー 卜 （ ノ ー ドコ ン ト ロ ーラ 4 1 〜 4 n ) を有 する直列制御装置において 、 k番目 のポー 卜 （ 上記の 例では 2 番目 のポー 卜 〉 によ っ て最初にエラーの発生 が確認された場合 、 上記エラーコ ー ドの直後に付加さ れる （ n— k + 1 ) ビ ッ ト のエラーポー 卜 情報によ つ て該エラーの発生を確認 したポー 卜 のア ド レス kを知 るこ とがでぎる。
このよ う に、 この第 4 図〜第 6 図に示 した実施例に よれば、 前記同様各ノ ー ドコ ン ト ロ ーラ間で時間遅れ を持たせるこ とな く 信号 S 0〜 S π を伝送する場合で あ っ ても、 メ イ ンコ ン ト ロ ーラ 3 0 を含む全てのノ ー ドコ ン 卜 ロ ーラ に対 して有効にエラー通知を行なう こ とができ、 しかもメ イ ンコ ン ト ロ ーラ 3 0 ( マシンコ ン 卜 ロ ーラ 1 0 ) に対 して は、 このエラーの発生箇所 も周時に知 ら しめるこ とができる。
ま た、 第 7 図〜第 9 図は、 この発明にかかる直列制 御装置の更に他の実施例 と して 、 第 4 図〜第 6 図に示 した実施例の上述 したエラー発生箇所報知機能に更に 改良を加えた実施例を示す。 この実施例では、 上記ェ ラーポー 卜情報の ピ ッ 卜 数削減を図るこ と によ っ て 、 このエラー発生箇所報知機能がよ り 高能率に卖現され るよ う に している。 この実施例において、 第 7 図は、 先の第 1 図あるい は第 4 図 と周様、 直列制御装置と して第 ^! 0 図に示し たものを前提と して、 その各ノ ー ドコ ン ト ロ ーラ 4 Ί 〜 4 n の具体構成例を、 第 8 図おょぴ第 9 図は、 それ ぞれこの第 7 図に示 したノ ー ドコ ン ト ローラ 4 1 〜 4 π の動作例を示 している。 そ してこの実施例において も、 第 8 図および第 9 図の図示に係わる信号の伝送方 法およびエラー発生に関する仮定は、 これまでの実施 例 と同様、 それぞれ一例 と して 、 各ノー ドコ ン ト ロー ラで時間遅れを持たせるこ とな く 信号の'伝送を行なう 方法、 およびノ ー ドコ ン ト ロ ーラ 4 1 とノ ー ドコン ト ローラ 4 2 との間における信号伝送に際してエラーが 発生 したこ とを想定 している。 ま た更に、 第 7 図にお いても、 先の第 1 図に示 した各回路と同一の回路には それぞれ周一の符号を付 して示 してお り 、 これら回路 に陽しての重複する説明は省略する。
さてこの実施例では、 各ノ ー ドコ ン ト ロ ーラ 4 1 〜 4 π は、 第 7 図に示されるよう に、 先の第 1 図に示し た各回路に更に加え'て、 前記入力復調信号からエラー コ ー ドが検出される場合、 周第 7 図に示す構成をも つ て前記出力回路 4 0 9 に伝送される信号の末尾にエラ 一の発生箇所を示すためのエラーポー ト コ一ドを形成 付加するエラーポー ト コ ー ド形成回路 4 1 3 と、 この エラーポー 卜 コ ー ドの周伝送信号中への付加位置 （ 付 加タ イ ミ ング 》 、 'すなわち周伝送信号 （ 第 2 スィ ッ チ 回路 S W 2 の出力信号 ） のエラーコ ー ド終端位置を検 出するエラーポー 卜 コ ー ド位置検出回路 4 1 4 と、 を それぞれ具えて構成される。
ここで、 上記エラーポー 卜 コ ー ド位置検出回路 4 1 4 は、 上述 したエラーポー 卜 コ ー ドの付加位置 （ エラ 一コ ー ド終端位置 ） の検出にあた り 、 例えば、 前記ス 卜 ッ プコ ー ド検出回路 4 0 6 と同様に一旦当該伝送信 号 （ 第 2スィ ッ チ回路 S W 2 の出力信号 ） のス ト ッ プ コ ー ドを検出 し、 その後の所定の ピ ッ 卜 時間 （ 期間 ） の経過に基づいて当のエラーポー 卜 コ ー ド付加位置を 決定する。 すなわち 、 当該直列制御装置において、 上 記エラーコ ー ドの ピ ッ ト 数が例えば 8 ピ ッ ト 、 ま た上 記エラーチ ヱ ッ ク コ ー ドの ！^ ッ 卜 数が倒えば前述 した 如 く 1 6 ピ ッ 卜 にそれぞれ決め られた とする と、 ス 卜 ッ プコ ー ドの検出の後 2 4 ピ ッ ト （ 1 6 ピ ッ ト + 8 ビ 卜 ） 時間だけ経過 した位置 （ タ イ ミ ング ） が該検出 すべきエラーポー 卜 コ ー ドの付加位置 （ 付加タ イ ミ ン グ ） となる。 そ して このエラーポー 卜 コ ー ド位置検出 回路 4 1 4では、 こう したエラーポー 卜 コ ー ド付加位 置の検出 （ 決定 ） に同期 してワ ンシ ョ ッ 卜状のパルス 信号を出力する。 こう した検出出力の態様は、 他の検 出回路 4 0 2 , 4 0 4 、 および 4 0 6 においても周様 である。
第 8 図は、 上記ノ ー ドコ ン ト ロ ーラ 4 1 〜 4 n のう ちのノ ー ドコ ン ト ロ ーラ 4 2 を例に と っ てその動作例 を示したタ イ ミ ングチャ ー トであ り 、 伝送される信号 列の状態によ っ ては、 先の第 1 図〜第 3 図に示 した実 施例の動作と一部重複するも、 この第 8図を参照 して 、 これら各ノ ー ドコ ン ト ローラ にて実行される信号処理 動作を以下に詳述する。
いま 、 前段ノ ー ドコ ン ト ローラ （ ノ ー ドコ ン ト ロ ー ラ 4 1 ) から次段ノ ー ドコ ン ト ローラ （ ノ ー ドコ ン ト ロ ーラ 4 2 ) に対 して第 8 図 （ a ) に示す態様の信号 伝送があ り 、 これが入力回路 4 0 Ί にて入力復調され た とする と、 スタ ー 卜 コ ー ド検出回路 4 0 2では、 周 ' 第 8 図 （ b ) に示すタイ ミ ングに-てこの入力信号列の スタ ー 卜 コ ー ドを検出 して、 第 1 スィ ッ チ回路 S W 1 をオン （ 初期はオフ となっ ている ） に切換制御する ( 第 8図 （ g ) 参照 ） 。 これによ り 、 エラーチェ ッ ク コ ー ド生成回路 4 0 7 は、 その入力される信号列 （主 にデータ 列 ） に基づいて次段ノ ー ドコ ン ト ロ ーラ （ ノ ー ドコ ン ト ローラ 4 3 ) へ伝送すべきエラーチ I ッ ク コー ドの生成動作を開始する。 なお、 この時点におい ては、 第 2スィ ッ チ回路 S W 2が、 第 8図 （ h ) に示 すよう に初期犹態である端子 1 入力選択状態に維持さ れてお り 、 上記スタ ー 卜 コ ー ドやデータ 列は、 この第 2スィ ツ チ回路 S W 2を介 してそのまま 出力回路 4 0 9 に加え られ、 該出力回路 4 0 9 を通 じて信号 S 2 と して次段のノ ー ドコ ン ト ロ ーラ （ ノ ー ドコ ン ト ロ ーラ 4 3 ) へ転送出力される （ 第 8 Ϊ! ( h ) および （ i ) 参照 ） 。 ま た この間、 データ変換回路 4 0 5 において は、 各対応するセンサま た はァ ク チユ エータ ( 2 2 ) との間で前述 したデータ変換動作を実行する。
こう して伝送される信号列は、 次に第 8 図 （ c 〉 に 示すタ イ ミ ングにてそのス ト ッ プコ ー ドが検出される。
ス ト ッ プコ ー ド検出回路 4 0 6では、 こ う してス ト ッ プコ ー ドを検出する と 、 第 1 スィ ッ チ回路 S W 1 を 初期状態のオフ 、 そ して第 2 スィ ッ チ回路 S W 2 を端 子 2入力選択状態にそれぞれ切換制御する （ 第 8 図 ( c ) , ( g ) および （ h 〉 参照 ） 。
こう した '第 2スィ ツ チ回路 S W 2 の切換に応 じて、 周第 2スィ ッ チ回路 S W 2 か ら は、 上記検出済みのス ト ッ プコ ー ドに引き続き、 上記エラーチ ェ ッ ク コ ー ド 生成回路 4 0 7 にて新た に生成されたエラーチ I ッ ク コ ー ド 2が選択され、 出力回路 4 0 9 を通 じて転送さ れる （ 第 8 図 （ i ) 参照 ） 。
ま たこれと並行 して、 エラーチ I ッ ク 回路 4 0 3で は、 前段のノ ー ドコ ン ト ロ ーラ （ ノ ー ドコ ン ト ロ ーラ 4 1 ) か ら転送されたエラーチ ェ ッ ク コ ー ド （ エラー チ ェ ッ ク コ ー ド 1 ) についての検査を実行する。 この 結果、 データ エラーが発生 していなければ、 このエラ 一チ ェ ッ ク回路 4 0 3 か ら は何らの信号も出力されな いが、 こ こで想定するよう に 、 このエラーチ ェ ッ ク コ ー ド Ί によ っ て該エラーの発生が確認される場合に は、 この確認 と同時に 、 短時間ではあるが論理 " 1 " レべ ゾレとなるエラー検知信号が周エラーチ I ク回路 4 0 3から出力される （第 8図 （ d 〉 参照） 。 したがっ て この間 （ エラー検知信号が出力されている間 〉 、 オア 回路 O R 1 の出力も論理 " Ί " レベルとなる。 この才 ァ回路 O R 1 の出力は、 上記エラーチ ェ ジ クコ ー ド生 成回路 4 0 7か ら 、 自 ら生成 したエラーチ ェ ッ ク コ ー ドの出力の完了 に伴な つ て発せ られるエラーチ I ッ ク コ ー ド出力完了信号 （第 8図 （ i ) および （ e ) 参照 ） と ともに 、 上記第 2スィ ッ チ回路 S W 2に加え られる。
第 2スィ ッ チ回路 S W 2は、 前述の如 く 上記エラー チェ ッ ク コ ー ド生成回路 4 0 7からその生成コ τ ドの 出力完了信号が加えられるこ とを条件に、 上記オア回 路 O R 1 か ら加えられる信号の論理レペルに応じて、 これが詮理 " 0 " レベルであれば初期状態の端子 1 入 力選択状態に、 ここでの例のよう に ¾理 " 1 " レベル であれば端子 3入力選択状態にそれぞれ切換制御され るスィ ッ チ回路である。 したが っ てこの場合、 上記ェ ラーチ ェ ッ ク コ ー ド出力完了信号が発せ られる と周時 に、 この第 2スィ ッ チ回路 S W 2が端子 3入力選択状 態とな り 、 出力回路 4 Q 9を通じて転送出力される信 号には、 上記エラーチ ェ ッ ク コ ー ド生成回路 4 0 7に て生成出力されたエラーチェ ッ クコ ー ド （ エラーチ ェ ッ クコ ー ド 2 〉 に引き続き、 エラーコ ー ド付加回路 4 0 8か ら出力されるエラーコー ドが付加されるこ と と なる （ 第 8図 （ h ) および （ Ί ) 参照） 。 · この後上記エラーコ ー ド付加回路 4 0 8では、 上記 エラーコ ー ドの付加を完了する と、 この第 2スィ ッ チ 回路 S W 2 に対 してエラーコ ー ド付加完了信号を発 し て （ 第 8 図 （ ί ) および （ f ) 参照 ） 、 同第 2スイ ツ チ回路 S W 2 を初期状態の端子 1 入力選択状態 とする ( 第 8 図 （ h' ) 参照 ） 。
ノ ー ドコ ン ト ロ ーラ 4 2 の以上の動作によ っ て 、 こ のノ ー ドコ ン 卜 ロ ーラ 4 2か ら次段のノ ー ドコ ン 卜 口 ーラ 4 3 ぺ転送出力される信号 S 2 には、 エラー発生 状態であるこ とを通知するエラーコ ー ドが良好に付加 される。 なおこの間、 ノ ー ドコ ン 卜 ロ ーラ 4 2自 らの 入力回路 4 0 1 による入力復調信号からは、 このエラ 一-コ ー ドは検出されず、 したが っ てエラーポー ト コ一 ド形成回路 4 3 においてもナン ド回路 N Dのナン ド 条件が成立せず （ この場合フ リ ッ プフ ロ ッ プ F F 2 は セ ッ 卜 されてもフ リ ッ プフ ロ ッ プ F F 1 がセ ッ 卜 され るこ とはない ） 、 第 2スィ ッ チ回路 S W 2か ら出力さ れる信号が、 アン ド回路 （ ア ン ドゲー ト ） A D 1 およ びオア回路 （ オアゲー ト ） O R 2 を通 じてそのま ま 出 力回路 4 0 9 に加え られている。
次に 、 第 9 図を併せ参照 して 、 同実施例におけるノ ー ドコ ン ト ロ ーラ 4 3以降の動作について説明する。
まず、 ノ ー ドコ ン ト ロ ーラ 4 3では、 ノ ー ドコ ン 卜 ロ ーラ 4 2での動作 と周様、 入力信号 S 2 の入力回路 4 0 1 を通 じた入力復調信号 （ 第 9 図 （ a ) 参照 ） に ついてのスタ ー 卜 コ ー ドの検出、 対応データ の授受、 ス ト ッ プコ ー ドの検出、 エラーチ I ッ ク コー ド 2の検 査 （ エラーチ ヱ ッ ク 〉 、 および新たなエラーチ I ッ ク コ ー ド 3の生成、 付加等々 を行なっ た後、 そのエラー コ ー ド検出回路- 4 0 4を通じて上記付加されたエラー コ ー ドを検出する （ 第 9図 （ b ) 参照 ） 。 そ してこの 検出に基づいて、 自段での前記エラーチ X ッ クコ ー ド 出力完了信号 （ 第 8図 （ c ) 参照 ） が発せ られた とき のオア回路 O R Ί の出力を前記同様詮理 " 1 " レベル とする。 すなわち これによ り 、 該ノ ー ドコ ン ト ロ ーラ 4 3からも、 その第 2スィ ッ チ回路 S W 2の前述周'様 の..切換動作を通 じて上記エラーコ ー ドの付加された信 号が出力されるこ と となる。
また更に、 このノ ー ドコ ン ト ロ ーラ 4 3では、 上記 エラーコ ー ドの検出によ っ て 、 エラーポー 卜 コ ー ド形 成回路 4 1 3におけるフ リ ッ プフ ロ ッ プ F F 1 がセ ッ 卜 され （ 第 9図 （ b ) 参照 ） 、 またそのエラーポー 卜 コー ド位置検出回路 4 1 4がエラーポー 卜 コ ー ド位置
( エラーコ ー ド終端位置 ） を検出 した時点で周回路 4 1 3におけるフ リ ッ プフ ロ ッ プ F F 2がセ ッ 卜される
( 第 9図 （ c ) 参照 ） こ とから 、 同回路 4 1 3内のナ ン ド回路 N Dのナン ド条件が満たされるこ と とな り 、 このナン ド条件の成立と同時にアン ド回路 （ アン ドゲ 一 卜 ） A D 1 が閉 とな っ てアン ド回路 （ ア ン ドゲー 卜 ） A D 2が開 となる。 すなわち これによ り 、 該ノ ー ドコ ン 卜 ロ ーラ 4 3 の第 2 スィ ッ チ回路 S W 2 か ら出力さ れた信号は、 上記ナン ド条件が成立 した時点 （ エラー ポー 卜 コ ー ド位置が検出された時点.） で、 イ ンバータ
I N Vに よ り ^理反転された信号と して上記アン ド回 路 A D 2 およびオア回路 O R 2 を通 じて出力回路 4 0 9 に加え られるこ と となる 。 因みに この場合、 該出力 回路 4 0 9 に加え られ、 この出力回路 4 0 9 を通 じて 次段ノ ー ドコ ン 卜 ロ ーラ （ ノ ー ドコ ン 卜 ロ ーラ 4 4 ) に転送出力される信号は、 上記付加されたエラーコ ー ドの更にその直後の信号 レベルが ¾理 " Ί " レベル と なる （ 第 9 図 （ f ) 参照 〉 。
こう して オア回路 O R 2 か ら出力される信号が論理 " 1 " レベルになる と、 先にセ ッ 卜 された フ リ ッ プフ ロ ッ プ F F 1 および F F 2 の各出力 （ 論理 " 1 " レべ ル ） と相ま っ てアン ド回路 A D 3 のアン ド条件が成立 し、 これによ つ て第 3 のフ リ ッ プフ ロ ッ プであるフ リ ッ プフ ロ ッ プ F F 3 がセ ッ ト状態 となる （ 第 9 図 （ d ) 参照 ） 。 このフ リ ッ プフ ロ ッ プ F F 3 のセ ッ ト 出力 は、 ピ ッ 卜 遅延回路 D L に よ り 1 ピ ッ 卜 時間だけ遅延さ れて上記フ リ ッ プフ ロ ッ プ F F 1 および F F 2 および 自 フ リ ッ プフ ロ ッ プ F F 3 の各 リ セ ッ 卜端子 R に加わ り 、 これ ら フ リ ッ プフ ロ ッ プ F F 1 および F F 2 およ ぴ F F 3 を リ セ ッ ト する （ 第 9 図 （ e ) および （ b ) および （ c ) および （ d 〉 参照 ） 。 すなわち 、 上記才 ァ回路 O R 2 か ら出力される信号のエラーポー ト コ一 ド位置以降の部分が論理 " 1 " レベルとな っ て上記ァ ン ド回路 A D 3のアン ド条件が成立される場合には、 この詮理 " 1 " レベルの信号が 1 ピッ 卜 時藺だけ維持 された後に前記ナン ド回路 N Dのナン ド条件が不成立 とな り 、 前記第 2スィ ッ チ回路 S W 2から出力される 信号は、 この時点から再びアン ド回路 A D 1 およぴォ ァ回路 O R 2を介 して出力回路 4 0 9 に加えられるよ 5になる。
こ う した第 2スィ ッ チ回路 S W 2およびエラーポー 卜 コー ド形成回路 4 1 3の作用によ り 、 第 9図 （ a ) に示す態様をも っ てこのノ ー ドコ ン ト ローラ 4 3に入 力された上記信号 S 2に関 しては、 これに基づき新た -に生成されたエラーチ ヱ ッ クコ ー ド 3に引き続き上述 同様にエラーコー ドが付加される と ともに、 更にその 後に、 結局第 9図 （ f ) に示される態様でエラーポー 卜 コー ド 「 1 」 が付加されるこ と とな り 、 このエラー コ ー ドおよびエラーポー 卜 コ ー ド 「 Ί 」 の付加された 信号が該ノ ー ドコ ン ト ローラ 4 3の出力信号 S 3 と し て次段のノ ー ドコ ン ト ロ ーラ 4 4に転送される。
このよう に、 ノ ー ドコ ン 卜 ロ ーラの各々 において、 上記第 2スィ ッ チ回路 S W 2は、
ィ ） . 当該ノ ー ドコ ン ト ロ ーラへの入力信号からエラ 一若 し く はエラーコ ー ドが検出されない場合には、 スタ ー 卜 コ ー ド、 データ列、 ス ト ッ プコ ー ド、 お よび自 らのエラーチ ： E ッ ク コ ー ド生成回路 4 0 7 にて生成されるエラーチ I ッ ク コ ー ドまでを Ί 組 の伝送シ リ アル信号 と して これを出力回路 4 0 9 に対 し出力する。
口 ） . 同入力信号か らエラー若 し く はエラーコ ー ドが 検出された場合には、 上記信号列の末尾にエラー コ ー ドを付加 し、 このエラーコ ー ドま でを Ί 組の 伝送シ リ アル信号 と して これを出力回路 4 0 9 に 対 し出力する。
とい っ た動作を実行 し、 ま たエラーポー 卜 コ ー ド形成 回路 4 Ί 3 は、
a ) . 当該ノ ー ドコ ン 卜 ロ ーラへの入力信号か らエラ 一コ ー ドが検出されない場合に は、 ア ン ド回路 ( アン ドゲー ト ） A D 1 側を開 （ ア ン ド回路 A D 2 側は閉 ） と して、 上記第 2 スィ ッ チ回路 S W 2 の出力信号をそのま ま 出力回路 4 0 9 へ伝達する すなわち、 エラーポー 卜 コ ー ドは付加 しない。 b ) . 周入力信号からエラーコ ー ドが検出された場合 には、 エラーポー 卜 コ ー ド位置 （ エラーコ ー ド終 端位置 ） も併せ検出された時点で一旦アン ド回路 ( ア ン ドゲー ト ） A D 2 側を開 （ ア ン ド回路 A D 1 側は閉 ） と して 、 上記第 2 スィ ッ チ回路 S W 2 の出力信号のエラーポー 卜 コ ー ド位置以降をイ ン パータ I N Vを通 じて 理反転 して出力回路 4 0 9 へ伝達する。
c ) . この論理'反転 して伝達する信号の論理 レベルが 譫理 " 1 " レベルとな っ た ところで、 再ぴアン ド 回路 A D 1 側を開と して、 上記第 2スィ ッ チ回路 S W 2の出力信号をその後の部分についてはこれ をそのま ま の状態で出力回路 4 0 9へ伝達する。 とい つ つた動作を実行する。 したが っ てこれによ り 、 周例においてノ ー ドコ ン 卜 ロ ーラ 4 4以降のノ ー ドコ ン 卜 ロ ーラから出力される信号 S 4〜S nにも、 エラ 一コ ー ド とエラーポー 卜 コ ー ド とがそれぞれ第 9図 ( Q ) 〜 （ m ) にて示される態様で順次付加されるこ と となる。
ここで、 上記エラーポー 卜 コ ー ド と してエラーコ ー ドの後に形成付加される信号 注目 してみる。
このエラーポー 卜 コー ドを構成する信号とは、 上述 したエラーポー 卜 コ ー ド形成回路 4 1 3の動作、 並び に第 9図 （ a ) および第 9図 （ f ) 〜 （ ^ ) から明ら かなよう に、 前記エラーの発生を確認 したポー 卜 （ ノ ー ドコ ン ト □ーラ 4 2 ) か らその後段ノ ー ドコ ン ト 口 ーラを介する毎に順次 「 1 」 ずつ 2進加算される彫式 の詮理構造を有 した信号である。
したが っ て、 例えば第 9図 （ f ) に示される信号 S 3のエラーポー 卜 コ ー ド 「 1 」 は、 これを 1 0進数で 表現する と
1 x 2 ° = 1
とな り 、 周 じ く 第 9図 （ g ) に示される信号 S 4のェ ラーポー 卜 コ ー ド 「 0 1 」 は、 一 Ή 一
0 x 2 ° + 1 x 21 = 2
とな り 、 同様に して第 9図 j に示される信号 S 9 のエラーポー 卜 コ ー ド 「 1 1 1 」 は、
1 x 2 ° + X 21 + 1 x 2 2 = 7
となるこ とか ら 、 あ しおノ ー ドコ ン ト ロ ーラの数 nが n = 9であ っ て 、 この第 9図 （ Ji ) に示される信号 S 9がメ イ ンコ ン 卜 ロ ーラ 3 0に取 り 込ま れるもの とす る と 、 このメ イ ンコ ン 卜 ロ ーラ 3 0では、 これか ら逆 算 して
7 + 1 = 8
番目 のポニ 卜 、 すなわちノ ー ドコ ン 卜 ロ ーラ 4 2が、 「エラーの発生を確認 したポー 卜 」 である旨認知する こ とができる。 勿 ¾、 この結果は先に定めた仮定 （ ノ 一 ドコ ン 卜 ロ ーラ 4 1 とノ ー ドコ ン ト ロ ーラ 4 2 との 間における信号伝送に際 してェラーが発生、 すなわち ノ ー ドコ ン ト ロ ーラ 4 2でエラ一の発生を確認 ） と一 致する。 因みにこの実施例の場合、 上記ノ ー ドコ ン ト ロ ーラの数、 すなわちポー 卜 数 nに対 して 、 上記エラ 一ポー 卜 コ ー ドのコ ー ド長は
i og2 n [ ピ ッ 卜 ]
である。 例えば、 ポー 卜 数が Ί 0 0個 （ n = 1 0 0 ) の場合 に は 7 ピ ッ ト （ og9 1 0 0 / 6. 6 ) となる このよ う に 、 この実施例に よれば、 各ノ ー ドコ ン ト ロ ーラ間で時間遅れを待たせるこ とな く 信号 S O〜 S nを伝送する場合であ っ ても 、 メ イ ンコ ン 卜 ロ ーラ 3 0を含む全てのノ ー ドコ ン ト ロ ーラ に対 して有効にェ ラー通知を行なう こ とができ、 しかもメ イ ンコ ン ト 口 ーラ 3 0 ( マシンコ ン ト ロ ーラ 1 0 ) に対しては、 こ のエラーの発生箇所も周時に、 しかもよ り 少ない ピ ッ 卜数をも っ て高能率に知 ら しめるこ とができる。
なお、 上記の実施例においては、 エラーポー ト コ一 ド形成回路 4 3並びにその周辺の構成を第 7図に示 す如 く と したが、 他に例えば、 同第 7 図について
エラーコ ー ド付加回路 4 0 8 から出力されるエラ 一コ ー ド付加完了信号 （ 第 8図 （ f ) 参照 ） とェ ラーコ ー ド検出回路 4 0 4から出力されるエラー コ ー ド検出出力 （ 第 9 図 （ b ) 参照 ） と..の ¾理和 信号をフ リ ッ プフ ロ ッ プ - F F Ί のセッ 卜端子 Sに 加える。
とい っ た態様で変形した構成を採用するこ ともできる この場合、 エラーの発生を確認 したポー 卜 （ ノ ー ドコ ン 卜 ロ ーラ ） が自 ら 、 エラーポー 卜 コー ドの形成、 付 加を開始するよう になるこ とから、 例えば前述 した例 については、 ノー ドコ ン ト ロ ーラ 4 2 の出力信号 S 2 が、 第 9図 （ f ) に示されるよう なエラーポー ト コ一 ド 「 1 」 を有 した信号とな り 、 ノ ー ドコ ン ト ローラ 4 3 の出力信号 S 3が、 第 9図 （ g ) に示されるような エラーポー ト コー ド 「 0 1 」 を有 した信号とな り 、 以 下同様に各信号に付加されるエラーポー 卜 コ ー ドの 2 進加算内容が推移 したもの となる。 したがつ てこの場 合、 メ イ ンコ ン ト ロ ーラ 3 0 は、 これか ら逆算 して、 第 π 番目 のポー 卜 か ら出力されるエラーポー 卜 コ ー ド の 1 0 進数表現値だけ手前のポー 卜 を 「エラーの発生 を確認 したポー 卜 」 である旨認知するこ と となる。
ま た、 そもそも上記の実施例において示 したエラー ポー 卜 コ ー ド形成回路 4 3 の構成は一例にすぎず、 基本的に第 8 図および第 9 図に示 したよ う な、 ま たは 上記の態様でこれに準ずるよ う な信号プ ロ 卜 コルが実 現されるものであれば、 他のいかなる態様をも っ て同 回路 4 3 を構成 してもよいこ と は勿 ¾である。
更に はま た、 上記各実施例において示 したノ ー ドコ ン 卜 ロ ーラ 4 1 〜 4 n の構成 （ 第 1 図、 第 4 図、 第 7 図 ） 自体一例にすぎず、 それぞれその対応する信号伝 送プロ 卜 コルが実現されるものであれば、 他のいかな る態様をも っ て これら ノ ー ドコ ン ト ロ ーラ 4 Ί 〜 4 n を構成 してもよい。
例えば、 上記各実施例において は、 ス ト ッ プコ ー ド 検出回路 4 0 6 をデータ 変換回路 4 0 5 の後段に設け て 、 センサデータ が付加ま た はァ クチ ユ エータ 制御デ ータ が削除された信号列か らス 卜 ッ プコ一ドを検出す るよ う に したが、 上記データ変換回路 4 0 5 によるこ う したデータ付加ま た はデータ削除に際 しても前記デ ータ 列のデータ 列長が変わ らない場合 （ すなわちダミ 一データ 等の採用に よ っ てデータ 列長不変となる場合 〉 に は、 このス ト ッ プコ ー ド検出回路 4 0 6 を、 スタ ー 卜 コ ー ド検出回路 4 0 2やエラーチ ェ ッ ク回路 4 0 3 など と同様、 入力回路 4 0 1 の後段に設ける構成とす るこ ともできる。
また、 これらノ ー ドコ ン ト ロ ーラ 4 1 〜 4 nの各々 において管理対象となるセンサま たはァクチユエータ 2 1 〜 2 πは、 それぞれセンサまたはァクチユ エータ のいずれか Ί 個である必要はな く 、 これらの複数、 あ るいはこれらセンサ、 ァ クチユ エータ が混在されたも の、 であ っ てもよい。 これ ら管理対象端未の構成に応 じて、 各々そのデータ変換回路 4 0 5の構成が決定さ れるよう になる。
ところで、 上記の各実施例はいずれも、 メ イ ンコ ン 卜 ロ ーラ 3 0 とノ ー ドコ ン ト ロ ーラ 4 1 〜 4 π とが、 先の第 1 0図に示される態様で環状に直列接続される 直列制御装置にこの発明を適用 した場合のノ ー ドコ ン 卜 ローラ構成並びに信号信号伝送プロ 卜 コルについて 述べたものであるが、 これら各ノ ー ドコ ン ト ロ ーラが センサのみをその管理対象とする場合には、 メ イ ンコ ン 卜 ローラ 3 0を最終段と したいわゆるデジ一チ ェ一 ン と称される態様で直列接続される直列制御装置にも、 この発明は同様に適用するこ とができる。 すなわちこ の場合、 先頭に配されるノ ー ドコ ン ト ロ ーラ （ ノ ー ド コ ン 卜 ロ ーラ 4 1 ) に ¾ してのみ、 例えば第 1 1 図 ( b ) あるいは第 3図 （ b ) ( すなわち第 2図 （ a ) ) あるいは第 6図 （ b ) ( すなわち第 5図 （ a ) 〉 ある いは第 8 図 （ a ) に示される信号列の発生機能を付加 するよう にすればよい。 他は全て 、 前述周様のノ ー ド コ ン ト ロ ーラ構成並びに信号伝送プ ロ 卜 コルを採用す るこ とがでさる。 産 業 上 の 利 用 可 能 性 以上説明 したよう に 、 この発明によれば、
① データ リ ンク と してのデータ 伝送能率を低下す るこ とな く 、 必要とされる全てのノ ー ドコ ン ト 口 ーラ に対するエラー通知を的確に行なう こ とがで きる。 ，
② 上記①の理由 によ り 、 管理対象 となる各センサ ま た はァ クチ ユ エ一タ の誤通報ま た は誤動作につ いてもこれらを有効に防止するこ とができるよう になる。
各ノ ー ドコ ン ト ロ ーラ自体は、 何 ら ア ド レス等 を必要 と しないため、 全て共通化でき、 S産効果 も期待できる。
④ 上記③ と同様の理由によ り 、 センサま たはァ ク チ ユ エータ の追加、 削除、 あるいは入れ替え等に 際 しても、 信号伝送系に対する配慮は不要 とな り 機械の改造等も容易 となる。
等々 の多 く の優れた効果を得るこ とができる。

Claims

一 3 f¾ 一 請 求 の 範 囲
1 . 多数のセンサまたはァクチユエータ のデータ を 1 つのメ イ ンコ ン 卜 ロ ーラ との間で授受 してこれを集 中管理するにあた り 、 それぞれエラー発生の有無をチ ェ ッ クするために前記データ と ともに伝送されるエラ 一チ ェ ッ クコ ー ドを少な く とも具えた信号列の入力に 伴ないこのエラーチェ ッ ク コ ー ドの内容を検査 してェ ラー発生の有無を監視 しつつ前記各データの各対応す るセンサま たはァクチユ エータ との間での授受並びに 前記信号列の次ポー 卜 ぺの転送を行なう ノ一ドコ ン 卜 ロ ーラを、 前記多数のセンサま たはァクチユエータ の
1 乃至複数に各々対応して設けて 、 これらノ ー ドコ ン 卜 ロ ーラを前記メ イ ンコ ン ト ロ ーラに直列接続し .た直 列制卸装置において、
前記ノ ー ドコ ン ト ローラの各々 に、
前記エラーチ I ッ ク コ ー ドの検査によ っ てエラーの 発生が確認されたこ と、 および前記入力された信号列 にエラーの発生を通知するためのエラーコ ー ドが付加 されているこ と、 の論理和条件に基づいて前記次ポー 卜 へ転送する信号列に前記エラーコ ー ドを付加する手 段
を設けたこ とを特徴とする直列制御装置。
2 - 前記各ノ ー ドコ ン ト ローラ は、
前記メ イ ンコ ン 卜 ロ ーラ に前記エラーの発生を確認 したポー 卜 を識別せ しめるためのエラーポー 卜情報を 前記次ポー 卜 へ転送する信号列に更に付加する手段 を更に具える
請求の範囲第 1 項記載の直列制御装置。
3 . 前記エラーポー ト情報は、 前記エラーコ ー ドに 引き続き付加される 1 ピ ッ 卜 を単位 と した特定 ¾理の 信号であ り 、 前記エラーの発生を確認 した ポー 卜 か ら 各々 ノ ー ドコ ン ト ロ ーラを介する毎に 1 ピ ッ 卜 ずつ追 加付加さ る
請求の範囲第 2 項記載の直列制御装置。
4 . 前記エラーポー 卜 情報は、 前記エラーコ ー ドに 引き続き付加されるコ ー ドであ っ て 、 前記エラーの発 生を確認 したポー ト か ら各々 ノ ー ドコ ン ト ロ ーラを介 する毎に順次 「 1 」 ずつ 2 進加算される形式の論理構 造を有する
請求の範囲第 2 項記載の直列制御装置。
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