TWI832733B - 電荷泵電路 - Google Patents

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Abstract

一種電荷泵電路，用以輸出複數個增壓及分壓電壓，包括：複數個電荷泵階段、第一組輸出節點及電壓分壓電路。複數個電荷泵階段用以輸出增壓電壓，各電荷泵階段包括單元電荷泵電路；第一組輸出節點由中介輸出節點及共同輸出節點所組成，其中電荷泵階段係配置以供應在共同輸出節點之增壓電壓。電壓分壓電路包括單元電壓分壓電路及複數個電抗元件。單元電壓分壓電路用以對該增壓電壓進行分壓，並輸出複數個分壓電壓。複數個電抗元件耦接至第二組輸出節點中的一對，使得分壓電壓提供於第二組輸出節點的子集合。其中，中介輸出節點係耦接至第一電壓放電電路以對中介輸出節點上的電壓進行放電。第一電壓放電電路包括並聯連接並共享致能訊號線的複數個放電區塊，各放電區塊包括電晶體串，其包含一個或以上的串聯的NMOS電晶體。其中放電區塊之特定若干個係耦接至一個或以上的電源線。

Description

電荷泵電路
本申請要求於2018年4月9日提交的美國專利申請號62 / 655,074的優先權，該申請通過引用整體併入本文。
本發明總括來說涉及快閃記憶體，更具體地，涉及可以集成到系統單晶片(SoC)上的邏輯兼容嵌入式快閃記憶體。
物聯網(IoT)系統單晶片集成了各種建構組元，例如CPU、傳感器、SRAM和神經網路計算引擎，用於邊緣裝置(Edge Device)中的智能操作。邊緣裝置是與智能產品或服務互動並傳遞即時資料的端點裝置。通常，這種物聯網系統單晶片採用外部快閃記憶體以在斷電期間持續儲存數據以節省待機功耗。圖1示出了現有技術的系統單晶片架構，其中外部快閃記憶體170分離地(separately)連接到主矽晶片集成電路板110，其包含例如CPU 120、傳感器140和神經網路計算引擎150，並透過系統匯流排160彼此連接。由於外部接線電容，拖慢了外部快閃記憶體的存取速度，並且由於晶片110的引腳數量有限而限制了其平行存取速度。另外，外接式記憶體的存取存在安全性問題，尤其是對於隱私相關的神經網路參數。因此，需要具有成本效益且可以集成到系統單晶片中的主矽晶片上的邏輯兼容快閃記憶體。
非揮發性記憶體結合數據單元和參考單元。數據單元包括耦合結構和電晶體堆疊。電晶體堆疊電性耦合到耦合結構。數據單元可以儲存數據並輸出對應於數據的數據訊號。參考單元包括電晶體堆疊，其具有與數據單元的結構相同的結構並輸出參考訊號。列電路電性耦合到數據單元和第一參考單元，並被配置以利用參考訊號處理數據訊號。
在下列的描述中，出於解釋的目的，闡述了具體細節以便了解本案。然而，顯而易見的，本領域技術人員可以在沒有這些細節的情況下實踐本發明。本領域技術人員將認識到，下面描述的本案的實施例可以各種方式並使用各種手段來執行。本領域技術人員還將理解的是，其他的修改、應用和實施例都在其範圍內，本案可以提供實用性的其他領域也是如此。因此，下面描述的實施例是對本案的特定實施例的說明，並且旨在避免模糊本案。
說明書中提及的｢一個實施例｣或｢實施例｣意味著結合該實施例所描述的特定特徵、結構、特性或功能被包括在本案的至少一個實施例中。在說明書中各處出現的短語｢在一個實施例中｣、｢在實施例中｣等不一定都指同一實施例。
如上所述，在傳統的現有技術物聯網系統單晶片架構中，神經網路權重參數儲存在外部快閃記憶體晶片中。存取外部快閃記憶體會產生顯著的存取功耗及延遲，以及安全問題。
圖2A示出了根據本案的實施例的系統單晶片架構。如圖所示，邏輯兼容嵌入式快閃記憶體330通過系統匯流排360與諸如CPU 320、傳感器340和神經網路計算引擎351之類的其他電路板集成在單個矽晶片310中。｢邏輯兼容｣意味著與CPU中使用的邏輯和算術電路相比，可以在沒有額外處理的情況下製造快閃記憶體。因此，快閃記憶體可以很容易地集成到系統單晶片中。
在本案的實施例中，通過在系統單晶片自身中集成快閃記憶體，神經網路計算引擎可以消除由外部快閃記憶體存取所引起的能量耗散、經常性的等待時間和安全問題。實施例中的單邏輯晶片解決方案對於物聯網神經網路(Neural Network, NN)應用而言具有成本效益且具有吸引力的。嵌入式快閃記憶體通過晶片上的高速系統匯流排連接。與現有的晶片外記憶體存取系統不同，I / O寬度不受晶片的引腳數限制，且寬I / O和低延遲記憶體界面可用於嵌入式快閃記憶體與系統單晶片300中的其他區塊之間的溝通。因此，神經網路計算引擎可以比使用外部快閃記憶體更快地從嵌入式快閃記憶體存取數據。
圖2B繪示根據本發明的實施例的另一系統單晶片架構350。如圖所示，邏輯兼容嵌入式快閃記憶體336被集成到神經網路計算引擎355中。嵌入式快閃記憶體可以在引擎內存取而無需CPU干預，以進一步加速功率效能計算。此外，這些實施例中的邏輯兼容嵌入式快閃記憶體可以模擬神經網路突觸並執行神經網路計算的記憶體內計算(in-memory calculations)。
圖3中示出了根據本案的實施例的示例神經網路架構200。在圖3中，神經網路由多個神經元陣列層210、230、250、270和290以及突觸陣列層220、240、260和280組成。所示每個神經元陣列層具有多個透過突觸連接的神經元(例如神經元212和232)。在學習過程中訓練每個突觸的連接強度(重量參數)。經過訓練的參數儲存在快閃記憶體中以便以後執行。這種神經網路可以適度地調整大小並集成在單個晶片中。例如，可以使用具有低於五十萬個神經網路參數的中等密度神經網路的智能動態電壓頻率縮放方案來巧妙地調整物聯網系統單晶片的電源管理策略。其他中等密度神經網路應用包括智能物聯網邊緣裝置的CPU指令、臉部辨識、生物認證和觸發字檢測的智能排程。
在本案的實施例中，我們提出了一種使用可以集成到系統單晶片上且具有成本效益的邏輯兼容嵌入式快閃記憶體的系統。嵌入式快閃記憶體系統適用於中等密度神經網路應用。透過將邏輯兼容嵌入式快閃記憶體集成到系統單晶片中，中等密度的神經網路計算引擎可以消除外部快閃記憶體存取所發生的能量耗散、經常性的等待時間以及安全問題。在實施例中，邏輯兼容嵌入式快閃記憶體單元的感測電路可以實現高感測速度。用來管理無過度壓力的4倍VDD開關WL驅動器電路(over-stress free 4xVDD switching WL driver circuit)的實施例中的操作方法可以實現高速編程而沒有WL驅動器電路可靠性問題。利用實施例中的高電位產生器電路，可以在沒有電壓過驅動的情況下同時產生大約1倍VDD、2倍VDD、3倍VDD、以及4倍VDD的位準。所提出的VPP開關電路可以為4xVDD開關WL驅動器電路提供適當的電源位準，並為所提出的高電位產生器電路提供適當的階間電壓位準偏壓(biasing of inter-stage voltage levels)。
圖4示出了根據本案實施例的非揮發性記憶體(NVM)單元陣列400。如圖所示，NVM記憶單元460(下文中，｢記憶單元(cell unit)｣或｢單元(cell)｣之用語可互換使用)被排列成行和列。作為示例，圖4示出了排列成二維陣列的n×k個單元。每個單元以行及列來表示其位置。
陣列400具有電荷泵和串接電壓開關410(cascaded voltage switch 410)，串接電壓開關410向高電位開關420提供一個或多個電壓位準的功率。每個高電位開關(例如420a)通過字元線WL(例如430a)電性耦合到一單元行。字元線WL(例如430a)可以向行中的每個單元提供電訊號。每一單元行可以具有一個或多個高電位開關和對應的字元線。舉例來說，提供給單元行的訊號可以包括數據輸入訊號(根據實施例，可以對應於來自神經網路應用中的神經元的輸入值)、參考電壓訊號、編程/寫入電壓訊號、抹除訊號和其他到記憶單元的訊號，這取決於應用以及記憶單元的設計。舉例來說，高電位開關420a通過字元線430a電性耦合到行a的記憶單元(記憶單元460a-1到記憶單元460a-n)，而高電位開關420k通過字元線430k電性耦合到行k的記憶單元(記憶單元460k-1到記憶單元460k-n)。
每個單元(例如460a-1)由非揮發性記憶體組成並且可以儲存數值。在實施例中，單元可以儲存突觸的權重參數。每個單元具有表示一個或多個輸出訊號的輸出465。來自陣列400的列中的單元(例如460a-1到460k-1)的輸出訊號電性耦合到以BL 450表示的一個或多個位元線。舉例來說，位元線BL 450 -1電性耦合到來自列1中的單元(單元460a-1到460k-1)的每個輸出。 BL 450-n電性耦合到來自列n中的單元(單元460a-n到460k-n)的每個輸出。
位元線(例如BL 450-1)將來自單元列的輸出電性耦合到列電路(例如440-1)。列電路將來自其耦合位元線(例如BL 450-1)的輸入訊號轉換為列輸出(例如輸出 470-1)。舉例來說，列電路440-m提供來自列m的單元(460a-m和460b-m)的列輸出訊號470-m。同樣地，列電路440-n提供來自列n的單元(460a-n和460b-n)的列輸出訊號470-n。
在神經網路應用中，根據本案的實施例，位元線中的一個(例如BL 450-1)上的輸出訊號可以表示來自該列中的單元的輸出值的總和(例如從單元460a-1到單元460k-1)。舉例來說，來自每個單元的輸出訊號可以是電流訊號，並且位元線上的電流值可以是從該列的每個單元輸出的電流值的總和。
應當注意，在實施例中，可以加入不同的電路(圖4中未示出)以執行輔助功能，例如：(1)解碼特定單元的位置，選擇該單元所屬的行所對應的特定高電位開關420和字元線430，並選擇該單元所屬的特定列，(2)以驅動電路將輸入訊號驅動到適當的高電位開關及其單元行，以及(3)以電路進一步轉換輸出訊號470，以及其他輔助功能。
圖5示出了根據本案實施例的記憶單元560和列電路540的示意圖500。記憶單元560可以是圖4中的記憶單元460之一(例如460a-1)，而列電路540可以是圖4中的列電路之一(例如440-1)。如圖5所示，多個字元線向單元560提供輸入訊號。它們包括RWL(稱為讀取字元線或讀取線)、PWL(稱為編程字元線或編程線) 、WWL(寫入字元線或寫入線) 、 EWL(抹除字元線或抹除線) 、CSL(共源極線) 、RWLREF(參考讀取線) 、EWLREF(參考抹除線) 、CSLREF(參考共源極線)和WLREF(參考單元線)。單元輸出位元線565-1和565-2。列電路540接收位元線565-1和565-2訊號以產生輸出訊號570。
如圖所示，單元560包括數據單元510和參考單元520。位元線565-1電性耦合到數據單元510以作為數據單元510的輸出位元線。同樣的，位元線565-2電性耦合到參考單元520以作為參考單元520的輸出位元線。數據單元510電性耦合到RWL、PWL、WWL、EWL和CSL線。參考單元520耦合到RWLREF、EWLREF、CSLREF和WLREF線。
數據單元510包括耦合結構512和電晶體堆疊(也稱為｢NMOS串｣或｢串｣)514，其中耦合結構和電晶體堆疊透過浮動閘極節點FG連接。電晶體堆疊514由在CSL線和BL輸出線之間串聯設置的一個或多個電晶體組成。電晶體堆疊514中最上面的電晶體被定義為上部選擇電晶體，其閘極端子電性耦合到RWL，且其汲極端子電性耦合到BL。具有電性耦合到浮動閘極節點FG的閘極端子的電晶體是讀取電晶體。具有耦合到CSL的源極和耦合到EWL的閘極端子的最下面的電晶體是下部選擇電晶體。
耦合結構512包括耦合到PWL的耦合電晶體和耦合到WWL的寫入電晶體。浮動閘極節點FG可以儲存可以透過PWL和WWL由電訊號編程的單元的閾值電壓設置。
在電晶體堆疊514中，上部選擇電晶體可以作為BL的開關，而下部選擇電晶體可以作為CSL的開關。在實施例中，讀取電晶體的電導率由浮動閘極節點FG的閾值電壓設置來決定。如圖5所示，來自數據單元的BL上的輸出訊號是由到電晶體堆疊的上部選擇電晶體和下部選擇電晶體的RWL、EWL、CSL訊號以及讀取電晶體的電導率決定的電流訊號。
參考單元520包括電晶體堆疊524，其設置在CSLREF和BLREF輸出線之間。電晶體堆疊524具有與數據單元的電晶體堆疊514相同的結構。在上部選擇電晶體中，閘極端子耦合到RWLREF，汲極端子耦合到BLREF輸出線。在下部選擇電晶體中，閘極端子電性耦合到EWLREF，源極端子電性耦合到CSLREF。 RWLREF、EWLREF、CSLREF訊號具有與RWL、EWL、CSL訊號類似的訊號值和持續時間，使得數據單元和參考單元可以在類似的偏壓條件下操作。
在實施例中，如圖5所示，參考單元520不具有浮動閘極節點。在電晶體堆疊524的讀取電晶體中，參考單元中的讀取電晶體的閘極端子耦合到WLREF字元線。讀取電晶體的WLREF字元線的電壓位準耦合到參考單元520的電晶體堆疊524，並對應於數據單元中的浮動閘極的特定閾值電壓設置。參考單元520的電晶體堆疊524模仿數據單元510的電晶體堆疊514。 WLREF電壓作為浮動閘極的閾值電壓的參考值，並且相應地，BLREF(565-2)上的輸出電流訊號作為BL (565-1)上電流訊號的參考值。輸出位元線BL和BLREF耦合到列電路540，並且可以向列電路540提供電流訊號輸入。
列電路540包括位元線BL(565-1)以及BLREF(565-2)上的箝位電晶體585。位元線BL(565-1)以及BLREF(565-2)分別電性耦合到其對應的箝位電晶體585的源極端子。用於驅動箝位電晶體585的箝位訊號(CLAMP或CLAMP_REF)電性耦合到閘極端子。箝位電晶體的汲極端子電性耦合到轉換電路(例如電路592和594)，其中轉換電路將電流訊號轉換為電壓訊號。
轉換電路592將來自數據單元的數據訊號轉換為數據電壓訊號。轉換電路594將參考訊號轉換為參考電壓訊號。轉換電路592和594經由感測線SL和SLREF耦合到感測放大器SA。
電壓感測放大器具有數據訊號輸入548和參考訊號輸入549。承載來自數據單元的數據電壓訊號的感測線SL耦合到數據訊號輸入548，承載來自參考單元的參考電壓訊號的感測線SLREF耦合到參考訊號輸入549。
在這種設置下，電壓感測放大器SA通過其對應的感測線SL和SLREF接收與位元線BL和BLREF上的電流訊號對應的電壓訊號。感測放大器SA基於來自感測線SL和SLREF的訊號的比較來產生輸出訊號570。圖5中的輸出訊號570對應於圖4的輸出訊號470。
如圖5所示，作為示例，轉換電路592和594還包括負載電晶體接面545和負載電晶體547。位元線(例如BL或BLREF)、感測線(例如SL或SLREF)以及負載電晶體547的汲極端子耦合在負載電晶體接面處。負載電晶體547的源極端子與電壓源LVDD耦合。
負載電晶體將來自其對應的箝位位元線(BL或BLREF)的電流訊號轉換為透過對應的感測線(SL或SLREF)上承載送到感測放大器的電壓訊號。如圖5所示，所繪示的負載電晶體547是二極管連接的電晶體。也可以使用將位元線上的電流訊號轉換為感測線上的電壓訊號的其他元件。
WLREF電壓位準可以在製造之後或在運行時校準，並儲存在可編程暫存器中。可以根據用來設置數據單元中的浮動閘極閾值電壓的PWL和WWL電壓來調整WLREF電壓。可以進一步優化WLREF以最大化感測裕度，並最小化由於製造的變異所引起的誤差。為了最大化感測裕度，數據單元和參考單元分別在輸出電流相對於BL和BLREF電壓呈現線性變化的範圍內操作。
位元線(BL和BLREF)與感測線(SL和SLREF)之間的箝位電晶體585使得感測線電壓的大幅擺動與位元線電壓的小擺動成為可能。感測線的寄生電容遠小於位元線的寄生電容，因此，高速感測是可能的。
圖6示出了根據本案實施例包含記憶單元660以及列電路640的示意圖600。記憶單元660和列電路640可以分別是圖4中的記憶單元(例如460a-1)和列電路(例如440-1)。記憶單元660類似於圖5中描繪的記憶單元560，其不同之處在於具有附加的參考單元(例如630)。透過對輸出求平均，可以控制由於參考單元變異所引起的誤差，而且可以將更可靠的參考電壓訊號提供給列電路640的感測放大器SA。
如圖6所示，附加參考單元(例如630)並聯連接到參考單元620，參考單元620對應於圖5中的參考單元520。附加參考單元透過RWLREF、EWLREF、CSLREF和WLREF字元線接收與第一參考單元620相同的訊號。
圖6中的每個附加參考單元具有自己的BLREF輸出線(例如，BLREF2與參考單元630耦合)，以向列電路640提供輸入訊號。
如圖6所示，列電路640具有附加的箝位電晶體、負載電晶體以及與來自記憶單元660的每個附加位元線對應的感測線。如圖5所示，每個感測線和負載電晶體在負載電晶體接面處耦合到它們對應的位元線，且每個感測線承載從其對應位元線的電流訊號轉換的電壓訊號。對應於參考單元的感測線在感測線接面643處組合成單個參考感測線SLREF。感測線接面耦合到感測放大器SA的參考訊號輸入。SLREF上的電壓訊號承載了在感測線接面處組合的感測線的平均電壓。
圖7示出了根據本案實施例的記憶單元760的示意圖。單元760類似於單元660，不同之處在於參考單元還具有耦合結構(例如，722和732)，其中耦合結構包括浮動閘極(例如，FG1和FG2)以及電晶體堆疊。參考單元720和730不需要WLREF字元線，而是具有字元線PWLREF及WWLREF線以編程它們的浮動閘極(FG1和FG2)。記憶單元760中的參考單元的浮動閘極閾值電壓被編程以最小化由於單元的變異引起的誤差，並且，類似於在圖6的記憶單元660以及圖5的記憶單元560中優化WLREF電壓的方式，被設置在最大化感測裕度的電壓位準。
在實施例中，圖7描繪了具有兩個參考單元的記憶單元760。記憶單元760的變型設計可以是僅具有一個參考單元，就像圖5的記憶單元560。
如圖7示出了與圖6中的列電路640相同的列電路740。如果記憶單元760被修改為僅具有一個參考單元，則可以將列電路740修改為與圖5中的列電路540相同。
對於本領域普通技術人員顯而易見的是，圖5-7中描繪的參考單元和數據單元可以耦合到相同的高電位開關420。在這種配置中，相對應的字元線(例如，圖5中的RWL和RWLREF、EWL和EWLREF、CSL和CSLREF)可以是相同的線。
或者，圖5-7中的參考單元可以放置在不包括數據單元的單獨的記憶單元中。來自這些參考記憶單元的BLREF輸出訊號可以由僅具有數據單元的一個或多個記憶單元共享。可以滿足不同設計要求的參考單元和數據單元的其他配置對於本領域技術人員來說也是顯而易見的。
為了對圖5-7中的數據單元(510、610或710)進行編程(或者對圖7中的參考單元720或730進行編程)，將PWL和WWL字元線驅動至VDD電壓位準的約3至4倍。在這樣的高位準電壓下，電子被注入浮動閘極(例如FG、FG1或FG2)，以增加浮動閘極的閾值電壓。
為了抹除數據單元，WWL線被驅動到約3到4倍VDD。電子從浮動閘極射出。抹除字元線(EWL)和參考抹除字元線(EWLREF)可以被驅動到VDD以導通電晶體堆疊中的下部選擇電晶體(即512或524)，以耦合電晶體堆疊的讀取電晶體的源極端子到低位準電壓節點(即CSL和CSLREF)，以增強記憶體單元的耦合比(coupling ratio)以進行抹除操作。利用這種增強的偏壓條件，由於浮動閘極節點(FG)被耦合到低位準電壓節點，可以更有效地完成抹除操作。
在編程或抹除浮動閘極之後，在編程和抹除狀態之間具有足夠的裕度的狀況下，可以執行驗證讀取操作以確保正確設置閾值電壓。對於編程的單元，驗證讀取的電壓位準可以設置為2/3倍的 VDD，對於抹除的單元，則可以設置為0V。
對於PWL和WWL線，標準讀取電壓位準可以設置為1/3倍的VDD。該設置可以使感測裕度最大化，因為它是編程單元和抹除單元的驗證讀取電壓位準之間的中間電壓位準。驗證讀取和標準讀取電壓位準都可以在製造之後或在運行時校準，以最大化感測裕度並管理單元特性的變化。這些值可以儲存在可編程暫存器中。
可以在抹除操作之前對未編程的主單元進行編程以避免過度抹除(deep erase)。這可以簡單地透過在每次的抹除操作之前施加｢讀取操作｣、｢翻轉讀取數據｣和｢編程操作｣來實現。在高位準電壓模式期間執行驗證-讀取操作功能的能力允許這樣的序列快速完成，而不需要為了進行讀取操作而關閉電荷泵，然後再為了進行編程操作而打開電荷泵。為了快速初始化陣列狀態，透過同時激活陣列中的所有WWL(用於抹除)或所有PWL和WWL(用於編程)，可以將記憶體陣列中的所有單元一起驅動到抹除脈衝(erase pulse)或編程脈衝(program pulse)。
驅動PWL或WWL線的高電位開關(例如420a)可以提供編程和抹除操作所需的高位準電壓(3到4倍的VDD電壓位準)以及讀取電壓。圖8A-8C示出了根據本案實施例的4倍VDD開關800的示意圖。如圖所示，其示出了4倍VDD開關800提供標準讀取、編程/抹除和驗證讀取電壓輸出的操作方法。4倍VDD開關800可以作為圖4中的高電位開關(例如420a)。 4倍VDD開關800連接到電荷泵和串接電壓開關410，其藉由電源線VPS1到VPS4和VPP1到VPP3供電。
如圖8A-8C所示，4倍VDD開關800包括第一鎖存階段850、第二鎖存階段860、M節點驅動階段870和輸出驅動器階段880。輸入到4×VDD開關800的輸入訊號是耦合到第一鎖存階段850的 SWR1、耦合到第二鎖存階段860 的SWR2、耦合到第一鎖存階段850和第二鎖存階段860的致能訊號EN、以及耦合到輸出驅動器階段880的SRD訊號。來自OUT節點的輸出訊號則是作為圖4中的一單元行的字元線430，或者作為示例，作為圖5-7中的PWL字元線。
第一鎖存階段850包括電性耦合在VPS4和VPP3電源線之間的鎖存器。鎖存器耦合到輸出驅動器階段880的A節點。
第二鎖存階段還包括兩個鎖存器，其分別電性耦合到VPS3和VPP2線以及VPS2和VPP1線。 VPS3鎖存器耦合到M節點驅動器的B節點和輸出驅動器階段的C節點。 VPS2鎖存器耦合到M節點驅動器的D節點和輸出驅動器階段的E節點。
M節點驅動器870還包括B和D節點，並且耦合到VPP1、VPP2和VPS3供應線，以及耦合到OUT節點的M節點。 B節點由PMOS電晶體組成，D節點由NMOS電晶體組成。
輸出驅動器階段880還包括電晶體，其閘極耦合到A、C、E和F節點。閘極耦合到A和C節點的電晶體是PMOS電晶體，且PMOS電晶體串聯耦合在VPS4電源線和OUT節點之間。而OUT節點耦合到E和F節點。閘極耦合到E和F節點的電晶體是NMOS電晶體，且NMOS電晶體在OUT節點和地之間串聯耦合。來自第一鎖存階段的反相SWR1訊號在節點G處提供給輸出驅動器階段880。亦提供給輸出驅動器階段880輸入訊號SRD。
圖8A示出了當電荷泵斷電時4倍VDD開關800的示例性標準讀取操作。 VPS1-4設置為VDD，VPP1-4電源線設置為地(GND)。對於第一鎖存階段850，SWR1被設置為GND，對於第二鎖存階段860，輸入訊號SWR2被設置為VDD。SRD接收讀取訊號脈衝。三個鎖存器保持在合適的狀態以對輸出驅動器階段880驅動正確的偏壓。如圖8A所示，當SRD變為高位準電壓位準時，OUT透過驅動階段中的NMOS串充電到VRD(讀取電壓)電壓位準。當SRD變為低位準電壓位準時，OUT透過驅動階段中F節點的NMOS放電至GND。箭頭804描繪了在標準讀取操作期間在輸出驅動器階段中對OUT節點充電和放電的的軌跡。
VRD電壓位準被設計為遠低於VDD-VTHN(等於NMOS的閾值電壓)，使得OUT節點可以快速充電。透過設置可編程暫存器以最大化感測裕度並管理單元特性的變化，可以在製造後或運行時校準VRD電壓位準。
圖8B展示根據本發明的實施例4倍VDD開關800的示例性編程/抹除操作。輸出電壓被驅動到PWL和WWL線所需的4倍VDD，以編程儲存在圖5-7中所示的浮動閘極節點中的閾值電壓，這亦是WWL線所需的4×VDD電壓位準，以抹除浮動閘極節點。
在實施例中，VPS1至VPS4電源線被升壓至1倍VDD、2倍VDD、3倍VDD和4倍VDD的電壓位準。如圖所示，VPP1至VPP3電源線也升壓至1倍VDD、2倍VDD、3倍VDD的電壓位準。 EN輸入接收致能訊號，SWR1和SWR2接收輸入訊號。當SWR1和SWR2從GND上升到VDD時，節點A、B、D和F分別放電到3倍VDD、2倍VDD、VDD和GND。 E和C節點分別上拉至2倍VDD和3倍VDD。這將M拉至3倍VDD，將OUT拉至4倍VDD。當SWR1和SWR2發生相反的轉換時，發生相反的轉換且M和OUT被下拉至VDD和GND電壓位準。
箭頭806描繪了在輸出驅動器階段中將OUT節點充電到4倍VDD的軌跡，箭頭808描繪了在輸出驅動器階段中將OUT節點放電回GND的軌跡。這種狀況下，開關800產生了4倍VDD脈衝。而 4倍VDD脈衝滿足了用來編程和抹除浮動閘極節點的PWL和WWL字元線的需求。
當編程浮動閘極節點時，在編程/抹除操作之後，可以驗證電流閾值電壓是否已達到目標電壓位準。標準讀取操作是不可行的，因為它需要關閉電荷泵，而且，相較於執行讀取操作，標準讀取操作花了更長的時間將電荷泵和串接電壓開關410的電壓位準從拉高的電壓位準拉回到VDD和GND電壓位準。
圖8C展示根據本發明的實施例在4倍VDD開關800的OUT節點上獲得驗證-讀取電壓輸出的方法。在實施例中，即使當電荷泵和串接電壓開關410通電且VPS1-VPS4和VPP1-VPP3電源線上存在升壓電壓位準時，也可以獲得驗證讀取電壓輸出。
在實施例中，SWR1、SWR2和EN輸入被設置為GND。輸入讀訊號脈衝到SRD。儘管存在升壓電壓，但OUT節點的充電和放電僅透過與標準讀取相同的輸出驅動器階段的NMOS電晶體串而發生。在圖8C中，與圖8A中的箭頭804相同的箭頭804示出了在驗證讀取操作中使用了對OUT節點進行充電和放電的相同軌跡。
在實施例中，圖8C中所示的方法可用於執行驗證讀取操作，而無需關閉電荷泵和串接電壓開關410並等待電壓位準返回到標準讀取電壓。而且，由於電荷泵仍然接通，因此可以在驗證讀取操作之後立即執行進一步的編程或抹除。
根據本案的實施例，圖9A和9B示出了當操作圖8A-8C中所示的4倍VDD開關800在標準讀取和編程抹除模式之間轉換時的狀態示意圖和示例性方法。儘管4倍VDD開關800被設計成使得在圖8A所示的標準讀取操作期間或是圖8B所示的編程/抹除操作期間沒有一個電晶體遭受過壓力電壓(Over-stress Voltage)，除非仔細地對轉換時刻進行設計，否則當在標準讀取操作(當電荷泵斷電時)和編程/抹除操作(當電荷泵通電時)之間轉換時，是可能發生過壓力電壓的。以圖9B中描述的方法來防止轉換期間的過壓力電壓。
在實施例中，圖9A的狀態示意圖910、920、930和940描繪了M節點驅動器階段(圖8A中的870)的元件設置，以及驅動輸出驅動器階段的OUT節點的電晶體(圖8A中的880)。 M節點驅動器階段具有電源線VPS3和VPP1，以及在電源線VPS3和VPP1和M節點線之間串聯設置的一串電晶體PMOS以及NMOS。 電源線VPP2耦合到下部PMOS電晶體的閘極以及上部NMOS電晶體的閘極。M節點線的一端耦合到下部PMOS電晶體和上部NMOS電晶體之間的結(Junction)。 M節點線的另一端耦合到驅動OUT節點的電晶體的閘極。
在實施例中，驅動OUT節點的電晶體包括串聯耦合的PMOS電晶體和NMOS電晶體，且上述串聯結點間設置有一輸出線。 PMOS和NMOS電晶體的閘極端子皆耦合到M節點線的一端。輸出線耦合到PMOS電晶體和NMOS電晶體耦合的結點。字元線訊號(4倍VDD開關的最終輸出)則透過該輸出線傳輸。
在圖9A中，標準讀取狀態示意圖910繪示了根據本案的實施例用來進行圖8A中描繪的標準讀取操作的M節點驅動器階段和OUT節點的事前設置。在狀態示意圖910中，電荷泵斷電。因此，VPS3線設置為VDD電壓，VPP1線和VPP2線設置為接地(以GND表示)。輸入到第二鎖存階段860的SWR2被設置為VDD，並可以對鎖存器施加偏壓以將線VPP2的電壓(在這種情況下為地電壓GND)提供給M節點驅動器的上部PMOS電晶體的閘極端子，並且線VPP1的電壓(也是GND)輸入到下部NMOS電晶體的閘極端子。在實施例中，下部PMOS電晶體和上部NMOS電晶體的閘極端子直接耦合到VPP線以接收地電壓。因此，PMOS電晶體被設置為導通且NMOS電晶體被設置為截止。 M節點充電至VPS3電壓位準(VDD)。由於M節點上的VDD電壓，在OUT節點中，NMOS電晶體導通，PMOS電晶體截止。 OUT節點透過NMOS電晶體拉到地。
在實施例中，在電荷泵通電之後，VPP1電壓位準升高到大約VDD / 3電壓位準時，從狀態示意圖910轉換到狀態示意圖920。一旦電荷泵通電，VPP1和VPP2電壓就會從地電壓位準開始增加。
在圖9A中，狀態示意圖920描繪了根據本案的實施例處於第一轉換狀態的M節點驅動器階段和OUT節點的設置。在狀態示意圖920中，對於標準讀取操作，輸入到4倍VDD開關的輸入訊號SWR1、SWR2、EN和SRD保持如圖8A所示的設置，但是電荷泵正在通電。 SWR2輸入仍處於VDD位準，且鎖存器仍然以與狀態示意圖910相同的方式偏壓設置。因此，M節點驅動階段的PMOS和NMOS電晶體的閘極端子耦合到如狀態示意圖910所示相同的電源線。 PMOS電晶體導通，NMOS電晶體截止。與狀態示意圖910相比，電源線VPP1和VPP2上的電壓增加。
在實施例中，當線VPP1上的電壓位準達到VDD電壓的三分之一時(VDD / 3)，VPP2達到VDD電壓的三分之二(2×VDD / 3)且VPS3仍然處於VDD電壓。 M節點仍然是透過M節點驅動階段的PMOS電晶體串從VPS3充電至VDD電壓。 OUT節點仍然是透過其NMOS電晶體拉到地。在實施例中，當VPP1達到VDD / 3電壓時，如圖9A所示，可以啟動從狀態示意圖920到930(第二轉換狀態)的轉換。在沒有這種轉換的情況下，M節點可以通過M節點驅動階段的PMOS電晶體串從VPS3充電至大於VDD，因為VPS3幾乎超過VDD。
在實施例中，透過將SWR2訊號從VDD下拉到GND來啟動從狀態示意圖920到930的轉換。這改變了第二鎖存階段860中的鎖存器的偏壓條件，這改變了輸入到M節點驅動階段的電晶體的閘極端子的訊號。
在圖9A中，狀態示意圖930繪示了根據本案的實施例M節點驅動器階段和OUT節點在第二轉換狀態下的設置。在M節點驅動器階段中，上部PMOS電晶體的閘極端輸入從VPP2(2×VDD / 3)變為VPS3(VDD)。下部NMOS電晶體的閘極端輸入也從VPP1(VDD / 3) 變為VPS2(2×VDD / 3)。因此，PMOS電晶體被設置為截止，且NMOS電晶體被設置為導通。在這樣的狀況下，在第二轉換狀態示意圖930中，M節點透過NMOS電晶體串被下拉到VDD / 3電壓。
當電荷泵繼續通電且電源線上的電壓繼續增加時，發生了從狀態示意圖930到940的轉換。
根據本案的實施例，當因編程/抹除操作而對電荷泵完全供電時，M節點驅動器階段和OUT節點的設置繪示於狀態示意圖940。輸入到M節點驅動器階段的PMOS及NMOS電晶體串的閘極端子的訊號與狀態示意圖930中相同。VPP1和VPP2上的電壓位準分別達到VDD和2倍VDD。 VPS2也是2倍VDD，而VPS3是3倍VDD。 PMOS電晶體截止，NMOS電晶體導通。由狀態示意圖940(編程/抹除狀態)，4倍VDD開關準備好用於圖8B中所示的編程/抹除操作，或是圖8C中所示的驗證讀取操作。
當電荷泵由編程/抹除狀態940斷電時發生相反的轉換。當VPP1、VPP2、VPS2和VPS3線透過放電電路放電而降低電源線上的電壓位準時，轉換成狀態930。一旦VPP1電壓達到VDD / 3電壓，就可以通過將SWR2升高到VDD來安全地啟動轉換至狀態920，因為VPS3電壓位準被充分放電到約VDD電壓位準，這不會使驅動OUT節點的電晶體承受過度壓力。發生在電荷泵完全斷電時，從狀態920轉換到狀態910。
如果當VPP1電壓顯著地大於VDD / 3時開始從第一轉換狀態920轉換到第二轉換狀態930 (或相反地從第二轉換狀態930轉換到第一轉換狀態920)，則VPS3上的電壓可能更顯著地大於VDD。而後，由於轉換狀態920，M節點可以具有比VDD更高的電壓。這可能會使OUT節點的電晶體承受過度壓力。
圖9B示出了根據本案實施例的用於操作4倍VDD 開關800的說明性過程的流程圖950和960。流程圖遵循圖9A的狀態示意圖。流程圖950中，在步驟952中，電荷泵通電。在步驟954中，隨著VPP1至VPP4上的電壓開始升高，SWR2不變。在步驟956中，將VPP1電壓與VDD / 3進行比較。如果尚未達到VDD / 3，則流程保持在步驟954，將SWR2維持在VDD。如果VPP1等於或超過VDD / 3，則流程前進到步驟958，將SWR2拉到GND並轉換到狀態930。當電荷泵完全充電時，該流程到達步驟959。狀態轉換到狀態940，並且開關800準備好用於編程/抹除或驗證讀取操作。
流程圖960示出了相反的流程，流程960起始於步驟962。在步驟962中，電荷泵從狀態940斷電。在步驟964中，轉換為狀態930。在步驟966中，將VPP1電壓位準與VDD / 3進行比較。如果VPP1沒有降低到VDD / 3，則流程保持在步驟964，且保持在狀態930。如果VPP1下降到低於VDD / 3，則流程前進到步驟968，並且透過將SWR2升高到VDD而轉換到狀態920。當電荷泵完全放電時，該流程前進到步驟969，轉換到狀態910，且開關800準備好進行標準讀取操作。
圖10繪示了根據本案實施例的電荷泵和串接電壓開關1000的示意圖。電荷泵和串接電壓開關1000可以作為圖4中的電荷泵和串接電壓開關410。在實施例中，電荷泵1030在VPP1至VPP4線上提供輸出。當電荷泵1030斷電時，VPP1至VPP4輸出地電壓位準的電壓。當電荷泵通電時，VPP1至VPP4上的電壓分別上升至VDD、2倍VDD、3倍VDD和4倍VDD。 VPP1至VPP4線還向串接電壓開關1010提供輸入。
在實施例中，串接電壓開關1010還接收VDD電壓輸入訊號、致能訊號EN和參考電壓位準電壓訊號SREF。串接電壓開關1010提供輸出VPS1至VPS4。當電荷泵關閉，且VPP1至VPP4電壓處於地電壓位準時，VPS1至VPS4輸出VDD電壓訊號。當電荷泵通電時，串接電壓開關1010依次將VPS1與VPP1連接、VPS2與VPP2連接、VPS3與VPP3連接、VPS4與VPP4連接。在這樣的狀況下，VPS1到VPS4輸出的電壓變得與VPP1到VPP4的電壓相同。
在實施例中，當電荷泵斷電時，串接電壓開關依次將VPS1、VPS2、VPS3和VPS4輸出返回到VDD輸出。 VPS1至VPS3輸出被提供給VPP放電板1020和電荷泵階間放電板1040。VPP1至VPP4線上的高位準電壓可以透過VPP放電板1020安全地放電至地電壓位準。當高電位訊號(例如，VPP4上的4倍VDD)放電時，VPP放電板1020防止了其他元件上的過度壓力。
在實施例中，電荷泵階間放電板1040在電荷泵的階間耦合上放出高位準電壓。類似於VPP放電板1020，電荷泵1030內的高電位訊號可以安全地放電而不會使其他元件承受過度壓力。
圖11繪示了現有技術的電荷泵1130。通常，現有技術的電荷泵包括串聯連接的四階電荷泵、時序驅動器、泵浦時序產生器、電壓檢測器和一串串聯的四個去耦電容器1153- 1至1153-4。階段1電荷泵的輸入是地電壓位準電壓。每個後續階段接收來自前一階段的輸出作為輸入，且每階段電荷泵可以增加訊號的電壓。第4階段電荷泵輸出則耦合到VPP4輸出。時序產生器耦合到時序驅動器。時序驅動器為每個階段的電荷泵提供CLKA和CLKB訊號。
在圖11所示的現有技術電荷泵1130中，第一去耦電容器1153-1連接到地電壓。在每個去耦電容器(例如1153-1和1153-2)之間存在兩個接面。第一個接面連接到每個階間連接。因此，如圖11所示，來自階段1電荷泵的輸出連接到去耦電容器1153-1和1153-2之間的接面，階段2電荷泵的輸出連接到去耦電容器1153-2和1153-3之間的接面，階段3電荷泵的輸出連接到去耦電容器1153-3和1153-4之間的接面。 VPP1至VPP3輸出連接到每個去耦電容器1153-1至1153-4之間的另一個接面。在這樣的狀況下，來自階段1電荷泵的輸出與VPP1耦合，階段2電荷泵的輸出耦合VPP2，階段3電荷泵的輸出耦合VPP3，並且如前所述，最後階段4電荷泵的輸出耦合到VPP4。
在圖11中，耦合到VPP4輸出的最後第四級輸出被提供給電壓檢測器。電壓檢測器控制到時序產生器的致能訊號EN，並且可以接通/斷開泵浦時序產生器。
當電荷泵1130斷電時，VPP1至VPP4輸出電壓處於地電壓位準。當電荷泵通電時，每個階段的電荷泵都會提高前一階段電荷泵所輸出的電壓。
圖11所示的現有技術電荷泵存在了每階段電荷泵都具有效率損失的問題。因此，以上述的4階段方式，VPP4輸出不會達到4倍VDD位準。可以在重複階段連接的情況下添加額外階段的泵，但是要達到圖8B中的PWL和WWL字元線的編程/抹除操作中使用的4倍VDD電壓位準，將需要八個階段的泵和以及輸出VPP1至VPP8。功耗會很高，且電荷泵會在晶片上佔用更大的面積。
圖12示出了根據本案的實施例的電荷泵1230，其可作為電荷泵1030。電荷泵1230類似於現有技術的電荷泵1130，因為它具有電壓檢測器、時序產生器和時序驅動器、以及串接的多階段電荷泵。階段1電荷泵的輸入端接地，最後階段的電荷泵的輸出(例如，階段6的輸出)耦合到VPP4輸出。但是，與現有技術的電荷泵1130不同的是，VPP1至VPP4輸出不直接耦合到去耦電容器串上的階間輸出。
在實施例中，去耦電容器串1233-1到1233-4在去耦電容器1233-1處耦合到地電壓位準的電壓，並且在去耦電容器1233-4處耦合到VPP4輸出。電阻串1235-1到1235-4也在電阻1235-1處耦合到地，並且在電阻1235-4處耦合到VPP4輸出。因為每個電阻器1235-4到1235-1導致電壓下降，串聯連接的四個電阻器將地和VPP4之間的電壓分段。 VPP1耦合到電阻器1235-1和1235-2之間的電壓段，VPP2耦合到電阻器1235-2和1235-3之間的電壓段，VPP3耦合到電阻器1235-3和1235-4之間的電壓段。電阻器串的每個對應電壓段耦合到去耦電容器串的對應段(例如，電阻器1235-1和1235-2之間的段耦合到去耦電容器1233-1和1233-2之間的段)。
在電荷泵1230中，在根據本案的實施例中，VPP輸出的數量不依賴於泵的階間電壓。可以添加額外的泵級以在VPP4處獲得所需的輸出電壓。在實施例中，相較於現有技術的泵1130中的八個泵和VPP輸出階段，電荷泵1230可以6個泵階段來得到4倍VDD電壓輸出。
在實施例中，當電荷泵斷電時，電荷泵1230需要自己的放電板以將升高的階間電壓安全地放電回到地電壓位準。
圖13A和13B示出了根據本案實施例的串接電壓開關1300的示意圖。串接電壓開關1300代表示圖10中的串接電壓開關1010。 PMOS電晶體1310到1335以串接方式設置。電壓開關接收VDD訊號、EN訊號、SREF參考電壓訊號和來自電荷泵的VPP1至VPP4輸入，作為輸入。電壓開關1300的輸出則是電源線VPS1至VPS4。
EN訊號激活或去激活比較器1303，比較器1303在其激活時將VPP1訊號與SREF訊號進行比較。比較器1303的輸出耦合到VN和VNB開關，VN和VNB開關可以切換VPS1輸出耦合至VDD訊號或耦合至VPP1。當電荷泵上電時，VPS1斷開與VDD的耦合並改以耦合到VPS1。隨後，透過PMOS電晶體1310至1335的設置，VPS2、VPS3和VPS4也按順序從VDD切換到VPP2、VPP3和VPP4(並且也因此升高)。當電荷泵斷電時，VPS1斷開與VPP1的耦合並改以耦合到VDD。然後，PMOS電晶體1310至1335依次將VPS2，VPS3，VPS4返回到VDD。
圖13A示出了當電荷泵1230斷電(低位準電壓模式)時串接電壓開關1300的設置。在實施例中，當電荷泵關閉時，輸入到開關的VPP1到VPP4輸入處於地電壓位準且VPS1達到VDD。 對於PMOS電晶體1310、1320和1330，其閘極端子從VPP2、VPP3和VPP4接收地電壓訊號，而其源極端子依次從VPS1、VPS2和VPS3接收VDD訊號。閘極端子電壓較低，因此PMOS 1310、1320和1330導通。 PMOS電晶體1315、1325和1335在其源極接收接地訊號，在其閘極接收VDD訊號，而因此截止。 VPS1至VPS4電壓位準和VPP1至VPP4電壓位準處於圖8A中的標準讀取操作的電壓位準。
圖13B示出了根據本案實施例的當電荷泵通電(高電位模式)時的設置。在實施例中，當電荷泵通電且VPP1至VPP4輸入具有升高的電壓並且VPS1耦合到VPP1而不是VDD時。 PMOS電晶體1310、1320和1330中的每一個之閘極電壓皆高於其源極電壓而截止。另一方面，PMOS電晶體1315、1325和1335中的每一個之源極電壓皆高於其閘極電壓而導通。因此，VPS2、VPS3以及VPS4依序耦合至VPP2、VPP3和VPP4。VPS1至VPS4以及VPP1至VPP4的電壓位準上升至圖8A和8C中執行編程/抹除操作以及執行驗證讀取操作的電壓位準。
圖14A示出了根據本案實施例用於在低電位模式和高電位模式之間轉換串接電壓開關1300的操作方法的狀態圖。在實施例中，狀態1451對應於電荷泵關閉時的標準讀取模式。關閉比較器1303的EN訊號以節省功率。SREF電壓是VDD的三分之一(VDD / 3)。VPP1處於地電壓位準，VPS1設置為VDD。
當電荷泵通電時，轉換為狀態1453。在狀態1中，輸入EN訊號，且比較器1303比較VPP1電壓與SREF。由於電荷泵剛剛開啟，VPP1仍然可能小於SREF。 VPS1繼續接收VDD訊號。
當VPP1超過SREF時，轉換為狀態1457。一旦狀態轉換到狀態1457，EN訊號被關閉以節省電力。在狀態2中，VPS1切換到VPP1。 VPS2至VPS4也耦合到與其對應的VPP線。當VPP和VPS線被完全提高，可以執行編程/抹除操作。
當電荷泵斷電時，轉換為狀態1455。 EN訊號輸入被激活，且比較器1303比較VPP1和SREF電壓。由於電源剛剛關閉，VPP1沒有放電到低於SREF電壓位準，因此VPSn線仍然與VPPn線耦合。
當VPP1低於SREF時，轉換為狀態1451。 VPS1切換到VDD訊號，EN訊號關閉。
圖14B繪示了根據本發明的實施例用於操作串接電壓開關1300的說明性過程的流程圖1460和1470。流程圖14B遵循圖14B的狀態圖。在流程圖1460的步驟1462中，電荷泵通電且將EN訊號設置為ON。當電荷泵開始充電時，狀態從狀態1451轉換到狀態1453。在步驟1464中，VPS1與VDD源保持耦合。 VPP1至VPP4開始升高。在步驟1466中，將VPP1電壓與SREF(VDD / 3)進行比較。如果VPP1尚未達到SREF，則流程維持在步驟1464，持續耦合VPS1到VDD。開關保持在狀態1453。
如果VPP1等於或超過VDD / 3，則流程前進到步驟1468，將EN訊號設置為OFF並切換VPS1以耦合到VPP1。這將狀態轉換到狀態1457。該流程前進到步驟1469。當電荷泵完全充電時，開關1300準備好執行編程/抹除操作或驗證讀取操作。
流程圖1470示出了相反的過程，流程圖1470開始於步驟1472，電荷泵斷電且將EN訊號設置為ON。當電荷泵開始放電，從狀態1457轉換到狀態1455。在步驟1474中，VPS1持續耦合到VPP1。在步驟1476中，將VPP1電壓位準與SREF進行比較。如果VPP1尚未達到SREF，則流程保持在步驟1474，狀態保持在狀態1455。如果VPP1達到或低於SREF，則流程前進到步驟1478。EN訊號關閉且VPS1被切換到VDD，並且狀態轉換到狀態1451。當電荷泵完全放電，開關1300準備好進行標準讀取操作。
圖15A和15B示出了根據本案實施例VPP放電板1420的示意圖。 VPP放電板1420可以作為圖10的VPP放電板1020。放電板1420可以透過串接電壓開關1010耦合到VPS1至VPS4電源線。
圖15A繪示了根據本發明的實施例當電荷泵(例如電荷泵1230)關閉時VPP放電板1420的示意圖。在實施例中，線VPP1到VPP4上的高位準電壓透過NMOS電晶體串放電到地電壓位準。 這些NMOS電晶體的閘極端子耦合到REN(可讀取)以及VPS1到VPS3。當電荷泵關閉時，REN設置為VDD，最底部的NMOS電晶體導通。當電荷泵斷電時，VPS1至VPS3依序變為VDD。當NMOS電晶體的閘極端子設置為VDD時，以對應的順序激活NMOS電晶體。因此，高電位線可以安全地放電而不會引起電壓壓力。
圖15B展示根據本發明的實施例當電荷泵(例如電荷泵1230)接通時VPP放電板1420以及各閘極和源極端子的電壓的示意圖。當REN設置為GND且NMOS電晶體上的閘極電壓低於汲極電壓時，NMOS電晶體截止。
圖16A和16B繪示了根據本案的實施例當電荷泵1230斷電及通電時電荷泵階間放電板1440的示意圖。根據本案，設計NMOS堆疊的數量以在電荷泵通電時分割電荷泵的狀態間高位準電壓節點的高電壓位準(S12、S23、S34、S45、S56)。例如，透過使兩個NMOS電晶體串聯，大約以2分壓電壓位準S23和S34(分別為 4/3×VDD和2×LDD)來驅動每個NMOS電晶體。透過分別串聯三個和四個NMOS電晶體，大約以3和4分別分壓電壓位準S45和S56 (分別為 8 / 3xVDD和10 / 3xVDD)以驅動每個NMOS電晶體。為了避免接面擊穿，是以VPS2和VPS3訊號驅動其閘極的電晶體的主體連接到其閘極是以VPS1訊號驅動的電晶體的汲極端子。只要驅動每個電晶體的分壓電壓低於VDD，就可以最小化NMOS堆疊的數量以節省面積。 同樣將NMOS堆疊的閘極偏壓設置控制到圖15(A)和15(B)中所示的VPP放電板1420。
圖17繪示了根據本案的實施例圖10的示例性電路圖，其利用了圖12的電荷泵。圖17示出了在實施例中如何連接圖10中的元件。
儘管本發明易於進行各種修改和替換形式，但是其具體示例已在附圖中示出並在本文中詳細描述。然而，應該理解，本發明不限於所公開的特定形式，相對的，本發明將涵蓋落入所附申請專利範圍內的所有修改、等同物和替代物。
110：主矽晶片集成電路板 120、320：CPU 140、340：傳感器 150：神經網路計算引擎 160：系統匯流排 170：外部快閃記憶體 200：神經網路架構 210、230、250、270、290：神經元陣列層 212、232：神經元 220、240、260、280：突觸陣列層 310：矽晶片 330、336：邏輯兼容嵌入式快閃記憶體 350：系統單晶片架構 351：神經網路計算引擎 355：神經網路計算引擎 360：系統匯流排 400：非揮發性記憶體(NVM)單元陣列 410、1000：電荷泵和串接電壓開關 420a~420k：高電位開關 430a~430k：字元線 440-1~440-n、540、640、740：列電路 450-1~450-n、565-1、565-2：位元線 460a-1~460a-n、460k-1~460k-n、560、660、760：記憶單元 465：輸出 470-1~470-n、570：輸出訊號 500、600、910、920、930、940：示意圖 510、610、710：數據單元 512、722、732：耦合結構 514、524：電晶體堆疊 520、620、630、720、730：參考單元 545：負載電晶體接面 547：負載電晶體 548：數據訊號輸入 549：參考訊號輸入 570：輸出訊號 585：箝位電晶體 592、594：轉換電路 643：接面 800：4倍VDD開關 850：第一鎖存階段 860：第二鎖存階段 870：M節點驅動階段 880：輸出驅動器階段 1010、1300：串接電壓開關 1020、1420：VPP放電板 1030、1130、1230：電荷泵 1040：電荷泵階間放電板 1153-1~1153-4、1233-1~1233-4：去耦電容器 1235-1~1235-4：電阻 1303：比較器 1310~1335：PMOS電晶體 1440：電荷泵階間放電板 BL、CSLREF、BLREF、BLREF2：輸出線 CLKA、CLKB：訊號 CLAMP、CLAMP_REF：箝位訊號 EN：致能訊號 FG、FG1、FG2：浮動閘極節點 LVDD：電壓源 RWL：讀取線 PWL：編程線 WWL：寫入線 EWL：抹除線 CSL：共源極線 SL：感測線 RWLREF：參考讀取線 EWLREF：參考抹除線 CSLREF：參考共源極線 WLREF：參考單元線 SLREF：參考感測線 PWLREF、WWLREF：字元線 SA：電壓感測放大器 SWR1、SWR2、SRD：輸入訊號 VPS1-4、VPP1-4、REN：線 VN、VNB：開關 VRD：電壓位準 SREF：電壓訊號 S12、S23、S34、S45、S56：接面
將參考本發明的實施例，其示例可以繪示在所附圖式中。這些圖旨在說明而非限制。儘管本發明通常描述在這些實施方案的上下文中，但應理解，這些特定實施方案並不旨在限制本發明的範圍。
圖1繪示了現有技術的系統單晶片架構，其中外部快閃記憶體與主矽晶片分離。
圖2A繪示了根據本案的實施例的系統單晶片架構。
圖2B繪示了根據本案的實施例的另一個系統單晶片架構。
圖3繪示了根據本案實施例的由多個神經元陣列層和突觸陣列層組成的神經網路。
圖4繪示了根據本發明的實施例的快閃記憶體單元陣列的示意圖。
圖5繪示了根據本案實施例的具有參考單元的快閃記憶體單元的示意圖。
圖6繪示了根據本案實施例的具有參考單元的快閃記憶體單元的另一示意圖。
圖7繪示了根據本案實施例的具有參考單元的快閃記憶體單元的另一示意圖。
圖8A繪示了根據本案實施例使得用於快閃記憶體單元的高電位開關得以產生讀取電壓的示例性標準讀取操作。
圖8B繪示了根據本案實施例使得用於快閃記憶體單元的高電位開關得以產生編程/抹除電壓的示例性編程/抹除操作。
圖8C繪示了根據本案實施例之即使在施加編程/抹除電壓時使得用於快閃記憶體單元的高電位開關得以產生讀取電壓的驗證-讀取操作。
圖9A繪示了描繪根據本案的實施例高電位開關的設置的狀態轉換圖。
圖9B繪示了根據本案實施例用於轉換高電位開關設置的操作方法的流程圖。
圖10繪示了根據本發明的實施例用於產生快閃記憶體單元陣列的高位準電壓訊號的電荷泵和串接電壓開關的方塊圖。
圖11繪示了可以在圖10中使用的現有技術電荷泵的示意圖。
圖12繪示了根據本案的實施例可以在圖10中使用的電荷泵的示意圖。
圖13A和13B繪示了根據本案的實施例可以在圖10中使用的串接電壓開關的示意圖和示例性設置
圖14A繪示了根據本案的實施例的串接電壓開關的設置的狀態轉換圖。
圖14B繪示了根據本發明的實施例用於轉換串接電壓開關的設定的操作方法的流程圖。
圖15A和15B繪示了根據本案的實施例當電荷泵斷電和通電時VPP放電板的示意圖和示例性設置。
圖16A和16B繪示了根據本案的實施例當電荷泵斷電和通電時電荷泵階間放電板的示意圖和示例性設置。
圖17繪示了根據本案的實施例利用圖12的電荷泵的圖10的示例性電路圖。
1230:電荷泵
1233-1~1233-4:去耦電容器
1235-1~1235-4:電阻
CLKA、CLKB:訊號
EN:致能訊號
S12、S23、S34、S45、S56:接面
VPP1-4:線

Claims (13)

  1. 一種電荷泵電路，用以輸出複數個增壓及分壓電壓，該電荷泵電路包括： 複數個電荷泵階段，用以輸出一增壓電壓，各該複數個電荷泵階段包括一單元電荷泵電路； 一第一組輸出節點，係由複數個中介輸出節點及一共同輸出節點所組成，其中該複數個電荷泵階段係配置以供應在該共同輸出節點之該增壓電壓；以及 一電壓分壓電路，包括： 一個或以上之單元電壓分壓電路，用以對該增壓電壓進行分壓，並輸出複數個分壓電壓；以及 複數個電抗元件，耦接至一第二組輸出節點中的一對，使得該複數個分壓電壓提供於該第二組輸出節點的一子集合， 其中，該複數個中介輸出節點係耦接至一第一電壓放電電路以對該複數個中介輸出節點上的電壓進行放電；以及 其中該第一電壓放電電路包括複數個放電區塊，該複數個放電區塊係並聯連接並共享一致能訊號線，各該複數個放電區塊包括一電晶體串，該電晶體串包含一個或以上的串聯的NMOS電晶體，其中該複數個放電區塊之特定若干個係耦接至一個或以上的電源線。
  2. 如請求項1所述的電荷泵電路，其中該複數個電荷泵階段的數量係與該第二組輸出節點的數量不同。
  3. 如請求項1所述的電荷泵電路，進一步包含一時序控制電路，用以提供至少一時脈訊號予該複數個電荷泵階段，該時序控制電路包含： 一增壓電壓檢測器，配置以從該複數個電荷泵階段接收該增壓電壓，並於該增壓電壓低於給定之一參考電壓時產生一電壓提升致能訊號； 一時序產生器，用以根據該電壓提升致能訊號而產生一個或更多的時脈訊號；以及 一時序驅動器，配置以接收該時脈訊號並根據該時脈訊號提供複數個驅動訊號至該複數個電荷泵階段。
  4. 如請求項1所述的電荷泵電路，其中該共同輸出節點係配置以提供該增壓電壓予該電壓分壓電路。
  5. 如請求項1所述的電荷泵電路，其中該電晶體串中之該NMOS電晶體之數量係與連接到該電晶體串的該輸出節點之電壓大小相依，使得施加至各該電晶體上之該分壓電壓避免該電晶體承受過度壓力。
  6. 如請求項1所述的電荷泵電路，其中當具有兩個或以上的該NMOS電晶體耦接於該電晶體串中時，該些NMOS電晶體係以串聯方式電性耦接而位於一第一電晶體之一源極以及一第二電晶體之一汲極之間。
  7. 如請求項1所述的電荷泵電路， 其中各該第二組輸出節點係耦接至一第二電壓放電電路以對該第二組輸出節點上的電壓進行放電；以及 其中該第二電壓放電電路包括複數個放電區塊，該複數個放電區塊係並聯配置並共享一致能訊號線，各該複數個放電區塊包括一電晶體串，該電晶體串包括一個或以上串聯之NMOS電晶體，其中該複數個放電區塊中之特定若干個係連接至一個或以上的電源線。
  8. 如請求項7所述的電荷泵電路，其中該電晶體串中之該NMOS電晶體之數量係與連接到該電晶體串的該輸出節點之電壓大小相依，使得施加至各該電晶體上之該分壓電壓避免該電晶體承受過度壓力。
  9. 如請求項7所述的電荷泵電路，其中各該第二組輸出節點係耦接至一串接電壓開關電路，該串接電壓開關電路係具有對應之複數PMOS電晶體對。
  10. 如請求項9所述的電荷泵電路，其中該複數PMOS電晶體對係配置以從該第二組輸出節點接收該複數個增壓及分壓電壓，並耦接該等電源線之適當電壓位準。
  11. 如請求項10所述的電荷泵電路，其中該複數個第二組輸出節點及該等電源線係耦接至一高電壓開關電路，該高電壓開關電路包括： i)一第一鎖存階段，耦接至該電荷泵電路中之該第二組輸出節點中之特定一個以及該等電源線中的特定一個，用以產生一第一控制訊號來耦接至一輸出驅動階段； ii) 一第二鎖存階段，耦接至該第二組輸出節點中之特定若干個以及該等電源線中的特定若干個，用以產生一第二組控制訊號來耦接至一中介節點驅動階段，以及產生一第三組控制訊號來耦接至該輸出驅動階段； iii)該中介節點驅動階段，耦接至該第二組輸出節點中之特定若干個以及該等電源線中的特定一個，以產生一第四組控制訊號來耦接至該輸出驅動階段；以及 iv)該輸出驅動階段，耦接至該第二組輸出節點中之特定一個以及該等電源線中的特定若干個，用以遞送一切換電壓位準至一切換輸出節點。
  12. 如請求項11所述的電荷泵電路，其中該切換輸出節點，耦接至一裝置，係配置以(i)當該電荷泵電路開啟時於一高電位模式運作，以及(ii) 當該電荷泵電路關閉時於一低電位模式運作。
  13. 如請求項12所述的電荷泵電路，其中該裝置係一快閃記憶裝置，用至執行一高電位模式編程操作、一高電位模式抹除操作、一高電位模式驗證操作或一低電位模式讀取操作。
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