TWI825479B - 半導體結構及其製造方法 - Google Patents
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Abstract
提供一種半導體結構。該半導體結構包括一基板、一穿孔、一襯層、一阻障層、和一導體。穿孔貫穿基板。襯層形成在穿孔的側壁上。阻障層形成在襯層上。阻障層包括一導電性2D材料。導體填充穿孔的剩餘空間。
Description
本揭露是關於一種半導體結構及其製造方法。本揭露特別是關於一種包括矽穿孔結構的半導體結構及其製造方法。
在2.5D和3D積體中，矽穿孔(through silicon via,TSV)廣泛地用於信號和/或電力傳輸。典型地，傳輸的進行是藉由填充至穿孔中的導體，例如銅。然而，隨著信號頻率增加，傳輸效率可能會由於趨膚效應而明顯降低。當頻率增加時，電流穿過的導電區域減小，且電流將更集中在導體的表面。因此，導體的電阻增加，矽穿孔結構的傳輸效率惡化。
本揭露是針對一種適用於高頻傳輸的矽穿孔結構的提供。
根據一些實施例，提供一種半導體結構。該半導體結構包括一基板、一穿孔、一襯層、一阻障層、和一導體。穿孔貫穿基板。襯層形成在穿孔的側壁上。阻障層形成在襯層上。阻障層包括一導電性2D材料。導體填充穿孔的剩餘空間。
根據一些實施例，提供一種半導體結構的製造方法。該方法包括下列步驟。首先，形成一穿孔穿過一基板。接著，形成一襯層在穿孔的側壁上。使用一導電性2D材料形成一阻障層在襯層上。形成一導體在穿孔的剩餘空間中。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下：
100:半導體結構
110:基板
120:穿孔
130:襯層
140:阻障層
150:導體
152:互連元件
160:電子裝置
210:基板
212:電子裝置
220:穿孔
230:襯層
240:阻障層
250:導體
250a:晶種層
250b:導電材料
260:第二襯層
270:第二阻障層
280:第二導體
310:基板
312:電子裝置
320:穿孔
330:襯層
340:阻障層
350:導體
350a:晶種層
350b:導電材料
第1圖繪示根據實施例的一例示性半導體結構。
第2A-2I圖繪示根據實施例的一例示性半導體結構的製造方法。
第3A-3F圖繪示根據實施例的另一例示性半導體結構的製造方法。
以下將配合所附圖式對於各種不同的實施例進行更詳細的敘述。下述內容和所附圖式只是提供用於說明，並不意欲造成限制。為了清楚起見，元件可能並未依照實際比例繪示。此外，可能在一些圖式中省略一些元件和/或符號。可以預期的是，一實施例中的元件和特徵，能夠被有利地納入於另一實施例中，無須進一步的闡述。
請參照第1圖，其示出根據實施例的一例示性半導體結構。半導體結構100包括一基板110、一穿孔120、一襯層130、一阻障層140、和一導體150。穿孔120貫穿基板110。襯層130形
成在穿孔120的側壁上。阻障層140形成在襯層130上。阻障層140包括一導電性2D材料。導體150填充穿孔120的剩餘空間。
更具體來說，基板110可以具有包括矽的主體。除了主體之外，基板110可以更包含在其中或其上的一電子裝置160和其他元件(未示出)。在此將省略進一步的細節，以免模糊本揭露的重點。
雖然第1圖只示出一個穿孔120，但可以預期的是，穿過基板110的穿孔的數目能夠依照設計來決定，且在此所述的結構可以應用在該些穿孔中的一或更多個穿孔。
襯層130可以包括SiO2或任何其他適合的介電材料。如第1圖所示，襯層130可以更延伸至基板110的上表面和/或下表面。在此將省略進一步的細節，以免模糊本揭露的重點。
阻障層140包括一導電性2D材料。阻障層140可以完全由能夠防止導體150的金屬擴散至基板110的一導電性2D材料來形成。舉例來說，該導電性2D材料可以是石墨烯。令人驚訝的是，單層石墨烯可能展現出甚至比作為傳統的矽穿孔結構中阻障層典型使用的材料的TaN更好的阻障效果。再舉例來說，該導電性2D材料可以是過渡金屬二硫族化物，例如VSe2、PtTe2、VS2、PtSe2、或類似者。在一些實施例中，可以使用二或更多個所述材料。導電性2D材料的電阻係數等於或小於0.25Ω．μm。阻障層140的厚度可以對應調整。在一些實施例中，導電性2D材料是石墨烯，且阻障層140的厚度是0.35nm至50nm，例如0.4nm至50
nm。舉例來說，當石墨烯的厚度是大約0.35nm至大約10nm時，其電阻係數可以是大約0.02Ω．μm至大約0.25Ω．μm。值得注意的是，在這種尺度下，因為載子遷移率受限，石墨烯的導電性隨著厚度增加而減少。在一些實施例中，導電性2D材料是過渡金屬二硫族化物，且阻障層140的厚度是大約5nm至200nm，例如8nm至200nm。舉例來說，當PtSe2的厚度是8nm時，其電阻係數可以是大約625Ω．μm。當厚度進一步減少時，過渡金屬二硫族化物可能從半金屬轉變成半導體。這將造成導電性的明顯降低。如第1圖所示，阻障層140可以更延伸至基板110的上表面和/或下表面。
導體150可以包括銅或任何其他適合的材料。如第1圖所示，導體150可以更延伸至基板110的上表面和/或下表面。導體150可以形成一互連元件152，以提供電子裝置160與矽穿孔結構之間的電性耦接。在此將省略進一步的細節，以免模糊本揭露的重點。
在本揭露中，使用導電性2D材料形成的阻障層取代了傳統的矽穿孔結構的Ta或TaN阻障層。由於阻障層也是導電的，其能夠補償導體的趨膚效應所導致的不利條件。因此，矽穿孔結構的電阻降低，其適用於高頻傳輸。並且，隨著矽穿孔結構的尺寸縮小，阻障層所佔面積的比例增加，因此阻障層的影響變得更加關鍵。此外，由於2D材料具有較少甚至不具有懸鍵，導電
性2D材料能夠為導體提供部分彈性表面，電子表面散射將低於傳統的矽穿孔結構中的情況。這提供更高的傳輸效率。
現在敘述內容轉向根據實施例的半導體結構的製造方法。該方法包括下列步驟。首先，形成一穿孔穿過一基板。接著，形成一襯層在穿孔的側壁上。使用一導電性2D材料形成一阻障層在襯層上。形成一導體在穿孔的剩餘空間中。
請參照第2A-2I圖，其示出根據實施例的一例示性半導體結構的製造方法。盲孔製程(blind via process)應用在第2A-2I圖繪示的方法中，以形成矽穿孔結構。
在第2A圖所示的階段之前，一基板210可以已經被處理過，例如以止於第一層金屬或鎢栓的化學機械平坦化(CMP)製程的傳統互補式金氧半(CMOS)製程處理，但本揭露不受限於此。舉例來說，在第2A圖的階段之前，形成第2A圖所示的一電子裝置212在基板210中。
如第2A圖所示，形成一穿孔220穿過基板210。穿孔220可以藉由波希法(Bosch process)來製造，但本揭露不受限於此。
如第2B圖所示，形成一襯層230在穿孔220的側壁上。用於形成襯層230的材料可以是SiO2或任何其他適合的介電材料。襯層230可以藉由化學氣相沉積(chemical vapor deposition,CVD)製程來形成，但本揭露不受限於此。所形成的
襯層230可以更延伸至基板210的上表面。襯層230可以以共形的方式形成。
如第2C圖所示，使用一導電性2D材料形成一阻障層240在襯層230上。用於形成阻障層240的導電性2D材料可以具有等於或小於0.25Ω．μm的電阻係數。用於形成阻障層240的導電性2D材料可以包括石墨烯、VSe2、PtTe2、VS2、和PtSe2中的至少一者。在一些實施例中，用於形成阻障層240的導電性2D材料是石墨烯，且阻障層240形成為具有例如0.35nm至50nm的厚度。在一些實施例中，用於形成阻障層240的導電性2D材料是VSe2、PtTe2、VS2、或PtSe2，且阻障層240形成為具有例如5nm至200nm的厚度。阻障層240可以藉由CVD製程來形成，但本揭露不受限於此。所形成的阻障層240可以更延伸至基板210的上表面。阻障層240可以以共形的方式形成。
以第2D圖和第2E圖的製程形成一導體250在穿孔220的剩餘空間中。如第2D圖所示，可以形成一晶種層250a在阻障層240上。用於形成晶種層250a的材料可以是銅。晶種層250a可以藉由濺鍍製程來形成。晶種層250a可以以共形的方式形成。
接著，如第2E圖所示，提供一導電材料250b至晶種層250a上。導電材料250b可以是銅。導電材料250b可以藉由電鍍製程和CMP製程來提供。藉由這二個步驟，導體250形成。所形成的導體250可以更延伸至基板210的上表面，並形成通往電子裝置212的一互連元件。
如第2F圖所示，圖案化阻障層240和導體250。如此一來，能夠從導體250定義出前側的互連元件。阻障層240和導體250可以藉由蝕刻製程來圖案化。
如第2G圖所示，進行一背側研磨製程，以從基板210的背側暴露穿孔220。
如第2H圖所示，依序形成一第二襯層260、一第二阻障層270、和一第二導體280在基板210的下表面上。它們能夠類似於襯層230、阻障層240、和導體250的形成。
如第2I圖所示，圖案化第二阻障層270和第二導體280。如此一來，能夠從第二導體280定義出後側的互連元件。第二阻障層270和第二導體280可以藉由蝕刻製程來圖案化。在第2I圖所示的結構中，襯層230和第二襯層260的組合相當於第1圖的襯層130，阻障層240和第二阻障層270的組合相當於第1圖的阻障層140，導體250和第二導體280的組合相當於第1圖的導體150。
請參照第3A-3F圖，其示出根據實施例的另一例示性半導體結構的製造方法。通孔製程應用在第3A-3F圖繪示的方法中，以形成矽穿孔結構。
在第3A圖所示的階段之前，一基板310可以已經被處理過，例如以止於第一層金屬或鎢栓的CMP製程的傳統互補式金氧半CMOS製程處理但本揭露不受限於此。舉例來說，在第3A圖的階段之前，形成第3A圖所示的一電子裝置312在基板310中。
如第3A圖所示，形成一穿孔320穿過基板310。穿孔320可以藉由波希法(Bosch process)來製造，但本揭露不受限於此。
如第3B圖所示，進行一背側研磨製程，以從基板310的背側暴露穿孔320。
如第3C圖所示，形成一襯層330在穿孔320的側壁上。用於形成襯層330的材料可以是SiO2或任何其他適合的介電材料。襯層330可以藉由CVD製程來形成，但本揭露不受限於此。所形成的襯層330可以更延伸至基板310的上表面和/或下表面。襯層330可以以共形的方式形成。
如第3D圖所示，使用一導電性2D材料形成一阻障層340在襯層330上。用於形成阻障層340的導電性2D材料可以具有等於或小於0.25Ω．μm的電阻係數。用於形成阻障層340的導電性2D材料可以包括石墨烯、VSe2、PtTe2、VS2、和PtSe2中的至少一者。在一些實施例中，用於形成阻障層340的導電性2D材料是石墨烯，且阻障層340形成為具有例如0.35nm至50nm的厚度。在一些實施例中，用於形成阻障層340的導電性2D材料是VSe2、PtTe2、VS2、或PtSe2，且阻障層340形成為具有例如5nm至200nm的厚度。阻障層340可以藉由CVD製程來形成，但本揭露不受限於此。所形成的阻障層340可以更延伸至基板310的上表面和/或下表面。阻障層340可以以共形的方式形成。
以第3E圖和第3F圖的製程形成一導體350在穿孔320的剩餘空間中。如第3E圖所示，可以形成一晶種層350a在阻障層340上。用於形成晶種層350a的材料可以是銅。晶種層350a可以藉由濺鍍製程來形成。晶種層350a可以以共形的方式形成。
接著，如第3F圖所示，提供一導電材料350b至晶種層350a上。導電材料350b可以是銅。導電材料350b可以藉由電鍍製程和CMP製程來提供。如此一來，導體350形成。所形成的導體350可以更延伸至基板310的上表面和/或下表面，並形成通往電子裝置312的一互連元件。接著，圖案化阻障層340和導體350。如此一來，能夠從導體350定義出前側和/或後側的互連元件。阻障層340和導體350可以藉由蝕刻製程來圖案化。
雖然半導體結構的製造方法已經配合所附圖式說明如上，但可以預期的是，本揭露的方法能夠與任何TSV製程結合。舉例來說，本揭露的能夠應用在先穿孔(via first)製程、中穿孔(via middle)製程(例如第2A-2I圖的情況)、或後穿孔(via last)製程(例如第3A-3F圖的情況)。
綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100:半導體結構
110:基板
120:穿孔
130:襯層
140:阻障層
150:導體
152:互連元件
160:電子裝置
Claims (3)
- 一種半導體結構的製造方法，包括：形成一穿孔穿過一基板；形成一襯層在該穿孔的側壁上，其中該襯層包括SiO2；使用一導電性2D材料形成一阻障層在該襯層上，其中用於形成該阻障層的該導電性2D材料具有等於或小於0.25Ω．μm的電阻係數，該導電性2D材料是過渡金屬二硫族化物；以及形成一導體在該穿孔的剩餘空間中；其中在形成該導體的步驟之後，該製造方法更包括：圖案化該阻障層和該導體；進行一背側研磨製程，以從該基板的背側暴露該穿孔；依序形成一第二襯層、一第二阻障層、和一第二導體在該基板的下表面上；以及圖案化該第二阻障層和該第二導體。
- 如請求項1所述之半導體結構的製造方法，其中在形成該阻障層的步驟中，用於形成該阻障層的該導電性2D材料包括VSe2、PtTe2、VS2、和PtSe2中的至少一者。
- 如請求項1所述之半導體結構的製造方法，其中在形成該阻障層的步驟中，該阻障層形成為具有5nm至200nm的厚度。
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