TWI819146B - 自旋軌道扭矩式磁阻式隨機存取記憶體及其製造方法 - Google Patents

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Abstract

在此揭示的是一種改良的SOT-MRAM元件及其製造方法。一種記憶體元件包括第一結構，該第一結構包括磁穿隧接面堆疊和自旋軌道扭矩層。該自旋軌道扭矩層形成在該磁穿隧接面堆疊上。介電覆蓋層形成在該自旋軌道扭矩層上面。金屬層形成於該第一結構之頂部上。該金屬層環繞該自旋軌道扭矩層和該介電覆蓋層中的每一個。該金屬層與該自旋軌道扭矩層的側壁直接接觸。

Description

自旋軌道扭矩式磁阻式隨機存取記憶體及其製造方法
本案揭示內容的範例大致上是關於自旋軌道扭矩磁阻式隨機存取記憶體（SOT-MRAM）。
磁阻隨機存取記憶體（MRAM）使用磁記憶體元件儲存數據。MRAM可以採取各種形式，包括自旋轉移扭矩（STT）MRAM，其中透過使用磁穿隧接面（MTJ）堆疊而使用自旋極化電流，以反轉電子的自旋方向。該自旋極化電流是在相對於MTJ堆疊的平面內（in-plane）方向或垂直方向上施加到STT-MRAM元件。相較下，自旋軌道扭矩（SOT）MRAM藉由施加電流至鄰近MTJ堆疊的重金屬層（或自旋軌道扭矩（SOT）層），而引發電子的自旋方向切換。電流是在相對於MTJ堆疊的平面內方向施加到SOT層。SOT-MRAM元件的製造可能具有挑戰性，因為習知的SOT-MRAM結構會由於MTJ堆疊和SOT層之間的尺寸不匹配而具有較差的熱穩定性和電流損耗。
因此，在本技術中仍然需要更堅固的SOT-MRAM元件及其製造方法。
本案揭示內容的範例提供了改良的SOT-MRAM元件及其製造方法。在一個範例中，一種記憶體元件包括第一結構，該第一結構包括磁穿隧接面堆疊和自旋軌道扭矩層。該自旋軌道扭矩層形成在該磁穿隧接面堆疊上。介電覆蓋層形成於該自旋軌道扭矩層上麵。金屬層形成在該第一結構的頂部上。該金屬層環繞該自旋軌道扭矩層和該介電覆蓋層中的每一者。該金屬層與該自旋軌道扭矩層的側壁直接接觸。
另一範例中，一種記憶體元件包括磁穿隧接面堆疊，該磁穿隧接面堆疊具有第一中間層和第二中間層。自旋軌道扭矩層形成在該磁穿隧接面堆疊上。介電覆蓋層形成在該自旋軌道扭矩層上面。包覆層配置在該磁穿隧接面堆疊上並且與該磁穿隧接面堆疊直接接觸。金屬層形成於包覆層的頂部上，該金屬層環繞該自旋軌道扭矩層和該介電覆蓋層中的每一者。該金屬層與該自旋軌道扭矩層的側壁直接接觸。該第一中間層形成在基板上面並且與該基板接觸。該第二中間層形成在該自旋軌道扭矩層下方並且與該自旋軌道扭矩層接觸。
另一範例中，一種形成記憶體元件的方法包括：在第一結構上沉積包覆層。該第一結構包括磁穿隧接面堆疊。該第一結構包括形成在該磁穿隧接面堆疊上的自旋軌道扭矩層和形成在該自旋軌道扭矩層上面的介電覆蓋層。介電層沉積在該包覆層上。透過移除一部分的該介電層和一部分的該包覆層而在該介電層中形成溝槽。透過化學氣相沉積（CVD）或物理氣相沉積（PVD）中的至少一者在該溝槽中沉積金屬層。該金屬層沉積在該介電層的頂部上。該金屬層環繞該自旋軌道扭矩層和該介電覆蓋層。該金屬層與該自旋軌道扭矩層的側壁直接接觸。
本案揭示內容的範例大致上包括底部釘扎的自旋軌道扭矩式磁阻式隨機存取記憶體（SOT-MRAM）及其製造方法。頂部釘扎的SOT-MRAM元件在製造操作（例如退火）期間可能具有不佳的熱穩定性，這可能會負面地衝擊SOT-MRAM元件的磁性質和電性質。另外，由於MTJ堆疊和SOT層之間的寬度差，頂部釘扎的SOT-MRAM元件會遭受電流損失，這會降低SOT-MRAM元件的切換效率。此外，頂部釘扎結構使用SOT層作為蝕刻停止層，這可能會負面地衝擊SOT層的品質。製造底部釘扎的SOT-MRAM的習知方法可能具有挑戰性，舉例而言，這是因為可能會在磁穿隧接面（MTJ）堆疊的自由層中發生缺陷所致。在自由層中能夠發生缺陷是例如因為該自由層在沉積SOT層之前於MTJ堆疊的圖案化製程期間暴露至周圍空氣。該自由層中的缺陷會在自由層上的後續層（包括自旋軌道扭矩（SOT）層）的沉積時造成挑戰。因此，自由層中的缺陷可能會對SOT-MRAM元件的效能產生負面衝擊。
使用本文討論的系統和方法，透過在不破壞真空的情況下原位沉積MTJ堆疊和SOT層以形成MTJ堆疊和SOT層之間的高品質界面，而製造底部釘扎的SOT-MRAM元件。MTJ堆疊和SOT層能在單一處理腔室中或在包括複數個處理腔室的整合工具中形成。在整合工具的處理腔室之間移送的基板保持在真空下。SOT層和MTJ堆疊之間的高品質界面可促進強大的釘扎各向異性場（Hk）和多達450ºC等級的高溫下的高熱穩定性。本文製造的底部釘扎的SOT-MRAM結構將金屬線電耦合到SOT層的兩側或更多側，以透過該SOT層傳送電流，而不會有可能導致電流損耗的金屬線接觸SOT層頂部的情況。
圖1是根據本案揭示內容的範例製造的底部釘扎的自旋軌道扭矩MRAM（SOT-MRAM）元件100的剖面圖。圖1中的SOT-MRAM元件100包括形成在金屬接觸件102上的MTJ堆疊110，並且諸如氧化物層104的介電層形成為環繞該金屬接觸件102。MTJ堆疊110包括形成在金屬接觸件102上的釘扎層112，該釘扎層112也接觸參考層114。能夠將釘扎層112形成為單層或複數個中間層，並且能夠由諸如鈷（Co）之類的材料形成在單一種晶層（在此未示出）或複數個種晶層上形成該釘扎層112。在釘扎層112的其他範例中，能夠單獨使用鉑（Pt）或與其他材料結合使用鉑（Pt）。參考層114形成在穿隧阻擋層116下方。能夠將穿隧阻擋層116形成為單層或形成為複數個中間層，並且能夠由一或多種氧化物（例如氧化鎂（MgO））形成該穿隧阻擋層116。能夠將參考層114形成為單層或複數個中間層。該參考層114能夠包括CoFe、CoFeB、FeB、Ta、Mo、釕（Ru）或上述材料之組合的一或多者。MTJ堆疊110進一步包括最外層，其為與SOT層124和穿隧阻擋層116直接接觸的自由層118。能夠將該自由層118可以形成為單層或複數個中間層。該自由層118能夠形成為包括CoFeB及/或其他磁性材料。取決於範例，自由層118、穿隧阻擋層116、參考層114和釘扎層112中的每一者可以是單層或能夠包括中間層。在MTJ堆疊110的一些範例中，能夠在釘扎層112和自由層118之間包括額外的層。該參考層114、穿隧阻擋層116和自由層118設置成使得：當參考層114與自由層118的電子自旋極化的方向平行對齊時，通過該穿隧阻擋層116的電流很高，而造成MTJ堆疊110的低電阻狀態。當參考層114和自由層118的極化方向為反平行時，MTJ堆疊110的電阻變大(增加)。SOT層124沉積在MTJ堆疊110的頂部上，並且介電覆蓋層122沉積在SOT層124上。SOT層124能夠由鎢(W)、鉭(Ta)、鉑(Pt)、或上述材料之組合或上述材料之合金形成。取決於範例，SOT層124的厚度130能夠為約3mm厚至約10mm厚。MTJ堆疊110和SOT層124是以下文討論的在真空下執行的一系列操作形成。介電覆蓋層122能夠由氧化物、氮化物、或氧化物與氮化物之組合形成，並且取決於應用，能夠在厚度上變化。在各種範例中，當形成SOT層124時，能夠原位形成介電覆蓋層122。在另一範例中，能夠在與用於形成SOT層124的處理腔室不同的處理腔室中(異位)形成介電覆蓋層122。部分藉由蝕刻包括MTJ堆疊110、SOT層124和介電覆蓋層122的目標堆疊，而形成圖1中的結構。
進一步，在SOT-MRAM元件100中，包覆層106繞著MTJ堆疊110且沿氧化層104在周圍延伸。包覆層106能夠由一或多種介電材料形成，該介電材料諸如SiN、SiCN、SiON、Al2 O3 或其他材料。形成包覆層106以覆蓋MTJ堆疊110的側壁110A、SOT層124的側壁126、和介電覆蓋層122。該包覆層106進一步沿著介電覆蓋層122的頂表面128及該介電覆蓋層122的側壁132延伸。在一範例中，包覆層106沿著SOT層124的側壁126延伸一距離，該距離是SOT層124的厚度130的約1%到約60%。該包覆層106沿著SOT層124的側壁126的一部分延伸，以保護自由層118免受圖案化製程影響。包覆層106進一步用於將金屬接觸件102與介電填充層108分開。
介電填充層108形成為包圍包覆層106。能夠將該介電填充層108形成為厚度為約10nm至約100nm的一或多種氧化物及/或氮化物。在一個範例中，介電填充層108是由二氧化矽（SiO2 ）形成。金屬層120環繞介電覆蓋層122和SOT層124。金屬層120能夠由銅（Cu）、W、Ta、氮化鉭（TaN）、鈦（Ti）、氮化鈦（TiN）、或上述材料之組合形成。金屬層120能指一金屬線或多條金屬線，因為該金屬層120電耦接SOT層124並且用於透過SOT層124傳送電流。在一個範例中，金屬層120不接觸SOT層124的頂表面134，而防止了元件操作期間的電流損耗。在各種範例中，取決於包括SOT層124的頂視圖的剖面幾何形狀的因子，金屬層120能夠沿著SOT層124的側壁126接觸兩個或更多個區域。在一個範例中，金屬層120接觸SOT層124的少於全部的側壁126。
圖2A至圖2D說明根據本案揭示內容的範例製造的SOT-MRAM元件的範例的俯視圖。雖然在圖2A至圖2C中所示的俯視圖是顯示為類似正方形的多邊形，但考量在其他範例中，包括SOT層124的俯視圖的剖面幾何形狀能夠是圓形（如圖2D所示）、橢圓形、三角形、或能夠以各種方式與金屬層120對齊的其他形狀或多種形狀之組合。在無介電覆蓋層122的情況下說明圖2A至圖2D之各者，該介電覆蓋層122是形成於圖1中所示的SOT層124的頂部上。相反地，圖2A-2D用於說明SOT層124相對於金屬層120和介電填充層108的位置。在習知上，若SOT層124與金屬層120不對齊，則可能發生電流損耗。然而，在本文討論的SOT-MRAM元件的範例中，至少因為金屬層120如何電耦接SOT層124的側壁126的兩個或更多個部分，所以不對齊不會有類似的效果。
圖2A顯示根據本案揭示內容的範例製造的示範SOT-MRAM元件，該SOT-MRAM元件具有沿與金屬層120共用的中心軸線202對齊的SOT層124。取決於範例，金屬層120能夠與SOT層124的兩個平行的側壁部分126A和126B或126C和126D直接接觸。在圖2A中，第三側壁部分126C和第四側壁部分126D與金屬層120的側面（120A、120B）對準。與其中SOT層124的側壁並未與金屬層120對齊的習知元件呈對比，在圖2A中的金屬層120與SOT層124的兩個側壁（126C、126D）對齊。圖1中顯示SOT層124的側壁126，且於圖2A中將該SOT層124之側壁126進一步顯示為第一側壁部分126A、第二側壁部分126B、第三側壁部分126C、和第四側壁部分126D。第一側壁部分126A與第二側壁部分126B相對並且平行。第三側壁部分126C與第四側壁部分126D相對並且平行。
圖2B顯示類似圖2A但與圖2A呈對比的結構。在圖2B中的SOT層124從中心軸線202偏移，並且諸如第四側壁部分126D的至少一個側壁部分能夠與介電填充層108直接接觸。圖2C顯示類似於圖2A與圖2B的結構，然而，與圖2A及圖2B呈對比，SOT層124進一步從中心軸線202偏移（未對齊），使得SOT層124的一部分沿著第四側壁部分126D懸於金屬層120之上。圖2D顯示類似於圖2A的結構，具有由側壁126界定的圓形剖面形狀。在此範例中，金屬層120能夠與所有側壁126接觸或與少於全部的側壁126接觸，例如，為10％-90%的側壁126的周長。
在圖2A至圖2D的任何範例中，SOT-MRAM元件經由由金屬層120形成的金屬線（電耦接SOT層124）透過SOT層124傳輸電流。如下文所討論，金屬層120並未配置於SOT層124上，而減少電流損耗並且增加SOT-MRAM元件的切換效率。
一些範例中，如下文於圖3和圖4A至圖4F顯示及討論，第三側壁部分126C和第四側壁部分126D接觸介電填充層108。其他範例中，如下文於圖5和圖6A至圖6H中顯示及討論，第三側壁部分126C和第四側壁部分126D不接觸介電填充層108。其他範例中，如圖5和圖6A至圖6H中顯示及討論，金屬層120能夠與SOT層124的所有側壁部分126A、126B、126C、126D直接接觸。
能夠以各種方式製造本文討論的底部釘扎的SOT-MRAM元件。下文討論示範方法和由這些方法所得的結構。能夠組合及利用下文方法的各種要素以形成本文討論的SOT-MRAM結構。取決於範例，用於形成電耦接SOT層124的金屬線的金屬層120能夠設置成接觸SOT層124的兩個或更多個側壁部分。圖3至圖6H討論了用於製造底部釘扎的SOT-MRAM結構各種製造操作和子操作，以及由此所得的結構。考量能夠組合本文討論的方法的要素，以形成具有高品質MTJ堆疊/SOT層界面及商業上可行的磁性質和電性質的SOT-MRAM元件。
圖3是根據本案揭示內容範例的用於SOT-MRAM的製造方法300的流程圖。圖4A至圖4F說明由製造方法300之操作所得到的結構。下文一起討論圖3和圖4A至圖4F，並且圖3和圖4A至圖4F是針對形成圖1的SOT-MRAM元件。因此，在下文中針對圖3及圖4討論在圖1中參考的層。於製造方法300中，在操作302和304，圖4A中的結構是在複數個子操作中形成，該複數個子操作包括形成目標堆疊及圖案化目標堆疊。
在操作302，形成目標堆疊，該目標堆疊包括在金屬接觸件102上形成的MTJ堆疊110、在MTJ堆疊110上面形成的SOT層124、及在SOT層上面形成的介電覆蓋層122。能夠在一系列物理氣相沉積（PVD）濺射子操作中於操作302形成MTJ堆疊110，且在形成該等層之間不破真空。因此，在保持在真空壓力下的處理腔室中形成釘扎層112、參考層114、穿隧阻擋層116、和自由層118之各者。一或多個濺射靶材能夠用於PVD濺射操作中，以形成釘扎層112（例如，由Co和/或Pt形成）並且由CoFe、CoFeB、釕（Ru）、或上述材料之組合形成參考層114。此外，在操作302的子操作中，穿隧阻擋層116是透過由氧化鎂（MgO）進行的PVD濺射或由鎂（Mg）進行的PVD濺射且隨後進行氧化而形成，並且自由層118是藉由濺射一或多個靶材形成CoFeB層而形成。
進一步在操作302的子操作中，透過PVD濺射將SOT層124沉積在MTJ堆疊110上。如上文所討論，SOT層124由鎢（W）、鉭（Ta）、鉑（Pt）、或上述材料之組合或上述材料之合金形成達到3mm至10mm的厚度。在一或多個處理腔室中維持真空壓力，該一或多個處理腔室用於在形成MTJ堆疊110的最外層（自由層118）與形成SOT層124之間形成該MTJ堆疊110。在MTJ堆疊110的該等層和SOT層124的製造之間維持真空促進在該MTJ堆疊的該等層之間以及該自由層118和該SOT層124之間形成高品質界面。在真空下於自由層118和SOT層124之間形成的高品質界面造成改善的SOT-MRAM元件的效能。
進一步，在操作302，能夠在操作302使用PVD、CVD或其他方法或上述方法之組合原位或異位地（破真空或不破真空）形成介電覆蓋層122。在一個範例中，不破真空地在SOT層124上形成介電覆蓋層122。在另一範例中，將該介電覆蓋層122異位形成在SOT層124上，其中在該SOT層124形成之後破真空，且對形成介電覆蓋層122而言可或可不重新建立真空。進一步，操作302的子操作能夠包括在介電覆蓋層122（在此未示出）上沉積一或多個視情況任選的硬遮罩層，該等硬遮罩層能夠用於在操作304進行圖案化。在操作302的子操作中形成的目標堆疊在操作304進行圖案化（蝕刻），而形成複數個結構，在圖4A中顯示其中一個結構。由目標堆疊形成的每一結構包括MTJ堆疊110、SOT層124、和介電覆蓋層122。每一結構與金屬接觸件102接觸。如上文於圖2A至圖2C所示，在操作302期間由目標堆疊形成的每一結構能夠具有下述的俯視剖面：多邊形（包括矩形或正方形）、圓形、橢圓形、三角形或上述形狀之組合。
在操作306，在圖4A的圖案化結構周圍形成包覆層106，以包覆MTJ堆疊110、SOT層124和介電覆蓋層122，而形成圖4B所示的結構。能夠在步驟306使用CVD、原子層沉積（ALD）、或PVD形成包覆層106。包覆層106在製造期間例如藉由防止MTJ堆疊氧化而保護MTJ堆疊110。包覆層106能夠由SiN、SiCN、SiON、Al2O3、或其他材料或是上述材料之組合形成達各種厚度，例如從5nm至30nm。
在操作308，將介電填充層108沉積在包覆層106上並且將該介電填充層108平坦化。能在操作308使用CVD沉積介電填充層108。在操作308的平坦化期間，能夠使用化學機械研磨(CMP)移除介電填充層108的一部分，以形成介電填充層108的頂部404，該頂部404與包覆層106之頂部402實質上共平面，如圖3C所示。
在操作310處，執行SOT金屬線微影術以形成多個金屬線，該等金屬線電耦接SOT層124以將電流傳送通過SOT層124。操作310包括子操作312-316。在子操作312，將光阻劑配置在圖4C之結構的頂部上，且接著圖案化該光阻劑。在操作314，使用在子操作312形成且圖案化的光阻劑蝕刻凹部。在操作314的蝕刻是選擇性蝕刻操作，該選擇性蝕刻操作移除介電填充層108和包覆層106，但不會等量地蝕刻介電覆蓋層122。在操作314的蝕刻期間，移除介電填充層108的一部分和包覆層106的一部分，而形成溝槽410。溝槽410的形成暴露SOT層124的四個側壁126的全部或一部分。圖4D顯示由操作314所得到的結構。圖4F顯示圖4D的結構的透視圖，其說明穿過介電填充層108形成的溝槽410。尤其，圖4D顯示其中介電填充層108的一部分和包覆層106的一部分已被移除的結構。溝 槽410的形成暴露了介電覆蓋層122的頂部以及SOT層124的側壁126的兩個或更多部分。如上文所討論，包覆層106可能不會從SOT層124的側壁126完全移除。在操作314的蝕刻期間，留在SOT層124的側壁126上的包覆層106的部分保護下面的自由層118。在一個範例中，在操作314，能夠暴露SOT層124的側壁126的約10%至約90%的高度。
在操作316中，將金屬層120沉積在操作314中形成的溝槽410中，以形成電耦接SOT層124的側壁126的金屬線。在操作316，能夠透過CVD或PVD沉積金屬層120。進一步，在操作318中，能夠藉由CMP將金屬層120平坦化，以移除一部分，使得介電覆蓋層122的頂表面406與金屬層120的頂表面408共平面，如圖4E所示。在操作320，能夠在SOT-MRAM元件上執行進一步的操作，包括退火操作。將圖4F所示的結構製造成承受400℃等級的溫度下的進一步處理，同時維持商業上可行的電性質和磁性質。
本文討論的SOT-MRAM元件能夠以如圖3和圖4A至圖4F中所示和討論的那樣形成，其中形成溝槽並且用金屬材料填充該溝槽，而形成電耦接SOT層的金屬線。在其他範例中，如下文在圖5及圖6A至圖6H中所示及討論，凹部能夠形成在介電填充層中(而不是溝槽)，從而暴露出SOT層的額外的表面積，以耦接由金屬層形成的金屬線。
圖5是根據本案揭示內容的範例的用於SOT-MRAM元件的製造方法500的流程圖。圖6A至圖6G說明由製造方法500的操作所得到的結構。在製造方法500中，如上文關於製造方法300所討論的方式執行操作302、304、和306，以在真空下形成MTJ堆疊110和SOT層124。同樣，如上文所討論，介電覆蓋層122形成在SOT層124上，且MTJ堆疊110經圖案化而形成複數個結構，在圖6A中顯示一示範性結構。在操作306，以包覆層106包覆圖6A的結構，所得的結構顯示於圖6B中。在操作308，在包覆層106上形成介電填充層108。介電填充層108能夠包括氧化物、氮化物、或是氧化物和氮化物的交替層。進一步，在操作308，透過CMP將介電填充層108平坦化。在操作308的平坦化後，包覆層106的頂部402與介電填充層108的頂部404共平面，如圖6C所示。
在操作502，凹部610形成於介電填充層108中，圖6D為剖面，而在圖6E中為透視圖。如圖6D及圖6E所示，在整個SOT層124（其所有四個側面）和介電覆蓋層122的周圍形成介電填充層108中的凹部610。能夠在操作502使用蝕刻形成凹部610，而無需微影術。在操作502形成凹部會移除介電填充層108的一部分和包覆層106的一部分。凹部610形成為暴露SOT層124的側壁126的所有四個側面的至少一部分（側壁部分）。與此呈對比，在一些範例中，於製造方法300的操作308形成的溝槽410形成為使得SOT層124的兩個平行側壁暴露，且其餘兩個側壁不暴露，因而維持與介電填充層108接觸。在其他範例中，在操作308形成的溝槽410能夠暴露多於兩個的側壁部分。
在操作504，使用CVD或PVD沉積金屬層120，並且隨後透過微影術將該金屬層120圖案化。金屬層120形成為與在操作502暴露的SOT層124的側壁126的一或多個部分接觸且電耦接。在圖6F顯示由操作504所得的結構，圖6F顯示金屬層120能夠進一步與介電覆蓋層122的頂表面608接觸。圖6F顯示金屬層120包括兩個部分。金屬層120的第一部分120A形成在介電填充層108上。金屬層120的第二部分120B形成在介電覆蓋層122上面並且延伸超過第一部分120A達一距離120C。在操作506，由在操作504的金屬微影術所得的圖案化的表面（在本文的剖面圖中未顯示）填有介電材料602，如圖6G所示。在操作506能夠透過使用CVD沉積介電材料602。在另一範例中，在操作506能夠透過使用PVD沉積介電材料602。介電材料602能夠包括一種或多種氧化物、氮化物、或其他介電材料、或多層介電材料。在一個範例中，介電材料602包括複數個交替的氧化物和氮化物層。
在操作508，CMP用於移除介電材料602的至少一部分，以使結構之表面平坦化。如圖6H所示，在操作508的平坦化使介電覆蓋層122的頂表面608與介電材料602的頂表面604共平面。在操作508的平坦化另外引發介電覆蓋層122的頂表面608與金屬層120的頂表面606共平面。雖然圖6H中顯示介電材料602的一部分602A在操作508的CMP之後殘留，但是考量在其他範例中，操作508移除實質上所有的介電材料602而暴露金屬層120。在操作510，能夠在SOT-MRAM元件上執行進一步的操作，包括退火操作。圖6H所示的結構製造成承受多達450℃的溫度的進一步處理，同時維持商業上可行的電性質和磁性質。在操作510，在操作302-308和502-508形成的SOT-MRAM元件能夠經歷包括熱處理的進一步處理。
本文討論的底部釘扎的SOT-MRAM元件製造成以在真空下形成MTJ堆疊和SOT層，以在MTJ堆疊的自由層和SOT層之間建立高品質的界面。進一步，形成根據本案揭示內容的範例製造的SOT-MRAM元件，以將金屬線耦接到SOT層的一或多側而不接觸SOT層的頂部。與使用SOT層作為蝕刻停止層的頂部釘扎結構呈對比，使用包覆層作為保護層以保護MTJ堆疊的自由層。該包覆層進一步設置成保護MTJ堆疊的自由層和SOT層的一部分，以防止蝕刻自由層。此外，能夠將底部釘扎的SOT-MRAM元件設置成針對MTJ堆疊和SOT層有改善的覆蓋裕度，以減少電流損耗並提高切換效率。
儘管前述內容是針對本案揭示內容的範例，但是在不脫離本案揭示內容的基本範疇的情況下，可設計本案揭示內容的其他和進一步的範例，並且本案揭示內容的範疇由所附申請專利範圍所決定。
100:元件 102:金屬接觸件 104:氧化物層 106:包覆層 108:介電填充層 110A:側壁 112:釘扎層 114:參考層 116:穿隧阻擋層 118:自由層 120A~120B:側面 122:介電覆蓋層 124:SOT層 126:側壁 126A:第一側壁部分 126B:第二側壁部分 126C:第三側壁部分 126D:第四側壁部分 128:頂表面 130:厚度 132:側壁 134:頂表面 202:中央軸線 300:製造方法 302~320:操作 402:頂部 404:頂部 406~408:頂表面 410:溝槽 500:製造方法 502~510:操作 602:介電材料 602A:部分 604~608:頂表面 610:凹部
可以透過參考其中一些於附圖中說明的範例而獲得上文簡要總結的本案揭示內容的更詳細的描述，而能詳細地理解本案揭示內容的上述特徵的方式。然而，應注意，附圖僅說明本案揭示內容的示範性範例，因此不應被認為是對本案揭示內容的範疇的限制，因為本案揭示內容可以容許其他等效範例。
圖1是根據本案揭示內容的範例製造的底部釘扎（pinned）的自旋軌道扭矩MRAM元件的剖面圖。
圖2A至圖2D說明根據本案揭示內容的範例製造的SOT-MRAM元件的俯視圖。
圖3是根據本案揭示內容的範例的製造SOT-MRAM的方法的流程圖。
圖4A至圖4F是從根據本案揭示內容的範例的製造方法所得到的結構的視圖。
圖5是根據本案揭示內容範例的製造SOT-MRAM的方法的流程圖。
圖6A至圖6H說明根據本案揭示內容範例的由製造方法所得到的結構。
為助於理解，只要可能則已使用相同的元件符號指定圖式中共通的相同元件。考量一個範例中揭示的元件與特徵可有益地併入其他範例，而無須贅述。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
100:元件
102:金屬接觸件
104:氧化物層
106:包覆層
108:介電填充層
110A:側壁
112:釘扎層
114:參考層
116:穿隧阻擋層
118:自由層
122:介電覆蓋層
124:SOT層
126:側壁
128:頂表面
130:厚度
132:側壁
134:頂表面

Claims (20)

  1. 一種記憶體元件，包括： 一第一結構，包括 一磁穿隧接面堆疊；及 一自旋軌道扭矩層，形成於該磁穿隧接面堆疊上； 一介電覆蓋層，形成於該自旋軌道扭矩層上面；及 一金屬層，該金屬層形成於該第一結構之頂部上，該金屬層環繞該自旋軌道扭矩層及該介電覆蓋層之每一者，其中該金屬層直接接觸該自旋軌道扭矩層的一側壁。
  2. 如請求項1所述之記憶體元件，進一步包括： 一包覆層，配置在該第一結構上且直接接觸該第一結構。
  3. 如請求項2所述之記憶體元件，其中該包覆層直接接觸該磁穿隧接面堆疊、該金屬層、及該自旋軌道扭矩層之每一者。
  4. 如請求項1所述之記憶體元件，其中該磁穿隧接面堆疊包括一自由層，該自由層配置在該自旋軌道扭矩層下方且直接接觸該自旋軌道扭矩層。
  5. 如請求項1所述之記憶體元件，其中該自旋軌道扭矩層是由鎢（W）、鉭（Ta）、鉑（Pt）、或上述材料之組合、或上述材料之合金所形成，且形成達到從約3mm至約10mm的厚度。
  6. 如請求項2所述之記憶體元件，其中該包覆層是由SiN、SiCN、SiON、或Al2 O3 形成。
  7. 如請求項1所述之記憶體元件，進一步包括： 一包覆層，配置在該第一結構上且與該第一結構直接接觸； 該自旋軌道扭矩層進一步包括： 一第一側壁部分及一第二側壁部分，其中該包覆層直接接觸該第一側壁部分，該第一側壁部分鄰近該磁穿隧接面堆疊，該第二側壁部分直接接觸該金屬層，該第二側壁部分配置在該包覆層的頂部上。
  8. 一種記憶體元件，包括： 一磁穿隧接面堆疊，包括一第一中間層與一第二中間層； 一自旋軌道扭矩層，形成於該磁穿隧接面堆疊上； 一介電覆蓋層，形成在該自旋軌道扭矩層上面； 一包覆層，配置在該磁穿隧接面堆疊上且與該磁穿隧接面堆疊直接接觸；及 一金屬層，該金屬層形成於該包覆層之頂部上，該金屬層環繞該自旋軌道扭矩層與該介電包覆層之每一者，其中該金屬層直接接觸該自旋軌道扭矩層之一側壁，其中該第一中間層形成在一基板上面且接觸該基板，且該第二中間層形成在該自旋軌道扭矩層下方且接觸該自旋軌道扭矩層。
  9. 如請求項8所述之記憶體元件，其中該包覆層直接接觸該磁穿隧接面堆疊、該金屬層、及該自旋軌道扭矩層之每一者。
  10. 如請求項8所述之記憶體元件，其中該磁穿隧接面堆疊包括一自由層，該自由層配置在該自旋軌道扭矩層下方且直接接觸該自旋軌道扭矩層。
  11. 如請求項8所述之記憶體元件，其中該自旋軌道扭矩層是由鎢（W）、鉭（Ta）、鉑（Pt）、或上述材料之組合、或上述材料之合金所形成，且形成達到從約3mm至約10mm的厚度。
  12. 如請求項8所述之記憶體元件，其中該包覆層是由SiN、SiCN、SiON、或Al2 O3 形成。
  13. 一種形成記憶體元件的方法，包括： 在一第一結構上沉積一包覆層，該第一結構包括一磁穿隧接面堆疊、形成在該磁穿隧接面堆疊上的一自旋軌道扭矩層、和形成在該自旋軌道扭矩層上面的一介電覆蓋層； 將一介電層沉積在該包覆層上； 透過移除一部分的該介電層和一部分的該包覆層，而在該介電層中形成一溝槽；及 透過化學氣相沉積（CVD）或物理氣相沉積（PVD）中的至少一者在該溝槽中沉積一金屬層，該金屬層沉積在該介電層的頂部上，且環繞該自旋軌道扭矩層和該介電覆蓋層，該金屬層與該自旋軌道扭矩層的一側壁直接接觸。
  14. 如請求項13所述之方法，其中該自旋軌道扭矩層是由鎢（W）、鉭（Ta）、鉑（Pt）、或上述材料之組合、或上述材料之合金所形成，且形成達到從約3mm至約10mm的厚度。
  15. 如請求項13所述之方法，其中形成該溝槽會暴露該介電覆蓋層及該自旋軌道扭矩層之該側壁的一第一側壁部分，其中，在形成該溝槽之後，該包覆層直接接觸該自旋軌道扭矩層之一第二側壁部分，該第二側壁部分鄰近該磁穿隧接面堆疊。
  16. 如請求項13所述之方法，其中該包覆層是由SiN、SiCN、SiON、或Al2 O3 形成。
  17. 如請求項13所述之方法，其中形成該溝槽包括：從該自旋軌道扭矩層的至少兩側移除該介電層的該部分及該包覆層的該部分。
  18. 如請求項13所述之方法，進一步包括：形成一目標堆疊，其中形成該目標堆疊包括： 在定位於一處理腔室中的一基板上於真空壓力下沉積該磁穿隧接面堆疊，其中形成該磁穿隧接面堆疊包括： 在該基板上沉積一釘扎層； 在該釘扎層上沉積一參考層； 在該參考層上沉積一穿隧阻擋層；及 在該穿隧阻擋層上沉積一自由層； 在將該磁穿隧接面堆疊維持在真空壓力下的同時，在該磁穿隧接面堆疊的該自由層上沉積該自旋軌道扭矩層；及 在該自旋軌道扭矩層上沉積該介電覆蓋層。
  19. 如請求項18所述之方法，進一步包括：圖案化該目標堆疊，以形成包括該第一結構的複數個結構。
  20. 如請求項13所述之方法，進一步包括：平坦化該金屬層而暴露該介電覆蓋層，其中，在平坦化該金屬層之後，該金屬層的一第一頂表面與該介電覆蓋層的一第二頂表面共平面。
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