TWI813595B - 功能微電子元件之良率提高 - Google Patents

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Abstract

本文描述關於促進所製造半導體晶圓之圖案的整體一致性之提高之半導體製程的技術。具有最大化的圖案整體一致性之半導體晶圓將使形成為所製造之半導體晶圓的一部分之電子元件的電性質及/或功能性最大化。此摘要係在理解其將不用於解釋或限制申請專利範圍之範疇或意義的情況下提交。

Description

功能微電子元件之良率提高
本文關於促進半導體晶圓之圖案的整體一致性之提高之半導體製程的技術。 [相關申請案]
本專利申請案主張於2017年11月3日申請、標題為“Enhancement of Yield of Functional Microelectronic Devices”之美國臨時專利申請案第62/581,535號的權利，其全部內容於此藉由參照納入本案揭示內容。此外，本專利申請案主張於2018年10月31日申請、標題為“Active Process Modeling”之美國臨時專利申請案第62/753,153號的權利，其全部內容於此藉由參照納入本案揭示內容。此外，本專利申請案主張於2018年10月31日申請、標題為“Transfer Function and Process Modeling for The Fabrication Of Microelectronic Devices”之美國臨時專利申請案第62/753,155號的權利，其全部內容於此藉由參照納入本案揭示內容。
微電子元件係微米或更小尺度的單獨電子元件及構件或其集合。單獨微電子元件可包含電晶體、電容器、電感器、電阻器、二極體、絕緣體、導體等。其他元件可包含電路及單獨元件的一些組合。積體電路（IC）係如此元件的示例，其有時被稱為微晶片等。
由於其小的尺寸，所以在微電子元件的製造中使用複雜的技術。一如此技術涉及半導體晶圓的製造。通常，將微電子元件生產為圖案化之材料層之堆疊的一部分以形成半導體晶圓。
當微電子元件的尺寸減小且其複雜性增加，使由半導體製造生產的電機械性功能微電子元件的良率最大化變得日益困難。處理這些問題的現存方法持續變得較不具成效。
在協同半導體製程的情況下，本文描述的技術促進半導體晶圓之圖案的整體一致性之提高。幾乎沒有整體非一致性的半導體晶圓將使形成為所製造之半導體晶圓的一部分之電子元件的電機械性質及/或功能性最大化。
在協同製程的情況下，本文描述的技術使用半導體晶圓的製造計量數據以判定非一致區域中之非一致性對其中正形成之微電子元件之電機械功能性的整體性影響。利用此判定，可對被判定成對正形成為半導體晶圓之一部分的微電子元件之電機械功能性具有充分的整體性影響之非一致性進行改善。該改善可藉由一半導體製造工具或多個工具的組合而執行。
在協同半導體製程的情況下，本文描述的技術促進半導體晶圓之圖案的整體一致性之提高。具有有限的整體非一致性的半導體晶圓將使形成為所製造之半導體晶圓的一部分之電子元件的電機械性質及/或功能性最大化。
半導體晶圓的製造可描述為自累積半導體晶圓之圖案半導體材料層形成微電子元件之集合。該等層亦可描述為材料之圖案的堆疊。將所形成的微電子元件設計成在以其受預期方式操作時具電性及機械性功能。
在協同製程的情況下，本文描述的技術運作成偵測及改善所製造晶圓的整體非一致性。如本文所述，其示例包含收集半導體晶圓的製造計量數據。也就是說，製造計量數據包含在製造晶圓時來自或關於晶圓的測量值。基於所收集的製造計量數據，偵測半導體晶圓的非一致性。產生並顯示所收集的半導體晶圓之製造計量數據之層（或複數層）的顯像。識別至少一非一致區域。非一致區域係相鄰非一致性的聚集。
接著，利用本文描述的技術，進行非一致區域中之非一致性對正形成之微電子元件之電機械功能性之整體性影響的判定。利用此判定，對非一致區域中被判定成對正形成為半導體晶圓之一部分的微電子元件之電機械功能性具有充分的整體性影響之非一致性進行改善。該改善可藉由一半導體製造工具或多工具的組合而執行。 示例半導體製造
圖1顯示典型半導體製造100的示例。在製造本身之前，產出半導體晶圓及其中形成的微電子元件的整體設計95。從設計產出布局。該布局包含在半導體晶圓的製造期間將被轉移至形成半導體晶圓之堆疊的材料層之多組圖案。由於設計95影響並左右製造的諸多部分，所以其係用大致指向製造而不是其特定部分的寬箭頭描繪。
示例製造100包含沉積110、光微影130、蝕刻150、清潔器160、及製造計量數據170。光微影130設置在軌道120及140之間。
如圖所示，示例製造100表示半導體晶圓之單層的製造。箭頭180表示晶圓製造涉及複數堆疊的圖案層。雖然本文以特定順序描述單層的製造，但在單層的製造期間省略某些部分並重複其他者亦非罕見。
沉積110使用生長、塗佈、或以其他方式將材料轉移至晶圓上的沉積工具。沉積工具可利用一或更多技術以完成此作業。沉積技術的示例包含物理氣相沉積（PVD）、化學氣相沉積（CVD）、電化學沉積（ECD）、分子束磊晶（MBE）原子層沉積（ALD）等。
光微影130使用用以將圖案自光遮罩轉移至晶圓（即基板）的表面的光微影工具。將圖案訊息記錄在施加至基板上之光阻層上。當曝露於光（通常是紫外線）或另一照明源（例如X射線）時，光阻改變其物理性質。光阻藉由（濕式或乾式）蝕刻或藉由透過曝光本身轉變成揮發性化合物而顯影。由遮罩定義的圖案在顯影之後被移除或保留，取決於光阻的類型為正型或負型。舉例而言，顯影的光阻可作為下方層的蝕刻遮罩。
通常，軌道120具有預備用於光微影之晶圓/基板的軌道工具。此可能涉及晶圓/基板的清潔或在其上增加塗層或膜。類似地，軌道140具有在光微影130之後搬運晶圓/基板的工具。通常，此涉及微影後清潔或針對製造中之下一步驟的預備。
蝕刻150包含用以在晶圓（即基板）的表面上選擇性地移除及/或增加材料以在其上產生圖案的蝕刻工具。通常，藉由濕式（即化學）或乾式（即物理）蝕刻選擇性地移除材料。乾式蝕刻的示例係電漿蝕刻。
電漿蝕刻涉及在樣品處發射合適氣體混合物之輝光放電的高速流（電漿）。被稱作蝕刻物種的電漿源可為帶電的（離子）或中性的（原子及自由基）。在製程期間，電漿在室溫下從所蝕刻材料的元素與由電漿產生的反應性物種之間的化學反應產生揮發性蝕刻產物。最終，被發射元素的原子使其本身嵌入目標的表面處或表面下方不遠處，從而改變目標的物理性質。
清潔器160包含用以清潔晶圓/基板（例如移除光阻）及/或預備用於下一層之施加之晶圓/基板的清潔工具。通常，清潔工具移除晶圓上的粒子及雜質。
製造計量數據170包含至少一製造計量數據工具（例如感測器），其被設計成測量晶圓製程本身的某些方面、製造工具的操作、或關於晶圓、基板、其上所賦予的圖案等的一些可測量者。雖然此顯示於圖1中，但此工具可在製程中的任何地方、並在使用各工具的多個階段使用。 功能微電子元件之良率提高的示例系統
圖2根據本文描述的技術描繪提高自半導體製造產出的功能微電子元件之良率的示例系統200。換句話說，此圖根據本文描述的技術描繪在半導體製造期間促進整體非一致性之偵測和改善的示例系統200。示例系統200包含以上描述並在圖1中顯示的半導體製造100。
如圖所示，示例系統200包含半導體製造100的工具、整體一致性提高工具210、及多工具先進製程控制（APC）工具220。半導體製造100包含執行沉積110、光微影130、蝕刻150、清潔器160、及製造計量數據170的工具。用於光微影130的工具設置在軌道120及140的工具之間。
本文描述的技術可被納入示例系統200的僅一部分或示例系統200的多個部分中。也就是說，本文描述的技術可例如被納入僅一工具（例如蝕刻150）中。或者，舉例而言，本文描述的技術可藉由多個工具及系統實施。例如，其可藉由沉積110、清潔器160、及整體一致性提高工具210實施。此外，示例系統200可使用本文描述的技術以執行下面描述的製程300。
整體一致性提高工具210係專門設計成使數據收集及分析與製造100或製造的一些部分相配的系統。實際上，在一些實施方式中，整體一致性提高工具210執行下面描述之示例製程300的主體。工具210本身可自操作特別設計之一組電腦程式的一或更多計算裝置構成。
多工具APC工具220係用於指揮多個工具之動作之特別設計的APC，以便改善（例如修正）非一致性。在其他實施方式中，APC工具220可僅控制一工具。APC工具220通常由具有特別設計的程式運行於其上的一或更多計算系統實施。
APC係使用製程間（run-to-run）、晶圓間（wafer-to-wafer）、晶圓內（within the wafer）及即時製程控制改進製造製程之效能、良率、產量、及靈活性的元件。通常，APC系統係多變量、基於模型的APC系統，其結合前饋及反饋機制開發以基於進入的晶圓及工具狀態特性兩者自動地判定對於各晶圓的最佳配方。典型的APC系統使用晶圓製造計量數據、製程模型、及複雜控制演算法以提供增強最終元件目標之中間製程目標的動態微調。APC系統的設計實現在單一腔室、製程工具、多工具、製程模組、及多製程模組之範圍使用類似的構建塊、概念、及演算法之可縮放的控制解決方案。 示例製程
圖3係說明實施本文描述的技術之示例製程300的流程圖。示例製程300至少部分地由示例系統200執行，且其促進在半導體製造期間提高圖案的整體一致性。
示例製程300係協同半導體晶圓的製造305而執行。在一些情況下，該協同可包含示例製程300係製造本身的必要部分。
在協同製造的情況下，示例系統200自半導體晶圓之材料之圖案的堆疊（即，層）形成微電子元件的集合。將所形成的微電子元件設計成在以其受預期方式操作時具電性及/或機械性功能。
在方塊310處，示例系統200收集半導體晶圓的製造計量數據。此製造數據係從對在製程中或剛完成其製造之晶圓進行、關於該晶圓、在該晶圓上、在該晶圓中、及針對該晶圓的測量產出。也就是說，製造計量數據係在半導體製造中形成之晶圓特性的測量值。
製造計量數據包含在半導體製造中形成的一或更多晶圓之一或更多特性的測量值，且各測量值與如此測量自其進行的晶圓之空間位置相關聯。
舉例而言，製造計量數據可源自關於主動層、主動層中的圖案、由主動層完成的元件、由主動層曝露之初步元件等的測量。於此，主動層係當下製造之焦點的層。通常，主動層係頂層或最上層。舉例而言，主動層係甫經沉積、清潔、或蝕刻者。
在一些情況下，舉例而言，製造計量數據可源自關於緊鄰主動層的層、相鄰層中的圖案、由相鄰的層完成之元件、由主動層曝露之初步元件等的測量。通常，該緊鄰的層係主動層或最上層正下方的層。
在又其他情況下，例如，製造計量數據可源自關於晶圓的多個相鄰層或晶圓本身的測量。舉例而言，晶圓的多個相鄰層可包含其中之電性及/或機械性交互作用的微電子元件。
通常，製造計量數據包含在半導體製造期間來自使用材料之圖案的共同堆疊之多個半導體晶圓的測量（基於來自多個半導體晶圓之測量的計算）。製造計量數據的示例包含測量及/或計算數據，諸如選自由以下者所組成之群組的測量及/或計算之製造計量數據：邊緣置放誤差（EPE）、柵極臨界尺寸（CD）測量、區塊線寬粗糙度（LWR）測量、柵極LWR測量、區塊CD測量、輪廓、橫剖面、選擇性沉積、所形成微電子元件的電性質、接觸孔CD、接觸孔粗糙度、CER和橢圓度、短溝槽端點間的距離、線端點間的距離、逐層置放數據、重疊數據、膜厚度和均勻性、單一工具的動作之後發生的測量、單層的所有工具之後發生的測量、多層之後發生的測量、及其組合。
如本文所使用，邊緣置放誤差（EPE）係例如實際元件特徵部邊緣位置與預期（目標）特徵部邊緣位置間之誤差量的量度。柵極臨界尺寸（CD）測量係例如從一特徵部邊緣至另一特徵部邊緣如由掃描式電子顯微鏡（SEM）圖像或其他計量技術（諸如AFM（原子力顯微鏡）、散射測量/基於繞射的計量等）判定而測得的距離。區塊線寬粗糙度（LWR）測量係例如沿特徵部的邊緣相對於平均邊緣位置之偏差量的量度。在此上下文中，「區塊」特徵部係相鄰特徵部的群組。
在方塊312處，示例系統200基於所收集的製造計量數據偵測半導體晶圓的非一致性。非一致性係具有能夠被測量的特性且其中如此測量值落在界定的範圍及/或閾值之外之主動層的區域。
何者可被測量取決於給定的製程流程（即，元件層的製造程序流程）。作為示例，吾人可聚焦於多圖案化製程流程，諸如自對準四重圖案化（SAQP）、及區塊圖案化方案。對於此方案而言，有若干可使用計量工具測量的晶圓級幾何形狀。其示例包含線圖案、溝槽圖案、重疊及自以上度量之組合衍生的其他度量。線及溝槽的典型尺寸係10至30奈米等級，而重疊數據的典型尺寸係約1 nm至數十奈米。
在方塊314處，示例系統200產生所收集的半導體晶圓之製造計量數據之顯像。顯像包含具有對應於晶圓特定位置之特定顏色及/或陰影之主動層之圖像的產出，該等特定位置係與製造計量數據之所測量及/或所計算的範圍相關聯，且/或與非一致區域相關聯。
在一些實施方式中，方塊314的操作可描述為基於所收集的半導體晶圓之製造計量數據產生半導體晶圓的模型，及基於所產生的模型根據所收集的製造計量數據偵測半導體晶圓之非一致性。
圖4A顯示多色圓形圖像410，其係所收集的晶圓的主動層（例如頂層）之製造計量數據之代表性顯像。在示例圖像410中，圓形圖像中的各點對應於主動層的實體位置，且該點的顏色及/或陰影標示與對應之實體位置相關聯之所收集的製造計量數據的相對值。
在方塊316處，示例系統200判定是否有晶圓的主動層之非一致性的區域。當主動層的區域具有相鄰非一致性的聚集時，其被指定為非一致區域。非一致區域的識別包含將晶圓的層之包含相鄰非一致性之聚集的區域隔開。
圖4B顯示雙色圓形圖像420，其係所收集的晶圓的主動層（例如頂層）之製造計量數據之代表性顯像。實際上，圓形圖像420源自多色圓形圖像410。更準確地說，圓形圖像420係來自於多色圓形圖像410所源自的相同數據集。然而，在此顯像中僅使用兩顏色或陰影。
使用基於閾值或範圍和相鄰的度量之測試，將主動層的區域識別為通過或未通過。或者，通過的區域稱為一致區域，而未通過的區域稱為非一致區域。在圓形圖像420中，區域422係一致區域，但區域424及426係非一致區域。
在方塊318處，示例系統200判定非一致區域中之非一致性對正形成的微電子元件之功能性的整體性影響。在示例製程300的情況下，此包含主動層的實際圖案之電機械性質及/或功能性的估算，該主動層包含半導體晶圓的非一致區域。在一些方法中，此判定包含由至少具半導體晶圓的非一致區域之主動層形成的微電子元件之電機械性質及/或功能性的模型化。
整體性影響的判定可包含估算具有半導體晶圓的非一致區域之一層之實際圖案的電機械性質及/或功能性、或由具有半導體晶圓的非一致區域之至少一層形成之微電子元件的電機械性質及/或功能性。
在方塊320及322處，示例系統200改善非一致區域中的非一致性，該非一致性被判定成對正形成為半導體晶圓之一部分的微電子元件之電機械功能性具有充分的整體性影響。
如本文所使用，整體性影響涉及在正形成的微電子元件的功能性方面上之非一致區域中之非一致性的累積性有害影響。
在一些實施方式中，可引發改善之充分的整體性影響係來自期望良率或正形成之微電子元件之功能性之良率中的期望改善。
在一些實施方式中，可引發改善之充分的整體性影響源自所定義之「缺陷」的閾值，該缺陷係未通過品質標準的微電子元件。舉例而言，缺陷包含與晶圓一起形成的無功能或故障的微電子元件。缺陷閾值可為絕對數目（例如1000）或百分比或比率（例如0.01%或百萬分之一）。
在一些實施方式中，可引發改善之充分的整體性影響可僅基於定位在給定非一致區域、如此區域的集合、晶圓的一部分（例如晶圓的30%）、或晶圓的整體內的缺陷。
在一些實施方式中，可引發改善之充分的整體性影響係基於所獲得的相關於期望的良率或結果之製造計量數據（例如：粒子、CD、重疊、厚度、及/或均勻性）。
結果（除了良率之外）可引發動作而改變關於製程之某些事物以達到該目標。舉例而言，可能有晶圓之特定均勻性或平整度的目標，均勻性或平整度可針對該目標藉由對製程的一或更多調整而被修正。
在一些實施方式中，可引發改善之充分的整體性影響係基於所識別之非一致性的空間圖案及/或所識別之關於特定製造工具的圖案。
在一些實施方式中，可引發改善之充分的整體性影響係基於非一致性。
在一些實施方式中，可藉由針對製程中之特定步驟的改變改善EPE。舉例而言，可藉由在例如微影曝光、蝕刻、膜沉積、旋塗製程期間的烘烤溫度、離子植入製程、清潔製程（濕式或乾式）、或元件製造期間的其他製程步驟中進行改變而改善EPE。
舉例而言，可藉由針對蝕刻製程期間之穩定溫度、靜電卡盤（例如整個卡盤或區域）的溫度斜坡、氣流或功率進行改變而調整或改變EPE。
在一些實施方式中，可藉由針對多個製程步驟進行改變而改善EPE。舉例而言，除了蝕刻製程步驟期間的聚焦環溫度和電壓之外，亦可藉由針對旋塗製程期間的烘烤溫度進行改變而改善EPE。針對一製程可能有多個改變，或針對多製個程可能有多個改變。
在方塊320的情況中，該改善包含選擇由至少一半導體製造工具執行之半導體製造中的操作中之一或更多改變。也就是說，製程之一些有意義的部分隨著校正非一致性本身或可能如此非一致性之潛在原因的目標一起改變。這些所選的改變可藉由一半導體製造工具或多個工具的組合執行。
之後，改善涉及模擬將根據操作中之選擇的改變製造之半導體晶圓。以此方式，示例系統200能夠判定所選擇的改變對於減少非一致性（不產生新的非一致性）的立即目標是否有用。
在模擬之後，改善估算由模擬的半導體晶圓形成之微電子元件之電性質及/或功能性的功效。雖然短期目標係減少非一致性，但最終目標係使所製造的晶圓中之功能微電子元件達到最大量。為此，估算判定所模擬的改變是否達到該最終目標。因此，改善可重複多次直到發現最佳操作改變。
示例系統200可使用機器學習方法作為改善的一部分。在此方法的情況中，示例系統200基於給定的條件學習哪些操作改變或改變的組合（或工具的組合）最有可能產出（使功能微電子元件達到最大量之）有效的結果。給定的條件包含特定類型的非一致性（或類型的組合）、非一致區域的位置、如此區域的尺寸等。
若最佳操作改變僅涉及一個工具，則示例製程300繼續進行至方塊320以執行單一工具改善。若最佳操作改變涉及多個工具，則示例製程300繼續進行至方塊322以執行多工具改善。
在一些實施方式中，改善可包含層之圖案的選擇，該層包含微電子元件之至少部分地由非一致區域形成的一些部分。接著，改變所選擇的圖案。此改變可自主地或半自主地（即，使用一些手動干預）執行。此方法的目標係藉由使用不同設計改善非一致性。
利用此方法，半導體晶圓之製造的模擬使用取代所選擇的圖案之經改變的圖案運行。估算對由模擬的半導體晶圓形成之微電子元件之電機械性質及/或功能性的影響。該估算有助於判定改變的圖案是否以期望的方式改變非一致區域。
工具係半導體製程之作用於晶圓本身之主要元件的其中一者。如此工具的示例係圖2之示例系統200的一部分。該等示例包含沉積工具、軌道工具、光微影工具、蝕刻工具、及清潔工具。 額外及替代的實施方式說明
在以上示例性實施方式的描述中，為了解釋的目的，而提出特定數字、材料配置、及其他細節以較佳地解釋所主張之本發明。然而，對於熟習本項技術之人士而言將顯而易見，所請發明可使用不同於本文描述之示例者的細節實施。另一方面，省略或簡化眾所周知的特徵以闡明示例性實施方式的描述。
本發明人意圖將所描述的示例性實施方式作為主要示例。本發明人並未計劃以這些示例性實施方式限制隨附申請專利範圍的範疇。更準確地說，本發明人已設想所請發明亦可結合其他當前或未來的技術以其他方式體現及實施。
術語「技術」例如可意指如本文描述之上下文所示的一或更多裝置、設備、系統、方法、製造品、及/或電腦可讀指令。
如此申請案中所使用，術語「或」係意圖表示包括性的「或」而不是排除性的「或」。也就是說，除非以其他方式明確指出或從上下文中明白，否則「X使用A或B」係意圖表示任何自然包括性的置換。也就是說，若X使用A；X使用B；或X使用A及B兩者，則「X使用A或B」滿足先前任何例子。此外，如此申請案及隨附申請專利範圍中使用的冠詞「一」應通常解釋為表示「一或更多者」，除非以其他方式明確指出或從上下文中明白指示單數型。
這些製程係描繪成邏輯流程圖中的許多方塊，該邏輯流程圖表示可僅手動實施、使用硬體實施、及/或使用結合韌體或軟體的硬體實施之操作的序列。在軟體/韌體的情形中，方塊表示儲存在一或更多電腦可讀儲存媒體上的指令，其在由一或更多處理器執行時執行所記載的操作。
注意吾人不欲將描述製程的順序解釋為限制條件，且任何數目之所描述的製程方塊可以任何順序結合以實施該製程或替代的製程。此外，可將個別的方塊自該製程移除而不背離本文描述之申請標的之精神及範圍。
術語「電腦可讀媒體」係非暫態電腦儲存媒體或非暫態電腦可讀儲存媒體。舉例而言，電腦儲存媒體或電腦可讀儲存媒體可包含但不限於磁儲存裝置（例如：硬碟、軟碟、和磁條）、光碟（例如：光碟（CD）和數位多功能光碟（DVD））、智慧卡、記憶體裝置（例如：隨身碟（thumb drive）、記憶棒（stick）、保密磁碟（key drive）、和SD卡）、及揮發性和非揮發性記憶體（例如：隨機存取記憶體（RAM）、唯讀記憶體（ROM））。
以下是本文描述的技術之實施方式的示例：
示例1：協同半導體製造而促進功能微電子元件之良率的方法，其中半導體製造包含自半導體晶圓的層（例如材料之圖案的堆疊）形成大量微電子元件，該方法包含： · 收集半導體晶圓的製造計量數據，其中製造計量數據包含在半導體製造中形成的晶圓之一或更多特性的測量值，且各測量值與如此測量自其進行的晶圓之空間位置相關聯； · 基於所收集的製造計量數據偵測半導體晶圓之非一致性； · 識別半導體晶圓的非一致區域，其中非一致區域包含相鄰非一致性的聚集； · 判定非一致區域中之非一致性對至少部分地由非一致區域形成之微電子元件的功能性的整體性影響。
示例2：示例1的方法，其中製造計量數據的收集包含： · 來自使用材料之圖案的共同堆疊作為正被製造之半導體的層之多個半導體晶圓的測量； · 測量及/或計算選自由以下者所組成之群組的製造計量數據：邊緣置放誤差（EPE）、柵極臨界尺寸（CD）測量、區塊線寬粗糙度（LWR）測量、柵極LWR測量、區塊CD測量、輪廓（即橫剖面）、選擇性沉積、所形成微電子元件的電性質、接觸孔CD、接觸孔粗糙度（CER和橢圓度）、短溝槽端點間的距離、線端點間的距離、逐層置放數據（即重疊數據）、膜厚度和均勻性、單一工具的動作之後發生的測量、單層的所有工具之後發生的測量、多層之後發生的測量、及其組合。
示例3：示例1的方法，其中非一致性係具有能夠被測量的特性、且/或其中如此測量值落在經界定的範圍及/或閾值之外之主動層的區域。
示例4：示例1的方法，更包含產生所收集的半導體晶圓之製造計量數據之顯像。
示例5：示例4的方法，其中顯像的產生包含產出具有對應於晶圓特定位置之特定顏色及/或陰影之晶圓的圖像，該等特定位置係與製造計量數據之所測量及/或所計算的範圍相關聯。
示例6：示例4的方法，其中顯像的產生包含產出具有對應於晶圓特定位置之特定顏色及/或陰影之晶圓的圖像，該等特定位置係與非一致區域相關聯。
示例7：示例1的方法，其中微電子元件的功能性包含下列其中一者： · 物理性質、相對於其相鄰元件（例如：在相同層內、在下方的層內、及在上方的層內）的配置/定向、及實體功能性； · 電性質、相對於其相鄰元件（例如：在相同層內、在下方的層內、及在上方的層內）的電交互作用、及電功能性； · 電磁性質、相對於其相鄰元件（例如：在相同層內、在下方的層內、及在上方的層內）的電磁交互作用、及電磁功能性； · 相對於其相鄰元件（例如：在相同層內、在下方的層內、及在上方的層內）的電機械性交互作用、及電機械功能性；或 · 其組合。
示例8：示例1的方法，其中整體性影響的判定包含估算具有半導體晶圓的非一致區域之一層之實際圖案的電機械性質及/或功能性。
示例9：示例1的方法，其中整體性影響的判定包含模型化由具有半導體晶圓的非一致區域之至少一層形成之微電子元件的電機械性質及/或功能性。
示例10：示例1的方法，更包含改善非一致區域中的非一致性，該改善改變大量微電子元件從半導體晶圓的層之形成。
示例11：示例1的方法，更包含改善非一致區域中的非一致性，該非一致性被判定成對正形成為半導體晶圓之一部分的微電子元件之電機械功能性具有充分的整體性影響。
示例12：示例11的方法，其中該改善包含： · 選擇至少一半導體製造工具； · 在所選的半導體製造工具的操作中選擇至少一變化，其中該至少一變化改變半導體製造； · 根據所選的半導體製造工具的操作中之選擇的變化，模擬半導體晶圓的製造； · 估算由模擬的半導體晶圓形成之微電子元件之電機械性質及/或功能性的功效。
示例13：示例11的方法，其中該改善包含： · 選擇多個半導體製造工具的組合； · 在所選的半導體製造工具之每一者的操作中選擇至少一變化，其中該等變化改變半導體製造； · 根據所選的半導體製造工具之每一者的操作中之選擇的變化，模擬半導體晶圓的製造； · 估算由模擬的半導體晶圓形成之微電子元件之電機械性質及/或功能性的功效。
示例14：示例11的方法，其中該改善包含至少一半導體製造工具之操作中的至少一變化，其中該至少一變化改變半導體製造。
示例15：示例11的方法，其中該改善包含所選的半導體製造工具之各者的操作中之至少一變化，其中該等變化改變半導體製造。
示例16：示例11的方法，其中該改善包含所選的半導體製造工具之各者的操作中之至少一變化，其中該等變化改變半導體製造。
示例17：示例11的方法，其中該改善包含： · 選擇層的圖案，該層包含至少部分地由非一致區域形成之微電子元件的一些部分； · 改變所選擇的圖案。
示例18：示例11的方法，其中該改善包含： · 選擇層的圖案，該層包含至少部分地由非一致區域形成之微電子元件的一些部分； · 獲得改變的圖案，其中該改變的圖案係所選圖案的修改。
示例19：示例11的方法，其中該改善包含： · 選擇層的圖案，該層包含至少部分地由非一致區域形成之微電子元件的一些部分； · 改變所選擇的圖案； · 使用取代所選圖案之經改變的圖案模擬半導體晶圓的製造； · 估算由模擬的半導體晶圓形成之微電子元件之電機械性質及/或功能性的功效。
示例20：示例1至19的方法，其中半導體製造的工具係選自由沉積工具、軌道工具、光微影工具、蝕刻工具、及清潔工具所組成之群組。
示例21：半導體製造工具，其係配置成因應示例1至19的方法而改變其操作。
示例22：非暫態電腦可讀儲存媒體，其包含當被執行時使計算裝置的處理器執行示例1至19之方法的指令。
示例23：至少部分地協同示例1-19之方法而製造的半導體晶圓。
示例24：由至少部分地協同示例1-19之方法而執行的半導體製造形成的微電子元件。
示例25：非暫態電腦可讀儲存媒體，包含當被執行時使計算裝置的處理器執行協同藉由自半導體晶圓的層（例如材料之圖案的堆疊）形成大量微電子元件之半導體製造之操作的指令，該操作包含： · 收集半導體晶圓的製造計量數據，其中製造計量數據係在半導體製造中形成之晶圓特性的測量值； · 基於所收集的製造計量數據偵測半導體晶圓之非一致性； · 識別半導體晶圓的非一致區域，其中非一致區域包含相鄰非一致性的聚集； · 判定非一致區域中之非一致性對至少部分地由非一致區域形成之微電子元件的功能性的整體性影響。
示例26：示例25的非暫態電腦可讀儲存媒體，其中該收集操作包含： · 來自使用材料之圖案的共同堆疊作為正被製造之半導體的層之多個半導體晶圓的測量； · 測量及/或計算選自由以下者所組成之群組的製造計量數據：邊緣置放誤差（EPE）、柵極臨界尺寸（CD）測量、區塊線寬粗糙度（LWR）測量、柵極LWR測量、區塊CD測量、輪廓（即橫剖面）、選擇性沉積、所形成微電子元件的電性質、接觸孔CD、接觸孔粗糙度（CER和橢圓度）、短溝槽端點間的距離、線端點間的距離、逐層置放數據（即重疊數據）、膜厚度和均勻性、單一工具的動作之後發生的測量、單層的所有工具之後發生的測量、多層之後發生的測量、及其組合。
示例27：示例25的非暫態電腦可讀儲存媒體，其中非一致性係具有能夠被測量的特性、且/或其中如此測量值落在經界定的範圍及/或閾值之外之主動層的區域。
示例28：示例25的非暫態電腦可讀儲存媒體，更包含產生半導體晶圓之所收集的製造計量數據之顯像。
示例29：示例28的非暫態電腦可讀儲存媒體，其中該產生操作包含產出具有對應於晶圓特定位置之特定顏色及/或陰影之晶圓的圖像，該等特定位置係與製造計量數據之所測量及/或所計算的範圍相關聯。
示例30：示例28的非暫態電腦可讀儲存媒體，其中該產生操作包含產出具有對應於晶圓特定位置之特定顏色及/或陰影之晶圓的圖像，該等特定位置係與非一致區域相關聯。
示例31：示例25的非暫態電腦可讀儲存媒體，其中微電子元件的功能性包含下列其中一者： · 物理性質、相對於其相鄰元件（例如：在相同層內、在下方的層內、及在上方的層內）的配置/定向、及實體功能性； · 電性質、相對於其相鄰元件（例如：在相同層內、在下方的層內、及在上方的層內）的電交互作用、及電功能性； · 電磁性質、相對於其相鄰元件（例如：在相同層內、在下方的層內、及在上方的層內）的電磁交互作用、及電磁功能性； · 相對於其相鄰元件（例如：在相同層內、在下方的層內、及在上方的層內）的電機械性交互作用、及電機械功能性；或 · 其組合。
示例32：示例25的非暫態電腦可讀儲存媒體，其中該判定操作包含估算具有半導體晶圓的非一致區域之一層之實際圖案的電機械性質及/或功能性。
示例33：示例25的非暫態電腦可讀儲存媒體，其中該判定操作包含模型化由具有半導體晶圓的非一致區域之至少一層形成之微電子元件的電機械性質及/或功能性。
示例34：示例25的非暫態電腦可讀儲存媒體，更包含改善非一致區域中之非一致性的操作，該改善操作改變大量微電子元件從半導體晶圓的層之形成。
示例35：示例25的非暫態電腦可讀儲存媒體，更包含改善非一致區域中之非一致性的操作，該非一致性被判定成對正形成為半導體晶圓之一部分的微電子元件之電機械功能性具有充分的整體性影響。
示例36：示例35的非暫態電腦可讀儲存媒體，其中該改善操作包含： · 選擇至少一半導體製造工具； · 在所選的半導體製造工具的操作中選擇至少一變化，其中該至少一變化改變半導體製造； · 根據所選的半導體製造工具的操作中之選擇的變化，模擬半導體晶圓的製造； · 估算由模擬的半導體晶圓形成之微電子元件之電機械性質及/或功能性的功效。
示例37：示例35的非暫態電腦可讀儲存媒體，其中該改善操作包含： · 選擇多個半導體製造工具的組合； · 在所選的半導體製造工具之每一者的操作中選擇至少一變化，其中該等變化改變半導體製造； · 根據所選的半導體製造工具之每一者的操作中之選擇的變化，模擬半導體晶圓的製造； · 估算由模擬的半導體晶圓形成之微電子元件之電機械性質及/或功能性的功效。
示例38：示例35的非暫態電腦可讀儲存媒體，其中該改善操作包含至少一半導體製造工具之操作中的至少一變化，其中該至少一變化改變半導體製造。
示例39：示例35的非暫態電腦可讀儲存媒體，其中該改善操作包含所選的半導體製造工具之各者的操作中之至少一變化，其中該等變化改變半導體製造。
示例40：示例35的非暫態電腦可讀儲存媒體，其中該改善操作包含： · 選擇層的圖案，該層包含至少部分地由非一致區域形成之微電子元件的一些部分； · 改變所選擇的圖案。
示例41：示例35的非暫態電腦可讀儲存媒體，其中該改善操作包含： · 選擇層的圖案，該層包含至少部分地由非一致區域形成之微電子元件的一些部分； · 獲得改變的圖案，其中該改變的圖案係所選圖案的修改。
示例42：示例35的非暫態電腦可讀儲存媒體，其中該改善操作包含： · 選擇層的圖案，該層包含至少部分地由非一致區域形成之微電子元件的一些部分； · 改變所選擇的圖案； · 使用取代所選圖案之經改變的圖案模擬半導體晶圓的製造； · 估算由模擬的半導體晶圓形成之微電子元件之電機械性質及/或功能性的功效。
示例43：示例25至42的非暫態電腦可讀儲存媒體，其中半導體製造的工具係選自由沉積工具、軌道工具、光微影工具、蝕刻工具、及清潔工具所組成之群組。
示例44：半導體製造工具，其係配置成因應示例25至42的操作而改變其操作。
示例45：至少部分地協同示例25至42之操作而製造的半導體晶圓。
示例46：由至少部分地協同示例25至42之操作而執行的半導體製造所形成的微電子元件。
95‧‧‧設計100‧‧‧製造110‧‧‧沉積120‧‧‧軌道130‧‧‧光微影140‧‧‧軌道150‧‧‧蝕刻160‧‧‧清潔器170‧‧‧製造計量數據180‧‧‧箭頭200‧‧‧系統210‧‧‧整體一致性提高工具220‧‧‧先進製程控制（APC）工具300‧‧‧製程305‧‧‧製造310‧‧‧方塊312‧‧‧方塊314‧‧‧方塊316‧‧‧方塊318‧‧‧方塊320‧‧‧方塊322‧‧‧方塊410‧‧‧圖像420‧‧‧圖像422‧‧‧區域424‧‧‧區域426‧‧‧區域
圖1係說明典型半導體製程之示例的方塊圖。
圖2係說明根據本揭示內容之示例系統的方塊圖。
圖3係說明根據本揭示內容之示例方法的流程圖。
圖4A及4B說明具有非一致性的區域之晶圓表面的顯像。顯像表示根據本揭示內容所產生者。
實施方式參照隨附圖式。在圖式中，參考號碼最左邊的數字標示該參考號碼首次出現的圖式。相同的號碼係在全部圖式中用以指示相似的特徵及元件。
300‧‧‧製程
305‧‧‧製造
310‧‧‧方塊
312‧‧‧方塊
314‧‧‧方塊
316‧‧‧方塊
318‧‧‧方塊
320‧‧‧方塊
322‧‧‧方塊

Claims (19)

  1. 一種協同半導體製造而促進功能性微電子元件之良率的方法，其中半導體製造包含自半導體晶圓的層形成微電子元件的集合，該方法包含：藉由一處理器收集該半導體晶圓的製造計量數據，其中該製造計量數據包含在該半導體製造中形成的該半導體晶圓之一或更多特性的測量值，且各測量值與任何測量自其進行的該半導體晶圓之空間位置相關聯；基於所收集的該製造計量數據，藉由該處理器偵測該半導體晶圓之非一致性；藉由該處理器識別該半導體晶圓的非一致區域，其中該非一致區域包含相鄰非一致性的聚集；藉由該處理器判定該非一致區域中之非一致性對至少部分地由該非一致區域形成之該等微電子元件的功能性的整體性影響；藉由該處理器減少該非一致區域中的非一致性，該非一致性被判定成對正形成為該半導體晶圓之一部分的微電子元件之電機械功能性具有整體性影響。
  2. 如申請專利範圍第1項之協同半導體製造而促進功能性微電子元件之良率的方法，其中該減少包含：選擇至少一半導體製造工具；在所選擇的該半導體製造工具的操作中選擇至少一變化，其中該至少一變化改變該半導體製造； 根據所選擇的該半導體製造工具的操作中之被選擇的該變化，模擬半導體晶圓的製造；估算由模擬的該半導體晶圓形成之該等微電子元件之電機械性質及/或功能性的功效。
  3. 如申請專利範圍第1項之協同半導體製造而促進功能性微電子元件之良率的方法，其中該減少包含：選擇多個半導體製造工具的組合；在所選擇的該等半導體製造工具之每一者的操作中選擇至少一變化，其中該等變化改變該半導體製造；根據所選擇的該等半導體製造工具之每一者的操作中之選擇的該變化，模擬半導體晶圓的製造；估算由模擬的該半導體晶圓形成之該等微電子元件之電機械性質及/或功能性的功效。
  4. 如申請專利範圍第1項之協同半導體製造而促進功能性微電子元件之良率的方法，其中該減少包含至少一半導體製造工具之操作中的至少一變化，其中該至少一變化改變該半導體製造。
  5. 如申請專利範圍第2項之協同半導體製造而促進功能性微電子元件之良率的方法，其中該減少包含在所選擇的該等半導體製造工具的其中至少一者的操作中之至少一變化，其中該等變化改變該半導體製造。
  6. 如申請專利範圍第1項之協同半導體製造而促進功能性微電子元件之良率的方法，其中半導體製造的工具或複數工具係選自包含沉積工具、軌道工具、光微影工具、蝕刻工具、及清潔工具的群組。
  7. 一種非暫態電腦可讀儲存媒體，其包含當被執行時使計算裝置的處理器執行協同藉由自半導體晶圓的層(例如材料之圖案的堆疊)形成微電子元件的集合之半導體製造之操作的指令，該操作包含：收集該半導體晶圓的製造計量數據，其中該製造計量數據包含在該半導體製造中形成的該半導體晶圓之一或更多特性的測量值，且各測量值與任何測量自其進行的該半導體晶圓之空間位置相關聯；基於所收集的該製造計量數據偵測該半導體晶圓之非一致性；識別該半導體晶圓的非一致區域，其中該非一致區域包含相鄰非一致性的聚集；判定該非一致區域中之非一致性對至少部分地由該非一致區域形成之該等微電子元件的功能性的整體性影響；減少該非一致區域中的非一致性，該非一致性被判定成對正形成為該半導體晶圓之一部分的微電子元件之電機械功能性具有整體性影響。
  8. 如申請專利範圍第7項之非暫態電腦可讀儲存媒體，其中減少該非一致性的操作包含：選擇至少一半導體製造工具；在所選擇的該半導體製造工具的操作中選擇至少一變化，其中該至少一變化改變該半導體製造； 根據所選擇的該半導體製造工具的操作中之選擇的該變化，模擬半導體晶圓的製造；估算由模擬的該半導體晶圓形成之該等微電子元件之電機械性質及/或功能性的功效。
  9. 如申請專利範圍第7項之非暫態電腦可讀儲存媒體，其中減少該非一致性的操作包含：選擇多個半導體製造工具的組合；在所選擇的該等半導體製造工具的至少一者的操作中選擇至少一變化，其中該等變化改變該半導體製造；根據所選擇的該等半導體製造工具之每一者的操作中之選擇的該變化，模擬半導體晶圓的製造；估算由模擬的該半導體晶圓形成之該等微電子元件之電機械性質及/或功能性的功效。
  10. 如申請專利範圍第7項之非暫態電腦可讀儲存媒體，其中減少該非一致性的操作包含至少一半導體製造工具之操作中的至少一變化，其中該至少一變化改變該半導體製造。
  11. 如申請專利範圍第9項之非暫態電腦可讀儲存媒體，其中減少該非一致性的操作包含所選擇的該等半導體製造工具之各者的操作中之至少一變化，其中該等變化改變該半導體製造。
  12. 如申請專利範圍第7項之非暫態電腦可讀儲存媒體，其中半導體製造的工具或複數工具係選自由沉積工具、軌道工具、光微影工具、蝕刻工具、及清潔工具所組成之群組。
  13. 一種協同半導體製造而促進功能性微電子元件之良率的方法，其中半導體製造包含自半導體晶圓的層形成微電子元件的集合，該方法包含：藉由一處理器收集該半導體晶圓的製造計量數據，其中該製造計量數據包含在該半導體製造中形成的該半導體晶圓之一或更多特性的測量值，且各測量值與任何測量自其進行的該半導體晶圓之空間位置相關聯；基於所收集的該製造計量數據，藉由該處理器偵測該半導體晶圓之非一致性；藉由該處理器識別該半導體晶圓的非一致區域，其中該非一致區域包含相鄰非一致性的聚集；藉由該處理器判定該非一致區域中之非一致性對至少部分地由該非一致區域形成之該等微電子元件的功能性的整體性影響。
  14. 如申請專利範圍第13項之協同半導體製造而促進功能性微電子元件之良率的方法，其中製造計量數據的收集包含：來自使用材料之圖案的共同堆疊作為正被製造之半導體的層之多個半導體晶圓的測量；測量及/或計算選自由以下者所組成之群組的製造計量數據：邊緣置放誤差(EPE)、柵極臨界尺寸(CD)測量、區塊線寬粗糙度(LWR)測量、 柵極LWR測量、區塊CD測量、輪廓(即橫剖面)、選擇性沉積、所形成之該等微電子元件的電性質、接觸孔CD、接觸孔粗糙度(CER和橢圓度)、短溝槽端點間的距離、線端點間的距離、逐層置放數據(即重疊數據)、膜厚度和均勻性。
  15. 如申請專利範圍第13項之協同半導體製造而促進功能性微電子元件之良率的方法，其中非一致性係具有能夠被測量的特性、且/或其中任何測量值落在經界定的範圍及/或閾值之外之主動層的區域。
  16. 如申請專利範圍第13項之協同半導體製造而促進功能性微電子元件之良率的方法，其中該等微電子元件的功能性包含下列其中一者：物理性質、相對於其相鄰元件的配置/定向、及實體功能性；電性質、相對於其相鄰元件的電交互作用、及電功能性；電磁性質、相對於其相鄰元件的電磁交互作用、及電磁功能性；相對於其相鄰元件的電機械性交互作用、及電機械功能性；或其組合。
  17. 如申請專利範圍第13項之協同半導體製造而促進功能性微電子元件之良率的方法，其中該整體性影響的判定包含估算具有該半導體晶圓的該非一致區域之一層之實際圖案的電機械性質及/或功能性。
  18. 如申請專利範圍第13項之協同半導體製造而促進功能性微電子元件之良率的方法，其中該整體性影響的判定包含模型化由具有該半導體晶 圓的該非一致區域之至少一層形成之該等微電子元件的電機械性質及/或功能性。
  19. 如申請專利範圍第13項之協同半導體製造而促進功能性微電子元件之良率的方法，其中半導體製造的工具或複數工具係選自由沉積工具、軌道工具、光微影工具、蝕刻工具、及清潔工具所組成之群組。
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