KR20200067933A - 기능성 마이크로 전자 디바이스의 수율 향상 - Google Patents
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Abstract
제조된 반도체 웨이퍼의 패턴의 체계적 적합성(systemic conformities)의 향상을 용이하게 하는 반도체 제조 공정과 관련된 기술이 본 명세서에서 설명된다. 패턴의 최대화된 체계적 적합성을 갖는 반도체 웨이퍼는, 제조된 반도체 웨이퍼의 일부로서 형성된 전자 디바이스의 전기 특성 및/또는 기능성을 최대화할 것이다. 이 요약서는 청구항들의 범위 또는 의미를 해석하거나 제한하는 데 사용되지 않을 것이라는 이해 하에 제출된다.
Description
관련 출원들
본 출원은 2017년 11월 3일에 출원되었으며, 발명의 명칭이 "기능성 마이크로 전자 디바이스의 수율 향상(ENHANCEMENT OF YIELD OF FUNCTIONAL MICROELECTRONIC DEVICES)"인 미국 특허 가출원 제62/581,535호의 이익을 주장하며, 그 전부가 참조로 본원에 통합된다. 또한, 본 출원은 2018년 10월 31일에 출원되었으며, 발명의 명칭이 "능동 공정 모델링(Active Process Modeling)"인 미국 특허 가출원 제62/753,153호의 이익을 주장하며, 그 전부가 참조로 본원에 통합된다. 또한, 본 출원은 2018년 10월 31일에 출원되며, 발명의 명칭이 "마이크로 전자 디바이스의 제조를 위한 전사 기능 및 공정 모델링(Transfer Function and Process Modeling for The Fabrication of Microelectronic Devices)"인 미국 특허 가출원 제62/753,155호의 이익을 주장하며, 그 전부가 참조로 본원에 통합된다.
마이크로 전자 디바이스는 마이크로미터 이하 치수의 개별 전자 디바이스 및 컴포넌트 또는 그 집합(collection)이다. 개별 마이크로 전자 디바이스는 트랜지스터, 커패시터, 인덕터, 저항기, 다이오드, 절연체, 전도체 등을 포함할 수 있다. 다른 디바이스는 회로 및 개별 디바이스의 일부 조합을 포함할 수 있다. 집적 회로(integrated circuit; IC)는 이러한 디바이스의 이러한 예이며, 이는 때때로 마이크로 칩 등으로 지칭된다.
크기가 작기 때문에 미세 전자 디바이스 제조에 정교한 기술이 사용된다. 이러한 기술 중 하나는 반도체 웨이퍼의 제조를 수반한다. 전형적으로, 마이크로 전자 디바이스는 반도체 웨이퍼를 형성하기 위해 패턴화된 재료층의 스택의 일부로서 생산된다.
마이크로 전자 디바이스의 크기가 감소하고 그 복잡성이 증가함에 따라, 반도체 제조에 의해 생산된 전기-기계적 기능성 마이크로 전자 디바이스의 수율을 최대화하는 것이 점점 더 어려워진다. 이러한 문제를 해결하기 위한 기존 접근 방식은 덜 효과적이 되고 있다.
반도체 제조 공정과 협력하여, 본 명세서에 설명된 기술은 반도체 웨이퍼의 패턴의 체계적 적합성(systemic conformities)의 향상을 용이하게 한다. 체계적인 부적합성(systemic non-conformities)이 거의 없거나 없는 반도체 웨이퍼는 제조된 반도체 웨이퍼의 일부로서 형성된 전자 디바이스의 전기-기계적 특성 및/또는 기능t성을 최대화할 것이다.
제조 공정과 협력하여, 본 명세서에 설명된 기술은 반도체 웨이퍼의 제조 계측 데이터를 사용하여, 그 내부에 형성되고 있는 마이크로 전자 디바이스의 전기-기계적 기능성에 대한 부적합 영역 내의 부적합성에 대한 체계적 영향을 결정한다. 이 결정에 의해, 반도체 웨이퍼의 일부로서 형성되고 있는 마이크로 전자 디바이스의 전기-기계적 기능성에 대해 충분한 체계적 영향을 갖는 것으로 결정되는 부적합성에 대해 개선이 수행될 수 있다. 이러한 개선은 하나의 반도체 제조 도구 또는 다수의 도구의 조합에 의해 수행될 수 있다.
도 1은 전형적인 반도체 제조 공정의 예를 도시하는 블록도이다.
도 2는 본 개시 내용에 따른 예시적인 시스템을 도시하는 블록도이다.
도 3은 본 개시 내용에 따른 예시적인 방법을 예시하는 흐름도이다.
도 4a 및 4b는 부적합성의 영역을 갖는 웨이퍼 표면의 시각화를 도시한다. 시각화는 본 개시 내용에 따라 생성된 것을 나타낸다.
발명을 실시하기 위한 구체적인 내용은 첨부 도면을 참조한다. 도면에서 참조 번호의 가장 왼쪽 숫자(들)는 그 참조 번호가 최초로 나오는 도면을 식별한다. 동일한 참조 번호는 동일한 피처(features) 및 컴포넌트를 참조하기 위해 도면 전체에 걸쳐 사용된다.
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반도체 제조 공정과 협력하여, 본 명세서에 설명된 기술은 반도체 웨이퍼의 패턴의 체계적 적합성의 향상을 용이하게 한다. 제한적인 체계적 부적합성을 갖는 반도체 웨이퍼는 제조된 반도체 웨이퍼의 일부로서 형성된 전자 디바이스의 전기-기계적 특성 및/또는 기능성을 최대화할 것이다.
반도체 웨이퍼의 제조는 반도체 웨이퍼의 패턴 반도체 물질층의 축적으로부터의 마이크로 전자 디바이스의 집합(collection)의 형성으로서 설명될 수 있다. 층들은 또한 재료 패턴들의 스택으로서 설명될 수 있다. 형성된 마이크로 전자 디바이스는 의도된 방식으로 동작될 때 전기적으로 그리고 기계적으로 기능하도록 설계된다.
제조 공정과 협력하여, 본 명세서에 설명된 기술은 제조된 웨이퍼의 체계적 부적합성을 검출하고 개선하도록 동작한다. 본 명세서에 설명된 바와 같이, 그 예는 반도체 웨이퍼의 제조 계측 데이터를 수집하는 것을 포함한다. 즉, 제조 계측 데이터는 제조되고 있을 때 웨이퍼로부터 또는 웨이퍼에 대한 측정을 포함한다. 이 수집된 제조 계측 데이터에 기초하여, 반도체 웨이퍼의 부적합성이 검출된다. 반도체 웨이퍼의 수집된 제조 계측 데이터의 층(또는 다수의 층들)의 시각화가 생성되고 디스플레이된다. 적어도 하나의 부적합 영역이 식별된다. 부적합 영역은 인접한 부적합성들의 집성(aggregation)이다.
이어서, 여기에 설명된 기술에 의해, 형성되고 있는 마이크로 전자 디바이스의 전기-기계적 기능성에 대한 부적합 영역 내의 부적합성에 대한 체계적 영향이 결정된다. 이 결정에 의해, 반도체 웨이퍼의 일부로서 형성되고 있는 마이크로 전자 디바이스의 전기-기계적 기능성에 대해 충분한 체계적 영향을 갖는 것으로 결정되는 부적합 영역 내의 부적합성에 대해 개선이 수행될 수 있다. 이 개선은 하나의 반도체 제조 도구 또는 다수의 도구들의 조합에 의해 수행될 수 있다.
예시적인 반도체 제조
도 1은 전형적인 반도체 제조(100)의 예를 도시한다. 제조 자체 전에, 반도체 웨이퍼 및 그 안에 형성된 마이크로 전자 디바이스의 전체 설계(95)가 생성된다. 설계로부터 레이아웃이 생성된다. 레이아웃은, 그 제조 동안 반도체 웨이퍼를 형성하는 적층된 재료층으로 전사될(transfered) 패턴 세트를 포함한다. 설계(95)는 제조의 다양한 부분에 영향을 주고 알려주기 때문에, 제조의 특정 부분이 아니라 제조를 일반적으로 가리키는 넓은 화살표로 도시되어 있다.
예시적인 제조(100)는 퇴적(110), 포토리소그래피(130), 에칭(150), 세정기(160), 및 제조 계측 데이터(170)를 포함한다. 포토리소그래피(130)는 트랙(120과 140)에 의해 브래킷화된다(bracketed).
도시된 바와 같이, 예시적인 제조(100)는 반도체 웨이퍼의 단일층의 제조를 나타낸다. 화살표(170)는 웨이퍼 제조가 다수의 패턴 적층을 수반한다는 것을 나타낸다. 단일층의 제조는 본 명세서에서 특정 순서로 설명되지만, 단일층의 제조 동안 일부 부분이 생략되고 다른 부분이 반복되는 것은 드문 일이 아니다.
퇴적(110)은 재료를 웨이퍼 상에 성장, 코팅, 또는 그렇지 않으면 전사하는 퇴적 도구를 사용한다. 퇴적 도구는 이 작업을 완수하기 위해 하나 이상의 기술을 사용할 수 있다. 퇴적 기술의 예는 물리 기상 퇴적(physical vapor deposition; PVD), 화학 기상 퇴적(chemical vapor deposition; CVD), 전기 화학 퇴적(electrochemical deposition; ECD), 분자 빔 에피택시(molecular beam epitaxy; MBE), 원자 층 퇴적(atomic layer deposition; ALD) 등을 포함한다.
포토리소그래피(130)는 포토마스크로부터 웨이퍼의 표면(즉, 기판)으로 패턴을 전사하는데 사용되는 포토리소그래피 도구를 사용한다. 패턴 정보는 기판 상에 도포되는 포토레지스트층에 기록된다. 포토레지스트는 빛(종종 자외선) 또는 또 다른 조명원(예를 들어, X-선)에 노출될 때 물리적 성질을 변경시킨다. 포토레지스트는(습식 또는 건식) 에칭에 의해 또는 노광 자체를 통해 휘발성 화합물로의 변환에 의해 현상된다. 마스크에 의해 정의된 패턴은, 레지스트 유형이 포지티브인지 네거티브인지에 따라 현상 후에 제거되거나 유지된다. 예를 들어, 현상된 포토레지스트는 하부층에 대한 에칭 마스크로서 작용할 수 있다.
전형적으로, 트랙(track)(120)은 포토리소그래피를 위해 웨이퍼/기판을 준비하는 트랙 도구를 갖는다. 이것은 웨이퍼/기판의 세정 또는 웨이퍼/기판 상에 코팅 또는 막을 추가하는 것을 수반할 수 있다. 유사하게, 트랙(140)은 포토리소그래피(130) 이후 웨이퍼/기판을 처리하는(handle) 도구를 갖는다. 종종, 이것은 리소그래피 후 세정 또는 제조의 다음 단계를 위한 준비를 수반한다.
에칭(150)은, 웨이퍼(즉, 기판)의 표면 상에 재료를 선택적으로 제거 및/또는 추가하여 그 위에 패턴을 생성하는데 사용되는 에칭 도구를 포함한다. 전형적으로, 재료는 습식(즉, 화학적) 또는 건식(즉, 물리적) 에칭에 의해 선택적으로 제거된다. 건식 에칭의 예는 플라즈마 에칭이다.
플라즈마 에칭은 샘플에서 발사되고 있는 적절한 가스 혼합물의 고속의 글로우 방전(플라즈마) 스트림을 수반한다. 에칭 종(etch species)으로 알려진 플라즈마원은 하전(이온) 또는 중성(원자 및 라디칼) 일 수 있다. 공정 동안, 플라즈마는 에칭된 재료의 요소들과 플라즈마에 의해 생성된 반응성 종들 사이의 화학 반응으로부터 실온에서 휘발성 에칭 생성물을 생성한다. 결국, 발사된 요소의 원자는 타겟 표면에 또는 타겟 표면 바로 아래에 임베드되어(embed) 타겟의 물리적 특성을 수정한다.
세정기(160)는 웨이퍼/기판을 세정(예를 들어, 포토레지스트를 제거함) 및/또는 다음 층의 도포를 위해 웨이퍼/기판을 준비하는데 사용되는 세정 도구를 포함한다. 전형적으로, 세정 도구는 웨이퍼 상의 입자 및 불순물을 제거한다.
제조 계측 데이터(170)는, 웨이퍼 제조 공정 자체의 일부 양상, 제조 도구의 동작, 또는 웨이퍼, 기판, 이들 상에 부여된 패턴 등에 대한 측정 가능한 어떤 것을 측정하기 위해 설계되는 적어도 하나의 제조 계측 데이터 도구(예를 들어, 센서)를 포함한다. 이것이 도 1에 도시되어 있지만, 이 도구는 공정의 어느 곳에서 그리고 각 도구와 함께 다수의 단계들에서 사용될 수 있다.
기능성 마이크로 전자
디바이스의
수율 향상을 위한 예시 시스템
도 2는 본 명세서에 설명된 기술에 따라 반도체 제조로부터 생산된 기능성 마이크로 전자 디바이스의 수율을 향상시키는 예시적인 시스템(200)을 도시한다. 달리 말하면, 이 도면은, 본 명세서에 설명된 기술에 따라 반도체 제조 동안 시스템 부적합성의 검출 및 개선을 용이하게 하는 예시적인 시스템(200)을 도시한다. 예시적인 시스템(200)은 상술되고 도 1에 도시된 반도체 제조(100)를 포함한다.
묘사된 바와 같이, 예시적인 시스템(200)은 반도체 제조(100)의 도구들, 체계적 적합성 향상 도구(210), 및 다중 도구 고급 공정 제어(advanced process control ; APC) 도구(220)를 포함한다. 반도체 제조(100)는 퇴적(110), 포토리소그래피(130), 에칭(150), 세정기(160), 및 제조 계측 데이터(170)를 수행하기 위한 도구를 포함한다. 포토리소그래피를 위한 도구(130)는 트랙(120 및 140)를 위한 도구들에 의해 브래킷화된다.
본 명세서에 설명된 기술은 예시 시스템(200)의 단지 한 부품/부분 또는 예시 시스템(200)의 다수의 부품들/부분들에 통합될 수 있다. 즉, 여기에 설명된 기술들은 예를 들어, 하나의 도구(예를 들어, 에칭(150))에만 통합될 수 있다. 대안적으로, 예를 들어, 본 명세서에 설명된 기술은 다수의 도구들 및 시스템들에 의해 구현될 수 있다. 예를 들어, 이들은 퇴적(110), 세정기(160), 및 체계적 적합성 향상 도구(210)에 의해 구현될 수 있다. 더욱이, 예시적인 시스템(200)은 후술하는 방법(300)을 수행하기 위해 본 명세서에서 설명된 기술을 이용할 수 있다.
체계적 적합성 향상 도구(210)는 제조(100) 또는 제조의 일부와 함께 데이터 수집 및 분석을 조정하도록(coordinate) 특별히 설계되는 시스템이다. 실제로, 일부 구현에서, 체계적 적합성 향상 도구(210)는 후술되는 예시적인 공정(300)의 대부분(bulk)을 수행한다. 도구(210) 자체는 특별히 설계된 컴퓨터 프로그램 세트(set)를 동작시키는 하나 이상의 컴퓨팅 디바이스로 구성될 수 있다.
다중 도구 APC 도구(220)는 부적합성을 개선(예를 들어, 정정)하기 위해 복수의 도구의 동작을 지시하기 위해 특별히 설계된 APC이다. 다른 구현들에서, APC 도구(220)는 하나의 도구만을 제어할 수 있다. APC 도구(220)는 일반적으로 특별히 설계된 프로그램이 실행되는 하나 이상의 컴퓨팅 시스템에 의해 구현된다.
APC는 웨이퍼 및 실시간 공정 제어 내에서 런-투-런(run-to-run), 웨이퍼-투-웨이퍼(wafer-to-wafer)를 사용하여 제조 공정의 성능, 수율, 처리량, 및 유연성을 향상시키는 구성 요소이다. 일반적으로, APC 시스템은, 들어오는 웨이퍼 및 도구 상태 속성 모두에 기초해 각 웨이퍼에 대한 최적의 레시피를 자동으로 결정하도록, 피드 포워드(feed-forward) 및 피드백(feedback) 메커니즘과 함께 개발되는 다변량 모델 기반 APC 시스템이다. 일반적인 APC 시스템은, 웨이퍼 제조 계측 데이터, 공정 모델, 및 정교한 제어 알고리즘을 사용하여, 최종 디바이스 타겟을 향상시키는 중간 공정 타겟의 동적 미세 조정을 제공한다. APC 시스템의 설계는 단일 챔버, 공정 도구, 다중 도구, 공정 모듈, 그리고 유사한 빌딩 블록, 개념, 및 알고리즘을 사용하는 다중 공정 모듈에 걸쳐 확장 가능한 제어 솔루션을 가능하게 한다.
전형적인 공정
도 3은 본 명세서에 설명된 기술을 구현하는 예시적 공정(300)을 도시하는 흐름도이다. 예시적인 공정(300)은 예시적인 시스템(200)에 의해 적어도 부분적으로 수행되며, 이는 반도체 제조 동안 패턴의 체계적 적합성의 향상을 용이하게 한다.
예시적인 공정(300)은 반도체 웨이퍼의 제조(305)와 협력하여 수행된다. 일부 사례에서, 이 협력은 제조 자체의 필수 부분인 예시적 공정(300)을 포함할 수 있다.
제조와 협력하여, 예시적 시스템(200)은 반도체 웨이퍼의 재료 패턴(즉, 층)의 스택으로부터 마이크로 전자 디바이스의 집합을 형성한다. 형성된 마이크로 전자 디바이스는 그 자신의 의도된 방식으로 동작될 때 전기적으로 그리고/또는 기계적으로 기능하도록 설계된다.
블록(310)에서, 예시적인 시스템(200)은 반도체 웨이퍼의 제조 계측 데이터를 수집한다. 이 제조 데이터는 제조 공정 중이거나 제조가 막 완료된 웨이퍼에 관해(of), 웨이퍼에 대해(about), 웨이퍼 상에서(on), 웨이퍼 내에서(in), 그리고 웨이퍼를 위해(for) 취해진 측정으로부터 생성된다. 즉, 제조 계측 데이터는 반도체 제조에서 형성된 웨이퍼의 특성의 측정치이다.
제조 계측 데이터는 반도체 제조에서 형성된 하나 이상의 웨이퍼의 하나 이상의 특성의 측정을 포함하고, 각각의 측정은 이러한 측정이 이루어지는 웨이퍼의 공간적 위치와 연관된다.
예를 들어, 제조 계측 데이터는 활성층, 그 활성층 내의 패턴, 활성층에 의해 완성된 디바이스, 활성층에 의해 노출된 인코어트 디바이스(inchoate device) 등에 대한 측정으로부터 도출될 수 있다. 여기서, 활성층은 그 순간 제조의 초점이되는 층이다. 종종 활성층은 상단층(top layer) 또는 최상층(uppermost layer)이다. 예를 들어, 활성층은 퇴적, 세정, 또는 에칭되거나, 방금 퇴적, 세정, 또는 에칭된 층이다.
일부 사례에서, 예를 들어, 제조 계측 데이터는 활성층에 바로 인접한 층, 그 인접 층 내의 패턴, 인접 층에 의해 완성된 디바이스, 인접한 층에 의해 노출된 인코 어트 디바이스 등에 관한 측정치로부터 도출될 수 있다. 종종, 이 바로 인접한 층은 활성층 또는 최상층 바로 아래에 있는 층이다.
또 다른 사례에서, 예를 들어, 제조 계측 데이터는 웨이퍼의 다수의 인접한 층들에 대한 또는 웨이퍼 자체의 측정치로부터 도출될 수 있다. 예를 들어, 웨이퍼의 다수의 인접한 층들은 그 안에 전기적으로 그리고/또는 기계적으로 상호 작용하는 마이크로 전자 디바이스를 포함할 수 있다.
일반적으로, 제조 계측 데이터는 반도체 제조 동안 재료의 공통 패턴 스택을 사용하여 다수의 반도체 웨이퍼로부터의 측정치(다수의 반도체 웨이퍼로부터의 측정치에 기초한 계산)를 포함한다. 제조 계측 데이터의 예는, 에지 배치 오차(edge placement error; EPE); 그리드 임계 치수(grid critical dimension; CD) 측정치; 블록 라인 폭 거칠기(block line width roughness; LWR) 측정치; 그리드 LWR 측정치; 블록 CD 측정치; 프로파일; 단면; 선택적 퇴적; 형성된 마이크로 전자 디바이스의 전기적 특성; 접촉 홀(contact hole) CD; 접촉 홀 거칠기; CER 및 타원도; 짧은 트렌치 팁 간(tip-to-tip) 거리; 라인(line) 팁 간 거리; 층간 변위 데이터; 오버레이 데이터; 막 두께 및 균일성; 단일 도구의 동작 후 발생하는 측정치; 단일층의 모든 도구 후에 발생하는 측정치; 다수의 층들 후에 발생하는 측정치; 및 이들의 조합으로 이루어진 그룹으로부터 선택된 제조 계측 데이터를 측정 및/또는 계산하는 것과 같은, 데이터를 측정 및/또는 계산하는 것을 포함한다.
본 명세서에서 사용되는 바와 같이, 에지 배치 오차(EPE)는 예를 들어, 실제 디바이스 피처 에지 위치와 의도된(타겟) 피처 에지 위치 사이의 오 차량의 측정치이다. 그리드 임계 치수(CD) 측정치는, 예를 들어 주사 전자 현미경(scanning electron microscope; SEM) 이미지 또는 예를 들면, AFM(atomic force microscope), 산란계/회절 기반 계측 등 등과 같은, 다른 계측 기법에 의해 결정된, 하나의 피처 에지로부터 또 다른 피처 에지까지 측정된 거리다. 블록 라인 폭 거칠기(LWR) 측정치는 예를 들어, 평균 에지 위치에 대한 피처의 에지를 따른 편차량의 측정치이다. 이 맥락에서, "블록" 피처는 인접한 피처들의 그룹화이다.
블록(312)에서, 예시적 시스템(200)은 수집된 제조 계측 데이터에 기초하여 반도체 웨이퍼의 부적합성을 검출한다. 부적합성은 측정될 수 있고 그러한 측정치가 정의된 범위 및/또는 문턱값을 벗어나는 특성을 갖는 활성층의 구역이다.
측정될 수있는 것은 주어진 공정 흐름(즉, 디바이스 층(들)에 대한 제조 공정 흐름)에 의존한다. 예를 들어, SAQP(Self-Aligned Quadruple Patterning) 및 블록 패터닝 체계와 같은, 다중 패터닝 공정 흐름에 중점을 둘 수 있다. 이 기법의 경우, 계측 도구를 사용하여 측정될 수있는 웨이퍼 수준의 여러 지오메트리(geometries)가 있으며, 그 예는 라인 패턴, 트렌치 패턴, 오버레이, 및 상기 메트릭의 조합으로부터의 다른 파생 메트릭을 포함한다. 라인과 트렌치의 일반적인 치수는 10 나노미터 내지 30 나노미터 정도이며(in order of), 오버레이 데이터의 경우에는 약 1nm 내지 수십 나노미터이다.
블록(314)에서, 예시적인 시스템(200)은 반도체 웨이퍼의 수집된 제조 계측 데이터의 시각화를 생성한다. 시각화는, 측정된 그리고/또는 계산된 제조 계측 데이터 범위와 그리고/또는 부적합 영역과 연관된, 웨이퍼의 특정 위치에 대응하는 특정 색상 및/또는 음영을 갖는 활성층의 이미지의 생성을 포함한다.
일부 구현들에서, 블록(314)의 동작은, 반도체 웨이퍼의 수집된 계측 계측 데이터에 기초하여 반도체 웨이퍼의 모델을 생성하는 것과, 생성된 모델에 기초하여, 수집된 제조 계측 데이터에 기초해 반도체 웨이퍼의 부적합성을 검출하는 것으로서 설명될 수 있다.
도 4a는 웨이퍼의 활성층(예를 들어, 상단층)의 수집된 제조 계측 데이터의 대표적인 시각화인 다색 원형 이미지(410)를 도시한다. 예시적인 이미지(410)에서, 원형 이미지 내의 각각의 스폿(spot)은 활성층의 물리적 위치에 대응하고, 그 스폿의 색상 및/또는 음영은 대응하는 물리적 위치와 연관된 수집된 제조 계측 데이터의 상대적인 값을 나타낸다.
블록(316)에서, 예시적인 시스템(200)은 웨이퍼의 활성층의 부적합성의 영역이 존재하는지 여부를 결정한다. 활성층의 영역은 인접한 부적합성의 집성을 가질 때 부적합 영역으로 지정된다. 부적합 영역의 식별은 인접한 부적합성의 집성을 포함하는 웨이퍼 층의 영역을 분할하는 것을 포함한다.
도 4b는 웨이퍼의 활성층(예를 들어, 상단층)의 수집된 제조 계측 데이터의 대표적인 시각화인 다색 원형 이미지(420)를 도시한다. 실제로, 원형 이미지(420)는 다색 원형 이미지(410)로부터 도출된다. 오히려, 원형 이미지(420)는, 다색 원형 이미지(410)가 도출된 것과 동일한 데이터 세트로부터 도출된다. 그러나, 이 시각화에는 두 가지 색상 또는 음영만이 사용된다.
문턱값 또는 범위 및 인접성 측정치에 기초하여 테스트시에 사용해, 활성층의 구역은 합격(passing) 또는 불합격(failing)으로 식별된다. 대안 적으로, 합격 구역은 적합 영역이라고하고, 불합격 구역은 부적합 영역이라고한다. 원형 이미지(420)에서, 영역(422)은 적합 영역이지만, 영역(424 및 426)은 부적합 영역이다.
블록(318)에서, 예시적인 시스템(200)은, 형성되고 있는 마이크로 전자 디바이스의 기능성에 대한 부적합 영역 내의 부적합성에 대한 체계적 영향을 결정한다. 예시적 공정(300)에서, 이것은 반도체 웨이퍼의 부적합 영역을 포함하는 활성층의 실제 패턴의 전기-기계적 특성 및/또는 기능성의 추정을 포함한다. 일부 접근법에서, 이 결정은, 적어도 반도체 웨이퍼의 부적합 영역을 갖는 활성층에 의해 형성된 마이크로 전자 디바이스의 전기-기계적 특성 및/또는 기능성의 모델링을 포함한다.
체계적 영향의 결정은, 반도체 웨이퍼의 부적합 영역을 갖는 하나의 층의 또는 반도체 웨이퍼의 부적합 영역을 갖는 적어도 하나의 층에 의해 형성된 마이크로 전자 디바이스의 실제 패턴의 전기-기계적 특성 및/또는 기능성을 추정하는 것을 포함할 수 있다.
블록(320 및 322)에서, 예시적 시스템(200)은, 반도체 웨이퍼의 일부로서 형성되고 있는 마이크로 전자 디바이스의 전기-기계적 기능성에 대해 충분한 체계적 영향을 갖는 것으로 결정되는 부적합 영역 내의 부적합성을 개선한다.
본 명세서에서 사용된 바와 같이, 체계적 영향은 형성되고 있는 마이크로 전자 디바이스의 기능성에 대한 부적합 영역 내의 부적합성의 누적 유해 영향을 수반한다.
일부 구현에서, 개선을 유발할 수 있는 충분한 체계적 영향은, 형성되고 있는 마이크로 전자 디바이스의 기능성의 원하는 수율 또는 이 기능성의 수율의 원하는 개선으로부터 도출된다.
일부 구현들에서, 개선을 유발할 수있는 충분한 체계적 영향은, 품질 표준에 불합격하는(fail) 마이크로 전자 디바이스인 "결함(defects)"의 정의된 문턱값으로부터 도출된다. 예를 들어, 결함은 웨이퍼와 함께 형성되는 비기능(non-functioning) 또는 오작동하는 마이크로 전자 디바이스를 포함한다. 결함 문턱값은 절대 수(예를 들어, 1000) 또는 백분율 또는 비(예를 들어, 0.01% 또는 1 백만 분의 1 파트(part)) 일 수 있다.
일부 구현예에서, 개선을 유발할 수 있는 충분한 체계적 영향은, 단지 주어진 부적합 영역, 이러한 영역의 집합, 웨이퍼의 일부(예를 들어, 웨이퍼의 30%) 또는 웨이퍼의 전체 내에 위치된 결합에만 기초될 수 있다.
일부 구현에서, 개선을 유발할 수 있는 충분한 체계적 영향은 원하는 수율 또는 결과와 상관되는 획득된 제조 계측 데이터(예를 들어, 입자, CD, 오버레이, 두께 및/또는 균일성)에 기초한다.
결과(수율 이외)는 해당 목표를 달성하기 위해 제조 공정에 대해 무언가를 변경하는 동작(action)을 유발할 수 있다. 예를 들어, 제조 공정에 대한 하나 이상의 조정을 통해 정정될 수 있는 웨이퍼의 특정 균일성 또는 평탄도의 목표가 있을 수 있다.
일부 구현에서, 개선을 유발할 수있는 충분한 체계적 영향은 부적합성의 식별된 공간적 패턴 및/또는 특정 제조 도구과 관련된 식별된 패턴에 기초한다.
일부 구현에서, 개선을 유발할 수있는 충분한 체계적 영향은 부적합성에 기초한다.
일부 구현에서, EPE는 제조 공정에서의 특정 단계들의 변경에 의해 개선될 수 있다. 예를 들어, 디바이스 제작 중 포토리소그래피 노광, 에칭, 막 퇴적, 스핀 코트 공정(spin-coat process) 동안의 베이크 온도(bake temperatures), 이온 주입 공정, 세정 공정(습식 또는 건식), 또는 다른 공정 단계를 변경함으로써 EPE가 개선될 할 수 있다.
예를 들어, 에칭 공정 동안 정상 온도(steady temperature), 정전 척(electrostatic chuck)(예를 들어, 전체 척 또는 구역(zones))의 온도 램프(temperature ramp), 가스 흐름, 또는 전력을 변경함으로써 EPE가 조정되거나 변화될 수 있다.
일부 구현들에서, EPE는 다수의 공정 단계들을 변경함으로써 개선될 수 있다. 예를 들어, 에칭 공정 단계 동안 포커스 링 온도(focus ring temperature) 및 전압에 더하여, 스핀 코트 공정 동안 베이크 온도를 변경함으로써 EPE가 개선될 수 있다. 하나의 공정에 대해 다수의 변경 또는 다수의 공정에 대해 다수의 변경이 있을 수 있다.
블록(320)에서, 이 개선은 적어도 하나의 반도체 제조 도구에 의해 수행되는 반도체 제조에서의 동작의 하나 이상의 변경의 선택을 포함한다. 즉, 제조 공정의 일부 의미 있는 부분은 부적합성 자체들 또는 아마도 이러한 부적합성의 근본 원인을 정정하는 것을 목표로 변경된다. 이들 선택된 변경은 하나의 반도체 제조 도구 또는 다수의 도구의 조합에 의해 수행될 수 있다.
그 후, 개선은 동작의 선택된 변경에 따라 제조될 반도체 웨이퍼의 시뮬레이션을 수반한다. 이러한 방식으로, 예시적인 시스템(200)은, 선택된 변경이 (새로운 부적합성을 생성하지 않으면서) 부적합성을 감소시키는 즉각적인 목표에 유용한지 여부를 결정할 수 있다.
시뮬레이션 후에, 개선은, 시뮬레이션된 반도체 웨이퍼에 의해 형성된 마이크로 전자 디바이스의 전기적 특성 및/또는 기능성의 효과를 추정한다. 단기 목표는 부적합성을 줄이는 것이지만, 최종 목표는 제조된 웨이퍼 내에서 기능하는 마이크로 전자 디바이스들을 최대화하는 것이다. 이를 위해, 추정은 시뮬레이션된 변경이 그 최종 목표를 달성하는지 여부를 결정한다. 따라서, 최상의 동작 변경이 발견될 때까지 개선이 여러 번 반복될 수 있다.
예시적인 시스템(200)은 개선의 일부로서 머신 러닝 접근법을 이용할 수 있다. 이 접근법을 이용하여, 예시적인 시스템(200)은, 어느 동작 변경 또는 변경 조합(또는 도구들의 조합)이 주어진 조건에 기초하여 (기능하는 마이크로 전자 디바이스들을 최대화하는 것의) 효과적인 결과를 생성할 가능성이 가장 큰지를 학습한다. 주어진 조건은 특정 유형의 부적합성 (또는 유형들의 조합), 부적합 영역의 위치, 이러한 영역의 크기 등을 포함한다.
최상의 동작 변경이 단지 하나의 도구만을 수반한다면, 예시적인 공정(300)은 단일 도구 개선을 수행하기 위해 블록(320)으로 진행한다. 최상의 동작 변경이 다수의 도구를 수반한다면, 예시적인 공정(300)은 다중 도구 개선을 수행하기 위해 블록(322)으로 진행한다.
일부 구현에서, 개선은, 적어도 부분적으로 부적합 영역에 의해 형성된 마이크로 전자 디바이스의 일부 부분을 포함하는 층의 패턴의 선택을 포함할 수 있다. 그런 다음, 이 선택된 패턴이 변화된다. 이 변화은 자율적으로 또는 반자율적으로 (즉, 일부 수동 개입으 가지며) 수행될 수 있다. 이 접근법의 목표는 상이한 설계를 사용하여 부적합성을 제거하는 것이다.
이 접근법에 의해, 반도체 웨이퍼의 제조 시뮬레이션은 선택된 패턴을 대체하는 변화된 패턴으로 실행된다. 시뮬레이션된 반도체 웨이퍼에 의해 형성된 마이크로 전자 디바이스의 전기-기계적 특성 및/또는 기능성에 대한 영향이 추정된다. 이 추정은 변경된 패턴이 부적합 영역을 바람직한 방식으로 변화하는지를 결정하는 데 도움이 된다.
웨이퍼 자체에 작용하는 반도체 제조 공정의 주요 구성 요소 중 하나가 도구이다. 이러한 도구의 예는 도 2의 예시적 시스템(200)의 일부이다. 이러한 예는 퇴적 도구, 트랙 도구, 포토리소그래피 도구, 에칭 도구, 및 세정 도구를 포함한다.
추가적 및 대안적 구현 주석(notes)
전형적인 구현의 상기 설명에서, 설명의 목적으로, 청구된 바와 같이 본 발명을 더 잘 설명하기 위해 특정 숫자, 재료 구성, 및 다른 세부 사항이 제시된다. 그러나, 청구된 발명은 본 명세서에 설명된 전형적 세부 사항과는 다른 세부 사항을 사용하여 실시될 수 있다는 것이 당업자에게 명백할 것이다. 다른 사례에서, 잘 알려진 피처는 예시적인 구현의 설명을 명확하게 하기 위해 생략되거나 단순화된다.
본 발명자들은 설명된 전형적인 구현이 주로 예이기를 의도한다. 본 발명자들은 이러한 전형적인 구현들이 첨부된 청구항들의 범위를 제한하려고 의도하지 않는다. 오히려, 본 발명자들은 청구된 발명이 다른 현재 또는 미래의 기술과 관련하여 다른 방식으로 또한 구체화되고(embodied) 구현될 수 있음을 고려하였다.
예를 들어, "기법(techniques)"이라는 용어는 본 명세서에서 설명된 문맥에 의해 지시되는 바와 같이 하나 이상의 디바이스, 장치, 시스템, 방법, 제조 물품, 및/또는 컴퓨터 판독 가능 명령어를 지칭할 수 있다.
본 출원에서 사용되는 바와 같이, 용어 "또는"은 배타적인 "또는"이 아니라 포괄적인 "또는"을 의미하는 것으로 의도된다. 즉, 달리 명시되거나 문맥에서 명확하지 않는 한, "X는 A 또는 B를 사용한다"는 것은 자연 포괄적 순열(natural inclusive permutations) 중 임의의 것을 의미하도록 의도된다. 즉, X가 A를 사용하는 경우, X가 B를 사용하거나, X가 A와 B를 모두 사용하면, "X는 A 또는 B를 사용한다"가 전술된 사례 중 임의의 사례에서 만족된다. 또한, 본 출원 및 첨부된 청구항들에서 사용된 "하나의("a" 및 "an")"라는 용어는 달리 명시되지 않거나 단수형으로 지시되도록 문맥으로부터 명백하지 않은 한, 일반적으로 "하나 이상"을 의미하는 것으로 해석되어야 한다.
이들 공정은 로직 흐름 그래프에서 블록들의 집합으로 도시되며, 이는 기계적으로만, 하드웨어로, 그리고/또는 펌웨어 또는 소프트웨어와 조합해서 하드웨어로 구현될 수 있는 일련의 동작들을 나타낸다. 소프트웨어/펌웨어의 맥락에서, 블록은, 하나 이상의 프로세서에 의해 실행될 때 언급된 동작을 수행하는 하나 이상의 컴퓨터 판독 가능 저장 매체에 저장된 명령어를 나타낸다.
공정이 설명되는 순서는 제한으로서 해석되도록 의도되지 않으며, 임의의 수의 설명되는 공정 블록들은 공정 또는 대안적 공정을 구현하기 위해 임의의 순서로 조합될 수 있다. 게다가, 개별 블록들은 본 명세서에서 설명되는 특허 대상의 정신 및 범위로부터 벗어나지 않고 공정으로부터 삭제될 수 있다.
"컴퓨터 판독 가능 매체"라는 용어는 비일시적 컴퓨터 저장 매체 또는 비일시적 컴퓨터 판독 가능 저장 매체이다. 예를 들어, 컴퓨터 저장 매체 또는 컴퓨터 판독 가능 저장 매체는, 자기 저장 디바이스(예를 들어, 하드 디스크, 플로피 디스크, 및 자기 스트립), 광 디스크(예를 들어, 콤팩트 디스크(compact disk; CD) 및 디지털 다목적 디스크(digital versatile disk; DVD)), 스마트 카드, 플래시 메모리 디바이스(예를 들어, 썸 드라이브(thumb drive), 스틱, 키 드라이브(key drive), 및 SD 카드) 및 휘발성 및 비휘발성 메모리(예를 들어, 랜덤 액세스 메모리(random access memory; RAM), 판독 전용 메모리(read-only memory; ROM))를 포함할 수 있지만, 이것들에 제한되지는 않는다.
다음은 본 명세서에 설명된 기술의 구현 예이다.
예시 1: 반도체 제조와 협력하여 기능성 마이크로 전자 디바이스의 수율을 용이하게 하는 방법에 있어서, 반도체 제조는 반도체 웨이퍼의 층(예를 들면, 재료의 패턴의 스택)으로부터 마이크로 전자 디바이스의 집합(collection)을 형성하는 것을 포함하고, 상기 방법은,
· 상기 반도체 웨이퍼의 제조 계측 데이터를 수집하는 단계 - 상기 제조 계측 데이터는 상기 반도체 제조에서 형성된 상기 웨이퍼의 하나 이상의 특성의 측정치(measurements)를 포함하고, 각각의 측정은 이러한 측정이 이루어지는 상기 웨이퍼의 공간적 위치와 연관됨 -;
· 상기 수집된 제조 계측 데이터에 기초하여 상기 반도체 웨이퍼의 부적합성을 검출하는 단계;
· 상기 반도체 웨이퍼의 부적합 영역을 식별하는 단계 - 상기 부적합 영역은 인접한 부적합성의 집성을 포함함 -;
· 적어도 부분적으로 상기 부적합 영역에 의해 형성된 상기 마이크로 전자 디바이스의 기능성에 대해, 상기 부적합 영역 내의 상기 부적합성에 대한 체계적 영향을 결정하는 단계를 포함하는, 기능성 마이크로 전자 디바이스의 수율을 용이하게 하는 방법.
예시 2: 예시 1에 있어서, 상기 제조 계측 데이터를 수집하는 단계는,
· 제조되고 있는 반도체의 층으로서 재료 패턴의 공통 스택을 사용하여 다수의 반도체 웨이퍼로부터 측정하는 단계;
· 에지 배치 오차(edge placement error; EPE); 그리드 임계 치수(grid critical dimension; CD) 측정치; 블록 라인 폭 거칠기(block line width roughness; LWR) 측정치; 그리드 LWR 측정치; 블록 CD 측정치; 프로파일(즉, 단면); 선택적 퇴적; 상기 형성된 마이크로 전자 디바이스의 전기적 특성; 접촉 홀(contact hole) CD; 접촉 홀 거칠기; CER 및 타원도; 짧은 트렌치 팁 간(tip-to-tip) 거리; 라인 팁 간 거리; 층간 변위 데이터(즉, 오버레이 데이터); 막 두께 및 균일성; 단일 도구의 동작 후 발생하는 측정치; 단일층의 모든 도구 후에 발생하는 측정치; 다수의 층 후에 발생하는 측정치; 및 이들의 조합으로 이루어진 그룹으로부터 선택된 제조 계측 데이터를 측정 및/또는 계산하는 단계를 포함하는 것인, 기능성 마이크로 전자 디바이스의 수율을 용이하게 하는 방법.
예시 3: 예시 1에 있어서, 측정될 수 있고 그리고/또는 이러한 측정치가 정의된 범위 및/또는 문턱값을 벗어나는 특성을 갖는 활성층의 구역이 부적합성인 것인, 기능성 마이크로 전자 디바이스의 수율을 용이하게 하는 방법.
예시 4: 예시 1에 있어서, 상기 반도체 웨이퍼의 상기 수집된 제조 계측 데이터의 시각화를 생성하는 단계를 더 포함하는, 기능성 마이크로 전자 디바이스의 수율을 용이하게 하는 방법.
예시 5: 예시 4에 있어서, 상기 시각화를 생성하는 단계는, 제조 계측 데이터의 측정된 그리고/또는 계산된 범위와 연관된 상기 웨이퍼의 특정 위치에 대응하는 특정 색상 및/또는 음영(shading)으로 상기 웨이퍼의 이미지를 생성하는 단계를 포함하는 것인, 기능성 마이크로 전자 디바이스의 수율을 용이하게 하는 방법.
예시 6: 예시 4에 있어서, 상기 시각화를 생성하는 단계는, 상기 부적합 영역과 연관된 상기 웨이퍼의 특정 위치에 대응하는 특정 색상 및/또는 음영으로 상기 웨이퍼의 이미지를 생성하는 단계를 포함하는 것인, 기능성 마이크로 전자 디바이스의 수율을 용이하게 하는 방법.
예시 7: 예시 1에 있어서, 상기 마이크로 전자 디바이스의 기능성은,
· 물리적 특성, 인접한 디바이스에 대한 배치/배향(예를 들어, 동일한 층 내, 아래층, 및 위층) 및 물리적 기능성;
· 전기적 특성, 인접한 디바이스(예를 들어, 동일한 층 내, 아래층, 및 위층)에 대한 전기적 상호 작용, 및 전기적 기능성;
· 전자기적 특성, 인접한 디바이스(예를 들어, 동일한 층 내, 아래층, 및 위층)에 대한 전자기적 상호 작용, 및 전자기적 기능성;
· 인접한 디바이스(예를 들어, 동일한 층 내, 아래층, 및 위층)에 대한 전기-기계적 상호 작용, 및 전기-기계적 기능성; 또는
· 이들의 조합 중 하나를 포함하는 것인, 기능성 마이크로 전자 디바이스의 수율을 용이하게 하는 방법.
예시 8: 예시 1에 있어서, 상기 체계적 영향을 결정하는 단계는, 상기 반도체 웨이퍼의 부적합 영역을 갖는 하나의 층의 실제 패턴의 전기-기계적 특성 및/또는 기능성을 추정하는 단계를 포함하는 것인, 기능성 마이크로 전자 디바이스의 수율을 용이하게 하는 방법.
예시 9: 예시 1에 있어서, 상기 체계적 영향을 결정하는 단계는, 상기 반도체 웨이퍼의 부적합 영역을 갖는 적어도 하나의 층에 의해 형성된 상기 마이크로 전자 디바이스의 전기-기계적 특성 및/또는 기능성을 모델링하는 단계를 포함하는 것인, 기능성 마이크로 전자 디바이스의 수율을 용이하게 하는 방법.
예시 10: 예시 1에 있어서, 반도체 웨이퍼의 층으로부터 마이크로 전자 디바이스들의 집합의 형성을 변경시키는 상기 부적합 영역 내의 상기 부적합성을 개선하는 단계를 더 포함하는, 기능성 마이크로 전자 디바이스의 수율을 용이하게 하는 방법.
예시 11: 예시 1에 있어서, 상기 반도체 웨이퍼의 일부로서 형성되고 있는 상기 마이크로 전자 디바이스의 전기-기계적 기능성에 대한 충분한 체계적 영향을 갖는 것으로 결정되는 상기 부적합 영역 내의 상기 부적합성을 개선하는 단계를 더 포함하는, 기능성 마이크로 전자 디바이스의 수율을 용이하게 하는 방법.
예시 12: 예시 11에 있어서, 상기 개선은,
· 적어도 하나의 반도체 제조 도구를 선택하는 단계;
· 상기 선택된 반도체 제조 도구의 동작에서 적어도 하나의 변경을 선택하는 단계 - 상기 적어도 하나의 변경은 상기 반도체 제조를 변화시킴 -;
· 상기 선택된 반도체 제조 도구의 동작에서 상기 선택된 변경에 따라 반도체 웨이퍼의 제조를 시뮬레이션하는 단계;
· 상기 시뮬레이션된 반도체 웨이퍼에 의해 형성된 상기 마이크로 전자 디바이스의 전기-기계적 특성 및/또는 기능성의 효과를 추정하는 단계를 포함하는 것인, 기능성 마이크로 전자 디바이스의 수율을 용이하게 하는 방법.
예시 13: 예시 11에 있어서, 상기 개선은,
· 다수의 반도체 제조 도구들의 조합을 선택하는 단계;
· 상기 선택된 반도체 제조 도구들 각각의 동작에서 적어도 하나의 변경을 선택하는 단계 - 상기 변경은 상기 반도체 제조를 변화시킴 -;
· 상기 선택된 반도체 제조 도구들의 동작에서 상기 선택된 변경에 따라 반도체 웨이퍼의 제조를 시뮬레이션하는 단계;
· 상기 시뮬레이션된 반도체 웨이퍼에 의해 형성된 상기 마이크로 전자 디바이스의 전기-기계적 특성 및/또는 기능성의 효과를 추정하는 단계를 포함하는 것인, 기능성 마이크로 전자 디바이스의 수율을 용이하게 하는 방법.
예시 14: 예시 11에 있어서, 상기 개선은 적어도 하나의 반도체 제조 도구의 동작에서 적어도 하나의 변경을 포함하고, 상기 적어도 하나의 변경은 상기 반도체 제조를 변화시키는 것인, 기능성 마이크로 전자 디바이스의 수율을 용이하게 하는 방법.
예시 15: 예시 11에 있어서, 상기 개선은 상기 선택된 반도체 제조 도구들 각각의 동작에서 적어도 하나의 변경을 포함하고, 상기 변경은 상기 반도체 제조를 변화시키는 것인, 기능성 마이크로 전자 디바이스의 수율을 용이하게 하는 방법.
예시 16: 예시 11에 있어서, 상기 개선은 상기 선택된 반도체 제조 도구들 각각의 동작에서 적어도 하나의 변경을 포함하고, 상기 변경은 상기 반도체 제조를 변화시키는 것인, 기능성 마이크로 전자 디바이스의 수율을 용이하게 하는 방법.
예시 17: 예시 11에 있어서, 상기 개선은,
· 적어도 부분적으로 상기 부적합 영역에 의해 형성된 마이크로 전자 디바이스의 일부 부분을 포함하는 층의 패턴을 선택하는 단계;
· 상기 선택된 패턴을 변화시키는 단계를 포함하는 것인, 기능성 마이크로 전자 디바이스의 수율을 용이하게 하는 방법.
예시 18: 예시 11에 있어서, 상기 개선은,
· 적어도 부분적으로 상기 부적합 영역에 의해 형성된 마이크로 전자 디바이스의 일부 부분을 포함하는 층의 패턴을 선택하는 단계;
· 변화된 패턴을 획득하는 단계를 포함하고, 상기 변화된 패턴은 상기 선택된 패턴의 변화인 것인, 기능성 마이크로 전자 디바이스의 수율을 용이하게 하는 방법.
예시 19: 예시 11에 있어서, 상기 개선은,
· 적어도 부분적으로 상기 부적합 영역에 의해 형성된 마이크로 전자 디바이스의 일부 부분을 포함하는 층의 패턴을 선택하는 단계;
· 상기 선택된 패턴을 변화시키는 단계;
· 상기 선택된 패턴을 대체하는 상기 변화된 패턴으로 반도체 웨이퍼의 제조를 시뮬레이션하는 단계;
· 상기 시뮬레이션된 반도체 웨이퍼에 의해 형성된 상기 마이크로 전자 디바이스의 전기-기계적 특성 및/또는 기능성의 효과를 추정하는 단계를 포함하는 것인, 기능성 마이크로 전자 디바이스의 수율을 용이하게 하는 방법.
예시 20: 예시 1 내지 예시 19에 있어서, 상기 반도체 제조 도구 또는 도구들은 퇴적 도구, 트랙 도구, 포토리소그래피 도구, 에칭 도구, 및 세정 도구를 포함하는 그룹으로부터 선택되는 것인, 기능성 마이크로 전자 디바이스의 수율을 용이하게 하는 방법.
예시 21: 예시 1 내지 예시 19의 방법에 응답하여 자신의 동작을 변경하도록 구성된 반도체 제조 도구.
예시 22: 실행될 때 컴퓨팅 디바이스의 프로세서로 하여금 예시 1 내지 19의 방법을 수행하게 하는 명령어들을 포함하는 비일시적 컴퓨터 판독 가능 저장 매체.
예시 23: 적어도 부분적으로 예시 1 내지 예시 19의 방법과 협력하여 제조된 반도체 웨이퍼.
예시 24: 적어도 부분적으로 예시 1 내지 예시 19의 방법과 협력하여 수행된 반도체 제조에 의해 형성된 마이크로 전자 디바이스.
예시 25: 실행될 때 컴퓨팅 디바이스의 프로세서로 하여금, 반도체 웨이퍼의 층(예를 들어, 재료의 패턴의 스택)으로부터 마이크로 전자 디바이스들의 집합을 형성함으로써, 반도체 제조와 협력하여 동작들을 수행하게 하는 명령어들을 포함하는 비일시적(non-transitory) 컴퓨터 판독 가능 저장 매체에 있어서, 상기 동작들은,
· 상기 반도체 웨이퍼의 제조 계측 데이터를 수집하는 동작 - 상기 제조 계측 데이터는 상기 반도체 제조에서 형성된 상기 웨이퍼의 특성의 측정치임 -;
· 상기 수집된 제조 계측 데이터에 기초하여 상기 반도체 웨이퍼의 부적합성을 검출하는 동작;
· 상기 반도체 웨이퍼의 부적합 영역을 식별하는 동작 - 상기 부적합 영역은 인접한 부적합성의 집성을 포함함 -;
· 적어도 부분적으로 상기 부적합 영역에 의해 형성된 상기 마이크로 전자 디바이스의 기능성에 대해 상기 부적합 영역에서의 부적합성에 대한 체계적 영향을 결정하는 동작을 포함하는, 비일시적 컴퓨터 판독 가능 저장 매체.
예시 26: 예시 25에 있어서, 상기 수집하는 동작은,
· 제조되고 있는 상기 반도체의 층으로서 재료의 공통 스택을 사용하여 다수의 반도체 웨이퍼로부터 측정하는 동작;
· 에지 배치 오차(edge placement error; EPE); 그리드 임계 치수(grid critical dimension; CD) 측정치; 블록 라인 폭 거칠기(block line width roughness; LWR) 측정치; 그리드 LWR 측정치; 블록 CD 측정치; 프로파일(즉, 단면); 선택적 퇴적; 상기 형성된 마이크로 전자 디바이스의 전기적 특성; 접촉 홀 CD; 접촉 홀 거칠기; CER 및 타원도; 짧은 트렌치 팁 간 거리; 라인 팁 간 거리; 층간 변위 데이터(즉, 오버레이 데이터); 막 두께 및 균일성; 단일 도구의 동작 후 발생하는 측정치; 단일층의 모든 도구 후에 발생하는 측정치; 다수의 층 후에 발생하는 측정치; 및 이들의 조합으로 이루어진 그룹으로부터 선택된 제조 계측 데이터를 측정 및/또는 계산하는 동작을 포함하는 것인, 비일시적 컴퓨터 판독 가능 저장 매체.
예시 27: 예시 25에 있어서, 측정될 수 있고 그리고/또는 이러한 측정치가 정의된 범위 및/또는 문턱값을 벗어나는 특성을 갖는 활성층의 구역이 부적합성인 것인, 비일시적 컴퓨터 판독 가능 저장 매체.
예시 28: 예시 25에 있어서, 상기 반도체 웨이퍼의 상기 수집된 제조 계측 데이터의 시각화를 생성하는 동작을 더 포함하는, 비일시적 컴퓨터 판독 가능 저장 매체.
예시 29: 예시 28에 있어서, 상기 시각화를 생성하는 동작은, 제조 계측 데이터의 측정된 그리고/또는 계산된 범위와 연관된 상기 웨이퍼의 특정 위치에 대응하는 특정 색상 및/또는 음영으로 상기 웨이퍼의 이미지를 생성하는 동작을 포함하는 것인, 비일시적 컴퓨터 판독 가능 저장 매체.
예시 30: 예시 28에 있어서, 상기 시각화를 형성하는 동작은, 상기 부적합 영역과 연관된 상기 웨이퍼의 특정 위치에 대응하는 특정 색상 및/또는 음영으로 상기 웨이퍼의 이미지를 생성하는 동작을 포함하는 것인, 비일시적 컴퓨터 판독 가능 저장 매체.
예시 31: 예시 25에 있어서, 상기 마이크로 전자 디바이스의 기능성은,
· 물리적 특성, 인접한 디바이스에 대한 배치/배향(예를 들어, 동일한 층 내, 아래층, 및 위층) 및 물리적 기능성;
· 전기적 특성, 인접한 디바이스(예를 들어, 동일한 층 내, 아래층, 및 위층)에 대한 전기적 상호 작용, 및 전기적 기능성;
· 전자기적 특성, 인접한 디바이스(예를 들어, 동일한 층 내, 아래층, 및 위층)에 대한 전자기적 상호 작용, 및 전자기적 기능성;
· 인접한 디바이스(예를 들어, 동일한 층 내, 아래층 및 위층 내)에 대한 전기-기계적 상호 작용, 및 전기-기계적 기능성; 또는
· 이들의 조합 중 하나를 포함하는 것인, 비일시적 컴퓨터 판독 가능 저장 매체.
예시 32: 예시 25에 있어서, 상기 결정하는 동작은 상기 반도체 웨이퍼의 부적합 영역을 갖는 하나의 층의 실제 패턴의 전기-기계적 특성 및/또는 기능성을 추정하는 동작을 포함하는 것인, 비일시적 컴퓨터 판독 가능 저장 매체.
예시 33: 예시 25에 있어서, 상기 결정하는 동작은 상기 반도체 웨이퍼의 부적합 영역을 갖는 적어도 하나의 층에 의해 형성된 상기 마이크로 전자 디바이스의 전기-기계적 특성 및/또는 기능성을 모델링하는 동작을 포함하는 것인, 비일시적 컴퓨터 판독 가능 저장 매체.
예시 34: 예시 25에 있어서, 반도체 웨이퍼의 층으로부터 마이크로 전자 디바이스들의 집합의 형성을 변경시키는 상기 부적합 영역에서의 상기 부적합성을 개선하는 동작을 더 포함하는, 비일시적 컴퓨터 판독 가능 저장 매체.
예시 35: 예시 25에 있어서, 상기 반도체 웨이퍼의 일부로서 형성되고 있는 상기 마이크로 전자 디바이스의 전기-기계적 기능성에 대한 체계적 영향을 갖는 것으로 결정되는 상기 부적합 영역에서의 상기 부적합성을 개선하는 동작을 더 포함하는, 비일시적 컴퓨터 판독 가능 저장 매체.
예시 36: 예시 35에 있어서, 상기 개선하는 동작은,
· 적어도 하나의 반도체 제조 도구를 선택하는 동작;
· 상기 선택된 반도체 제조 도구의 동작에서 적어도 하나의 변경을 선택하는 동작 - 상기 적어도 하나의 변경은 상기 반도체 제조를 변화시킴 -;
· 상기 선택된 반도체 제조 도구의 동작에서 상기 선택된 변경에 따라 반도체 웨이퍼의 제조를 시뮬레이션하는 동작;
· 상기 시뮬레이션된 반도체 웨이퍼에 의해 형성된 상기 마이크로 전자 디바이스의 전기-기계적 특성 및/또는 기능성의 효과를 추정하는 동작을 포함하는 것인, 비일시적 컴퓨터 판독 가능 저장 매체.
예시 37: 예시 35에 있어서, 상기 개선하는 동작은,
· 다수의 반도체 제조 도구들의 조합을 선택하는 동작;
· 상기 선택된 반도체 제조 도구들의 동작에서 적어도 하나의 변경을 선택하는 동작 - 상기 변경은 상기 반도체 제조를 변화시킴 -;
· 상기 선택된 반도체 제조 도구들 각각의 동작에서 상기 선택된 변경에 따라 반도체 웨이퍼의 제조를 시뮬레이션하는 동작;
· 상기 시뮬레이션된 반도체 웨이퍼에 의해 형성된 상기 마이크로 전자 디바이스의 전기-기계적 특성 및/또는 기능성의 효과를 추정하는 동작을 포함하는 것인, 비일시적 컴퓨터 판독 가능 저장 매체.
예시 38: 예시 35에 있어서, 상기 개선하는 동작은, 적어도 하나의 반도체 제조 도구의 동작에서 적어도 하나의 변경을 포함하고, 상기 적어도 하나의 변경은 상기 반도체 제조를 변화시키는 것인, 비일시적 컴퓨터 판독 가능 저장 매체.
예시 39: 예시 35에 있어서, 상기 개선하는 동작은 상기 선택된 반도체 제조 도구들 각각의 동작에서 적어도 하나의 변경을 포함하고, 상기 변경은 상기 반도체 제조를 변화시키는 것인, 비일시적 컴퓨터 판독 가능 저장 매체.
예시 40: 예시 35에 있어서, 상기 개선하는 동작은,
· 적어도 부분적으로 상기 부적합 영역에 의해 형성된 마이크로 전자 디바이스의 일부 부분을 포함하는 층의 패턴을 선택하는 동작;
· 상기 선택된 패턴을 변화시키는 동작을 포함하는 것인, 비일시적 컴퓨터 판독 가능 저장 매체.
예시 41: 예시 35에 있어서, 상기 개선하는 동작은,
· 적어도 부분적으로 상기 부적합 영역에 의해 형성된 마이크로 전자 디바이스의 일부 부분을 포함하는 층의 패턴을 선택하는 동작;
· 변화된 패턴을 획득하는 동작을 포함하고, 상기 변화된 패턴은 상기 선택된 패턴의 변화인 것인, 비일시적 컴퓨터 판독 가능 저장 매체.
예시 42: 예시 35에 있어서, 상기 개선하는 동작은,
· 적어도 부분적으로 상기 부적합 영역에 의해 형성된 마이크로 전자 디바이스의 일부 부분을 포함하는 층의 패턴을 선택하는 동작;
· 상기 선택된 패턴을 변화시키는 동작;
· 상기 선택된 패턴을 대체하는 상기 변화된 패턴으로 반도체 웨이퍼의 제조를 시뮬레이션하는 동작;
· 상기 시뮬레이션된 반도체 웨이퍼에 의해 형성된 상기 마이크로 전자 디바이스의 전기-기계적 특성 및/또는 기능성의 효과를 추정하는 동작을 포함하는 것인, 비일시적 컴퓨터 판독 가능 저장 매체.
예시 43: 예시 25 내지 예시 42에 있어서, 상기 반도체 제조 도구 또는 도구들은 퇴적 도구, 트랙 도구, 포토리소그래피 도구, 에칭 도구 및 세정 도구로 이루어진 그룹으로부터 선택되는 것인, 비일시적 컴퓨터 판독 가능 저장 매체.
예시 44: 예시 25 내지 예시 42의 동작에 응답하여 자신의 동작을 변경하도록 구성된 반도체 제조 도구.
예시 45: 적어도 부분적으로 예시 25 내지 예시 42의 동작과 협력하여 제조된 반도체 웨이퍼.
예시 46: 적어도 부분적으로 예시 25 내지 예시 42의 동작과 협력하여 수행된 반도체 제조에 의해 형성된 마이크로 전자 디바이스.
Claims (33)
- 반도체 제조와 협력 공조하여 기능성 마이크로 전자 디바이스의 수율을 용이하게 하는 방법에 있어서, 반도체 제조는 반도체 웨이퍼의 층으로부터 마이크로 전자 디바이스의 집합(collection)을 형성하는 것을 포함하고, 상기 방법은,
상기 반도체 웨이퍼의 제조 계측 데이터를 수집하는 단계 - 상기 제조 계측 데이터는 상기 반도체 제조에서 형성된 상기 웨이퍼의 하나 이상의 특성의 측정치(measurements)을 포함하고, 각각의 측정은 이러한 측정이 이루어지는 상기 웨이퍼의 공간적 위치와 연관됨 -;
상기 수집된 제조 계측 데이터에 기초하여 상기 반도체 웨이퍼의 부적합성(non-conformities)을 검출하는 단계;
상기 반도체 웨이퍼의 부적합 영역을 식별하는 단계 - 상기 부적합 영역은 인접한 부적합성의 집성(aggregation)을 포함함 -;
적어도 부분적으로 상기 부적합 영역에 의해 형성된 상기 마이크로 전자 디바이스의 기능성에 대해, 상기 부적합 영역 내의 상기 부적합성에 대한 체계적 영향(systemic impact)을 결정하는 단계;
상기 반도체 웨이퍼의 일부로서 형성되고 있는 상기 마이크로 전자 디바이스의 전기-기계적 기능성에 대한 체계적 영향을 갖는 것으로 결정되는, 상기 부적합 영역 내의 상기 부적합성을 개선하는 단계
를 포함하는 것인, 기능성 마이크로 전자 디바이스의 수율을 용이하게 하는 방법. - 제1항에 있어서, 상기 개선은,
적어도 하나의 반도체 제조 도구(tool)를 선택하는 단계;
상기 선택된 반도체 제조 도구의 동작에서 적어도 하나의 변경을 선택하는 단계 - 상기 적어도 하나의 변경은 상기 반도체 제조를 변화시킴 -;
상기 선택된 반도체 제조 도구의 동작에서 상기 선택된 변경에 따라 반도체 웨이퍼의 제조를 시뮬레이션하는 단계;
상기 시뮬레이션된 반도체 웨이퍼에 의해 형성된 상기 마이크로 전자 디바이스의 전기-기계적 특성 및/또는 기능성의 효과를 추정하는 단계
를 포함하는 것인, 기능성 마이크로 전자 디바이스의 수율을 용이하게 하는 방법. - 제1항에 있어서, 상기 개선은,
다수의 반도체 제조 도구들의 조합을 선택하는 단계;
상기 선택된 반도체 제조 도구들 각각의 동작에서 적어도 하나의 변경을 선택하는 단계 - 상기 변경은 상기 반도체 제조를 변화시킴 -;
상기 선택된 반도체 제조 도구들 각각의 동작에서 상기 선택된 변경에 따라 반도체 웨이퍼의 제조를 시뮬레이션하는 단계;
상기 시뮬레이션된 반도체 웨이퍼에 의해 형성된 상기 마이크로 전자 디바이스의 전기-기계적 특성 및/또는 기능성의 효과를 추정하는 단계
를 포함하는 것인, 기능성 마이크로 전자 디바이스의 수율을 용이하게 하는 방법. - 제1항에 있어서,
상기 개선은 적어도 하나의 반도체 제조 도구의 동작에서 적어도 하나의 변경을 포함하고, 상기 적어도 하나의 변경은 상기 반도체 제조를 변화시키는 것인, 기능성 마이크로 전자 디바이스의 수율을 용이하게 하는 방법. - 제1항에 있어서,
상기 개선은 상기 선택된 반도체 제조 도구 중 적어도 하나의 동작에서 적어도 하나의 변경을 포함하고, 상기 변경은 상기 반도체 제조를 변화시키는 것인, 기능성 마이크로 전자 디바이스의 수율을 용이하게 하는 방법. - 제1항에 있어서,
상기 반도체 제조 도구 또는 도구들은 퇴적 도구, 트랙(track) 도구, 포토리소그래피 도구, 에칭 도구, 및 세정 도구를 포함하는 그룹으로부터 선택되는 것인, 기능성 마이크로 전자 디바이스의 수율을 용이하게 하는 방법. - 실행될 때 컴퓨팅 디바이스의 프로세서로 하여금, 반도체 웨이퍼의 층(예를 들어, 재료의 패턴의 스택)으로부터 마이크로 전자 디바이스의 집합을 형성함으로써, 반도체 제조와 협력하여 동작들을 수행하게 하는 명령어들을 포함하는 비일시적(non-transitory) 컴퓨터 판독 가능 저장 매체에 있어서, 상기 동작들은,
상기 반도체 웨이퍼의 제조 계측 데이터를 수집하는 동작 - 상기 제조 계측 데이터는 상기 반도체 제조에서 형성된 상기 웨이퍼의 하나 이상의 특성의 측정치를 포함하고, 각각의 측정은 이러한 측정이 이루어지는 상기 웨이퍼의 공간적 위치와 연관됨 -;
상기 수집된 제조 계측 데이터에 기초하여 상기 반도체 웨이퍼의 부적합성을 검출하는 동작;
상기 반도체 웨이퍼의 부적합 영역을 식별하는 동작 - 상기 부적합 영역은 인접한 부적합성의 집성을 포함함 -;
적어도 부분적으로 상기 부적합 영역에 의해 형성된 상기 마이크로 전자 디바이스의 기능성에 대해, 상기 부적합 영역 내의 상기 부적합성에 대한 체계적 영향을 결정하는 동작;
상기 반도체 웨이퍼의 일부로서 형성되고 있는 상기 마이크로 전자 디바이스의 전기-기계적 기능성에 대한 충분한 체계적 영향을 갖는 것으로 결정되는, 상기 부적합 영역 내의 상기 부적합성을 개선하는 동작
을 포함하는 것인, 비일시적 컴퓨터 판독 가능 저장 매체. - 제7항에 있어서, 상기 개선하는 동작은,
적어도 하나의 반도체 제조 도구를 선택하는 동작;
상기 선택된 반도체 제조 도구의 동작에서 적어도 하나의 변경을 선택하는 동작 - 상기 적어도 하나의 변경은 상기 반도체 제조를 변화시킴 -;
상기 선택된 반도체 제조 도구의 동작에서 상기 선택된 변경에 따라 반도체 웨이퍼의 제조를 시뮬레이션하는 동작;
상기 시뮬레이션된 반도체 웨이퍼에 의해 형성된 상기 마이크로 전자 디바이스의 전기-기계적 특성 및/또는 기능성의 효과를 추정하는 동작
을 포함하는 것인, 비일시적 컴퓨터 판독 가능 저장 매체. - 제7항에 있어서, 상기 개선하는 동작은,
다수의 반도체 제조 도구들의 조합을 선택하는 동작;
상기 선택된 반도체 제조 도구들 중 적어도 하나의 동작에서 적어도 하나의 변경을 선택하는 동작 - 상기 변경은 상기 반도체 제조를 변화시킴 -;
상기 선택된 반도체 제조 도구들 각각의 동작에서 상기 선택된 변경에 따라 반도체 웨이퍼의 제조를 시뮬레이션하는 동작;
상기 시뮬레이션된 반도체 웨이퍼에 의해 형성된 상기 마이크로 전자 디바이스의 전기-기계적 특성 및/또는 기능성의 효과를 추정하는 동작
을 포함하는 것인, 비일시적 컴퓨터 판독 가능 저장 매체. - 제7항에 있어서,
상기 개선하는 동작은, 적어도 하나의 반도체 제조 도구의 동작에서 적어도 하나의 변경을 포함하고, 상기 적어도 하나의 변경은 상기 반도체 제조를 변화시키는 것인, 비일시적 컴퓨터 판독 가능 저장 매체. - 제7항에 있어서,
상기 개선하는 동작은 상기 선택된 반도체 제조 도구 각각의 동작에서 적어도 하나의 변경을 포함하고, 상기 변경은 상기 반도체 제조를 변화시키는 것인, 비일시적 컴퓨터 판독 가능 저장 매체. - 제7항에 있어서,
상기 개선하는 동작은 상기 선택된 반도체 제조 도구 각각의 동작에서 적어도 하나의 변경을 포함하고, 상기 변경은 상기 반도체 제조를 변화시키는 것인, 비일시적 컴퓨터 판독 가능 저장 매체. - 제7항에 있어서,
상기 반도체 제조 도구 또는 도구들은 퇴적 도구, 트랙 도구, 포토리소그래피 도구, 에칭 도구, 및 세정 도구로 이루어진 그룹으로부터 선택되는 것인, 비일시적 컴퓨터 판독 가능 저장 매체. - 반도체 제조와 협력하여 기능성 마이크로 전자 디바이스의 수율을 용이하게 하는 방법에 있어서, 반도체 제조는 반도체 웨이퍼의 층으로부터 마이크로 전자 디바이스의 집합을 형성하는 것을 포함하고, 상기 방법은,
상기 반도체 웨이퍼의 제조 계측 데이터를 수집하는 단계 - 상기 제조 계측 데이터는 상기 반도체 제조에서 형성된 상기 웨이퍼의 하나 이상의 특성의 측정치를 포함하고, 각각의 측정은 이러한 측정이 이루어지는 상기 웨이퍼의 공간적 위치와 연관됨 -;
상기 수집된 제조 계측 데이터에 기초하여 상기 반도체 웨이퍼의 부적합성을 검출하는 단계;
상기 반도체 웨이퍼의 부적합 영역을 식별하는 단계 - 상기 부적합 영역은 인접하는 부적합성의 집성을 포함함 -;
적어도 부분적으로 상기 부적합 영역에 의해 형성된 상기 마이크로 전자 디바이스의 기능성에 대해, 상기 부적합 영역 내의 상기 부적합성에 대한 체계적 영향을 결정하는 단계
를 포함하는 것인, 기능성 마이크로 전자 디바이스의 수율을 용이하게 하는 방법. - 제14항에 있어서, 상기 제조 계측 데이터를 수집하는 단계는,
제조되고 있는 반도체의 층으로서 재료의 패턴의 공통 스택을 사용하여 다수의 반도체 웨이퍼로부터 측정하는 단계;
에지 배치 오차(edge placement error; EPE); 그리드 임계 치수(grid critical dimension; CD) 측정치; 블록 라인 폭 거칠기(block line width roughness; LWR) 측정치; 그리드 LWR 측정치; 블록 CD 측정치; 프로파일(즉, 단면); 선택적 퇴적; 상기 형성된 마이크로 전자 디바이스의 전기적 특성; 접촉 홀(contact hole) CD; 접촉 홀 거칠기; CER 및 타원도; 짧은 트렌치 팁 간(tip-to-tip) 거리; 라인(line) 팁 간 거리; 층간 변위 데이터(즉, 오버레이 데이터); 막 두께 및 균일성; 단일 도구의 동작 후 발생하는 측정치; 단일층의 모든 도구 후에 발생하는 측정치; 다수의 층 후에 발생하는 측정치; 및 이들의 조합으로 이루어진 그룹으로부터 선택된 제조 계측 데이터를 측정 및/또는 계산하는 단계
를 포함하는 것인, 기능성 마이크로 전자 디바이스의 수율을 용이하게 하는 방법. - 제14항에 있어서,
측정될 수 있고 그리고/또는 이러한 측정치가 정의된 범위 및/또는 문턱값을 벗어나는 특성을 갖는 활성층의 구역이 부적합성인 것인, 기능성 마이크로 전자 디바이스의 수율을 용이하게 하는 방법. - 제14항에 있어서, 상기 마이크로 전자 디바이스의 기능성은,
물리적 특성, 인접한 디바이스에 대한 배치/배향 및 물리적 기능성;
전기적 특성, 인접한 디바이스에 대한 전기적 상호 작용, 및 전기적 기능성;
전자기적 특성, 인접한 디바이스에 대한 전자기적 상호 작용, 및 전자기적 기능성;
인접한 디바이스에 대한 전기-기계적 상호 작용, 및 전기-기계적 기능성; 또는
이들의 조합 중 하나를 포함하는 것인, 기능성 마이크로 전자 디바이스의 수율을 용이하게 하는 방법. - 제14항에 있어서,
상기 체계적 영향을 결정하는 단계는, 상기 반도체 웨이퍼의 부적합 영역을 갖는 하나의 층의 실제 패턴의 전기-기계적 특성 및/또는 기능성을 추정하는 단계를 포함하는 것인, 기능성 마이크로 전자 디바이스의 수율을 용이하게 하는 방법. - 제14항에 있어서,
상기 체계적 영향을 결정하는 단계는, 상기 반도체 웨이퍼의 부적합 영역을 갖는 적어도 하나의 층에 의해 형성된 상기 마이크로 전자 디바이스의 전기-기계적 특성 및/또는 기능성을 모델링하는 단계를 포함하는 것인, 기능성 마이크로 전자 디바이스의 수율을 용이하게 하는 방법. - 제14항에 있어서,
상기 반도체 제조 도구 또는 도구들은 퇴적 도구, 트랙 도구, 포토리소그래피 도구, 에칭 도구, 및 세정 도구를 포함하는 그룹으로부터 선택되는 것인, 기능성 마이크로 전자 디바이스의 수율을 용이하게 하는 방법. - 반도체 제조와 협력하여 기능성 마이크로 전자 디바이스의 수율을 용이하게 하는 방법에 있어서, 반도체 제조는 반도체 웨이퍼의 층으로부터 마이크로 전자 디바이스의 집합을 형성하는 것을 포함하고, 상기 방법은,
상기 반도체 웨이퍼의 제조 계측 데이터를 수집하는 단계 - 상기 제조 계측 데이터는 상기 반도체 제조에서 형성된 상기 웨이퍼의 하나 이상의 특성의 측정치를 포함하고, 각각의 측정은 이러한 측정이 이루어지는 상기 웨이퍼의 공간적 위치와 연관됨 -;
상기 반도체 웨이퍼의 상기 수집된 제조 계측 데이터에 기초하여 반도체 웨이퍼의 모델을 생성하는 단계;
상기 생성된 모델에 기초해, 상기 수집된 제조 계측 데이터에 기초하여 상기 반도체 웨이퍼의 부적합성을 검출하는 단계;
상기 반도체 웨이퍼의 부적합 영역을 식별하는 단계 - 상기 부적합 영역은 인접한 부적합성의 집성을 포함함 -;
적어도 부분적으로 상기 부적합 영역에 의해 형성된 상기 마이크로 전자 디바이스의 기능성에 대해 상기 부적합 영역 내의 상기 부적합성에 대한 체계적 영향을 결정하는 단계
를 포함하는 것인, 기능성 마이크로 전자 디바이스의 수율을 용이하게 하는 방법. - 제21항에 있어서, 상기 제조 계측 데이터를 수집하는 단계는,
제조되고 있는 상기 반도체의 층으로서 재료의 패턴의 공통 스택을 사용하여 다수의 반도체 웨이퍼로부터 측정하는 단계;
에지 배치 오차(edge placement error; EPE); 그리드 임계 치수(grid critical dimension; CD) 측정치; 블록 라인 폭 거칠기(block line width roughness; LWR) 측정치; 그리드 LWR 측정치; 블록 CD 측정치; 프로파일; 단면; 선택적 퇴적; 상기 형성된 마이크로 전자 디바이스의 전기적 특성; 접촉 홀 CD; 접촉 홀 거칠기; CER 및 타원도; 짧은 트렌치 팁 간(tip-to-tip) 거리; 라인 팁 간 거리; 층간 변위 데이터; 오버레이 데이터; 막 두께 및 균일성; 단일 도구의 동작 후 발생하는 측정치; 단일층의 모든 도구 후에 발생하는 측정치; 다수의 층 후에 발생하는 측정치; 및 이들의 조합으로 이루어진 그룹으로부터 선택된 제조 계측 데이터를 측정 및/또는 계산하는 단계
를 포함하는 것인, 기능성 마이크로 전자 디바이스의 수율을 용이하게 하는 방법. - 제21항에 있어서,
측정될 수 있고 그리고/또는 이러한 측정치가 정의된 범위 및/또는 문턱값을 벗어나는 특성을 갖는 활성층의 구역이 부적합성인 것인, 기능성 마이크로 전자 디바이스의 수율을 용이하게 하는 방법. - 제21항에 있어서,
상기 반도체 웨이퍼의 상기 수집된 제조 계측 데이터의 시각화를 형성하는 단계를 더 포함하는, 기능성 마이크로 전자 디바이스의 수율을 용이하게 하는 방법. - 제24항에 있어서,
상기 시각화를 형성하는 단계는, 제조 계측 데이터의 측정된 그리고/또는 계산된 범위와 연관된 상기 웨이퍼의 특정 위치에 대응하는 특정 색상 및/또는 음영으로 상기 웨이퍼의 이미지를 생성하는 단계를 포함하는 것인, 기능성 마이크로 전자 디바이스의 수율을 용이하게 하는 방법. - 제24항에 있어서,
상기 시각화를 형성하는 단계는, 상기 부적합 영역과 연관된 상기 웨이퍼의 특정 위치에 대응하는 특정 색상 및/또는 음영으로 상기 웨이퍼의 이미지를 생성하는 단계를 포함하는 것인, 기능성 마이크로 전자 디바이스의 수율을 용이하게 하는 방법. - 실행될 때 컴퓨팅 디바이스의 프로세서로 하여금, 반도체 웨이퍼의 층으로부터 마이크로 전자 디바이스들의 집합을 형성함으로써, 반도체 제조와 협력하여 동작들을 수행하게 하는 명령어들을 포함하는 비일시적 컴퓨터 판독 가능 저장 매체에 있어서, 상기 동작들은,
상기 반도체 웨이퍼의 제조 계측 데이터를 수집하는 동작 - 상기 제조 계측 데이터는 상기 반도체 제조에서 형성된 상기 웨이퍼의 하나 이상의 특성의 측정치를 포함하고, 각각의 측정은 이러한 측정이 이루어지는 상기 웨이퍼의 공간적 위치와 연관됨 -;
상기 반도체 웨이퍼의 상기 수집된 제조 계측 데이터에 기초하여 상기 반도체 웨이퍼의 모델을 생성하는 동작;
상기 생성된 모델에 기초해, 상기 수집된 제조 계측 데이터에 기초하여 상기 반도체 웨이퍼의 부적합성을 검출하는 동작;
상기 반도체 웨이퍼의 부적합 영역을 식별하는 동작 - 상기 부적합 영역은 인접한 부적합성의 집성을 포함함 -;
적어도 부분적으로 상기 부적합 영역에 의해 형성된 상기 마이크로 전자 디바이스의 기능성에 대해, 상기 부적합 영역 내의 상기 부적합성에 대한 체계적 영향을 결정하는 동작
을 포함하는 것인, 비일시적 컴퓨터 판독 가능 저장 매체. - 제27항에 있어서,
상기 반도체 웨이퍼의 상기 수집된 제조 계측 데이터의 시각화를 형성하는 동작을 더 포함하는, 비일시적 컴퓨터 판독 가능 저장 매체. - 제28항에 있어서,
상기 시각화를 형성하는 동작은, 제조 계측 데이터의 측정된 그리고/또는 계산된 범위와 연관된 상기 웨이퍼의 특정 위치에 대응하는 특정 색상 및/또는 음영으로 상기 웨이퍼의 이미지를 생성하는 동작을 포함하는 것인, 비일시적 컴퓨터 판독 가능 저장 매체. - 제28항에 있어서,
상기 시각화를 형성하는 동작은, 상기 부적합 영역과 연관된 상기 웨이퍼의 특정 위치에 대응하는 특정 색상 및/또는 음영으로 상기 웨이퍼의 이미지를 생성하는 동작을 포함하는 것인, 비일시적 컴퓨터 판독 가능 저장 매체. - 방법에 있어서,
상기 반도체 웨이퍼의 제조 계측 데이터를 수집하는 단계 - 상기 제조 계측 데이터는 상기 반도체 제조에서 형성된 상기 웨이퍼의 하나 이상의 특성의 측정치를 포함하고, 각각의 측정은 이러한 측정이 이루어지는 상기 웨이퍼의 공간적 위치와 연관됨 -;
상기 반도체 웨이퍼의 상기 수집된 제조 계측 데이터에 기초하여 반도체 웨이퍼의 모델을 생성하는 단계;
상기 생성된 모델에 기초해, 상기 수집된 제조 계측 데이터에 기초하여 상기 반도체 웨이퍼의 부적합성을 검출하는 단계;
상기 반도체 웨이퍼의 부적합 영역을 식별하는 단계 - 상기 부적합 영역은 인접한 부적합성의 집성을 포함함 -;
적어도 부분적으로 상기 부적합 영역에 의해 형성된 상기 마이크로 전자 디바이스의 기능성에 대해 상기 부적합 영역 내의 상기 부적합성에 대한 체계적 영향을 결정하는 단계
를 포함하는, 방법. - 제31항에 있어서,
상기 반도체 웨이퍼의 상기 수집된 제조 계측 데이터의 시각화인 지문(fingerprint)을 형성하는 단계를 더 포함하는, 방법. - 제32항에 있어서,
상기 지문을 형성하는 단계는, 제조 계측 데이터의 측정된 그리고/또는 계산된 범위와 연관된 상기 웨이퍼의 특정 위치에 대응하는 특정 색상 및/또는 음영으로 상기 웨이퍼의 이미지를 생성하는 단계를 포함하는 것인, 방법.
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