JP7300597B2 - 機能性マイクロ電子デバイスの歩留まりの向上 - Google Patents

機能性マイクロ電子デバイスの歩留まりの向上 Download PDF

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Description

関連出願
本出願は、２０１７年１１月３日に出願された「機能的マイクロエレクトロニクスデバイスの歩留まりの向上」と題する米国仮特許出願第６２／５８１，５３５号の利益を主張し、その全体が参照により本明細書に組み入れられる。また、本出願は、２０１８年１０月３１日に出願された「アクティブプロセスモデリング」という名称の米国仮特許出願第６２／７５３，１５３号の利益を主張し、その全体が参照により本明細書に組み入れられる。さらに、本出願は、２０１８年１０月３１日に提出された「マイクロエレクトロニクスデバイスの製造のための伝達関数及びプロセスモデリング」というタイトルの米国仮特許出願第６２／７５３，１５５号の利益を主張し、その全体が参照により本明細書に組み入れられる。
バックグラウンド
マイクロ電子デバイスは、マイクロメートル以下の規模の個々の電子デバイス及びコンポーネント又はそれらの集まりである。個々のマイクロエレクトロニクスデバイスは、トランジスタ、コンデンサ(capacitors)、インダクタ、抵抗器、ダイオード、絶縁体、導体などを包含し得る。他のデバイスは、回路及び個々のデバイスのいくつかの組み合わせを包含し得る。集積回路（ＩＣ）は、そのようなデバイスのそのような例であり、マイクロチップなどと呼ばれることもある。
それらの小さいサイズのために、精巧な技術がマイクロエレクトロニクスデバイスの製造に使用されている。そのような技術の１つは、半導体ウェーハの製造を含む。典型的には、マイクロエレクトロニクスデバイスは、半導体ウェーハを形成するための材料のパターン化された層のスタックの一部として製造される。
マイクロエレクトロニクスデバイスのサイズが減少し、且つそれらの複雑さが増大するにつれて、半導体製造によって生成される電気機械機能マイクロエレクトロニクスデバイスの歩留まりを最大化することがますます困難になる。これらの問題に対処するための既存のアプローチは、あまり効果がなくなってきている。
概要
半導体製造プロセスと協働して、本明細書に記載されている技術は、半導体ウェーハのパターンのシステム全体適合性(systemic conformities)の向上を促進する。系統的不適合がほとんどないか、まったくない半導体ウェーハは、製造された半導体ウェーハの一部として形成された電子デバイスの電気機械特性及び／又は機能を最大化する。
製造プロセスと協働して、本明細書に記載の技術は、半導体ウェーハの製造計測データを使用して、そこに形成されているマイクロエレクトロニクスデバイスの電気機械機能の不適合領域における不適合への系統的影響を決定する。この決定により、半導体ウェーハの一部として形成されているマイクロ電子デバイスの電気機械機能に十分なシステム全体影響を与えると判断された不適合に対して改善を行うことができる。その改善は、１つの半導体製造ツール又は複数のツールの組み合わせによって実行することができる。
図面の簡単な説明
図１は、典型的な半導体製造プロセスの一例を図示するブロック図である。 図２は、本開示による例示的なシステムを図示するブロック図である。 図３は、本開示による例示的な方法を図示するフローチャートである。 図４Ａ及び４Ｂは、不適合の領域を有するウェーハの表面の視覚化を示す。視覚化は、本開示に従って生成されたものを表す。
詳細な説明は、添付の図を参照する。図では、参照番号の左端の数字は、参照番号が最初に現れる図を識別する。同じ番号は、同様の機能及びコンポーネントを参照するために図面全体で使用されている。
詳細な説明
半導体製造プロセスと協働して、本明細書に記載されている技術は、半導体ウェーハのパターンのシステム全体適合性の向上を促進する。システム全体不適合が制限された半導体ウェーハは、製造された半導体ウェーハの一部として形成された電子デバイスの電気機械特性及び／又は機能を最大化する。
半導体ウェハの製造は、半導体ウェハのパターン半導体材料の層の蓄積からのマイクロエレクトロニクスデバイスの集合の形成として説明することができる。層は、材料のパターンのスタックとして説明することもできる。形成されたマイクロエレクトロニクスデバイスは、意図された方法で操作されたときに電気的及び機械的に機能するように設計されている。
製造プロセスと協働して、本明細書に記載されている技術は、製造されたウェーハのシステム全体不適合性(systemic non-conformities)を検出及び改善するように動作する。本明細書で説明するように、それの一例には、半導体ウェーハの製造計測データを収集することを包含する。すなわち、製造計測データは、それが製造されているときのウェーハからの、又はウェーハの周りの測定を包含する。その収集された製造計測データに基づいて、半導体ウェーハの不適合が検出される。半導体ウェーハの収集された製造計測データの１つの層（又は複数の層）の視覚化が生成され、且つ表示される。少なくとも１つの不適合(non-conforming)領域が特定されている。不適合領域は、隣接する不適合の集合である。
次に、本明細書に記載の技術を用いて、形成されるマイクロエレクトロニクスデバイスの電気機械的機能性の不適合領域における不適合性へのシステム全体影響の決定がなされる。この決定により、半導体ウェーハの一部として形成されているマイクロエレクトロニクスデバイスの電気機械機能に十分なシステム全体影響を与えると決定された不適合領域の不適合性の改善が行われる。その改善は、１つの半導体製造ツール又は複数のツールの組み合わせによって実行することができる。
例示的 半導体製造
図１は、典型的な半導体製造１００の一例を示す。製造自体の前に、半導体ウェハ及びその中に形成されたマイクロエレクトロニクスデバイスの全体的な設計９５が生成される。レイアウトはデザインから作成される。レイアウトは、製造中に半導体ウェーハを形成する材料の積み重ねられた層に転写されるパターンのセットを包含する。設計９５は、製造のさまざまな部分に影響を与え且つ通知するので、それは、その特定の部分ではなく製造を一般に指す広い矢印で描かれている。
例示的な製造１００は、蒸着(deposition)１１０、フォトリソグラフィ１３０、エッチング１５０、クリーナ１６０、及び製造計測データ１７０を包含する。フォトリソグラフィ１３０は、トラック１２０及び１４０によって挟まれる(bracketed)。
図示のように、例示的な製造１００は、半導体ウェーハの単一層の製造を表す。矢印１７０は、ウェーハ製造がパターンの複数の積み重ね層を含むことを示している。本明細書では単一層の製造について特定の順序で説明しているが、単一の層の製造中に、一部がスキップされたり、一部が繰り返されたりすることは珍しくない。
蒸着(deposition)１１０は、材料を成長、コーティング、又はそうでなければウェーハ上に転写する蒸着ツールを利用する。蒸着ツールは、このタスクを達成するために１つ以上のテクノロジーを利用する場合がある。蒸着技術の例は、物理蒸着堆積（ＰＶＤ）、化学蒸着（ＣＶＤ）、電気化学蒸着（ＥＣＤ）、分子線エピタキシー（ＭＢＥ）原子層堆積（ＡＬＤ）などを包含する。
フォトリソグラフィ１３０は、フォトマスクからウェーハ（すなわち、基板）の表面にパターンを転写するために使用されるフォトリソグラフィツールを利用する。パターン情報は、基板に塗布されたフォトレジストの層に記録される。フォトレジストは、光（多くの場合、紫外線）又は別の光源（Ｘ線など）にさらされると、その物理的特性を変化させる。フォトレジストは、（ウェット又はドライ）エッチングによって、又は露光自体を通じて揮発性化合物に変換することによって現像される。マスクで定義されたパターンは、レジストのタイプがポジかネガかによって、現像後に削除されるか残るかのいずれかである。例えば、現像されたフォトレジストは、下にある層のエッチングマスクとして機能することができる。
典型的には、トラック１２０は、フォトリソグラフィのためにウェーハ／基板を準備するトラックツールを持つ。これは、ウェーハ／基板の洗浄を含んでよいか、又はその上へのコーティング又はフィルムを追加する。同様に、トラック１４０は、フォトリソグラフィ１３０の後にウェーハ／基板を処理するツールを持つ。しばしば、これは、リソグラフィー後の洗浄又は製造の次のステップの準備を含む。
エッチング１５０は、その上にパターンを作成するために、ウェーハ（すなわち、基板）の表面上の材料を選択的に除去及び／又は追加するために使用されるエッチングツールを包含する。典型的には、材料はウェット（すなわち化学的）又はドライ（すなわち物理的）エッチングのいずれかによって選択的に除去される。ドライエッチングの一例はプラズマエッチングである。
プラズマエッチングは、サンプルに向けて発射される適切なガス混合物のグロー放電（プラズマ）の高速ストリームを含む。エッチング種として知られているプラズマ源は、帯電（イオン）又は中性（原子及びラジカル）のいずれかである。プロセス中、プラズマは、エッチングされた材料の元素とプラズマによって生成された反応種との間の化学反応から、室温で揮発性のエッチング生成物を生成する。最終的に、ショット要素の原子は、ターゲットの表面又はそのすぐ下に埋め込まれ、したがってターゲットの物理的特性が変更される。
クリーナ１６０は、ウェーハ／基板を洗浄する（例えば、フォトレジストを除去する）、及び／又は次の層の塗布のためにウェーハ／基板を準備するために使用される洗浄ツールを包含する。典型的には、洗浄ツールは、ウェーハ上の粒子や不純物を除去する。
製造計測データ１７０は、ウェーハ製造プロセス自体のいくつかの態様、製造ツールの動作、又はウェーハ、基板、それに付与されたパターンなどについて測定可能なものを測定するように設計された少なくとも１つの製造計測データツール（例えば、センサ）を含む。これは図1に示されているが、このツールはプロセスのどこにでも、及び各ツールの複数の段階で使用できる。
機能的なマイクロエレクトロニクスデバイスの歩留まりを向上させる例示的システム
図２は、本明細書に記載されている技術に従って半導体製造から製造された機能マイクロエレクトロニクスデバイスの歩留まりを向上させる例示的なシステム２００を示している。別の言い方をすれば、この図は、本明細書で説明される技術による半導体製造中のシステム全体不適合の検出及び改善を容易にする例示的なシステム２００を図示する。例示的なシステム２００は、上述され、且つ図１に示される半導体製造１００を包含する。
図示のように、例示的なシステム２００は、半導体製造１００のツール、システム全体適合性向上ツール２１０、及びマルチツール高度プロセス制御（ＡＰＣ）ツール２２０を包含する。半導体製造１００は、蒸着１１０を実行するためのツール、フォトリソグラフィ１３０、エッチング１５０、クリーナ１６０、及び製造計測データ１７０を包含する。フォトリソグラフィ１３０用のツールは、トラック１２０及び１４０用のツールによって挟まれる(bracketed)。
本明細書で説明する技術は、例示的なシステム２００の１つのパーツのみ／複数の部分、又は例示的なシステム２００の複数のパーツ／部分に組み込むことができる。すなわち、ここで説明する技術は、例えば、ただ１つのツール（例えば、エッチング１５０）に組み込むことができる。あるいは、例えば、本明細書で説明される技術は、複数のツール及びシステムによって実装されてもよい。例えば、それらは、蒸着１１０、クリーナ１６０、及びシステム全体適合性向上ツール２１０によって実装され得る。さらに、例示的なシステム２００は、本明細書で説明される技術を使用して、以下で説明される方法３００を実行し得る。
システム全体適合性向上ツール２１０は、データ収集及び分析を製造１００又は製造のある部分と調整するように特別に設計されたシステムである。実際、いくつかの実装形態では、システム全体適合向上ツール２１０は、以下で説明する例示的なプロセス３００の大部分を実行する。ツール２１０自体は、特別に設計されたコンピュータプログラムのセットを操作する１つ以上のコンピューティングデバイスから構築することができる。
マルチツールＡＰＣツール２２０は、不適合性を改善（例えば、修正）するように複数のツールの動作を指示するために特に設計されたＡＰＣである。他の実装において、ＡＰＣツール２２０は、１つのツールのみを制御することができる。１つのＡＰＣツール２２０は、通常、特別に設計されたプログラムがその上で実行される１つ以上のコンピューティングシステムによって実装される。
ＡＰＣは、ウェーハ及びリアルタイムのプロセス制御内でのランツーラン、ウェハーツーウェハーを使用して製造プロセスのパフォーマンス、歩留まり、スループット、及び柔軟性を向上させるコンポーネントである。典型的には、ＡＰＣシステムは、多変量モデルベースのAPCシステムであり、これは、フィードフォワード及びフィードバックメカニズムと組み合わせて開発され、入ってくるウェーハとツールの状態プロパティの両方に基づいて、各ウェーハの最適なレシピを自動的に決定する。典型的なＡＰＣシステムは、ウェーハ製造計測データ、プロセスモデル、及び高度な制御アルゴリズムを使用して、最終的なデバイスターゲットを強化する中間プロセスターゲットの動的な微調整を提供する。ＡＰＣシステムの設計により、単一のチャンバ、プロセスツール、マルチツール、プロセスモジュール、及び同様のビルディングブロック、コンセプト、アルゴリズムを使用したマルチプロセスモジュールに渡ってスケーラブルな制御ソリューションが可能になる。
模範的なプロセス
図３は、本明細書で説明される技法を実装する例示的なプロセス３００を示す流れ図である。例示的なプロセス３００は、少なくとも部分的に、例示的なシステム２００によって実行され、且つそれは、半導体製造中のパターンのシステム全体適合性の向上を容易にする。
例示的なプロセス３００は、半導体ウェーハの製造３０５と協働して実行される。場合によっては、協働(cooperation)は、製造自体の不可欠な部分である例示的なプロセス３００を包含することができる。
製造と協働して、例示的なシステム２００は、半導体ウェーハの材料（すなわち、層）のパターンのスタックからマイクロエレクトロニクスデバイスの集合を形成する。形成されたマイクロエレクトロニクスデバイスは、意図された方法で操作されたときに電気的及び／又は機械的に機能するように設計されている。
ブロック３１０で、例示的なシステム２００は、半導体ウェーハの製造計測データを収集する。この製造データは、製造中、又はその製造が完了したばかりのウェーハについて、ウェーハ周辺、ウェーハ内、及びウェーハに対して行われた測定から生成される。すなわち、製造計測データは、半導体製造で形成されたウェーハの特性の測定値である。
製造計測データは、半導体製造で形成された１つ以上のウェーハの１つ以上の特性の測定を包含し、且つ、各測定は、そのような測定が行われるウェーハの空間位置に関連付けられている。
例えば、製造計測データは、活性層、その活性層のパターン、活性層によって完成されたデバイス、活性層によって露出された不完全な(inchoate)デバイスなどに関する測定から導き出されてもよい。本明細書では、活性層は、その瞬間における製造の焦点である層である。多くの場合、活性層は最上(top)層又は最上(uppermost)層である。例えば、活性層は、蒸着、洗浄、又はエッチングされた、又はされたばかりの層である。
いくつかの例では、例えば、製造計測データは、活性層に直接隣接する層、その隣接層のパターン、隣接層によって完成されたデバイス、隣接層によって露出された不完全な(inchoate)デバイスなどに関する測定から導き出されてもよい。多くの場合、その直接隣接する層は、活性層又は最上位層のすぐ下の層である。
さらに他の例では、例えば、製造計測データは、ウェーハの複数の隣接する層又はウェーハ自体の複数の隣接層に関する測定から導出されてもよい。例えば、ウェーハの複数の隣接する層は、その中に電気的及び／又は機械的に相互作用するマイクロエレクトロニクスデバイスを包含し得る。
典型的には、製造計測データは、半導体製造中に材料のパターンの共通スタックを使用した複数の半導体ウェーハからの測定値（からの測定値に基づく計算）を包含する。製造計測データの例は、
エッジ配置エラー（ＥＰＥ）；グリッド限界寸法（ＣＤ）測定値；ブロック線幅ラフネス（ＬＷＲ）測定値；グリッドＬＷＲ測定値；ブロックＣＤ測定値；プロファイル；断面；選択的蒸着；形成されたマイクロエレクトロニクスデバイスの電気的特性；コンタクトホールＣＤ；コンタクトホールラフネス；ＣＥＲと楕円率；チップ間の（tip-to-tip）距離が短いトレンチ；ラインの先端から先端までの距離；層間の(layer-to-layer)変位データ；オーバーレイデータ；膜厚と均一性；単一のツールのアクション後に発生する測定値;単一層のすべてのツールの後に発生する測定値；複数の層の後に発生する測定値；及びそれらの組み合わせ；
からなる群から選択される、製造計測データの測定及び／又は計算などの測定及び／又は計算データを包含する。
本明細書で使用される場合、エッジ配置誤差（ＥＰＥ）は、例えば、実際のデバイスフィーチャのエッジ位置と意図された（ターゲット）フィーチャのエッジ位置との間の誤差の量の尺度である。グリッド限界寸法（ＣＤ）の測定値とは、例えば、走査型電子顕微鏡（ＳＥＭ）画像又はＡＦＭ（原子間力顕微鏡）、スキャトロメトリー／回折ベースの計測などのその他の計測技術によって決定される、あるフィーチャエッジから別のフィーチャエッジまでの距離である。ブロック線幅ラフネス（LWR）の測定値は、例えば、平均的なエッジ位置に対するフィーチャのエッジに沿った偏差量の測定値である。この文脈では、「ブロック」フィーチャは隣接するフィーチャのグルーピングである。
ブロック３１２において、例示的なシステム２００は、収集された製造計測データに基づいて、半導体ウェーハの不適合を検出する。不適合(A non-conformity)とは、測定可能な特性を備えたアクティブ層の領域であり、且つそのような測定値は定義された範囲やしきい値の範囲外になる。
測定できるものは、所与のプロセスフロー（すなわち、デバイス層（複数化）のための製造プロセスフロー）に依存する。一例として、自己整合型四重パターニング（ＳＡＱＰ）やブロックパターニングスキームなどのマルチパターニングプロセスフローに焦点を当てることができる。このスキームでは、計測ツールで測定できるウェーハレベルのジオメトリがいくつかある。その例には、ラインパターン、トレンチパターン、オーバーレイ、及び上記のメトリックの組み合わせからの他の派生メトリックが含まれる。ラインとトレンチの一般的な寸法は１０～３０ナノメートル程度であり、且つオーバーレイデータの場合は約１ｎｍ～数十(10’s)ナノメートルである。
ブロック３１４で、例示的なシステム２００は、半導体ウェハの収集された製造計測データの視覚化を生成する。視覚化は、ウェーハの特定の位置に対応する特定の色及び／又は陰影を有する活性層の画像の生成を包含し、これらは測定及び／又は計算された製造計測データの範囲及び／又は不適合領域に関連付けられる。
いくつかの実装形態では、ブロック３１４の動作は、半導体ウェーハの収集された製造計測データに基づいて半導体ウェーハのモデルを生成するものとして、且つ、生成されたモデルに基づいて、収集された製造計測データに基づいて半導体ウェーハの不適合を検出すると説明することができる。
図４Ａは、多色の円形画像４１０を示し、これは、ウェーハの活性層（例えば、最上層）の収集された製造計測データの代表的な視覚化である。例示的画像４１０では、円形画像の各スポットは、活性層の物理的な場所に対応し、そのスポットの色や陰影は、対応する物理的な場所に関連付けられた収集された製造計測データの相対値を示す。
ブロック３１６で、例示的なシステム２００は、ウェーハの活性層の不適合の領域があるかどうかを決定する。活性層のエリアは、隣接する不適合性の集合体がある場合、不適合領域として指定される。不適合領域の識別は、隣接する不適合の集合体を包含するウェーハの層の領域を分割することを包含する。
図４Ｂは、ウェーハの活性層（例えば、最上層）の収集された製造計測データの代表的な視覚化である、２色の円形画像４２０を示す。実際、円形画像４２０は、多色円形画像４１０から得られる。むしろ、円形画像４２０は、多色円形画像４１０が得られるのと同じデータセットから得られる。ただし、この視覚化では２つの色又は陰影のみが利用されている。
閾値又は範囲及び隣接性の尺度に基づく試験を使用して、活性層の領域は合格(passing)又は不合格(failingとして識別される。あるいは、合格のエリアは適合(conforming)領域と呼ばれ、且つ不合格のエリアは不適合(non-conforming)領域と呼ばれる。円形画像４２０では、領域４２２は適合領域であるが、領域４２４及び４２６は不適合領域である。
ブロック３１８において、例示的なシステム２００は、形成されているマイクロエレクトロニクスデバイスの機能性に対する不適合領域における不適合性へのシステム全体の(systemic)影響を決定する。例示的なプロセス３００では、これは、半導体ウェーハの不適合領域を包含する活性層の実際のパターンの電気機械的特性及び／又は機能の推定を包含する。いくつかのアプローチでは、この決定は、半導体ウェーハの不適合領域を有する少なくとも活性層によって形成されたマイクロエレクトロニクスデバイスの電気機械特性及び／又は機能のモデリングを包含する。
システム全体影響の決定は、半導体ウェーハの不適合領域を有する１つの層の実際のパターンの電気機械的特性及び／又は機能性を推定すること、又は半導体ウェーハの不適合領域を有する少なくとも１つの層によって形成されたマイクロエレクトロニクスデバイスの電気機械的特性及び／又は機能性を推定すること包含し得る。
ブロック３２０及び３２２において、例示的なシステム２００は、半導体ウェーハの一部として形成されているマイクロエレクトロニクスデバイスの電気機械機能に十分なシステム全体に影響を与えると判断された不適合領域の不適合性を改善する。
本明細書で使用される場合、システム全体の影響は、形成されているマイクロエレクトロニクスデバイスの機能性に対する不適合領域における不適合性の累積的な有害な影響を含む。
いくつかの実装形態において、改善を引き起こす可能性のある十分なシステム全体の影響は、形成されるマイクロエレクトロニクスデバイスの機能性の所望の収率又は収率の所望の改善に由来する。
いくつかの実装形態において、改善を引き起こす可能性がある十分なシステム全体の影響は、品質基準を満たさないマイクロエレクトロニクスデバイスである「欠陥」の定義された閾値から導き出される。例えば、欠陥は、ウェーハと共に形成される非機能性又は機能不全マイクロエレクトロニクスデバイスを包含する。欠陥閾値は、絶対数（例えば、１０００）又はパーセンテージもしくは比率（例えば、０．０１％又は１００万分の１（ｐｐｍ））であり得る。
いくつかの実装形態において、改善を引き起こす可能性のある十分なシステム全体の影響は、所与の不適合領域内にある欠陥、そのような領域の集まり、ウェーハの一部（例えば、ウェーハの３０％）、又はウェーハ全体に基づく場合がある。
いくつかの実施態様において、改善を引き起こす可能性のある十分なシステム全体の影響は、所望の歩留まり又は結果と相関する、取得された製造計測データ（例えば、粒子、ＣＤ、オーバーレイ、厚さ、及び／又は均一性）に基づく。
結果（歩留まり以外）は、その目標を達成するために、製造プロセスについて何かを変更するアクションを引き起こすことができる。例えば、製造プロセスへの１つ以上の調整を介して補正され得るウェーハの特定の均一性又は平坦性の目標があり得る。
いくつかの実装形態において、改善を引き起こす可能性がある十分なシステム全体の影響は、不適合の識別された空間パターン及び／又は特定の製造ツールに関連する識別されたパターンに基づく。
いくつかの実装形態において、改善を引き起こす可能性がある十分なシステム全体の影響は、不適合性(non-co)に基づいている。
いくつかの実装形態において、ＥＰＥは、製造プロセスにおける特定のステップへの変更によって改善され得る。例えば、ＥＰＥは、リソグラフィの露光、エッチング、膜の蒸着(deposition)、スピンコートプロセス中のベーク温度、イオン注入プロセス、洗浄プロセス（ウェット又はドライ）、又はデバイス製造中のその他のプロセスステップを変更することで改善できる。
例えば、ＥＰＥは、定常温度、静電チャックの温度勾配（例えば、チャック又はゾーン全体）、ガスフロー、又はエッチングプロセス中の電力(power)を変更することによって調整又は変更することができる。
いくつかの実装形態において、ＥＰＥは、複数のプロセスステップに変更を加えることによって改善され得る。例えば、ＥＰＥは、エッチングプロセスのステップ中のフォーカスリング温度と電圧に加えて、スピンコートプロセス中にベーク温度を変更することによって改善できる。１つのプロセスに複数の変更がある場合や、複数のプロセスに複数の変更がある場合がある。
ブロック３２０では、その改善は、少なくとも１つの半導体製造ツールによって実行される半導体製造における動作の１つ又は複数の変更の選択を包含する。つまり、製造プロセスのいくつかの重要な部分は、不適合自体又はおそらくそのような不適合の根本的な原因を修正する目的で変更される。これらの選択された変更は、１つの半導体製造ツール又は複数のツールの組み合わせによって実行できる。
その後、改善は、選択された動作の変化に従って製造される半導体ウェーハのシミュレーションを含む。このようにして、例示的なシステム２００は、選択された変更が、（新しい不適合を作成することなく）不適合を低減するという当面の目標に有用であるかどうかを決定できる場合がある。
シミュレーション後、改善は、シミュレートされた半導体ウェーハによって形成されたマイクロエレクトロニクスデバイスの電気的特性及び／又は機能性の影響を推定する。短期的な目標は不適合を減らすことであるが、最終的な目標は、製造されたウェーハで機能するマイクロエレクトロニクスデバイスを最大化することである。そのために、推定は、シミュレートされた変更がその最終目標を達成するかどうかを決定する。したがって、最適な運用上の変更が見つかるまで、改善を何度も繰り返すことができる。
例示的なシステム２００は、改善の一部として機械学習アプローチを利用することができる。このアプローチにより、例示的なシステム２００は、所与の条件に基づいて、どの動作変更又は変更の組み合わせ（又はツールの組み合わせ）が（機能的なマイクロ電子デバイスの最大化の）効果的な結果をもたらす可能性が最も高いかを学習する。所定の条件には、特定のタイプの不適合（又はタイプの組み合わせ）、不適合領域の場所、そのような領域のサイズなどが含まれる。
最良の動作変更が１つのツールのみを含む場合、例示的なプロセス３００はブロック３２０に進み、単一のツールの改善を実行する。最良の動作変更が複数のツールを含む場合、例示的なプロセス３００はブロック３２２に進み、複数のツールの改善を実行する。
いくつかの実装形態において、改善は、少なくとも部分的に、不適合領域によって形成されたマイクロエレクトロニクスデバイスの何らかの部分を包含する層のパターンの選択を包含し得る。次に、その選択したパターンが変更される。この変更は、自律的又は半自律的に（つまり、手動による介入によって）実行できる。このアプローチの目標は、異なる設計を採用することにより、不適合を排除することである。
この手法を用いて、変更されたパターンが選択されたパターンを置き換えて、半導体ウェーハの製造のシミュレーションが実行される。シミュレートされた半導体ウェーハによって形成されたマイクロエレクトロニクスデバイスの電気機械特性及び／又は機能への影響が推定される。その推定は、変更されたパターンが不適合領域を望ましい方法で変更するかどうかを判断するのに役立つ。
あるツールは、ウェーハ自体に作用する半導体製造プロセスの主要なコンポーネントの１つである。そのようなツールの例は、図２の例示的なシステム２００の一部である。これらの例には、堆積ツール、トラックツール、フォトリソグラフィツール、エッチングツール、及びクリーニングツールが含まれる。
追加及び代替の実装に関する注記
例示的な実装の上記の説明では、説明の目的で、請求される本発明をよりよく説明するために、特定の数、材料構成、及び他の詳細が示されている。しかしながら、請求される発明は、本明細書に記載される例示的なものとは異なる詳細を使用して実施され得ることが当業者には明らかであろう。他の例では、例示的な実装の説明を明確にするために、よく知られている機能(features)が省略又は簡略化されている。
発明者らは、説明された例示的な実装が主に例であることを意図している。発明者は、これらの例示的な実装が添付の特許請求の範囲を限定することを意図していない。むしろ、発明者らは、請求された発明が、他の現在又は将来の技術と併せて、他の方法で具体化及び実装され得ることを企図した。
例えば、「技法」という用語は、本明細書で説明する文脈によって示されるように、１つ以上のデバイス、装置、システム、方法、製造される物品、及び／又はコンピュータ可読命令を指す場合がある。
本出願で使用される場合、用語「又は」は、排他的な「又は」ではなく、包括的な「又は」を意味することを意図している。つまり、特に明記しない限り、又は文脈から明らかでない限り、「ＸはＡ又はＢを採用する」は、自然な包含的置換のいずれかを意味することを意図している。つまり、ＸがＡを採用している場合；ＸはＢを採用する；又はＸがＡ及びＢの両方を採用している場合、前述のいずれの場合でも「ＸはＡ又はＢを採用する」が満たされます。さらに、本出願及び添付の特許請求の範囲で使用される冠詞「ａ」及び「ａｎ」は、特に明記されない限り、又は文脈から単数形に向けられることが明らかでない限り、「１つ以上の」を意味すると解釈されるべきである。
これらのプロセスは、論理フローグラフ内のブロックの集合として示され、これは、ハードウェアを用いて、及び／又はファームウェアもしくはソフトウェアと組み合わせたハードウェアを用いて、機構のみで実装できる一連の操作を表す。ソフトウェア／ファームウェアの文脈では、ブロックは、１つ以上のプロセッサによって実行されると、列挙された操作を実行する１つ以上のコンピュータ可読ストレージメディアに格納された命令を表す。
プロセスが説明される順序は、限定として解釈されることを意図するものではなく、プロセス又は代替プロセスを実装するために、説明される任意の数のプロセスブロックを任意の順序で組み合わせることができることに留意されたい。さらに、個々のブロックは、本明細書で説明される主題の精神及び範囲から逸脱することなく、プロセスから削除されてもよい。
「コンピュータ可読媒体」という用語は、非一時的なコンピュータ記憶媒体又は非一時的なコンピュータ可読記憶媒体である。例えば、コンピュータ記憶媒体又はコンピュータ可読記憶媒体は、磁気記憶デバイス（例えば、ハードディスク、フロッピーディスク、及び磁気ストリップ）、光ディスク（例えば、コンパクトディスク（ＣＤ）及びデジタル多用途ディスク（ＤＶＤ））、スマートカード、フラッシュメモリデバイス（例えば、サムドライブ、スティック、キードライブ、及びＳＤカード）、及び揮発性及び不揮発性メモリ（例えば、ランダムアクセスメモリ（ＲＡＭ）、読み取り専用など）メモリ（ＲＯＭ））を包含してよいが、それらに限定されない。
以下は、本明細書で説明される技術の実装の例である。
実施例１： 半導体製造と連携して機能マイクロエレクトロニクスデバイスの歩留まりを促進する方法であって、ここで、半導体製造は、半導体ウェーハの層（例えば、材料のパターンのスタック）からマイクロエレクトロニクスデバイスの集合を形成することを包含し、当該方法は、：
・ 前記半導体ウェーハの製造計測データを収集することであって、ここで、前記製造計測データは、前記半導体製造において形成された前記ウェーハの１つ以上の特性の測定値を包含し、且つ各測定値は、そのような測定が行われる前記ウェーハの空間位置に関連付けられていること；
・ 前記収集された製造計測データに基づいて、前記半導体ウェーハの不適合を検出すること；
・ 前記半導体ウェーハの不適合領域を識別することであって、ここで、前記不適合領域は、隣接する不適合の集合体を包含すること；
・ 少なくとも部分的に前記不適合領域によって形成された前記マイクロエレクトロニクスデバイスの機能性に対する、前記不適合領域の前記不適合性へのシステム全体の(systemic)影響を決定すること；
を含む。
実施例２： 実施例１の方法であって、前記製造計測データを収集することが、以下：
・ 製造される前記半導体の前記層として材料のパターンの共通のスタックを使用した複数の半導体ウェーハからの測定値(measurements)；
・ エッジ配置エラー（ＥＰＥ）、グリッド限界寸法（ＣＤ）測定値、ブロック線幅ラフネス（ＬＷＲ）測定値、グリッドＬＷＲ測定値、ブロックＣＤ測定値、プロファイル（すなわち、断面）、選択的蒸着；前記形成されたマイクロエレクトロニクスデバイスの電気的特性；コンタクトホールＣＤ；コンタクトホールラフネス；ＣＥＲと楕円率；チップ間の（tip-to-tip）距離が短いトレンチ；ラインの先端から先端までの距離；層間の(layer-to-layer)変位データ（すなわち、オーバーレイデータ）；膜厚と均一性；単一のツールのアクション後に発生する測定値;単一層のすべてのツールの後に発生する測定値；複数の層の後に発生する測定値；及びそれらの組み合わせ；からなる群から選択される、製造計測データを測定すること及び／又は計算すること；
を包含する。
実施例３： 実施例１の方法であって、ここで、不適合は、測定可能である特性を持つ活性層のエリアであり、及び/又はそのような測定値が定義された範囲及び/又はしきい値の外にある。
実施例４： 実施例１の方法であって、前記半導体ウェーハの前記収集された製造計測データの視覚化を生成することをさらに含む。
実施例５： 実施例４の方法であり、前記視覚化を前記生成することは、製造計測データの測定された及び/又は計算された範囲に関連する、前記ウェーハの特定の位置に対応する特定の色及び／又は陰影を有する前記ウェーハの画像を生成することを包含する。
実施例６： 実施例４に記載の方法であって、前記視覚化を前記生成することは、前記不適合領域に関連付けられる、前記ウェーハの特定の位置に対応する特定の色及び／又は陰影を有する前記ウェーハの画像を生成することを包含する。
実施例７： 実施例１の方法であって、前記マイクロエレクトロニクスデバイスの機能は、以下：
・ 物理的特性、隣接するデバイスに対する配置(arrangement)／配向(orientation)（例えば、同じ層内、下の層、及び上にある層）、及び物理的機能；
・ 電気的特性、その隣接するデバイスとの電気的相互作用（例えば、同じ層内、下の層、及び上の層）、及び電気的機能；
・ 電気磁気特性、その隣接するデバイスとの相対的な電気磁気相互作用（例えば、同じ層内、下の層、及び上の層）、及び電気磁気的機能；
・ その隣接するデバイスとの相対的な電気機械的相互作用（例えば、同じ層内、下の層、及び上の層）、及び電気機械的機能；又は
・ それらの組み合わせ；
のうちの１つを包含する。
実施例８： 実施例１の方法であって、前記システム全体の影響の前記決定は、前記半導体ウェーハの前記不適合領域を有する１つの層の実際のパターンの前記電気機械的特性及び／又は機能性を推定することを包含する。
実施例９： 実施例１の方法であって、前記システム全体の影響の前記決定は、前記半導体ウェーハの前記不適合領域を有する少なくとも１つの層によって形成される前記マイクロエレクトロニクスデバイスの前記電気機械特性及び／又は機能のモデリングを包含する。
実施例１０： 実施例１の方法であって、半導体ウェーハの層からのマイクロエレクトロニクスデバイスの集合体を前記形成することを変更する、前記不適合領域の前記不適合性を改善することをさらに含む。
実施例１１： 実施例１の方法であって、前記半導体ウェーハの一部として形成される前記マイクロエレクトロニクスデバイスの前記電気機械機能に十分なシステム全体の影響を持つと決定される前記不適合領域の前記不適合性を改善することをさらに含む。
実施例１２： 実施例１１の方法であって、前記改善が以下：
・ 少なくとも１つの半導体製造ツールを選択すること；
・ 前記選択された半導体製造ツールの前記操作において少なくとも１つの変更を選択することであって、前記少なくとも１つの変更が前記半導体製造を変更すること：
・ 前記選択された半導体製造ツールの前記操作において前記選択された変更に従って、半導体ウェーハの製造をシミュレートすること；
・ 前記シミュレートされた半導体ウェーハによって形成された前記マイクロエレクトロニクスデバイスの前記電気機械的特性及び／又は機能の影響を推定すること；
を包含する。
実施例１３： 実施例１１の方法であって、前記改善が以下：
・ 複数の半導体製造ツールの組み合わせを選択すること；
・ 前記選択された半導体製造ツールのそれぞれの操作における少なくとも１つの変更を選択することであって、ここで、前記変更は、前記半導体製造を変更すること；
・ 前記選択された半導体製造ツールのそれぞれの前記操作における前記選択された変更に従って、半導体ウェーハの製造をシミュレートすること；
・ 前記シミュレートされた半導体ウェーハによって形成された前記マイクロエレクトロニクスデバイスの前記電気機械的特性及び／又は機能の影響を推定すること；
を包含する。
実施例１４： 実施例１１の方法であって、前記改善は、前記少なくとも１つの半導体製造ツールの前記操作における少なくとも１つの変更を包含し、ここで、前記少なくとも１つの変更は、前記半導体製造を変更する。
実施例１５： 実施例１１の方法であって、前記改善は、前記選択された半導体製造ツールのそれぞれの前記操作における少なくとも１つの変更を包含し、ここで、前記変更は、前記半導体製造を変更する。
実施例１６： 実施例１１の方法であって、前記改善は、前記選択された半導体製造ツールのそれぞれの前記操作における少なくとも１つの変更を包含し、ここで、前記変更は、前記半導体製造を変更する。
実施例１７： 実施例１１の方法であって、前記改善は以下：
・ 少なくとも部分的に、前記不適合領域によって形成されたマイクロエレクトロニクスデバイスの何らかの部分(some portion)を包含する層のパターンを選択すること；
・ 前記選択したパターンを変更すること；
を包含する。
実施例１８： 実施例１１の方法であって、前記改善が以下：
・ 少なくとも部分的に、前記不適合領域によって形成されたマイクロエレクトロニクスデバイスの何らかの部分を包含する層のパターンを選択すること；
・ 変更されたパターンを取得することであって、前記変更されたパターンは、前記選択されたパターンの変更であること；
を包含する。
実施例１９： 実施例１１の方法であって、前記改善は以下：
・ 少なくとも部分的に、前記不適合領域によって形成されたマイクロエレクトロニクスデバイスの何らかの部分を包含する層のパターンを選択すること；
・ 前記選択したパターンを変更すること；
・ 前記変更されたパターンが前記選択されたパターンに置き換わる半導体ウェーハの製造をシミュレートすること；
・ 前記シミュレートされた半導体ウェーハによって形成された前記マイクロエレクトロニクスデバイスの前記電気機械的特性及び／又は機能の影響を推定すること；
を包含する。
実施例２０： 実施例１～１９の方法であって、ここで、半導体製造の１つ又は複数のツールが、蒸着ツール、トラックツール、フォトリソグラフィツール、エッチングツール、及びクリーニングツールからなる群から選択される。
実施例２１： 実施例１～１９の方法に応答してその操作を変更するように構成された半導体製造ツール。
実施例２２： 実行時にコンピューティングデバイスのプロセッサに実施例１～１９の方法を実行させる命令を含む、非一時的なコンピュータ可読記憶媒体。
実施例２３： 実施例１～１９の方法と協働して、少なくとも部分的に製造された半導体ウェーハ。
実施例２４： 実施例１～１９の方法と協働して少なくとも部分的に実行される半導体製造によって形成されたマイクロエレクトロニクスデバイス。
実施例２５： 非一時的なコンピュータ可読記憶媒体であって、実行されると、コンピューティングデバイスのプロセッサに、半導体ウェーハの層（例えば、材料のパターンのスタック）からマイクロエレクトロニクスデバイスの集合体を形成することによって半導体製造と協働して操作（operations）を実行させる命令を含み、前記操作は、
・ 前記半導体ウェーハの製造計測データを収集することであって、ここで、前記製造計測データは、前記半導体製造において形成された前記ウェーハの特性の測定値であること；
・ 前記収集された製造計測データに基づいて、前記半導体ウェーハの不適合を検出すること；
・ 前記半導体ウェーハの不適合領域を識別することであって、ここで、前記不適合領域は、隣接する不適合の集合体を包含すること；
・ 少なくとも部分的に前記不適合領域によって形成された前記マイクロエレクトロニクスデバイスの機能性に対する、前記不適合領域の前記不適合性へのシステム全体の(systemic)影響を決定すること；
を含む。
実施例２６： 実施例２５の非一時的なコンピュータ可読記憶媒体であって、ここで、前記収集操作は、以下：

・ 製造される前記半導体の前記層として材料のパターンの共通のスタックを使用した複数の半導体ウェーハからの測定値(measurements)；
・ エッジ配置エラー（ＥＰＥ）、グリッド限界寸法（ＣＤ）測定値、ブロック線幅ラフネス（ＬＷＲ）測定値、グリッドＬＷＲ測定値、ブロックＣＤ測定値、プロファイル（すなわち、断面）、選択的蒸着；前記形成されたマイクロエレクトロニクスデバイスの電気的特性；コンタクトホールＣＤ；コンタクトホールラフネス；ＣＥＲと楕円率；チップ間の（tip-to-tip）距離が短いトレンチ；ラインの先端から先端までの距離；層間の(layer-to-layer)変位データ（すなわち、オーバーレイデータ）；膜厚と均一性；単一のツールのアクション後に発生する測定値;単一層のすべてのツールの後に発生する測定値；複数の層の後に発生する測定値；及びそれらの組み合わせ；からなる群から選択される、製造計測データを測定すること及び／又は計算すること；
を包含する。
実施例２７： 実施例２５の非一時的なコンピュータ可読記憶媒体であって、ここで、不適合とは、測定可能である特性を持つ活性層のエリアであり、及び/又はそのような測定値が定義された範囲及び/又はしきい値の外にある。
実施例２８： 前記半導体ウェーハの前記収集された製造計測データの視覚化を生成することをさらに含む、実施例２５の非一時的なコンピュータ可読記憶媒体。
実施例２９： 実施例２８の非一時的なコンピュータ可読記憶媒体であって、ここで、前記生成操作は、前記ウェーハの特定の位置に対応する特定の色及び／又は陰影を有する前記ウェーハの画像を生成することを含み、測定及び／又は計算された製造計測データの前記範囲に関連付けられる。
実施例３０： 実施例２８の非一時的なコンピュータ可読記憶媒体であって、ここで、前記生成操作は、前記ウェーハの特定の位置に対応する特定の色及び／又は陰影を有する前記ウェーハの画像を生成することを含み、前記不適合領域に関連付けられる。
実施例３１： 実施例２５の非一時的なコンピュータ可読記憶媒体であって、ここで、前記マイクロエレクトロニクスデバイスの機能は、以下：
・ 物理的特性、その隣接するデバイスに対する配置(arrangement)／配向(orientation)（例えば、同じ層内、下の層、及び上にある層）、及び物理的機能；
・ 電気的特性、その隣接するデバイスとの電気的相互作用（例えば、同じ層内、下の層、及び上の層）、及び電気的機能；
・ 電気磁気特性、その隣接するデバイスとの相対的な電気磁気相互作用（例えば、同じ層内、下の層、及び上の層）、及び電気磁気的機能；
・ その隣接するデバイスとの相対的な電気機械的相互作用（例えば、同じ層内、下の層、及び上の層）、及び電気機械的機能；又は
・ それらの組み合わせ；
のうちの１つを包含する。
実施例３２： 実施例２５の非一時的なコンピュータ可読記憶媒体であって、ここで、前記決定操作は、前記半導体ウェーハの前記不適合領域を有する１つの層の実際のパターンの前記電気機械特性及び／又は機能を推定することを包含する。
実施例３３： 実施例２５の非一時的なコンピュータ可読記憶媒体であって、ここで、前記決定操作は、前記半導体ウェーハの前記不適合領域を有する少なくとも１つの層によって形成される前記マイクロエレクトロニクスデバイスの前記電気機械特性及び／又は機能のモデリングを包含する。
実施例３４： 半導体ウェーハの層からのマイクロエレクトロニクスデバイスの集合体を前記形成することを変更する前記不適合領域における前記不適合を改善することについての操作をさらに含む、実施例２５の非一時的なコンピュータ可読記憶媒体。
実施例３５： 前記半導体ウェーハの一部として形成される前記マイクロエレクトロニクスデバイスの前記電気機械機能に十分なシステム全体の影響を持つと判断された前記不適合領域の前記不適合性を改善する操作をさらに含む、実施例２５の非一時的なコンピュータ可読記憶媒体。
実施例３６： 実施例３５の非一時的なコンピュータ可読記憶媒体であって、ここで、前記改善操作は、以下：
・ 少なくとも１つの半導体製造ツールを選択すること；
・ 前記選択された半導体製造ツールの前記操作において少なくとも１つの変更を選択することであって、前記少なくとも１つの変更が前記半導体製造を変更すること：
・ 前記選択された半導体製造ツールの前記操作において前記選択された変更に従って、半導体ウェーハの製造をシミュレートすること；
・ 前記シミュレートされた半導体ウェーハによって形成された前記マイクロエレクトロニクスデバイスの前記電気機械的特性及び／又は機能の影響を推定すること；
を包含する。
実施例３７： 実施例３５の非一時的なコンピュータ可読記憶媒体であって、ここで、前記改善操作は、以下：
・ 少なくとも１つの半導体製造ツールを選択すること；
・ 前記選択された半導体製造ツールのそれぞれの操作における少なくとも１つの変更を選択することであって、ここで、前記変更は、前記半導体製造を変更すること；
・ 前記選択された半導体製造ツールのそれぞれの前記操作における前記選択された変更に従って、半導体ウェーハの製造をシミュレートすること；
・ 前記シミュレートされた半導体ウェーハによって形成された前記マイクロエレクトロニクスデバイスの前記電気機械的特性及び／又は機能の影響を推定すること；
を包含する。
実施例３８： 実施例３５の非一時的なコンピュータ可読記憶媒体であって、ここで、前記改善操作は、少なくとも１つの半導体製造ツールの前記操作における少なくとも１つの変更を包含し、ここで、少なくとも１つの変更は、前記半導体製造を変更する。
実施例３９： 実施例３５の非一時的なコンピュータ可読記憶媒体であって、ここで、前記改善操作は、前記選択された半導体製造ツールのそれぞれの前記操作における少なくとも１つの変更を包含し、ここで、前記変更は、前記半導体製造を変更する。
実施例４０： 実施例３５の非一時的なコンピュータ可読記憶媒体であって、ここで、前記改善操作は、以下：
・ 少なくとも部分的に、前記不適合領域によって形成されたマイクロエレクトロニクスデバイスの何らかの部分(some portion)を包含する層のパターンを選択すること；
・ 前記選択したパターンを変更すること；
を包含する。
実施例４１： 実施例３５の非一時的なコンピュータ可読記憶媒体であって、前記改善操作が以下：
・ 少なくとも部分的に、前記不適合領域によって形成されたマイクロエレクトロニクスデバイスの何らかの部分を包含する層のパターンを選択すること；
・ 変更されたパターンを取得することであって、前記変更されたパターンは、前記選択されたパターンの変更であること；
を包含する。
実施例４２： 実施例３５の非一時的なコンピュータ可読記憶媒体であって、ここで、前記改善操作は、以下：
・ 少なくとも部分的に、前記不適合領域によって形成されたマイクロエレクトロニクスデバイスの何らかの部分を包含する層のパターンを選択すること；
・ 前記選択したパターンを変更すること；
・ 前記変更されたパターンが前記選択されたパターンに置き換わる半導体ウェーハの製造をシミュレートすること；
・ 前記シミュレートされた半導体ウェーハによって形成された前記マイクロエレクトロニクスデバイスの前記電気機械的特性及び／又は機能の影響を推定すること；
を包含する。
実施例４３： 実施例２５～４２の非一時的なコンピュータ可読記憶媒体であって、ここで、半導体製造の１つ又は複数のツールが、蒸着ツール、トラックツール、フォトリソグラフィツール、エッチングツール、及びクリーニングツールからなる群から選択される。
実施例４４： 実施例２５～４２の操作に応答してその操作を変更するように構成された半導体製造ツール。
実施例４５： 実施例２５～４２の操作と協働して、少なくとも部分的に製造された半導体ウェーハ。
実施例４６： 実施例２５～４２の操作と協働して少なくとも部分的に実行される半導体製造によって形成されたマイクロエレクトロニクスデバイス。

Claims (33)

  1. 半導体製造と連携して機能マイクロエレクトロニクスデバイスの歩留まりを促進する方法であって、半導体製造は、半導体ウェーハの複数の層からマイクロエレクトロニクスデバイスの集合を形成することを包含し、当該方法は、
    前記半導体ウェーハの製造計測データを収集することであって、前記製造計測データは、前記半導体製造において形成された前記ウェーハの１つ以上の特性の測定値を包含し、且つ各測定値は、そのような測定が行われる前記ウェーハの前記複数の層の空間位置に関連付けられている、こと；
    前記収集された製造計測データを少なくとも１つの計測データしきい値と比較することによって、前記半導体ウェーハの不適合を検出すること；
    前記半導体ウェーハの、隣接性の所定の測定範囲内に入る前記検出した不適合の集合体を包含する不適合領域を識別することであって、前記不適合領域は、前記半導体ウェーハの一部の領域である、こと；
    少なくとも部分的に前記不適合領域によって形成された前記マイクロエレクトロニクスデバイスの計画された電気機械的な機能性に対する、前記不適合領域の前記不適合に関して前記半導体製造におけるシステム全体の影響を決定すること；
    前記不適合領域の前記不適合による前記システム全体の影響を下げるために前記半導体製造を変更すること；
    を含む方法。
  2. 請求項１に記載の方法であって、前記半導体製造を変更することが、
    少なくとも１つの半導体製造ツールを選択すること；
    前記選択された半導体製造ツールの操作において少なくとも１つの変更を選択すること：
    前記選択された半導体製造ツールの前記操作において前記選択された変更に従って、半導体ウェーハの製造をシミュレートすること；
    前記シミュレートされた半導体ウェーハによって形成された前記マイクロエレクトロニクスデバイスの電気機械的特性及び／又は機能の影響を推定すること；
    を包含する方法。
  3. 請求項１に記載の方法であって、前記半導体製造を変更することが：
    複数の半導体製造ツールの組み合わせを選択すること；
    前記選択された半導体製造ツールのそれぞれの操作における少なくとも１つの変更を選択すること；
    前記選択された半導体製造ツールのそれぞれの前記操作における前記選択された変更に従って、半導体ウェーハの製造をシミュレートすること；
    前記シミュレートされた半導体ウェーハによって形成された前記マイクロエレクトロニクスデバイスの電気機械的特性及び／又は機能の影響を推定すること；
    を包含する方法。
  4. 請求項１に記載の方法であって、前記半導体製造を変更することは、少なくとも１つの半導体製造ツールの操作における少なくとも１つの変更を包含する、方法。
  5. 請求項１に記載の方法であって、前記半導体製造を変更することは、選択された半導体製造ツールの少なくとも１つの操作における少なくとも１つの変更を包含する、方法。
  6. 請求項１に記載の方法であって、半導体製造の１つ又は複数のツールが、蒸着ツール、トラックツール、フォトリソグラフィツール、エッチングツール、及びクリーニングツールからなる群から選択される、方法。
  7. 命令を含む非一時的なコンピュータ可読記憶媒体であって、前記命令が実行されると、コンピューティングデバイスのプロセッサに、半導体ウェーハの層（例えば、材料のパターンのスタック）からマイクロエレクトロニクスデバイスの集合体を形成することによって半導体製造と協働して操作を実行させ、前記操作は、
    前記半導体ウェーハの製造計測データを収集することであって、前記製造計測データは、前記半導体製造において形成された前記ウェーハの１つ以上の特性の測定値を包含し、且つ各測定値は、そのような測定が行われる前記ウェーハの複数の層の空間位置に関連付けられている、こと；
    前記収集された製造計測データを少なくとも１つの計測データしきい値と比較することによって、前記半導体ウェーハの不適合を検出すること；
    前記半導体ウェーハの、隣接性の所定の測定範囲内に入る前記検出した不適合の集合体を包含する不適合領域を識別することであって、前記不適合領域は、前記半導体ウェーハの一部の領域である、こと；
    少なくとも部分的に前記不適合領域によって形成された前記マイクロエレクトロニクスデバイスの計画された電気機械的な機能性に対する、前記不適合領域の前記不適合に関して前記半導体製造におけるシステム全体の影響を決定すること；
    前記不適合領域の前記不適合による前記システム全体の影響を下げるために前記半導体製造を変更すること；
    を含む、非一時的なコンピュータ可読記憶媒体。
  8. 請求項７に記載の非一時的なコンピュータ可読記憶媒体であって、前記半導体製造を変更することは、
    少なくとも１つの半導体製造ツールを選択すること；
    前記選択された半導体製造ツールの操作において少なくとも１つの変更を選択すること：
    前記選択された半導体製造ツールの前記操作において前記選択された変更に従って、半導体ウェーハの製造をシミュレートすること；
    前記シミュレートされた半導体ウェーハによって形成された前記マイクロエレクトロニクスデバイスの電気機械的特性及び／又は機能の影響を推定すること；
    を包含する、非一時的なコンピュータ可読記憶媒体。
  9. 請求項７に記載の非一時的なコンピュータ可読記憶媒体であって、前記半導体製造を変更することは、
    複数の半導体製造ツールの組み合わせを選択すること；
    前記選択された半導体製造ツールのうちの少なくとも１つの半導体製造ツールの操作における少なくとも１つの変更を選択すること；
    前記選択された半導体製造ツールのそれぞれの前記操作における前記選択された変更に従って、半導体ウェーハの製造をシミュレートすること；
    前記シミュレートされた半導体ウェーハによって形成された前記マイクロエレクトロニクスデバイスの電気機械的特性及び／又は機能の影響を推定すること；
    を包含する、非一時的なコンピュータ可読記憶媒体。
  10. 請求項７に記載の非一時的なコンピュータ可読記憶媒体であって、前記半導体製造を変更することは、少なくとも１つの半導体製造ツールの前記操作における少なくとも１つの変更を包含する、非一時的なコンピュータ可読記憶媒体。
  11. 請求項７に記載の非一時的なコンピュータ可読記憶媒体であって、前記半導体製造を変更することは、選択された半導体製造ツールのそれぞれの前記操作における少なくとも１つの変更を包含する、非一時的なコンピュータ可読記憶媒体。
  12. 請求項７に記載の非一時的なコンピュータ可読記憶媒体であって、前記半導体製造を変更することは、選択された半導体製造ツールのそれぞれの前記操作における少なくとも１つの変更を包含する、非一時的なコンピュータ可読記憶媒体。
  13. 請求項７に記載の非一時的なコンピュータ可読記憶媒体であって、半導体製造の１つ又は複数のツールが、蒸着ツール、トラックツール、フォトリソグラフィツール、エッチングツール、及びクリーニングツールからなる群から選択される、非一時的なコンピュータ可読記憶媒体。
  14. 半導体製造と連携して機能マイクロエレクトロニクスデバイスの歩留まりを促進する方法であって、半導体製造は、半導体ウェーハの層からマイクロエレクトロニクスデバイスの集合を形成することを包含し、当該方法は、
    前記半導体ウェーハの製造計測データを収集することであって、前記製造計測データは、前記半導体製造において形成された前記ウェーハの１つ以上の特性の測定値を包含し、且つ各測定値は、そのような測定が行われる前記ウェーハの複数の層の空間位置に関連付けられている、こと；
    前記収集された製造計測データを少なくとも１つの計測データしきい値と比較することによって、前記半導体ウェーハの不適合を検出すること；
    前記半導体ウェーハの、隣接性の所定の測定範囲内に入る前記検出した不適合の集合体を包含する不適合領域を識別することであって、前記不適合領域は、前記半導体ウェーハの一部の領域である、こと；
    少なくとも部分的に前記不適合領域によって形成された前記マイクロエレクトロニクスデバイスの計画された電気機械的な機能性に対する、前記不適合領域の前記不適合に関して前記半導体製造におけるシステム全体の影響を決定すること；
    を含む方法。
  15. 請求項１４に記載の方法であって、前記製造計測データを収集することが、
    製造される半導体の前記層として材料のパターンの共通のスタックを使用した複数の半導体ウェーハからの測定値；
    エッジ配置エラー（ＥＰＥ）、グリッド限界寸法（ＣＤ）測定値、ブロック線幅ラフネス（ＬＷＲ）測定値、グリッドＬＷＲ測定値、ブロックＣＤ測定値、プロファイル（すなわち、断面）、選択的蒸着；前記形成されたマイクロエレクトロニクスデバイスの電気的特性；コンタクトホールＣＤ；コンタクトホールラフネス（ＣＥＲと楕円率；チップ間の（tip-to-tip）距離が短いトレンチ；ラインの先端から先端までの距離；層間の(layer-to-layer)変位データ（すなわち、オーバーレイデータ）；膜厚と均一性；単一のツールのアクション後に発生する測定値;単一層のすべてのツールの後に発生する測定値；複数の層の後に発生する測定値；及びそれらの組み合わせ；からなる群から選択される、製造計測データを測定すること及び／又は計算すること；
    を包含する、方法。
  16. 請求項１４に記載の方法であって、不適合は、測定可能である特性を持つ活性層のエリアであり、及び／又はそのような測定値が定義された範囲及び／又はしきい値の外にある、方法。
  17. 請求項１４に記載の方法であって、前記マイクロエレクトロニクスデバイスの機能は、
    物理的特性、その隣接するデバイスに対する配置／配向、及び物理的機能；
    電気的特性、その隣接するデバイスとの電気的相互作用、及び電気的機能；
    電気磁気特性、その隣接するデバイスとの相対的な電気磁気相互作用、及び電気磁気的機能；
    その隣接するデバイスとの相対的な電気機械的相互作用、及び電気機械的機能；又は
    それらの組み合わせ；
    のうちの１つを包含する、方法。
  18. 請求項１４に記載の方法であって、前記システム全体の影響の前記決定は、前記半導体ウェーハの前記不適合領域を有する１つの層の実際のパターンの電気機械的特性及び／又は機能性を推定することを包含する、方法。
  19. 請求項１４に記載の方法であって、前記システム全体の影響の前記決定は、前記半導体ウェーハの前記不適合領域を有する少なくとも１つの層によって形成される前記マイクロエレクトロニクスデバイスの電気機械特性及び／又は機能のモデリングを包含する、方法。
  20. 請求項１４に記載の方法であって、半導体製造の１つ又は複数のツールが、蒸着ツール、トラックツール、フォトリソグラフィツール、エッチングツール、及びクリーニングツールからなる群から選択される、方法。
  21. 半導体製造と連携して機能マイクロエレクトロニクスデバイスの歩留まりを促進する方法であって、半導体製造は、半導体ウェーハの層からマイクロエレクトロニクスデバイスの集合を形成することを包含し、当該方法は、
    前記半導体ウェーハの製造計測データを収集することであって、前記製造計測データは、前記半導体製造において形成された前記ウェーハの１つ以上の特性の測定値を包含し、且つ各測定値は、そのような測定が行われる前記ウェーハの複数の層の空間位置に関連付けられている、こと；
    前記半導体ウェーハの前記収集された製造計測データに基づいて前記半導体ウェーハのモデルを生成すること；
    前記生成されたモデルに基づいて、前記収集された製造計測データを少なくとも１つの計測データしきい値と比較することによって前記半導体ウェーハの不適合を検出すること；
    前記半導体ウェーハの、隣接性の所定の測定範囲内に入る前記検出した不適合の集合体を包含する不適合領域を識別することであって、前記不適合領域は、前記半導体ウェーハの一部の領域である、こと；
    少なくとも部分的に前記不適合領域によって形成された前記マイクロエレクトロニクスデバイスの計画された電気機械的な機能性に対する、前記不適合領域の前記不適合に関して前記半導体製造におけるシステム全体の影響を決定すること；
    を含む方法。
  22. 請求項２１に記載の方法であって、前記製造計測データを収集することが、
    製造される半導体の前記層として材料のパターンの共通のスタックを使用した複数の半導体ウェーハからの測定値；
    エッジ配置エラー（ＥＰＥ）;グリッド限界寸法（ＣＤ）測定値;ブロック線幅ラフネス（ＬＷＲ）測定値;グリッドＬＷＲ測定値;ブロックＣＤ測定値;プロファイル;断面;選択的蒸着；前記形成されたマイクロエレクトロニクスデバイスの電気的特性；コンタクトホールＣＤ；コンタクトホールラフネス；ＣＥＲと楕円率；チップ間の（tip-to-tip）距離が短いトレンチ；ラインの先端から先端までの距離；層間の(layer-to-layer)変位データ;オーバーレイデータ；膜厚と均一性；単一のツールのアクション後に発生する測定値;単一層のすべてのツールの後に発生する測定値；複数の層の後に発生する測定値；及びそれらの組み合わせ；からなる群から選択される、製造計測データを測定すること及び／又は計算すること；
    を包含する。
  23. 請求項２１に記載の方法であって、不適合は、測定可能である特性を持つ活性層のエリアであり、及び／又はそのような測定値が定義された範囲及び／又はしきい値の外にある、方法。
  24. 前記半導体ウェーハの前記収集された製造計測データの視覚化を形成することをさらに含む、請求項２１に記載の方法。
  25. 請求項２４に記載の方法であって、前記視覚化の前記形成は、製造計測データの測定された及び／又は計算された範囲に関連する、前記ウェーハの特定の位置に対応する特定の色及び／又は陰影を有する前記ウェーハの画像を生成することを包含する、方法。
  26. 請求項２４に記載の方法であって、前記視覚化の前記形成は、前記不適合領域に関連付けられる、前記ウェーハの特定の位置に対応する特定の色及び／又は陰影を有する前記ウェーハの画像を生成することを包含する、方法。
  27. 命令を含む非一時的なコンピュータ可読記憶媒体であって、前記命令が実行されると、コンピューティングデバイスのプロセッサに、半導体ウェーハの層からマイクロエレクトロニクスデバイスの集合を形成することにより、半導体製造と協働して操作を実行させ、前記操作は、
    前記半導体ウェーハの製造計測データを収集することであって、前記製造計測データは、前記半導体製造において形成された前記ウェーハの１つ以上の特性の測定値を包含し、且つ各測定値は、そのような測定が行われる前記ウェーハの複数の層の空間位置に関連付けられていること；
    前記半導体ウェーハの前記収集された製造計測データに基づいて前記半導体ウェーハのモデルを生成すること；
    前記生成されたモデルに基づいて、前記収集された製造計測データを少なくとも１つの計測データしきい値と比較することによって前記半導体ウェーハの不適合を検出すること；
    前記半導体ウェーハの、隣接性の所定の測定範囲内に入る前記検出した不適合の集合体を包含する不適合領域を識別することであって、前記不適合領域は、前記半導体ウェーハの一部の領域である、こと；
    少なくとも部分的に前記不適合領域によって形成された前記マイクロエレクトロニクスデバイスの計画された電気機械的な機能性に対する、前記不適合領域の前記不適合に関して前記半導体製造におけるシステム全体の影響を決定すること；
    を含む、非一時的なコンピュータ可読記憶媒体。
  28. 前記半導体ウェーハの前記収集された製造計測データの視覚化を形成することをさらに含む、請求項２７に記載の非一時的なコンピュータ可読記憶媒体。
  29. 請求項２８に記載の非一時的なコンピュータ可読記憶媒体であって、前記形成操作は、製造計測データの範囲の測定及び／又は計算に関連する、前記ウェーハの特定の位置に対応する特定の色及び／又は陰影を有する前記ウェーハの画像を生成することを包含する、非一時的なコンピュータ可読記憶媒体。
  30. 請求項２８に記載の非一時的なコンピュータ可読記憶媒体であって、前記形成操作は、前記不適合領域に関連する、前記ウェーハの特定の位置に対応する特定の色及び／又は陰影を有する前記ウェーハの画像を生成することを包含する、非一時的なコンピュータ可読記憶媒体。
  31. 方法であって、
    半導体ウェーハの製造計測データを収集することであって、前記製造計測データは、半導体製造において形成された前記ウェーハの１つ以上の特性の測定値を包含し、且つ各測定値は、そのような測定が行われる前記ウェーハの複数の層の空間位置に関連付けられている、こと；
    前記半導体ウェーハの前記収集された製造計測データに基づいて前記半導体ウェーハのモデルを生成すること；
    前記生成されたモデルに基づいて、前記収集された製造計測データを少なくとも１つの計測データしきい値と比較することによって前記半導体ウェーハの不適合を検出すること；
    前記半導体ウェーハの、隣接性の所定の測定範囲内に入る前記検出した不適合の集合体を包含する不適合領域を識別することであって、前記不適合領域は、前記半導体ウェーハの一部の領域である、こと；
    少なくとも部分的に前記不適合領域によって形成されたマイクロエレクトロニクスデバイスの計画された電気機械的な機能性に対する、前記不適合領域の前記不適合に関して前記半導体製造におけるシステム全体の影響を決定すること；
    を含む、方法。
  32. 半導体ウェーハの前記収集された製造計測データの視覚化を行うことをさらに含む、請求項３１に記載の方法。
  33. 請求項３２に記載の方法であって、前記視覚化が、製造計測データの測定された及び／又は計算された範囲に関連する、前記ウェーハの特定の位置に対応する特定の色及び／又は陰影を有する前記ウェーハの画像を生成することを包含する、方法。
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