TWI808248B - 顯示裝置 - Google Patents

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TWI808248B
TWI808248B TW108130977A TW108130977A TWI808248B TW I808248 B TWI808248 B TW I808248B TW 108130977 A TW108130977 A TW 108130977A TW 108130977 A TW108130977 A TW 108130977A TW I808248 B TWI808248 B TW I808248B
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light emitting
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池田雅延
伊東理
金谷康弘
尾崎匡史
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日商日本顯示器股份有限公司
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Abstract

本發明提供一種可良好地顯示圖像之顯示裝置。 顯示裝置具有：基板；複數個像素，其等設置於基板；及複數個第1發光元件與複數個第2發光元件，其等設置於複數個像素各者；且第1發光元件之發光層包含經添加銪(Eu)之氮化鎵(GaN)，第2發光元件之發光層係將氮化銦鎵(InGaN)及氮化鎵(GaN)多層地積層之多重量子井構造。

Description

顯示裝置
本發明係關於一種顯示裝置。
已知有一種使用無機發光二極體(微LED(micro LED))作為顯示元件之顯示裝置。此種顯示裝置中，使用顯示之每個顏色不同種類之LED。專利文獻1所記載之紅色LED係應用氮化鎵(GaN)之多重量子井構造作為發光層。又，專利文獻2所記載之紅色LED係使用於氮化鎵(GaN)中添加銪(Eu)之材料作為發光層。
[先前技術文獻]
[專利文獻]
[專利文獻1]美國專利申請公開第第2018/0097033號說明書
[專利文獻2]日本專利第5388041號公報
專利文獻1之紅色LED與藍色LED或綠色LED相比發光效率較低。因此，有必要增大紅色LED之驅動電流，有消耗電力增大之可能性。又，專 利文獻2之紅色LED中，光之光譜半值寬與藍色LED或綠色LED之光之光譜半值寬相比較小。因此，有僅鮮明地顯示紅色，難以良好地顯示圖像之可能性。
本發明之目的係提供一種可良好地顯示圖像之顯示裝置。
本發明之一態樣之顯示裝置係具有：基板；複數個像素，其等設置於上述基板；及複數個第1發光元件與複數個第2發光元件，其等設置於複數個上述像素各者；且上述第1發光元件之發光層包含經添加銪(Eu)之氮化鎵(GaN)，上述第2發光元件之發光層係將氮化銦鎵(InGaN)及氮化鎵(GaN)多層地積層之多重量子井構造。
1:顯示裝置
2:陣列基板
3、3A:發光元件
3a:側面
3B:第4發光元件
3G:第3發光元件
3Ra:第1發光元件
3Rb:第2發光元件
3s:部分發光元件
12:驅動電路
21:基板
22:陰極電極
22t:陰極端子
23:陽極電極
23a:載置面
23t:陽極端子
24:陽極連接電極
26:屏蔽電極
27:平坦化膜
31:透光性基板
32:積層緩衝層
33:n型包覆層
34:發光層
34A:發光層
35:p型包覆層
36:p型電極
33:n型包覆層
34:發光層
35:p型包覆層
37:p型電極
37a:Pt層
37b:厚膜Au層
38:n型電極
38A:n型電極
39:保護層
39A、39B:凸塊
49:複數個像素
49B:第4像素
49G:第3像素
49Ra:第1像素
49Rb:第2像素
60:陰極配線
61、65、71、71A、75、79:半導體層
61a:第1部分半導體層
64、66、74、78:閘極電極
62、72:源極電極
67、73、77:汲極電極
81:半導體層
82:源極電極
83:汲極電極
84:閘極電極
90:底塗膜
91:第1絕緣膜
92:第2絕緣膜
93:第3絕緣膜
94:第4絕緣膜
97:絕緣膜
100:信號處理電路
100A:信號處理電路
110:第1處理電路
115:記憶體
120:第2處理電路
125:緩衝器
210:驅動IC
AA:顯示區域
AP1:第1配置圖案
AP2:第2配置圖案
AP3:第3配置圖案
AP4:第4配置圖案
AP5:第5配置圖案
AP6:第6配置圖案
BCT:輸出電晶體
BG:輸出控制信號
Cs1:第1電容
Cs2:第2電容
DRT:驅動電晶體
Dx:第1方向
Dy:第2方向
Dz:第3方向
GA:周邊區域
IG:初始化控制信號
IST:初始化電晶體
L1:陽極電源線
L1a:陽極電源線連接部
L2:影像信號線
L2a:影像信號線連接部
L3:重設電源線
L3a、L3b:重設電源線連接部
L3c:電橋部
L4:初始化電源線
L4a:初始化電源線連接部
L5:重設控制信號線
L5a:分支信號線
L6:輸出控制信號線
L7:像素控制信號線
L7a:分支信號線
L8:初始化控制信號線
L8a:分支信號線
L9:連接配線
L10:陰極電源線
Lth:第1臨限值
PICA:像素電路
Pix:像素
Pix1:第1像素群
Pix2:第2像素群
PVDD:極電源電位
PVSS:極電源電位
RG:重設控制信號
RST:重設電晶體
SG:像素控制信號
Si:輸入灰階值
SiB:輸入灰階值
SiG:輸入灰階值
SiR:輸入灰階值
So:輸出灰階值
SoB:輸出灰階值
SoG:輸出灰階值
SoRa:輸出灰階值
SoRb:輸出灰階值
SST:像素選擇電晶體
ST1~ST13:步驟
ST21~ST26:步驟
ST31~ST39:步驟
ST121~ST136:步驟
t1、t2:度
Tr:電晶體
Vini:初始化電位
Vrst:重設電源電位
Vsig:影像信號
圖1係模式性顯示實施形態之顯示裝置之俯視圖。
圖2係顯示複數個像素之俯視圖。
圖3係顯示像素電路之電路圖。
圖4係將實施形態之顯示裝置之2個像素放大顯示之俯視圖。
圖5係沿圖4之V-V'線之剖視圖。
圖6係沿圖4之Ⅵ-Ⅵ'線之剖視圖。
圖7係顯示實施形態之第1發光元件之剖視圖。
圖8係顯示實施形態之第2發光元件之剖視圖。
圖9係模式性顯示各發光元件之發光強度與波長之關係之圖表。
圖10係模式性顯示信號處理電路之構成之方塊圖。
圖11係用以說明輸入灰階值與受驅動之發光元件之關係之說明圖。
圖12係用以說明第1變化例之各發光元件之輸出灰階值之設定方法之流程圖。
圖13係模式性顯示第2變化例之信號處理電路之構成之方塊圖。
圖14係用以說明第2變化例之各發光元件之輸出灰階值之設定方法之流程圖。
圖15係用以說明第3變化例之各發光元件之輸出灰階值之設定方法之流程圖。
圖16A係顯示第4變化例之1個像素群之各發光元件之第1配置圖案之俯視圖。
圖16B係顯示1個像素群之各發光元件之第2配置圖案之俯視圖。
圖16C係顯示1個像素群之各發光元件之第3配置圖案之俯視圖。
圖17A係顯示第5變化例之2個像素群之各發光元件之第4配置圖案之俯視圖。
圖17B係顯示2個像素群之各發光元件之第5配置圖案之俯視圖。
圖17C係顯示2個像素群之各發光元件之第6配置圖案之俯視圖。
圖18係顯示第6變化例之發光元件之剖視圖。
針對用以實施本發明之形態(實施形態)，一面參照圖式一面詳細說明。並非藉由以下之實施形態所記載之內容限定本發明。又，以下所記載之構成要素中包含本領域技術人員可容易設想者、及實質上相同者。再 者，以下所記載之構成要素可適當組合。另，揭示僅為一例，關於本領域技術人員可容易想到保有發明主旨之適當變更者，當然包含於本發明之範圍內。又，圖式係為了使說明更明確，而與實際態樣相比，存在模式性顯示各部之寬度、厚度、形狀等之情形，但畢竟為一例，並非限定本發明之解釋。又，於本說明書及各圖中，有對關於既有圖式與上述者相同之要素標註相同符號，並適當省略詳細說明之情形。
(實施形態)
圖1係模式性顯示實施形態之顯示裝置之俯視圖。如圖1所示，顯示裝置1包含陣列基板2、像素Pix(像素群)、驅動電路12、驅動IC(Integrated Circuit，積體電路)210及陰極配線60。陣列基板2係用以驅動各像素Pix之驅動電路基板，亦稱為背板或主動矩陣基板。陣列基板2具有基板21、複數個電晶體、複數個電容及各種配線等。
如圖1所示，顯示裝置1具有顯示區域AA及周邊區域GA。顯示區域AA係與複數個像素Pix重疊配置，顯示圖像之區域。周邊區域GA係不與複數個像素Pix重疊之區域，配置於顯示區域AA之外側。
複數個像素Pix於顯示區域AA中，排列於第1方向Dx及第2方向Dy。另，第1方向Dx及第2方向Dy係相對於基板21之表面平行之方向。第1方向Dx與第2方向Dy正交。但，第1方向Dx亦可不與第2方向Dy正交而交叉。第3方向Dz係與第1方向Dx及第2方向Dy正交之方向。第3方向Dz例如與基板21之法線方向對應。另，以下，所謂俯視，表示自第3方向Dz觀察 之情形之位置關係。
驅動電路12係基於來自驅動IC210之各種控制信號，驅動複數條閘極線(例如，重設控制信號線L5、輸出控制信號線L6、像素控制信號線L7、初始化控制信號線L8(參照圖3))之電路。驅動電路12依序或同時選擇複數條閘極線，對所選擇之閘極線供給閘極驅動信號(例如，像素控制信號SG)。藉此，驅動電路12選擇連接於閘極線之複數個像素Pix。
驅動IC210係控制顯示裝置1之顯示之電路。將驅動IC210作為COG(Chip On Glass，覆晶玻璃)安裝於基板21之周邊區域GA。不限於此，亦可將驅動IC210作為COF(Chip On Film，覆晶薄膜)安裝於連接於基板21之周邊區域GA之配線基板之上。配線基板係例如可撓性印刷基板或硬質基板。
將陰極配線60設置於基板21之周邊區域GA。陰極配線60係包圍顯示區域AA之複數個像素Pix及周邊區域GA之驅動電路12而設。換言之，將陰極配線60配置於形成於基板21上之周邊電路與基板21之外緣之間。複數個發光元件3之陰極(陰極端子22t(參照圖5)係連接於共通之陰極配線60，供給固定電位(例如接地電位)。更具體而言，將發光元件3之陰極端子22t(參照圖5)經由陰極電極22連接於陰極配線60。另，陰極配線60不限於沿基板21之3邊連續形成之1條配線，亦可於基板21上，包含於任一邊具有隙縫之2條部分配線，只要為沿基板21之至少1邊配置之配線即可。
圖2係顯示複數個像素之俯視圖。如圖2所示，1個像素Pix包含複數個像素49。例如，像素Pix具有第1像素49Ra、第2像素49Rb、第3像素49G及第4像素49B。第1像素49Ra顯示作為第1色之原色之第1紅色。第2像素49Rb顯示作為第1色之原色之第2紅色。第3像素49G顯示作為第2色之原色之綠色。第4像素49B顯示作為第3色之原色之藍色。第1紅色及第2紅色雖皆為紅色光，但發光強度及光之光譜半值寬不同。
如圖2所示，1個像素Pix中，第1像素49Ra及第2像素49Rb於第2方向Dy排列。第1像素49Ra及第4像素49b於第1方向Dx排列。第2像素49Rb及第3像素49G於第1方向Dx排列。又，第3像素49G及第4像素49B於第2方向Dy排列。另，第1色、第2色、第3色不限於分別為紅色、綠色、藍色，而可選擇互補色等任意色。以下，無須分別區分第1像素49Ra、第2像素49Rb、第3像素49G及第4像素49B之情形時，稱為像素49。
像素49分別具有發光元件3及陽極電極23。具體而言，第1像素49Ra、第2像素49Rb、第3像素49G及第4像素49B分別具有第1發光元件3Ra、第2發光元件3Rb、第3發光元件3G及第4發光元件3B。即，第1發光元件3Ra及第2發光元件3Rb於第2方向Dy排列。第1發光元件3Ra及第4發光元件3B於第1方向Dx排列。第2發光元件3Rb及第3發光元件3G於第1方向Dx排列。又，第3發光元件3G及第4發光元件3B於第2方向Dy排列。第1發光元件3Ra出射第1紅色光。第2發光元件3Rb出射第2紅色光。第3發光元件3G出射綠色光。第4發光元件3B出射藍色光。另，以下，無須分別區分第1發光元件3Ra、第2發光元件3Rb、第3發光元件3G及第4發光元件3B 之情形時，稱為發光元件3。
發光元件3係於俯視時具有3μm以上，300μm以下左右大小之無機發光二極體(LED：Light Emitting Diode)晶片，稱為微LED(micro LED)或迷你LED(mini LED)。於各像素具備微LED之顯示裝置1亦稱為微LED顯示裝置。另，微LED之”微”並非限定發光元件3之大小。
另，複數個發光元件3亦可出射4色以上之不同光。另，第1色、第2色、第3色不限於分別為紅色、綠色、藍色，可選擇互補色等任意色。又，配置於1個像素Pix之像素49之數量不限於4，亦可為5以上，亦可於5以上之像素49對應各個不同色。再者，像素49之排列不限於此，第1像素49Ra、第2像素49Rb、第3像素49G及第4像素49B亦可以於第1方向Dx及第2方向Dy之任一方向排列之方式排列。
圖3係顯示像素電路之電路圖。圖3係顯示設置於1個像素49之像素電路PICA，像素電路PICA係設置於複數個像素49之各者。如圖3所示，像素電路PICA包含發光元件3、5個電晶體及2個電容。具體而言，像素電路PICA包含驅動電晶體DRT、輸出電晶體BCT、初始化電晶體IST、像素選擇電晶體SST及重設電晶體RST。驅動電晶體DRT、輸出電晶體BCT、初始化電晶體IST、像素選擇電晶體SST及重設電晶體RST係分別以n型TFT(Thin Film Transistor，薄膜電晶體)構成。又，像素電路PICA包含第1電容Cs1及第2電容Cs2。
將發光元件3之陰極(陰極端子22t)連接於陰極電源線L10。又，將發光元件3之陽極(陽極端子23t)經由驅動電晶體DRT及輸出電晶體BCT連接於陽極電源線L1。對陽極電源線L1供給陽極電源電位PVDD。將與陰極配線60及陰極電極22對應之陰極電源電位PVSS供給於陰極電源線L10。陽極電源電位PVDD係高於陰極電源電位PVSS之電位。
陽極電源線L1對像素49供給驅動電位即陽極電源電位PVDD。具體而言，理想上藉由陽極電源電位PVDD與陰極電源電位PVSS之電位差(PVDD-PVSS)，對發光元件3供給順向電流(驅動電流)而發光。即，陽極電源電位PVDD對於陰極電源電位PVSS具有使發光元件3發光之電位差。將發光元件3之陽極端子23t連接於陽極電極23，將第2電容Cs2連接於陽極電極23與陽極電源線L1之間。
將驅動電晶體DRT之源極電極經由陽極電極23連接於發光元件3之陽極端子23t，將汲極電極連接於輸出電晶體BCT之源極電極。將驅動電晶體DRT之閘極電極連接於第1電容Cs1、像素選擇電晶體SST之汲極電極及初始化電晶體IST之汲極電極。
將輸出電晶體BCT之閘極電極連接於輸出控制信號線L6。對輸出控制信號線L6供給輸出控制信號BG。將輸出電晶體BCT之汲極電極連接於陽極電源線L1。
將初始化電晶體IST之源極電極連接於初始化電源線L4。對初始化電 源線L4供給初始化電位Vini。將初始化電晶體IST之閘極電極連接於初始化控制信號線L8。對初始化控制信號線L8供給初始化控制信號IG。即，經由初始化電晶體IST，將初始化電源線L4連接於驅動電晶體DRT之閘極電極。
將像素選擇電晶體SST之源極電極連接於影像信號線L2。對影像信號線L2供給影像信號Vsig。將像素控制信號線L7連接於像素選擇電晶體SST之閘極電極。對像素控制信號線L7供給像素控制信號SG。
將重設電晶體RST之源極電極連接於重設電源線L3。對重設電源線L3供給重設電源電位Vrst。將重設電晶體RST之閘極電極連接於重設控制信號線L5。對重設控制信號線L5供給重設控制信號RG。將重設電晶體RST之汲極電極連接於陽極電極23(發光元件3之陽極端子23t)及驅動電晶體DRT之源極電極。藉由重設電晶體RST之重設動作，重設保持於第1電容Cs1及第2電容Cs2之電壓。
於重設電晶體RST之汲極電極與驅動電晶體DRT之閘極電極間，設置第1電容Cs1。像素電路PICA可藉由第1電容Cs1及第2電容Cs2，抑制因驅動電晶體DRT之寄生電容及漏電流所致之閘極電壓之變動。
另，以下之說明中，有將陽極電源線L1及陰極電源線L10僅表示為電源線之情形。有將影像信號線L2、重設電源線L3及初始化電源線L4表示為信號線之情形。有將重設控制信號線L5、輸出控制信號線L6、像素 控制信號線L7及初始化控制信號線L8表示為閘極線之情形。
對驅動電晶體DRT之閘極電極，供給對應於影像信號Vsig(或灰階信號)之電位。即，驅動電晶體DRT基於經由輸出電晶體BCT供給之陽極電源電位PVDD，將對應於影像信號Vsig之電流供給於發光元件3。如此，由於供給於陽極電源線L1之陽極電源電位PVDD藉由驅動電晶體DRT及輸出電晶體BCT而下降，故對發光元件3之陽極端子23t供給低於陽極電源電位PVDD之電位。
經由陽極電源線L1對第2電容Cs2之一電極供給陽極電源電位PVDD，對第2電容Cs2之另一電極供給低於陽極電源電位PVDD之電位。即，對第2電容Cs2之一電極，供給高於第2電容Cs2之另一電極之電位。。第2電容Cs2之一電極例如為陽極電源線L1，第2電容Cs2之另一電極為連接於驅動電晶體DRT之源極之陽極電極23及連接於其之陽極連接電極24。
顯示裝置1中，驅動電路12(參照圖1)自第一列(例如，圖1中之顯示區域AA中，位於最上部之像素列)依序選擇複數個像素列。驅動IC210對所選擇之像素列之像素49寫入影像信號Vsig(影像寫入電位)，使發光元件3發光。驅動IC210於每1水平掃描期間，對影像信號線L2供給影像信號Vsig，對重設電源線L3供給重設電源電位Vrst，對初始化電源線L4供給初始化電位Vini。顯示裝置1於每1訊框之圖像重複該等動作。
其次，一面參照圖4至圖6，一面針對各電晶體及各配線之具體構成例進行說明。圖4係將實施形態之顯示裝置之2個像素放大顯示之俯視圖。
圖4係針對第1方向Dx上相鄰之2個像素49(例如，第2像素49Rb及第3像素49G)進行顯示。如圖4所示，陽極電源線L1、影像信號線L2、重設電源線L3及初始化電源線L4於第2方向Dy延伸。重設控制信號線L5、輸出控制信號線L6、像素控制信號線L7、初始化控制信號線L8於第1方向Dx延伸，於俯視時，陽極電源線L1、影像信號線L2、重設電源線L3及初始化電源線L4分別交叉。又，於第1方向Dx上相鄰之2條陽極電源線L1間設有連接配線L9。連接配線L9連接驅動電晶體DRT、像素選擇電晶體SST及初始化電晶體IST。
於圖4中，為區別各配線及半導體層，而於陽極電源線L1、影像信號線L2、重設電源線L3及初始化電源線L4標註斜線。以虛線表示重設控制信號線L5、輸出控制信號線L6、像素控制信號線L7及初始化控制信號線L8。又，亦於各半導體層61、65、71、75、79標註斜線。陽極連接電極24係以2點鏈線表示。
陽極電源線L1、影像信號線L2、重設電源線L3、初始化電源線L4及連接配線L9係以設置於與各閘極線(重設控制信號線L5、輸出控制信號線L6、像素控制信號線L7及初始化控制信號線L8)不同層之金屬層形成。
作為各種配線之材料，係使用鈦(Ti)、鉬(Mo)、鎢(W)、鉭(Ta)、鈮 (Nb)、銦錫氧化物(ITO)、鋁(Al)、銀(Ag)、銀合金、銅(Cu)、碳奈米管、石墨、石墨烯或碳奈米芽。此處，陽極電源線L1、影像信號線L2、重設電源線L3、初始化電源線L4及連接配線L9之薄片電阻值為各閘極線之薄片電阻值以下。又，陽極電源線L1之薄片電阻值為各信號線(影像信號線L2、重設電源線L3、初始化電源線L4)及連接配線L9之薄片電阻值以下。例如，陽極電源線L1之薄片電阻值為30mΩ/□以上120mΩ/□以下。各信號線及連接配線L9之薄片電阻值為120mΩ/□以上300mΩ/□以下。又，各閘極線之薄片電阻值為300mΩ/□以上3000mΩ/□以下。藉此，顯示裝置1可抑制施加於陽極電源線L1之驅動電壓之電壓下降，抑制顯示性能之降低。
另，各種配線各不限於單層，亦可以積層膜構成。例如，各電源線及信號線可為Ti/Al/Ti或Mo/Al/Mo之積層構造，亦可為Al之單層膜。又，Ti、Al、Mo亦可為合金。
半導體層61、65、71、75、79以例如非晶矽、微結晶氧化物半導體、非晶氧化物半導體、多晶矽、低溫多晶矽(LTPS：Low Temperature Polycrystalline Silicone)或氮化鎵(GaN)構成。作為氧化物半導體，例示IGZO、氧化鋅(ZnO)、ITZO。IGZO為銦鎵鋅氧化物。ITZO為銦錫鋅氧化物。半導體層61、65、71、75、79亦可均為相同材料，以例如多晶矽構成。
如圖4所示，重設電源線L3及初始化電源線L4係由第1方向Dx上相鄰 之2個像素49所共用。即，圖4之左側所示之第2像素49Rb中，未設置初始化電源線L4，沿影像信號線L2設有重設電源線L3。圖4之右側所示之第3像素49G中，未設置重設電源線L3，沿影像信號線L2設有初始化電源線L4。藉此，與在各像素49設有重設電源線L3及初始化電源線L4之情形相比，可減少配線之數量而效率良好地配置配線。
驅動電晶體DRT具有半導體層61、源極電極62及閘極電極64。半導體層61、源極電極62及閘極電極64於俯視時至少一部分重疊配置，且設置於由第1方向Dx上相鄰之2個陽極電源線L1、輸出控制信號線L6及像素控制信號線L7包圍之區域。於半導體層61中與閘極電極64重疊之區域之一部分形成通道區域。驅動電晶體DRT係與半導體層61重疊設有1個閘極電極64之單閘極構造。
半導體層61具有第1部分半導體層61a。第1部分半導體層61a與半導體層61同層，使用相同的半導體材料。第1部分半導體層61a係自半導體層61向第1方向Dx突出之部分。第1部分半導體層61a之第1方向Dx之寬度大於半導體層61中與輸出電晶體BCT之半導體層65連接之部分之第1方向Dx之寬度。將半導體層61經由第1部分半導體層61a與源極電極62連接。半導體層61及第1部分半導體層61a與第1絕緣膜91(參照圖5)及閘極電極64重疊設置，於第1部分半導體層61a與閘極電極64之間形成第1電容Cs1。另，半導體層61及第1部分半導體層61a亦可分別形成為矩形狀，且經由連接部而電性連接。
輸出電晶體BCT具有半導體層65。半導體層65與驅動電晶體DRT之半導體61連接，於俯視時與輸出控制信號線L6交叉。於半導體層65中與輸出控制信號線L6重疊之區域形成通道區域。輸出控制信號線L6中與半導體層65重疊之部分作為輸出電晶體BCT之閘極電極66發揮功能。將半導體層65之一端側電性連接於陽極電源線連接部L1a。陽極電源線連接部L1a係自陽極電源線L1朝第1方向Dx分支之部分。藉此，自陽極電源線L1對驅動電晶體DRT及輸出電晶體BCT供給陽極電源電位PVDD。
圖4之右側所示之第3像素49G中，初始化電晶體IST具有半導體層71。圖4之左側所示之第2像素49Rb中，初始化電晶體IST具有半導體層71A。半導體層71、71A分別於俯視時與初始化控制信號線L8及分支信號線L8a交叉。於半導體層71、71A中與初始化控制信號線L8及分支信號線L8a重疊之區域形成通道區域。將分支信號線L8a自初始化控制信號線L8分支，且於第1方向Dx延伸。初始化控制信號線L8及分支信號線L8a中與半導體層71、71A重疊之部分各自作為初始化電晶體IST之閘極電極74發揮功能。即，初始化電晶體IST係與半導體層71、71A之各者重疊且設有2個閘極電極74之雙閘極構造。
圖4之右側所示之第3像素49G中，半導體層71於第2方向Dy延伸，一端電性連接於連接配線L9，另一端連接於初始化電源線連接部L4a。初始化電源線連接部L4a係自初始化電源線L4向第1方向Dx分支之部分。又，圖4之左側所示之第2像素49Rb中，半導體層71A具有於第2方向Dy延伸之部分，及於第1方向Dx延伸之部分。半導體層71A中，將於第2方向Dy延 伸之部分之一端電性連接於連接配線L9。半導體層71A中，於第1方向Dx延伸之部分於俯視時與陽極電源線L1及影像信號線L2交叉，延伸至第3像素49G，電性連接於初始化電源線連接部L4a。藉由如上構成，1條初始化電源線L4電性連接於2個初始化電晶體IST，由第1方向Dx上相鄰之2個像素49所共用。
像素選擇電晶體SST具有半導體層75。半導體層75於第1方向Dx延伸，於俯視時與2條分支信號線L7a交叉。半導體層75中，在與2條分支信號線L7a重疊之區域形成通道區域。2條分支信號線L7a係自像素控制信號線L7向第2方向Dy分支之部分。2條分支信號線L7a中與半導體層75重疊之部分分別作為像素選擇電晶體SST之閘極電極78發揮功能。即，像素選擇電晶體SST係與半導體層75重疊設有2個閘極電極78之雙閘極構造。半導體層75之一端連接於影像信號線連接部L2a，另一端連接於連接配線L9。影像信號線連接部L2a係自影像信號線L2向第1方向Dx分支之部分。
重設電晶體RST具有半導體層79。半導體層79於第2方向Dy延伸，於俯視時與重設控制信號線L5及分支信號線L5a交叉。半導體層79中，在與重設控制信號線L5及分支信號線L5a重疊之區域形成通道區域。分支信號線L5a自重設控制信號線L5分支，於第1方向Dx延伸。重設控制信號線L5及分支信號線L5a中與半導體層79重疊之部分分別作為重設電晶體RST之閘極電極發揮功能。即，重設電晶體RST係雙閘極構造。
於重設電源線L3，連接有於第1方向Dx延伸之重設電源線連接部 L3a、L3b及電橋部L3c。重設電源線連接部L3a、L3b係以與重設電源線L3同層之金屬層形成，電橋部L3c係與重設電源線連接部L3a、L3b不同層，例如以與各種閘極線同層之金屬層形成。將重設電源線連接部L3a設置於第2像素49Rb，將重設電源線連接部L3b設置於第3像素49G。於重設電源線連接部L3a與重設電源線連接部L3b間，設置陽極電源線L1、影像信號線L2及初始化電源線L4。電橋部L3c於俯視時與陽極電源線L1、影像信號線L2及初始化電源線L4交叉，連接重設電源線連接部L3a及重設電源線連接部L3b。
第2像素49Rb中，將半導體層79之一端連接於重設電源線連接部L3a。又，第3像素49G中，將半導體層79之一端連接於重設電源線連接部L3b。又，將半導體層79之另一端分別電性連接於驅動電晶體DRT之半導體層61。即，將重設電晶體RST之半導體層79之另一端經由半導體層61、源極電極62，電性連接於發光元件3之陽極端子23t。藉由如上構成，1條重設電源線L3電性連接於2個重設電晶體RST，由第1方向Dx上相鄰之2個像素49所共用。
將第1電容Cs1(參照圖3)形成於半導體層61(第1部分半導體層61a)與閘極電極64間。將陽極連接電極24與驅動電晶體DRT電性連接，至少與陽極電源線L1重疊配置。於陽極連接電極24與陽極電源線L1及連接於陽極電源線L1之各種配線間，形成第2電容Cs2(參照圖3)。以第2像素49Rb形成之第2電容Cs2及以第3像素49G形成之第2電容Cs2為相同程度大小，分別為例如250fF左右。
又，本實施形態中，用以對發光元件3供給驅動電流之驅動電晶體DRT及輸出電晶體BCT係單閘極構造。初始化電晶體IST、像素選擇電晶體SST及重設電晶體RST係雙閘極構造。藉此，可抑制初始化電晶體IST、像素選擇電晶體SST及重設電晶體RST之漏電流。
接著，針對顯示裝置1之剖面構成進行說明。圖5係沿圖4之V-V'線之剖視圖。圖6係沿圖4之Ⅵ-Ⅵ'線之剖視圖。另，於圖6中，模式性顯示設置於周邊區域GA之陰極配線60及電晶體Tr。
如圖5所示，將發光元件3設置於陣列基板2之上。陣列基板2具有基板21、各種電晶體、各種配線及各種絕緣膜。基板21係絕緣基板，使用例如玻璃基板、樹脂基板或樹脂薄膜等。
本說明書中，在與基板21之表面垂直之方向上，將自基板21朝向平坦化膜27之方向設為「上側」。又，將自平坦化膜27朝向基板21之方向設為「下側」。
將驅動電晶體DRT、輸出電晶體BCT、初始化電晶體IST、像素選擇電晶體SST及重設電晶體RST設置於基板21之一面側。於基板21之一面，依序積層底塗膜90、各閘極線、第1絕緣膜91、半導體層61、65、71、75、第2絕緣膜92、各信號線及電源線、第3絕緣膜93、陽極連接電極24及屏蔽電極26、第4絕緣膜94。
於陽極連接電極24及屏蔽電極26之上，隔著第4絕緣膜94，設置陽極電極23及發光元件3。
顯示裝置1中，陣列基板2包含自基板21至陽極電極23之各層。陣列基板2中不包含平坦化膜27、陰極電極22及發光元件3。
底塗膜90、第1絕緣膜91、第2絕緣膜92及第4絕緣膜94係使用氧化矽膜(SiO)、氮化矽膜(SiN)或氮氧化矽膜(SiON)等無機絕緣材料。又，各無機絕緣膜不限於單層，亦可為積層膜。又，亦可不設置底塗膜90。第3絕緣膜93及平坦化膜27係有機絕緣膜或無機有機混合絕緣膜(於Si-O主鏈中，結合有例如有機基(甲基或苯基)之材料)。
將閘極電極64、66、74、78經由底塗膜90設置於基板21之上。將第1絕緣膜91覆蓋閘極電極64、66、74、78，設置於底塗膜90之上。將半導體層61、65、71、75設置於第1絕緣膜91之上。將第2絕緣膜92覆蓋半導體層61、65、71、75，設置於第1絕緣膜91之上。
圖5所示例中，各電晶體係所謂底閘極構造。但，各電晶體可為於半導體層之上側設有閘極電極之頂閘極構造，亦可為於半導體層之上側及下側之兩者設有閘極電極之雙閘極構造。
連接配線L9、源極電極62、72及汲極電極67係設置於第2絕緣膜92之 上。將源極電極62經由設置於第2絕緣膜92之接觸孔，電性連接於第1部分半導體層61a(半導體層61)。
將汲極電極67經由設置於第2絕緣膜92之接觸孔，電性連接於半導體層65。又，將初始化電晶體IST之源極電極72經由設置於第2絕緣膜92之接觸孔，電性連接於半導體層71。
將連接配線L9之一端側經由設置於第2絕緣膜92之接觸孔，電性連接於像素選擇電晶體SST之半導體層75。連接配線L9中，與半導體層75重疊之部分作為汲極電極77發揮功能。又，將連接配線L9之另一端側經由設置於第2絕緣膜92之接觸孔，電性連接於初始化電晶體IST之半導體層71。連接配線L9中，與半導體層71重疊之部分作為汲極電極73發揮功能。藉由此種構成，將像素選擇電晶體SST之汲極及初始化電晶體IST之汲極經由連接配線L9電性連接。
第3絕緣膜93覆蓋源極電極62、72及汲極電極67、73、77，設置於第2絕緣膜92之上。於第3絕緣膜93之上，設置陽極連接電極24及屏蔽電極26。將陽極連接電極24經由設置於第3絕緣膜93之接觸孔，連接於源極電極62。將屏蔽電極26設置於陽極電極23及發光元件3之下。
第4絕緣膜94覆蓋陽極連接電極24及屏蔽電極26，設置於第3絕緣膜93之上。陽極電極23係設置於第4絕緣膜94之上。陽極電極23經由設置於第4絕緣膜94之接觸孔，電性連接於陽極連接電極24。
發光元件3係設置於陽極電極23之上，將發光元件3之陽極端子23t與陽極電極23連接。藉此，將發光元件3之陽極端子23t電性連接於驅動電晶體DRT之源極電極62。
平坦化膜27覆蓋發光元件3之至少側面3a，設置於第4絕緣膜94之上。陰極電極22係設置於平坦化膜27之上，連接於發光元件3之陰極端子22t。陰極電極22係自顯示區域AA遍及周邊區域GA設置，電性連接於複數個像素49之發光元件3。
如圖6所示，於基板21之周邊區域GA，設置驅動電路12(參照圖1)所含之電晶體Tr及陰極配線60，作為複數個電晶體。陰極配線60係設置於與陽極電源線L1同層，於周邊區域GA設置於第2絕緣膜92之上。圖5所示之陰極電極22係經由設置於第3絕緣膜93、第4絕緣膜94及平坦化膜27之接觸孔，電性連接於陰極配線60。又，圖3所示之陰極電源線L10包含陰極配線60及陰極電極22。
電晶體Tr包含半導體層81、源極電極82、汲極電極83及閘極電極84。電晶體Tr具有與像素電路PICA所含之各電晶體相同之層構成，省略詳細說明。半導體層81係設置於第2絕緣膜92之上，即與各半導體層61、65、71、75、79同層。但，電晶體Tr亦可設置於與像素49之各電晶體不同層。
如圖6所示，陽極電源線L1、影像信號線L2及重設電源線L3係設置於第2絕緣膜92之上。陽極電源線L1之寬度大於影像信號線L2及重設電源線L3之各者之寬度。又，陽極電源線L1之厚度t2厚於閘極電極64之厚度t1(參照圖5)。又，陽極電源線L1之厚度t2與影像信號線L2及重設電源線L3之厚度相等。藉此，可縮小陽極電源線L1之電阻值。另，陽極電源線L1之厚度t2亦可與影像信號線L2及重設電源線L3之厚度不同。
各配線之層構成可適當變更。例如，陽極電源線L1與影像信號線L2及重設電源線L3等各信號線亦可設置於不同層。
形成於陽極電源線L1與各種閘極線間之電容作為去耦電容器使用。藉此，去耦電容器可吸收陽極電源電位PVDD之變動，使驅動IC210穩定動作。又，去耦電容器可抑制顯示裝置1所產生之電磁雜訊向外部洩漏。
另，上述圖3所示之像素電路PICA之構成可適當變更。例如，1個像素49之配線數量及電晶體之數量亦可不同。
圖7係顯示實施形態之第1發光元件之剖視圖。本實施形態之顯示裝置1中，第1發光元件3Ra係陽極端子23t設置於下側，陰極端子22t設置於上側之所謂面朝上構造。
如圖7所示，第1發光元件3Ra具有複數個部分發光元件3s、覆蓋複數個部分發光元件3s之保護層39、p型電極37及n型電極38。複數個部分發 光元件3s於p型電極37與n型電極38間分別形成為柱狀。複數個部分發光元件3s具有n型包覆層33、發光層34及p型包覆層35。n型電極38電性連接於n型包覆層33。p型電極37電性連接於p型包覆層35。於p型電極37之上，依序積層p型包覆層35、發光層34、n型包覆層33。n型包覆層33及p型包覆層35係使用例如氮化鎵(GaN)、磷化鋁銦(AlInP)等化合物半導體。第1發光元件3Ra之發光層34係經添加銪(Eu)之氮化鎵(GaN)。
n型電極38係ITO(Indium Tin Oxide，銦錫氧化物)等透光性導電性材料。n型電極38係第1發光元件3Ra之陰極端子22t，且連接於陰極電極22。又，p型電極37係第1發光元件3Ra之陽極端子23t，具有Pt層37a，及藉由鍍敷形成之厚膜Au層37b。厚膜Au層37b連接於陽極電極23之載置面23a。
保護層39係例如SOG(Spin on Glass，旋塗玻璃)。保護層39之側面成為第1發光元件3Ra之側面3a。平坦化膜27係包圍保護層39之側面而設。
圖8係顯示實施形態之第2發光元件之剖視圖。出射第2紅色光之第2發光元件3Rb具有與出射第1紅色光之第1發光元件3Ra不同之構造。具體而言，如圖8所示，第2發光元件3Rb之發光層34A係氮化銦鎵(InGaN)及氮化鎵(GaN)多層積層成之多重量子井構造。另，第3發光元件3G及第4發光元件3B具有與第1發光元件3Ra及第2發光元件3Rb相同之積層構造，可與第1發光元件3Ra同樣地具有單層發光層34，亦可與第2發光元件3Rb同 樣地具有多層發光層34。
圖9係模式性顯示各發光元件之發光強度與波長之關係之圖表。自第1發光元件3Ra、第2發光元件3Rb、第3發光元件3G及第4發光元件3B分別出射之光之光譜中，極大發光波長分別為620nm、645nm、530nm、450nm左右。
第1發光元件3Ra之極大發光波長位於第2發光元件3Rb之極大發光波長附近，第1發光元件3Ra及第2發光元件3Rb均出射紅色光(第1紅色、第2紅色)。第1紅色光之光譜之波長區域與第2紅色光之光譜之波長區域重疊。又，第1紅色光之光譜之半值寬小於第2紅色光之光譜之半值寬。第1紅色光之光譜之發光強度大於第2紅色光之光譜之發光強度。本實施形態中，藉由具有不同光之光譜之第1發光元件3Ra及第2發光元件3Rb顯示紅色，藉此可良好地顯示圖像。
接著，一面參照圖10及圖11，一面針對各發光元件之輸出灰階值之設定方法進行說明。圖10係模式性顯示信號處理電路之構成之方塊圖。圖11係用以說明輸入灰階值與受驅動之發光元件之關係之說明圖。
如圖10所示，信號處理電路100具有第1處理電路110、記憶體115及緩衝器125。信號處理電路100基於影像信號Vsig，運算4個像素49之各者之輸出灰階值SoRa、SoRb、SoG、SoB。影像信號Vsig包含每像素Pix之輸入灰階值SiR、SiG、SiB。輸入灰階值SiR、SiG、SiB分別為紅色、綠 色、藍色之灰階值。輸出灰階值SoRa為對應於第1像素49Ra之灰階值。輸出灰階值SoRb為對應於第2像素49Rb之灰階值。輸出灰階值SoG為對應於第3像素49G之灰階值。輸出灰階值SoB為對應於第4像素49B之灰階值。信號處理電路100例如可包含於圖1所示之驅動IC210中，亦可作為與驅動IC210分開之電路晶片，設置於基板21。以下，無需分別區分輸出灰階值SoRa、SoRb、SoG、SoB之情形時，稱為輸出灰階值So。又，無需分別區分輸入灰階值SiR、SiG、SiB之情形時，稱為輸入灰階值Si。
緩衝器125為記憶輸入灰階值Si之電路。另，緩衝器125可記憶包含1訊框量之影像信號Vsig所含之輸入灰階值SiR、SiG、SiB之輸入灰階值Si，亦可擷取1訊框量之影像信號Vsig中，一部分影像信號Vsig所含之輸入灰階值Si。
記憶體115包含資料LUT，該資料LUT表示顯示輸入灰階值SiR、SiG、SiB與4個像素49之各者之輸出灰階值SoRa、SoRb、SoG、SoB之關係之資訊。資料LUT為例如如查找表(Look Up Table)般之表格資料。
資料LUT中，於輸入灰階值SiR為0以上第1臨限值Lth(參照圖11)以下之範圍內，將僅點亮第1發光元件3Ra之輸出灰階值SoRa、SoRb建立對應。即，於輸入灰階值SiR為0以上第1臨限值Lth以下之範圍內，輸出灰階值SoRb為0(灰階值0)。又，資料LUT中，於輸入灰階值SiR為大於第1臨限值Lth且小於第2臨限值Hth(參照圖11)之範圍內，將點亮第1發光元件3Ra及第2發光元件3Rb兩者之輸出灰階值SoRa、SoRb建立對應。第2臨 限值Hth為大於第1臨限值Lth之灰階值。又，資料LUT中，於輸入灰階值SiR在第2臨限值Hth以上之範圍內，將僅點亮第1發光元件3Ra之輸出灰階值SoRa、SoRb建立對應。即，於輸入灰階值SiR為第2臨限值Hth以上之範圍內，輸出灰階值SoRb為0(灰階值0)。另，第2臨限值Hth為輸入灰階值SiR之最大灰階值m(例如，m=255)以下之特定數值。
第1處理電路110參照自記憶體115讀出之資料LUT，特定出與輸入灰階值SiR、SiG、SiB對應之輸出灰階值SoRa、SoRb、SoG、SoB。第1處理電路110將輸出灰階值SoRa、SoRb、SoG、SoB輸出至像素Pix。各像素49基於輸出灰階值SoRa、SoRb、SoG、SoB而點亮。
如圖11所示，於輸入灰階值SiR為0以上第1臨限值Lth以下之範圍內，基於輸出灰階值SoRa、SoRb，第1發光元件3Ra點亮，第2發光元件3Rb不點亮。於輸入灰階值SiR為大於第1臨限值Lth且小於第2臨限值Hth之範圍內，基於輸出灰階值SoRa、SoRb，第1發光元件3Ra及第2發光元件3Rb之兩者點亮。於輸入灰階值SiR為第2臨限值Hth以上之範圍內，基於輸出灰階值SoRa、SoRb，僅第1發光元件3Ra點亮，第2發光元件3Rb不點亮。
如此，本實施形態中，在低灰階及高灰階之顯示中，藉由僅點亮發光效率較高之第1發光元件3Ra，可抑制驅動電流增大而良好地進行顯示。又，中間灰階之顯示中，藉由點亮第1發光元件3Ra及第2發光元件3Rb兩者，可良好地進行顯示。又，由於可抑制供給於第2發光元件3Rb之 驅動電流增大，故可將以第2像素49Rb形成之第2電容Cs2設為與其他像素49相同程度之大小。
(第1變化例)
圖12係用以說明各發光元件之輸出灰階值之設定方法之流程圖。第1實施形態中，信號處理電路100基於預先規定之資料LUT，運算輸出灰階值SoRa、SoRb、SoG、SoB，但不限於此。如圖12所示，首先，信號處理電路100擷取1訊框圖像(步驟ST1)。具體而言，緩衝器125擷取1訊框量之影像信號Vsig，記憶與紅色、綠色、藍色之各者對應之輸入灰階值SiR、SiG、SiB。
第1處理電路110對於每像素Pix，判斷輸入灰階值SiR是否大於0(步驟ST2)。換言之，對於每像素Pix判斷是否有紅色之顯示。若輸入灰階值SiR為0(步驟ST2，否)，第1處理電路110設定灰階值0，作為輸出灰階值SoRa、SoRb(步驟ST3)。另，灰階值0為將像素Pix設為非點亮狀態之灰階值。將設定之輸出灰階值SoRa、SoRb輸出至像素Pix，第1發光元件3Ra及第2發光元件3Rb成為非點亮狀態。另一方面，若輸入灰階值SiR大於0(步驟ST2，是)，即輸入灰階值SiR為1以上之值，第1處理電路110將輸入灰階值SiR與第1臨限值Lth及第2臨限值Hth進行比較(步驟ST4)。
輸入灰階值SiR為大於0，第1臨限值Lth以下之情形時，或者，輸入灰階值SiR為第2臨限值Hth以上之情形時(步驟ST4，是)，第1處理電路110設定僅點亮第1發光元件3Ra之輸出灰階值SoRa、SoRb(步驟ST5)。更 具體而言，基於輸入灰階值SiR，設定大於0之值(灰階值SioRa)，作為輸出灰階值SoRa，設定灰階值0作為輸出灰階值SoRb。將設定之輸出灰階值SoRa、SoRb輸出至像素Pix，第1發光元件3Ra點亮，第2發光元件3Rb成為非點亮狀態。
輸入灰階值SiR大於第1臨限值Lth，小於第2臨限值Hth之情形時(步驟ST4，否)，第1處理電路110設定點亮第1發光元件3Ra及第2發光元件3Rb之輸出灰階值SoRa、SoRb(步驟ST6)。更具體而言，基於輸入灰階值SiR，設定大於0之值(灰階值SioRa)，作為輸出灰階值SoRa，基於輸入灰階值SiR，設定灰階值SioRb，作為輸出灰階值SoRb。灰階值SioRb具有大於0之值。將設定之輸出灰階值SoRa、SoRb輸出至像素Pix，第1發光元件3Ra及第2發光元件3Rb點亮。
步驟ST3、步驟ST5、或步驟ST6之處理結束之情形時，第1處理電路110判斷輸入灰階值SiG是否大於0(步驟ST7)。換言之，第1處理電路110判斷是否有綠色之顯示。輸入灰階值SiG為0之情形時(步驟ST7，否)，第1處理電路110設定灰階值0，作為輸出灰階值SoG(步驟ST8)。將設定之輸出灰階值SoG輸出至像素Pix，第1發光元件3G成為非點亮狀態。輸入灰階值SiG大於0之情形時(步驟ST7，是)，即，輸入灰階值SiG為1以上之值之情形時，第1處理電路110基於輸入灰階值SiG設定灰階值(灰階值SioG)，作為輸出灰階值SoG(步驟ST9)。將設定之輸出灰階值SoG輸出至像素Pix，第3發光元件3G點亮。
步驟ST8或步驟ST9之處理結束之情形時，第1處理電路110判斷輸入灰階值SiB是否大於0(步驟ST10)。換言之，第1處理電路110判斷是否有藍色之顯示。輸入灰階值SiB為0之情形時(步驟ST10，否)，第1處理電路110設定灰階值0，作為輸出灰階值SoB(步驟ST11)。將設定之輸出灰階值SoB輸出至像素Pix，第4發光元件3B成為非點亮狀態。輸入灰階值SiB大於0之情形時(步驟ST10，是)，即，輸入灰階值SiB為1以上之值之情形時，第1處理電路110基於輸入灰階值SiB設定灰階值(灰階值SioB)，作為輸出灰階值SoB(步驟ST12)。將設定之輸出灰階值SoB輸出至像素Pix，第4發光元件3B點亮。
步驟ST11或步驟ST12之處理結束之情形時，第1處理電路110判斷是否1訊框量之所有像素Pix之輸出灰階值SoRa、SoRb、SoG、SoB均已設定(步驟ST13)。並非所有像素Pix之輸出灰階值So均設定之情形時(步驟ST13，否)，對下個像素Pix執行自步驟ST2開始之處理。所有像素Pix之輸出灰階值So均已設定之情形時(步驟ST13，是)，結束輸出灰階值So之設定處理。另，設定處理結束後將輸出灰階值SoRa、SoRb、SoG、SoB輸出至像素Pix，配置於各個像素Pix之發光元件3基於所設定之輸出灰階值SoRa、SoRb、SoG、SoB進行點亮控制。
另，設定輸出灰階值So後至輸出至像素Pix之時序可於1訊框之所有像素之輸出灰階值So之設定結束後，亦可於連接於共通之閘極線之1線之像素群之設定結束之階段，輸出至像素Pix。又，以像素Pix單位設定輸出灰階值So之順序，依序輸出至像素Pix。
(第2變化例)
圖13係模式性顯示第2變化例之信號處理電路之構成之方塊圖。圖14係用以說明第2變化例之各發光元件之輸出灰階值之設定方法之流程圖。如圖13所示，信號處理電路100A進而具備第2處理電路120。以下之說明中，將相鄰之2個像素Pix表示為第1像素群Pix1、第2像素群Pix2。信號處理電路100A基於第1像素群Pix1之輸入灰階值SiR、SiG、SiB，除了點亮第1像素群Pix1之各像素49外，亦點亮第2像素群Pix2之一部分像素49。
第1處理電路110進行與圖12所示之處理相同之處理，將輸出灰階值SoRa、SoRb、SoG、SoB輸出至第2處理電路120。第2處理電路120將與自第1處理電路110接收之輸出灰階值SoRb1對應之驅動電流與特定之臨限值電流進行比較，基於比較結果設定輸出灰階值SoRb2。信號處理電路100A將設定之輸出灰階值SoRb2輸出至像素Pix。具體而言，第2處理電路120基於輸出灰階值SoRb1，運算供給於第2發光元件3Rb之驅動電流。並且，第2處理電路120以第2發光元件3Rb之驅動電流不超出特定之臨限值電流之方式，設定輸出灰階值SoRb2。更具體而言，驅動電流超出特定之臨限值電流之情形時，將輸出灰階值SoRb1分成基準灰階值SotRb及保持灰階值SorRb，設定基準灰階值SotRb作為輸出灰階值SoRb2。基準灰階值SotRb係與臨限值電流或臨限值電流以下之驅動電流對應之灰階值，作為輸出灰階值SoRb2設定，輸出至第1像素群Pix1之第2發光元件3Rb1。又，將保持灰階值SorRb輸入至記憶體115。
保持灰階值SorRb保持於記憶體115之情形時，第2處理電路120基於保持灰階值SorRb及基於第2像素群Pix2之輸入灰階值SiR之灰階值SioRb，設定輸出灰階值SoRb2。另，將與第1像素群Pix1之輸入灰階值SiR對應之灰階值SioRb分成基準灰階值SotRb及保持灰階值SorRb之情形時，以使第2發光元件3Rb1以輸出灰階值SoRb1發光之情形之亮度，與使第2發光元件3Rb1及第2像素群Pix2之第2發光元件3Rb2分別以基準灰階值SotRb及保持灰階值SorRb發光之情形之亮度實質上相等之方式進行設定。並且，基於灰階值SioRb(其基於第2像素群Pix2之輸入灰階值SiR)及保持灰階值SorRb(其與基於第1像素群Pix1之輸入灰階值SiR之灰階值SioRb分出)，設定第2像素群Pix2對於第2發光元件3Rb2之輸出灰階值SoRb2。
由於圖14之步驟ST21至步驟ST26及步驟ST7至步驟ST13與圖12相同，故省略詳細說明。如圖14所示，步驟ST23、步驟ST25之處理結束後，第2處理電路120自第1處理電路110接收輸出灰階值SoRb1，判斷保持灰階值SorRb是否保持於記憶體115(步驟ST31)。保持灰階值SorRb保持於記憶體115之情形時(步驟ST31，是)，第2處理電路120設定保持灰階值SorRb作為輸出灰階值SoRb2(步驟ST32)。將設定之輸出灰階值SoRb2輸出至像素Pix，像素Pix所含之第2發光元件3Rb點亮。又，保持灰階值SorRb未保持於記憶體115之情形時(步驟ST31，否)，第2處理電路120設定輸出灰階值SoRb1(灰階值0)作為輸出灰階值SoRb2(步驟ST33)。將設定之輸出灰階值SoRb2輸出至像素Pix，像素Pix所含之第2發光元件3Rb成為非點亮狀態。
步驟ST26之處理結束後，第2處理電路120自第1處理電路110接收輸出灰階值SoRb1，判斷保持灰階值SorRb是否保持於記憶體115(步驟ST34)。保持灰階值SorRb保持於記憶體115之情形時(步驟ST34，是)，第2處理電路120對輸出灰階值SoRb1(基於輸入灰階值SiR之灰階值SioRb)加上保持灰階值SorRb(步驟ST35)。保持灰階值SorRb未保持於記憶體115之情形時(步驟ST34，否)，第2處理電路120判斷與輸出灰階值SoRb1(灰階值SioRb)對應之驅動電流是否為臨限值電流以下(步驟ST36)。
與輸出灰階值SoRb1對應之驅動電流為臨限值電流以下之情形時(步驟ST36，是)，第2處理電路120設定輸出灰階值SoRb1作為輸出灰階值SoRb2(步驟ST37)。將設定之輸出灰階值SoRb2輸出至像素Pix，像素Pix所含之第2發光元件3Rb點亮。
另，步驟ST35之處理結束之情形亦同樣地，第2處理電路120判斷與加上保持灰階值SorRb後之輸出灰階值SoRb1(灰階值SioRb+保持灰階值SorRb)對應之驅動電流是否為臨限值電流以下(步驟ST36)。與輸出灰階值SoRb1對應之驅動電流為臨限值電流以下之情形時(步驟ST36，是)，第2處理電路120設定加上保持灰階值SorRb後之輸出灰階值SoRb1，作為輸出灰階值SoRb2(步驟ST37)。將設定之輸出灰階值SoRb2輸出至像素Pix，像素Pix所含之第2發光元件3Rb以與加上保持灰階值SorRb後之輸出灰階值SoRb1對應之灰階點亮。
與輸出灰階值SoRb1對應之驅動電流大於臨限值電流之情形時(步驟ST36，否)，第2處理電路120設定小於輸出灰階值SoRb1(灰階值SioRb)之基準灰階值SotRb，作為輸出灰階值SoRb2(步驟ST38)。更具體而言，第2處理電路120基於輸出灰階值SoRb1，運算基準灰階值SotRb及保持灰階值SorRb，設定基準灰階值SotRb作為輸出灰階值SoRb2。步驟ST38之處理結束後，第2處理電路120將保持灰階值SorRb記錄於記憶體115(步驟ST39)。將設定之輸出灰階值SoRb2輸出至像素Pix，像素Pix所含之第2發光元件3Rb點亮。
另，步驟ST35之處理結束之情形亦同樣地，第2處理電路120在與加上保持灰階值SorRb後之輸出灰階值SoRb1(灰階值SioRb+保持灰階值SorRb)對應之驅動電流大於臨限值電流之情形時(步驟ST36，否)，第2處理電路120設定小於加上保持灰階值SorRb後之輸出灰階值SoRb1之基準灰階值SotRb，作為輸出灰階值SoRb2(步驟ST38)。更具體而言，第2處理電路120基於加上保持灰階值SorRb後之輸出灰階值SoRb1，運算基準灰階值SotRb及保持灰階值SorRb，設定基準灰階值SotRb作為輸出灰階值SoRb2(步驟ST38)。步驟ST38之處理結束後，第2處理電路120將保持灰階值SorRb記錄於記憶體115(步驟ST39)。將設定之輸出灰階值SoRb2輸出至像素Pix，像素Pix所含之第2發光元件3Rb點亮。
步驟ST32、步驟ST33、步驟ST37或步驟ST39之處理結束後，與圖12同樣地，信號處理電路100A實施步驟ST7至步驟ST13之處理。另，各步驟ST之實施順序可適當變更，例如，步驟ST38及步驟ST39可同時實 施，亦可較步驟ST38先實施步驟ST39。又，步驟ST36中，將與輸出灰階值SoRb1對應之驅動電流與臨限值電流進行比較，但不限於此，亦可記錄與臨限值電流對應之基準灰階值SotRb，判斷輸出灰階值SoRb1是否為基準灰階值SotRb以下。另，基準灰階值SotRb可為於所有像素Pix共通之值，亦可為對每像素Pix不同之值。
第2變化例中，對基於第1像素群Pix1之輸入灰階值Si運算之第2發光元件3Rb供給之驅動電流大於臨限值電流之情形時，第1像素群Pix1之第2發光元件3Rb以低於對應於輸入灰階值SiR之灰階值SioRb1之輸出灰階值(基準灰階值SotRb)點亮，保持保持灰階值SorRb。設定隣接之第2像素群Pix2之輸出灰階值So時，藉由加上保持灰階值SorRb，而第2發光元件3Rb以高於與輸入灰階值SiR對應之灰階值SioRb2之輸出灰階值(灰階值SioRb2+保持灰階值SorRb)點亮。藉此，可藉由隣接之第1像素群Pix1、第2像素群Pix2之2個第2發光元件3Rb，維持合計之發光強度，且抑制流動於第1像素群Pix1之第2發光元件3Rb之驅動電流。
(第3變化例)
圖15係用以說明第3變化例之各發光元件之輸出灰階值之設定方法之流程圖。第2變化例中，第1處理電路110進行步驟ST22至步驟ST26之處理，第2處理電路120進行步驟ST31至步驟ST39之處理，但不限於此。亦可互換第1處理電路110及第2處理電路120進行之處理。第3變化例中，第1處理電路110判定保持灰階值SorRb是否保持於記憶體115。另，各步驟ST中，省略與第2變化例共通之記載。
第1處理電路110擷取1訊框量之輸入灰階值Si(步驟ST121)，判斷保持灰階值SorRb是否保持於記憶體115(步驟ST122)。未保持保持灰階值SorRb之情形時(步驟ST122，否)，第1處理電路110進行與圖12之步驟ST2至步驟ST6相同之處理。具體而言，輸入灰階值SiR為0之情形時(步驟ST123，否)，及輸入灰階值SiR為第1臨限值Lth以下，或輸入灰階值SiR為第2臨限值Hth以上之情形時(步驟ST125，是)，第1處理電路110不經由第2處理電路120，而設定灰階值0作為輸出灰階值SoRb2(步驟ST124，步驟ST126)。又，輸入灰階值SiR大於第1臨限值Lth，小於第2臨限值Hth之情形時(步驟ST125，否)，第1處理電路110將基於輸入灰階值SiR之灰階值SioRb作為輸出灰階值SoRb1輸出至第2處理電路120(步驟ST127)。
保持灰階值SorRb保持於記憶體115之情形時(步驟ST122，是)，第1處理電路110於加上保持灰階值SorRb之後，實施與步驟ST123至步驟ST127相同之處理。第1處理電路110判斷輸入灰階值SiR是否大於0(步驟ST128)。具體而言，輸入灰階值SiR為0之情形時(步驟ST128，否)，及輸入灰階值SiR為第1臨限值Lth以下，或輸入灰階值SiR為第2臨限值Hth以上之情形時(步驟ST130，是)，第1處理電路110不經由第2處理電路120，而設定保持灰階值SorRb作為輸出灰階值SoRb2(步驟ST129，步驟ST131)。又，輸入灰階值SiR大於第1臨限值Lth，小於第2臨限值Hth之情形時(步驟ST130，否)，第1處理電路110將對基於輸入灰階值SiR之灰階值SioRb加上保持灰階值SorRb之值作為輸出灰階值SoRb1，輸出至第2處理電路120(步驟ST132)。
若第2處理電路120自第1處理電路110接收輸出灰階值SoRb1(步驟ST132，步驟ST127)，則實施與圖14之步驟ST36至步驟ST39相同之處理。具體而言，第2處理電路120判斷與輸出灰階值SoRb1對應之驅動電流是否為臨限值電流以下(步驟ST133)。與輸出灰階值SoRb1對應之驅動電流為臨限值電流以下之情形時(步驟ST133，是)，第2處理電路120設定輸出灰階值SoRb1作為輸出灰階值SoRb2(步驟ST134)。與輸出灰階值SoRb1對應之驅動電流大於臨限值電流之情形時(步驟ST133，否)，第2處理電路120基於輸出灰階值SoRb1，分成基準灰階值SotRb及保持灰階值SorRb，設定基準灰階值SotRb作為輸出灰階值SoRb2(步驟ST135)，將保持灰階值SorRb記錄於記憶體115(步驟ST136)。
步驟ST124、步驟ST126、步驟ST129、步驟ST131、步驟ST134或步驟ST136之處理結束後，與圖12同樣地，信號處理電路100A實施步驟ST7至步驟ST13之處理。
如此，藉由以第1處理電路110處理是否保持保持灰階值SorRb，於一部分步驟ST(步驟ST124、步驟ST126、步驟ST129、步驟ST131)不經由第2處理電路120而可結束處理，而可簡化處理。
(第4變化例)
圖16A至圖16C係顯示1個像素群之各發光元件之配置圖案之變化例之俯視圖。實施形態中，1像素Pix中，如圖2所示，雖配置第1發光元件 3Ra、第2發光元件3Rb、第3發光元件3G、第4發光元件3B，但各發光元件3之配置圖案不限於此。圖16A係顯示第4變化例之1個像素群之各發光元件之第1配置圖案之俯視圖。如圖16A所示，第1配置圖案AP1中，第1發光元件3Ra及第2發光元件3Rb於第2方向Dy排列。第1發光元件3Ra及第3發光元件3G於第1方向Dx排列。第2發光元件3Rb及第4發光元件3B於第1方向Dx排列。又，第3發光元件3G及第4發光元件3B於第2方向Dy排列。
另，第1配置圖案AP1中，亦可互換第1發光元件3Ra與第2發光元件3Rb之配置，或者，亦可互換第3發光元件3G與第4發光元件3B之配置。較佳為將波長較近之第1發光元件3Ra或第3發光元件3G設置於第1方向Dx或第2方向上與第2發光元件3Rb相鄰之位置。
圖16B係顯示1個像素群之各發光元件之第2配置圖案之俯視圖。如圖16B所示，第2配置圖案AP2中，第1發光元件3Ra及第2發光元件3Rb於第1方向Dx排列。第1發光元件3Ra及第3發光元件3G於第2方向Dy排列。第2發光元件3Rb及第4發光元件3B於第2方向Dy排列。又，第3發光元件3G及第4發光元件3B於第1方向Dx排列。
另，第2配置圖案AP2中，亦可互換第1發光元件3Ra與第2發光元件3Rb之配置，或者，亦可互換第3發光元件3G與第4發光元件3B之配置。又，亦可互換第1發光元件3Ra與第2發光元件3Rb之配置，且互換第3發光元件3G與第4發光元件3B之配置。即，第1發光元件3Ra及第2發光元件 3Rb於第1方向Dx排列，第2發光元件3Rb、第3發光元件3G或第4發光元件3B於第2方向Dy排列。較佳為將波長較近之第1發光元件3Ra或第3發光元件3G設置於第1方向Dx或第2方向上與第2發光元件3Rb相鄰之位置。
圖16C係顯示1個像素群之各發光元件之第3配置圖案之俯視圖。如圖16C所示，第3配置圖案AP3中，第1發光元件3Ra及第4發光元件3B於第1方向Dx排列。第1發光元件3Ra及第3發光元件3G於第2方向Dy排列。第4發光元件3B及第2發光元件3Rb於第2方向Dy排列。又，第3發光元件3G及第2發光元件3Rb於第1方向Dx排列。換言之，第1發光元件3Ra及第2發光元件3Rb排列於均與第1方向Dx及第2方向Dy之任一者交叉之傾斜方向。
另，第3配置圖案AP3中，亦可互換第1發光元件3Ra與第2發光元件3Rb之配置，或者，亦可互換第3發光元件3G與第4發光元件3B之配置。又，亦可互換第1發光元件3Ra與第2發光元件3Rb之配置，且互換第3發光元件3G與第4發光元件3B之配置。即，第1發光元件3Ra與第3發光元件3G或第4發光元件3B之一者於第1方向Dx排列，第2發光元件3Rb與第3發光元件3G或第4發光元件3B之一者於第2方向Dy排列。
(第5變化例)
圖17A至圖17C係顯示2個像素群之各發光元件之配置圖案之變化例之俯視圖。實施形態及第4變化例中，針對各發光元件之配置圖案進行記載，但矩陣狀配置之所有像素Pix為該配置之情形時，各第1發光元件3Ra、第2發光元件3Rb、第3發光元件3G、第4發光元件3B分別配置於一 定方向。此種情形時，尤其若易成為如第2發光元件3Rb之非點亮狀態之像素排列於一方向，則有視認到輝紋不均之可能性。因此，第5變化例中，配置各發光元件3之配置圖案不同之2種像素Pix。藉此，可抑制輝紋不均之視認。
圖17A係顯示第5變化例之2個像素群之各發光元件之第4配置圖案之俯視圖。如圖17A所示，第4配置圖案AP4中，排列於第1方向Dx之2個第1像素群Pix1及第2像素群Pix2係發光元件3之配置不同。圖17A左側之第1像素群Pix1係與圖16A所示之第1配置圖案AP1相同之發光元件3之配置，圖17A右側之第2像素群Pix2係互換第1像素群Pix1之第1發光元件3Ra與第2發光元件3Rb之構成。如此，亦可每複數個像素Pix，發光元件3之配置不同。
圖17B係顯示2個像素群之各發光元件之第5配置圖案之俯視圖。如圖17B所示，第5配置圖案AP5中，第1像素群Pix1及第2像素群Pix2係與圖16B所示之第2配置圖案AP2相同之發光元件3之配置。圖17B左側之第1像素群Pix1係於圖16B所示之第2配置圖案AP2中，互換第1發光元件3Ra及第2發光元件3Rb之配置，且互換第3發光元件3G及第4發光元件3B之配置之構成。圖17B右側之第2像素群Pix2係互換第1像素群Pix1之第1發光元件3Ra及第2發光元件3Rb之配置之構成。
圖17C係顯示2個像素群之各發光元件之第6配置圖案之俯視圖。如圖17C所示，第6配置圖案AP6中，第1像素群Pix1及第2像素群Pix2係與圖 16C所示之第3配置圖案AP3相同之發光元件3之配置。圖17C左側之第1像素群Pix1係與圖16C所示之第3配置圖案AP3相同之發光元件3之配置。圖17C右側之第2像素群Pix2係互換第1像素群Pix1之第1發光元件3Ra及第2發光元件3Rb之配置之構成。
(第6變化例)
圖18係顯示第6變化例之發光元件之剖視圖。顯示裝置1中，發光元件3不限於面朝上構造，亦可為發光元件3之下部連接於陽極電極23及陰極電極22之所謂面朝下構造。
如圖18所示，發光元件3A於透光性基板31之上，依序積層緩衝層32、n型包覆層33、發光層34、p型包覆層35、p型電極36。發光元件3A係以透光性基板31成為上側，p型電極36成為下側之方式安裝。又，n型包覆層33中，於與陰極電極22對向之面側，設有自發光層34露出之區域。於該區域設有n型電極38A。
p型電極36係以反射來自發光層之光之有金屬光澤之材料形成。p型電極36係經由凸塊39A連接於陽極電極23。n型電極38A係經由凸塊39B連接於陰極電極22。絕緣膜97係覆蓋陰極電極22及陽極電極23，於絕緣膜97之開口部分，凸塊39A、39B分別連接於陽極電極23及陰極電極22。
發光元件3A中，p型包覆層35與n型包覆層33不直接接合，而於其間導入其他層(發光層34)。藉此，可使電子或電洞等之載子集中於發光層34 中，可效率良好地再結合(發光)。本變化例中，亦於第1發光元件3Ra中，採用經添加銪(Eu)之氮化鎵(GaN)作為發光層34。又，第2發光元件3Rb中，採用使由數原子層所成之井層及障壁層週期性積層之多重量子井構造(MQW構造)作為發光層34。另，第3發光元件3G及第4發光元件3B可與第1發光元件3Ra同樣具有單層發光層34，亦可與第2發光元件3Rb同樣具有多層發光層34。
以上，雖已說明本發明之較佳實施形態，但本發明並非限定於此種實施形態。實施形態所揭示之內容畢竟為一例，於不脫離本發明主旨之範圍內可進行各種變更。對於不脫離本發明主旨之範圍內進行之適當變更，當然屬於本發明之技術範圍。於不脫離上述各實施形態及各變化例之主旨之範圍內，可進行構成要素之各種省略、置換及變更中之至少1者。
3:發光元件
23:陽極電極
3B:第4發光元件
3G:第3發光元件
3Ra:第1發光元件
3Rb:第2發光元件
49B:第4像素
49G:第3像素
49Ra:第1像素
49Rb:第2像素
Dx:第1方向
Dy:第2方向
Dz:第3方向
Pix:像素

Claims (7)

  1. 一種顯示裝置，其具有： 基板； 複數個像素，其等設置於上述基板；及 複數個第1發光元件與複數個第2發光元件，其等設置於複數個上述像素各者，且 上述第1發光元件之發光層包含經添加銪(Eu)之氮化鎵(GaN)， 上述第2發光元件之發光層係將氮化銦鎵(InGaN)及氮化鎵(GaN)多層地積層之多重量子井構造。
  2. 如請求項1之顯示裝置，其中 上述第1發光元件出射第1紅色光， 上述第2發光元件出射第2紅色光， 上述第1紅色光之光譜之半值寬小於上述第2紅色光之光譜之半值寬。
  3. 如請求項1之顯示裝置，其具備： 第3發光元件，其出射綠色光；及 第4發光元件，其出射藍色光，且 上述第1發光元件與上述第2發光元件排列於第1方向， 上述第2發光元件與上述第3發光元件或上述第4發光元件排列於與上述第1方向交叉之第2方向。
  4. 如請求項1之顯示裝置，其具備： 第3發光元件，其出射綠色光；及 第4發光元件，其出射藍色光，且 上述第1發光元件與上述第3發光元件或上述第4發光元件之一者排列於第1方向， 上述第2發光元件與上述第3發光元件或上述第4發光元件之上述一者排列於與上述第1方向交叉之第2方向。
  5. 如請求項1至4中任一項之顯示裝置，其中 上述像素之輸入灰階值為第1臨限值以下之情形時，上述第1發光元件點亮， 上述像素之輸入灰階值大於上述第1臨限值，且比大於上述第1臨限值之第2臨限值更小之情形時，上述第1發光元件及上述第2發光元件點亮。
  6. 如請求項5之顯示裝置，其中 上述像素之輸入灰階值為上述第2臨限值以上之情形時，上述第1發光元件點亮。
  7. 如請求項1至4中任一項之顯示裝置，其具有： 第1像素群及第2像素群，其等各自具有上述第1發光元件及上述第2發光元件，且相鄰排列， 當基於上述第1像素群之輸入灰階值運算出之供給於上述第2發光元件之驅動電流大於臨限值電流之情形時，上述第1像素群之上述第2發光元件以低於與輸入灰階值對應之灰階值的輸出灰階值點亮，上述第2像素群之上述第2發光元件以高於與輸入灰階值對應之灰階值的輸出灰階值點亮。
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