WO2020090183A1 - 表示装置 - Google Patents

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WO2020090183A1
WO2020090183A1 PCT/JP2019/031531 JP2019031531W WO2020090183A1 WO 2020090183 A1 WO2020090183 A1 WO 2020090183A1 JP 2019031531 W JP2019031531 W JP 2019031531W WO 2020090183 A1 WO2020090183 A1 WO 2020090183A1
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light emitting
emitting element
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pixel
power supply
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池田　雅延
伊東　理
金谷　康弘
匡史 尾崎
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株式会社ジャパンディスプレイ
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    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls

Definitions

  • the present invention relates to a display device.
  • a display device using an inorganic light emitting diode (micro LED) as a display element is known.
  • micro LED inorganic light emitting diode
  • different types of LEDs are used for each color to be displayed.
  • the red LED described in Patent Document 1 has a multiple quantum well structure of gallium nitride (GaN) applied as a light emitting layer.
  • GaN gallium nitride
  • a material obtained by adding europium (Eu) to gallium nitride (GaN) is used as a light emitting layer.
  • the red LED of Patent Document 1 has lower luminous efficiency than the blue LED and the green LED. Therefore, it is necessary to increase the driving current of the red LED, which may increase power consumption. Further, in the red LED of Patent Document 2, the half-width of the light spectrum is smaller than the half-width of the light spectrum of the blue LED or the green LED. For this reason, only the red color is displayed vividly, which may make it difficult to display an image well.
  • An object of the present invention is to provide a display device capable of displaying an image well.
  • a display device of one embodiment of the present invention includes a substrate, a plurality of pixels provided on the substrate, a plurality of first light emitting elements and a plurality of second light emitting elements provided in each of the plurality of pixels.
  • the light emitting layer of the first light emitting device includes gallium nitride (GaN) doped with europium (Eu)
  • the light emitting layer of the second light emitting device includes indium gallium nitride (InGaN) and gallium nitride (GaN).
  • GaN gallium nitride
  • InGaN indium gallium nitride
  • GaN gallium nitride
  • FIG. 1 is a plan view schematically showing the display device according to the embodiment.
  • FIG. 2 is a plan view showing a plurality of pixels.
  • FIG. 3 is a circuit diagram showing a pixel circuit.
  • FIG. 4 is an enlarged plan view showing two pixels of the display device according to the embodiment.
  • FIG. 5 is a sectional view taken along the line VV ′ of FIG.
  • FIG. 6 is a sectional view taken along line VI-VI ′ of FIG.
  • FIG. 7 is a cross-sectional view showing the first light emitting device according to the embodiment.
  • FIG. 8 is a cross-sectional view showing the second light emitting device according to the embodiment.
  • FIG. 9 is a graph schematically showing the relationship between the emission intensity and wavelength of each light emitting element.
  • FIG. 10 is a block diagram schematically showing the configuration of the signal processing circuit.
  • FIG. 11 is an explanatory diagram for explaining the relationship between the input gradation value and the driven light emitting element.
  • FIG. 12 is a flowchart for explaining a method of setting the output gradation value of each light emitting element according to the first modification.
  • FIG. 13 is a block diagram schematically showing the configuration of the signal processing circuit according to the second modification.
  • FIG. 14 is a flowchart for explaining a method of setting the output gradation value of each light emitting element according to the second modification.
  • FIG. 15 is a flowchart for explaining a method of setting the output gradation value of each light emitting element according to the third modification.
  • FIG. 11 is an explanatory diagram for explaining the relationship between the input gradation value and the driven light emitting element.
  • FIG. 12 is a flowchart for explaining a method of setting the output gradation value of each light emitting element according to the first modification.
  • FIG. 13
  • FIG. 16A is a plan view showing a first arrangement pattern of each light emitting element in one pixel group according to the fourth modification.
  • FIG. 16B is a plan view showing a second arrangement pattern of each light emitting element in one pixel group.
  • FIG. 16C is a plan view showing a third arrangement pattern of each light emitting element in one pixel group.
  • FIG. 17A is a plan view showing a fourth arrangement pattern of light emitting elements in two pixel groups according to the fifth modification.
  • FIG. 17B is a plan view showing a fifth arrangement pattern of each light emitting element in two pixel groups.
  • FIG. 17C is a plan view showing a sixth arrangement pattern of each light emitting element in two pixel groups.
  • FIG. 18 is a sectional view showing a light emitting element according to the sixth modification.
  • FIG. 1 is a plan view schematically showing the display device according to the embodiment.
  • the display device 1 includes an array substrate 2, pixels Pix (pixel group), a drive circuit 12, a drive IC (Integrated Circuit) 210, and a cathode wiring 60.
  • the array substrate 2 is a drive circuit substrate for driving each pixel Pix, and is also called a backplane or an active matrix substrate.
  • the array substrate 2 has a substrate 21, a plurality of transistors, a plurality of capacitors, various wirings, and the like.
  • the display device 1 has a display area AA and a peripheral area GA.
  • the display area AA is an area that is arranged so as to overlap the plurality of pixels Pix and displays an image.
  • the peripheral area GA is an area that does not overlap the plurality of pixels Pix, and is arranged outside the display area AA.
  • the plurality of pixels Pix are arranged in the first direction Dx and the second direction Dy in the display area AA.
  • the first direction Dx and the second direction Dy are parallel to the surface of the substrate 21.
  • the first direction Dx is orthogonal to the second direction Dy.
  • the first direction Dx may intersect with the second direction Dy instead of being orthogonal to each other.
  • the third direction Dz is a direction orthogonal to the first direction Dx and the second direction Dy.
  • the third direction Dz corresponds to the normal line direction of the substrate 21, for example. Note that, hereinafter, the plan view refers to a positional relationship when viewed from the third direction Dz.
  • the drive circuit 12 operates based on various control signals from the drive IC 210 to generate a plurality of gate lines (for example, reset control signal line L5, output control signal line L6, pixel control signal line L7, initialization control signal line L8 (see FIG. 3). )) Is a circuit for driving.
  • the drive circuit 12 sequentially or simultaneously selects a plurality of gate lines and supplies a gate drive signal (for example, a pixel control signal SG) to the selected gate lines. As a result, the drive circuit 12 selects the plurality of pixels Pix connected to the gate line.
  • the drive IC 210 is a circuit that controls the display of the display device 1.
  • the drive IC 210 is mounted as a COG (Chip On Glass) in the peripheral area GA of the substrate 21.
  • the drive IC 210 is not limited to this, and may be mounted as a COF (Chip On Film) on the wiring board connected to the peripheral area GA of the board 21.
  • the wiring board is, for example, a flexible printed board or a rigid board.
  • the cathode wiring 60 is provided in the peripheral area GA of the substrate 21.
  • the cathode wiring 60 is provided so as to surround the plurality of pixels Pix in the display area AA and the drive circuit 12 in the peripheral area GA.
  • the cathode wiring 60 is arranged between the peripheral circuit formed on the substrate 10 and the outer edge of the substrate 21.
  • the cathodes (cathode terminals 22t (see FIG. 5)) of the plurality of light emitting elements 3 are connected to a common cathode wiring 60 and are supplied with a fixed potential (eg, ground potential). More specifically, the cathode terminal 22t (see FIG. 5) of the light emitting element 3 is connected to the cathode wiring 60 via the cathode electrode 22.
  • the cathode wiring 60 is not limited to one wiring continuously formed along the three sides of the substrate 10, but may be two partial wirings having slits on any side on the substrate 21. It suffices that the wiring is arranged along at least one side of the substrate 21.
  • FIG. 2 is a plan view showing a plurality of pixels.
  • one pixel Pix includes a plurality of pixels 49.
  • the pixel Pix has a first pixel 49Ra, a second pixel 49Rb, a third pixel 49G, and a fourth pixel 49B.
  • the first pixel 49Ra displays the primary red color as the first color.
  • the second pixel 49Rb displays the primary color second red color as the first color.
  • the third pixel 49G displays the primary color green as the second color.
  • the fourth pixel 49B displays the primary color blue as the third color.
  • Both the first red color and the second red color are red light, but the emission intensity and the half-width of the light spectrum are different.
  • the first pixel 49Ra and the second pixel 49Rb are arranged in the second direction Dy.
  • the first pixel 49Ra and the fourth pixel 49B are arranged in the first direction Dx.
  • the second pixel 49Rb and the third pixel 49G are arranged in the first direction Dx.
  • the third pixel 49G and the fourth pixel 49B are arranged in the second direction Dy.
  • the first color, the second color, and the third color are not limited to red, green, and blue, respectively, and any color such as a complementary color can be selected.
  • the pixel 49 is referred to as a pixel 49.
  • Each pixel 49 has a light emitting element 3 and an anode electrode 23.
  • the first pixel 49Ra, the second pixel 49Rb, the third pixel 49G, and the fourth pixel 49B respectively include a first light emitting element 3Ra, a second light emitting element 3Rb, a third light emitting element 3G, and a fourth light emitting element.
  • the first light emitting element 3Ra and the second light emitting element 3Rb are arranged in the second direction Dy.
  • the first light emitting element 3Ra and the fourth light emitting element 3B are arranged in the first direction Dx.
  • the second light emitting element 3Rb and the third light emitting element 3G are arranged in the first direction Dx.
  • the third light emitting element 3G and the fourth light emitting element 3B are arranged in the second direction Dy.
  • the first light emitting element 3Ra emits the first red light.
  • the second light emitting element 3Rb emits the second red light.
  • the third light emitting element 3G emits green light.
  • the fourth light emitting element 3B emits blue light.
  • the first light emitting element 3Ra, the second light emitting element 3Rb, the third light emitting element 3G, and the fourth light emitting element 3B are referred to as light emitting element 3 when it is not necessary to distinguish them.
  • the light emitting element 3 is an inorganic light emitting diode (LED) chip having a size of 3 ⁇ m or more and 300 ⁇ m or less in a plan view, and is called a micro LED (micro LED) or a mini LED (mini LED).
  • the display device 1 including a micro LED in each pixel is also called a micro LED display device. It should be noted that the micro of the micro LED does not limit the size of the light emitting element 3.
  • the plurality of light emitting elements 3 may emit different lights of four colors or more.
  • the first color, the second color, and the third color are not limited to red, green, and blue, respectively, and any color such as a complementary color can be selected.
  • the number of pixels 49 arranged in one pixel Pix is not limited to 4, and may be 5 or more, and 5 or more pixels 49 may be associated with different colors.
  • the arrangement of the pixels 49 is not limited to this, and the first pixel 49Ra, the second pixel 49Rb, the third pixel 49G, and the fourth pixel 49B are arranged in one of the first direction Dx and the second direction Dy. It may be arranged.
  • FIG. 3 is a circuit diagram showing a pixel circuit.
  • FIG. 3 shows the pixel circuit PICA provided in one pixel 49, and the pixel circuit PICA is provided in each of the plurality of pixels 49.
  • the pixel circuit PICA includes the light emitting element 3, five transistors, and two capacitors.
  • the pixel circuit PICA includes a drive transistor DRT, an output transistor BCT, an initialization transistor IST, a pixel selection transistor SST, and a reset transistor RST.
  • the drive transistor DRT, the output transistor BCT, the initialization transistor IST, the pixel selection transistor SST, and the reset transistor RST are each composed of an n-type TFT (Thin Film Transistor).
  • the pixel circuit PICA includes a first capacitor Cs1 and a second capacitor Cs2.
  • the cathode (cathode terminal 22t) of the light emitting element 3 is connected to the cathode power supply line L10.
  • the anode (anode terminal 23t) of the light emitting element 3 is connected to the anode power supply line L1 via the drive transistor DRT and the output transistor BCT.
  • the anode power supply potential PVDD is supplied to the anode power supply line L1.
  • a cathode power supply potential PVSS corresponding to the cathode wiring 60 and the cathode electrode 22 is supplied to the cathode power supply line L10.
  • the anode power supply potential PVDD is higher than the cathode power supply potential PVSS.
  • the anode power supply line L1 supplies the pixel 49 with an anode power supply potential PVDD which is a drive potential.
  • the light emitting element 3 ideally supplies a forward current (driving current) by the potential difference (PVDD-PVSS) between the anode power supply potential PVDD and the cathode power supply potential PVSS, and emits light. That is, the anode power supply potential PVDD has a potential difference with respect to the cathode power supply potential PVSS that causes the light emitting element 3 to emit light.
  • the anode terminal 23t of the light emitting element 3 is connected to the anode electrode 23, and the second capacitor Cs2 is connected between the anode electrode 23 and the anode power supply line L1.
  • the source electrode of the drive transistor DRT is connected to the anode terminal 23t of the light emitting element 3 via the anode electrode 23, and the drain electrode is connected to the source electrode of the output transistor BCT.
  • the gate electrode of the drive transistor DRT is connected to the first capacitor Cs1, the drain electrode of the pixel selection transistor SST, and the drain electrode of the initialization transistor IST.
  • the gate electrode of the output transistor BCT is connected to the output control signal line L6.
  • the output control signal BG is supplied to the output control signal line L6.
  • the drain electrode of the output transistor BCT is connected to the anode power supply line L1.
  • the source electrode of the initialization transistor IST is connected to the initialization power supply line L4.
  • the initialization potential Vini is supplied to the initialization power supply line L4.
  • the gate electrode of the initialization transistor IST is connected to the initialization control signal line L8.
  • An initialization control signal IG is supplied to the initialization control signal line L8. That is, the initialization power supply line L4 is connected to the gate electrode of the drive transistor DRT through the initialization transistor IST.
  • the source electrode of the pixel selection transistor SST is connected to the video signal line L2.
  • the video signal Vsig is supplied to the video signal line L2.
  • the pixel control signal line L7 is connected to the gate electrode of the pixel selection transistor SST.
  • a pixel control signal SG is supplied to the pixel control signal line L7.
  • the source electrode of the reset transistor RST is connected to the reset power supply line L3.
  • the reset power supply potential Vrst is supplied to the reset power supply line L3.
  • the reset control signal line L5 is connected to the gate electrode of the reset transistor RST.
  • a reset control signal RG is supplied to the reset control signal line L5.
  • the drain electrode of the reset transistor RST is connected to the anode electrode 23 (anode terminal 23t of the light emitting element 3) and the source electrode of the drive transistor DRT. The reset operation of the reset transistor RST resets the voltage held in the first capacitor Cs1 and the second capacitor Cs2.
  • a first capacitor Cs1 is provided between the drain electrode of the reset transistor RST and the gate electrode of the drive transistor DRT.
  • the pixel circuit PICA can suppress the fluctuation of the gate voltage due to the parasitic capacitance of the drive transistor DRT and the leakage current by the first capacitance Cs1 and the second capacitance Cs2.
  • the anode power supply line L1 and the cathode power supply line L10 may be simply referred to as power supply lines.
  • the video signal line L2, the reset power supply line L3, and the initialization power supply line L4 may be referred to as signal lines.
  • the reset control signal line L5, the output control signal line L6, the pixel control signal line L7, and the initialization control signal line L8 may be referred to as gate lines.
  • a potential according to the video signal Vsig (or gradation signal) is supplied to the gate electrode of the drive transistor DRT. That is, the drive transistor DRT supplies the light emitting element 3 with a current according to the video signal Vsig based on the anode power supply potential PVDD supplied via the output transistor BCT. In this way, the anode power supply potential PVDD supplied to the anode power supply line L1 drops due to the drive transistor DRT and the output transistor BCT, so that a potential lower than the anode power supply potential PVDD is supplied to the anode terminal 23t of the light emitting element 3. To be done.
  • the anode power supply potential PVDD is supplied to one electrode of the second capacitance Cs2 via the anode power supply line L1, and the potential lower than the anode power supply potential PVDD is supplied to the other electrode of the second capacitance Cs2. That is, one electrode of the second capacitor Cs2 is supplied with a higher potential than the other electrode of the second capacitor Cs2.
  • One electrode of the second capacitor Cs2 is, for example, the anode power supply line L1, and the other electrode of the second capacitor Cs2 is the anode electrode 23 connected to the source of the drive transistor DRT and the anode connection electrode connected thereto. 24.
  • the drive circuit 12 sequentially selects a plurality of pixel rows from the top row (for example, the pixel row located at the top in the display area AA in FIG. 1).
  • the drive IC 210 writes the video signal Vsig (video writing potential) to the pixels 49 of the selected pixel row, and causes the light emitting element 3 to emit light.
  • the drive IC 210 supplies the video signal Vsig to the video signal line L2, the reset power supply potential Vrst to the reset power supply line L3, and the initialization potential Vini to the initialization power supply line L4 for each horizontal scanning period.
  • the display device 1 repeats these operations for each frame of image.
  • FIG. 4 is an enlarged plan view showing two pixels of the display device according to the embodiment.
  • FIG. 4 shows two pixels 49 (for example, a second pixel 49Rb and a third pixel 49G) adjacent to each other in the first direction Dx.
  • the anode power supply line L1, the video signal line L2, the reset power supply line L3, and the initialization power supply line L4 extend in the second direction Dy.
  • the reset control signal line L5, the output control signal line L6, the pixel control signal line L7, and the initialization control signal line L8 extend in the first direction Dx, and in plan view, the anode power supply line L1, the video signal line L2, and the reset power supply.
  • the line L3 and the initialization power supply line L4 intersect with each other.
  • the connection wiring L9 is provided between the two anode power supply lines L1 adjacent to each other in the first direction Dx.
  • the connection wiring L9 connects the drive transistor DRT, the pixel selection transistor SST, and the initialization transistor IST.
  • the anode power supply line L1, the video signal line L2, the reset power supply line L3, and the initialization power supply line L4 are hatched in order to distinguish each wiring and semiconductor layer.
  • the reset control signal line L5, the output control signal line L6, the pixel control signal line L7, and the initialization control signal line L8 are shown by dotted lines.
  • the semiconductor layers 61, 65, 71, 75, 79 are also shaded.
  • the anode connection electrode 24 is shown by a two-dot chain line.
  • the anode power supply line L1, the video signal line L2, the reset power supply line L3, the initialization power supply line L4, and the connection wiring L9 are gate lines (reset control signal line L5, output control signal line L6, pixel control signal line L7, initialization). It is formed of a metal layer provided in a layer different from the control signal line L8).
  • titanium (Ti), molybdenum (Mo), tungsten (W), tantalum (Ta), niobium (Nb), indium tin oxide (ITO), aluminum (Al), silver (Ag), Ag An alloy, copper (Cu), carbon nanotube, graphite, graphene or carbon nanobud is used.
  • the sheet resistance values of the anode power supply line L1, the video signal line L2, the reset power supply line L3, the initialization power supply line L4, and the connection wiring L9 are not more than the sheet resistance value of each gate line.
  • the sheet resistance value of the anode power supply line L1 is less than or equal to the sheet resistance value of each signal line (video signal line L2, reset power supply line L3, initialization power supply line L4) and connection wiring L9.
  • the sheet resistance value of the anode power supply line L1 is 30 m ⁇ / ⁇ or more and 120 m ⁇ / ⁇ or less.
  • the sheet resistance value of each signal line and the connection wiring L9 is 120 m ⁇ / ⁇ or more and 300 m ⁇ / ⁇ or less.
  • the sheet resistance value of each gate line is 300 m ⁇ / ⁇ or more and 3000 m ⁇ / ⁇ or less. Accordingly, the display device 1 can suppress the voltage drop of the drive voltage applied to the anode power supply line L1 and can suppress the deterioration of the display performance.
  • each wiring is not limited to a single layer, and may be composed of a laminated film.
  • each power supply line and signal line may have a laminated structure of Ti / Al / Ti or Mo / Al / Mo, or may be a single layer film of Al.
  • Ti, Al and Mo may be alloys.
  • the semiconductor layers 61, 65, 71, 75, 79 are made of, for example, amorphous silicon, microcrystalline oxide semiconductor, amorphous oxide semiconductor, polysilicon, low temperature polysilicon (LTPS: Low Temperature Polycrystalline Silicon) or gallium nitride (GaN). Composed.
  • oxide semiconductors include IGZO, zinc oxide (ZnO), and ITZO.
  • IGZO is indium gallium zinc oxide.
  • ITZO is indium tin zinc oxide.
  • the semiconductor layers 61, 65, 71, 75, 79 may all be made of the same material, for example, polysilicon.
  • the reset power supply line L3 and the initialization power supply line L4 are shared by two pixels 49 adjacent to each other in the first direction Dx. That is, in the second pixel 49Rb shown on the left side of FIG. 4, the initialization power supply line L4 is not provided, but the reset power supply line L3 is provided along the video signal line L2. In the third pixel 49G shown on the right side of FIG. 4, the reset power supply line L3 is not provided, but the initialization power supply line L4 is provided along the video signal line L2. As a result, the number of wirings can be reduced and wirings can be efficiently arranged as compared with the case where the reset power supply line L3 and the initialization power supply line L4 are provided in each pixel 49.
  • the drive transistor DRT has a semiconductor layer 61, a source electrode 62 and a gate electrode 64.
  • the semiconductor layer 61, the source electrode 62, and the gate electrode 64 are arranged such that at least a portion thereof overlaps each other in plan view, and the two anode power supply lines L1 adjacent to each other in the first direction Dx, the output control signal line L6, and the pixel control It is provided in a region surrounded by the signal line L7.
  • a channel region is formed in a portion of the semiconductor layer 61 that overlaps with the gate electrode 64.
  • the drive transistor DRT has a single gate structure in which one gate electrode 64 is provided so as to overlap the semiconductor layer 61.
  • the semiconductor layer 61 has a first partial semiconductor layer 61a.
  • the first partial semiconductor layer 61a is the same layer as the semiconductor layer 61 and is made of the same semiconductor material.
  • the first partial semiconductor layer 61a is a portion protruding from the semiconductor layer 61 in the first direction Dx.
  • the width of the first partial semiconductor layer 61a in the first direction Dx is larger than the width of the semiconductor layer 61 in the first direction Dx at the portion connected to the semiconductor layer 65 of the output transistor BCT.
  • the semiconductor layer 61 is connected to the source electrode 62 via the first partial semiconductor layer 61a.
  • the semiconductor layer 61 and the first partial semiconductor layer 61a are provided so as to overlap the first insulating film 91 (see FIG.
  • the semiconductor layer 61 and the first partial semiconductor layer 61a may each be formed in a rectangular shape and electrically connected to each other via a connecting portion.
  • the output transistor BCT has a semiconductor layer 65.
  • the semiconductor layer 65 is connected to the semiconductor layer 61 of the drive transistor DRT and intersects the output control signal line L6 in a plan view.
  • a channel region is formed in a region of the semiconductor layer 65 that overlaps with the output control signal line L6.
  • a portion of the output control signal line L6 that overlaps with the semiconductor layer 65 functions as the gate electrode 66 of the output transistor BCT.
  • One end side of the semiconductor layer 65 is electrically connected to the anode power supply line connecting portion L1a.
  • the anode power supply line connecting portion L1a is a portion branched from the anode power supply line L1 in the first direction Dx. As a result, the anode power supply potential PVDD is supplied from the anode power supply line L1 to the drive transistor DRT and the output transistor BCT.
  • the initialization transistor IST has the semiconductor layer 71.
  • the initialization transistor IST includes the semiconductor layer 71A.
  • the semiconductor layers 71 and 71A respectively intersect the initialization control signal line L8 and the branch signal line L8a in a plan view.
  • a channel region is formed in a region of the semiconductor layers 71 and 71A that overlaps with the initialization control signal line L8 and the branch signal line L8a.
  • the branch signal line L8a is branched from the initialization control signal line L8 and extends in the first direction Dx.
  • the portions of the initialization control signal line L8 and the branch signal line L8a that overlap the semiconductor layers 71 and 71A function as the gate electrode 74 of the initialization transistor IST, respectively. That is, the initialization transistor IST has a double gate structure in which two gate electrodes 74 are provided so as to overlap with the semiconductor layers 71 and 71A, respectively.
  • the semiconductor layer 71 extends in the second direction Dy, one end thereof is electrically connected to the connection wiring L9, and the other end thereof is connected to the initialization power supply line connecting portion L4a.
  • the initialization power supply line connecting portion L4a is a portion branched from the initialization power supply line L4 in the first direction Dx.
  • the semiconductor layer 71A has a portion extending in the second direction Dy and a portion extending in the first direction Dx. One end of the portion of the semiconductor layer 71A extending in the second direction Dy is electrically connected to the connection wiring L9.
  • a portion of the semiconductor layer 71A extending in the first direction Dx intersects the anode power supply line L1 and the video signal line L2 in a plan view and extends to the third pixel 49G, and is electrically connected to the initialization power supply line connecting portion L4a. Connected to each other. With the configuration described above, one initialization power supply line L4 is electrically connected to the two initialization transistors IST and shared by the two pixels 49 adjacent to each other in the first direction Dx.
  • the pixel selection transistor SST has a semiconductor layer 75.
  • the semiconductor layer 75 extends in the first direction Dx and intersects the two branch signal lines L7a in a plan view. A channel region is formed in the semiconductor layer 75 in a region overlapping the two branch signal lines L7a.
  • the two branch signal lines L7a are portions branched from the pixel control signal line L7 in the second direction Dy.
  • a portion of the two branch signal lines L7a that overlaps with the semiconductor layer 75 functions as a gate electrode 78 of the pixel selection transistor SST. That is, the pixel selection transistor SST has a double gate structure in which the two gate electrodes 78 are provided so as to overlap the semiconductor layer 75.
  • One end of the semiconductor layer 75 is connected to the video signal line connecting portion L2a, and the other end is connected to the connection wiring L9.
  • the video signal line connection portion L2a is a portion branched from the video signal line L2 in the first direction Dx.
  • the reset transistor RST has a semiconductor layer 79.
  • the semiconductor layer 79 extends in the second direction Dy and intersects the reset control signal line L5 and the branch signal line L5a in a plan view.
  • a channel region is formed in the semiconductor layer 79 in a region overlapping the reset control signal line L5 and the branch signal line L5a.
  • the branch signal line L5a is branched from the reset control signal line L5 and extends in the first direction Dx.
  • the portions of the reset control signal line L5 and the branch signal line L5a that overlap the semiconductor layer 79 function as the gate electrodes of the reset transistor RST, respectively. That is, the reset transistor RST has a double gate structure.
  • the reset power supply line L3 is connected to reset power supply line connecting portions L3a and L3b and a bridge portion L3c extending in the first direction Dx.
  • the reset power supply line connecting portions L3a and L3b are formed of the same metal layer as the reset power supply line L3, and the bridge portion L3c is a layer different from the reset power supply line connecting portions L3a and L3b, for example, a metal layer of the same layer as various gate lines. Is formed by.
  • the reset power supply line connecting portion L3a is provided in the second pixel 49Rb, and the reset power supply line connecting portion L3b is provided in the third pixel 49G.
  • An anode power supply line L1, a video signal line L2, and an initialization power supply line L4 are provided between the reset power supply line connecting portion L3a and the reset power supply line connecting portion L3b.
  • the bridge portion L3c intersects the anode power supply line L1, the video signal line L2, and the initialization power supply line L4 in a plan view, and connects the reset power supply line connecting portion L3a and the reset power supply line connecting portion L3b.
  • one end of the semiconductor layer 79 is connected to the reset power supply line connecting portion L3a.
  • one end of the semiconductor layer 79 is connected to the reset power supply line connecting portion L3b.
  • the other end of the semiconductor layer 79 is electrically connected to the semiconductor layer 61 of the drive transistor DRT. That is, the other end of the semiconductor layer 79 of the reset transistor RST is electrically connected to the anode terminal 23t of the light emitting element 3 via the semiconductor layer 61 and the source electrode 62.
  • one reset power supply line L3 is electrically connected to the two reset transistors RST and shared by the two pixels 49 adjacent to each other in the first direction Dx.
  • the first capacitor Cs1 (see FIG. 3) is formed between the semiconductor layer 61 (first partial semiconductor layer 61a) and the gate electrode 64.
  • the anode connection electrode 24 is electrically connected to the drive transistor DRT and is arranged at least overlapping with the anode power supply line L1.
  • a second capacitor Cs2 (see FIG. 3) is formed between the anode connection electrode 24 and the anode power supply line L1 and various wirings connected to the anode power supply line L1.
  • the second capacitor Cs2 formed by the second pixel 49Rb and the second capacitor Cs2 formed by the third pixel 49G have substantially the same size, and each is, for example, about 250 fF.
  • the drive transistor DRT and the output transistor BCT for supplying the drive current to the light emitting element 3 have a single gate structure.
  • the initialization transistor IST, the pixel selection transistor SST, and the reset transistor RST have a double gate structure. Thereby, the leak currents of the initialization transistor IST, the pixel selection transistor SST, and the reset transistor RST can be suppressed.
  • FIG. 5 is a sectional view taken along the line VV ′ of FIG.
  • FIG. 6 is a sectional view taken along line VI-VI ′ of FIG. Note that, in FIG. 6, the cathode wiring 60 and the transistor Tr provided in the peripheral area GA are schematically shown.
  • the light emitting element 3 is provided on the array substrate 2.
  • the array substrate 2 has a substrate 21, various transistors, various wirings, and various insulating films.
  • the substrate 21 is an insulating substrate, and for example, a glass substrate, a resin substrate, a resin film, or the like is used.
  • the direction from the substrate 21 toward the planarization film 27 in the direction perpendicular to the surface of the substrate 21 is referred to as “upper side”. Further, the direction from the flattening film 27 to the substrate 21 is referred to as “lower side”.
  • the drive transistor DRT, the output transistor BCT, the initialization transistor IST, the pixel selection transistor SST, and the reset transistor RST are provided on one surface side of the substrate 21.
  • the undercoat film 90, each gate line, the first insulating film 91, the semiconductor layers 61, 65, 71, 75, the second insulating film 92, each signal line and power supply line, the third insulating film. 93, the anode connection electrode 24, the shield electrode 26, and the fourth insulating film 94 are stacked in this order.
  • the anode electrode 23 and the light emitting element 3 are provided on the anode connection electrode 24 and the shield electrode 26 via the fourth insulating film 94.
  • the array substrate 2 includes layers from the substrate 21 to the anode electrode 23.
  • the array substrate 2 does not include the flattening film 27, the cathode electrode 22, and the light emitting element 3.
  • the undercoat film 90, the first insulating film 91, the second insulating film 92, and the fourth insulating film 94 are inorganic insulating materials such as a silicon oxide film (SiO), a silicon nitride film (SiN), or a silicon oxynitride film (SiON). Is used. Further, each inorganic insulating film is not limited to a single layer and may be a laminated film. Further, the undercoat film 90 may not be provided.
  • the third insulating film 93 and the flattening film 27 are an organic insulating film or an inorganic-organic hybrid insulating film (a material in which an organic group (methyl group or phenyl group) is bonded to the Si—O main chain).
  • the gate electrodes 64, 66, 74, 78 are provided on the substrate 21 via the undercoat film 90.
  • the first insulating film 91 is provided on the undercoat film 90 so as to cover the gate electrodes 64, 66, 74 and 78.
  • the semiconductor layers 61, 65, 71, 75 are provided on the first insulating film 91.
  • the second insulating film 92 is provided on the first insulating film 91 so as to cover the semiconductor layers 61, 65, 71, 75.
  • each transistor has a so-called bottom gate structure.
  • each transistor may have a top gate structure in which a gate electrode is provided on the upper side of the semiconductor layer or a dual gate structure in which a gate electrode is provided on both the upper side and the lower side of the semiconductor layer.
  • connection wiring L9, the source electrodes 62 and 72, and the drain electrode 67 are provided on the second insulating film 92.
  • the source electrode 62 is electrically connected to the first partial semiconductor layer 61a (semiconductor layer 61) through a contact hole provided in the second insulating film 92.
  • the drain electrode 67 is electrically connected to the semiconductor layer 65 via a contact hole provided in the second insulating film 92.
  • the source electrode 72 of the initialization transistor IST is electrically connected to the semiconductor layer 71 via a contact hole provided in the second insulating film 92.
  • connection wiring L9 is electrically connected to the semiconductor layer 75 of the pixel selection transistor SST via a contact hole provided in the second insulating film 92. A portion of the connection wiring L9 that overlaps with the semiconductor layer 75 functions as the drain electrode 77. The other end of the connection wiring L9 is electrically connected to the semiconductor layer 71 of the initialization transistor IST via a contact hole provided in the second insulating film 92. A portion of the connection wiring L9 that overlaps with the semiconductor layer 71 functions as the drain electrode 73. With such a configuration, the drain of the pixel selection transistor SST and the drain of the initialization transistor IST are electrically connected via the connection wiring L9.
  • the third insulating film 93 is provided on the second insulating film 92, covering the source electrodes 62, 72 and the drain electrodes 67, 73, 77.
  • the anode connection electrode 24 and the shield electrode 26 are provided on the third insulating film 93.
  • the anode connection electrode 24 is connected to the source electrode 62 via a contact hole provided in the third insulating film 93.
  • the shield electrode 26 is provided below the anode electrode 23 and the light emitting element 3.
  • the fourth insulating film 94 is provided on the third insulating film 93 so as to cover the anode connection electrode 24 and the shield electrode 26.
  • the anode electrode 23 is provided on the fourth insulating film 94.
  • the anode electrode 23 is electrically connected to the anode connection electrode 24 via a contact hole provided in the fourth insulating film 94.
  • the light emitting element 3 is provided on the anode electrode 23, and the anode terminal 23t of the light emitting element 3 is connected to the anode electrode 23. As a result, the anode terminal 23t of the light emitting element 3 is electrically connected to the source electrode 62 of the drive transistor DRT.
  • the flattening film 27 is provided on the fourth insulating film 94 so as to cover at least the side surface 3a of the light emitting element 3.
  • the cathode electrode 22 is provided on the flattening film 27 and is connected to the cathode terminal 22t of the light emitting element 3.
  • the cathode electrode 22 is provided from the display area AA to the peripheral area GA and is electrically connected to the light emitting elements 3 of the plurality of pixels 49.
  • a transistor Tr included in the drive circuit 12 in the peripheral area GA of the substrate 21, as a plurality of transistors, a transistor Tr included in the drive circuit 12 (see FIG. 1) and a cathode wiring 60 are provided.
  • the cathode wiring 60 is provided in the same layer as the anode power supply line L1 and is provided on the second insulating film 92 in the peripheral region GA.
  • the cathode electrode 22 shown in FIG. 5 is electrically connected to the cathode wiring 60 through the contact holes provided in the third insulating film 93, the fourth insulating film 94, and the flattening film 27.
  • the cathode power supply line L10 shown in FIG. 3 includes a cathode wiring 60 and a cathode electrode 22.
  • the transistor Tr includes a semiconductor layer 81, a source electrode 82, a drain electrode 83 and a gate electrode 84.
  • the transistor Tr has the same layer structure as each transistor included in the pixel circuit PICA, and detailed description thereof will be omitted.
  • the semiconductor layer 81 is provided on the second insulating film 92, that is, in the same layer as the semiconductor layers 61, 65, 71, 75, 79. However, the transistor Tr may be provided in a layer different from that of each transistor of the pixel 49.
  • the anode power supply line L1, the video signal line L2, and the reset power supply line L3 are provided on the second insulating film 92.
  • the width of the anode power supply line L1 is larger than the width of each of the video signal line L2 and the reset power supply line L3.
  • the thickness t2 of the anode power supply line L1 is thicker than the thickness t1 of the gate electrode 64 (see FIG. 5).
  • the thickness t2 of the anode power supply line L1 is equal to the thickness of the video signal line L2 and the reset power supply line L3. As a result, the resistance value of the anode power supply line L1 can be reduced.
  • the thickness t2 of the anode power supply line L1 may be different from the thicknesses of the video signal line L2 and the reset power supply line L3.
  • each wiring can be changed appropriately.
  • the anode power supply line L1 and each signal line such as the video signal line L2 and the reset power supply line L3 may be provided in different layers.
  • the capacitance formed between the anode power supply line L1 and various gate lines is used as a decoupling capacitor.
  • the decoupling capacitor can absorb the fluctuation of the anode power supply potential PVDD and stably operate the drive IC 210.
  • the decoupling capacitor can suppress leakage of electromagnetic noise generated in the display device 1 to the outside.
  • the configuration of the pixel circuit PICA shown in FIG. 3 described above can be changed as appropriate.
  • the number of wirings and the number of transistors in one pixel 49 may be different.
  • FIG. 7 is a cross-sectional view showing the first light emitting element according to the embodiment.
  • the first light emitting element 3Ra has a so-called face-up structure in which the anode terminal 23t is provided on the lower side and the cathode terminal 22t is provided on the upper side.
  • the first light emitting element 3Ra includes a plurality of partial light emitting elements 3s, a protective layer 39 covering the plurality of partial light emitting elements 3s, a p-type electrode 37, and an n-type electrode 38.
  • the plurality of partial light emitting elements 3s are formed in a columnar shape between the p-type electrode 37 and the n-type electrode 38, respectively.
  • the plurality of partial light emitting devices 3s include an n-type clad layer 33, a light emitting layer 34, and a p-type clad layer 35.
  • the n-type electrode 38 is electrically connected to the n-type cladding layer 33.
  • the p-type electrode 37 is electrically connected to the p-type clad layer 35.
  • a p-type clad layer 35, a light emitting layer 34, and an n-type clad layer 33 are stacked in this order on the p-type electrode 37.
  • a compound semiconductor such as gallium nitride (GaN) or aluminum indium phosphide (AlInP) is used.
  • the light emitting layer 34 of the first light emitting element 3Ra is gallium nitride (GaN) to which europium (Eu) is added.
  • the n-type electrode 38 is a translucent conductive material such as ITO (Indium Tin Oxide).
  • the n-type electrode 38 is the cathode terminal 22t of the first light emitting element 3Ra and is connected to the cathode electrode 22.
  • the p-type electrode 37 is the anode terminal 23t of the first light emitting element 3Ra and has a Pt layer 37a and a thick film Au layer 37b formed by plating.
  • the thick film Au layer 37b is connected to the mounting surface 23a of the anode electrode 23.
  • the protective layer 39 is, for example, SOG (Spin on Glass).
  • the side surface of the protective layer 39 becomes the side surface 3a of the first light emitting element 3Ra.
  • the flattening film 27 is provided so as to surround the side surface of the protective layer 39.
  • FIG. 8 is a cross-sectional view showing the second light emitting element according to the embodiment.
  • the second light emitting element 3Rb that emits the second red light has a different structure from the first light emitting element 3Ra that emits the first red light.
  • the light emitting layer 34A of the second light emitting element 3Rb has a multiple quantum well structure in which indium gallium nitride (InGaN) and gallium nitride (GaN) are stacked in multiple layers.
  • InGaN indium gallium nitride
  • GaN gallium nitride
  • the third light emitting element 3G and the fourth light emitting element 3B have the same laminated structure as the first light emitting element 3Ra and the second light emitting element 3Rb, and the single light emitting layer 34 is formed similarly to the first light emitting element 3Ra.
  • the second light-emitting element 3Rb may have the light-emitting layer 34, and the light-emitting layer 34 may have a multi-layer structure.
  • FIG. 9 is a graph schematically showing the relationship between the light emission intensity of each light emitting element and the wavelength.
  • the maximum emission wavelengths are about 620 nm, 645 nm, 530 nm, and 450 nm, respectively.
  • the maximum light emission wavelength of the first light emitting element 3Ra is in the vicinity of the maximum light emission wavelength of the second light emitting element 3Rb, and both the first light emitting element 3Ra and the second light emitting element 3Rb emit red light (first red, second red ) Is emitted.
  • the wavelength range of the spectrum of the first red light overlaps the wavelength range of the spectrum of the second red light.
  • the full width at half maximum of the spectrum of the first red light is smaller than the full width at half maximum of the spectrum of the second red light.
  • the emission intensity of the spectrum of the first red light is higher than the emission intensity of the spectrum of the second red light.
  • the first light emitting element 3Ra and the second light emitting element 3Rb which have different light spectra, display a red color, so that an image can be displayed well.
  • FIG. 10 is a block diagram schematically showing the configuration of the signal processing circuit.
  • FIG. 11 is an explanatory diagram for explaining the relationship between the input gradation value and the driven light emitting element.
  • the signal processing circuit 100 has a first processing circuit 110, a memory 115, and a buffer 125.
  • the signal processing circuit 100 calculates the output gradation values SoRa, SoRb, SoG, SoB of each of the four pixels 49 based on the video signal Vsig.
  • the video signal Vsig includes input gradation values SiR, SiG, and SiB for each pixel Pix.
  • the input gradation values SiR, SiG, and SiB are gradation values of red, green, and blue, respectively.
  • the output gradation value SoRa is a gradation value corresponding to the first pixel 49Ra.
  • the output gradation value SoRb is a gradation value corresponding to the second pixel 49Rb.
  • the output gradation value SoG is a gradation value corresponding to the third pixel 49G.
  • the output gradation value SoB is a gradation value corresponding to the fourth pixel 49B.
  • the signal processing circuit 100 may be included in, for example, the drive IC 210 shown in FIG. 1, or may be provided on the substrate 21 as a circuit chip separate from the drive IC 210.
  • output grayscale values So when it is not necessary to distinguish the output grayscale values SoRa, SoRb, SoG, and SoB, they are referred to as output grayscale values So.
  • the input gradation values Si are referred to as the input gradation values Si.
  • the buffer 125 is a circuit that stores the input gradation value Si.
  • the buffer 125 may store the input grayscale value Si including the input grayscale values SiR, SiG, and SiB included in the video signal Vsig for one frame.
  • the input gradation value Si included in part of the video signal Vsig may be captured.
  • the memory 115 includes a data LUT showing information indicating the relationship between the input gradation values SiR, SiG, SiB and the output gradation values SoRa, SoRb, SoG, SoB of each of the four pixels 49.
  • the data LUT is, for example, table data such as a Look Up Table.
  • the data LUT is associated with output gradation values SoRa and SoRb for turning on only the first light emitting element 3Ra in a range where the input gradation value SiR is 0 or more and the first threshold value Lth (see FIG. 11) or less. .. That is, the output gradation value SoRb is 0 (gradation value 0) in the range where the input gradation value SiR is 0 or more and the first threshold value Lth or less. Further, in the data LUT, in the range where the input gradation value SiR is larger than the first threshold value Lth and smaller than the second threshold value Hth (see FIG. 11), the first light emitting element 3Ra and the second light emitting element 3Rb are included.
  • the output grayscale values SoRa and SoRb that light both of them are associated with each other.
  • the second threshold value Hth is a gradation value larger than the first threshold value Lth.
  • output gradation values SoRa and SoRb that light only the first light emitting element 3Ra are associated with each other in the range where the input gradation value SiR is equal to or larger than the second threshold value Hth. That is, the output gradation value SoRb is 0 (gradation value 0) in the range where the input gradation value SiR is equal to or higher than the second threshold value Hth.
  • the first processing circuit 110 refers to the data LUT read from the memory 115 and specifies the output grayscale values SoRa, SoRb, SoG, SoB corresponding to the input grayscale values SiR, SiG, SiB.
  • the first processing circuit 110 outputs the output gradation values SoRa, SoRb, SoG, SoB to the pixel Pix. Each pixel 49 lights up based on the output gradation values SoRa, SoRb, SoG, SoB.
  • the first light emitting element 3Ra lights up and the second light emitting element 3Ra is lit based on the output gradation values SoRa and SoRb. 3Rb does not light.
  • the first light emitting element 3Ra and the second light emitting element 3Rb are based on the output gradation values SoRa and SoRb. Both lights up.
  • the first light emitting element 3Ra having high light emission efficiency is turned on to suppress an increase in drive current and perform good display. it can.
  • the display of the intermediate gradation it is possible to perform excellent display by turning on both the first light emitting element 3Ra and the second light emitting element 3Rb.
  • the second capacitance Cs2 formed by the second pixel 49Rb should be set to the same size as that of the other pixels 49. You can
  • FIG. 12 is a flowchart for explaining a method of setting the output gradation value of each light emitting element.
  • the signal processing circuit 100 calculates the output grayscale values SoRa, SoRb, SoG, SoB based on a predetermined data LUT, but the present invention is not limited to this.
  • the signal processing circuit 100 takes in one frame image (step ST1).
  • the buffer 125 takes in the video signal Vsig for one frame and stores the input gradation values SiR, SiG, and SiB corresponding to red, green, and blue, respectively.
  • the first processing circuit 110 determines, for each pixel Pix, whether the input gradation value SiR is larger than 0 (step ST2). In other words, it is determined for each pixel Pix whether or not there is red display.
  • the first processing circuit 110 sets the gradation value 0 as the output gradation values SoRa and SoRb (step ST3).
  • the gradation value 0 is a gradation value that puts the pixel Pix in a non-lighting state.
  • the set output gradation values SoRa and SoRb are output to the pixel Pix, and the first light emitting element 3Ra and the second light emitting element 3Rb are turned off.
  • step ST2 when the input gradation value SiR is larger than 0 (step ST2, Yes), that is, when the input gradation value SiR is a value of 1 or more, the first processing circuit 110 sets the input gradation value SiR to The first threshold value Lth and the second threshold value Hth are compared (step ST4).
  • the first processing circuit 110 Output gradation values SoRa and SoRb for turning on only the first light emitting element 3Ra are set (step ST5). More specifically, a value larger than 0 (gradation value SioRa) based on the input gradation value SiR is set as the output gradation value SoRa, and a gradation value 0 is set as the output gradation value SoRb.
  • the set output gradation values SoRa and SoRb are output to the pixel Pix, the first light emitting element 3Ra is turned on, and the second light emitting element 3Rb is turned off.
  • the first processing circuit 110 causes the first light emitting element 3Ra and the second light emitting element.
  • Output gradation values SoRa and SoRb for lighting 3Rb are set (step ST6). More specifically, a value larger than 0 (gradation value SioRa) based on the input gradation value SiR is set as the output gradation value SoRa, and a gradation value SioRb based on the input gradation value SiR is set as the output gradation value SoRb. To set.
  • the gradation value SioRb has a value greater than 0.
  • the set output gradation values SoRa and SoRb are output to the pixel Pix, and the first light emitting element 3Ra and the second light emitting element 3Rb are turned on.
  • step ST7 determines whether the input gradation value SiG is larger than 0 (step ST7). In other words, the first processing circuit 110 determines whether there is a green display.
  • the first processing circuit 110 sets the gradation value 0 as the output gradation value SoG (step ST8).
  • the set output gradation value SoG is output to the pixel Pix, and the third light emitting element 3G is turned off.
  • the first processing circuit 110 causes the first processing circuit 110 to calculate the gradation value based on the input gradation value SiG (The gradation value SioG) is set as the output gradation value SoG (step ST9).
  • the set output gradation value SoG is output to the pixel Pix, and the third light emitting element 3G lights up.
  • the first processing circuit 110 determines whether the input gradation value SiB is larger than 0 (step ST10). In other words, the first processing circuit 110 determines whether there is a blue display. When the input gradation value SiB is 0 (No in step ST10), the first processing circuit 110 sets the gradation value 0 as the output gradation value SoB (step ST11). The set output gradation value SoB is output to the pixel Pix, and the fourth light emitting element 3B is turned off.
  • the first processing circuit 110 causes the first processing circuit 110 to calculate the gradation value based on the input gradation value SiB (The gradation value SioB) is set as the output gradation value SoB (step ST12).
  • the set output gradation value SoB is output to the pixel Pix, and the fourth light emitting element 3B lights up.
  • step ST13 the first processing circuit 110 determines whether the output gradation values SoRa, SoRb, SoG, SoB of all pixels Pix for one frame have been set. .. When the output gradation values So of all the pixels Pix are not set (No in step ST13), the process from step ST2 is executed for the next pixel Pix. When the output gradation values So of all the pixels Pix have been set (Yes in step ST13), the setting processing of the output gradation values So is completed.
  • the output grayscale values SoRa, SoRb, SoG, SoB are output to the pixels Pix, and the light emitting elements 3 arranged in the respective pixels Pix have the set output grayscale values SoRa, SoRb. , SoG, SoB are used for lighting control.
  • the timing at which the output gradation value So is set and then output to the pixel Pix may be after the setting of the output gradation value So of all the pixels in one frame is completed, or it may be connected to a common gate line. It may be output to the pixel Pix when the setting of the pixel group of one line is completed. Further, the output gradation values So may be sequentially output to the pixels Pix in the order in which the output gradation values So are set for each pixel Pix.
  • FIG. 13 is a block diagram schematically showing the configuration of the signal processing circuit according to the second modification.
  • FIG. 14 is a flowchart for explaining a method of setting the output gradation value of each light emitting element according to the second modification.
  • the signal processing circuit 100A further includes a second processing circuit 120.
  • two adjacent pixels Pix are referred to as a first pixel group Pix1 and a second pixel group Pix2.
  • the signal processing circuit 100A turns on some pixels 49 of the second pixel group Pix2 in addition to each pixel 49 of the first pixel group Pix1 based on the input gradation values SiR, SiG, SiB of the first pixel group Pix1. ..
  • the first processing circuit 110 performs the same processing as the processing shown in FIG. 12, and outputs the output gradation values SoRa, SoRb1, SoG, SoB to the second processing circuit 120.
  • the second processing circuit 120 compares the drive current corresponding to the output gradation value SoRb1 received from the first processing circuit 110 with a predetermined threshold current, and sets the output gradation value SoRb2 based on the comparison result. ..
  • the signal processing circuit 100A outputs the set output gradation value SoRb2 to the pixel Pix. Specifically, the second processing circuit 120 calculates the drive current supplied to the second light emitting element 3Rb based on the output gradation value SoRb1.
  • the second processing circuit 120 sets the output gradation value SoRb2 so that the drive current of the second light emitting element 3Rb does not exceed the predetermined threshold current. More specifically, when the drive current exceeds a predetermined threshold current, the output gradation value SoRb1 is divided into a reference gradation value SotRb and a holding gradation value SorRb, and the reference gradation value SoRb is output gradation. Set as the value SoRb2.
  • the reference gradation value SotRb is a gradation value corresponding to a threshold current or a drive current equal to or less than the threshold current, is set as an output gradation value SoRb2, and is the second light emitting element 3Rb1 of the first pixel group Pix1. Is output to. Further, the held gradation value SorRb is input to the memory 115.
  • the second processing circuit 120 When the held gradation value SorRb is held in the memory 115, the second processing circuit 120 outputs based on the held gradation value SorRb and the gradation value SioRb based on the input gradation value SiR of the second pixel group Pix2.
  • the gradation value SoRb2 is set.
  • the second light emitting element 3Rb1 is set to the output gradation value SoRb1.
  • Steps ST21 to ST26 and steps ST7 to ST13 in FIG. 14 are the same as those in FIG. 12, and detailed description thereof will be omitted.
  • the second processing circuit 120 receives the output gradation value SoRb1 from the first processing circuit 110, and the held gradation value SorRb is held in the memory 115. It is determined whether or not it has been done (step ST31). When the held gradation value SorRb is held in the memory 115 (step ST31, Yes), the second processing circuit 120 sets the held gradation value SorRb as the output gradation value SoRb2 (step ST32).
  • the set output gradation value SoRb2 is output to the pixel Pix, and the second light emitting element 3Rb included in the pixel Pix is turned on.
  • the second processing circuit 120 sets the output gradation value SoRb1 (gradation value 0) as the output gradation value SoRb2. (Step ST33).
  • the set output gradation value SoRb2 is output to the pixel Pix, and the second light emitting element 3Rb included in the pixel Pix is turned off.
  • the second processing circuit 120 receives the output gradation value SoRb1 from the first processing circuit 110, and determines whether or not the memory 115 holds the held gradation value SoRb (step ST34). .. When the held gradation value SorRb is held in the memory 115 (step ST34, Yes), the second processing circuit 120 sets the held gradation to the output gradation value SoRb1 (the gradation value SioRb based on the input gradation value SiR). The value SorRb is added (step ST35).
  • the second processing circuit 120 determines that the drive current corresponding to the output gradation value SoRb1 (gradation value SioRb) is less than or equal to the threshold current. It is determined (step ST36).
  • the second processing circuit 120 sets the output gradation value SoRb1 as the output gradation value SoRb2 (step ST37). ).
  • the set output gradation value SoRb2 is output to the pixel Pix, and the second light emitting element 3Rb included in the pixel Pix is turned on.
  • the second processing circuit 120 similarly drives the output gradation value SoRb1 (gradation value SioRb + hold gradation value SorRb) to which the retention gradation value SorRb is added. It is determined whether the current is below the threshold current (step ST36). When the drive current corresponding to the output grayscale value SoRb1 is equal to or less than the threshold current (Yes in step ST36), the second processing circuit 120 outputs the output grayscale value SoRb1 to which the held grayscale value SoRbb is added as the output floor. It is set as the adjustment value SoRb2 (step ST37).
  • the set output grayscale value SoRb2 is output to the pixel Pix, and the second light emitting element 3Rb included in the pixel Pix is turned on at a grayscale corresponding to the output grayscale value SoRb1 to which the held grayscale value SorRb is added.
  • the second processing circuit 120 When the drive current corresponding to the output gradation value SoRb1 is larger than the threshold current (No in step ST36), the second processing circuit 120 causes the reference gradation value SotRb smaller than the output gradation value SoRb1 (gradation value SioRb). Is set as the output gradation value SoRb2 (step ST38). More specifically, the second processing circuit 120 calculates the reference gradation value SotRb and the held gradation value SorRb based on the output gradation value SoRb1, and sets the reference gradation value SotRb as the output gradation value SoRb2. .. After the processing of step ST38 is completed, the second processing circuit 120 records the held gradation value SorRb in the memory 115 (step ST39). The set output gradation value SoRb2 is output to the pixel Pix, and the second light emitting element 3Rb included in the pixel Pix is turned on.
  • the second processing circuit 120 similarly drives the output gradation value SoRb1 (gradation value SioRb + hold gradation value SorRb) to which the retention gradation value SorRb is added.
  • SoRb1 gradient value SioRb + hold gradation value SorRb
  • the second processing circuit 120 sets the reference gradation value SoRb2 smaller than the output gradation value SoRb1 to which the held gradation value SorRb is added to the output gradation value SoRb2. (Step ST38).
  • the second processing circuit 120 calculates the reference gradation value SoTRb and the holding gradation value SorRb based on the output gradation value SoRb1 to which the holding gradation value SorRb is added, and calculates the reference gradation value SoRb. Is set as the output gradation value SoRb2 (step ST38). After the processing of step ST38 is completed, the second processing circuit 120 records the held gradation value SorRb in the memory 115 (step ST39). The set output gradation value SoRb2 is output to the pixel Pix, and the second light emitting element 3Rb included in the pixel Pix is turned on.
  • step ST32, step ST33, step ST37 or step ST39 the signal processing circuit 100A carries out the processing of step ST7 to step ST13 as in the case of FIG.
  • the order in which each step ST is performed can be appropriately changed.
  • step ST38 and step ST39 may be performed at the same time, or step ST39 may be performed before step ST38.
  • step ST36 the drive current corresponding to the output gradation value SoRb1 and the threshold current are compared, but the present invention is not limited to this, and the reference gradation value SotRb corresponding to the threshold current is recorded, and the output floor It may be determined whether the adjustment value SoRb1 is less than or equal to the reference gradation value SotRb.
  • the reference gradation value SotRb may be a value common to all the pixels Pix, or may have a different value for each pixel Pix.
  • the first pixel group Pix1 when the drive current supplied to the second light emitting element 3Rb calculated based on the input grayscale value Si of the first pixel group Pix1 is larger than the threshold current, the first pixel group Pix1.
  • the second light emitting element 3Rb lights up with an output gradation value (reference gradation value SotRb) lower than the gradation value SioRb1 corresponding to the input gradation value SiR, and the held gradation value SorRb is held.
  • the output grayscale value So of the adjacent second pixel group Pix2 is set, the held grayscale value SorRb is added, so that the second light emitting element 3Rb is generated from the grayscale value SioRb2 corresponding to the input grayscale value SiR.
  • Lighting is performed with a high output gradation value (gradation value SioRb2 + hold gradation value SorRb). Accordingly, the driving current flowing through the second light emitting element 3Rb of the first pixel group Pix1 is maintained while maintaining the total light emission intensity by the two second light emitting elements 3Rb of the adjacent first pixel group Pix1 and second pixel group Pix2. Can be suppressed.
  • FIG. 15 is a flowchart for explaining a method of setting the output gradation value of each light emitting element according to the third modification.
  • the first processing circuit 110 performs the processing from step ST22 to step ST26 and the second processing circuit 120 performs the processing from step ST31 to step ST39, but the present invention is not limited to this.
  • the processing performed by the first processing circuit 110 and the second processing circuit 120 may be interchanged.
  • the first processing circuit 110 determines whether or not the held gradation value SorRb is held in the memory 115.
  • the description common to the second modification will be omitted.
  • the first processing circuit 110 takes in the input gradation value Si for one frame (step ST121) and determines whether or not the held gradation value SorRb is held in the memory 115 (step ST122). When the held gradation value SorRb is not held (No in step ST122), the first processing circuit 110 performs the same processing as steps ST2 to ST6 in FIG. Specifically, when the input gradation value SiR is 0 (No in step ST123), the input gradation value SiR is equal to or less than the first threshold value Lth, or the input gradation value SiR is the second threshold value.
  • the first processing circuit 110 sets the gradation value 0 as the output gradation value SoRb2 without passing through the second processing circuit 120 (steps ST124 and ST126). ). If the input gradation value SiR is larger than the first threshold value Lth and smaller than the second threshold value Hth (No in step ST125), the first processing circuit 110 causes the gradation based on the input gradation value SiR. The value SioRb is output to the second processing circuit 120 as the output gradation value SoRb1 (step ST127).
  • the first processing circuit 110 When the held gradation value SorRb is held in the memory 115 (step ST122, Yes), the first processing circuit 110 performs the same processing as steps ST123 to ST127 after adding the held gradation value SorRb. To do.
  • the first processing circuit 110 determines whether the input gradation value SiR is larger than 0 (step ST128). Specifically, when the input gradation value SiR is 0 (No in step ST128), the input gradation value SiR is equal to or less than the first threshold value Lth, or the input gradation value SiR is the second threshold value.
  • the first processing circuit 110 sets the held gradation value SorRb as the output gradation value SoRb2 without passing through the second processing circuit 120 (step ST129, step ST129). ST131). If the input gradation value SiR is larger than the first threshold value Lth and smaller than the second threshold value Hth (No in step ST130), the first processing circuit 110 causes the gradation based on the input gradation value SiR. The value obtained by adding the held gradation value SorRb to the value SioRb is output to the second processing circuit 120 as the output gradation value SoRb1 (step ST132).
  • the second processing circuit 120 When the second processing circuit 120 receives the output gradation value SoRb1 from the first processing circuit 110 (step ST132, step ST127), the second processing circuit 120 performs the same processing as steps ST36 to ST39 in FIG. Specifically, the second processing circuit 120 determines whether the drive current corresponding to the output gradation value SoRb1 is less than or equal to the threshold current (step ST133). When the drive current corresponding to the output gradation value SoRb1 is less than or equal to the threshold current (Yes in step ST133), the second processing circuit 120 sets the output gradation value SoRb1 as the output gradation value SoRb2 (step ST134). ).
  • the second processing circuit 120 determines the reference gradation value SotRb and the held gradation based on the output gradation value SoRb1.
  • the value is divided into values SorRb, the reference gradation value SotRb is set as the output gradation value SoRb2 (step ST135), and the held gradation value SorRb is recorded in the memory 115 (step ST136).
  • step ST124 After the processing of step ST124, step ST126, step ST129, step ST131, step ST134, or step ST136 is completed, the signal processing circuit 100A performs the processing of step ST7 to step ST13 as in FIG.
  • the first processing circuit 110 processes whether or not the held gradation value SorRb is held, so that the second processing is performed in some steps ST (step ST124, step ST126, step ST129, step ST131).
  • the processing can be completed without passing through the circuit 120, and the processing can be simplified.
  • FIG. 16A to 16C are plan views showing modified examples of the arrangement pattern of each light emitting element in one pixel group.
  • the first light emitting element 3Ra, the second light emitting element 3Rb, the third light emitting element 3G, and the fourth light emitting element 3B are arranged in one pixel Pix as shown in FIG.
  • the arrangement pattern of No. 3 is not limited to this.
  • FIG. 16A is a plan view showing a first arrangement pattern of each light emitting element in one pixel group according to the fourth modification. As shown in FIG. 16A, in the first arrangement pattern AP1, the first light emitting element 3Ra and the second light emitting element 3Rb are arranged in the second direction Dy.
  • the first light emitting element 3Ra and the third light emitting element 3G are arranged in the first direction Dx.
  • the second light emitting element 3Rb and the fourth light emitting element 3B are arranged in the first direction Dx.
  • the third light emitting element 3G and the fourth light emitting element 3B are arranged in the second direction Dy.
  • the arrangement of the first light emitting element 3Ra and the second light emitting element 3Rb may be exchanged, or the arrangement of the third light emitting element 3G and the fourth light emitting element 3B may be exchanged.
  • the first light emitting element 3Ra or the third light emitting element 3G having a wavelength close to each other is preferably provided at a position adjacent to the second light emitting element 3Rb in the first direction Dx or the second direction.
  • FIG. 16B is a plan view showing a second arrangement pattern of each light emitting element in one pixel group.
  • the first light emitting element 3Ra and the second light emitting element 3Rb are arranged in the first direction Dx.
  • the first light emitting element 3Ra and the third light emitting element 3G are arranged in the second direction Dy.
  • the second light emitting element 3Rb and the fourth light emitting element 3B are arranged in the second direction Dy.
  • the third light emitting element 3G and the fourth light emitting element 3B are arranged in the first direction Dx.
  • the arrangement of the first light emitting element 3Ra and the second light emitting element 3Rb may be exchanged, or the arrangement of the third light emitting element 3G and the fourth light emitting element 3B may be exchanged.
  • the arrangement of the first light emitting element 3Ra and the second light emitting element 3Rb may be exchanged, and the arrangement of the third light emitting element 3G and the fourth light emitting element 3B may be exchanged. That is, the first light emitting element 3Ra and the second light emitting element 3Rb are arranged in the first direction Dx, and the second light emitting element 3Rb and the third light emitting element 3G or the fourth light emitting element 3B are arranged in the second direction Dy. ..
  • the first light emitting element 3Ra or the third light emitting element 3G having a wavelength close to each other is preferably provided at a position adjacent to the second light emitting element 3Rb in the first direction Dx or the second direction.
  • FIG. 16C is a plan view showing a third arrangement pattern of each light emitting element in one pixel group.
  • the first light emitting element 3Ra and the fourth light emitting element 3B are arranged in the first direction Dx.
  • the first light emitting element 3Ra and the third light emitting element 3G are arranged in the second direction Dy.
  • the fourth light emitting element 3B and the second light emitting element 3Rb are arranged in the second direction Dy.
  • the third light emitting element 3G and the second light emitting element 3Rb are arranged in the first direction Dx.
  • the first light emitting element 3Ra and the second light emitting element 3Rb are arranged in an oblique direction that intersects both the first direction Dx and the second direction Dy.
  • the arrangement of the first light emitting element 3Ra and the second light emitting element 3Rb may be exchanged, or the arrangement of the third light emitting element 3G and the fourth light emitting element 3B may be exchanged.
  • the arrangement of the first light emitting element 3Ra and the second light emitting element 3Rb may be exchanged, and the arrangement of the third light emitting element 3G and the fourth light emitting element 3B may be exchanged. That is, the first light emitting element 3Ra and one of the third light emitting element 3G and the fourth light emitting element 3B are arranged in the first direction Dx, and the second light emitting element 3Rb and the third light emitting element 3G or the fourth light emitting element 3B are arranged. One of them is arranged in the second direction Dy.
  • FIGS. 17A to 17C are plan views showing modified examples of the arrangement pattern of the light emitting elements in the two pixel groups.
  • the arrangement pattern of each light emitting element is described in the embodiment and the fourth modification, when all the pixels Pix arranged in a matrix have this arrangement, each first light emitting element 3Ra, second light emitting element 3Rb, The third light emitting element 3G and the fourth light emitting element 3B are arranged in a fixed direction.
  • pixels such as the second light emitting element 3Rb that are likely to be in a non-lighted state are arranged in one direction, they may be visually recognized as uneven streaks. Therefore, in the fifth modification, two types of pixels Pix having different layout patterns of the respective light emitting elements 3 are arranged. By doing so, it is possible to suppress the visual confirmation of uneven streaks.
  • FIG. 17A is a plan view showing a fourth arrangement pattern of each light emitting element in two pixel groups according to the fifth modification.
  • the four first pixel groups Pix1 and the second pixel group Pix2 arranged in the first direction Dx have different arrangements of the light emitting elements 3.
  • the first pixel group Pix1 on the left side of FIG. 17A has the same arrangement of the light emitting elements 3 as the first arrangement pattern AP1 shown in FIG. 16A
  • the second pixel group Pix2 on the right side of FIG. 17A shows the first light emission of the first pixel group Pix1.
  • the element 3Ra and the second light emitting element 3Rb are replaced with each other. In this way, the light emitting elements 3 may be arranged differently for each of the plurality of pixels Pix.
  • FIG. 17B is a plan view showing a fifth arrangement pattern of each light emitting element in two pixel groups.
  • the first pixel group Pix1 and the second pixel group Pix2 have the same arrangement of the light emitting elements 3 as the second arrangement pattern AP2 shown in FIG. 16B.
  • the arrangements of the first light emitting element 3Ra and the second light emitting element 3Rb are switched, and the third light emitting element 3G and the fourth light emitting element 3G.
  • the second pixel group Pix2 on the right side of FIG. 17B has a configuration in which the arrangements of the first light emitting element 3Ra and the second light emitting element 3Rb of the first pixel group Pix1 are interchanged.
  • FIG. 17C is a plan view showing a sixth arrangement pattern of each light emitting element in two pixel groups.
  • the first pixel group Pix1 and the second pixel group Pix2 have the same arrangement of the light emitting elements 3 as the third arrangement pattern AP3 shown in FIG. 16C.
  • the first pixel group Pix1 on the left side of FIG. 17C has the same arrangement of the light emitting elements 3 as the third arrangement pattern AP3 shown in FIG. 16C.
  • the second pixel group Pix2 on the right side of FIG. 17C has a configuration in which the arrangement of the first light emitting element 3Ra and the second light emitting element 3Rb of the first pixel group Pix1 are interchanged.
  • FIG. 18 is a sectional view showing a light emitting element according to the sixth modification.
  • the light emitting element 3 is not limited to the face-up structure, but may have a so-called face-down structure in which the lower portion of the light emitting element 3 is connected to the anode electrode 23 and the cathode electrode 22.
  • a buffer layer 32, an n-type clad layer 33, a light emitting layer 34, a p-type clad layer 35, and a p-type electrode 36 are laminated in this order on a transparent substrate 31. ..
  • the light emitting element 3A is mounted so that the transparent substrate 31 is on the upper side and the p-type electrode 36 is on the lower side.
  • a region exposed from the light emitting layer 34 is provided on the surface side facing the cathode electrode 22.
  • the n-type electrode 38A is provided in this region.
  • the p-type electrode 36 is formed of a material having metallic luster that reflects light from the light emitting layer.
  • the p-type electrode 36 is connected to the anode electrode 23 via the bump 39A.
  • the n-type electrode 38A is connected to the cathode electrode 22 via the bump 39B.
  • the insulating film 97 covers the cathode electrode 22 and the anode electrode 23, and the bumps 39A and 39B are connected to the anode electrode 23 and the cathode electrode 22, respectively, at the openings of the insulating film 97.
  • the p-type clad layer 35 and the n-type clad layer 33 are not directly joined, but another layer (a light emitting layer 34) is introduced therebetween.
  • a light emitting layer 34 gallium nitride (GaN) added with europium (Eu) is adopted as the light emitting layer 34 in the first light emitting element 3Ra.
  • the multiple quantum well structure (MQW structure) in which the well layers composed of several atomic layers and the barrier layers are periodically stacked is adopted as the light emitting layer 34.
  • the third light emitting element 3G and the fourth light emitting element 3B may have the single light emitting layer 34 as in the first light emitting element 3Ra, or the multilayer light emitting layer 34 as in the second light emitting element 3Rb. May have.

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Abstract

表示装置は、基板と、基板に設けられた複数の画素と、複数の画素の各々に設けられる複数の第１発光素子と複数の第２発光素子と、を有し、第１発光素子の発光層は、ユウロピウム（Ｅｕ）が添加された窒化ガリウム（ＧａＮ）を含み、第２発光素子の発光層は、窒化インジウムガリウム（ＩｎＧａＮ）と窒化ガリウム（ＧａＮ）とが多層に積層された多重量子井戸構造である。

Description

表示装置
　本発明は、表示装置に関する。
　表示素子として無機発光ダイオード（マイクロＬＥＤ（ｍｉｃｒｏ　ＬＥＤ））を用いた表示装置が知られている。このような表示装置では、表示する色ごとに異なる種類のＬＥＤが用いられる。特許文献１に記載されている赤色ＬＥＤは、発光層として窒化ガリウム（ＧａＮ）の多重量子井戸構造が適用されている。また、特許文献２に記載されている赤色ＬＥＤには、発光層として窒化ガリウム（ＧａＮ）にユウロピウム（Ｅｕ）が添加された材料が用いられている。
米国特許出願公開第２０１８／００９７０３３号明細書 特許第５３８８０４１号公報
　特許文献１の赤色ＬＥＤは、青色ＬＥＤや緑色ＬＥＤに比べて発光効率が低い。このため、赤色ＬＥＤの駆動電流を大きくする必要があり、消費電力が増大する可能性がある。また、特許文献２の赤色ＬＥＤでは、光のスペクトルの半値幅が、青色ＬＥＤや緑色ＬＥＤの光のスペクトルの半値幅に比べて小さい。このため、赤色のみが鮮やかに表示されて、良好に画像を表示することが困難となる可能性がある。
　本発明は、良好に画像を表示することができる表示装置を提供することを目的とする。
　本発明の一態様の表示装置は、基板と、前記基板に設けられた複数の画素と、複数の前記画素の各々に設けられる複数の第１発光素子と複数の第２発光素子と、を有し、前記第１発光素子の発光層は、ユウロピウム（Ｅｕ）が添加された窒化ガリウム（ＧａＮ）を含み、前記第２発光素子の発光層は、窒化インジウムガリウム（ＩｎＧａＮ）と窒化ガリウム（ＧａＮ）とが多層に積層された多重量子井戸構造である。
図１は、実施形態に係る表示装置を模式的に示す平面図である。 図２は、複数の画素を示す平面図である。 図３は、画素回路を示す回路図である。 図４は、実施形態に係る表示装置の、２つの画素を拡大して示す平面図である。 図５は、図４のＶ－Ｖ’線に沿う断面図である。 図６は、図４のＶＩ－ＶＩ’線に沿う断面図である。 図７は、実施形態に係る第１発光素子を示す断面図である。 図８は、実施形態に係る第２発光素子を示す断面図である。 図９は、各発光素子の発光強度と波長との関係を模式的に示すグラフである。 図１０は、信号処理回路の構成を模式的に示すブロック図である。 図１１は、入力階調値と、駆動される発光素子との関係を説明するための説明図である。 図１２は、第１変形例に係る各発光素子の出力階調値の設定方法を説明するためのフローチャートである。 図１３は、第２変形例に係る信号処理回路の構成を模式的に示すブロック図である。 図１４は、第２変形例に係る各発光素子の出力階調値の設定方法を説明するためのフローチャートである。 図１５は、第３変形例に係る各発光素子の出力階調値の設定方法を説明するためのフローチャートである。 図１６Ａは、第４変形例に係る１つの画素群における各発光素子の第１配置パターンを示す平面図である。 図１６Ｂは、１つの画素群における各発光素子の第２配置パターンを示す平面図である。 図１６Ｃは、１つの画素群における各発光素子の第３配置パターンを示す平面図である。 図１７Ａは、第５変形例に係る２つの画素群における各発光素子の第４配置パターンを示す平面図である。 図１７Ｂは、２つの画素群における各発光素子の第５配置パターンを示す平面図である。 図１７Ｃは、２つの画素群における各発光素子の第６配置パターンを示す平面図である。 図１８は、第６変形例に係る発光素子を示す断面図である。
　本発明を実施するための形態（実施形態）につき、図面を参照しつつ詳細に説明する。以下の実施形態に記載した内容により本発明が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、以下に記載した構成要素は適宜組み合わせることが可能である。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
（実施形態）
　図１は、実施形態に係る表示装置を模式的に示す平面図である。図１に示すように、表示装置１は、アレイ基板２と、画素Ｐｉｘ（画素群）と、駆動回路１２と、駆動ＩＣ（Integrated　Circuit）２１０と、カソード配線６０と、を含む。アレイ基板２は、各画素Ｐｉｘを駆動するための駆動回路基板であり、バックプレーン又はアクティブマトリクス基板とも呼ばれる。アレイ基板２は、基板２１、複数のトランジスタ、複数の容量及び各種配線等を有する。
　図１に示すように、表示装置１は、表示領域ＡＡと、周辺領域ＧＡとを有する。表示領域ＡＡは、複数の画素Ｐｉｘと重なって配置され、画像を表示する領域である。周辺領域ＧＡは、複数の画素Ｐｉｘと重ならない領域であり、表示領域ＡＡの外側に配置される。
　複数の画素Ｐｉｘは、表示領域ＡＡにおいて、第１方向Ｄｘ及び第２方向Ｄｙに配列される。なお、第１方向Ｄｘ及び第２方向Ｄｙは、基板２１の表面に対して平行な方向である。第１方向Ｄｘは、第２方向Ｄｙと直交する。ただし、第１方向Ｄｘは、第２方向Ｄｙと直交しないで交差してもよい。第３方向Ｄｚは、第１方向Ｄｘ及び第２方向Ｄｙと直交する方向である。第３方向Ｄｚは、例えば、基板２１の法線方向に対応する。なお、以下、平面視とは、第３方向Ｄｚから見た場合の位置関係を示す。
　駆動回路１２は、駆動ＩＣ２１０からの各種制御信号に基づいて複数のゲート線（例えば、リセット制御信号線Ｌ５、出力制御信号線Ｌ６、画素制御信号線Ｌ７、初期化制御信号線Ｌ８（図３参照））を駆動する回路である。駆動回路１２は、複数のゲート線を順次又は同時に選択し、選択されたゲート線にゲート駆動信号（例えば、画素制御信号ＳＧ）を供給する。これにより、駆動回路１２は、ゲート線に接続された複数の画素Ｐｉｘを選択する。
　駆動ＩＣ２１０は、表示装置１の表示を制御する回路である。駆動ＩＣ２１０は、基板２１の周辺領域ＧＡにＣＯＧ（Chip　On　Glass）として実装される。これに限定されず、駆動ＩＣ２１０は、基板２１の周辺領域ＧＡに接続された配線基板の上にＣＯＦ（Chip　On　Film）として実装されてもよい。配線基板は、例えば、フレキシブルプリント基板やリジット基板である。
　カソード配線６０は、基板２１の周辺領域ＧＡに設けられる。カソード配線６０は、表示領域ＡＡの複数の画素Ｐｉｘ及び周辺領域ＧＡの駆動回路１２を囲んで設けられる。言い換えると、カソード配線６０は、基板１０上に形成された周辺回路と基板２１の外縁との間に配置される。複数の発光素子３のカソード（カソード端子２２ｔ（図５参照））は、共通のカソード配線６０に接続され、固定電位（例えば、グランド電位）が供給される。より具体的には、発光素子３のカソード端子２２ｔ（図５参照）は、カソード電極２２を介して、カソード配線６０に接続される。なお、カソード配線６０は、基板１０の３辺に沿って連続して形成される１つの配線に限らず、基板２１上において、いずれかの辺においてスリットを有する２つの部分配線からなってもよく、基板２１の少なくとも１つの辺に沿って配置される配線であれば良い。
　図２は、複数の画素を示す平面図である。図２に示すように、１つの画素Ｐｉｘは、複数の画素４９を含む。例えば、画素Ｐｉｘは、第１画素４９Ｒａと、第２画素４９Ｒｂと、第３画素４９Ｇと、第４画素４９Ｂとを有する。第１画素４９Ｒａは、第１色としての原色の第１赤色を表示する。第２画素４９Ｒｂは、第１色としての原色の第２赤色を表示する。第３画素４９Ｇは、第２色としての原色の緑色を表示する。第４画素４９Ｂは、第３色としての原色の青色を表示する。第１赤色と第２赤色は、いずれも赤色の光であるが、発光強度及び光のスペクトルの半値幅が異なる。
　図２に示すように、１つの画素Ｐｉｘにおいて、第１画素４９Ｒａと第２画素４９Ｒｂは第２方向Ｄｙで並ぶ。第１画素４９Ｒａと第４画素４９Ｂは第１方向Ｄｘで並ぶ。第２画素４９Ｒｂと第３画素４９Ｇは第１方向Ｄｘで並ぶ。また、第３画素４９Ｇと第４画素４９Ｂは第２方向Ｄｙで並ぶ。なお、第１色、第２色、第３色は、それぞれ赤色、緑色、青色に限られず、補色などの任意の色を選択することができる。以下において、第１画素４９Ｒａ、第２画素４９Ｒｂ、第３画素４９Ｇ及び第４画素４９Ｂをそれぞれ区別する必要がない場合、画素４９という。
　画素４９は、それぞれ発光素子３と、アノード電極２３とを有する。具体的には、第１画素４９Ｒａ、第２画素４９Ｒｂ、第３画素４９Ｇ及び第４画素４９Ｂは、それぞれ、第１発光素子３Ｒａ、第２発光素子３Ｒｂ、第３発光素子３Ｇ及び第４発光素子３Ｂを有する。つまり、第１発光素子３Ｒａと第２発光素子３Ｒｂは第２方向Ｄｙで並ぶ。第１発光素子３Ｒａと第４発光素子３Ｂは第１方向Ｄｘで並ぶ。第２発光素子３Ｒｂと第３発光素子３Ｇは第１方向Ｄｘで並ぶ。また、第３発光素子３Ｇと第４発光素子３Ｂは第２方向Ｄｙで並ぶ。第１発光素子３Ｒａは第１赤色の光を出射する。第２発光素子３Ｒｂは第２赤色の光を出射する。第３発光素子３Ｇは、緑色の光を出射する。第４発光素子３Ｂは、青色の光を出射する。なお、以下において、第１発光素子３Ｒａ、第２発光素子３Ｒｂ、第３発光素子３Ｇ及び第４発光素子３Ｂをそれぞれ区別する必要がない場合、発光素子３という。
　発光素子３は、平面視で、３μｍ以上、３００μｍ以下程度の大きさを有する無機発光ダイオード（ＬＥＤ：Light　Emitting　Diode）チップであり、マイクロＬＥＤ（ｍｉｃｒｏ　ＬＥＤ）又はミニＬＥＤ（ｍｉｎｉ　ＬＥＤ）と呼ばれる。各画素にマイクロＬＥＤを備える表示装置１は、マイクロＬＥＤ表示装置とも呼ばれる。なお、マイクロＬＥＤのマイクロは、発光素子３の大きさを限定するものではない。
　なお、複数の発光素子３は、４色以上の異なる光を出射してもよい。なお、第１色、第２色、第３色は、それぞれ赤色、緑色、青色に限られず、補色などの任意の色を選択することができる。また、１つの画素Ｐｉｘに配置される画素４９の数は４に限らず、５以上であってもよく、５以上の画素４９には、それぞれ異なる色が対応づけられていてもよい。さらに、画素４９の配列は、これに限らず、第１画素４９Ｒａ、第２画素４９Ｒｂ、第３画素４９Ｇ及び第４画素４９Ｂが第１方向Ｄｘ及び第２方向Ｄｙのいずれか一方で並ぶように配列されていてもよい。
　図３は、画素回路を示す回路図である。図３は、１つの画素４９に設けられた画素回路ＰＩＣＡを示しており、画素回路ＰＩＣＡは複数の画素４９のそれぞれに設けられている。図３に示すように、画素回路ＰＩＣＡは、発光素子３と、５つのトランジスタと、２つの容量とを含む。具体的には、画素回路ＰＩＣＡは、駆動トランジスタＤＲＴ、出力トランジスタＢＣＴ、初期化トランジスタＩＳＴ、画素選択トランジスタＳＳＴ及びリセットトランジスタＲＳＴを含む。駆動トランジスタＤＲＴ、出力トランジスタＢＣＴ、初期化トランジスタＩＳＴ、画素選択トランジスタＳＳＴ及びリセットトランジスタＲＳＴは、それぞれｎ型ＴＦＴ（Thin　Film　Transistor）で構成される。また、画素回路ＰＩＣＡは、第１容量Ｃｓ１及び第２容量Ｃｓ２を含む。
　発光素子３のカソード（カソード端子２２ｔ）は、カソード電源線Ｌ１０に接続される。また、発光素子３のアノード（アノード端子２３ｔ）は、駆動トランジスタＤＲＴ及び出力トランジスタＢＣＴを介してアノード電源線Ｌ１に接続される。アノード電源線Ｌ１には、アノード電源電位ＰＶＤＤが供給される。カソード電源線Ｌ１０には、カソード配線６０及びカソード電極２２に対応しカソード電源電位ＰＶＳＳが供給される。アノード電源電位ＰＶＤＤは、カソード電源電位ＰＶＳＳよりも高い電位である。
　アノード電源線Ｌ１は、画素４９に、駆動電位であるアノード電源電位ＰＶＤＤを供給する。具体的には、発光素子３には、理想的にはアノード電源電位ＰＶＤＤとカソード電源電位ＰＶＳＳとの電位差（ＰＶＤＤ－ＰＶＳＳ）により順方向電流（駆動電流）が供給され発光する。つまり、アノード電源電位ＰＶＤＤは、カソード電源電位ＰＶＳＳに対し、発光素子３を発光させる電位差を有している。発光素子３のアノード端子２３ｔはアノード電極２３に接続され、アノード電極２３とアノード電源線Ｌ１との間に、第２容量Ｃｓ２が接続される。
　駆動トランジスタＤＲＴのソース電極は、アノード電極２３を介して発光素子３のアノード端子２３ｔに接続され、ドレイン電極は、出力トランジスタＢＣＴのソース電極に接続される。駆動トランジスタＤＲＴのゲート電極は、第１容量Ｃｓ１、画素選択トランジスタＳＳＴのドレイン電極及び初期化トランジスタＩＳＴのドレイン電極に接続される。
　出力トランジスタＢＣＴのゲート電極は、出力制御信号線Ｌ６に接続される。出力制御信号線Ｌ６には、出力制御信号ＢＧが供給される。出力トランジスタＢＣＴのドレイン電極は、アノード電源線Ｌ１に接続される。
　初期化トランジスタＩＳＴのソース電極は、初期化電源線Ｌ４に接続される。初期化電源線Ｌ４には、初期化電位Ｖｉｎｉが供給される。初期化トランジスタＩＳＴのゲート電極は、初期化制御信号線Ｌ８に接続される。初期化制御信号線Ｌ８には、初期化制御信号ＩＧが供給される。すなわち、駆動トランジスタＤＲＴのゲート電極には、初期化トランジスタＩＳＴを介して初期化電源線Ｌ４が接続される。
　画素選択トランジスタＳＳＴのソース電極は、映像信号線Ｌ２に接続される。映像信号線Ｌ２には、映像信号Ｖｓｉｇが供給される。画素選択トランジスタＳＳＴのゲート電極には、画素制御信号線Ｌ７が接続されている。画素制御信号線Ｌ７には、画素制御信号ＳＧが供給される。
　リセットトランジスタＲＳＴのソース電極は、リセット電源線Ｌ３に接続される。リセット電源線Ｌ３には、リセット電源電位Ｖｒｓｔが供給される。リセットトランジスタＲＳＴのゲート電極は、リセット制御信号線Ｌ５が接続される。リセット制御信号線Ｌ５には、リセット制御信号ＲＧが供給される。リセットトランジスタＲＳＴのドレイン電極は、アノード電極２３（発光素子３のアノード端子２３ｔ）及び駆動トランジスタＤＲＴのソース電極に接続される。リセットトランジスタＲＳＴのリセット動作により、第１容量Ｃｓ１及び第２容量Ｃｓ２に保持された電圧がリセットされる。
　リセットトランジスタＲＳＴのドレイン電極と、駆動トランジスタＤＲＴのゲート電極との間に、第１容量Ｃｓ１が設けられる。画素回路ＰＩＣＡは、第１容量Ｃｓ１及び第２容量Ｃｓ２により、駆動トランジスタＤＲＴの寄生容量とリーク電流とによるゲート電圧の変動を抑制することができる。
　なお、以下の説明において、アノード電源線Ｌ１及びカソード電源線Ｌ１０を単に電源線と表す場合がある。映像信号線Ｌ２、リセット電源線Ｌ３及び初期化電源線Ｌ４を信号線と表す場合がある。リセット制御信号線Ｌ５、出力制御信号線Ｌ６、画素制御信号線Ｌ７及び初期化制御信号線Ｌ８をゲート線と表す場合がある。
　駆動トランジスタＤＲＴのゲート電極には、映像信号Ｖｓｉｇ（または、階調信号）に応じた電位が供給される。つまり、駆動トランジスタＤＲＴは、出力トランジスタＢＣＴを介して供給されたアノード電源電位ＰＶＤＤに基づいて、映像信号Ｖｓｉｇに応じた電流を発光素子３に供給する。このように、アノード電源線Ｌ１に供給されたアノード電源電位ＰＶＤＤは、駆動トランジスタＤＲＴ及び出力トランジスタＢＣＴによって降下するため、発光素子３のアノード端子２３ｔには、アノード電源電位ＰＶＤＤよりも低い電位が供給される。
　第２容量Ｃｓ２の一方の電極には、アノード電源線Ｌ１を介してアノード電源電位ＰＶＤＤが供給され、第２容量Ｃｓ２の他方の電極には、アノード電源電位ＰＶＤＤよりも低い電位が供給される。つまり、第２容量Ｃｓ２の一方の電極には、第２容量Ｃｓ２の他方の電極よりも高い電位が供給される。第２容量Ｃｓ２の一方の電極は、例えば、アノード電源線Ｌ１であり、第２容量Ｃｓ２の他方の電極は、駆動トランジスタＤＲＴのソースに接続されたアノード電極２３及びこれに接続されたアノード接続電極２４である。
　表示装置１において、駆動回路１２（図１参照）は、複数の画素行を、先頭行（例えば、図１中の表示領域ＡＡにおいて、最上部に位置する画素行）から順番に選択する。駆動ＩＣ２１０は、選択された画素行の画素４９に映像信号Ｖｓｉｇ（映像書き込み電位）を書き込み、発光素子３を発光させる。駆動ＩＣ２１０は、１水平走査期間ごとに、映像信号線Ｌ２に映像信号Ｖｓｉｇを供給し、リセット電源線Ｌ３にリセット電源電位Ｖｒｓｔを供給し、初期化電源線Ｌ４に初期化電位Ｖｉｎｉを供給する。表示装置１は、これらの動作が１フレームの画像ごとに繰り返される。
　次に、図４から図６を参照しつつ、各トランジスタ及び各配線の具体的な構成例について説明する。図４は、実施形態に係る表示装置の、２つの画素を拡大して示す平面図である。
　図４は、第１方向Ｄｘに隣り合う２つの画素４９（例えば、第２画素４９Ｒｂと第３画素４９Ｇ）について示す。図４に示すように、アノード電源線Ｌ１、映像信号線Ｌ２、リセット電源線Ｌ３及び初期化電源線Ｌ４は、第２方向Ｄｙに延出する。リセット制御信号線Ｌ５、出力制御信号線Ｌ６、画素制御信号線Ｌ７、初期化制御信号線Ｌ８は、第１方向Ｄｘに延出し、平面視で、アノード電源線Ｌ１、映像信号線Ｌ２、リセット電源線Ｌ３及び初期化電源線Ｌ４とそれぞれ交差する。また、第１方向Ｄｘに隣り合う２つのアノード電源線Ｌ１の間に接続配線Ｌ９が設けられている。接続配線Ｌ９は、駆動トランジスタＤＲＴ、画素選択トランジスタＳＳＴ及び初期化トランジスタＩＳＴを接続する。
　図４では、各配線及び半導体層を区別するために、アノード電源線Ｌ１、映像信号線Ｌ２、リセット電源線Ｌ３及び初期化電源線Ｌ４に斜線を付している。リセット制御信号線Ｌ５、出力制御信号線Ｌ６、画素制御信号線Ｌ７及び初期化制御信号線Ｌ８を点線で示している。また、各半導体層６１、６５、７１、７５、７９にも斜線を付している。アノード接続電極２４は、２点鎖線で示している。
　アノード電源線Ｌ１、映像信号線Ｌ２、リセット電源線Ｌ３、初期化電源線Ｌ４及び接続配線Ｌ９は、各ゲート線（リセット制御信号線Ｌ５、出力制御信号線Ｌ６、画素制御信号線Ｌ７、初期化制御信号線Ｌ８）と異なる層に設けられた金属層で形成されている。
　各種配線の材料として、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）、インジウムスズ酸化物（ＩＴＯ）、アルミニウム（Ａｌ）、銀（Ａｇ）、Ａｇ合金、銅（Ｃｕ）、カーボンナノチューブ、グラファイト、グラフェン又はカーボンナノバッドが用いられる。ここで、アノード電源線Ｌ１、映像信号線Ｌ２、リセット電源線Ｌ３、初期化電源線Ｌ４及び接続配線Ｌ９のシート抵抗値は、各ゲート線のシート抵抗値以下である。また、アノード電源線Ｌ１のシート抵抗値は、各信号線（映像信号線Ｌ２、リセット電源線Ｌ３、初期化電源線Ｌ４）及び接続配線Ｌ９のシート抵抗値以下である。例えば、アノード電源線Ｌ１のシート抵抗値は、３０ｍΩ／□以上１２０ｍΩ／□以下である。各信号線及び接続配線Ｌ９のシート抵抗値は、１２０ｍΩ／□以上３００ｍΩ／□以下である。また、各ゲート線のシート抵抗値は、３００ｍΩ／□以上３０００ｍΩ／□以下である。これにより、表示装置１は、アノード電源線Ｌ１に印加される駆動電圧の電圧降下を抑制し、表示性能の低下を抑制できる。
　なお、各種配線は、それぞれ、単層に限定されず、積層膜で構成されていてもよい。例えば、各電源線及び信号線はＴｉ／Ａｌ／ＴｉあるいはＭｏ／Ａｌ／Ｍｏの積層構造であってもよく、Ａｌの単層膜であってもよい。また、Ｔｉ、Ａｌ、Ｍｏは合金でもよい。
　半導体層６１、６５、７１、７５、７９は、例えば、アモルファスシリコン、微結晶酸化物半導体、アモルファス酸化物半導体、ポリシリコン、低温ポリシリコン（ＬＴＰＳ：Low　Temperature　Polycrystalline　Silicone）又は窒化ガリウム（ＧａＮ）で構成される。酸化物半導体としては、ＩＧＺＯ、酸化亜鉛（ＺｎＯ）、ＩＴＺＯが例示される。ＩＧＺＯは、インジウムガリウム亜鉛酸化物である。ＩＴＺＯは、インジウムスズ亜鉛酸化物である。半導体層６１、６５、７１、７５、７９は、いずれも同じ材料、例えば、ポリシリコンで構成されていてもよい。
　図４に示すように、リセット電源線Ｌ３及び初期化電源線Ｌ４は、第１方向Ｄｘに隣り合う２つの画素４９で共有される。つまり、図４の左側に示す第２画素４９Ｒｂでは、初期化電源線Ｌ４は設けられず、映像信号線Ｌ２に沿ってリセット電源線Ｌ３が設けられている。図４の右側に示す第３画素４９Ｇでは、リセット電源線Ｌ３は設けられず、映像信号線Ｌ２に沿って初期化電源線Ｌ４が設けられている。これにより、各画素４９にリセット電源線Ｌ３及び初期化電源線Ｌ４を設けた場合に比べて、配線の数を少なくして効率よく配線を配置することができる。
　駆動トランジスタＤＲＴは、半導体層６１、ソース電極６２及びゲート電極６４を有する。半導体層６１、ソース電極６２及びゲート電極６４は、平面視で、少なくとも一部が重なって配置され、第１方向Ｄｘに隣り合う２つのアノード電源線Ｌ１と、出力制御信号線Ｌ６と、画素制御信号線Ｌ７とで囲まれた領域に設けられる。半導体層６１のうち、ゲート電極６４と重なる領域の一部にチャネル領域が形成される。駆動トランジスタＤＲＴは、半導体層６１と重なって１つのゲート電極６４が設けられたシングルゲート構造である。
　半導体層６１は、第１部分半導体層６１ａを有する。第１部分半導体層６１ａは、半導体層６１と同層で、同じ半導体材料が用いられる。第１部分半導体層６１ａは、半導体層６１から第１方向Ｄｘに突出した部分である。第１部分半導体層６１ａの第１方向Ｄｘの幅は、半導体層６１のうち、出力トランジスタＢＣＴの半導体層６５と接続される部分での第１方向Ｄｘの幅よりも大きい。半導体層６１は、第１部分半導体層６１ａを介してソース電極６２と接続される。半導体層６１及び第１部分半導体層６１ａは、第１絶縁膜９１（図５参照）及びゲート電極６４と重なって設けられており、第１部分半導体層６１ａとゲート電極６４との間に第１容量Ｃｓ１が形成される。なお、半導体層６１と第１部分半導体層６１ａとは、それぞれ矩形状に形成されて接続部を介して電気的に接続されていてもよい。
　出力トランジスタＢＣＴは、半導体層６５を有する。半導体層６５は駆動トランジスタＤＲＴの半導体層６１と接続されており、出力制御信号線Ｌ６と平面視で交差する。半導体層６５のうち、出力制御信号線Ｌ６と重なる領域にチャネル領域が形成される。出力制御信号線Ｌ６のうち半導体層６５と重なる部分が、出力トランジスタＢＣＴのゲート電極６６として機能する。半導体層６５の一端側は、アノード電源線接続部Ｌ１ａと電気的に接続される。アノード電源線接続部Ｌ１ａは、アノード電源線Ｌ１から第１方向Ｄｘに分岐された部分である。これにより、駆動トランジスタＤＲＴ及び出力トランジスタＢＣＴには、アノード電源線Ｌ１からアノード電源電位ＰＶＤＤが供給される。
　図４の右側に示す第３画素４９Ｇでは、初期化トランジスタＩＳＴは、半導体層７１を有する。図４の左側に示す第２画素４９Ｒｂでは、初期化トランジスタＩＳＴは、半導体層７１Ａを有する。半導体層７１、７１Ａは、それぞれ、初期化制御信号線Ｌ８及び分岐信号線Ｌ８ａと平面視で交差する。半導体層７１、７１Ａのうち、初期化制御信号線Ｌ８及び分岐信号線Ｌ８ａと重なる領域にチャネル領域が形成される。分岐信号線Ｌ８ａは、初期化制御信号線Ｌ８から分岐され、第１方向Ｄｘに延出する。初期化制御信号線Ｌ８及び分岐信号線Ｌ８ａのうち半導体層７１、７１Ａと重なる部分が、それぞれ初期化トランジスタＩＳＴのゲート電極７４として機能する。つまり、初期化トランジスタＩＳＴは、半導体層７１、７１Ａのそれぞれに重なって２つのゲート電極７４が設けられたダブルゲート構造である。
　図４の右側に示す第３画素４９Ｇでは、半導体層７１は、第２方向Ｄｙに延出し、一端が接続配線Ｌ９に電気的に接続され、他端が初期化電源線接続部Ｌ４ａに接続される。初期化電源線接続部Ｌ４ａは、初期化電源線Ｌ４から第１方向Ｄｘに分岐された部分である。また、図４の左側に示す第２画素４９Ｒｂでは、半導体層７１Ａは、第２方向Ｄｙに延出する部分と、第１方向Ｄｘに延出する部分とを有する。半導体層７１Ａのうち、第２方向Ｄｙに延出する部分の一端が接続配線Ｌ９に電気的に接続される。半導体層７１Ａのうち、第１方向Ｄｘに延出する部分は、平面視でアノード電源線Ｌ１及び映像信号線Ｌ２と交差して第３画素４９Ｇまで延出し、初期化電源線接続部Ｌ４ａに電気的に接続される。以上のような構成により、１つの初期化電源線Ｌ４は、２つの初期化トランジスタＩＳＴに電気的に接続されて、第１方向Ｄｘに隣り合う２つの画素４９で共有される。
　画素選択トランジスタＳＳＴは、半導体層７５を有する。半導体層７５は、第１方向Ｄｘに延出し、２つの分岐信号線Ｌ７ａと平面視で交差する。半導体層７５のうち、２つの分岐信号線Ｌ７ａと重なる領域にチャネル領域が形成される。２つの分岐信号線Ｌ７ａは、画素制御信号線Ｌ７から第２方向Ｄｙに分岐された部分である。２つの分岐信号線Ｌ７ａのうち半導体層７５と重なる部分が、それぞれ画素選択トランジスタＳＳＴのゲート電極７８として機能する。つまり、画素選択トランジスタＳＳＴは、半導体層７５に重なって２つのゲート電極７８が設けられたダブルゲート構造である。半導体層７５の一端は、映像信号線接続部Ｌ２ａに接続され、他端は接続配線Ｌ９に接続される。映像信号線接続部Ｌ２ａは、映像信号線Ｌ２から第１方向Ｄｘに分岐された部分である。
　リセットトランジスタＲＳＴは、半導体層７９を有する。半導体層７９は、第２方向Ｄｙに延出し、リセット制御信号線Ｌ５及び分岐信号線Ｌ５ａと平面視で交差する。半導体層７９のうち、リセット制御信号線Ｌ５及び分岐信号線Ｌ５ａと重なる領域にチャネル領域が形成される。分岐信号線Ｌ５ａは、リセット制御信号線Ｌ５から分岐され、第１方向Ｄｘに延出する。リセット制御信号線Ｌ５及び分岐信号線Ｌ５ａのうち、半導体層７９と重なる部分が、それぞれリセットトランジスタＲＳＴのゲート電極として機能する。つまり、リセットトランジスタＲＳＴは、ダブルゲート構造である。
　リセット電源線Ｌ３には、第１方向Ｄｘに延出するリセット電源線接続部Ｌ３ａ、Ｌ３ｂ及びブリッジ部Ｌ３ｃが接続されている。リセット電源線接続部Ｌ３ａ、Ｌ３ｂはリセット電源線Ｌ３と同層の金属層で形成され、ブリッジ部Ｌ３ｃは、リセット電源線接続部Ｌ３ａ、Ｌ３ｂと異なる層、例えば各種ゲート線と同層の金属層で形成される。リセット電源線接続部Ｌ３ａは第２画素４９Ｒｂに設けられ、リセット電源線接続部Ｌ３ｂは、第３画素４９Ｇに設けられる。リセット電源線接続部Ｌ３ａとリセット電源線接続部Ｌ３ｂとの間に、アノード電源線Ｌ１、映像信号線Ｌ２及び初期化電源線Ｌ４が設けられる。ブリッジ部Ｌ３ｃは、平面視でアノード電源線Ｌ１、映像信号線Ｌ２及び初期化電源線Ｌ４と交差して、リセット電源線接続部Ｌ３ａとリセット電源線接続部Ｌ３ｂとを接続する。
　第２画素４９Ｒｂにおいて、半導体層７９の一端はリセット電源線接続部Ｌ３ａに接続される。また、第３画素４９Ｇにおいて、半導体層７９の一端はリセット電源線接続部Ｌ３ｂに接続される。また、半導体層７９の他端は、それぞれ駆動トランジスタＤＲＴの半導体層６１に電気的に接続される。つまり、リセットトランジスタＲＳＴの半導体層７９の他端は、半導体層６１、ソース電極６２を介して発光素子３のアノード端子２３ｔに電気的に接続される。以上のような構成により、１つのリセット電源線Ｌ３は、２つのリセットトランジスタＲＳＴに電気的に接続されて、第１方向Ｄｘに隣り合う２つの画素４９で共有される。
　第１容量Ｃｓ１（図３参照）は、半導体層６１（第１部分半導体層６１ａ）とゲート電極６４との間に形成される。アノード接続電極２４は、駆動トランジスタＤＲＴと電気的に接続され、少なくともアノード電源線Ｌ１と重なって配置される。アノード接続電極２４と、アノード電源線Ｌ１及びアノード電源線Ｌ１に接続された各種配線との間に第２容量Ｃｓ２（図３参照）が形成される。第２画素４９Ｒｂで形成される第２容量Ｃｓ２と、第３画素４９Ｇで形成される第２容量Ｃｓ２は、同程度の大きさであり、それぞれ例えば２５０ｆＦ程度である。
　また、本実施形態において、発光素子３に駆動電流を供給するための駆動トランジスタＤＲＴ及び出力トランジスタＢＣＴは、シングルゲート構造である。初期化トランジスタＩＳＴ、画素選択トランジスタＳＳＴ及びリセットトランジスタＲＳＴはダブルゲート構造である。これにより、初期化トランジスタＩＳＴ、画素選択トランジスタＳＳＴ及びリセットトランジスタＲＳＴのリーク電流を抑制することができる。
　次に、表示装置１の断面構成について説明する。図５は、図４のＶ－Ｖ’線に沿う断面図である。図６は、図４のＶＩ－ＶＩ’線に沿う断面図である。なお、図６では、周辺領域ＧＡに設けられたカソード配線６０及びトランジスタＴｒを模式的に示している。
　図５に示すように、発光素子３は、アレイ基板２の上に設けられる。アレイ基板２は、基板２１、各種トランジスタ、各種配線及び各種絶縁膜を有する。基板２１は絶縁基板であり、例えば、ガラス基板、樹脂基板又は樹脂フィルム等が用いられる。
　本明細書において、基板２１の表面に垂直な方向において、基板２１から平坦化膜２７に向かう方向を「上側」とする。また、平坦化膜２７から基板２１に向かう方向を「下側」とする。
　駆動トランジスタＤＲＴ、出力トランジスタＢＣＴ、初期化トランジスタＩＳＴ、画素選択トランジスタＳＳＴ及びリセットトランジスタＲＳＴは、基板２１の一方の面側に設けられる。基板２１の一方の面に、アンダーコート膜９０、各ゲート線、第１絶縁膜９１、半導体層６１、６５、７１、７５、第２絶縁膜９２、各信号線及び電源線、第３絶縁膜９３、アノード接続電極２４及びシールド電極２６、第４絶縁膜９４の順に積層される。
　アノード接続電極２４及びシールド電極２６の上に、第４絶縁膜９４を介して、アノード電極２３及び発光素子３が設けられる。
　表示装置１において、アレイ基板２は、基板２１からアノード電極２３までの各層を含む。アレイ基板２には、平坦化膜２７、カソード電極２２及び発光素子３は含まれない。
　アンダーコート膜９０、第１絶縁膜９１、第２絶縁膜９２及び第４絶縁膜９４は、シリコン酸化膜（ＳｉＯ）、シリコン窒化膜（ＳｉＮ）又はシリコン酸化窒化膜（ＳｉＯＮ）等の無機絶縁材料が用いられる。また、各無機絶縁膜は、単層に限定されず積層膜であってもよい。また、アンダーコート膜９０は設けられていなくてもよい。第３絶縁膜９３及び平坦化膜２７は、有機絶縁膜あるいは無機有機ハイブリッド絶縁膜（Ｓｉ－Ｏ主鎖に、例えば有機基（メチル基あるいはフェニル基）が結合した材料）である。
　ゲート電極６４、６６、７４、７８は、アンダーコート膜９０を介して基板２１の上に設けられる。第１絶縁膜９１は、ゲート電極６４、６６、７４、７８を覆ってアンダーコート膜９０の上に設けられる。半導体層６１、６５、７１、７５は、第１絶縁膜９１の上に設けられる。第２絶縁膜９２は、半導体層６１、６５、７１、７５を覆って第１絶縁膜９１の上に設けられる。
　図５に示す例では、各トランジスタは、いわゆるボトムゲート構造である。ただし、各トランジスタは、半導体層の上側にゲート電極が設けられたトップゲート構造でもよく、半導体層の上側及び下側の両方にゲート電極が設けられたデュアルゲート構造でもよい。
　接続配線Ｌ９、ソース電極６２、７２及びドレイン電極６７は、第２絶縁膜９２の上に設けられる。ソース電極６２は第２絶縁膜９２に設けられたコンタクトホールを介して第１部分半導体層６１ａ（半導体層６１）と電気的に接続される。
　ドレイン電極６７は第２絶縁膜９２に設けられたコンタクトホールを介して半導体層６５と電気的に接続される。また、初期化トランジスタＩＳＴのソース電極７２は、第２絶縁膜９２に設けられたコンタクトホールを介して半導体層７１と電気的に接続される。
　接続配線Ｌ９の一端側は、第２絶縁膜９２に設けられたコンタクトホールを介して画素選択トランジスタＳＳＴの半導体層７５と電気的に接続される。接続配線Ｌ９のうち、半導体層７５と重なる部分がドレイン電極７７として機能する。また、接続配線Ｌ９の他端側は、第２絶縁膜９２に設けられたコンタクトホールを介して初期化トランジスタＩＳＴの半導体層７１と電気的に接続される。接続配線Ｌ９のうち、半導体層７１と重なる部分がドレイン電極７３として機能する。このような構成により、画素選択トランジスタＳＳＴのドレインと初期化トランジスタＩＳＴのドレインとが接続配線Ｌ９を介して電気的に接続される。
　第３絶縁膜９３は、ソース電極６２、７２及びドレイン電極６７、７３、７７を覆って、第２絶縁膜９２の上に設けられる。第３絶縁膜９３の上にアノード接続電極２４及びシールド電極２６が設けられる。アノード接続電極２４は、第３絶縁膜９３に設けられたコンタクトホールを介してソース電極６２と接続される。シールド電極２６は、アノード電極２３及び発光素子３の下に設けられる。
　第４絶縁膜９４は、アノード接続電極２４及びシールド電極２６を覆って、第３絶縁膜９３の上に設けられる。アノード電極２３は第４絶縁膜９４の上に設けられる。アノード電極２３は、第４絶縁膜９４に設けられたコンタクトホールを介してアノード接続電極２４と電気的に接続される。
　発光素子３は、アノード電極２３の上に設けられ、発光素子３のアノード端子２３ｔとアノード電極２３が接続される。これにより、発光素子３のアノード端子２３ｔは、駆動トランジスタＤＲＴのソース電極６２と電気的に接続される。
　平坦化膜２７は、発光素子３の少なくとも側面３ａを覆って第４絶縁膜９４の上に設けられる。カソード電極２２は、平坦化膜２７の上に設けられ、発光素子３のカソード端子２２ｔと接続される。カソード電極２２は、表示領域ＡＡから周辺領域ＧＡに亘って設けられており、複数の画素４９の発光素子３と電気的に接続される。
　図６に示すように、基板２１の周辺領域ＧＡには、複数のトランジスタとして、駆動回路１２（図１参照）に含まれるトランジスタＴｒ及びカソード配線６０が設けられる。カソード配線６０は、アノード電源線Ｌ１と同層に設けられ、周辺領域ＧＡにおいて第２絶縁膜９２の上に設けられる。図５に示すカソード電極２２は、第３絶縁膜９３、第４絶縁膜９４及び平坦化膜２７に設けられたコンタクトホールを介して、カソード配線６０と電気的に接続される。また、図３に示すカソード電源線Ｌ１０は、カソード配線６０及びカソード電極２２を含む。
　トランジスタＴｒは、半導体層８１、ソース電極８２、ドレイン電極８３及びゲート電極８４を含む。トランジスタＴｒは、画素回路ＰＩＣＡに含まれる各トランジスタと同様の層構成を有しており、詳細な説明は省略する。半導体層８１は、第２絶縁膜９２の上、すなわち、各半導体層６１、６５、７１、７５、７９と同層に設けられている。ただし、トランジスタＴｒは、画素４９の各トランジスタと異なる層に設けられていてもよい。
　図６に示すように、アノード電源線Ｌ１、映像信号線Ｌ２及びリセット電源線Ｌ３は、第２絶縁膜９２の上に設けられる。アノード電源線Ｌ１の幅は、映像信号線Ｌ２及びリセット電源線Ｌ３のそれぞれの幅よりも大きい。また、アノード電源線Ｌ１の厚さｔ２は、ゲート電極６４の厚さｔ１（図５参照）よりも厚い。また、アノード電源線Ｌ１の厚さｔ２は、映像信号線Ｌ２及びリセット電源線Ｌ３の厚さと等しい。これにより、アノード電源線Ｌ１の抵抗値を小さくすることができる。なお、アノード電源線Ｌ１の厚さｔ２は、映像信号線Ｌ２及びリセット電源線Ｌ３の厚さと異なっていてもよい。
　各配線の層構成は適宜変更できる。例えば、アノード電源線Ｌ１と、映像信号線Ｌ２及びリセット電源線Ｌ３等の各信号線とが、異なる層に設けられていてもよい。
　アノード電源線Ｌ１と各種ゲート線との間に形成される容量は、デカップリングコンデンサとして用いられる。これにより、デカップリングコンデンサは、アノード電源電位ＰＶＤＤの変動を吸収して、駆動ＩＣ２１０を安定して動作させることができる。また、デカップリングコンデンサは、表示装置１で発生する電磁ノイズが外部に漏れることを抑制できる。
　なお、上述した図３に示す画素回路ＰＩＣＡの構成は適宜変更することができる。例えば１つの画素４９での配線の数及びトランジスタの数は異なっていてもよい。
　図７は、実施形態に係る第１発光素子を示す断面図である。本実施形態の表示装置１において、第１発光素子３Ｒａは、アノード端子２３ｔが下側に設けられカソード端子２２ｔが上側に設けられた、いわゆるフェースアップ構造である。
　図７に示すように、第１発光素子３Ｒａは、複数の部分発光素子３ｓと、複数の部分発光素子３ｓを覆う保護層３９と、ｐ型電極３７と、ｎ型電極３８と、を有する。複数の部分発光素子３ｓは、ｐ型電極３７とｎ型電極３８との間に、それぞれ柱状に形成される。複数の部分発光素子３ｓは、ｎ型クラッド層３３と、発光層３４と、ｐ型クラッド層３５と、を有する。ｎ型電極３８は、ｎ型クラッド層３３に電気的に接続される。ｐ型電極３７はｐ型クラッド層３５に電気的に接続される。ｐ型電極３７の上に、ｐ型クラッド層３５、発光層３４、ｎ型クラッド層３３の順に積層される。ｎ型クラッド層３３及びｐ型クラッド層３５は、例えば、窒化ガリウム（ＧａＮ）、アルミニウムインジウム燐（ＡｌＩｎＰ）等の化合物半導体が用いられる。第１発光素子３Ｒａの発光層３４は、ユウロピウム（Ｅｕ）が添加された窒化ガリウム（ＧａＮ）である。
　ｎ型電極３８は、ＩＴＯ（Indium　Tin　Oxide）等の透光性の導電性材料である。ｎ型電極３８は、第１発光素子３Ｒａのカソード端子２２ｔであり、カソード電極２２に接続される。また、ｐ型電極３７は、第１発光素子３Ｒａのアノード端子２３ｔであり、Ｐｔ層３７ａと、メッキにより形成された厚膜Ａｕ層３７ｂと、を有する。厚膜Ａｕ層３７ｂは、アノード電極２３の載置面２３ａに接続される。
　保護層３９は、例えばＳＯＧ（Spin　on　Glass）である。保護層３９の側面が、第１発光素子３Ｒａの側面３ａとなる。平坦化膜２７は、保護層３９の側面を囲んで設けられる。
　図８は、実施形態に係る第２発光素子を示す断面図である。第２赤色の光を出射する第２発光素子３Ｒｂは、第１赤色の光を出射する第１発光素子３Ｒａと異なる構造を有する。具体的には、図８に示すように、第２発光素子３Ｒｂの発光層３４Ａは、窒化インジウムガリウム（ＩｎＧａＮ）と窒化ガリウム（ＧａＮ）とが多層に積層された多重量子井戸構造である。なお、第３発光素子３Ｇ及び第４発光素子３Ｂは、第１発光素子３Ｒａ及び第２発光素子３Ｒｂと同様の積層構造を有し、第１発光素子３Ｒａと同様に単層の発光層３４を有してもよいし、第２発光素子３Ｒｂと同様に多層の発光層３４を有してもよい。
　図９は、各発光素子の発光強度と波長との関係を模式的に示すグラフである。第１発光素子３Ｒａ、第２発光素子３Ｒｂ、第３発光素子３Ｇ及び第４発光素子３Ｂからそれぞれ出射される光のスペクトルにおいて、極大発光波長は、それぞれ６２０ｎｍ、６４５ｎｍ、５３０ｎｍ、４５０ｎｍ程度である。
　第１発光素子３Ｒａの極大発光波長は、第２発光素子３Ｒｂの極大発光波長の近傍にあり、第１発光素子３Ｒａ及び第２発光素子３Ｒｂはいずれも赤色の光（第１赤色、第２赤色）を出射する。第１赤色の光のスペクトルの波長領域は、第２赤色の光のスペクトルの波長領域と重なる。また、第１赤色の光のスペクトルの半値幅は、第２赤色の光のスペクトルの半値幅よりも小さい。第１赤色の光のスペクトルの発光強度は、第２赤色の光のスペクトルの発光強度よりも大きい。本実施形態では、異なる光のスペクトルを有する第１発光素子３Ｒａ及び第２発光素子３Ｒｂにより赤色を表示することで、良好に画像を表示することができる。
　次に、図１０及び図１１を参照しつつ、各発光素子の出力階調値の設定方法について説明する。図１０は、信号処理回路の構成を模式的に示すブロック図である。図１１は、入力階調値と、駆動される発光素子との関係を説明するための説明図である。
　図１０に示すように、信号処理回路１００は、第１処理回路１１０と、メモリ１１５と、バッファ１２５とを有する。信号処理回路１００は、映像信号Ｖｓｉｇに基づいて４つの画素４９の各々の出力階調値ＳｏＲａ、ＳｏＲｂ、ＳｏＧ、ＳｏＢを演算する。映像信号Ｖｓｉｇは画素Ｐｉｘごとの入力階調値ＳｉＲ、ＳｉＧ、ＳｉＢを含む。入力階調値ＳｉＲ、ＳｉＧ、ＳｉＢは、それぞれ赤色、緑色、青色の階調値である。出力階調値ＳｏＲａは、第１画素４９Ｒａに対応する階調値である。出力階調値ＳｏＲｂは、第２画素４９Ｒｂに対応する階調値である。出力階調値ＳｏＧは、第３画素４９Ｇに対応する階調値である。出力階調値ＳｏＢは、第４画素４９Ｂに対応する階調値である。信号処理回路１００は、例えば図１に示す駆動ＩＣ２１０に含まれていてもよいし、駆動ＩＣ２１０と別の回路チップとして基板２１に設けられていてもよい。以下において、出力階調値ＳｏＲａ、ＳｏＲｂ、ＳｏＧ、ＳｏＢをそれぞれ区別する必要がない場合、出力階調値Ｓｏという。また、入力階調値ＳｉＲ、ＳｉＧ、ＳｉＢをそれぞれ区別する必要がない場合、入力階調値Ｓｉという。
　バッファ１２５は、入力階調値Ｓｉを記憶する回路である。なお、バッファ１２５は、１フレーム分の映像信号Ｖｓｉｇに含まれる入力階調値ＳｉＲ、ＳｉＧ、ＳｉＢを含む入力階調値Ｓｉを記憶してもよいし、１フレーム分の映像信号Ｖｓｉｇのうち、一部の映像信号Ｖｓｉｇに含まれる入力階調値Ｓｉを取り込んでもよい。
　メモリ１１５は、入力階調値ＳｉＲ、ＳｉＧ、ＳｉＢと、４つの画素４９の各々の出力階調値ＳｏＲａ、ＳｏＲｂ、ＳｏＧ、ＳｏＢとの関係を示す情報を示すデータＬＵＴを含む。データＬＵＴは、例えば、ルックアップテーブル（Look　Up　Table）のようなテーブルデータである。
　データＬＵＴは、入力階調値ＳｉＲが０以上第１しきい値Ｌｔｈ（図１１参照）以下の範囲では、第１発光素子３Ｒａのみを点灯させる出力階調値ＳｏＲａ、ＳｏＲｂが対応付けられている。すなわち、入力階調値ＳｉＲが０以上第１しきい値Ｌｔｈ以下の範囲では、出力階調値ＳｏＲｂは０（階調値０）である。また、データＬＵＴは、入力階調値ＳｉＲが第１しきい値Ｌｔｈよりも大きく、第２しきい値Ｈｔｈ（図１１参照）よりも小さい範囲では、第１発光素子３Ｒａ及び第２発光素子３Ｒｂの両方を点灯させる出力階調値ＳｏＲａ、ＳｏＲｂが対応付けられている。第２しきい値Ｈｔｈは、第１しきい値Ｌｔｈよりも大きい階調値である。また、データＬＵＴは、入力階調値ＳｉＲが第２しきい値Ｈｔｈ以上の範囲では、第１発光素子３Ｒａのみを点灯させる出力階調値ＳｏＲａ、ＳｏＲｂが対応付けられている。すなわち、入力階調値ＳｉＲが第２しきい値Ｈｔｈ以上の範囲では、出力階調値ＳｏＲｂは０（階調値０）である。なお、第２しきい値Ｈｔｈは、入力階調値ＳｉＲの最大階調値ｍ（例えば、ｍ＝２５５）以下の所定の数値である。
　第１処理回路１１０は、メモリ１１５から読み出したデータＬＵＴを参照して、入力階調値ＳｉＲ、ＳｉＧ、ＳｉＢに対応する出力階調値ＳｏＲａ、ＳｏＲｂ、ＳｏＧ、ＳｏＢを特定する。第１処理回路１１０は、出力階調値ＳｏＲａ、ＳｏＲｂ、ＳｏＧ、ＳｏＢを画素Ｐｉｘに出力する。各画素４９は、出力階調値ＳｏＲａ、ＳｏＲｂ、ＳｏＧ、ＳｏＢに基づいて点灯する。
　図１１に示すように、入力階調値ＳｉＲが０以上第１しきい値Ｌｔｈ以下の範囲では、出力階調値ＳｏＲａ、ＳｏＲｂに基づいて、第１発光素子３Ｒａが点灯し、第２発光素子３Ｒｂは点灯しない。入力階調値ＳｉＲが第１しきい値Ｌｔｈよりも大きく、第２しきい値Ｈｔｈよりも小さい範囲では、出力階調値ＳｏＲａ、ＳｏＲｂに基づいて、第１発光素子３Ｒａ及び第２発光素子３Ｒｂの両方が点灯する。入力階調値ＳｉＲが第２しきい値Ｈｔｈ以上の範囲では、出力階調値ＳｏＲａ、ＳｏＲｂに基づいて、第１発光素子３Ｒａのみが点灯し、第２発光素子３Ｒｂは点灯しない。
　このように、本実施形態では、低階調及び高階調の表示では、発光効率が高い第１発光素子３Ｒａのみを点灯させることで、駆動電流の増大を抑制して良好に表示を行うことができる。また、中間階調の表示では、第１発光素子３Ｒａ及び第２発光素子３Ｒｂの両方を点灯させることで、良好に表示を行うことができる。また、第２発光素子３Ｒｂに供給される駆動電流の増大を抑制することができるので、第２画素４９Ｒｂで形成される第２容量Ｃｓ２を、他の画素４９と同程度の大きさにすることができる。
（第１変形例）
　図１２は、各発光素子の出力階調値の設定方法を説明するためのフローチャートである。第１実施形態では、信号処理回路１００は、あらかじめ定められたデータＬＵＴに基づいて出力階調値ＳｏＲａ、ＳｏＲｂ、ＳｏＧ、ＳｏＢを演算するが、これに限定されない。図１２に示すように、まず、信号処理回路１００は、１フレーム画像を取り込む（ステップＳＴ１）。具体的には、バッファ１２５は、１フレーム分の映像信号Ｖｓｉｇを取り込んで、赤色、緑色、青色のそれぞれに対応する入力階調値ＳｉＲ、ＳｉＧ、ＳｉＢを記憶する。
　第１処理回路１１０は、画素Ｐｉｘごとに、入力階調値ＳｉＲが０より大きいか判断する（ステップＳＴ２）。言い換えると、画素Ｐｉｘごとに、赤色の表示があるかどうかを判断する。入力階調値ＳｉＲが０である場合（ステップＳＴ２、Ｎｏ）、第１処理回路１１０は、出力階調値ＳｏＲa、ＳｏＲｂとして階調値０を設定する（ステップＳＴ３）。なお、階調値０は画素Ｐｉｘを非点灯状態とする階調値である。設定された出力階調値ＳｏＲａ、ＳｏＲｂは画素Ｐｉｘに出力され、第１発光素子３Ｒａ及び第２発光素子３Ｒｂは非点灯状態となる。一方で、入力階調値ＳｉＲが０より大きい場合（ステップＳＴ２、Ｙｅｓ）、すなわち入力階調値ＳｉＲが１以上の値である場合、第１処理回路１１０は、入力階調値ＳｉＲと、第１しきい値Ｌｔｈ及び第２しきい値Ｈｔｈとを比較する（ステップＳＴ４）。
　入力階調値ＳｉＲが０よりも大きく第１しきい値Ｌｔｈ以下の場合、あるいは入力階調値ＳｉＲが第２しきい値Ｈｔｈ以上の場合（ステップＳＴ４、Ｙｅｓ）、第１処理回路１１０は、第１発光素子３Ｒａのみを点灯させる出力階調値ＳｏＲａ、ＳｏＲｂを設定する（ステップＳＴ５）。より具体的には、出力階調値ＳｏＲａとして入力階調値ＳｉＲに基づく０より大きい値（階調値ＳｉｏＲａ）を設定し、出力階調値ＳｏＲｂとして階調値０を設定する。設定された出力階調値ＳｏＲａ、ＳｏＲｂは画素Ｐｉｘに出力され、第１発光素子３Ｒａが点灯し、第２発光素子３Ｒｂは非点灯状態となる。
　入力階調値ＳｉＲが第１しきい値Ｌｔｈよりも大きく、第２しきい値Ｈｔｈよりも小さい場合（ステップＳＴ４、Ｎｏ）、第１処理回路１１０は、第１発光素子３Ｒａ及び第２発光素子３Ｒｂを点灯させる出力階調値ＳｏＲａ、ＳｏＲｂを設定する（ステップＳＴ６）。より具体的には、出力階調値ＳｏＲａとして入力階調値ＳｉＲに基づく０より大きい値（階調値ＳｉｏＲａ）を設定し、出力階調値ＳｏＲｂとして入力階調値ＳｉＲに基づく階調値ＳｉｏＲｂを設定する。階調値ＳｉｏＲｂは、０より大きい値を有する。設定された出力階調値ＳｏＲａ、ＳｏＲｂは画素Ｐｉｘに出力され、第１発光素子３Ｒａ及び第２発光素子３Ｒｂが点灯する。
　ステップＳＴ３、ステップＳＴ５、または、ステップＳＴ６の処理が完了した場合、第１処理回路１１０は、入力階調値ＳｉＧが０より大きいかを判断する（ステップＳＴ７）。言い換えると、第１処理回路１１０は、緑色の表示があるかどうかを判断する。入力階調値ＳｉＧが０である場合（ステップＳＴ７、Ｎｏ）、第１処理回路１１０は、出力階調値ＳｏＧとして階調値０を設定する（ステップＳＴ８）。設定された出力階調値ＳｏＧは画素Ｐｉｘに出力され、第３発光素子３Ｇは非点灯状態となる。入力階調値ＳｉＧが０より大きい場合（ステップＳＴ７、Ｙｅｓ）、すなわち入力階調値ＳｉＧが１以上の値である場合、第１処理回路１１０は、入力階調値ＳｉＧに基づく階調値（階調値ＳｉｏＧ）を出力階調値ＳｏＧとして設定する（ステップＳＴ９）。設定された出力階調値ＳｏＧは、画素Ｐｉｘに出力され、第３発光素子３Ｇが点灯する。
　ステップＳＴ８又はステップＳＴ９の処理が完了した場合、第１処理回路１１０は、入力階調値ＳｉＢが０より大きいかを判断する（ステップＳＴ１０）。言い換えると、第１処理回路１１０は、青色の表示があるかどうかを判断する。入力階調値ＳｉＢが０である場合（ステップＳＴ１０、Ｎｏ）、第１処理回路１１０は、出力階調値ＳｏＢとして階調値０を設定する（ステップＳＴ１１）。設定された出力階調値ＳｏＢは画素Ｐｉｘに出力され、第４発光素子３Ｂは非点灯状態となる。入力階調値ＳｉＢが０より大きい場合（ステップＳＴ１０、Ｙｅｓ）、すなわち入力階調値ＳｉＢが１以上の値である場合、第１処理回路１１０は、入力階調値ＳｉＢに基づく階調値（階調値ＳｉｏＢ）を出力階調値ＳｏＢとして設定する（ステップＳＴ１２）。設定された出力階調値ＳｏＢは、画素Ｐｉｘに出力され、第４発光素子３Ｂが点灯する。
　ステップＳＴ１１又はステップＳＴ１２の処理が完了した場合、第１処理回路１１０は、１フレーム分の全ての画素Ｐｉｘの出力階調値ＳｏＲａ、ＳｏＲｂ、ＳｏＧ、ＳｏＢが設定されたかを判断する（ステップＳＴ１３）。全ての画素Ｐｉｘの出力階調値Ｓｏが設定されていない場合（ステップＳＴ１３、Ｎｏ）、次の画素Ｐｉｘに対して、ステップＳＴ２からの処理を実行する。全ての画素Ｐｉｘの出力階調値Ｓｏが設定されている場合（ステップＳＴ１３、Ｙｅｓ）、出力階調値Ｓｏの設定処理を完了する。なお、設定処理が完了してから出力階調値ＳｏＲａ、ＳｏＲｂ、ＳｏＧ、ＳｏＢが画素Ｐｉｘに出力され、それぞれの画素Ｐｉｘに配置された発光素子３は、設定された出力階調値ＳｏＲａ、ＳｏＲｂ、ＳｏＧ、ＳｏＢに基づいて、点灯制御される。
　なお、出力階調値Ｓｏが設定されてから画素Ｐｉｘに出力されるタイミングは、１フレームの全ての画素の出力階調値Ｓｏの設定が完了してからでもよいし、共通するゲート線に接続される１ラインの画素群の設定が完了した段階で画素Ｐｉｘに出力されてもよい。また、画素Ｐｉｘ単位で出力階調値Ｓｏが設定された順に、順次、画素Ｐｉｘに出力されてもよい。
（第２変形例）
　図１３は、第２変形例に係る信号処理回路の構成を模式的に示すブロック図である。図１４は、第２変形例に係る各発光素子の出力階調値の設定方法を説明するためのフローチャートである。図１３に示すように、信号処理回路１００Ａは、さらに第２処理回路１２０を備える。以下の説明では、隣り合う２つの画素Ｐｉｘを、第１画素群Ｐｉｘ１、第２画素群Ｐｉｘ２と表す。信号処理回路１００Ａは、第１画素群Ｐｉｘ１の入力階調値ＳｉＲ、ＳｉＧ、ＳｉＢに基づいて、第１画素群Ｐｉｘ１の各画素４９に加え第２画素群Ｐｉｘ２の一部の画素４９を点灯させる。
　第１処理回路１１０は、図１２で示す処理と同様の処理を行い、出力階調値ＳｏＲａ、ＳｏＲｂ１、ＳｏＧ、ＳｏＢを第２処理回路１２０へ出力する。第２処理回路１２０は、第１処理回路１１０から受け取った出力階調値ＳｏＲｂ１に対応する駆動電流と、所定のしきい値電流とを比較し、比較結果に基づく出力階調値ＳｏＲｂ２を設定する。信号処理回路１００Ａは、設定された出力階調値ＳｏＲｂ２を画素Ｐｉｘに出力する。具体的には、第２処理回路１２０は、出力階調値ＳｏＲｂ１に基づいて、第２発光素子３Ｒｂに供給される駆動電流を演算する。そして、第２処理回路１２０は、第２発光素子３Ｒｂの駆動電流が所定のしきい値電流を超えないように、出力階調値ＳｏＲｂ２を設定する。より具体的には、駆動電流が所定のしきい値電流を超える場合、出力階調値ＳｏＲｂ１を、基準階調値ＳｏｔＲｂと、保持階調値ＳｏｒＲｂに分け、基準階調値ＳｏｔＲｂを出力階調値ＳｏＲｂ２として設定する。基準階調値ＳｏｔＲｂは、しきい値電流又はしきい値電流以下の駆動電流に対応する階調値であって、出力階調値ＳｏＲｂ２として設定され、第１画素群Ｐｉｘ１の第２発光素子３Ｒｂ１に出力される。また、保持階調値ＳｏｒＲｂは、メモリ１１５に入力される。
　第２処理回路１２０は、メモリ１１５に保持階調値ＳｏｒＲｂが保持されている場合、保持階調値ＳｏｒＲｂ及び第２画素群Ｐｉｘ２の入力階調値ＳｉＲに基づく階調値ＳｉｏＲｂに基づいて、出力階調値ＳｏＲｂ２を設定する。なお、第１画素群Ｐｉｘ１の入力階調値ＳｉＲに対応する階調値ＳｉｏＲｂを基準階調値ＳｏｔＲｂと保持階調値ＳｏｒＲｂとに分ける場合は、第２発光素子３Ｒｂ１を出力階調値ＳｏＲｂ１で発光させた場合の輝度と、第２発光素子３Ｒｂ１と、第２画素群Ｐｉｘ２の第２発光素子３Ｒｂ２とをそれぞれ基準階調値ＳｏｔＲｂと保持階調値ＳｏｒＲｂで発光させた場合の輝度が実質的に等しくなるように設定される。そして、第２画素群Ｐｉｘ２の入力階調値ＳｉＲに基づく階調値ＳｉｏＲｂと、第１画素群Ｐｉｘ１の入力階調値ＳｉＲに基づく階調値ＳｉｏＲｂから分けられた保持階調値ＳｏｒＲｂとに基づいて、第２画素群Ｐｉｘ２の第２発光素子３Ｒｂ２に対する出力階調値ＳｏＲｂ２が設定される。
　図１４のステップＳＴ２１からステップＳＴ２６及びステップＳＴ７からステップＳＴ１３は、図１２と同様であるため、詳細な説明は省略する。図１４に示すように、ステップＳＴ２３、ステップＳＴ２５の処理が完了した後に、第２処理回路１２０は、第１処理回路１１０から出力階調値ＳｏＲｂ１を受け取り、メモリ１１５に保持階調値ＳｏｒＲｂが保持されているかを判断する（ステップＳＴ３１）。メモリ１１５に保持階調値ＳｏｒＲｂが保持されている場合（ステップＳＴ３１、Ｙｅｓ）、第２処理回路１２０は、保持階調値ＳｏｒＲｂを出力階調値ＳｏＲｂ２として設定する（ステップＳＴ３２）。設定された出力階調値ＳｏＲｂ２は画素Ｐｉｘに出力され、画素Ｐｉｘに含まれる第２発光素子３Ｒｂが点灯する。また、メモリ１１５に保持階調値ＳｏｒＲｂが保持されていない場合（ステップＳＴ３１、Ｎｏ）、第２処理回路１２０は、出力階調値ＳｏＲｂ１（階調値０）を出力階調値ＳｏＲｂ２として設定する（ステップＳＴ３３）。設定された出力階調値ＳｏＲｂ２は画素Ｐｉｘに出力され、画素Ｐｉｘに含まれる第２発光素子３Ｒｂが非点灯状態となる。
　ステップＳＴ２６の処理が完了した後に、第２処理回路１２０は、第１処理回路１１０から出力階調値ＳｏＲｂ１を受け取り、メモリ１１５に保持階調値ＳｏｒＲｂが保持されているかを判断する（ステップＳＴ３４）。メモリ１１５に保持階調値ＳｏｒＲｂが保持されている場合（ステップＳＴ３４、Ｙｅｓ）、第２処理回路１２０は、出力階調値ＳｏＲｂ１（入力階調値ＳｉＲに基づく階調値ＳｉｏＲｂ）に保持階調値ＳｏｒＲｂを加算する（ステップＳＴ３５）。メモリ１１５に保持階調値ＳｏｒＲｂが保持されていない場合（ステップＳＴ３４、Ｎｏ）、第２処理回路１２０は、出力階調値ＳｏＲｂ１（階調値ＳｉｏＲｂ）に対応する駆動電流がしきい値電流以下か判断する（ステップＳＴ３６)。
　出力階調値ＳｏＲｂ１に対応する駆動電流がしきい値電流以下である場合（ステップＳＴ３６、Ｙｅｓ）、第２処理回路１２０は、出力階調値ＳｏＲｂ１を出力階調値ＳｏＲｂ２として設定する（ステップＳＴ３７）。設定された出力階調値ＳｏＲｂ２は画素Ｐｉｘに出力され、画素Ｐｉｘに含まれる第２発光素子３Ｒｂが点灯する。
　なお、ステップＳＴ３５の処理が完了した場合も同様に、第２処理回路１２０は、保持階調値ＳｏｒＲｂが加算された出力階調値ＳｏＲｂ１（階調値ＳｉｏＲｂ＋保持階調値ＳｏｒＲｂ）に対応する駆動電流がしきい値電流以下であるかを判断する（ステップＳＴ３６）。出力階調値ＳｏＲｂ１に対応する駆動電流がしきい値電流以下である場合（ステップＳＴ３６、Ｙｅｓ）、第２処理回路１２０は、保持階調値ＳｏｒＲｂが加算された出力階調値ＳｏＲｂ１を出力階調値ＳｏＲｂ２として設定する（ステップＳＴ３７）。設定された出力階調値ＳｏＲｂ２は画素Ｐｉｘに出力され、保持階調値ＳｏｒＲｂが加算された出力階調値ＳｏＲｂ１に対応する階調で、画素Ｐｉｘに含まれる第２発光素子３Ｒｂが点灯する。
　出力階調値ＳｏＲｂ１に対応する駆動電流がしきい値電流より大きい場合（ステップＳＴ３６、Ｎｏ）、第２処理回路１２０は、出力階調値ＳｏＲｂ１（階調値ＳｉｏＲｂ）より小さい基準階調値ＳｏｔＲｂを出力階調値ＳｏＲｂ２として設定する（ステップＳＴ３８）。より具体的には、第２処理回路１２０は、出力階調値ＳｏＲｂ１に基づき、基準階調値ＳｏｔＲｂと保持階調値ＳｏｒＲｂを演算し、基準階調値ＳｏｔＲｂを出力階調値ＳｏＲｂ２として設定する。ステップＳＴ３８の処理が完了した後に、第２処理回路１２０は、保持階調値ＳｏｒＲｂをメモリ１１５に記録する（ステップＳＴ３９）。設定された出力階調値ＳｏＲｂ２は画素Ｐｉｘに出力され、画素Ｐｉｘに含まれる第２発光素子３Ｒｂが点灯する。
　なお、ステップＳＴ３５の処理が完了した場合も同様に、第２処理回路１２０は、保持階調値ＳｏｒＲｂが加算された出力階調値ＳｏＲｂ１（階調値ＳｉｏＲｂ＋保持階調値ＳｏｒＲｂ）に対応する駆動電流がしきい値電流より大きい場合（ステップＳＴ３６、Ｎｏ）、第２処理回路１２０は、保持階調値ＳｏｒＲｂが加算された出力階調値ＳｏＲｂ１より小さい基準階調値ＳｏｔＲｂを出力階調値ＳｏＲｂ２として設定する（ステップＳＴ３８）。より具体的には、第２処理回路１２０は、保持階調値ＳｏｒＲｂが加算された出力階調値ＳｏＲｂ１に基づき、基準階調値ＳｏｔＲｂと保持階調値ＳｏｒＲｂを演算し、基準階調値ＳｏｔＲｂを出力階調値ＳｏＲｂ２として設定する（ステップＳＴ３８）。ステップＳＴ３８の処理が完了した後に、第２処理回路１２０は、保持階調値ＳｏｒＲｂをメモリ１１５に記録する（ステップＳＴ３９）。設定された出力階調値ＳｏＲｂ２は画素Ｐｉｘに出力され、画素Ｐｉｘに含まれる第２発光素子３Ｒｂが点灯する。
　ステップＳＴ３２、ステップＳＴ３３、ステップＳＴ３７又はステップＳＴ３９の処理が完了した後は、図１２と同様に、信号処理回路１００Ａは、ステップＳＴ７からステップＳＴ１３の処理を実施する。なお、各ステップＳＴの実施順は適宜変更可能であり、例えば、ステップＳＴ３８及びステップＳＴ３９は同時に実施してもよいし、ステップＳＴ３９をステップＳＴ３８より先に実施してもよい。また、ステップＳＴ３６において、出力階調値ＳｏＲｂ１に対応する駆動電流としきい値電流を比較しているが、これに限らず、しきい値電流に対応する基準階調値ＳｏｔＲｂを記録し、出力階調値ＳｏＲｂ１が基準階調値ＳｏｔＲｂ以下かを判定してもよい。なお、基準階調値ＳｏｔＲｂは、全ての画素Ｐｉｘに共通の値であってもよいし、画素Ｐｉｘ毎に異なる値を有してもよい。
　第２変形例では、第１画素群Ｐｉｘ１の入力階調値Ｓｉに基づいて演算された第２発光素子３Ｒｂに供給される駆動電流がしきい値電流よりも大きい場合に、第１画素群Ｐｉｘ１の第２発光素子３Ｒｂが入力階調値ＳｉＲに対応する階調値ＳｉｏＲｂ１より低い出力階調値（基準階調値ＳｏｔＲｂ）で点灯し、保持階調値ＳｏｒＲｂが保持される。隣接する第２画素群Ｐｉｘ２の出力階調値Ｓｏを設定する際に、保持階調値ＳｏｒＲｂが加算されることで、第２発光素子３Ｒｂが入力階調値ＳｉＲに対応する階調値ＳｉｏＲｂ２より高い出力階調値（階調値ＳｉｏＲｂ２＋保持階調値ＳｏｒＲｂ）で点灯する。これによって、隣接する第１画素群Ｐｉｘ１、第２画素群Ｐｉｘ２の２つの第２発光素子３Ｒｂにより合計の発光強度を維持しつつ、第１画素群Ｐｉｘ１の第２発光素子３Ｒｂに流れる駆動電流を抑制することができる。
（第３変形例）
　図１５は、第３変形例に係る各発光素子の出力階調値の設定方法を説明するためのフローチャートである。第２変形例において、第１処理回路１１０が、ステップＳＴ２２からステップＳＴ２６の処理を行い、第２処理回路１２０がステップＳＴ３１からステップＳＴ３９の処理を行うとしたが、これに限られない。第１処理回路１１０及び第２処理回路１２０が行う処理を入れ替えてもよい。第３変形例において、第１処理回路１１０がメモリ１１５に保持階調値ＳｏｒＲｂが保持されているか否かを判定する。なお、各ステップＳＴにおいて、第２変形例と共通する記載は省略する。
　第１処理回路１１０は、１フレーム分の入力階調値Ｓｉを取り込み（ステップＳＴ１２１）、保持階調値ＳｏｒＲｂがメモリ１１５に保持されているか否かを判断する（ステップＳＴ１２２）。保持階調値ＳｏｒＲｂが保持されていない場合（ステップＳＴ１２２、Ｎｏ）、第１処理回路１１０は、図１２のステップＳＴ２からステップＳＴ６までと同様の処理を行う。具体的には、入力階調値ＳｉＲが０である場合（ステップＳＴ１２３、Ｎｏ）、及び、入力階調値ＳｉＲが第１しきい値Ｌｔｈ以下、若しくは、入力階調値ＳｉＲが第２しきい値Ｈｔｈ以上である場合（ステップＳＴ１２５、Ｙｅｓ）は、第１処理回路１１０は、第２処理回路１２０を介さずに、出力階調値ＳｏＲｂ２として階調値０を設定する（ステップＳＴ１２４、ステップＳＴ１２６）。また、入力階調値ＳｉＲが第１しきい値Ｌｔｈより大きく、第２しきい値Ｈｔｈより小さい場合（ステップＳＴ１２５、Ｎｏ）は、第１処理回路１１０は、入力階調値ＳｉＲに基づく階調値ＳｉｏＲｂを出力階調値ＳｏＲｂ１として第２処理回路１２０に出力する（ステップＳＴ１２７）。
　保持階調値ＳｏｒＲｂがメモリ１１５に保持されている場合（ステップＳＴ１２２、Ｙｅｓ）、第１処理回路１１０は、保持階調値ＳｏｒＲｂを加算した上で、ステップＳＴ１２３からステップＳＴ１２７と同様の処理を実施する。第１処理回路１１０は、入力階調値ＳｉＲが０より大きいかを判断する（ステップＳＴ１２８）。具体的には、入力階調値ＳｉＲが０である場合（ステップＳＴ１２８、Ｎｏ）、及び、入力階調値ＳｉＲが第１しきい値Ｌｔｈ以下、若しくは、入力階調値ＳｉＲが第２しきい値Ｈｔｈ以上である場合（ステップＳＴ１３０、Ｙｅｓ）は、第１処理回路１１０は、第２処理回路１２０を介さずに、出力階調値ＳｏＲｂ２として保持階調値ＳｏｒＲｂを設定する（ステップＳＴ１２９、ステップＳＴ１３１）。また、入力階調値ＳｉＲが第１しきい値Ｌｔｈより大きく、第２しきい値Ｈｔｈより小さい場合（ステップＳＴ１３０、Ｎｏ）は、第１処理回路１１０は、入力階調値ＳｉＲに基づく階調値ＳｉｏＲｂに保持階調値ＳｏｒＲｂを加算した値を出力階調値ＳｏＲｂ１として第２処理回路１２０に出力する（ステップＳＴ１３２）。
　第２処理回路１２０は、第１処理回路１１０から出力階調値ＳｏＲｂ１を受け取ると（ステップＳＴ１３２、ステップＳＴ１２７）、図１４のステップＳＴ３６からステップＳＴ３９と同様の処理を実施する。具体的には、第２処理回路１２０は、出力階調値ＳｏＲｂ１に対応する駆動電流がしきい値電流以下かを判断する（ステップＳＴ１３３）。出力階調値ＳｏＲｂ１に対応する駆動電流がしきい値電流以下である場合（ステップＳＴ１３３、Ｙｅｓ）、第２処理回路１２０は、出力階調値ＳｏＲｂ１を出力階調値ＳｏＲｂ２として設定する（ステップＳＴ１３４）。出力階調値ＳｏＲｂ１に対応する駆動電流がしきい値電流より大きい場合（ステップＳＴ１３３、Ｎｏ）、第２処理回路１２０は、出力階調値ＳｏＲｂ１に基づいて、基準階調値ＳｏｔＲｂと保持階調値ＳｏｒＲｂに分け、基準階調値ＳｏｔＲｂを出力階調値ＳｏＲｂ２として設定し（ステップＳＴ１３５）、保持階調値ＳｏｒＲｂをメモリ１１５に記録する（ステップＳＴ１３６）。
　ステップＳＴ１２４、ステップＳＴ１２６、ステップＳＴ１２９、ステップＳＴ１３１、ステップＳＴ１３４又はステップＳＴ１３６の処理が完了した後は、図１２と同様に、信号処理回路１００Ａは、ステップＳＴ７からステップＳＴ１３の処理を実施する。
　このように、保持階調値ＳｏｒＲｂが保持されているか否かを第１処理回路１１０で処理することで、一部のステップＳＴ（ステップＳＴ１２４、ステップＳＴ１２６、ステップＳＴ１２９、ステップＳＴ１３１）で第２処理回路１２０を介さずに処理を完了することででき、処理を簡素化することができる。
（第４変形例）
　図１６Ａから図１６Ｃは、１つの画素群における各発光素子の配置パターンの変形例を示す平面図である。実施形態では、１画素Ｐｉｘにおいて、図２に示すように、第１発光素子３Ｒａ、第２発光素子３Ｒｂ、第３発光素子３Ｇ、第４発光素子３Ｂが配置されるとしたが、各発光素子３の配置パターンはこれに限られない。図１６Ａは、第４変形例に係る１つの画素群における各発光素子の第１配置パターンを示す平面図である。図１６Ａに示すように、第１配置パターンＡＰ１では、第１発光素子３Ｒａと第２発光素子３Ｒｂは第２方向Ｄｙで並ぶ。第１発光素子３Ｒａと第３発光素子３Ｇは第１方向Ｄｘで並ぶ。第２発光素子３Ｒｂと第４発光素子３Ｂは第１方向Ｄｘで並ぶ。また、第３発光素子３Ｇと第４発光素子３Ｂは第２方向Ｄｙで並ぶ。
　なお、第１配置パターンＡＰ１において、第１発光素子３Ｒａと第２発光素子３Ｒｂとの配置を入れ替えてもよいし、あるいは、第３発光素子３Ｇと第４発光素子３Ｂとの配置を入れ替えてもよい。第２発光素子３Ｒｂと第１方向Ｄｘ又は第２方向に隣り合う位置には、波長が近い第１発光素子３Ｒａ又は第３発光素子３Ｇが設けられることが好ましい。
　図１６Ｂは、１つの画素群における各発光素子の第２配置パターンを示す平面図である。図１６Ｂに示すように、第２配置パターンＡＰ２では、第１発光素子３Ｒａと第２発光素子３Ｒｂは第１方向Ｄｘで並ぶ。第１発光素子３Ｒａと第３発光素子３Ｇは第２方向Ｄｙで並ぶ。第２発光素子３Ｒｂと第４発光素子３Ｂは第２方向Ｄｙで並ぶ。また、第３発光素子３Ｇと第４発光素子３Ｂは第１方向Ｄｘで並ぶ。
　なお、第２配置パターンＡＰ２において、第１発光素子３Ｒａと第２発光素子３Ｒｂとの配置を入れ替えてもよいし、あるいは、第３発光素子３Ｇと第４発光素子３Ｂとの配置を入れ替えてもよい。また、第１発光素子３Ｒａと第２発光素子３Ｒｂとの配置を入れ替えて、且つ、第３発光素子３Ｇと第４発光素子３Ｂとの配置を入れ替えてもよい。つまり、第１発光素子３Ｒａと第２発光素子３Ｒｂとは、第１方向Ｄｘに並び、第２発光素子３Ｒｂと、第３発光素子３Ｇ又は第４発光素子３Ｂとは、第２方向Ｄｙに並ぶ。第２発光素子３Ｒｂと第１方向Ｄｘ又は第２方向に隣り合う位置には、波長が近い第１発光素子３Ｒａ又は第３発光素子３Ｇが設けられることが好ましい。
　図１６Ｃは、１つの画素群における各発光素子の第３配置パターンを示す平面図である。図１６Ｃに示すように、第３配置パターンＡＰ３では、第１発光素子３Ｒａと第４発光素子３Ｂは第１方向Ｄｘで並ぶ。第１発光素子３Ｒａと第３発光素子３Ｇは第２方向Ｄｙで並ぶ。第４発光素子３Ｂと第２発光素子３Ｒｂは第２方向Ｄｙで並ぶ。また、第３発光素子３Ｇと第２発光素子３Ｒｂは第１方向Ｄｘで並ぶ。言い換えると、第１発光素子３Ｒａと第２発光素子３Ｒｂが第１方向Ｄｘ及び第２方向Ｄｙのいずれとも交差する斜め方向に配列される。
　なお、第３配置パターンＡＰ３において、第１発光素子３Ｒａと第２発光素子３Ｒｂとの配置を入れ替えてもよいし、あるいは、第３発光素子３Ｇと第４発光素子３Ｂとの配置を入れ替えてもよい。また、第１発光素子３Ｒａと第２発光素子３Ｒｂとの配置を入れ替えて、且つ、第３発光素子３Ｇと第４発光素子３Ｂとの配置を入れ替えてもよい。つまり、第１発光素子３Ｒａと、第３発光素子３Ｇ又は第４発光素子３Ｂの一方とは、第１方向Ｄｘに並び、第２発光素子３Ｒｂと、第３発光素子３Ｇ又は第４発光素子３Ｂの一方とは、第２方向Ｄｙに並ぶ。
（第５変形例）
　図１７Ａから図１７Ｃは、２つの画素群における各発光素子の配置パターンの変形例を示す平面図である。実施形態及び第４変形例において、各発光素子の配置パターンについて記載したが、マトリクス状に配置された画素Ｐｉｘの全てがこの配置である場合、各第１発光素子３Ｒａ、第２発光素子３Ｒｂ、第３発光素子３Ｇ、第４発光素子３Ｂは、それぞれ、一定の方向に配置されることとなる。このような場合、特に第２発光素子３Ｒｂのような非点灯状態となりやすい画素が一方向に配列されていると、スジムラとして視認される可能性がある。そこで、第５変形例では、各発光素子３の配置パターンが異なる２種類の画素Ｐｉｘを配置する。このようにすることで、スジムラの視認を抑制することができる。
　図１７Ａは、第５変形例に係る２つの画素群における各発光素子の第４配置パターンを示す平面図である。図１７Ａに示すように、第４配置パターンＡＰ４において、第１方向Ｄｘに並ぶ２つの第１画素群Ｐｉｘ１及び第２画素群Ｐｉｘ２は、発光素子３の配置が異なる。図１７Ａ左側の第１画素群Ｐｉｘ１は、図１６Ａに示す第１配置パターンＡＰ１と同じ発光素子３の配置であり、図１７Ａ右側の第２画素群Ｐｉｘ２は、第１画素群Ｐｉｘ１の第１発光素子３Ｒａと第２発光素子３Ｒｂとを入れ替えた構成である。このように、複数の画素Ｐｉｘごとに発光素子３の配置が異なっていてもよい。
　図１７Ｂは、２つの画素群における各発光素子の第５配置パターンを示す平面図である。図１７Ｂに示すように、第５配置パターンＡＰ５において、第１画素群Ｐｉｘ１及び第２画素群Ｐｉｘ２は、図１６Ｂに示す第２配置パターンＡＰ２と同様の発光素子３の配置である。図１７Ｂ左側の第１画素群Ｐｉｘ１は、図１６Ｂに示す第２配置パターンＡＰ２において、第１発光素子３Ｒａと第２発光素子３Ｒｂとの配置を入れ替えて、且つ、第３発光素子３Ｇと第４発光素子３Ｂとの配置を入れ替えた構成である。図１７Ｂ右側の第２画素群Ｐｉｘ２は、第１画素群Ｐｉｘ１の第１発光素子３Ｒａと第２発光素子３Ｒｂとの配置を入れ替えた構成である。
　図１７Ｃは、２つの画素群における各発光素子の第６配置パターンを示す平面図である。図１７Ｃに示すように、第６配置パターンＡＰ６において第１画素群Ｐｉｘ１及び第２画素群Ｐｉｘ２は、図１６Ｃに示す第３配置パターンＡＰ３と同様の発光素子３の配置である。図１７Ｃ左側の第１画素群Ｐｉｘ１は、図１６Ｃに示す第３配置パターンＡＰ３と同じ発光素子３の配置である。図１７Ｃ右側の第２画素群Ｐｉｘ２は、第１画素群Ｐｉｘ１の第１発光素子３Ｒａと第２発光素子３Ｒｂとの配置を入れ替えた構成である。
（第６変形例）
　図１８は、第６変形例に係る発光素子を示す断面図である。表示装置１において、発光素子３はフェースアップ構造に限定されず、発光素子３の下部が、アノード電極２３及びカソード電極２２に接続される、いわゆるフェースダウン構造であってもよい。
　図１８に示すように、発光素子３Ａは、透光性基板３１の上に、バッファ層３２、ｎ型クラッド層３３、発光層３４、ｐ型クラッド層３５、ｐ型電極３６の順に積層される。発光素子３Ａは、透光性基板３１が上側に、ｐ型電極３６が下側になるように実装される。また、ｎ型クラッド層３３において、カソード電極２２と対向する面側には、発光層３４から露出した領域が設けられている。この領域にｎ型電極３８Ａが設けられている。
　ｐ型電極３６は、発光層からの光を反射する金属光沢のある材料で形成される。ｐ型電極３６はバンプ３９Ａを介してアノード電極２３に接続される。ｎ型電極３８Ａはバンプ３９Ｂを介してカソード電極２２に接続される。絶縁膜９７はカソード電極２２及びアノード電極２３を覆っており、絶縁膜９７の開口部分でバンプ３９Ａ、３９Ｂは、それぞれアノード電極２３及びカソード電極２２と接続される。
　発光素子３Ａでは、ｐ型クラッド層３５とｎ型クラッド層３３とが直接接合せずに、間に別の層（発光層３４）が導入されている。これにより、電子や正孔といったキャリアを発光層３４の中に集中させることができ、効率よく再結合（発光）させることが可能となる。本変形例においても、第１発光素子３Ｒａにおいて、ユウロピウム（Ｅｕ）が添加された窒化ガリウム（ＧａＮ）が、発光層３４として採用される。また、第２発光素子３Ｒｂにおいて、数原子層からなる井戸層と障壁層とを周期的に積層させた多重量子井戸構造（ＭＱＷ構造）が、発光層３４として採用される。なお、第３発光素子３Ｇ及び第４発光素子３Ｂは、第１発光素子３Ｒａと同様に単層の発光層３４を有してもよいし、第２発光素子３Ｒｂと同様に多層の発光層３４を有してもよい。
　以上、本発明の好適な実施の形態を説明したが、本発明はこのような実施の形態に限定されるものではない。実施の形態で開示された内容はあくまで一例にすぎず、本発明の趣旨を逸脱しない範囲で種々の変更が可能である。本発明の趣旨を逸脱しない範囲で行われた適宜の変更についても、当然に本発明の技術的範囲に属する。上述した各実施形態及び各変形例の要旨を逸脱しない範囲で、構成要素の種々の省略、置換及び変更のうち少なくとも１つを行うことができる。
　１　表示装置
　２　アレイ基板
　３、３Ａ　発光素子
　３Ｒａ　第１発光素子
　３Ｒｂ　第２発光素子
　３Ｇ　第３発光素子
　３Ｂ　第４発光素子
　１２　駆動回路
　２１　基板
　４９Ｒａ　第１画素
　４９Ｒｂ　第２画素
　４９Ｇ　第３画素
　４９Ｂ　第４画素
　６１、６５、７１、７１Ａ、７５、７９　半導体層
　６４、６６、７４、７８　ゲート電極
　６２、７２　ソース電極
　６７、７３、７７　ドレイン電極
　６１ａ　第１部分半導体層
　２１０　駆動ＩＣ
　９１　第１絶縁膜
　９２　第２絶縁膜
　９３　第３絶縁膜
　９４　第４絶縁膜
　１００　信号処理回路
　１１０　第１処理回路
　１１５　メモリ
　１２０　第２処理回路
　１２５　バッファ
　ＤＲＴ　駆動トランジスタ
　ＢＣＴ　出力トランジスタ
　ＩＳＴ　初期化トランジスタ
　ＳＳＴ　画素選択トランジスタ
　ＲＳＴ　リセットトランジスタ
　ＰＶＤＤ　アノード電源電位
　ＰＶＳＳ　カソード電源電位
　Ｌ１　アノード電源線
　Ｌ２　映像信号線
　Ｌ３　リセット電源線
　Ｌ４　初期化電源線
　Ｌ５　リセット制御信号線
　Ｌ６　出力制御信号線
　Ｌ７　画素制御信号線
　Ｌ８　初期化制御信号線
　Ｌ９　接続配線

Claims (7)

  1. 　基板と、
    　前記基板に設けられた複数の画素と、
    　複数の前記画素の各々に設けられる複数の第１発光素子と複数の第２発光素子と、を有し、
    　前記第１発光素子の発光層は、ユウロピウム（Ｅｕ）が添加された窒化ガリウム（ＧａＮ）を含み、
    　前記第２発光素子の発光層は、窒化インジウムガリウム（ＩｎＧａＮ）と窒化ガリウム（ＧａＮ）とが多層に積層された多重量子井戸構造である
    　表示装置。
  2. 　前記第１発光素子は第１赤色の光を出射し、
    　前記第２発光素子は第２赤色の光を出射し、
    　前記第１赤色の光のスペクトルの半値幅は、前記第２赤色の光のスペクトルの半値幅よりも小さい
    　請求項１に記載の表示装置。
  3. 　緑色の光を出射する第３発光素子と、
    　青色の光を出射する第４発光素子と、を備え、
    　前記第１発光素子と前記第２発光素子とは、第１方向に並び、
    　前記第２発光素子と、前記第３発光素子又は前記第４発光素子とは、前記第１方向と交差する第２方向に並ぶ
    　請求項１又は請求項２に記載の表示装置。
  4. 　緑色の光を出射する第３発光素子と、
    　青色の光を出射する第４発光素子と、を備え、
    　前記第１発光素子と、前記第３発光素子又は前記第４発光素子の一方とは、第１方向に並び、
    　前記第２発光素子と、前記第３発光素子又は前記第４発光素子の前記一方とは、前記第１方向と交差する第２方向に並ぶ
    　請求項１又は請求項２に記載の表示装置。
  5. 　前記画素の入力階調値が第１しきい値以下の場合に前記第１発光素子が点灯し、
    　前記画素の入力階調値が前記第１しきい値よりも大きく、且つ、前記第１しきい値よりも大きい第２しきい値よりも小さい場合に前記第１発光素子及び前記第２発光素子が点灯する
    　請求項１から請求項４のいずれか１項に記載の表示装置。
  6. 　前記画素の入力階調値が前記第２しきい値以上の場合に前記第１発光素子が点灯する
    　請求項５に記載の表示装置。
  7. 　前記第１発光素子及び前記第２発光素子をそれぞれ有し、隣り合って配列された第１画素群及び第２画素群を有し、
    　前記第１画素群の入力階調値に基づいて演算された前記第２発光素子に供給される駆動電流がしきい値電流よりも大きい場合に、前記第１画素群の前記第２発光素子が入力階調値に対応する階調値より低い出力階調値で点灯し、前記第２画素群の前記第２発光素子が入力階調値に対応する階調値より高い出力階調値で点灯する
    　請求項１から請求項４のいずれか１項に記載の表示装置。
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