WO2023281626A1

WO2023281626A1 - 表示装置

Info

Publication number: WO2023281626A1
Application number: PCT/JP2021/025465
Authority: WO
Inventors: 一篤伊東
Original assignee: シャープディスプレイテクノロジー株式会社
Priority date: 2021-07-06
Filing date: 2021-07-06
Publication date: 2023-01-12
Also published as: CN117546222A; US20240298469A1

Abstract

有機ＥＬ表示装置（１）は、基板層（１０）上に設けられたＴＦＴ層（２０）と、ＴＦＴ層（２０）上に設けられた発光素子層（６０）とを備える。各サブ画素（Ｓｐ）において、発光素子層（６０）には有機ＥＬ素子（７０）が設けられ、ＴＦＴ層（２０）には複数のＴＦＴ（５０）が設けられる。表示領域（ＤＡ）の外縁に位置するサブ画素（Ｓｐ２）に設けられた少なくとも１つのＴＦＴ（５０）のチャネル長（Ｌ２）は、表示領域（ＤＡ）の中央側に位置するサブ画素（Ｓｐ１）に設けられた同じ機能を担うＴＦＴ（５０）のチャネル長（Ｌ１）よりも短い。

Description

表示装置

　本開示は、表示装置に関する。

　近年、有機エレクトロルミネッセンス（Electro Luminescence；以下、ＥＬと称する）素子を用いた有機ＥＬ表示装置が実用化されている。有機ＥＬ表示装置では、画像の最小単位であるサブ画素ごとに複数の薄膜トランジスタ（Thin Film Transistor、以下「ＴＦＴ」とも称する）が設けられる。ＴＦＴを構成する半導体層としては、Ｉｎ－Ｇａ－Ｚｎ－Ｏなどの酸化物半導体からなる半導体層が知られている（例えば、特許文献１参照）。

特開２０１９－０７８７８８号公報

　ところで、有機ＥＬ表示装置において、画像を表示する表示領域の外縁の部分と、表示領域の中央側の部分とでは、各種の配線やコンタクトのパターン密度が異なる。このため、表示領域の外縁に位置するサブ画素では、表示領域の中央側に位置するサブ画素に比べて、ＴＦＴのオン電流特性が低下し易い。それに起因して、有機ＥＬ表示装置が黒表示または低階調表示を行うときには、当該サブ画素で輝点が生じることがある。

　本開示の目的は、表示領域の外縁に位置するサブ画素で輝点が生じるのを抑制することにある。

　本開示の技術は、基板層と、前記基板層上に設けられたＴＦＴ層と、前記ＴＦＴ層上に設けられた発光素子層とを備える表示装置を対象とする。本開示の技術に係る表示装置において、前記発光素子層には、表示領域を構成する各サブ画素に発光素子が設けられる。前記ＴＦＴ層には、前記各サブ画素に複数のＴＦＴが設けられる。当該表示装置では、前記複数のＴＦＴが前記発光素子の動作を制御し、前記発光素子の発光により前記表示領域に画像を表示する。

　そして、前記表示領域の中央側に位置する前記サブ画素を第２サブ画素とし、前記表示領域の外縁に位置する前記サブ画素を第１サブ画素としたとき、前記第２サブ画素に設けられた少なくとも１つのＴＦＴのチャネル長は、前記第１サブ画素に設けられた同じ機能を担う前記ＴＦＴのチャネル長よりも短い。または、前記第２サブ画素に設けられた少なくとも１つのＴＦＴのチャネル幅は、前記第１サブ画素に設けられた同じ機能を担う前記ＴＦＴのチャネル幅よりも広い。または、前記第２サブ画素に設けられた少なくとも１つのＴＦＴは、マルチゲート構造のＴＦＴであり、前記第１サブ画素に設けられた、前記第２サブ画素の前記マルチゲート構造のＴＦＴと同じ機能を担う前記ＴＦＴは、シングルゲート構造のＴＦＴである。

　本開示の技術によれば、表示装置において、表示領域の外縁に位置するサブ画素で輝点が生じるのを抑制できる。

図１は、有機ＥＬ表示装置の概略構成を例示する平面図である。図２は、表示領域を構成する画素と各種の表示用配線とを例示する平面図である。図３は、図２のIII－III線における有機ＥＬ表示装置の断面図である。図４は、第１ＴＦＴの断面図（左図）および第２ＴＦＴの断面図（右図）である。図５は、有機ＥＬ層の積層構造を例示する断面図である。図６は、画素回路を例示する等価回路図である。図７は、表示領域をなすサブ画素の構成を模式的に例示する平面図である。図８は、実施形態１の第１サブ画素に設けられた補償用ＴＦＴを模式的に例示する平面図である。図９は、実施形態１の第２サブ画素に設けられた補償用ＴＦＴを模式的に例示する平面図である。図１０は、図８のA－A線における補償用ＴＦＴの断面図（左図）および図９のB－B線における補償用ＴＦＴの断面図（右図）である。図１１は、実施形態１の第１変形例の第２サブ画素に設けられた補償用ＴＦＴを模式的に例示する平面図である。図１２は、図８のA－A線における補償用ＴＦＴの断面図（左図）および図１１のC－C線における補償用ＴＦＴの断面図（右図）である。図１３は、実施形態１の第２変形例の第２サブ画素に設けられた補償用ＴＦＴを模式的に例示する平面図である。図１４は、図８のA－A線における補償用ＴＦＴの断面図（左図）および図１３のD－D線における補償用ＴＦＴの断面図（右図）である。図１５は、実施形態２の表示領域をなすサブ画素の構成を模式的に例示する平面図である。図１６は、実施形態２の第３サブ画素に設けられた補償用ＴＦＴを模式的に例示する平面図である。図１７は、実施形態２の第４サブ画素に設けられた補償用ＴＦＴを模式的に例示する平面図である。図１８は、図８のA－A線における補償用ＴＦＴの断面図（左図）、図１６のE－E線における補償用ＴＦＴの断面図（中間図）および図１７のF－F線における補償用ＴＦＴの断面図（右図）である。図１９は、実施形態２の変形例の第３サブ画素に設けられた補償用ＴＦＴを模式的に例示する平面図である。図２０は、実施形態２の変形例の第４サブ画素に設けられた補償用ＴＦＴを模式的に例示する平面図である。図２１は、図８のA－A線における補償用ＴＦＴの断面図（左図）、図１９のG－G線における補償用ＴＦＴの断面図（中間図）および図２０のH－H線における補償用ＴＦＴの断面図（右図）である。図２２は、実施形態３の第３サブ画素に設けられた補償用ＴＦＴを模式的に例示する平面図である。図２３は、実施形態３の第４サブ画素に設けられた補償用ＴＦＴを模式的に例示する平面図である。図２４は、図８のA－A線における補償用ＴＦＴの断面図（左図）、図２２のJ－J線における補償用ＴＦＴの断面図（中間図）および図２３のK－K線における補償用ＴＦＴの断面図（右図）である。図２５は、実施形態３の変形例の第３サブ画素に設けられた補償用ＴＦＴを模式的に例示する平面図である。図２６は、実施形態３の変形例の第４サブ画素に設けられた補償用ＴＦＴを模式的に例示する平面図である。図２７は、図８のA－A線における補償用ＴＦＴの断面図（左図）、図２５のL－L線における補償用ＴＦＴの断面図（中間図）および図２６のM－M線における補償用ＴＦＴの断面図（右図）である。図２８は、実施形態４の表示領域をなすサブ画素の構成を模式的に例示する平面図である。

　以下、例示的な実施形態を図面に基づいて詳細に説明する。以下の実施形態では、本開示の技術に係る表示装置として、有機ＥＬ素子を備える有機ＥＬ表示装置を例に挙げて説明する。

　なお、以下の実施形態において、或る膜や層、素子などの構成要素の上に他の膜や層、素子などの構成要素が設けられる、または形成されるとする記載は、或る構成要素の直上に他の構成要素が存在する場合のみを意味するのではなく、それら両方の構成要素の間に、それら以外の膜や層、素子などの構成要素が介在される場合も含む。

　また、以下の実施形態において、或る膜や層、素子などの構成要素が他の膜や層、素子などの構成要素に接続されるとする記載は、特に断らない限り電気的に接続されることを意味する。当該記載は、本開示の技術の趣旨を逸脱しない範囲において、直接的な接続を意味する場合のみならず、それら以外の膜や層、素子などの構成要素を介した間接的な接続を意味する場合も含む。当該記載はさらに、或る構成要素に他の構成要素が一体化される、つまり或る構成要素の一部が他の構成要素を構成する場合も含む。

　また、以下の実施形態において、或る膜や層、素子などの構成要素が他の膜や層、素子などの構成要素と同一層であるとする記載は、或る構成要素が他の構成要素と同一プロセスによって形成されることを意味する。或る構成要素が他の構成要素の下層であるとする記載は、或る構成要素が他の構成要素よりも先のプロセスによって形成されることを意味する。或る構成要素が他の構成要素の上層であるとする記載は、或る構成要素が他の構成要素よりも後のプロセスによって形成されることを意味する。

　また、以下の実施形態において、或る膜や層、素子などの構成要素が他の膜や層、素子などの構成要素と同一である、または同等であるとする記載は、或る構成要素と他の構成要素とが完全に同一である状態、または完全に同等である状態のみを意味するのではなく、或る構成要素と他の構成要素とが製造ばらつきや公差の範囲内で変動するといった実質的に同一である状態、または実質的に同等である状態を含む。

　また、以下の実施形態において、第１、第２、第３…という記載は、これらの記載が付与された語句を区別するために用いられ、その語句の数や何らかの順序までも限定するものではない。

　《実施形態１》
　この実施形態の有機ＥＬ表示装置１は、スマートフォンやタブレット端末などのモバイル機器、パーソナルコンピュータ（ＰＣ）、テレビジョン装置などの各種機器のディスプレイとして使用される。

　図１に示すように、有機ＥＬ表示装置１は、表示領域ＤＡと、額縁領域ＦＡとを有する。表示領域ＤＡは、画面を構成する。表示領域ＤＡは、画像を表示する領域である。額縁領域ＦＡは、画面以外の非表示部分を構成する。額縁領域ＦＡは、画像の表示を行わない領域である。

　表示領域ＤＡは、矩形状に設けられる。本実施形態では、矩形状の表示領域ＤＡを例示するが、表示領域ＤＡは、少なくとも１つの辺が円弧状になった形状、少なくとも１つの角部が円弧状になった形状、少なくとも１つの辺の一部に切欠きがある形状などの略矩形状であってもよい。図２に示すように、表示領域ＤＡは、複数の画素Ｐｘによって構成される。

　複数の画素Ｐｘは、マトリクス状に配列される。各画素Ｐｘは、３つのサブ画素Ｓｐによって構成される。３つのサブ画素Ｓｐは、赤色に発光する発光領域Ｅを有するサブ画素Ｓｐｒと、緑色に発光する発光領域Ｅを有するサブ画素Ｓｐｇと、青色に発光する発光領域Ｅを有するサブ画素Ｓｐｂとである。これら３つのサブ画素Ｓｐｒ，Ｓｐｇ，Ｓｐｂは、例えばストライプ状に配列される。

　図１に示すように、額縁領域ＦＡは、矩形枠状に設けられる。額縁領域ＦＡの一辺を構成する部分には、外部回路（表示制御回路など）と接続するための端子部Ｔが設けられる。額縁領域ＦＡにおける表示領域ＤＡと端子部Ｔとの間には、図１中で横方向である第１方向Ｘを折り曲げの軸として折り曲げ可能な折り曲げ部Ｂが設けられる。

　端子部Ｔは、額縁領域ＦＡが折り曲げ部Ｂで例えば１８０°に（Ｕ字状に）折り曲げられることにより、有機ＥＬ表示装置１の背面側に配置される。端子部Ｔには、ＦＰＣ（Flexible Printed Circuit）などの配線基板Ｃｂが接続される。額縁領域ＦＡには、複数の引き出し配線Ｌｌが設けられる。複数の引き出し配線Ｌｌはそれぞれ、表示領域ＤＡから端子部Ｔに引き出される。

　各引き出し配線Ｌｌは、端子部Ｔで配線基板Ｃｂを介して表示制御回路（不図示）に接続される。表示制御回路は、表示用配線（ソース配線４０ｓｌなど）と駆動回路Ｄｃとに信号を供給することで、画像表示を制御する回路である。各引き出し配線Ｌｌは、下層引き出し配線２８ｈｌおよび上層引き出し配線４０ｈｌによって構成される。

　額縁領域ＦＡには、駆動回路Ｄｃがモノリシックに設けられる。駆動回路Ｄｃは、額縁領域ＦＡにおいて端子部Ｔが設けられた辺と隣り合う辺（図１で左右の各辺）を構成する各部分に配置される。駆動回路Ｄｃには、ゲートドライバおよびエミッションドライバが含まれる。額縁領域ＦＡには、第１額縁配線４０ｆａと、第２額縁配線４０ｆｂとが設けられる。

　第１額縁配線４０ｆａは、表示領域ＤＡを囲むように延びる。第１額縁配線４０ｆａは、端子部Ｔへと延びる。第１額縁配線４０ｆａには、端子部Ｔで配線基板Ｃｂを介してハイレベル電源電圧（ＥＬＶＤＤ）が供給される。第２額縁配線４０ｆｂは、Ｃ状に設けられる。第２額縁配線４０ｆｂの両端部は、第１額縁配線４０ｆａに沿って端子部Ｔへと延びる。第２額縁配線４０ｆｂには、端子部Ｔで配線基板Ｃｂを介してローレベル電源電圧（ＥＬＶＳＳ）が供給される。

　有機ＥＬ表示装置１は、個々のサブ画素Ｓｐでの発光をＴＦＴ５０により制御し、ＴＦＴ５０の動作により画像表示を行うアクティブマトリクス駆動方式を採用する。図３に示すように、表示パネルＤＰは、基板層１０と、基板層１０の上層として設けられたＴＦＴ層２０と、ＴＦＴ層２０の上層として設けられた発光素子層６０と、発光素子層６０の上層として設けられた封止膜８０とを備える。

　　〈基板層〉
　基板層１０は、表示パネルのベースをなす層である。基板層１０は、可撓性を有する。基板層１０は、ポリイミド樹脂、ポリアミド樹脂、エポキシ樹脂などの有機樹脂材料によって形成される。基板層１０は、酸化シリコン、窒化シリコン、酸窒化シリコンなどの無機絶縁材料からなる無機絶縁層と、上述したような有機樹脂材料からなる樹脂層とが積層された積層膜によって構成されてもよい。

　　〈ＴＦＴ層〉
　ＴＦＴ層２０は、複数のＴＦＴ５０を含む。図３および図４に示すように、ＴＦＴ層２０は、基板層１０上に順に設けられた、ベースコート膜２２と、第１半導体層２４と、第１ゲート絶縁膜２６と、第１導電層２８と、第１層間絶縁膜３０と、第２半導体層３２と、第２ゲート絶縁膜３４と、第２導電層３６と、第２層間絶縁膜３８と、第３導電層４０と、第１樹脂層４２とを備える。

　ベースコート膜２２は、基板層１０の表面の略全体に亘って設けられる。第１半導体層２４は、ベースコート膜２２上に島状に複数設けられる。第１半導体層２４は、一続きに設けられてもよい。第１ゲート絶縁膜２６は、複数の第１半導体層２４を覆うようにベースコート膜２２上に一続きに設けられる。第１ゲート絶縁膜２６は、各第１半導体層２４上に島状に設けられてもよい。

　第１導電層２８は、第１ゲート絶縁膜２６上に設けられる。第１導電層２８は、複数のゲート配線２８ｇｌと、複数のエミッション制御配線２８ｅｌと、複数の下層引き出し配線２８ｈｌと、複数の第１ゲート電極２８ｇｅと、複数の第１容量電極２８ｃｅとを含む。これら各種の配線および電極は、同一層に同一材料によって形成される。

　第１層間絶縁膜３０は、第１導電層２８と第２導電層３６との間に介在する絶縁物である。第１層間絶縁膜３０は、複数のゲート配線２８ｇｌ、複数のエミッション制御配線２８ｅｌ、複数の下層引き出し配線２８ｈｌ、複数の第１ゲート電極２８ｇｅおよび複数の第１容量電極２８ｃｅを覆うように第１ゲート絶縁膜２６上に設けられる。

　第２半導体層３２は、第１層間絶縁膜３０上に島状に複数設けられる。第２半導体層３２は、一続きに設けられてもよい。第２ゲート絶縁膜３４は、各第２半導体層３２上に島状に設けられる。第２ゲート絶縁膜３４は、複数の第２半導体層３２を共通に覆うように一続きに設けられてもよい。

　第２導電層３６は、第１層間絶縁膜３０上に設けられる。第２導電層３６は、複数の第１電源配線３６ｐｌと、複数の初期化配線３６ｉｌと、複数の第２ゲート電極３６ｇｅと、複数の第２容量電極３６ｃｅとを含む。第１電源配線３６ｐｌ、初期化配線３６ｉｌ、第２ゲート電極３６ｇｅおよび第２容量電極３６ｃｅは、同一層に同一材料によって形成される。

　第２層間絶縁膜３８は、第２導電層３６と第３導電層４０との間に介在する絶縁物である。第２層間絶縁膜３８は、複数の第１電源配線３６ｐｌ、複数の第２ゲート電極３６ｇｅおよび複数の第２容量電極３６ｃｅを覆うように第１層間絶縁膜３０上に設けられる。第１層間絶縁膜３０および第２層間絶縁膜３８は、層間絶縁膜３９を構成する。層間絶縁膜３９は、第１導電層２８と第３導電層４０との間に介在する絶縁物である。

　第３導電層４０は、第２層間絶縁膜３８上に設けられる。第３導電層４０は、複数のソース配線４０ｓｌと、複数の第２電源配線４０ｐｌと、複数の上層引き出し配線４０ｈｌと、第１額縁配線４０ｆａと、第２額縁配線４０ｆｂと、複数の第１端子電極４０ｔａと、複数の第２端子電極４０ｔｂとを含む。これら各種の配線および電極は、同一層に同一材料によって形成される。

　第１樹脂層４２は、第２層間絶縁膜３８上に設けられる。第１樹脂層４２は、平坦化膜４２ｐｆを含む。平坦化膜４２ｐｆは、表示領域ＤＡにおいて、第３導電層４０に含まれる各種の配線および電極を覆う。ＴＦＴ層２０の表面は、平坦化膜４２ｐｆによって平坦化される。

　ベースコート膜２２、第１ゲート絶縁膜２６、第１層間絶縁膜３０、第２ゲート絶縁膜３４および第２層間絶縁膜３８は、例えば、酸化シリコン、窒化シリコン、酸窒化シリコンなどの無機絶縁材料からなる。ベースコート膜２２、第１ゲート絶縁膜２６、第１層間絶縁膜３０、第２ゲート絶縁膜３４および第２層間絶縁膜３８は、無機絶縁材料からなる単層膜または積層膜によって構成される。

　第１半導体層２４は、ポリシリコンからなる。第１半導体層２４をなすポリシリコンは、例えばＬＴＰＳ（Low Temperature Polycrystalline Silicon）である。第２半導体層３２は、酸化物半導体からなる。第２半導体層３２をなす酸化物半導体は、例えばＩｎ－Ｇａ－Ｚｎ－Ｏ系の半導体である。

　Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、Ｇａ及びＺｎの割合（組成比）は限定されない。Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、アモルファスでもよいし、結晶質でもよい。また、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体の代わりに、他の酸化物半導体を含んでいてもよい。

　他の酸化物半導体としては、例えば、Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系半導体（例えば、Ｉｎ_２Ｏ_３－ＳｎＯ_２－ＺｎＯ；ＩｎＳｎＺｎＯ）を含んでもよい。ここで、Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系半導体は、Ｉｎ（インジウム）、Ｓｎ（スズ）及びＺｎ（亜鉛）の三元系酸化物である。

　また、他の酸化物半導体としては、Ｉｎ－Ａｌ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ａｌ－Ｓｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｏ系半導体、Ｉｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｔｉ－Ｏ系半導体、Ｃｄ－Ｇｅ－Ｏ系半導体、Ｃｄ－Ｐｂ－Ｏ系半導体、ＣｄＯ（酸化カドミウム）、Ｍｇ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｓｎ－Ｏ系半導体を含んでもよい。

　また、他の酸化物半導体としては、Ｉｎ－Ｇａ－Ｏ系半導体、Ｚｒ－Ｉｎ－Ｚｎ－Ｏ系半導体、Ｈｆ－Ｉｎ－Ｚｎ－Ｏ系半導体、Ａｌ－Ｇａ－Ｚｎ－Ｏ系半導体、Ｇａ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｚｎ－Ｓｎ－Ｏ系半導体、ＩｎＧａＯ_３（ＺｎＯ）_５、酸化マグネシウム亜鉛（Ｍｇ_ｘＺｎ_１－ｘＯ）、酸化カドミウム亜鉛（Ｃｄ_ｘＺｎ_１－ｘＯ）などを含んでもよい。

　平坦化膜４２ｐｆは、例えば、ポリイミド樹脂やアクリル樹脂などの有機樹脂材料、またはポリシロキサン系のＳＯＧ（Spin On Glass）材料などからなる。

　第１導電層２８、第２導電層３６および第３導電層４０に含まれる各種の配線および電極は、例えば、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、銅（Ｃｕ）などの金属材料からなる。これら各種の配線および電極は、金属材料からなる単層膜または積層膜によって構成される。

　　〈配線〉
　図２に示すように、複数のゲート配線２８ｇｌは、表示領域ＤＡにおいて、第１方向Ｘと直交する図１で縦方向である第２方向Ｙに互いに間隔をあけて設けられ、第１方向Ｘに互いに平行に延びる。ゲート配線２８ｇｌは、ゲート信号を伝達する配線である。ゲート配線２８ｇｌとしては、複数の第１ゲート配線２８ｇｌａと、複数の第２ゲート配線２８ｇｌｂとが設けられる。

　第１ゲート配線２８ｇｌａは、Ｎ型のＴＦＴ５０を制御する配線である。第２ゲート配線２８ｇｌｂは、Ｐ型のＴＦＴ５０を制御する配線である。第１ゲート配線２８ｇｌａおよび第２ゲート配線２８ｇｌｂは、サブ画素Ｓｐの行ごとに設けられる。各第１ゲート配線２８ｇｌａおよび各第２ゲート配線２８ｇｌｂは、駆動回路Ｄｃのゲートドライバに接続される。

　複数のエミッション制御配線２８ｅｌは、表示領域ＤＡにおいて、第２方向Ｙに互いに間隔をあけて設けられ、第１方向Ｘに互いに平行に延びる。エミッション制御配線２８ｅｌは、エミッション信号を伝達する配線である。エミッション制御配線２８ｅｌは、サブ画素Ｓｐの行ごとに設けられる。各エミッション制御配線２８ｅｌは、駆動回路Ｄｃのエミッションドライバに接続される。

　複数の初期化配線３６ｉｌは、第１方向Ｘに互いに平行に延び、第２方向Ｙに互いに間隔をあけて設けられる。初期化配線３６ｉｌは、初期化電圧を付与する配線である。初期化配線３６ｉｌは、サブ画素Ｓｐの行ごとに設けられる。各初期化配線３６ｉｌは、駆動回路Ｄｃに接続される。

　複数の第１電源配線３６ｐｌは、表示領域ＤＡにおいて、第２方向Ｙに互いに間隔をあけて設けられ、第１方向Ｘに互いに平行に延びる。第１電源配線３６ｐｌは、所定のハイレベル電源電圧を付与する配線である。第１電源配線３６ｐｌは、サブ画素Ｓｐの行ごとに設けられる。各第１電源配線３６ｐｌは、第２層間絶縁膜３８に形成されたコンタクトホール（不図示）を介して第１額縁配線４０ｆａに接続される。

　複数のソース配線４０ｓｌは、表示領域ＤＡにおいて、第１方向Ｘに互いに間隔をあけて設けられ、第２方向Ｙに互いに平行に延びる。ソース配線４０ｓｌは、ソース信号を伝達する配線である。ソース配線４０ｓｌは、サブ画素Ｓｐの列ごとに設けられる。各ソース配線４０ｓｌは、引き出し配線Ｌｌに接続され、端子部Ｔを介して表示制御回路に接続される。

　複数の第２電源配線４０ｐｌは、表示領域ＤＡにおいて、第１方向Ｘに互いに間隔をあけて設けられ、第２方向Ｙに互いに平行に延びる。各第２電源配線４０ｐｌは、第１額縁配線４０ｆａに接続される。第１電源配線３６ｐｌおよび第２電源配線４０ｐｌは、電源配線Ｐｌを構成する。電源配線Ｐｌは、所定のハイレベル電源電圧（ＥＬＶＤＤ）を印加する配線である。

　複数の下層引き出し配線２８ｈｌは、表示領域ＤＡと折り曲げ部Ｂとの間の額縁領域ＦＡと、折り曲げ部Ｂと端子部Ｔとの間の額縁領域ＦＡとにおいて、第１方向Ｘに互いに間隔をあけて設けられ、第２方向Ｙに互いに平行に延びる。折り曲げ部Ｂよりも表示領域ＤＡ側に位置する各下層引き出し配線２８ｈｌは、層間絶縁膜３９に形成されたコンタクトホール（不図示）を介して対応するソース配線４０ｓｌと接続される。

　複数の上層引き出し配線４０ｈｌは、折り曲げ部Ｂを跨ぐように第２方向Ｙに互いに平行に延び、第１方向Ｘに互いに間隔をあけて設けられる。各上層引き出し配線４０ｈｌは、層間絶縁膜３９に形成されたコンタクトホール（不図示）を介して、折り曲げ部Ｂよりも表示領域ＤＡ側に位置する下層引き出し配線２８ｈｌと、折り曲げ部Ｂよりも端子部Ｔ側に位置する下層引き出し配線２８ｈｌとにそれぞれ接続される。

　　〈電極、ＴＦＴ、キャパシタ〉
　第１ゲート電極２８ｇｅ、第２ゲート電極３６ｇｅ、第１端子電極４０ｔａおよび第２端子電極４０ｔｂはそれぞれ、サブ画素Ｓｐごとに複数設けられる。図４に示すように、第１ゲート電極２８ｇｅ、第１端子電極４０ｔａおよび第２端子電極４０ｔｂと、第２ゲート電極３６ｇｅ、第１端子電極４０ｔａおよび第２端子電極４０ｔｂとはそれぞれ、ＴＦＴ５０を構成する。

　ＴＦＴ５０は、個々のサブ画素Ｓｐに複数設けられる。各サブ画素Ｓｐに設けられた複数のＴＦＴ５０には、第１ＴＦＴ５１と、第２ＴＦＴ５２とが含まれる。本例において、第１ＴＦＴ５１および第２ＴＦＴ５２はいずれも、シングルゲート構造のＴＦＴ５０である。第１ＴＦＴ５１および第２ＴＦＴ５２はそれぞれ、トップゲート型に構成される。

　第１ＴＦＴ５１は、第１半導体層２４と、第１ゲート絶縁膜２６と、第１ゲート電極２８ｇｅと、層間絶縁膜３９と、第１端子電極４０ｔａと、第２端子電極４０ｔｂとを有する。第１ゲート電極２８ｇｅは、第１ゲート絶縁膜２６を介して第１半導体層２４に重なる。第１ＴＦＴ５１の第１端子電極４０ｔａおよび第２端子電極４０ｔｂは、互いに離間し、平面視で第１ゲート電極２８ｇｅを互いの間に挟むように位置する。

　第１ＴＦＴ５１の第１端子電極４０ｔａおよび第２端子電極４０ｔｂはそれぞれ、第１ゲート絶縁膜２６および層間絶縁膜３９に形成されたコンタクトホールＣｈを介して、第１半導体層２４における第１ゲート電極２８ｇｅと重なる領域（真性領域）を挟んだ位置で互いに異なる部分（導通領域）に接続される。第１半導体層２４において、第１端子電極４０ｔａが接続された部分と第２端子電極４０ｔｂが接続された部分との間の領域は、チャネル領域２４ｃを構成する。

　第２ＴＦＴ５２は、第２半導体層３２と、第２ゲート絶縁膜３４と、第２ゲート電極３６ｇｅと、第２層間絶縁膜３８と、第１端子電極４０ｔａと、第２端子電極４０ｔｂとを有する。第２ゲート電極３６ｇｅは、第２ゲート絶縁膜３４を介して第２半導体層３２に重なる。第２ＴＦＴ５２の第１端子電極４０ｔａおよび第２端子電極４０ｔｂは、互いに離間し、平面視で第２ゲート電極３６ｇｅを互いの間に挟むように位置する。

　第２ＴＦＴ５２の第１端子電極４０ｔａおよび第２端子電極４０ｔｂは、第２層間絶縁膜３８に形成されたコンタクトホール３８ｈを介して、第２半導体層３２における第２ゲート電極３６ｇｅと重なる領域（真性領域）を挟んだ位置で互いに異なる部分（導通領域）にそれぞれ接続される。第２半導体層３２において、第１端子電極４０ｔａが接続された部分と第２端子電極４０ｔｂが接続された部分との間の領域は、チャネル領域３２ｃを構成する。

　図３に示すように、第１容量電極２８ｃｅおよび第２容量電極３２ｃｅはそれぞれ、サブ画素Ｓｐごとに設けられる。第１容量電極２８ｃｅおよび第２容量電極３２ｃｅは、キャパシタ５５を構成する。キャパシタ５５は、個々のサブ画素Ｓｐに少なくとも１つ設けられる。キャパシタ５５は、データ保持用の素子である。キャパシタ５５は、第１容量電極２８ｃｅと、第１層間絶縁膜３０と、第２容量電極３６ｃｅとによって構成される。第１容量電極２８ｃｅと第２容量電極３６ｃｅとは、第１層間絶縁膜３０を介して互いに重なり合う。

　　〈発光素子層〉
　発光素子層６０は、ＴＦＴ層２０上に設けられる。発光素子層６０は、複数の有機ＥＬ素子（有機エレクトロルミネッセンス素子）７０を含む。有機ＥＬ素子７０は、発光素子の一例である。発光素子層６０は、第１樹脂層４２上に順に設けられた、第４導電層６２と、第２樹脂層６４と、有機ＥＬ層６６と、第５導電層６８とを備える。

　第４導電層６２は、複数の画素電極６２ｐｅを含む。画素電極６２ｐｅは、表示領域ＤＡにおいてサブ画素Ｓｐごとに設けられる。画素電極６２ｐｅは、有機ＥＬ層６６に正孔（ホール）を注入する陽極として機能する。画素電極６２ｐｅは、光を反射する性質（光反射性）を有する。画素電極６２ｐｅには、仕事関数の大きな材料を用いることが好ましい。

　画素電極６２ｐｅの材料としては、例えば、銀（Ａｇ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、インジウム（Ｉｎ）、スズ（Ｓｎ）などの金属が挙げられる。画素電極６２ｐｅの材料は、金属化合物や合金であってもよい。画素電極６２ｐｅの材料は、酸化スズ（ＳｎＯ）、酸化亜鉛（ＺｎＯ）などの導電性酸化物であってもよい。画素電極６２ｐｅは、導電材料からなる層を複数積層して形成されてもよい。

　第２樹脂層６４は、エッジカバー６４ｅｃと、フォトスペーサ６４ｐｓとを含む。これらエッジカバー６４ｅｃおよびフォトスペーサ６４ｐｓは、同一層に同一材料によって形成される。エッジカバー６４ｅｃおよびフォトスペーサ６４ｐｓは、例えば、ポリイミド樹脂、アクリル樹脂などの有機樹脂材料、またはポリシロキサン系のＳＯＧ材料などからなる。

　エッジカバー６４ｅｃは、隣り合う画素電極６２ｐｅを区画する。エッジカバー６４ｅｃは、全体として格子状に形成され、各画素電極６２ｐｅの周縁部分を覆う。エッジカバー６４ｅｃには、各画素電極６２ｐｅを露出させる開口６４ｅｏが形成される。エッジカバー６４ｅｃの表面の一部は、複数のフォトスペーサ６４ｐｓを構成する。

　有機ＥＬ層６６は、発光機能層の一例である。有機ＥＬ層６６は、エッジカバー６４ｅｃの各開口６４ｅｏ内で個々の画素電極６２ｐｅ上に設けられる。図５に示すように、有機ＥＬ層６６は、画素電極６２ｐｅ上に順に設けられた、正孔注入層６６ｈｉと、正孔輸送層６６ｈｔと、発光層６６ｅｍと、電子輸送層６６ｅｔと、電子注入層６６ｅｉとを有する。これら複数の機能層のうちいくつかの層は、複数のサブ画素Ｓｐにおいて一続きとして共通に設けられてもよい。

　正孔注入層６６ｈｉは、陽極バッファ層とも呼ばれる。正孔注入層６６ｈｉは、画素電極６２ｐｅから有機ＥＬ層６６への正孔の注入効率を改善する。正孔注入層６６ｈｉの材料には、画素電極６２ｐｅの仕事関数と正孔輸送層６６ｈｔの分子軌道とをマッチングさせる材料として周知の化合物が用いられる。そうした正孔注入層６６ｈｉに用いられる化合物としては、例えば、トリアゾール誘導体、オキサジアゾール誘導体、イミダゾール誘導体、ポリアリールアルカン誘導体が挙げられる。

　正孔輸送層６６ｈｔは、発光層６６ｅｍへの正孔の輸送効率を向上させる。正孔輸送層６６ｈｔの材料には、電子親和力が小さく正孔移動度の高い材料として周知の化合物が用いられる。そうした正孔輸送層６６ｈｔに用いられる化合物としては、例えば、芳香族アミン化合物、カルバゾール誘導体、アントラセン誘導体が挙げられる。

　発光層６６ｅｍは、画素電極６２ｐｅおよび共通電極６８ｃｅによって電流が印加されたときに、画素電極６２ｐｅから注入された正孔と共通電極６８ｃｅから注入された電子とを再結合させて発光する。発光層６６ｅｍの材料には、例えば、個々のサブ画素Ｓｐにおける有機ＥＬ素子７０の発光色（赤色、緑色または青色）に適した周知の発光材料が用いられる。

　発光色が赤色の発光層６６ｅｍに用いられる発光材料としては、例えば、テトラセン誘導体、ジアミン誘導体が挙げられる。発光色が緑色の発光層６６ｅｍに用いられる発光材料としては、例えば芳香族アミン誘導体が挙げられる。発光色が青色の発光層６６ｅｍに用いられる発光材料としては、例えば、スチリルアミン誘導体、ペリレン誘導体が挙げられる。

　電子輸送層６６ｅｔは、発光層６６ｅｍへの電子の輸送効率を向上させる。電子輸送層６６ｅｔの材料には、電子親和力が大きく電子移動度の高い材料として周知の化合物が用いられる。そうした電子輸送層６６ｅｔに用いられる化合物としては、例えば、金属錯体、芳香族複素環化合物、高分子化合物が挙げられる。

　電子注入層６６ｅｉは、陽極バッファとも呼ばれる。電子注入層６６ｅｉは、共通電極６８ｃｅから有機ＥＬ層６６への電子の注入効率を改善する。電子注入層６６ｅｉの材料には、共通電極６８ｃｅの仕事関数と電子輸送層６６ｅｔの分子軌道とをマッチングさせる材料として周知の化合物が用いられる。電子注入層６６ｅｉに用いられる化合物としては、例えば、金属錯体、アルカリ金属、アルカリ土類金属、それらの化合物が挙げられる。

　第５導電層６８は、共通電極６８ｃｅを含む。共通電極６８ｃｅは、複数のサブ画素Ｓｐに共通して一続きに設けられる。共通電極６８ｃｅは、エッジカバー６４ｅｃを覆って有機ＥＬ層６６上に設けられ、有機ＥＬ層６６を介して各画素電極６２ｐｅと重なる。共通電極６８ｃｅは、有機ＥＬ層６６に電子を注入する陰極として機能する。共通電極６８ｃｅは、光を透過する性質（光透過性）を有する。共通電極６８ｃｅには、仕事関数の小さな材料を用いることが好ましい。

　共通電極６８ｃｅの材料としては、例えば、インジウムスズ酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）などの導電性酸化物が挙げられる。共通電極６８ｃｅの材料は、銀（Ａｇ）、アルミニウム（Ａｌ）、リチウム（Ｌｉ）、マグネシウム（Ｍｇ）、カルシウム（Ｃａ）、イッテルビウム（Ｙｂ）などの金属であってもよい。共通電極６８ｃｅの材料は、金属化合物や合金であってもよい。共通電極６８ｃｅは、導電材料からなる層を複数積層して形成されてもよい。

　　〈有機ＥＬ素子〉
　有機ＥＬ素子７０は、サブ画素Ｓｐごとに設けられる。複数の有機ＥＬ素子７０はいずれも、トップエミッション型に構成される。各有機ＥＬ素子７０は、画素電極６２ｐｅと、有機ＥＬ層６６と、共通電極６８ｃｅとを有する。有機ＥＬ素子７０では、画素電極６２ｐｅと共通電極６８ｃｅとの間に電流が印加されると、有機ＥＬ層６６が発光する。有機ＥＬ素子７０は、エッジカバー６４ｅｃの各開口６４ｅｏに対応する領域で発光する。

　　〈封止膜〉
　図３に示すように、封止膜８０は、複数の有機ＥＬ素子７０を覆うように発光素子層６０上に設けられる。封止膜８０は、各有機ＥＬ素子７０（特に有機ＥＬ層６６）を水分などから保護する。封止膜８０は、発光素子層６０上に順に設けられた、第１無機封止層８２と、有機封止層８４と、第２無機封止層８６とを有する。

　第１無機封止層８２は、表示領域ＤＡで共通電極６８ｃｅを覆い、額縁領域ＦＡに延びる。第２無機封止層８６は、有機封止層８４を覆い、額縁領域ＦＡに延びる。第２無機封止層８６の周縁部分と第１無機封止層８２の周縁部分とは、額縁領域ＦＡの外周側で互いに重なる。有機封止層８４は、第１無機封止層８２および第２無機封止層８６によって包み込まれる。

　第１無機封止層８２および第２無機封止層８６はそれぞれ、例えば、酸化シリコン、窒化シリコン、酸窒化シリコンなどの無機絶縁材料からなる。有機封止層８４は、例えば、アクリル樹脂、エポキシ樹脂、シリコーン樹脂、ポリ尿素樹脂、パリレン樹脂、ポリイミド樹脂、ポリアミド樹脂などの有機樹脂材料からなる。

　　〈画素回路〉
　各サブ画素Ｓｐに設けられた複数のＴＦＴ５０、キャパシタ５５および有機ＥＬ素子７０は、図６に示すような画素回路Ｐｃを構成する。画素回路Ｐｃは、各種の配線によって供給されるゲート信号、エミッション信号、ソース信号、初期化電圧、ハイレベル電源電圧およびローレベル電源電圧に基づいて、有機ＥＬ素子７０の発光を制御する。

　図６に示す画素回路Ｐｃは、ｍ行目ｎ列目（ｍ，ｎは正の整数）のサブ画素Ｓｐの画素回路Ｐｃである。図６の等価回路図では、ＴＦＴ５０の第１端子電極４０ｔａを丸付き数字の１で示し、ＴＦＴ５０の第２端子電極４０ｔｂを丸付き数字の２で示す。図６において、参照符号に（ｍ）を付加したソース配線４０ｓｌは、ｍ行目のサブ画素Ｓｐに対応するｍ段のソース配線４０ｓｌである。

　図６において、参照符号に（ｎ）を付加した第１ゲート配線２８ｇｌａ、第２ゲート配線２８ｇｌｂ、エミッション制御配線２８ｅｌおよび初期化配線３６ｉｌはそれぞれ、ｎ列目のサブ画素Ｓｐに対応するｎ段の第１ゲート配線２８ｇｌａ、第２ゲート配線２８ｇｌｂ、エミッション制御配線２８ｅｌおよび初期化配線３６ｉｌである。また、図６において、参照符号に（ｎ－２）を付加した第２ゲート配線２８ｇｌｂは、ｎ段の第２ゲート配線２８ｇｌｂの２つ前に走査されるｎ－２段の第２ゲート配線２８ｇｌｂである。

　画素回路Ｐｃを構成する複数のＴＦＴ５０は、初期化ＴＦＴ５０ａ、補償用ＴＦＴ５０ｂ、書込用ＴＦＴ５０ｃ、駆動用ＴＦＴ５０ｄ、電源供給用ＴＦＴ５０ｅ、発光制御用ＴＦＴ５０ｆおよび陽極放電用ＴＦＴ５０ｇである。書込用ＴＦＴ５０ｃ、駆動用ＴＦＴ５０ｄ、電源供給用ＴＦＴ５０ｅおよび発光制御用ＴＦＴ５０ｆはそれぞれ、Ｐ型チャネルのＴＦＴ５０である。初期化ＴＦＴ５０ａ、補償用ＴＦＴ５０ｂおよび陽極放電用ＴＦＴ５０ｇはそれぞれ、Ｎ型チャネルのＴＦＴ５０である。

　初期化ＴＦＴ５０ａは、各サブ画素Ｓｐにおいて、前々段（ｎ－２段）の第２ゲート配線２８ｇｌｂ（ｎ－２）と、自段（ｎ段）の初期化配線３６ｉｌ（ｎ）と、キャパシタ５５との間に設けられる。初期化ＴＦＴ５０ａの第２ゲート電極３６ｇｅは、第２ゲート配線２８ｇｌｂ（ｎ－２）に接続される。初期化ＴＦＴ５０ａの第１端子電極４０ｔａは、初期化配線３６ｉｌ（ｎ）に接続される。初期化ＴＦＴ５０ａの第２端子電極４０ｔｂは、キャパシタ５５の第１容量電極２８ｃｅに接続される。

　補償用ＴＦＴ５０ｂは、各サブ画素Ｓｐにおいて、自段（ｎ段）の第２ゲート配線２８ｇｌｂ（ｎ）と、駆動用ＴＦＴ５０ｄとの間に設けられる。補償用ＴＦＴ５０ｂの第２ゲート電極３６ｇｅは、第２ゲート配線２８ｇｌｂ（ｎ）に接続される。補償用ＴＦＴ５０ｂの第１端子電極４０ｔａは、駆動用ＴＦＴ５０ｄの第２端子電極４０ｔｂに接続される。補償用ＴＦＴ５０ｂの第２端子電極４０ｔｂは、駆動用ＴＦＴ５０ｄの第１ゲート電極２８ｇｅに接続される。

　書込用ＴＦＴ５０ｃは、各サブ画素Ｓｐにおいて、自段（ｎ段）の第１ゲート配線２８ｇｌａ（ｎ）と、自段（ｍ段）のソース配線４０ｓｌ（ｍ）と、駆動用ＴＦＴ５０ｄとの間に設けられる。書込用ＴＦＴ５０ｃの第１ゲート電極２８ｇｅは、第１ゲート配線２８ｇｌａ（ｎ）に接続される。書込用ＴＦＴ５０ｃの第１端子電極４０ｔａは、ソース配線４０ｓｌ（ｍ）に接続される。書込用ＴＦＴ５０ｃの第２端子電極４０ｔｂは、駆動用ＴＦＴ５０ｄの第１端子電極４０ｔａに接続される。

　駆動用ＴＦＴ５０ｄは、各サブ画素Ｓｐにおいて、初期化ＴＦＴ５０ａと、補償用ＴＦＴ５０ｂと、キャパシタ５５と、書込用ＴＦＴ５０ｃと、電源供給用ＴＦＴ５０ｅと、発光制御用ＴＦＴ５０ｆとの間に設けられる。駆動用ＴＦＴ５０ｄの第１ゲート電極２８ｇｅは、補償用ＴＦＴ５０ｂの第２端子電極４０ｔｂと、初期化ＴＦＴ５０ａの第２端子電極４０ｔｂとに接続される。駆動用ＴＦＴ５０ｄの第１端子電極４０ｔａは、書込用ＴＦＴ５０ｃの第２端子電極４０ｔｂと、電源供給用ＴＦＴ５０ｅの第２端子電極４０ｔｂとに接続される。駆動用ＴＦＴ５０ｄの第２端子電極４０ｔｂは、補償用ＴＦＴ５０ｂの第１端子電極４０ｔａと、発光制御用ＴＦＴ５０ｆの第１端子電極４０ｔａとに接続される。

　電源供給用ＴＦＴ５０ｅは、各サブ画素Ｓｐにおいて、自段（ｎ段）のエミッション制御配線２８ｅｌ（ｎ）と、電源配線Ｐｌと、駆動用ＴＦＴ５０ｄとの間に設けられる。電源供給用ＴＦＴ５０ｅの第１ゲート電極２８ｇｅは、エミッション制御配線２８ｅｌ（ｎ）に接続される。電源供給用ＴＦＴ５０ｅの第１端子電極４０ｔａは、電源配線Ｐｌに接続される。電源供給用ＴＦＴ５０ｅの第２端子電極４０ｔｂは、駆動用ＴＦＴ５０ｄの第１端子電極４０ｔａに接続される。

　発光制御用ＴＦＴ５０ｆは、各サブ画素Ｓｐにおいて、自段（ｎ段）のエミッション制御配線２８ｅｌ（ｎ）と、駆動用ＴＦＴ５０ｄと、有機ＥＬ素子７０との間に設けられる。発光制御用ＴＦＴ５０ｆの第１ゲート電極２８ｇｅは、エミッション制御配線２８ｅｌ（ｎ）に接続される。発光制御用ＴＦＴ５０ｆの第１端子電極４０ｔａは、駆動用ＴＦＴ５０ｄの第２端子電極４０ｔｂに接続される。発光制御用ＴＦＴ５０ｆの第２端子電極４０ｔｂは、有機ＥＬ素子７０の画素電極６２ｐｅに接続される。

　陽極放電用ＴＦＴ５０ｇは、自段（ｎ段）のエミッション制御配線２８ｅｌ（ｎ）と、自段（ｎ段）の初期化配線３６ｉｌ（ｎ）と、有機ＥＬ素子７０との間に設けられる。陽極放電用ＴＦＴ５０ｇの第１ゲート電極２８ｇｅは、エミッション制御配線２８ｅｌ（ｎ）に接続される。陽極放電用ＴＦＴ５０ｇの第１端子電極４０ｔａは、有機ＥＬ素子７０の画素電極６２ｐｅに接続される。陽極放電用ＴＦＴ５０ｇの第２端子電極４０ｔｂは、初期化配線３６ｉｌ（ｎ）に接続される。

　キャパシタ５５は、電源配線Ｐｌと、初期化ＴＦＴ５０ａと、駆動用ＴＦＴ５０ｄとの間に設けられる。キャパシタ５５の第１容量電極２８ｃｅは、駆動用ＴＦＴ５０ｄの第１ゲート電極２８ｇｅと、初期化ＴＦＴ５０ａの第２端子電極４０ｔｂと、補償用ＴＦＴ５０ｂの第２端子電極４０ｔｂとに接続される。キャパシタ５５の第２容量電極３６ｃｅは、電源配線Ｐｌに接続される。

　　〈ＴＦＴのチャネル長、チャネル幅〉
　図７に示すように、表示領域ＤＡを構成する複数のサブ画素Ｓｐには、第１サブ画素Ｓｐ１（図７でハッチングを付さないサブ画素Ｓｐ）と、第２サブ画素Ｓｐ２（図７でハッチングを付すサブ画素Ｓｐ）とが含まれる。

　第１サブ画素Ｓｐ１は、第２サブ画素Ｓｐ２よりも表示領域ＤＡの中央側に位置するサブ画素Ｓｐである。第１サブ画素Ｓｐ１では、他のサブ画素Ｓｐが４辺に隣り合う。表示領域ＤＡを構成する複数のサブ画素Ｓｐのうち第２サブ画素Ｓｐ２を除くサブ画素Ｓｐが第１サブ画素Ｓｐ１である。第２サブ画素Ｓｐ２は、表示領域ＤＡの外縁に位置するサブ画素Ｓｐである。第２サブ画素Ｓｐ２では、他のサブ画素Ｓｐが２辺または３辺に隣り合う。

　各サブ画素Ｓｐにおいて、書込用ＴＦＴ５０ｃ、駆動用ＴＦＴ５０ｄ、電源供給用ＴＦＴ５０ｅおよび発光制御用ＴＦＴ５０ｆはそれぞれ、第１半導体層２４を有する第１ＴＦＴ５１として設けられる。各サブ画素Ｓｐにおいて、初期化ＴＦＴ５０ａ、補償用ＴＦＴ５０ｂおよび陽極放電用ＴＦＴ５０ｇはそれぞれ、第２半導体層３２を有する第２ＴＦＴ５２として設けられる。

　第２サブ画素Ｓｐ２に設けられた複数のＴＦＴ５０のうち補償用ＴＦＴ５０ｂは、第１サブ画素Ｓｐ１に設けられた補償用ＴＦＴ５０ｂよりも高いオン電流が得られるように設計される。本例においては、図８および図９に示すように、第１サブ画素Ｓｐ１の補償用ＴＦＴ５０ｂのチャネル長Ｌ１と、第２サブ画素Ｓｐ２の補償用ＴＦＴ５０ｂのチャネル長Ｌ２とが、互いに異なる。

　具体的には、第２サブ画素Ｓｐ２の補償用ＴＦＴ５０ｂのチャネル長Ｌ２は、第１サブ画素Ｓｐ１の補償用ＴＦＴ５０ｂのチャネル長Ｌ１よりも短い。一方、第１サブ画素Ｓｐ１の補償用ＴＦＴ５０ｂのチャネル幅Ｗ１と、第２サブ画素Ｓｐ２の同じ機能を担う補償用ＴＦＴ５０ｂのチャネル幅Ｗ２とは、互いに同等である。ここで、チャネル長Ｌ１，Ｌ２とは、第２半導体層３２のチャネル領域３２ｃでの、第１端子電極４０ｔａが接続された部分と第２端子電極４０ｔｂが接続された部分の間の距離である。チャネル幅Ｗ１，Ｗ２とは、第２半導体層３２のチャネル領域３２ｃでの、チャネル長Ｌ２の方向に対して直交する方向における長さである。

　第１サブ画素Ｓｐ１と第２サブ画素Ｓｐ２とにおいて、補償用ＴＦＴ５０ｂ以外のＴＦＴ５０のチャネル長Ｌ１，Ｌ２およびチャネル幅Ｗ１，Ｗ２は、同じ機能を担うＴＦＴ５０同士で互いに同等である。

　すなわち、第１サブ画素Ｓｐ１の初期化ＴＦＴ５０ａのチャネル長Ｌ１およびチャネル幅Ｗ１と、第２サブ画素Ｓｐ２の初期化ＴＦＴ５０ａのチャネル長Ｌ２およびチャネル幅Ｗ２とは、互いに同等である。第１サブ画素Ｓｐ１の書込用ＴＦＴ５０ｃのチャネル長Ｌ１およびチャネル幅Ｗ１と、第２サブ画素Ｓｐ２の書込用ＴＦＴ５０ｃのチャネル長Ｌ２およびチャネル幅Ｗ２とは、互いに同等である。

　第１サブ画素Ｓｐ１の駆動用ＴＦＴ５０ｄのチャネル長Ｌ１およびチャネル幅Ｗ１と、第２サブ画素Ｓｐ２の駆動用ＴＦＴ５０ｄのチャネル長Ｌ２およびチャネル幅Ｗ２とは、互いに同等である。第１サブ画素Ｓｐ１の電源供給用ＴＦＴ５０ｅのチャネル長Ｌ１およびチャネル幅Ｗ１と、第２サブ画素Ｓｐ２の電源供給用ＴＦＴ５０ｅのチャネル長Ｌ２およびチャネル幅Ｗ２とは、互いに同等である。

　第１サブ画素Ｓｐ１の発光制御用ＴＦＴ５０ｆのチャネル長Ｌ１およびチャネル幅Ｗ１と、第２サブ画素Ｓｐ２の発光制御用ＴＦＴ５０ｆのチャネル長Ｌ２およびチャネル幅Ｗ２とは、互いに同等である。第１サブ画素Ｓｐ１の陽極放電用ＴＦＴ５０ｇのチャネル長Ｌ１およびチャネル幅Ｗ１と、第２サブ画素Ｓｐ２の陽極放電用ＴＦＴ５０ｇのチャネル長Ｌ２およびチャネル幅Ｗ２とは、互いに同等である。

　　－有機ＥＬ表示装置の動作－
　有機ＥＬ表示装置１では、各サブ画素Ｓｐにおいて、まず、対応するエミッション制御配線２８ｅｌが選択されて活性状態（Ｈｉｇｈレベル）になる。エミッション制御配線２８ｅｌが活性状態になると、電源供給用ＴＦＴ５０ｅおよび発光制御用ＴＦＴ５０ｆがオフ状態になって、有機ＥＬ素子７０が非発光状態になる。

　また、エミッション制御配線２８ｅｌが活性状態になると、陽極放電用ＴＦＴ５０ｇがオン状態になる。陽極放電用ＴＦＴ５０ｇがオン状態になると、初期化配線３６ｉｌの電圧が有機ＥＬ素子７０の画素電極６２ｐｅに印加される。それによって、画素電極６２ｐｅに蓄積された電荷がリセットされる。

　続いて、非発光状態の有機ＥＬ素子７０に対応する第２ゲート配線２４ｇｌｂの２つ前に走査される前々段の第２ゲート配線２８ｇｌｂが選択されて活性状態（Ｈｉｇｈレベル）になる。前々段の第２ゲート配線２８ｇｌｂが活性状態になると、その第２ゲート配線２４ｇｌｂを介してゲート信号が初期化ＴＦＴ５０ａに入力される。

　ゲート信号が初期化ＴＦＴ５０ａに入力されると、初期化ＴＦＴ５０ａがオン状態になる。初期化ＴＦＴ５０ａがオン状態になると、初期化配線３６ｉｌの電圧（初期化電圧）がキャパシタ５５に印加される。それによって、キャパシタ５５の電荷が放電されて、駆動用ＴＦＴ５０ｄの第１ゲート電極２８ｇｅにかかる電圧が初期化される。

　次に、非発光状態の有機ＥＬ素子７０に対応する第１ゲート配線２８ｇｌａが選択されて活性状態（Ｈｉｇｈレベル）になる。第１ゲート配線２８ｇｌａが活性状態になると、補償用ＴＦＴ５０ｂがオン状態となる。そして、非発光状態の有機ＥＬ素子７０に対応する第２ゲート配線２８ｇｌｂが選択されて非活性状態（Ｌｏｗレベル）になると、書込用ＴＦＴ５０ｃがオン状態となる。

　補償用ＴＦＴ５０ｂおよび書込用ＴＦＴ５０ｃがオン状態になると、駆動用ＴＦＴ５０ｄがダイオード接続状態となり、ソース配線４０ｓｌを介して伝達されるソース信号に対応する所定の電圧が駆動用ＴＦＴ５０ｄを介してキャパシタ５５に書き込まれる。続いて、非発光状態の有機ＥＬ素子７０に対応するエミッション制御配線２８ｅｌが非活性状態（Ｌｏｗレベル）になる。

　エミッション制御配線２８ｅｌが非活性状態になると、電源供給用ＴＦＴ５０ｅおよび発光制御用ＴＦＴ５０ｆがオン状態となり、駆動用ＴＦＴ５０ｄの第１ゲート電極２８ｇｅにかかる電圧に応じた駆動電流が電源配線Ｐｌから有機ＥＬ素子７０に供給される。各有機ＥＬ素子７０は、駆動電流に応じた輝度で発光する。それにより、有機ＥＬ表示装置１では、表示領域ＤＡに画像が表示される。

　　－有機ＥＬ表示装置の製造方法－
　有機ＥＬ表示装置１を製造するには、まず、ガラス基板の表面に、樹脂材料を塗布してベーク処理などを行うことにより、基板層１０を形成する。次いで、基板層１０上に、フォトリソグラフィや真空蒸着法、インクジェット法などの周知の技術を用いてＴＦＴ層２０、発光素子層６０および封止膜８０を順に形成する。

　次に、封止膜８０が設けられた基板の表面に保護フィルムを貼り付ける。続いて、基板層１０の裏面にガラス基板側からレーザ光を照射するなどして、基板層１０からガラス基板を剥離させる。そして、基板層１０の裏面にも保護フィルムを貼り付ける。その後、当該基板の端子部Ｔに配線基板Ｃｂを接続することにより、配線基板Ｃｂと共に表示制御回路を実装する。以上のようにして、有機ＥＬ表示装置１を製造できる。

　ＴＦＴ層２０を形成する工程では、各第２サブ画素Ｓｐ２の補償用ＴＦＴ５０ｂを構成する第２半導体層３２のチャネル長Ｌ２が各第１サブ画素Ｓｐ１の補償用ＴＦＴ５０ｂを構成する第２半導体層３２のチャネル長Ｌ１よりも短くなるように、第２半導体層３２、第２ゲート電極３６ｇｅ、第１端子電極４０ｔａおよび第２端子電極４０ｔｂを形成する。そうして、第２サブ画素Ｓｐ２の補償用ＴＦＴ５０ｂを、第１サブ画素Ｓｐ１の補償用ＴＦＴ５０ｂよりも高いオン電流が得られるように設ければよい。

　　－実施形態１の特徴－
　この実施形態１の有機ＥＬ表示装置１では、第２サブ画素Ｓｐ２に設けられた補償用ＴＦＴ５０ｂのチャネル長Ｌ２が、第１サブ画素Ｓｐ１に設けられた補償用ＴＦＴ５０ｂのチャネル長Ｌ１よりも短い。第２サブ画素Ｓｐ２の補償用ＴＦＴ５０ｂでは、第１サブ画素Ｓｐ１の補償用ＴＦＴ５０ｂに比べて、オン電流特性が低くなり易い傾向がある。補償用ＴＦＴ５０ｂのオン電流特性が低いと、駆動用ＴＦＴ５０ｄの第２ゲート電極３６ｇｅに印加される電圧が低下するため、対応する第２サブ画素Ｓｐ２で輝点が生じ易い。これに対して、第２サブ画素Ｓｐ２の補償用ＴＦＴ５０ｂのチャネル長Ｌ２が第１サブ画素Ｓｐ１の補償用ＴＦＴ５０ｂのチャネル長Ｌ１よりも短いことで、第２サブ画素Ｓｐ２の補償用ＴＦＴ５０ｂのオン電流特性を高められる。それにより、第２サブ画素Ｓｐ２において、駆動用ＴＦＴ５０ｄの第２ゲート電極３６ｇｅに印加される電圧が低下するのを抑制できる。したがって、第２サブ画素Ｓｐ２で輝点が生じるのを抑制できる。

　　－第１変形例－
　この第１変形例の有機ＥＬ表示装置１では、図８、図１１および図１２に示すように、第１サブ画素Ｓｐ１の補償用ＴＦＴ５０ｂのチャネル長Ｌ１と、第２サブ画素Ｓｐ２の補償用ＴＦＴ５０ｂのチャネル長Ｌ２とは、互いに同等である。そして、第１サブ画素Ｓｐ１の補償用ＴＦＴ５０ｂのチャネル幅Ｗ２と、第２サブ画素Ｓｐ２の補償用ＴＦＴ５０ｂのチャネル幅Ｗ１とが、互いに異なる。具体的には、第２サブ画素Ｓｐ２の補償用ＴＦＴ５０ｂのチャネル幅Ｗ２は、第１サブ画素Ｓｐ１の補償用ＴＦＴ５０ｂのチャネル幅Ｗ１よりも広い。

　　－第１変形例の特徴－
　この第１変形例の有機ＥＬ表示装置１によると、第２サブ画素Ｓｐ２の補償用ＴＦＴ５０ｂのチャネル幅Ｗ２が第１サブ画素Ｓｐ１の補償用ＴＦＴ５０ｂのチャネル幅Ｗ１よりも広いことで、第２サブ画素Ｓｐ２の補償用ＴＦＴ５０ｂのオン電流特性が高められる。それにより、上記実施形態１と同様に、第２サブ画素Ｓｐ２で、駆動用ＴＦＴ５０ｄの第２ゲート電極３６ｇｅに印加される電圧が低下するのに起因して、輝点が生じるのを抑制できる。

　　－第２変形例－
　この第２変形例の有機ＥＬ表示装置１では、図８および図１３に示すように、第１サブ画素Ｓｐ１と第２サブ画素Ｓｐ２とにおいて、補償用ＴＦＴ５０ｂのチャネル長Ｌ１，Ｌ２およびチャネル幅Ｗ１，Ｗ２が、互いに同等である。第１サブ画素Ｓｐ１の補償用ＴＦＴ５０ｂは、図８および図１４の左図に示すように、上記実施形態１と同様にシングルゲート構造のＴＦＴ５０であるが、第２サブ画素Ｓｐ２の補償用ＴＦＴ５０ｂは、図１３および図１４の右図に示すように、ダブルゲート構造のＴＦＴ５０である。

　第２サブ画素Ｓｐ２の補償用ＴＦＴ５０ｂは、第２ゲート電極３６ｇｅに加えて第１ゲート電極２８ｇｅを有する。補償用ＴＦＴ５０ｂにおいて、第１ゲート電極２８ｇｅは、第１ゲート絶縁膜２６を介して第２半導体層３２と重なる位置に設けられる。この第１ゲート電極２８ｇｅは、当該補償用ＴＦＴ５０ｂの第２ゲート電極３６ｇｅと同じ第２ゲート配線２８ｇｌｂに接続される。

　　－第２変形例の特徴－
　この第２変形例の有機ＥＬ表示装置１によると、第１サブ画素Ｓｐ１の補償用ＴＦＴ５０ｂにシングルゲート構造を採用する一方、第２サブ画素Ｓｐ２の補償用ＴＦＴ５０ｂにダブルゲート構造を採用することで、第２サブ画素Ｓｐ２の補償用ＴＦＴ５０ｂのオン電流特性が相対的に高められる。それにより、上記実施形態１と同様に、第２サブ画素Ｓｐ２で、駆動用ＴＦＴ５０ｄの第２ゲート電極３６ｇｅに印加される電圧が低下するのに起因して、輝点が生じるのを抑制できる。

　《実施形態２》
　この実施形態２の有機ＥＬ表示装置１は、第２サブ画素Ｓｐ２に設けられた補償用ＴＦＴ５０ｂの構成が上記実施形態１と異なる。なお、以降の各実施形態では、補償用ＴＦＴ５０ｂの構成が上記実施形態１と異なる他は、有機ＥＬ表示装置１について上記実施形態１と同様に構成される。よって、上記実施形態１と異なる構成箇所についてのみ説明し、同一の構成箇所の説明は、上記実施形態１の説明に譲り省略する。

　この実施形態２の有機ＥＬ表示装置１では、第１サブ画素Ｓｐ１と第２サブ画素Ｓｐ２とで補償用ＴＦＴ５０ｂの構成が異なることに加え、第２サブ画素Ｓｐ２同士でも補償用ＴＦＴ５０ｂの構成が異なる。図１５に示すように、表示領域ＤＡの外縁に位置する複数の第２サブ画素Ｓｐ２には、第３サブ画素Ｓｐ３（図１５でドットハッチングを付すサブ画素Ｓｐ）と、第４サブ画素Ｓｐ４（図１５で格子ハッチングを付すサブ画素Ｓｐ）とが含まれる。補償用ＴＦＴ５０ｂの構成は、第３サブ画素Ｓｐ３と第４サブ画素Ｓｐ４とで異なる。

　第３サブ画素Ｓｐ３は、表示領域ＤＡの外縁でコーナー以外に位置するサブ画素Ｓｐである。第３サブ画素Ｓｐ３では、他のサブ画素Ｓｐが３辺に隣り合う。表示領域ＤＡの外縁に位置する複数の第２サブ画素Ｓｐ２のうち第４サブ画素Ｓｐ４を除くサブ画素Ｓｐが第３サブ画素Ｓｐ３である。第４サブ画素Ｓｐ４は、表示領域ＤＡの外縁でコーナーに位置するサブ画素Ｓｐである。第４サブ画素Ｓｐ４では、他のサブ画素Ｓｐが２辺に隣り合う。

　第３サブ画素Ｓｐ３に設けられた補償用ＴＦＴ５０ｂは、第１サブ画素Ｓｐ１に設けられた補償用ＴＦＴ５０ｂよりも高いオン電流が得られるように設計される。そして、第４サブ画素Ｓｐ４に設けられた補償用ＴＦＴ５０ｂは、第３サブ画素Ｓｐ３に設けられた補償用ＴＦＴ５０ｂよりも高いオン電流が得られるように設計される。

　本例においては、図８、図１６および図１７に示すように、第１サブ画素Ｓｐ１の補償用ＴＦＴ５０ｂのチャネル幅Ｗ１と、第３サブ画素Ｓｐ３の補償用ＴＦＴ５０ｂのチャネル幅Ｗ３と、第４サブ画素Ｓｐ４の補償用ＴＦＴ５０ｂのチャネル幅Ｗ４とは、互いに同等である。

　そして、図１８にも示すように、第１サブ画素Ｓｐ１の補償用ＴＦＴ５０ｂのチャネル長Ｌ１と、第３サブ画素Ｓｐ３の補償用ＴＦＴ５０ｂのチャネル長Ｌ３と、第４サブ画素Ｓｐ４の補償用ＴＦＴ５０ｂのチャネル長Ｌ４とは、互いに異なる。具体的には、第３サブ画素Ｓｐ３の補償用ＴＦＴ５０ｂのチャネル長Ｌ３は、第１サブ画素Ｓｐ１の補償用ＴＦＴ５０ｂのチャネル長Ｌ１よりも短い。第４サブ画素Ｓｐ４の補償用ＴＦＴ５０ｂのチャネル長Ｌ４は、第３サブ画素Ｓｐ３の補償用ＴＦＴ５０ｂのチャネル長Ｌ３よりも短い。

　　－実施形態２の特徴－
　この実施形態２の有機ＥＬ表示装置１では、補償用ＴＦＴ５０ｂのチャネル長Ｌ１，Ｌ３，Ｌ４が、第１サブ画素Ｓｐ１、第３サブ画素Ｓｐ３、第４サブ画素Ｓｐ４の順で段階的に短くなる。上記で説明した第２サブ画素Ｓｐ２の補償用ＴＦＴ５０ｂのオン電流特性が低くなる事象は、表示領域ＤＡのコーナーに位置するサブ画素Ｓｐ（第４サブ画素Ｓｐ４）で顕著に生じ易い。これに対して、第４サブ画素Ｓｐ４の補償用ＴＦＴ５０ｂのチャネル長Ｌ４が第３サブ画素Ｓｐ３の補償用ＴＦＴ５０ｂのチャネル長Ｌ３よりも短いことで、第４サブ画素Ｓｐ４の補償用ＴＦＴ５０ｂのオン電流特性が第３サブ画素Ｓｐ３の補償用ＴＦＴ５０ｂのオン電流特性と比べても高められる。これによれば、第２サブ画素Ｓｐ２（特に第４サブ画素Ｓｐ４）で輝点が生じるのをよりいっそう抑制できる。

　　－変形例－
　この変形例の有機ＥＬ表示装置１では、図８および図１９～図２１に示すように、第１サブ画素Ｓｐ１の補償用ＴＦＴ５０ｂのチャネル長Ｌ１と、第３サブ画素Ｓｐ３の補償用ＴＦＴ５０ｂのチャネル長Ｌ３と、第４サブ画素Ｓｐ４の補償用ＴＦＴ５０ｂのチャネル長Ｌ４とは、互いに同等である。

　そして、第１サブ画素Ｓｐ１の補償用ＴＦＴ５０ｂのチャネル幅Ｗ１と、第３サブ画素Ｓｐ３の補償用ＴＦＴ５０ｂのチャネル幅Ｗ３と、第４サブ画素Ｓｐ４の補償用ＴＦＴ５０ｂのチャネル幅Ｗ４とが、互いに異なる。具体的には、第３サブ画素Ｓｐ３の補償用ＴＦＴ５０ｂのチャネル幅Ｗ３は、第１サブ画素Ｓｐ１の補償用ＴＦＴ５０ｂのチャネル幅Ｗ１よりも広い。第４サブ画素Ｓｐ４の補償用ＴＦＴ５０ｂのチャネル幅Ｗ４は、第３サブ画素Ｓｐ３の補償用ＴＦＴ５０ｂのチャネル幅Ｗ３よりも広い。

　　－変形例の特徴－
　この変形例の有機ＥＬ表示装置１では、補償用ＴＦＴ５０ｂのチャネル幅Ｗ１，Ｗ３，Ｗ４が、第１サブ画素Ｓｐ１、第３サブ画素Ｓｐ３、第４サブ画素Ｓｐ４の順で段階的に広くなる。第４サブ画素Ｓｐ４の補償用ＴＦＴ５０ｂのチャネル幅Ｗ４が第３サブ画素Ｓｐ３の補償用ＴＦＴ５０ｂのチャネル幅Ｗ３よりも広いことで、第４サブ画素Ｓｐ４の補償用ＴＦＴ５０ｂのオン電流特性が第３サブ画素Ｓｐ３の補償用ＴＦＴ５０ｂのオン電流特性と比べても高められる。これによれば、上記実施形態２と同様に、第２サブ画素Ｓｐ２（特に第４サブ画素Ｓｐ４）で輝点が生じるのを好適に抑制できる。

　《実施形態３》
　この実施形態３の有機ＥＬ表示装置１でも、図８および図２２～図２４に示すように、第１サブ画素Ｓｐ１と第２サブ画素Ｓｐ２とで補償用ＴＦＴ５０ｂの構成が異なることに加え、上記実施形態２と同様に区分される第３サブ画素Ｓｐ３と第４サブ画素Ｓｐ４とで補償用ＴＦＴ５０ｂの構成が異なる。

　本例において、第１サブ画素Ｓｐ１の補償用ＴＦＴ５０ｂのチャネル幅Ｗ１と、第３サブ画素Ｓｐ３および第４サブ画素Ｓｐ４の各補償用ＴＦＴ５０ｂのチャネル幅Ｗ３，Ｗ４とは、互いに同等である。そして、第１サブ画素Ｓｐ１の補償用ＴＦＴ５０ｂのチャネル長Ｌ１と、第３サブ画素Ｓｐ３および第４サブ画素Ｓｐ４の各補償用ＴＦＴ５０ｂのチャネル長Ｌ３，Ｌ４とは、互いに異なる。

　具体的には、第３サブ画素Ｓｐ３の補償用ＴＦＴのチャネル長Ｌ３と、第４サブ画素Ｓｐ４の補償用ＴＦＴ５０ｂのチャネル長Ｌ４とはそれぞれ、第１サブ画素Ｓｐ１の補償用ＴＦＴ５０ｂのチャネル長Ｌ１よりも短い。第３サブ画素Ｓｐ３の補償用ＴＦＴ５０ｂのチャネル長Ｌ３と、第４サブ画素Ｓｐ４の補償用ＴＦＴ５０ｂのチャネル長Ｌ４とは、互いに同等である。

　また、第１サブ画素Ｓｐ１の補償用ＴＦＴ５０ｂおよび第３サブ画素Ｓｐ３の補償用ＴＦＴ５０ｂは、上記実施形態１と同様なシングルゲート構造のＴＦＴ５０である。これに対して、第４サブ画素Ｓｐ４の補償用ＴＦＴ５０ｂは、上記実施形態１の第２変形例と同様なダブルゲート構造のＴＦＴ５０である。本例の第４サブ画素Ｓｐ４の補償用ＴＦＴ５０ｂは、第３サブ画素Ｓｐ３の補償用ＴＦＴ５０ｂを、チャネル長およびチャネル幅が同一のダブルゲート構造にしたものである。

　　－実施形態３の特徴－
　この実施形態３の有機ＥＬ表示装置１では、第３サブ画素Ｓｐ３および第４サブ画素Ｓｐ４の各補償用ＴＦＴ５０ｂのチャネル長Ｌ３，Ｌ４が第１サブ画素Ｓｐ１のチャネル長Ｌ１よりも短い。そのことで、第３サブ画素Ｓｐ３および第４サブ画素Ｓｐ４の各補償用ＴＦＴ５０ｂのオン電流特性が高められる。さらに、第１サブ画素Ｓｐ１および第３サブ画素Ｓｐ３の補償用ＴＦＴ５０ｂにシングルゲート構造を採用する一方、第４サブ画素Ｓｐ４の補償用ＴＦＴ５０ｂにダブルゲート構造を採用する。これにより、第４サブ画素Ｓｐ４の補償用ＴＦＴ５０ｂのオン電流特性が第３サブ画素Ｓｐ３の補償用ＴＦＴ５０ｂのオン電流特性と比べても高められる。したがって、第３サブ画素Ｓｐ３および第４サブ画素Ｓｐ４で輝点が生じるのを好適に抑制できる。

　　－変形例－
　この変形例の有機ＥＬ表示装置１では、図８および図２５～図２７に示すように、第１サブ画素Ｓｐ１の補償用ＴＦＴ５０ｂのチャネル長Ｌ１と、第３サブ画素Ｓｐ３および第４サブ画素Ｓｐ４の各補償用ＴＦＴ５０ｂのチャネル長Ｌ３，Ｌ４とが、互いに同等である。そして、第１サブ画素Ｓｐ１の補償用ＴＦＴ５０ｂのチャネル幅Ｗ１と、第３サブ画素Ｓｐ３および第４サブ画素Ｓｐ４の各補償用ＴＦＴ５０ｂのチャネル幅Ｗ３，Ｗ４とは、互いに異なる。

　具体的には、第３サブ画素Ｓｐ３の補償用ＴＦＴ５０ｂのチャネル幅Ｗ３と、第４サブ画素Ｓｐ４の補償用ＴＦＴ５０ｂのチャネル幅Ｗ４とはそれぞれ、第１サブ画素Ｓｐ１の補償用ＴＦＴ５０ｂのチャネル幅Ｗ１よりも広い。第３サブ画素Ｓｐ３の補償用ＴＦＴ５０ｂのチャネル幅Ｗ３と、第４サブ画素Ｓｐ４の補償用ＴＦＴ５０ｂのチャネル幅Ｗ４とは、互いに同等である。

　　－変形例の特徴－
　この変形例の有機ＥＬ表示装置１では、第３サブ画素Ｓｐ３および第４サブ画素Ｓｐ４の各補償用ＴＦＴ５０ｂのチャネル幅Ｗ３，Ｗ４が第１サブ画素Ｓｐ１のチャネル幅Ｗ１よりも広い。そのことで、第３サブ画素Ｓｐ３および第４サブ画素Ｓｐ４の各補償用ＴＦＴ５０ｂのオン電流特性が高められる。さらに、第１サブ画素Ｓｐ１および第３サブ画素Ｓｐ３の補償用ＴＦＴ５０ｂにシングルゲート構造を採用する一方、第４サブ画素Ｓｐ４の補償用ＴＦＴ５０ｂにダブルゲート構造を採用する。これにより、第４サブ画素Ｓｐ４の補償用ＴＦＴ５０ｂのオン電流特性が第３サブ画素Ｓｐ３の補償用ＴＦＴ５０ｂのオン電流特性と比べても高められる。したがって、第３サブ画素Ｓｐ３および第４サブ画素Ｓｐ４で輝点が生じるのを好適に抑制できる。

　《実施形態４》
　この実施形態４の有機ＥＬ表示装置１では、図２８に示すように、表示領域ＤＡを構成する複数のサブ画素Ｓｐに、第１サブ画素Ｓｐ１および第２サブ画素Ｓｐ２に加えて、第５サブ画素Ｓｐ５（図２８でドットハッチングを付すサブ画素Ｓｐ）が含まれる。

　第５サブ画素Ｓｐ５は、第２サブ画素Ｓｐ２の内周に位置するサブ画素Ｓｐである。第５サブ画素Ｓｐ５には、第２サブ画素Ｓｐ２が少なくとも１辺に隣り合うか、他の１つの第５サブ画素Ｓｐ５を介して第２サブ画素Ｓｐ２と隣り合う。第１サブ画素Ｓｐ１の補償用ＴＦＴ５０ｂと第２サブ画素Ｓｐ２の補償用ＴＦＴ５０ｂとのチャネル長Ｌ１，Ｌ２およびチャネル幅Ｗ１，Ｗ２の大小関係は、上記実施形態１と同様である。

　第５サブ画素Ｓｐ５の補償用ＴＦＴ５０ｂのチャネル幅は、第１サブ画素Ｓｐ１および第２サブ画素Ｓｐ２の各補償用ＴＦＴ５０ｂのチャネル幅と同等である。第５サブ画素Ｓｐ５の補償用ＴＦＴ５０ｂのチャネル長は、第１サブ画素Ｓｐ１の補償用ＴＦＴ５０ｂのチャネル長Ｌ１よりも短く、且つ第２サブ画素Ｓｐ２の補償用ＴＦＴ５０ｂのチャネル長Ｌ２よりも長い。補償用ＴＦＴ５０ｂのチャネル長は、第１サブ画素Ｓｐ１、第５サブ画素Ｓｐ５、第２サブ画素Ｓｐ２の順で段階的に短くなる。

　　－実施形態４の特徴－
　この実施形態４の有機ＥＬ表示装置１では、表示領域ＤＡの外周側の部分において、補償用ＴＦＴ５０ｂのチャネル長が、表示領域ＤＡの中央側から外縁側に向かうほど短くなる。これによれば、表示領域ＤＡの外周側の部分を構成する第２サブ画素Ｓｐ２および第５サブ画素Ｓｐ５で、補償用ＴＦＴ５０ｂのオン電流特性を相対的に高め、輝点が生じるのを抑制できる。

　　－変形例－
　この変形例の有機ＥＬ表示装置１では、第１サブ画素Ｓｐ１の補償用ＴＦＴ５０ｂと第２サブ画素Ｓｐ２の補償用ＴＦＴ５０ｂとのチャネル長Ｌ１，Ｌ２およびチャネル幅Ｗ１，Ｗ２の大小関係は、上記実施形態１の第１変形例と同様である。第５サブ画素Ｓｐ５の補償用ＴＦＴ５０ｂのチャネル長は、第１サブ画素Ｓｐ１および第２サブ画素Ｓｐ２の各補償用ＴＦＴ５０ｂのチャネル長と同等である。

　第５サブ画素Ｓｐ５の補償用ＴＦＴ５０ｂのチャネル幅は、第１サブ画素Ｓｐ１の補償用ＴＦＴ５０ｂのチャネル幅Ｗ１よりも広く、且つ第２サブ画素Ｓｐ２の補償用ＴＦＴ５０ｂのチャネル幅Ｗ２よりも狭い。補償用ＴＦＴ５０ｂのチャネル幅は、第１サブ画素Ｓｐ１、第５サブ画素Ｓｐ５、第２サブ画素Ｓｐ２の順で段階的に広くなる。

　　－変形例の特徴－
　この変形例の有機ＥＬ表示装置１では、表示領域ＤＡの外周側の部分において、補償用ＴＦＴ５０ｂのチャネル幅が、表示領域ＤＡの中央側から外縁側に向かうほど広くなる。これによれば、表示領域ＤＡの外周側の部分を構成する第２サブ画素Ｓｐ２および第５サブ画素Ｓｐ５で、補償用ＴＦＴ５０ｂのオン電流特性を相対的に高め、輝点が生じるのを抑制できる。

　《その他の実施形態》
　上記実施形態１では、各サブ画素Ｓｐに設けられた複数のＴＦＴ５０のうち補償用ＴＦＴ５０ｂに加えて、または補償用ＴＦＴ５０ｂに代えて、オン電流特性の低下が輝点の発生などの不具合を招くものであれば、補償用ＴＦＴ５０ｂ以外のＴＦＴ５０を対象とし、第２サブ画素Ｓｐ２の当該ＴＦＴ５０のチャネル長Ｌ２を第１サブ画素Ｓｐ１の当該ＴＦＴ５０のチャネル長Ｌ１よりも短くしてもよい。

　上記実施形態１の第１変形例においても、各サブ画素Ｓｐにおける複数のＴＦＴ５０のうち補償用ＴＦＴ５０ｂに加えて、または補償用ＴＦＴ５０ｂに代えて、オン電流特性の低下が輝点の発生などの不具合を招くものであれば、補償用ＴＦＴ５０ｂ以外のＴＦＴ５０を対象とし、第２サブ画素Ｓｐ２の当該ＴＦＴ５０のチャネル幅Ｗ２を、第１サブ画素Ｓｐ１の同じ機能を担うＴＦＴ５０のチャネル幅Ｗ１よりも広くしてもよい。

　上記実施形態１の第２変形例においても、各サブ画素Ｓｐにおける複数のＴＦＴ５０のうち補償用ＴＦＴ５０ｂに加えて、または補償用ＴＦＴ５０ｂに代えて、補償用ＴＦＴ５０ｂ以外のＴＦＴ５０を対象とし、第２サブ画素Ｓｐ２の当該ＴＦＴ５０をマルチゲート構造に構成し、第１サブ画素Ｓｐ１の同じ機能を担うＴＦＴ５０をシングルゲート構造に構成してもよい。

　上記実施形態２では、各サブ画素Ｓｐに設けられた複数のＴＦＴ５０のうち補償用ＴＦＴ５０ｂに加えて、または補償用ＴＦＴ５０ｂに代えて、オン電流特性の低下が輝点の発生などの不具合を招くものであれば、補償用ＴＦＴ５０ｂ以外のＴＦＴ５０を対象とし、第３サブ画素Ｓｐ３の当該ＴＦＴ５０のチャネル長Ｌ３を第１サブ画素Ｓｐ１の同じ機能を担うＴＦＴ５０のチャネル長Ｌ１よりも短くし、第４サブ画素Ｓｐ４の当該ＴＦＴ５０のチャネル長Ｌ４を第３サブ画素Ｓｐ３の同じ機能を担うＴＦＴ５０のチャネル長Ｌ３よりも短くしてもよい。

　上記実施形態２の変形例においても、各サブ画素Ｓｐにおける複数のＴＦＴ５０のうち補償用ＴＦＴ５０ｂに加えて、または補償用ＴＦＴ５０ｂに代えて、オン電流特性の低下が輝点の発生などの不具合を招くものであれば、補償用ＴＦＴ５０ｂ以外のＴＦＴ５０を対象とし、第３サブ画素Ｓｐ３の当該ＴＦＴ５０のチャネル幅Ｗ３を第１サブ画素Ｓｐ１の同じ機能を担うＴＦＴ５０のチャネル幅Ｗ１よりも広くし、第４サブ画素Ｓｐ４の当該ＴＦＴ５０のチャネル幅Ｗ４を第３サブ画素Ｓｐ３の同じ機能を担うＴＦＴ５０のチャネル幅Ｗ３よりも短くしてもよい。

　上記実施形態３では、各サブ画素Ｓｐに設けられた複数のＴＦＴ５０のうち補償用ＴＦＴ５０ｂに加えて、または補償用ＴＦＴ５０ｂに代えて、オン電流特性の低下が輝点の発生などの不具合を招くものであれば、補償用ＴＦＴ５０ｂ以外のＴＦＴ５０を対象とし、第３サブ画素Ｓｐ３の当該ＴＦＴ５０のチャネル長Ｌ３を第１サブ画素Ｓｐ１の同じ機能を担うＴＦＴ５０のチャネル長Ｌ１よりも短くし、第１サブ画素Ｓｐ１および第３サブ画素Ｓｐ３の当該ＴＦＴ５０をシングルゲート構造にする一方、第４サブ画素Ｓｐ４の同じ機能を担うＴＦＴ５０をダブルゲート構造にしてもよい。

　上記実施形態３の変形例においても、各サブ画素Ｓｐにおける複数のＴＦＴ５０のうち補償用ＴＦＴ５０ｂに加えて、または補償用ＴＦＴ５０ｂに代えて、オン電流特性の低下が輝点の発生などの不具合を招くものであれば、補償用ＴＦＴ５０ｂ以外のＴＦＴ５０を対象とし、第３サブ画素Ｓｐ３の当該ＴＦＴ５０のチャネル幅Ｗ３を第１サブ画素Ｓｐ１の同じ機能を担うＴＦＴ５０のチャネル幅Ｗ１よりも広くし、第１サブ画素Ｓｐ１および第３サブ画素Ｓｐ３の当該ＴＦＴ５０をシングルゲート構造にする一方、第４サブ画素Ｓｐ４の同じ機能を担うＴＦＴ５０をダブルゲート構造にしてもよい。

　上記実施形態１～３では、有機ＥＬ層６６が、各サブ画素Ｓｐに個別に設けられるとしたが、これに限らない。有機ＥＬ層６６は、複数のサブ画素Ｓｐにおいて一続きとして共通に設けられてもよい。この場合、有機ＥＬ表示装置１は、カラーフィルタを備えるなどして、各サブ画素Ｓｐの色調表現を行ってもよい。

　上記実施形態１～３では、各画素Ｐｘが３色のサブ画素Ｓｐｒ，Ｓｐｇ，Ｓｐｂによって構成されるとしたが、これに限らない。各画素Ｐｘを構成するサブ画素Ｓｐは３色に限らず、４色以上であってもよい。また、各画素Ｐｘを構成する３色のサブ画素Ｓｐｒ，Ｓｐｇ，Ｓｐｂは、ストライプ配列で設けられるとしたが、これに限らない。複数のサブ画素Ｓｐの配列は、ペンタイル配列など、他の配列であってもよい。

　上記実施形態１～３では、各サブ画素Ｓｐに設けられた７つのＴＦＴ５０（初期化ＴＦＴ５０ａ、補償用ＴＦＴ５０ｂ、書込用ＴＦＴ５０ｃ、駆動用ＴＦＴ５０ｄ、電源供給用ＴＦＴ５０ｅ、発光制御用ＴＦＴ５０ｆおよび陽極放電用ＴＦＴ５０ｇ）はいずれもトップゲート型に構成されるとしたが、これに限らない。これら７つのＴＦＴ５０は、ボトムゲート型に構成されてもよい。また、サブ画素Ｓｐに設けられるＴＦＴ５０の数は、６つ以下であってもよく、８つ以上であってもよい。

　上記実施形態１～３では、画素電極６２ｐｅが陽極であり、共通電極６８ｃｅが陰極であるとしたが、これに限らない。画素電極６２ｐｅが陰極であり、共通電極６８ｃｅが陽極であってもよい。この場合、有機ＥＬ層６６は、反転した積層構造とされる。

　上記実施形態１～３では、有機ＥＬ層６６は、正孔注入層６６ｈｉ、正孔輸送層６６ｈｔ、発光層６６ｅｍ、電子輸送層６６ｅｔおよび電子注入層６６ｅｉからなる５層構造であるとしたが、これに限らない。有機ＥＬ層６６は、正孔注入層兼正孔輸送層、発光層および電子輸送層兼電子注入層からなる３層構造であってもよく、任意の積層構造を採用することが可能である。

　上記実施形態１～３では、表示装置として有機ＥＬ表示装置１を例示したが、これに限らない。本開示の技術は、例えば、電流によって駆動される複数の発光素子を備える表示装置に適用することが可能である。当該表示装置としては、量子ドット含有層を用いた発光素子であるＱＬＥＤ（Quantum-dot Light Emitting Diode）を備える表示装置が挙げられる。

　以上のように、本開示の技術の例示として、好ましい実施形態について説明した。しかし、本開示の技術は、これに限定されず、適宜、変更、置き換え、付加、省略などを行った実施の形態にも適用可能である。また、上記実施形態で説明した各構成要素を組み合わせて新たな実施の形態とすることも可能である。上記実施形態について、本開示の技術の趣旨を逸脱しない範囲においてさらに色々な変形が可能なこと、またそうした変形も本開示の技術の範囲に属することは、当業者に理解されるところである。

　以上説明したように、本開示の技術は、複数のＴＦＴの動作により画像表示を制御する表示装置について有用である。

　Ｌ１，Ｌ２　　チャネル長
　Ｗ１，Ｗ２　　チャネル幅
　ＤＡ　　表示領域
　Ｓｐ　　サブ画素
　Ｓｐ１　　第１サブ画素
　Ｓｐ２　　第２サブ画素
　Ｓｐ３　　第３サブ画素
　Ｓｐ４　　第４サブ画素
　１　　有機ＥＬ表示装置（表示装置）
　１０　　基板層
　２０　　ＴＦＴ層（薄膜トランジスタ層）
　２４　　第１半導体層（半導体層）
　３２　　第２半導体層（半導体層）
　５０　　ＴＦＴ（薄膜トランジスタ）
　５０ａ　　初期化ＴＦＴ（第２薄膜トランジスタ）
　５０ｂ　　補償用ＴＦＴ（第２薄膜トランジスタ）
　５０ｃ　　書込用ＴＦＴ（第１薄膜トランジスタ）
　５０ｄ　　駆動用ＴＦＴ（第１薄膜トランジスタ）
　５０ｅ　　電源供給用ＴＦＴ（第１薄膜トランジスタ）
　５０ｆ　　発光制御用ＴＦＴ（第１薄膜トランジスタ）
　５０ｇ　　陽極放電用ＴＦＴ（第２薄膜トランジスタ）
　６０　　発光素子層
　７０　　有機ＥＬ素子（発光素子）

Claims

　基板層と、
　前記基板層上に設けられた薄膜トランジスタ層と、
　前記薄膜トランジスタ層上に設けられた発光素子層と、を備え、
　前記発光素子層には、表示領域を構成する各サブ画素に発光素子が設けられ、
　前記薄膜トランジスタ層には、前記各サブ画素に複数の薄膜トランジスタが設けられ、
　前記複数の薄膜トランジスタが前記発光素子の動作を制御し、前記発光素子の発光により前記表示領域に画像を表示する表示装置であって、
　前記表示領域の中央側に位置する前記サブ画素を第１サブ画素とし、前記表示領域の外縁に位置する前記サブ画素を第２サブ画素としたとき、
　前記第２サブ画素に設けられた少なくとも１つの薄膜トランジスタのチャネル長は、前記第１サブ画素に設けられた同じ機能を担う前記薄膜トランジスタのチャネル長よりも短い、表示装置。
　基板層と、
　前記基板層上に設けられた薄膜トランジスタ層と、
　前記薄膜トランジスタ層上に設けられた発光素子層と、を備え、
　前記発光素子層には、表示領域を構成する各サブ画素に発光素子が設けられ、
　前記薄膜トランジスタ層には、前記各サブ画素に複数の薄膜トランジスタが設けられ、
　前記複数の薄膜トランジスタが前記発光素子の動作を制御し、前記発光素子の発光により前記表示領域に画像を表示する表示装置であって、
　前記表示領域の中央側に位置する前記サブ画素を第１サブ画素とし、前記表示領域の外縁に位置する前記サブ画素を第２サブ画素としたとき、
　前記第２サブ画素に設けられた少なくとも１つの薄膜トランジスタのチャネル幅は、前記第１サブ画素に設けられた同じ機能を担う前記薄膜トランジスタのチャネル幅よりも広い、表示装置。
　基板層と、
　前記基板層上に設けられた薄膜トランジスタ層と、
　前記薄膜トランジスタ層上に設けられた発光素子層と、を備え、
　前記発光素子層には、表示領域を構成する各サブ画素に発光素子が設けられ、
　前記薄膜トランジスタ層には、前記各サブ画素に複数の薄膜トランジスタが設けられ、
　前記複数の薄膜トランジスタが前記発光素子の動作を制御し、前記発光素子の発光により前記表示領域に画像を表示する表示装置であって、
　前記表示領域の中央側に位置する前記サブ画素を第１サブ画素とし、前記表示領域の外縁に位置する前記サブ画素を第２サブ画素としたとき、
　前記第２サブ画素に設けられた少なくとも１つの薄膜トランジスタは、マルチゲート構造の薄膜トランジスタであり、
　前記第１サブ画素に設けられた、前記第２サブ画素の前記マルチゲート構造の薄膜トランジスタと同じ機能を担う前記薄膜トランジスタは、シングルゲート構造の薄膜トランジスタである、表示装置。
　請求項１～３のいずれか１項に記載された表示装置において、
　前記表示領域の外縁でコーナー以外に位置する前記第２サブ画素を第３サブ画素とし、前記表示領域の外縁でコーナーに位置する前記第２サブ画素を第４サブ画素としたとき、
　前記第４サブ画素に設けられた前記薄膜トランジスタのチャネル長は、前記第３サブ画素に設けられた同じ機能を担う前記薄膜トランジスタのチャネル長よりも短い、表示装置。
　請求項１～４のいずれか１項に記載された表示装置において、
　前記表示領域の外縁でコーナー以外に位置する前記第２サブ画素を第３サブ画素とし、前記表示領域の外縁でコーナーに位置する前記第２サブ画素を第４サブ画素としたとき、
　前記第４サブ画素に設けられた前記薄膜トランジスタのチャネル幅は、前記第３サブ画素に設けられた同じ機能を担う前記薄膜トランジスタのチャネル幅よりも広い、表示装置。
　請求項１～５のいずれか１項に記載された表示装置において、
　前記表示領域の外縁でコーナー以外に位置する前記第２サブ画素を第３サブ画素とし、前記表示領域の外縁でコーナーに位置する前記第２サブ画素を第４サブ画素としたとき、
　前記第４サブ画素に設けられた前記薄膜トランジスタは、マルチゲート構造の薄膜トランジスタであり、
　前記第３サブ画素に設けられた、前記第４サブ画素の前記マルチゲート構造の薄膜トランジスタと同じ機能を担う前記薄膜トランジスタは、シングルゲート構造の薄膜トランジスタである、表示装置。
　請求項１～６のいずれか１項に記載された表示装置において、
　前記表示領域の外周側の部分では、前記薄膜トランジスタのチャネル長が、前記表示領域の中央側から外縁側に向かうほど短くなる、表示装置。
　請求項１～７のいずれか１項に記載された表示装置において、
　前記表示領域の外周側の部分では、前記薄膜トランジスタのチャネル幅が、前記表示領域の中央側から外縁側に向かうほど広くなる、表示装置。
　請求項１～８のいずれか１項に記載された表示装置において、
　前記複数の薄膜トランジスタは、ポリシリコンからなる半導体層を有する第１薄膜トランジスタと、酸化物半導体からなる半導体層を有する第２薄膜トランジスタとを含む、表示装置。
　請求項１～９のいずれか１項に記載された表示装置において、
　前記少なくとも１つの薄膜トランジスタの半導体層は、酸化物半導体からなる、表示装置。
　請求項１～１０のいずれか１項に記載された表示装置において、
　前記発光素子は、有機エレクトロルミネッセンス素子である、表示装置。