TWI808036B - 雙面冷卻組件的封裝製程 - Google Patents
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Abstract
對安裝在襯底上的一個或多個電子器件進行封裝，所述襯底包括與所述一個或多個電子器件接觸的至少一個冷卻板。所述襯底夾在第一半模與第二半模之間，這兩個半模限定用於塑封所述一個或多個電子器件的塑封型腔。能夠移動地位於所述第一半模中的上內模伸入所述型腔，以便接觸所述至少一個冷卻板並對其施加密封壓力。在以第一填充壓力將塑封料引入所述型腔之後，通過施加高於所述第一填充壓力的第二填充壓力，將所述型腔中的所述塑封料壓實。在此期間，保持所述密封壓力的值高於所述第一填充壓力和所述第二填充壓力的值。
Description
本發明涉及電子器件的封裝，特別涉及促進雙面冷卻的電子元件的封裝。
混動汽車和電動汽車市場目前正蓬勃發展，使得汽車行業出現令人興奮的增長。因此，越來越多的車輛正在實現電氣化，使得用於逆變器的功率半導體模組的生產需求越來越高。雙面冷卻元件(通常稱為“DSC”元件)通過更高的功率密度、可擴展性和空間優勢提供性能改進。
DSC元件可以包括由氧化鋁製成的直接覆銅(DBC)隔離陶瓷襯底。其用作大型金屬墊片，為絕緣柵雙極(“IGBTs”)和二極體等電子元件提供機械支撐和更好的散熱。本領域已知一種這樣的DSC元件，其具有750V的阻斷電壓能力和800A的集電極連續電流。DSC元件的最大連續結溫可能在175℃左右。這是可能的，因為DSC元件不具有傳統的矽膠填充設計，而是使用硬環氧樹脂塑封料，並且不含焊線。諸如DBC襯底的冷卻散熱器位於這種DSC元件的兩側。這些雙面散熱器在DSC組件的頂側和底側構造有針翅(Pin-Fin)結構，這極大地提高了DSC元件的熱性能。DSC元件是一種經濟高效的解決方案，因為矽含量越少，熱性能越好。
必須採用不同的封裝製程對DSC元件進行塑封。傳統上，包覆成型製程是市場上DSC元件的一種常見封裝方法。通過使用這種方法，在塑封期間暴露出底部冷卻板，相反，製備塑封料以覆蓋DSC組件的頂部冷卻板。然而，這種方法需要額外的磨削和拋光製程，以便在所述包覆成型之後暴露頂部冷卻板。
圖1是傳統塑封DSC組件100的橫截面圖。已經利用塑封系統對該塑封DSC元件100用塑封料進行了封裝，該塑封系統包括上模102和下模104。上模102和下模104配合夾緊襯底106，使得安裝在襯底106上的電子器件108位於形成在上模102和下模104中的型腔內。在電子器件108的頂面和底面分別為頂部冷卻板110和底部冷卻板112。每個冷卻板110、112可以包括DBC隔離陶瓷襯底。
將塑封料114引入上模102和下模104的型腔中，以封裝電子器件108以及頂部冷卻板110和底部冷卻板112。雖然圖1示出了底部冷卻板112與下模104的型腔表面相對齊平，但是在頂部冷卻板110與上模102的型腔表面之間存在間隙，使得在頂部冷卻板110與上模102的型腔表面之間引入了過量的塑封料114。為了確保頂部冷卻板110能夠有效地將熱量從塑封DSC元件100中傳導出去，應該將這種塑封在頂部冷卻板110頂面的多餘的塑封料114去除。
圖2是用於製造DSC元件的傳統製程流程的流程圖。首先進行塑封製程120以將電子器件108封裝在襯底106上。隨後進行塑封後固化122，以確保塑封料114已充分定型並硬化。為了從頂部冷卻板110的頂面去除多餘的塑封料114，在塑封DSC元件100上進行頂側磨削124，並且接下來應進行頂側拋光126以提高塑封DSC元件100的表面品質。
如果底部冷卻板112的底面上也存在多餘的塑封料114，則還需要進行底側磨削128和底側拋光130。為了完成封裝製程，必須通過切邊、成型或切單132每個塑封DSC元件100的方式對位於包括多個塑封DSC元件100的襯底106上的每個塑封DSC元件100進行分離。
前述包覆成型方法遇到了許多缺點。通常在包覆成型之後，會出現過量溢料，其結果是，由於塑封DSC元件中的裂紋擴展，導致可靠性故障的風險增加。如上所述的額外加工導致生產週期更長、成本(例如生產、人力和設備成本)更高。此外，封裝厚度容易超出可接受的規格範圍，需要額外的資源對其進行返工。因此，由於品質不合格情況的增加，降低了成品率。
為DSC元件提供一種避免現有製程的至少部分上述缺點的封裝製程將是有益的。
因此，本發明的目的是尋求提供一種封裝製程，該製程在封裝期間確保強有力的溢料控制，以避免DSC元件中出現缺陷的風險，並通過消除封裝製程之後對後續磨削和拋光的需求，簡化了製程流程。
根據本發明的第一方面，提供一種用於封裝安裝在襯底上的一個或多個電子器件的方法，所述襯底包括與所述一個或多個電子器件接觸的至少一個冷卻板，所述方法包括以下步驟：將所述襯底放置在第一半模與第二半模之間，所述第一半模和所述第二半模限定用於塑封所述一個或多個電子器件的塑封型腔；將所述襯底夾在所述第一半模與所述第二半模之間；將能夠移動地位於所述第一半模中的上內模伸入所述型腔中，以便接觸所述至少一個冷卻板並對其施加密封壓力；在第一填充壓力下將塑封料引入所述型腔；然後通過施加高於所述第一填充壓力的第二填充壓力，將所述型腔中的所述塑封料壓實；其中，在分別引入、壓實所述塑封料的同時，保持所述密封壓力的值高於所述第一填充壓力和所述第二填充壓力的值。
根據本發明的第二方面，提供了一種製造電子元件的方法，所述電子元件包括安裝在襯底上的一個或多個電子器件，所述襯底包括與所述一個或多個電子器件接觸的至少一個冷卻板，所述方法包括以下步驟：將所述襯底放置在第一半模與第二半模之間，所述第一半模和所述第二半模限定用於塑封一個或多個電子器件的塑封型腔；將所述襯底夾在所述第一半模與所述第二半模之間；將能夠移動地位於所述第一半模中的上內模伸入所述型腔中，以便接觸所述至少一個冷卻板並對其施加密封壓力；通過在第一填充壓力下將塑封料引入所述型腔對所述一個或多個電子器件進行封裝；然後通過施加高於所述第一填充壓力的第二填充壓力，將所述型腔中的所述塑封料壓實；其中，在分別引入、壓實所述塑封料的同時，保持所述密封壓力的值高於所述第一填充壓力和所述第二填充壓力。
參考示出本發明較佳實施例的附圖將有助於在下文更詳細地描述本發明。附圖和相關描述的特徵不應被理解為用於取代申請專利範圍所限定的本發明的一般特徵的普遍性。
圖3是根據本發明較佳實施例的用於封裝DSC元件的塑封設備18的橫截面圖，其中塑封設備處於打開位置。DSC元件包括襯底10、安裝在襯底10上的一個或多個電子器件12、位於安裝在襯底10頂面上的電子器件12上方並與之接觸的第一或頂部冷卻板14、以及位於安裝在襯底10底面上的電子器件12下方並與之接觸的第二或底部冷卻板16。
包括電子器件12以及頂部冷卻板14和底部冷卻板16的襯底10位於塑封設備18中，該塑封設備18具有上半模或上模20和下半模或下模22。上模20和下模22限定用於封裝電子器件12的塑封型腔23。第一上內模(例如，頂部上內模26)居中定位且可移動地位於上模20中，以便對頂部冷卻板14施加偏置力或密封力。此外，第二上內模(例如，底部上內模28)居中定位且可移動地位於下模22中，以便相應地對底部冷卻板16施加偏置力或密封力。還示出了將上模20和頂部冷卻板14分離的柔韌保護膜24。類似的柔韌保護膜也可以將下模22和底部冷卻板16分離。
圖4是圖3所示塑封設備18的橫截面圖，其中塑封設備18處於閉合位置。在該位置，襯底10夾在上模20與下模22之間。頂部上內模26伸入塑封型腔中，以便接觸頂部冷卻板14並對其施加頂部偏置力30，使得頂部上內模26與頂部冷卻板14之間的間隙閉合。在柔韌保護膜24用於分離上模20和頂部冷卻板14的情況下，當頂部上內模26施加頂部偏置力30時，保護膜24可操作以接觸頂部冷卻板14，從而在頂部冷卻板14的頂面周圍形成密封設置。
相應地，底部上內模28伸入塑封型腔23中，以便接觸底部冷卻板16並對其施加底部偏置壓力或偏置力32，從而閉合底部冷卻板16與下模22之間的間隙。同樣地，底部上內模28對底部冷卻板16施加密封壓力。因此，塑封料也不能流入底部冷卻板16與底部下模22之間的介面。
在頂部上內模26和底部上內模28分別對頂部冷卻板14和底部冷卻板16施加頂部偏置力30和底部偏置力32的同時，將塑封料引入電子器件12周圍的空間或空隙中，這些空間或空隙由上模20和下模22構成的塑封型腔23形成。頂部偏置力30由作用於頂部上內模26的氣壓生成(見圖6)，而底部偏置力32由可能同樣作用於底部上內模28上的氣壓生成。因此，儘管電子器件12周圍的空隙填充有塑封料，但是塑封料並未覆蓋頂部冷卻板14的頂面和底部冷卻板16的底面，從而確保頂部冷卻板14和底部冷卻板16的外表面沒有被塑封料覆蓋，覆蓋可能會阻礙塑封DSC元件的散熱。此外，不需要對塑封DCS元件的頂側和底側進行磨削和拋光的額外步驟，從而節省了成本。
圖5是根據本發明較佳實施例在封裝製程的不同階段壓力隨時間變化的曲線圖。壓力-時間曲線圖40分為三個階段，即當塑封料首次引入塑封設備18時的第一階段，當對塑封料施加壓實壓力以確保塑封料完全填充塑封型腔內的空間時的第二階段，以及當允許塑封料在熱和壓力下固化以最終生成塑封DSC組件時的第三階段。在壓力-時間曲線圖40上畫出兩條線，分別表示與氣壓42相關的密封壓力和同時作用於塑封設備18的填充壓力44。
在封裝製程的第一階段，在將塑封料引入塑封型腔23時，對其施加第一填充壓力44a，並且第一填充壓力44a的值可以保持基本恆定。在該階段，設定將第一氣壓42a的值保持為略高於第一填充壓力44a。在圖5中，第一氣壓42a設置為第一填充壓力44a的固定增量，使得第一氣壓42a也保持在基本恆定的第一恆定值。然而，第一氣壓42a也可以相對於第一填充壓力44a變化，只要第一氣壓42a的值始終保持為比第一填充壓力44a的值高。
在第二階段開始時，已經對塑封型腔進行填充，並且必須對塑封料施加更大的填充壓力。因此，第二填充壓力44b穩步增加，以對塑封料施加更大的壓力，從而填充塑封型腔23內的所有空間或空隙。在第二填充壓力44b穩步增加的同時，第二氣壓42b也應相應地穩步增加，使得第二氣壓42b始終高於第二填充壓力44b。應當理解，第二氣壓42b與第二填充壓力44b之間的差值不需要保持恆定，並且可能會發生變化。因此，第二氣壓42b與第二填充壓力44b之間的差值可能開始縮小，如圖5所示。如圖所示，第一密封壓力或氣壓42a小於第二密封壓力或氣壓42b。
一旦填充壓力44達到預定的最大值，當允許塑封料固化時，在製程的第三階段保持最大第三填充壓力44c。與此同時，進行加熱以固化和硬化塑封料。在第三階段，系統繼續確保作用於冷卻板14、16的第三氣壓42c大於第三填充壓力44。在第三階段的過程中，這種差異可能發生變化或保持不變。如圖5所示，可以將第三氣壓42與第三填充壓力44之間的差值在整個第三階段保持在第二恆定值，其中第二恆定值高於第一恆定值。在塑封料固化之後，DSC元件的封裝完成，並且可以打開塑封設備18以移除塑封DSC組件。
圖6是在塑封期間對諸如DBC襯底的頂部冷卻板14施加偏置力的頂部上內模26的側視圖。可以看出，隔膜52將頂部上內模26與氣壓室50分離，其中氣壓室50含有氣體，用於將向下氣壓51作用於隔膜52，並因此作用於頂部上內模26，從而將頂部偏置力30作用於頂部冷卻板14。雖然圖中未示出，但可以理解的是，底部上內模28還應該包括位於底部上內模28與底部氣壓室之間的隔膜，其中底部氣壓室同樣包含氣體，用於將向上氣壓作用於隔膜和底部上內模28。
頂部上內模26直接接觸頂部冷卻板14，頂部冷卻板14又接觸擱置在襯底10上的諸如二極體晶片56和電晶體晶片58等電子器件。在頂部冷卻板14與襯底10之間還可以有起墊片作用的支撐柱54。
圖7是氣壓和壓實壓力作用於DBC器件上的區域的平面圖。可以理解的是，密封壓力或氣壓42作用於由頂部冷卻板14施加偏置力的區域，例如支撐柱54、二極體晶片56和電晶體晶片58。另一方面，存在填充有塑封料的空隙62，並且這些空隙為對塑封料施加壓實壓力以便完全填充空隙62的區域，此處的壓實壓力呈更大的填充壓力44的形式。
圖8是根據本發明較佳實施例的用於塑封設備中的密封機構的分解圖。頂部上內模26設置在凹模70上，並且頂部上內模26能夠插入形成在凹模托板72上的通孔中。彈性密封圈可以呈O型圈78或密封膠圈的形式，圍繞頂部上內模26，並定位為抵靠圍繞O型圈78的內楔環74，內楔環74具有傾斜面。內楔環74可相對於外楔環76的傾斜面滑動，其中，外楔環圍繞內楔環74。內楔環74和外楔環76配合以加強O型圈78的密封效果。O型圈78、內楔環74和外楔環76容納在氣囊塊80的凹槽內。
圖9是當氣壓作用於頂部上內模26時密封機構的側視圖。當氣壓作用於頂部上內模26時，從頂部上內模26的方向發出的高氣壓將O形圈78持續推向內楔環74。當高氣壓推動O形圈78抵靠內楔環74時，內楔環74的傾斜面將抵住外楔環76的相對傾斜面滑動。
圖10是由圖8所示密封機構密封的擠壓間隙的側視圖。當內楔環74相對於外楔環76向上滑動時，內楔環74的頂部封閉了存在於內楔環74與凹模托板72之間(並且因此存在於O形圈78與外部環境之間)的擠壓間隙82，以完全密封擠壓間隙82。這種密封效果防止氣體通過擠壓間隙82洩漏至外部環境，並確保氣壓42不會因不期望的氣體洩漏而降低。
應該理解的是，上文所述的DSC組件的封裝製程流程在塑封型腔填充製程的預定點處應用多級預定氣壓42和塑封料填充壓力44，以確保模流與可移動上內模機構的運動之間的平衡。所述製程將有助於保持高效的溢料控制，並消除DSC組件中的裂紋擴展風險。此外，由於在DSC組件的封裝後不需要進一步的磨削和拋光製程，因此製程流程得到簡化。
雖然，以上已對本發明進行了具體描述，但是，還可以對本發明輕易地做出各種變化、修改和/或添加。應當理解，對本發明做出的所有這些變化、修改和/或添加落入上述說明書的精神和保護範圍之內。
100 塑封DSC元件
102 上模
104 下模
106 襯底
108 電子器件
110 冷卻板
112 底部冷卻
114 塑封料
120 塑封製程
122 固化
124 頂側磨削
126 頂側拋光
128 底側磨削
130 底側拋光
132 切單
10 襯底
12 電子器件
14 頂部冷卻板
16 底部冷卻板
18 塑封設備
20 上模
22 下模
23 塑封型腔
24 柔韌保護膜
26 頂部上內模
28 底部上內模
30 頂部偏置力
32 底部偏置力
40 壓力-時間曲線圖
42 氣壓
42a 第一氣壓
42b 第二氣壓
42c 第三氣壓
44 填充壓力
44a 第一填充壓力
44b 第二填充壓力
44c 第三填充壓力
50 氣壓室
51 向下氣壓
52 隔膜
54 支撐柱
56 二極體晶片
58 電晶體晶片
62 空隙
70 凹模
72 凹模托板
74 內楔環
76 外楔環
78 O型圈
80 氣囊塊
82 擠壓間隙
圖1是傳統塑封DSC組件的橫截面圖；
圖2是示出用於製造DSC元件的傳統製程流程的流程圖；
圖3是根據本發明較佳實施例的用於封裝DSC元件的塑封設備的橫截面圖，其中塑封設備處於打開位置；
圖4是圖3所示塑封設備的橫截面圖，其中塑封設備處於閉合位置；
圖5是根據本發明較佳實施例在封裝製程的不同階段壓力隨時間變化的曲線圖；
圖6是在塑封期間對頂部冷卻板施加偏置力的頂部上內模的側視圖；
圖7是氣壓和壓實壓力作用於頂部冷卻板的區域的平面圖；
圖8是根據本發明較佳實施例的用於塑封設備中的密封機構的分解圖；
圖9是當氣壓作用於頂部上內模時密封機構的側視圖；以及
圖10是由圖8所示密封機構密封的擠壓間隙的側視圖。
30 頂部偏置力
32 偏置力
Claims (16)
- 一種用於封裝安裝在襯底上的一個或多個電子器件的方法，所述襯底包括與所述一個或多個電子器件接觸的至少一個冷卻板，所述方法包括以下步驟： 將所述襯底放置在第一半模與第二半模之間，所述第一半模和所述第二半模限定用於塑封一個或多個電子器件的塑封型腔； 將所述襯底夾在所述第一半模與所述第二半模之間； 將能夠移動地位於所述第一半模中的上內模伸入所述型腔中，以便接觸所述至少一個冷卻板並對其施加密封壓力； 在第一填充壓力下將塑封料引入所述型腔；然後 通過施加高於所述第一填充壓力的第二填充壓力，將所述型腔中的所述塑封料壓實； 其中，在分別引入、壓實所述塑封料的同時，保持所述密封壓力的值高於所述第一填充壓力和所述第二填充壓力的值。
- 如申請專利範圍第1項所述之方法，其中， 第一冷卻板位於所述襯底的第一側，第二冷卻板位於與所述第一側相對的所述襯底的第二側；第一上內模能夠移動地位於所述第一半模中，第二上內模能夠移動地位於所述第二半模中；以及所述方法包括以下步驟：將所述第一上內模和所述第二上內模伸入所述型腔中，以便對所述第一冷卻板和所述第二冷卻板分別施加密封壓力。
- 如申請專利範圍第1項所述之方法，包括用於分離所述第一半模和所述至少一個冷卻板的柔韌保護膜，其中當所述上內模對所述柔韌保護膜施加密封壓力時，所述柔韌保護膜能夠操作以與所述冷卻板接觸以在所述至少一個冷卻板的表面上形成密封裝置。
- 如申請專利範圍第1項所述之方法，包括以下步驟：在將所述塑封料引入所述型腔時施加第一密封壓力，並且在壓實所述型腔中的所述塑封料時施加第二密封壓力，其中，所述第一密封壓力小於所述第二密封壓力。
- 如申請專利範圍第4項所述之方法，還包括以下步驟：穩步增加所述密封壓力以始終保持所述密封壓力的值大於所述第二填充壓力，同時在壓實所述型腔中的所述塑封料時穩步增加所述第二填充壓力。
- 如申請專利範圍第4項所述之方法，還包括以下步驟：保持所述至少一個冷卻板上高於所述第三填充壓力的第三密封壓力，同時在壓實所述塑封料之後，允許所述塑封料在第三填充壓力下加熱固化。
- 如申請專利範圍第6項所述之方法，其中，當將所述塑封料引入所述型腔時，所述第一密封壓力保持在第一恆定值；當允許所述塑封料固化時，所述第三密封壓力保持在第二恆定值，其中所述第二恆定值高於所述第一恆定值。
- 如申請專利範圍第1項所述之方法，其中，所述施加密封壓力的步驟還包括以下步驟：在所述上內模上生成氣壓，使得所述上內模接觸所述至少一個冷卻板並對其施加所述密封壓力。
- 如申請專利範圍第8項所述之方法，其中，在分別引入、壓實所述塑封料的同時，保持所述氣壓的值高於所述第一填充壓力和所述第二填充壓力的值。
- 如申請專利範圍第8項所述之方法，其中，所述氣壓由氣壓室生成，所述氣壓室將氣壓作用於分離所述上內模和所述氣壓室的隔膜上。
- 如申請專利範圍第8項所述之方法，其中，所述上內模設置在凹模上，並且所述上內模能夠插入形成在凹模托板上的通孔。
- 如申請專利範圍第11項所述之方法，包括圍繞所述上內模的彈性密封件，所述密封件定位為抵靠內楔環，所述內楔環具有圍繞所述彈性密封件的傾斜面，其中所述內楔環能夠相對於圍繞所述內楔環的外楔環的傾斜面滑動。
- 如申請專利範圍第12項所述之方法，其中，所述密封件、所述內楔環和所述外楔環容納在氣囊塊的凹槽內。
- 如申請專利範圍第12項所述之方法，其中，當所述氣壓作用於所述上內模時，所述彈性密封件被所述氣壓推至所述內楔環，使得所述內楔環的所述傾斜面抵住所述外楔環的所述傾斜面滑動。
- 如申請專利範圍第14項所述之方法，其中，所述內楔環相對於所述外楔環的滑動閉合了所述彈性密封件與外部環境之間存在的擠壓間隙，以防止氣體通過所述擠壓間隙洩漏至所述外部環境。
- 一種製造電子元件的方法，所述電子元件包括安裝在襯底上的一個或多個電子器件，所述襯底包括與所述一個或多個電子器件接觸的至少一個冷卻板，所述方法包括以下步驟： 將所述襯底放置在第一半模與第二半模之間，所述第一半模和所述第二半模限定用於塑封一個或多個電子器件的塑封型腔； 將所述襯底夾在所述第一半模與所述第二半模之間； 將能夠移動地位於所述第一半模中的上內模伸入所述型腔中，以便接觸所述至少一個冷卻板並對其施加密封壓力； 通過在第一填充壓力下將塑封料引入所述型腔對所述一個或多個電子器件進行封裝；然後 通過施加高於所述第一填充壓力的第二填充壓力，將所述型腔中的所述塑封料壓實； 其中，在分別引入、壓實所述塑封料的同時，保持所述密封壓力的值高於所述第一填充壓力和所述第二填充壓力的值。
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Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103069556A (zh) * | 2010-12-27 | 2013-04-24 | 日产自动车株式会社 | 半导体模块、模制装置及模制成形方法 |
| CN112582356A (zh) * | 2019-09-30 | 2021-03-30 | 株式会社电装 | 半导体器件 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3740116B2 (ja) * | 2002-11-11 | 2006-02-01 | 三菱電機株式会社 | モールド樹脂封止型パワー半導体装置及びその製造方法 |
| JP4154306B2 (ja) * | 2003-09-29 | 2008-09-24 | 富士通株式会社 | リジット基板を用いた半導体装置の製造方法 |
| JP4453608B2 (ja) * | 2004-08-19 | 2010-04-21 | トヨタ自動車株式会社 | 樹脂封止装置および樹脂封止方法 |
| JP4407489B2 (ja) * | 2004-11-19 | 2010-02-03 | 株式会社デンソー | 半導体装置の製造方法ならびに半導体装置の製造装置 |
| US7829004B2 (en) * | 2008-07-15 | 2010-11-09 | Asm Technology Singapore Pte Ltd | Transfer molding method and system for electronic devices |
| JP2013089607A (ja) | 2011-10-13 | 2013-05-13 | Nissan Motor Co Ltd | モールド装置およびモールド方法 |
| WO2015159743A1 (ja) * | 2014-04-18 | 2015-10-22 | アピックヤマダ株式会社 | 樹脂モールド金型および樹脂モールド方法 |
| JP5958505B2 (ja) | 2014-08-04 | 2016-08-02 | 第一精工株式会社 | 樹脂封止装置およびその封止方法 |
| JP6721525B2 (ja) * | 2017-03-03 | 2020-07-15 | キオクシア株式会社 | 金型 |
| KR102545290B1 (ko) * | 2018-08-29 | 2023-06-16 | 삼성전자주식회사 | 반도체 패키지 몰딩 장치 |
-
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Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103069556A (zh) * | 2010-12-27 | 2013-04-24 | 日产自动车株式会社 | 半导体模块、模制装置及模制成形方法 |
| CN112582356A (zh) * | 2019-09-30 | 2021-03-30 | 株式会社电装 | 半导体器件 |
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