TWI803189B - 肖特基能障二極體 - Google Patents

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TWI803189B
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Abstract

本發明之課題在於防止使用有氧化鎵之肖特基能障二極體之絕緣破壞。 肖特基能障二極體11具備設置於半導體基板20上之漂移層30、陽極電極40及陰極電極50。陽極電極40之一部分係隔著絕緣膜63而埋入至外周溝槽61及中心溝槽62內。絕緣膜63係，隨著朝向外側而外周溝槽61之深度方向上之厚度變厚，藉此，埋入至外周溝槽61之陽極電極40的外周壁S1具有隨著朝向外側而接近垂直之彎曲形狀。其結果，於施加反向電壓之情形時，外周溝槽61之外周底部所產生之電場得以緩和。

Description

肖特基能障二極體
本發明係關於一種肖特基能障二極體，尤其係關於一種使用氧化鎵之肖特基能障二極體。
肖特基能障二極體係利用藉由金屬與半導體之接合而產生之肖特基障壁的整流元件，與具有PN接面之通常的二極體相比，其具有正向電壓較低、且切換速度較快之特徵。因此，肖特基能障二極體有時被用作功率裝置用之切換元件。
於將肖特基能障二極體用作功率裝置用之切換元件之情形時，需確保充分之反向耐壓，故有時取替矽(Si)而使用帶隙更大之碳化矽(SiC)、氮化鎵(GaN)、氧化鎵(Ga 2O 3)等。其中，氧化鎵之帶隙非常大，為4.8～4.9 eV，絕緣破壞電場亦較大，為約8 MV/cm，故使用氧化鎵之肖特基能障二極體非常有希望作為功率裝置用之切換元件。使用氧化鎵之肖特基能障二極體之例係記載於專利文獻1中。
專利文獻1中記載之肖特基能障二極體具有如下構造，即，於氧化鎵層設置有複數個溝槽，隔著絕緣膜而將陽極電極之一部分埋入至溝槽內。如此，若於氧化鎵層設置複數個溝槽，則施加反向電壓後位於溝槽間之台面區域成為空乏層，故漂移層之通道區域被夾斷。藉此，可大幅抑制施加反向電壓之情形時之漏電流。 [先前技術文獻] [專利文獻]
[專利文獻1]日本專利特開2017-199869號公報
(發明所欲解決之問題)
然而，具有溝槽之習知的肖特基能障二極體中，存在如下問題，即，若施加反向電壓，則電場集中於位在最外周之溝槽的外周底部，於該部分易產生絕緣破壞。
因此，本發明之目的在於，於使用氧化鎵之肖特基能障二極體中，藉由緩和施加反向電壓之情形時所產生之電場而防止絕緣破壞。 (解決問題之技術手段)
本發明之肖特基能障二極體之特徵在於，其具備：包含氧化鎵之半導體基板；包含氧化鎵之漂移層，其設置於半導體基板上；陽極電極，其與漂移層進行肖特基接觸；陰極電極，其與半導體基板進行歐姆接觸；及絕緣膜，其覆蓋設置於漂移層之溝槽的內壁；溝槽係包含形成為環狀的外周溝槽、及形成於由外周溝槽包圍之區域的中心溝槽，陽極電極之一部分係隔著絕緣膜而埋入至外周溝槽及中心溝槽內，絕緣膜係隨著朝向外側而外周溝槽之深度方向上之厚度變厚，藉此，埋入至外周溝槽之陽極電極的外周壁具有隨著朝向外側而接近垂直之彎曲形狀。
根據本發明，埋入至外周溝槽之陽極電極的外周壁具有隨著朝向外側而接近垂直之彎曲形狀，故可緩和施加反向電壓之情形時於外周溝槽之外周底部產生之電場。
本發明中，埋入至外周溝槽之陽極電極的內周壁亦可較外周壁更接近垂直。藉此，能夠確實地夾斷中心溝槽與外周溝槽之間之台面區域。
本發明中，外周溝槽之寬度亦可較中心溝槽之寬度更寬。藉此，可進而緩和於外周溝槽之外周底部產生之電場。
本發明中，外周溝槽亦可較中心溝槽更深。藉此，可進而緩和於外周溝槽之外周底部產生之電場。
本發明中，位於外周溝槽之外側的漂移層之上表面亦可由絕緣膜覆蓋。藉此，漂移層之上表面係由絕緣膜保護。
本發明中，絕緣膜中，至少覆蓋外周溝槽之內壁的部分亦可具有多層構造。藉此，絕緣膜之膜厚或特性之調整變得容易。 (對照先前技術之功效)
如此，根據本發明，可緩和於施加反向電壓之情形時所產生之電場，故能夠防止使用氧化鎵之肖特基能障二極體之絕緣破壞。
以下，一面參照隨附圖式，一面對本發明之較佳的實施形態詳細地進行說明。
＜第1實施形態＞ 圖1係表示本發明之第1實施形態的肖特基能障二極體11之構成的示意性俯視圖。又，圖2係沿圖1所示之A-A線的概略剖面圖。
如圖1及圖2所示，本實施形態之肖特基能障二極體11具備均包含氧化鎵(β-Ga 2O 3)之半導體基板20及漂移層30。半導體基板20及漂移層30中，導入有矽(Si)或錫(Sn)作為n型摻雜劑。關於摻雜劑之濃度，半導體基板20係較漂移層30更高，藉此，半導體基板20係作為n +層而發揮功能，漂移層30係作為n -層而發揮功能。
半導體基板20係對使用熔融液生長法等形成之塊狀結晶進行切斷加工而成者，其厚度為250 μm左右。關於半導體基板20之平面尺寸，並未特別限定，但一般而言係根據流向元件之電流量而選擇，若正向之最大電流量為20 A左右，則只要設為俯視下2.4 mm×2.4 mm左右即可。
半導體基板20具有於安裝時位於上表面側之上表面21、及與上表面21為相反側且於安裝時位於下表面側之背面22。於上表面21之整面形成有漂移層30。漂移層30係，於半導體基板20之上表面21使用反應性濺鍍、PLD(Pulsed Laser Deposition，脈衝雷射沈積)法、MBE(Molecular Beam Epitaxy，分子束磊晶)法、MOCVD(Metal Organic Chemical Vapor Deposition，有機金屬化學氣相沈積)法、及HVPE(Hydride Vapor Phase Epitaxy，氫化物氣相磊晶)法等使氧化鎵進行磊晶生長而成之薄膜。關於漂移層30之膜厚，並未特別限定，但一般而言係根據元件之反向耐壓而選擇，為了確保600 V左右之耐壓，例如只要設為7 μm左右即可。
於漂移層30之上表面31，形成有與漂移層30進行肖特基接觸之陽極電極40。陽極電極40例如包含鉑(Pt)、鈀(Pd)、金(Au)、鎳(Ni)、鉬(Mo)、銅(Cu)等金屬。陽極電極40亦可為將不同金屬膜積層而成之多層構造，例如Pt/Au、Pt/Al、Pd/Au、Pd/Al、Pt/Ti/Au或Pd/Ti/Au。另一方面，於半導體基板20之背面22，設置有與半導體基板20進行歐姆接觸之陰極電極50。陰極電極50例如包含鈦(Ti)等金屬。陰極電極50亦可為將不同金屬膜積層而成之多層構造，例如Ti/Au或Ti/Al。
本實施形態中，於漂移層30設置有溝槽61、62。溝槽61、62均設置於俯視下與陽極電極40重疊之位置。其中，溝槽61係形成為環狀之外周溝槽，溝槽62係形成於由外周溝槽包圍之區域的中心溝槽。外周溝槽61與中心溝槽62無需完全分離，如圖1所示，外周溝槽61與中心溝槽62亦可相連。本實施形態中，外周溝槽61與中心溝槽62之深度相同。
溝槽61、62之內壁由包含HfO 2等之絕緣膜63覆蓋，溝槽61、62之內部係隔著絕緣膜63而由與陽極電極40相同之材料填埋。本實施形態中，於漂移層30設置有複數個溝槽61、62，故作為陽極電極40之材料，亦可為鉬(Mo)或銅(Cu)等工作函數較低之材料。又，由於在漂移層30設置有複數個溝槽61、62，故可將漂移層30之摻雜劑濃度提高至4×10 16cm -3左右。
漂移層30中之由溝槽61、62劃分之部分係構成台面區域M。當對陽極電極40與陰極電極50之間施加反向電壓時，台面區域M會成為空乏層，故漂移層30之通道區域被夾斷。藉此，可大幅抑制施加反向電壓之情形時的漏電流。
本實施形態中，將沿著A-A線之外周溝槽61之寬度作為W1，且將中心溝槽62之寬度作為W2之情形時，設定為 W1＞W2。 此處，外周溝槽61之寬度W1係指徑向上之寬度，中心溝槽62之寬度W2係指台面寬度方向上之寬度。
進而，覆蓋外周溝槽61之內壁的絕緣膜63係，隨著朝向徑向上之外側而深度方向(亦即垂直方向)上之厚度變厚。換言之，深度位置越深，則相對於外周溝槽61之外周壁而垂直之方向(亦即水平方向)上之絕緣膜63之厚度越厚。厚度之增大為2次函數，藉此，埋入至外周溝槽61之陽極電極40的外周壁S1成為隨著朝向外側而接近垂直之平緩的彎曲形狀。相對於此，形成於外周溝槽61之內周壁的絕緣膜63之水平方向上之厚度為大致固定，藉此，陽極電極40之內周壁S2係較陽極電極40之外周壁S1更接近垂直。亦即，陽極電極40之外周壁S1係於與內周壁S2之邊界附近，相對於漂移層30之上表面31的角度較小，但隨著朝向外側，相對於漂移層30之上表面31的角度逐漸增大，且於漂移層30之上表面31附近成為大致垂直。相對於此，陽極電極40之內周壁S2係於與外周壁S1之邊界附近稍微彎曲，但大致垂直。
如此，本實施形態中，埋入至外周溝槽61之陽極電極40之徑向上的剖面為非對稱。此處，將外周溝槽61之寬度W1設定為大於中心溝槽62之寬度W2之理由之一在於，確保對於使陽極電極40之外周壁S1平緩彎曲而言為充分之徑向的空間。具有此種形狀之絕緣膜63係例如可藉由使用複數個遮罩多階段地進行成膜或蝕刻而形成。
圖3係表示比較例之肖特基能障二極體10之構成的概略剖面圖。
圖3所示之肖特基能障二極體10中，相對於外周溝槽61之壁面而垂直之方向上的絕緣膜63之厚度為固定。藉此，埋入至外周溝槽61之陽極電極40之徑向上的剖面為對稱形，外周壁S1及內周壁S2均為大致垂直。此種構造之情形時，位於陽極電極40之外周壁S1與底面部S3之間的外周底部A之曲率半徑變小，故電場集中於該部分，視情形會產生絕緣破壞。
相對於此，本實施形態之肖特基能障二極體11中，埋入至外周溝槽61之陽極電極40之徑向上的剖面為非對稱，陽極電極40之外周壁S1本身構成具有較大曲率半徑之平緩的彎曲面，故電場廣泛分散。本實施形態中，位於外周壁S1與內周壁S2之邊界部分的內周底部B之曲率半徑雖相對較小，但由於曲率半徑較大之外周壁S1本身使電場分散，故幾乎不會產生電場集中於內周底部B的情況。而且，關於內周壁S2，相對於漂移層30之上表面31而為大致垂直，故埋入至外周溝槽61之陽極電極40與埋入至中心溝槽62之陽極電極40的距離不會過寬。因此，於施加反向電壓之情形時，可將漂移層30之通道區域確實地夾斷。
如上所說明，本實施形態之肖特基能障二極體11中，藉由控制絕緣膜63之膜厚，而使陽極電極40之外周壁S1本身構成具有較大曲率半徑之彎曲面，故即便於施加反向電壓之情形時，亦不易產生局部之電場集中。藉此，能夠防止於施加反向電壓之情形時易產生之外周溝槽61之外周底部的絕緣破壞。而且，外周溝槽61與中心溝槽62除寬度不同之外，具有彼此相同之形狀，故能夠同時形成兩者。
＜第2實施形態＞ 圖4係表示本發明之第2實施形態的肖特基能障二極體12之構成的概略剖面圖。
如圖4所示，第2實施形態之肖特基能障二極體12與第1實施形態之肖特基能障二極體11之不同點在於，陽極電極40具有大致平坦之底面部S3。其他基本之構成係與第1實施形態之肖特基能障二極體11相同，故對於相同之要素標註相同之符號，省略重複之說明。
如本實施形態所例示般，於本發明中，於陽極電極40之外周壁S1與內周壁S2之間亦可存在大致平坦之底面部S3。
＜第3實施形態＞ 圖5係表示本發明之第3實施形態的肖特基能障二極體13之構成的概略剖面圖。
如圖5所示，第3實施形態之肖特基能障二極體13與第1實施形態之肖特基能障二極體11之不同點在於，外周溝槽61之深度D1係較中心溝槽62之深度D2更深。其他基本之構成係與第1實施形態之肖特基能障二極體11相同，故對於相同之要素標註相同之符號，省略重複之說明。
如本實施形態般，若使外周溝槽61之深度D1較中心溝槽62之深度D2更深，則陽極電極40之外周壁S1之曲率半徑變得更大，故可進一步緩和電場集中。但是，若外周溝槽61之深度D1過深，則位於外周溝槽61之底部的漂移層30之殘膜會變得過薄，反而會導致電場變強。因此，外周溝槽61之深度D1較佳係設定為使位於外周溝槽61之底部的漂移層30之厚度成為1 μm以上的範圍。
＜第4實施形態＞ 圖6係表示本發明之第4實施形態的肖特基能障二極體14之構成的概略剖面圖。
如圖6所示，第4實施形態之肖特基能障二極體14與第1實施形態之肖特基能障二極體11之不同點在於，位於外周溝槽61之外側的漂移層30之上表面31由絕緣膜63覆蓋。其他基本之構成係與第1實施形態之肖特基能障二極體11相同，故對於相同之要素標註相同之符號，省略重複之說明。
如本實施形態般，若不僅於溝槽61、62之內壁形成絕緣膜63，而且在位於外周溝槽61之外側的漂移層30之上表面31亦形成絕緣膜63，則能夠保護漂移層30之上表面31。
圖7係表示第4實施形態之變形例的肖特基能障二極體14a之構成的概略剖面圖。
圖7所示之肖特基能障二極體14a中，位於外周溝槽61之上部的陽極電極40之一部分被去除，且於去除了陽極電極40之部分設置有絕緣膜63。如此，於本發明中，陽極電極40之上表面無需為平坦，亦可將一部分去除。
＜第5實施形態＞ 圖8係表示本發明之第5實施形態的肖特基能障二極體15之構成的概略剖面圖。
如圖8所示，第5實施形態之肖特基能障二極體15與第1實施形態之肖特基能障二極體11之不同點在於，陽極電極40之一部分超出外周溝槽61而形成於絕緣膜63上。其他基本之構成係與第1實施形態之肖特基能障二極體11相同，故對於相同之要素標註相同之符號，省略重複之說明。
如本實施形態所例示般，於本發明中，陽極電極40之一部分亦可超出外周溝槽61而形成於絕緣膜63上。
＜第6實施形態＞ 圖9係表示本發明之第6實施形態的肖特基能障二極體16之構成的概略剖面圖。
如圖9所示，第6實施形態之肖特基能障二極體16與第1實施形態之肖特基能障二極體11之不同點在於，位於外周溝槽61內之陽極電極40之一部分被去除。其他基本之構成係與第1實施形態之肖特基能障二極體11相同，故對於相同之要素標註相同之符號，省略重複之說明。
如本實施形態所例示般，於本發明中，外周溝槽61之內部無需由陽極電極40填滿，亦可局部存在有空腔。
＜第7實施形態＞ 圖10係表示本發明之第7實施形態的肖特基能障二極體17之構成的概略剖面圖。
如圖10所示，第7實施形態之肖特基能障二極體17與第6實施形態之肖特基能障二極體16之不同點在於，覆蓋外周溝槽之外周壁的絕緣膜63之一部分露出。其他基本之構成係與第6實施形態之肖特基能障二極體16相同，故對於相同之要素標註相同之符號，省略重複之說明。
如本實施形態所例示般，於本發明中，無需將覆蓋外周溝槽61之外周壁的絕緣膜63全部由陽極電極40覆蓋，亦可一部分露出。
＜第8實施形態＞ 圖11係表示本發明之第8實施形態的肖特基能障二極體18之構成的概略剖面圖。
如圖11所示，第8實施形態之肖特基能障二極體18與第7實施形態之肖特基能障二極體17之不同點在於，外周溝槽61之外周壁的上部並未由絕緣膜63覆蓋而是露出。其他基本之構成係與第7實施形態之肖特基能障二極體17相同，故對於相同之要素標註相同之符號，省略重複之說明。
如本實施形態所例示般，於本發明中，無需將外周溝槽61之外周壁全部由絕緣膜63覆蓋，亦可使上部局部地露出。
圖12係表示第8實施形態之變形例的肖特基能障二極體18a之構成的概略剖面圖。
圖12所示之肖特基能障二極體18a中，在位於外周溝槽61之內部的絕緣膜63之上表面形成有陽極電極40。如此，於外周溝槽61內，只要陽極電極40與漂移層30不相接，則於兩者間亦可具有不存在絕緣膜63之部分。
＜第9實施形態＞ 圖13係表示本發明之第9實施形態的肖特基能障二極體19之構成的概略剖面圖。
如圖13所示，第9實施形態之肖特基能障二極體19與第1實施形態之肖特基能障二極體11之不同點在於，於外周溝槽61之內部設置有與絕緣膜63不同之絕緣膜64。其他基本之構成係與第1實施形態之肖特基能障二極體11相同，故對於相同之要素標註相同之符號，省略重複之說明。
絕緣膜64包含SiO 2等與絕緣膜63不同之絕緣材料，且隨著朝向徑向之外側，深度方向(亦即垂直方向)之厚度變厚。相對於此，絕緣膜63之厚度在相對於外周溝槽61之內壁而垂直之方向上為大致固定。
如此，只要藉由具有多層構造之絕緣膜來覆蓋外周溝槽61之內壁，則容易調整絕緣膜之膜厚或特性。
以上，對本發明之較佳實施形態進行了說明，但當然本發明並非限定於上述實施形態，能夠於不脫離本發明之主旨的範圍進行各種變更，且其等亦包含於本發明之範圍內。 [實施例]
＜實施例1＞ 假定具有與圖13所示之肖特基能障二極體19相同構造之實施例1的模擬模型，模擬對陽極電極40與陰極電極50之間施加600 V之反向電壓之情形時的電場強度。半導體基板20之摻雜劑濃度設為1×10 18cm -3，漂移層30之摻雜劑濃度設為4×10 16cm -3。漂移層30之厚度設為7 μm。又，外周溝槽61及中心溝槽62之深度均設為3 μm。外周溝槽61之寬度W1設為10 μm，中心溝槽62之寬度W2、以及與陽極電極40相接之部分的漂移層30之寬度即台面區域M之寬度均設為1.5 μm。絕緣膜63設為厚度50 nm之HfO 2膜。陽極電極40之材料設為Cu，陰極電極50之材料設為Ti與Au之積層膜。而且，將覆蓋外周溝槽61之底面部及外周壁的絕緣膜64設為SiO 2膜，將其形狀設為變數而進行模擬。
圖14係用以說明實施例1之參數的示意圖。如圖14所示，將埋入至外周溝槽61之陽極電極40之徑向上的最大寬度定義為a，最大深度定義為b。又，將覆蓋外周溝槽61之內周壁的絕緣膜63之膜厚定義為t1，覆蓋外周溝槽61之底面部的絕緣膜63、64之最小膜厚定義為t2，覆蓋外周溝槽61之外周壁的絕緣膜63、64之最小膜厚定義為t3。
實施例1中，將寬度a及膜厚t3作為變數，深度b固定為2.4 μm，膜厚t1固定為0.05 μm，膜厚t2固定為0.6 μm。
將結果示於圖15。如圖15所示，於陽極電極40之寬度a未滿中心溝槽62之寬度W2及台面寬度，即未滿1.5 μm之情形時，施加至絕緣膜64之最大電場強度(Emax)超出氧化矽之絕緣破壞電場強度即10 MV/cm。相反地，若陽極電極40之寬度a超出9.3 μm，則施加至絕緣膜64之最大電場強度超出氧化矽之絕緣破壞電場強度即10 MV/cm。相對於此，施加至漂移層30之最大電場強度無論陽極電極40之寬度a如何，均為氧化鎵之絕緣破壞電場強度8 MV/cm以下。
＜比較例＞ 假定具有與圖3所示之肖特基能障二極體10相同構造之比較例1的模擬模型，於與實施例1相同條件下進行模擬。埋入至外周溝槽61之陽極電極40之形狀為對稱形，寬度a為9.9 μm，深度b為2.95 μm，膜厚t1～t3均為0.05 μm。其結果，圖3所示之外周底部A之最大電場強度為8.6 MV/cm。
＜實施例2＞ 將寬度b及膜厚t2作為變數，寬度a固定為4.95 μm，膜厚t1固定為0.05 μm，膜厚t3固定為5 μm，除此之外，以與實施例1相同之條件進行模擬。
將結果示於圖16。如圖16所示，於膜厚t2未滿外周溝槽61之深度D1的1/10(未滿0.3 μm)之情形時，施加至絕緣膜64之最大電場強度超出氧化矽之絕緣破壞電場強度即10 MV/cm。相反地，於陽極電極40之深度b未滿1.5 μm之情形時，施加至漂移層30之最大電場強度超出氧化鎵之絕緣破壞電場強度即8 MV/cm。
＜實施例3＞ 將外周溝槽61之深度D1設為4 μm、5 μm或6 μm，除此之外，以與實施例2相同之條件進行模擬。
將結果示於圖17。如圖17所示，於膜厚t2未滿外周溝槽61之深度D1的1/10之情形時，施加至絕緣膜64之最大電場強度超出氧化矽之絕緣破壞電場強度即10 MV/cm。又，外周溝槽61之深度D1越深，則越能緩和施加至漂移層30之電場強度。
10～19,14a,18a:肖特基能障二極體 20:半導體基板 21:半導體基板之上表面 22:半導體基板之背面 30:漂移層 31:漂移層之上表面 40:陽極電極 50:陰極電極 61:外周溝槽 62:中心溝槽 63,64:絕緣膜 A:外周底部 a:寬度 B:內周底部 b:深度 D1,D2:深度 M:台面區域 S1:外周壁 S2:內周壁 S3:底面部 t1、t2、t3:膜厚 W1,W2:寬度
圖1係表示本發明之第1實施形態的肖特基能障二極體11之構成的示意性俯視圖。 圖2係沿圖1所示之A-A線的概略剖面圖。 圖3係表示比較例之肖特基能障二極體10之構成的概略剖面圖。 圖4係表示本發明之第2實施形態的肖特基能障二極體12之構成的概略剖面圖。 圖5係表示本發明之第3實施形態的肖特基能障二極體13之構成的概略剖面圖。 圖6係表示本發明之第4實施形態的肖特基能障二極體14之構成的概略剖面圖。 圖7係表示第4實施形態之變形例的肖特基能障二極體14a之構成的概略剖面圖。 圖8係表示本發明之第5實施形態的肖特基能障二極體15之構成的概略剖面圖。 圖9係表示本發明之第6實施形態的肖特基能障二極體16之構成的概略剖面圖。 圖10係表示本發明之第7實施形態的肖特基能障二極體17之構成的概略剖面圖。 圖11係表示本發明之第8實施形態的肖特基能障二極體18之構成的概略剖面圖。 圖12係表示第8實施形態之變形例的肖特基能障二極體18a之構成的概略剖面圖。 圖13係表示本發明之第9實施形態的肖特基能障二極體19之構成的概略剖面圖。 圖14係用以說明實施例1之參數的示意圖。 圖15係表示實施例1之模擬結果的圖。 圖16係表示實施例2之模擬結果的圖。 圖17係表示實施例3之模擬結果的表。
11:肖特基能障二極體
20:半導體基板
21:半導體基板之上表面
22:半導體基板之背面
30:漂移層
31:漂移層之上表面
40:陽極電極
50:陰極電極
61:外周溝槽
62:中心溝槽
63:絕緣膜
B:內周底部
M:台面區域
S1:外周壁
S2:內周壁
W1,W2:寬度

Claims (5)

  1. 一種肖特基能障二極體，其特徵在於，其具備：包含氧化鎵之半導體基板；包含氧化鎵之漂移層，其設置於上述半導體基板上；陽極電極，其與上述漂移層進行肖特基接觸；陰極電極，其與上述半導體基板進行歐姆接觸；及絕緣膜，其覆蓋設置於上述漂移層之溝槽的內壁；上述溝槽係包含形成為環狀的外周溝槽、及形成於由上述外周溝槽包圍之區域的中心溝槽，上述陽極電極之一部分係隔著上述絕緣膜而埋入至上述外周溝槽及上述中心溝槽內，上述絕緣膜係隨著朝向外側而上述外周溝槽之深度方向上之厚度變厚，藉此，埋入至上述外周溝槽之上述陽極電極的外周壁具有隨著朝向外側而接近垂直之彎曲形狀，埋入至上述外周溝槽之上述陽極電極的內周壁係較上述外周壁更接近垂直。
  2. 如請求項1之肖特基能障二極體，其中，上述外周溝槽之寬度係較上述中心溝槽之寬度更寬。
  3. 如請求項1之肖特基能障二極體，其中，上述外周溝槽係較上述中心溝槽更深。
  4. 如請求項1之肖特基能障二極體，其中，位於上述外周溝槽之外側的上述漂移層之上表面係由上述絕緣膜覆蓋。
  5. 如請求項1至4中任一項之肖特基能障二極體，其中，上述絕緣膜中，至少覆蓋上述外周溝槽之內壁的部分具有多層構造。
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010000033A1 (en) * 1999-05-28 2001-03-15 Baliga Bantval Jayant Methods of forming power semiconductor devices having tapered trench-based insulating regions therein
TW201314918A (zh) * 2011-09-22 2013-04-01 Alpha & Omega Semiconductor 帶有整合肖特基能障二極體的溝槽mosfet器件
US20170301792A1 (en) * 2016-04-15 2017-10-19 Infineon Technologies Ag Semiconductor Devices and a Method for Forming a Semiconductor Device
TW201942976A (zh) * 2018-03-30 2019-11-01 日商Ｔｄｋ股份有限公司 肖特基能障二極體
WO2020039971A1 (ja) * 2018-08-22 2020-02-27 三菱電機株式会社 酸化物半導体装置及びその製造方法
EP3703137A1 (en) * 2017-10-26 2020-09-02 TDK Corporation Schottky barrier diode

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6845397B2 (ja) 2016-04-28 2021-03-17 株式会社タムラ製作所 トレンチｍｏｓ型ショットキーダイオード
JP6932997B2 (ja) * 2017-05-25 2021-09-08 富士電機株式会社 半導体装置及びその製造方法
JP6626929B1 (ja) * 2018-06-29 2019-12-25 京セラ株式会社 半導体デバイス及び電気装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010000033A1 (en) * 1999-05-28 2001-03-15 Baliga Bantval Jayant Methods of forming power semiconductor devices having tapered trench-based insulating regions therein
TW201314918A (zh) * 2011-09-22 2013-04-01 Alpha & Omega Semiconductor 帶有整合肖特基能障二極體的溝槽mosfet器件
US20170301792A1 (en) * 2016-04-15 2017-10-19 Infineon Technologies Ag Semiconductor Devices and a Method for Forming a Semiconductor Device
EP3703137A1 (en) * 2017-10-26 2020-09-02 TDK Corporation Schottky barrier diode
TW201942976A (zh) * 2018-03-30 2019-11-01 日商Ｔｄｋ股份有限公司 肖特基能障二極體
WO2020039971A1 (ja) * 2018-08-22 2020-02-27 三菱電機株式会社 酸化物半導体装置及びその製造方法

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