TWI791623B - 半導體結構的形成方法 - Google Patents

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彭治棠
包天一
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台灣積體電路製造股份有限公司
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    • H01L29/417Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725Source or drain electrodes for field effect devices
    • H01L29/41791Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET

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Abstract

本發明實施例提供半導體結構與其形成方法。方法包括形成第一絕緣材料層於基板上的第一凸起結構與第二凸起結構之間的溝槽的一部份中,並在第一絕緣材料層上進行預處理製程。方法亦包括在第一絕緣材料層上進行第一絕緣材料轉換製程,並形成第二絕緣材料層以覆蓋溝槽中的第一絕緣材料層。此外,進行第一絕緣材料轉換製程之前的第一凸起部份與第二凸起部份的上側部份之間的第一距離,不同於進行第一絕緣材料轉換製程之後的第一凸起部份與第二凸起部份的上側部份之間的第二距離。

Description

半導體結構的形成方法
本發明實施例關於半導體結構與其形成方法,更特別關於解決凸起結構向內彎曲或向外彎曲的問題。
半導體積體電路產業已經歷快速成長。積體電路材料與設計的技術進展,使每一代的積體電路均比前一代具有更小且更複雜的電路。然而這些進展會增加積體電路製程的複雜性。為實現這些進展,積體電路製程亦需類似發展。在積體電路的演進中,功能密度(如單位晶片面積的內連線裝置數目)通常隨著幾何尺寸(如製程所能產生的最小構件)減少而增加。
儘管材料與製程具有開創性進展,平面裝置如金氧半場效電晶體裝置仍面臨挑戰。為克服這些挑占,電路設計師尋求新的結構以改善效能,結果發展出三維設計如鰭狀場效電晶體。鰭狀場效電晶體具有自基板延伸的垂直鰭狀物(或鰭狀結構)。鰭狀場效電晶體的通道形成於垂直鰭狀物中。閘極位於鰭狀物上,使閘極可由多側控制通道。鰭狀場效電晶體的優點包括減少短通道效應、減少漏電流、與提高電流。
本發明一實施例提供之半導體結構的形成方法,包括:形成第一絕緣材料層於基板上的第一凸起結構與第二凸起結構之間的溝槽的一部份中;在第一絕緣材料層上進行預處理製程;在第一絕緣材料層上進行第一絕緣材料轉換製程;以及形成第二絕緣材料層以覆蓋溝槽中的第一絕緣材料層,其中進行第一絕緣材料轉換製程之前的第一凸起部份與第二凸起部份的上側部份之間的第一距離,不同於進行第一絕緣材料轉換製程之後的第一凸起部份與第二凸起部份的上側部份之間的第二距離。
A-A’、B-B’‧‧‧剖線
D1、D2、D3、D4、D5、D6‧‧‧距離
H1、H2‧‧‧高度
P1‧‧‧第一間距
P2‧‧‧第二間距
T1、T2、T3‧‧‧厚度
200‧‧‧基板
204‧‧‧鰭狀結構
205、255‧‧‧側壁表面
206‧‧‧隔離結構
207、217、227、235、287、322、383‧‧‧上表面
208‧‧‧圖案化墊氧化物
209‧‧‧圖案化墊氮化物
210‧‧‧圖案化遮罩
211-1、211-2‧‧‧溝槽
213‧‧‧底部
218‧‧‧閘極間隔物
220‧‧‧源極/汲極結構
221‧‧‧接點蝕刻停止層
222、260‧‧‧層間介電層
226‧‧‧絕緣材料
228‧‧‧開口
230、252‧‧‧閘極介電層
232‧‧‧閘極
234‧‧‧虛置閘極結構
236‧‧‧遮罩圖案
240‧‧‧源極/汲極矽化物層
242‧‧‧黏著層
244‧‧‧接點插塞
254‧‧‧閘極層
256‧‧‧金屬閘極結構
280‧‧‧襯墊層
282、382‧‧‧第一絕緣材料層
282-1、382-1‧‧‧第一處理後的絕緣材料層
282-2、382-2‧‧‧第一轉換的絕緣材料層
286‧‧‧第二絕緣材料層
286-1‧‧‧第二轉換的絕緣材料層
311‧‧‧間隙
320‧‧‧絕緣材料層
320-1‧‧‧處理後的絕緣材料層
320-2‧‧‧轉換的絕緣材料層
370、470‧‧‧預處理製程
372、374‧‧‧絕緣材料轉換製程
378‧‧‧退火製程
500A、500B、500C‧‧‧鰭狀場效電晶體
600A、600B、600C‧‧‧半導體結構
圖1、2、3、4、5、6、7、8、9、與10係一些實例中,形成半導體結構的方法之多種階段的剖視圖。
圖11A係一些實施例中,進行圖10所示的製程階段後,半導體結構於形成製程階段中的透視圖。
圖11B係一些實施例中,沿著圖11A中剖線A-A’的剖視圖,其為進行圖10所示的製程階段後,半導體結構於形成方法中的階段。
圖11C係一些實施例中,沿著圖11A中剖線B-B’的剖視圖,其為進行圖10所示的製程階段後,半導體結構於形成方法中的階段。
圖12、13、14、15、與16係一些實例中,形成半導體結構的方法之多種階段的剖視圖。
圖17A係一些實施例中,進行圖16所示的製程階段後,半導體結構的鰭狀場效電晶體結構於形成製程階段中的透視圖。
圖17B係一些實施例中,沿著圖17A中剖線A-A’的剖視圖,其為進行圖16所示的製程階段後,半導體結構於形成方法中的階段。
圖17C係一些實施例中,沿著圖17A中剖線B-B’的剖視圖,其為進行圖16所示的製程階段後,半導體結構於形成方法中的階段。
圖18、19、20、21、22、與23係一些實例中,形成半導體結構的方法之多種階段的剖視圖。
圖24A係一些實施例中,進行圖24A所示的製程階段後,半導體結構的鰭狀場效電晶體結構於形成製程階段中的透視圖。
圖24B係一些實施例中,沿著圖24A中剖線A-A’的剖視圖,其為進行圖23所示的製程階段後,半導體結構於形成方法中的階段。
圖24C係一些實施例中,沿著圖17A中剖線B-B’的剖視圖,其為進行圖23所示的製程階段後,半導體結構於形成方法中的階段。
下述內容提供的不同實施例可實施本發明的不同結構。特定構件與排列的實施例係用以簡化而非侷限本發明實施例。舉例來說,形成第一構件於第二構件上的敘述包含兩者 直接接觸,或兩者之間隔有其他額外構件而非直接接觸。此外,本發明之多種例子中可重複標號,但這些重複僅用以簡化與清楚說明,不代表不同實施例及/或設置之間具有相同標號之單元之間具有相同的對應關係。
此外,空間性的相對用語如「下方」、「其下」、「較下方」、「上方」、「較上方」、或類似用語可用於簡化說明某一元件與另一元件在圖示中的相對關係。空間性的相對用語可延伸至以其他方向使用之元件,而非侷限於圖示方向。元件亦可轉動90°或其他角度,因此方向性用語僅用以說明圖示中的方向。
本發明說明一些實施例。在這些實施例所述的階段步驟之前、之中、及/或之後可進行額外步驟。不同實施例可取代或省略一些所述的階段步驟。半導體裝置結構可添加額外結構。不同實施例可取代或省略一些下述結構。雖然一些實施例的步驟以特定順續進行,但可由另一邏輯性的順序進行這些步驟。
可由任何合適方法圖案化鰭狀物。舉例來說,鰭狀物的圖案化方法可採用一或多道光微影製程,其包含雙重圖案化或多重圖案化製程。一般而言,雙重圖案化或多重圖案化製程結合光微影與自對準製程,其產生的圖案間距小於採用單一的直接光微影製程所產生的圖案間距。舉例來說,一實施例形成犧牲層於基板上,並採用光微影製程圖案化犧牲層。採用自對準製程,以沿著圖案化犧牲層的側部形成間隔物。接著移除犧牲層,再採用保留的間隔物圖案化鰭狀物。
本發明實施例提供半導體結構與其形成方法。可形成絕緣材料層於半導體結構中的兩個凸起結構之間的空間上,並可在絕緣材料層上進行絕緣材料轉換製程。藉由絕緣材料轉換製程使凸起結構向外彎曲或向內彎曲,可抵消後續製程中的應力,以調整凸起結構的形狀,並因此改善半導體結構效能。凸起結構可為鰭狀結構、閘極結構、或類似物。
圖1、2、3、4、5、6、7、8、9、與10為一些實施例中,形成半導體結構600A之方法的多種階段之剖視圖。值得注意的是,半導體結構的剖視圖橫越半導體結構的鰭狀結構(如鰭狀結構204)的通道方向。圖11A係透視圖,其為進行圖10所示的製程階段後,半導體結構600A於形成製程中的階段。圖11B係沿著圖11A中剖線A-A’的剖視圖,其為進行圖10所示的製程階段後,半導體結構600A於形成製程中的階段。圖11C係沿著圖11A中剖線B-B’的剖視圖,其為進行圖10所示的製程階段後,半導體結構600A於形成製程中的階段。
在一些實施例中,採用閘極置換(閘極後製)製程以製作半導體結構600A,比如鰭狀場效電晶體結構。半導體結構600A包含的基板200可用於形成鰭狀場效電晶體500A於其上。
如圖1所示,接收含鰭狀結構的基板200。在一些實施例中,基板200可為半導體基板如半導體基體、絕緣層上半導體基板、或類似物,其可摻雜(如摻雜p型或n型摻質)或未摻雜。基板200可為晶圓如矽晶圓。一般而言,絕緣層上半導體基板包含半導體材料層形成於絕緣層上。舉例來說,絕緣層可為埋置氧化物層、氧化矽層、或類似物。絕緣層可位於基板 上,而基板通常為矽基板或玻璃基板。亦可採用其他基板如多層基板或組成漸變基板。在一些實施例中,基板200的半導體材料可包含矽、鍺、半導體化合物(包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及/或銻化銦)、半導體合金(包括矽鍺、磷砷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦、及/或磷砷化鎵銦)、或上述之組合。在一些實施例中,基板200可包含矽。
在一些實施例中,基板200可用於形成p型裝置或n型裝置。舉例來說,p型裝置可為p型金氧半場效電晶體,而n型裝置可為n型金氧半場效電晶體。如此一來,鰭狀場效電晶體500可稱作p型鰭狀場效電晶體或n型鰭狀場效電晶體。
如圖1所示的一些實施例,鰭狀結構204係基板200的凸起部份(自基板200的主要表面凸起)。在一些實施例中,鰭狀結構204的形成方法為採用圖案化遮罩210作為蝕刻遮罩的圖案化製程。舉例來說,每一圖案化遮罩210包含圖案化墊氧化物208與圖案化墊氮化物209。可移除圖案化遮罩210未覆蓋之基板200的部份,以形成溝槽211-1與211-2。圖案化墊氧化物208與圖案化墊氮化物209可形成於基板200上。圖案化墊氧化物208可為熱氧化製程所形成的氧化矽。圖案化墊氮化物209可作為基板200與下方圖案化墊氧化物208之間的黏著層圖案。舉例來說,圖案化墊氮化物209的組成為氮化矽、氮氧化矽、碳化矽、碳氮化矽、類似物、或上述之組合,且其形成方法可採用低壓化學氣相沉積製程或電漿增強化學氣相沉積製程。
在一些實施例中,鰭狀結構204可配置為具有不同 間距。舉例來說,一些鰭狀結構204彼此之間隔有溝槽211-1,且可配置為具有第一間距P1。第一間距P1可等於設計規則所定義的兩個相鄰鰭狀結構之間的最小(關鍵)空間。在一些實施例中,第一間距P1介於約20nm至約50nm之間。一些鰭狀結構204彼此之間隔有溝槽211-2,其可配置為具有第二間距P2,且第二間距P2與第一間距P1不同。第二間距P2可大於第一間距P1。溝槽211-1與211-2可具有不同寬度,以對應鰭狀結構204的間距(如第一間距P1與第二間距P2)。舉例來說,溝槽211-1的寬度小於溝槽211-2的寬度。
如圖2所示的一些實施例,形成襯墊層280以襯墊鰭狀結構204的側壁表面205(自圖案化遮罩210露出)。襯墊層280可順應性地形成於鰭狀結構204上。襯墊層280可包含合適的介電材料,其可減少或避免氧化鰭狀結構。在一些實施例中,襯墊層280的組成為含氮化物材料。舉例來說,襯墊層280可為單層的氮化矽或氮氧化矽,或多層(包含氧化矽層與氮化矽及/或氮氧化矽層)。在一些實施例中,襯墊層280的形成方法為沉積製程,其包含化學氣相沉積、物理氣相沉積、原子層沉積、類似方法、或上述之組合。
如圖1所示的一些實施例,之後順應性地形成第一絕緣材料層282於鰭狀結構204上。在一些實施例中,第一絕緣材料層282形成於鰭狀結構204之間的溝槽211-1與211-2的部份中。此外,第一絕緣材料層282順應性地形成於襯墊層280上。
第一絕緣材料層282可為低壓化學氣相沉積、電漿增強化學氣相沉積、或可流動的化學氣相沉積所形成的氧化 矽。在可流動的化學氣相沉積中,沉積流動形態的介電材料。可流動的介電材料如其名,可在沉積時流動以充填高深寬比的間隙或空間。通常添加多種化學品至含矽前驅物,使沉積的膜可流動。在一些實施例中,添加氮化氫鍵。在一些實施例中,可流動的介電前驅物(特別是可流動的氧化矽前驅物)包含矽酸鹽、甲基倍半矽氧烷、氫倍半矽氧烷、甲基倍半矽氧烷與氫倍半矽氧烷、全氫矽氮烷、全氫聚矽氮烷、四乙氧基矽烷、或矽烷基胺如三矽烷基胺。
舉例來說,用於形成第一絕緣材料層282之可流動的介電前驅物,可包含全氫聚矽氮烷。在一些實施例中,第一絕緣材料層282的厚度T1可介於約1nm至約5nm之間。
如圖2所示的一些實施例,在第一絕緣材料層282(圖1)上進行預處理製程370(比如紫外線預處理製程),以形成第一處理後的絕緣材料層282-1。預處理製程370可採用紫外線光源(如紫外線燈)。此外,用於預處理製程370中的紫外線(波長小於約400nm)可來自紫外光源,其有助於使第一絕緣材料層282中的矽-氮鍵與矽-氫鍵斷裂,並促進形成矽-矽鍵。在一些實施例中,在進行預處理製程370之後,形成矽-矽鍵於第一處理後的絕緣材料層282-1中。第一處理後的絕緣材料層282-1的體積,可小於第一絕緣材料層282的體積。因此第一處理後的絕緣材料層282-1的厚度T2可小於第一絕緣材料層282的厚度T1(圖1)。舉例來說,第一處理後的絕緣材料層282-1之厚度T2可介於約0.5nm至約4.5nm之間。在一些實施例中,預處理製程370可歷時約3分鐘至約10分鐘之間,比如約4分鐘。
如圖3所示的一些實施例,之後形成第二絕緣材料層286以覆蓋第一處理後的絕緣材料層282-1的一部份,並充填溝槽211-1的底部。在一些實施例中,第二絕緣材料層286形成於鰭狀結構204的側壁底部上。在一些實施例中,第二絕緣材料層的材料及/或製程,與第一絕緣材料層282的材料及/或製程類似或相同。舉例來說,第二絕緣材料層286為可流動的化學氣相沉積製程所形成的氧化矽。
由於溝槽211-1的深寬比大於溝槽211-2的深寬比(因為溝槽211-1的寬度小於溝槽211-2的寬度),藉由可流動的化學氣相沉積製程沉積的第二絕緣材料層286可先充填溝槽211-1而非溝槽211-2。因此控制可流動的化學氣相沉積之製程時間,可控制第二絕緣材料層286充填每一溝槽211-1的一部份而非溝槽211-2的部份。在一些實施例中,每一第二絕緣材料層286的上表面287低於鰭狀結構204的上表面207。在一些實施例中,每一第二絕緣材料層286的上表面287位於每一鰭狀結構204的高度H1之約三分之一至約四分之一處。此外,高度H1為鰭狀結構204的上表面207與溝槽211-1(或溝槽211-2)的下表面之間的距離。
如圖4所示的一些實施例,之後在第一處理後的絕緣材料層282-1與第二絕緣材料層286(圖3)上進行絕緣材料轉換製程372。絕緣材料轉換製程372有助於使第一處理後的絕緣材料層282-1中的矽-矽鍵與第二絕緣材料層286中的矽-氮鍵與矽-氫鍵斷裂。此外,絕緣材料轉換製程372可將矽-矽鍵、矽-氮鍵、與矽-氫鍵轉換為矽-氧鍵。因此在進行絕緣材料轉換製 程372之後,第一處理後的絕緣材料層282-1可轉換成第一轉換的絕緣材料層282-2。類似地,第二絕緣材料層286可轉變為第二轉換的絕緣材料層286-1。此外,在進行絕緣材料轉換製程372之後,形成矽-氧鍵於第一轉換的絕緣材料層282-2與第二轉換的絕緣材料層286-1中。在進行絕緣材料轉換製程372之後,可擴大第一轉換的絕緣材料層282-2的體積。在一些實施例中,進行絕緣材料轉換製程372之前的第一處理後的絕緣材料層282-1其厚度T2,小於進行絕緣材料轉換製程372之後的第一轉換的絕緣材料層282-2其厚度T3。舉例來說,第一轉換的絕緣材料層282-2的厚度T3可介於約1nm至約5nm之間。此外,進行絕緣材料轉換製程372之後,第二轉換的絕緣材料層286-1可緻密化。
在進行絕緣材料轉換製程372之後,第一轉換的絕緣材料層282-2可採用第二轉換的絕緣材料層286-1作為支點,以施加向外彎曲力至溝槽211-1旁邊的鰭狀結構204。向外彎曲力可彎曲鰭狀結構204,因此絕緣材料轉換製程372之前與之後的鰭狀結構204之側壁沿著不同方向延伸。在一些實施例中,進行絕緣材料轉換製程372之前的鰭狀結構204之側壁沿著第一方向延伸,而進行絕緣材料轉換製程372之後的鰭狀結構204之側壁沿著第二方向延伸,且第二方向不同於第一方向。在一些實施例中,每一第二絕緣材料層286的上表面287位於每一鰭狀結構204之高度H1的約三分之一至約四分之一處。溝槽211-1可具有足夠空間,使第一轉換的絕緣材料層382-2與第二轉換的絕緣材料層286-1誘發的拉縮應力,可導致相鄰的鰭狀物結 構204之上側部份向外彎曲。在一些實施例中,進行絕緣材料轉換製程372之前的相鄰鰭狀結構204的上側部份之間的距離D1(圖3),不同於進行絕緣材料轉換製程372之後的相鄰鰭狀結構204之上側部份之間的距離D2(圖4)。由於第二轉換的絕緣材料層286-1位於溝槽211-1的底部213,距離D2可大於距離D1。
在一些實施例中,絕緣材料轉換製程372包含退火製程或電漿處理製程。舉例來說,退火製程可包含濕式退火製程如濕式蒸汽退火製程,與後續的乾式退火製程。在一些實施例中,濕式退火製程為濕式蒸汽退火製程(比如在含水蒸汽的環境中進行熱退火製程),其溫度範圍介於約400℃至約700℃之間,且歷時約半小時至約四小時之間。舉例來說,在濕式退火製程中,來自濕式蒸汽中的氧可氧化第一處理後的絕緣材料層282-1與第二絕緣材料層286。此外,在含氮氣的環境大氣下進行乾式退火製程,其溫度範圍介於約600℃至約800℃之間,且歷時約1小時至約2小時之間。舉例來說,電漿處理製程可包含誘導耦合電漿處理製程。誘導耦合電漿處理製程所採用的製程氣體可包含氬氣、氧氣、氦氣、氫氣、氨、或類似物。
如圖5所示的一些實施例,之後形成絕緣材料226以覆蓋溝槽211-1中的第一轉換的絕緣材料層282-2(圖4)。絕緣材料226完全形成於鰭狀結構204上。此外,形成絕緣材料226以充填溝槽211-1與211-2(圖4),並覆蓋鰭狀結構204、襯墊層280、第一轉換的絕緣材料層282-2、與第二轉換的絕緣材料層286-1。絕緣材料226的組成可為氧化物如氧化矽、氮化物、類似物、或上述之組合,且其形成方法可為高密度電漿化學氣相 沉積、可流動的化學氣相沉積、類似方法、或上述之組合。亦可採用其他絕緣材料及/或其他形成製程。
如圖6所示的一些實施例,之後進行另一絕緣材料轉換製程374,以硬化(緻密化)絕緣材料226。絕緣材料轉換製程374可形成矽-氧鍵於絕緣材料226中。此外,絕緣材料轉換製程374有助於進一步硬化(緻密化)第一轉換的絕緣材料層282-2與第二轉換的絕緣材料層286-1。絕緣材料轉換製程374的條件可與絕緣材料轉換製程372的條件相同,因此相關細節不重述於此。
在採用一般製作淺溝槽隔離的製程時,淺溝槽隔離材料的製密化製程(比如絕緣材料226的絕緣材料轉換製程374)可能施加拉伸應力至相鄰的鰭狀結構(如鰭狀結構204)。因此相鄰的鰭狀結構可能向內彎曲。配置於狹窄溝槽(如溝槽211-1)旁邊的向內彎曲的鰭狀結構,可能導致相鄰的鰭狀結構之上側部份之間的狹窄距離。如此一來,之後難以將閘極結構充填至向內彎曲的鰭狀結構之間的間隙。為解決上述問題,可採用圖1至4所示的製程(包含絕緣材料之可流動的化學氣相沉積製程、紫外線預處理製程、與絕緣材料轉換製程)形成第一轉換的絕緣材料層282-2與第二轉換的絕緣材料層286-1,以補償鰭狀物向內彎曲效應。在形成絕緣材料226之前,第一轉換的絕緣材料層282-2與第二轉換的絕緣材料層286-1可一起施加向外彎曲力至相鄰的鰭狀結構204。在進行淺溝槽隔離材料(如絕緣材料226)的絕緣材料轉換製程374之後,緻密化的絕緣材料226可使向外彎曲的鰭狀結構(如溝槽211-1旁邊的鰭狀結構 204)向內彎曲。因此如圖7所示的一些實施例,鰭狀結構204可直立。在進行絕緣材料轉換製程374之前與之後,鰭狀結構204的側壁沿著不同方向延伸。在一些實施例中,進行絕緣材料轉換製程374之前的鰭狀結構204的側壁沿著第二方向延伸,而進行絕緣材料轉換製程374之後的鰭狀結構204的側壁沿著第三方向延伸,且第三方向不同於第二方向。
在一些實施例中,進行絕緣材料轉換製程374之前的相鄰鰭狀結構204之上側部份之間的距離D2(圖5),不同於進行絕緣材料轉換製程374之後的相鄰鰭狀結構204之上側部份之間的距離D3(圖6)。舉例來說,距離D2可大於距離D3。此外,進行絕緣材料轉換製程374之前的相鄰鰭狀結構204之上側部份之間的距離D1(圖3),可等於進行絕緣材料轉換製程374之後的相鄰鰭狀結構204之上側部份之間的距離D3(圖6)。
如圖7所示的一些實施例。之後以平坦化製程移除高於鰭狀結構204之上表面的絕緣材料226、第一轉換的絕緣材料層282-2、與襯墊層280。可進行平坦化製程如化學機械研磨,直到露出圖案化遮罩210的上表面217。在進行平坦化製程之後,絕緣材料226的上表面227可對準圖案化遮罩210的上表面217。
如圖8所示的一些實施例,以移除製程移除圖案化遮罩210(圖7)的圖案化墊氮化物209。在一些實施例中,蝕刻製程包含採用磷酸的濕蝕刻製程。因此形成於絕緣材料226中的開口228露出圖案化墊氧化物208的上表面。此外,移除製程可移除高於鰭狀結構204的上表面之襯墊層280與第一轉換的 絕緣材料層282-2的部份。
如圖9所示的一些實施例,以蝕刻製程使絕緣材料226(圖8)凹陷,以形成隔離結構206如淺溝槽隔離結構。隔離結構206可覆蓋鰭狀結構204的下側部份,而鰭狀結構204的上側部份高於隔離結構206。此外,蝕刻製程可移除高於鰭狀結構204之上側部份的襯墊層280與第一轉換的絕緣材料層282-2。此外,隔離結構206的上表面可與第二轉換的絕緣材料層286-1的上表面287齊平。在一些實施例中,蝕刻製程包含乾蝕刻製程,其採用的蝕刻氣體包括氨與氫氟酸。
如圖10所示的一些實施例,之後分別形成虛置閘極結構234於鰭狀結構204的通道區上。每一虛置閘極結構234可包含閘極介電層230,與閘極介電層230上的閘極232。虛置閘極結構234的形成方法可為沉積製程與後續的圖案化製程(採用虛置閘極結構234上的遮罩圖案236)。
閘極介電層230可為氧化矽。舉例來說,氧化矽為熱成長氧化物。在一些實施例中,閘極介電層230的組成為高介電常數的介電材料。高介電常數的介電材料之介電常數高於氧化矽的介電常數。高介電常數的介電材料之例子包括氧化鉿、氧化鋯、氧化鋁、氮氧化矽、氧化鉿-氧化鋁合金、氧化鉿矽、氮氧化鉿矽、氧化鉿鉭、氧化鉿鈦、氧化鉿鋯、另一合適的高介電常數材料、或上述之組合。在一些實施例中,閘極232包含多晶矽、多晶矽鍺、金屬氮化物、金屬矽化物、金屬氧化物、金屬、或其他合適的層狀物。在一些實施例中,閘極232的組成為多晶矽。舉例來說,遮罩圖案236的組成可為氮化 矽或類似物。
圖11A係透視圖,其為進行圖10所示的製程階段後,半導體結構600A的鰭狀場效電晶體500A於形成製程中的階段。圖11B與11C係進行圖10所示的製程階段後,半導體結構600A的鰭狀場效電晶體500A於形成製程中的階段。在一些實施例中,對p型金氧半區與n型金氧半區進行圖11A、11B、與11C所示的製程,並調整一些材料(如用於源極/汲極區的摻質,或金屬閘極的功函數層)以符合個別區域中的裝置型態(如p型鰭狀場效電晶體或n型鰭狀場效電晶體)。
如圖11A、11B、與11C所示的一些實施例,之後形成閘極間隔物218於虛置閘極結構234之兩側的側壁上,且閘極間隔物218延伸於鰭狀結構204上。閘極間隔物218可包含單層或多層結構。閘極間隔物218的組成可為低介電常數(如介電常數小於5)的材料,比如氧化矽、氮化矽、氮氧化矽、碳化矽、碳氮化矽、另一合適材料、或上述之組合。在一些實施例中,閘極間隔物218的形成方法為沉積製程與後續的蝕刻製程。沉積製程可包含化學氣相沉積製程、物理氣相沉積製程、旋轉塗佈製程、另一可行製程、或上述之組合。蝕刻製程可包含乾蝕刻製程。
如圖11A、11B、與11C所示的一些實施例,之後形成源極/汲極結構220於鰭狀結構204中。源極/汲極結構220的形成方法為蝕刻鰭狀結構204以形成凹陷(未圖示),再磊晶成長材料於凹陷中。磊晶成長材料的方法可採用合適方法如有機金屬化學氣相沉積、分子束磊晶、液相磊晶、氣相磊晶、選擇性磊 晶成長、類似方法、或上述之組合。在一些實施例中,形成於p型金氧半區(如用於p型鰭狀場效電晶體)中的源極/汲極結構220包含矽鍺與p型雜質(如硼或銦)。在一些實施例中,形成於n型金氧半區(如用於n型鰭狀場效電晶體)中的源極/汲極結構220包含碳化矽、磷化矽、摻雜磷的碳化矽、或類似物。
如圖11A與11C所示的一些實施例,之後以薄膜沉積製程順應性地沉積接點蝕刻停止層221於源極/汲極結構220與閘極間隔物218上。接點蝕刻停止層221可作為形成源極/汲極接點孔(未圖示)的後續蝕刻製程之蝕刻停止層。在一些實施例中,接點蝕刻停止層221可為單層或多層。接點蝕刻停止層221的組成可為碳化矽、氮化矽、碳氮化矽、碳氧化矽、碳氮氧化矽、四乙氧基矽烷氧化物、或另一可行材料。在一些實施例中,接點蝕刻停止層221具有雙層結構,其包含四乙氧基矽烷氧化物層形成於碳化矽層上。四乙氧基矽烷氧化物層的濕氣阻擋能力高於碳化矽層。此外,碳化矽層可作為黏著層,以改善下方層與四乙氧基矽烷氧化物層之間的黏著性。在一些實施例中,接點蝕刻停止層221的形成方法為電漿增強化學氣相沉積製程、低壓化學氣相沉積製程、原子層沉積製程、或另一可行製程。
如圖11A、11B、與11C所示的一些實施例,之後形成層間介電層(如層間介電層222)於鰭狀結構204上。層間介電層222可形成於接點蝕刻停止層221、第一轉換的絕緣材料層282-2、與第二轉換的絕緣材料層286-1上。此外,層間介電層222可充填虛置閘極結構234之間的間隙。層間介電層222的組 成可為介電材料如磷矽酸鹽玻璃、硼矽酸鹽玻璃、摻雜硼的磷矽酸鹽玻璃、未摻雜的矽酸鹽玻璃、或類似物,且其沉積方法可為任何合適方法如化學氣相沉積、電漿增強化學氣相沉積、或可流動的化學氣相沉積。
如圖11A、11B、與11C所示的一些實施例,以閘極置換製程將虛置閘極結構234分別取代為金屬閘極結構256。在閘極置換製程中,將虛置閘極結構234(圖10)與遮罩圖案236取代為金屬閘極結構256的方法為移除製程、沉積製程、與後續的平坦化製程。在一些實施例中,閘極間隔物218圍繞的金屬閘極結構256包括閘極介電層252,以及閘極介電層252上的閘極層254。源極/汲極結構220可與金屬閘極結構256相鄰。在一些實施例中,閘極間隔物218位於金屬閘極結構256之兩側的側壁表面上。
在一些實施例中,閘極介電層252包含單層或多層。在一些實施例中,閘極介電層252為U形或矩形。在一些實施例中,閘極介電層252的組成為氧化矽、氮化矽、或高介電常數(介電常數大於7.0)的介電材料如鉿、鋁、鋯、鑭、鎂、鋇、鈦、鉛、或上述之組合的金屬氧化物或矽酸鹽。閘極介電層252的形成方法可包含分子束沉積、原子層沉積、電漿增強化學氣相沉積、或類似方法。
在一些實施例中,閘極層254的組成為含金屬材料如氮化鈦、氮化鉭、碳化鉭、鈷、釕、鋁、上述之組合、或上述之多層,且其形成方法可為沉積製程如電鍍製、無電鍍製、或另一合適方法。
在一些實施例中,可形成功函數層(未圖示)於每一金屬閘極結構256中。功函數層可包含n型功函數層或p型功函數層。p型功函數層可包含氮化鈦、氮化鉭、釕、鉬、鋁、氮化鎢、鋯矽化物、鉬矽化物、鉭矽化物、鎳矽化物、另一合適的p型功函數材料、或上述之組合。n型功函數層可包含鈦、銀、鉭鋁、碳化鉭鋁、氮化鈦鋁、碳化鉭、碳氮化鉭、氮化鉭矽、錳、鋯、另一合適的n型功函數材料、或上述之組合。舉例來說,一金屬閘極結構256中的功函數層可包含p型功函數層,而另一金屬閘極結構256可包含n型功函數層。
如圖11A、11B、與11C所示的一些實施例,形成另一層間介電層(如層間介電層260)於層間介電層222及金屬閘極結構256上。舉例來說,層間介電層260為可流動的化學氣相沉積方法所形成的可流動膜。在一些實施例中,層間介電層260的組成為介電材料如磷矽酸鹽玻璃、硼矽酸鹽玻璃、摻雜硼的磷矽酸鹽玻璃、未摻雜的矽酸鹽玻璃、或類似物,且其沉積方法可為任何合適方法如化學氣相沉積或電漿增強化學氣相沉積。
如圖11C所示的一些實施例,之後以圖案化製程與後續的矽化製程,形成源極/汲極矽化物層240於源極/汲極結構220上。可進行圖案化製程以形成開口(未圖示)穿過層間介電層222與260及接點蝕刻停止層221,以露出源極/汲極結構220。舉例來說,圖案化製程包含光微影製程與後續的蝕刻製程。光微影製程可包含塗佈光阻(如旋轉塗佈)、軟烘烤、對準光罩、曝光、曝光後烘烤、顯影光阻、沖洗及乾燥(如硬烘烤)。在一 些實施例中,蝕刻製程為乾蝕刻製程。矽化製程可包含依序進行的金屬材料沉積製程與退火製程。在一些實施例中,矽化製程的沉積製程包含物理氣相沉積製程、原子層沉積製程、或另一可行製程。在一些實施例中,矽化製程的退火製程溫度範圍介於約300℃至約800℃之間。在退火製程之後,移除未反應的金屬材料。
在一些實施例中,源極/汲極矽化物層240的組成為鈷矽化物(如CoSi、CoSi2、Co2Si、或Co3Si,統稱為鈷矽化物)、鈦矽化物(如Ti5Si3、TiSi、TiSi2、TiSi3、或Ti6Si4,統稱為鈦矽化物)、鎳矽化物(如Ni3Si、Ni31Si12、Ni2Si、Ni3Si2、NiSi、或NiSi2,統稱為鎳矽化物)、銅矽化物(如Cu17Si3、Cu56Si11、Cu5Si、Cu33Si7、Cu4Si、Cu19Si6、Cu3Si、或Cu87Si13,統稱為銅矽化物)、鎢矽化物(如W5Si3或WSi2,統稱為鎢矽化物)、與鉬矽化物(如Mo3Si、Mo5Si3、或MoSi2,統稱為鉬矽化物)中的一或多者。
如圖11A與11C所示的一些實施例,形成黏著層242與接點插塞244,其穿過層間介電層222與260並連接至源極/汲極結構220。黏著層242分別圍繞接點插塞244。層間介電層222與260圍繞接點插塞244。此外,接點插塞244形成於源極/汲極結構220上。此外,接點插塞244可電性連接至源極/汲極結構220。
在一些實施例中,黏著層242與接點插塞244的形成方法為沉積製程,以及後續的平坦化製程如化學機械研磨。黏著層242可包含導電材料如鈦、氮化鈦、鉭、氮化鉭、或類 似物,且其形成方法可為化學氣相沉積製程如電漿增強化學氣相沉積。然而亦可採用其他製程如濺鍍或有機金屬化學氣相沉積、物理氣相沉積、或原子層沉積形成黏著層242。在一些實施例中,接點插塞244的組成可為鈷。在一些其他實施例中,接點插塞244的組成可為導電材料如銅、鋁、鎢、鈦、氮化鈦、鉭、氮化鉭、或另一可行材料。接點插塞244的形成方法可為任何合適的沉積方法,比如物理氣相沉積、化學氣相沉積、原子層沉積、或鍍製如電鍍。
在進行上述製程之後,形成鰭狀場效電晶體500A於鰭狀結構204上。此外如圖11A、11B、與11C所示的一些實施例,形成含鰭狀場效電晶體500A(如p型鰭狀場效電晶體或n型鰭狀場效電晶體)的半導體結構600A。
在一些實施例中,在形成淺溝槽隔離結構(如隔離結構206)之前,半導體結構600A採用第一轉換的絕緣材料層282-2與第二轉換的絕緣材料層286-1,施加拉伸應力至溝槽211-1旁邊之相鄰的鰭狀結構204。因此鰭狀結構204可向外彎曲。在進行淺溝槽隔離材料的轉換製程(如絕緣材料轉換製程374)之後,緻密化的絕緣材料226可讓向外彎曲的鰭狀結構向內彎曲。因此如圖7所示的一些實施例,形成淺溝槽隔離結構(如隔離結構206)之後,鰭狀結構204可直立。此外,直立的鰭狀結構204有助於後續虛置閘極材料或金屬閘極材料的充填製程,且可加大閘極充填製程的容忍度。上述方法可改善裝置效能。
圖12、13、14、15、與16係橫越鰭狀結構204的通 道方向之剖視圖。圖12、13、14、15、與16係一些實施例中,形成半導體結構600B的方法之多種階段。圖17A係透視圖,其為進行圖16所示的製程階段後,半導體結構600B的鰭狀場效電晶體500B於形成製程中的階段。圖17B係沿著圖17A中剖線A-A’的剖視圖,其為進行圖16所示的製程階段後,半導體結構600B於形成製程中的階段。圖17C係沿著圖17A中剖線B-B’的剖視圖,其為進行圖16所示的製程階段後,半導體結構600B於形成製程中的階段。
如圖13所示的一些實施例,在形成襯墊層280之後,形成第一絕緣材料層382於鰭狀結構204之間的溝槽211-1的部份中。由於溝槽211-1的深寬比大於溝槽211-2的深寬比,可流動的化學氣相沉積製程所形成的第一絕緣材料層382可先充填溝槽211-1而非溝槽211-2。因此藉由控制可流動的化學氣相沉積製程的製程時間,第一絕緣材料層382可充填每一溝槽211-1的一部份而非溝槽211-2的部份。在一些實施例中,第一絕緣材料層382充填溝槽211-1的底部213。在一些實施例中,每一第一絕緣材料層382的上表面383可低於鰭狀結構204的上表面207。舉例來說,第一絕緣材料層382的上表面383可位於鰭狀結構204之高度H1的約三分之一至約四分之一處。
在一些實施例中,第一絕緣材料層382的材料及/或製程,可與圖1之第一絕緣材料層282的材料及/或製程類似或相同。舉例來說,第一絕緣材料層382為可流動的化學氣相沉積製程形成的氧化矽。
如圖13所示的一些實施例,之後在第一絕緣材料 層382(圖12)上進行預處理製程470(如臭氧的預處理製程),以形成第一處理後的絕緣材料層382-1。可進行預處理製程470,使第一絕緣材料層382中部份的矽-氮鍵與矽-氫鍵斷裂。此外,預處理製程470可將矽-氮鍵與矽-氫鍵轉換成矽-氧鍵。因此在進行預處理製程470之後,可形成矽-氧鍵於第一處理後的絕雸材料層382-1中。第一處理後的絕緣材料層382-1的體積,可與進行預處理製程470之後的第一絕緣材料層382之體積相同。在一些實施例中,預處理製程470可採用製程氣體,其包含氬氣、臭氧、氧氣、氦氣、氮氣、或類似物。製程溫度範圍介於25℃至500℃之間。
如圖14所示的一些實施例,之後在第一處理後的絕緣材料層382-1(圖13)上進行絕緣材料轉換製程372。絕緣材料轉換製程372有助於使第二絕緣材料層286中殘留的矽-氮鍵與矽-氫鍵斷裂。此外,絕緣材料轉換製程372可將矽-氮鍵與矽-氫鍵轉換成矽-氧鍵。因此在進行絕緣材料轉換製程372之後,第一處理後的絕緣材料層382-1可轉換成第一轉換的絕緣材料層382-2。與第一處理後的絕緣材料層382-1相較,第一轉換的絕緣材料層382-2具有緻密化的結構與縮減的體積。
在圖15所示的一些實施例中,進行絕緣材料轉換製程372之後,第一轉換的絕緣材料層382-2可施加壓縮應力至相鄰的鰭狀結構204。每一第一絕緣材料層382的上表面383(見圖13)可位於鰭狀結構204之高度H1的約三分之一至約四分之一處。溝槽211-1可具有足夠空間,使第一轉換的絕緣材料層382-2誘發的壓縮應力,可導致相鄰的鰭狀物結構204之上側部 份向內彎曲。在一些實施例中,在進行絕緣材料轉換製程372之前,相鄰的鰭狀結構204之上側部份之間可具有距離D1(見圖13)。在進行絕緣材料轉換製程372之後,相鄰的鰭狀結構204之上側部份之間可具有距離D2(見圖14)。距離D1可不同於距離D2。舉例來說,距離D1小於距離D2。
如圖15所示的一些實施例,之後形成絕緣材料226以覆蓋溝槽211-1中的第一轉換的絕緣材料層382-2。絕緣材料226完全形成於鰭狀結構204上。此外,絕緣材料226充填溝槽211-l與211-2(見圖15),並覆蓋鰭狀結構204、襯墊層280、與第一轉換的絕緣材料層382-2。
如圖15所示的一些實施例,之後進行絕緣材料轉換製程374,使絕緣材料226硬化或緻密化。絕緣材料轉換製程374可形成矽-氧鍵於絕緣材料226中。此外,絕緣材料轉換製程374有助於硬化(緻密化)第一轉換的絕緣材料層382-2。如前所述,淺溝槽隔離材料(如絕緣材料226)的緻密化製程(如絕緣材料轉換製程374),可施加拉伸應力到配置於狹窄溝槽(如溝槽211-1)旁邊的相鄰鰭狀結構(如鰭狀結構204)。相鄰的鰭狀結構204可進一步向內彎曲。在一些實施例中,進行絕緣材料轉換製程374之前的相鄰鰭狀結構204之上側部份之間的距離D2(圖14),不同於進行絕緣材料轉換製程374之後的相鄰鰭狀結構204之上側部份之間的距離D3(圖15)。舉例來說,距離D2可大於距離D3。
如圖16所示的一些實施例,之後移除圖案化遮罩,並使絕緣材料226(圖16)凹陷以形成隔離結構206。隔離結 構206覆蓋鰭狀結構204的下側部份,而鰭狀結構204的上側部份高於隔離結構206。此外,蝕刻製程移除高於鰭狀結構204之上側部份的襯墊層280之部份。另一方面,隔離結構206的上表面可與第一轉換的絕緣材料層382-2的上表面383齊平。
圖17A係透視圖,其為進行圖16所示的製程階段後,半導體結構600B的鰭狀場效電晶體500B於形成製程中的階段。圖17B係沿著圖17A中剖線A-A’的剖視圖,其為進行圖16所示的製程階段後,半導體結構600B的鰭狀場效電晶體500B於形成製程中的階段。圖17C係沿著圖17A中剖線B-B’的剖視圖,其為進行圖16所示的製程階段後,半導體結構600B的鰭狀場效電晶體500B於形成製程中的階段。在一些實施例中,對p型金氧半區與n型金氧半區進行圖17A、17B、與17C所示的製程,並調整一些材料(如用於源極/汲極區的摻質,或金屬閘極的功函數層)以符合個別區域中的裝置型態(如p型鰭狀場效電晶體或n型鰭狀場效電晶體)。
如圖17A、17B、與17C所示的一些實施例,之後可進行與圖10、11A、11B、與11C所示的製程類似或相同的製程,以形成金屬閘極結構256、閘極間隔物218、源極/汲極結構220、接點蝕刻停止層221、層間介電層222與260、黏著層242、與接點插塞244。金屬閘極結構256形成於鰭狀結構204上。舉例來說,閘極間隔物218可位於金屬閘極結構256的兩側側壁上。源極/汲極結構220可位於鰭狀結構204中,並位於金屬閘極結構256的兩側上。在一些實施例中,向內彎曲的鰭狀結構204上之相鄰的源極/汲極結構220可合併。接點蝕刻停止層221 可順應性地沉積於源極/汲極結構220與閘極間隔物218上。層間介電層222與260可形成於接點蝕刻停止層221與第一轉換的絕緣材料層382-2上。源極/汲極矽化物層240可形成於源極/汲極結構220上。黏著層242與接點插塞244可穿過層間介電層222與260,並連接源極/汲極結構220。
在進行上述製程之後,形成鰭狀場效電晶體500B於鰭狀結構204上。此外如圖17A、17B、與17C所示的一些實施例,形成含鰭狀場效電晶體500B(如p型鰭狀場效電晶體或n型鰭狀場效電晶體)的半導體結構600B。
在一些實施例中,半導體結構600B以第一轉換的絕緣材料層382-2施加向內彎曲力(壓縮應力)至半導體結構600B之相鄰的鰭狀結構204。鰭狀結構204配置於溝槽旁,且彼此之間相隔的空間小。施加向內彎曲力的製程如圖12、13、與14所示,包含絕緣材料的可流動化學氣相沉積製程、臭氧預處理製程、以及絕緣材料轉換製程。向內彎曲的鰭狀結構204有利於形成鰭狀場效電晶體500B之合併的源極/汲極結構220。合併的源極/汲極結構有助於降低接點插塞的電阻。上述方法可改善裝置效能。
圖18、19、20、21、22、與23為一些實施例中,形成半導體結構600C的方法之多種階段,沿著鰭狀結構204之縱向(鰭狀場效電晶體的通道長度方向)的剖視圖。圖24A係透視圖,其為進行圖23所示的製程階段後,半導體結構600C於形成製程中的階段。圖24B係沿著圖24A中剖線A-A’的剖視圖,其為進行圖23所示的製程階段後,半導體結構600C的鰭狀場效 電晶體500C於形成製程中的階段。圖24C係沿著圖24A中剖線B-B’的剖視圖,其為進行圖23所示的製程階段後,半導體結構600C於形成製程中的階段。
如圖18所示的一些實施例,接收含鰭狀結構204的基板200。隔離結構(如圖24A與24B所示的隔離結構206)圍繞鰭狀結構204的下側部份,而鰭狀結構204的上側部份自隔離結構凸起。
如圖18所示的一些實施例,之後形成虛置閘極結構234、閘極間隔物218、源極/汲極結構220、與接點蝕刻停止層221於鰭狀結構204上。半導體結構600C的虛置閘極結構234、閘極間隔物218、源極/汲極結構220、與接點蝕刻停止層221,可與半導體結構600A或600B的對應元件類似或相同,因此相關細節不重述於此。
如圖18所示的一些實施例,虛置閘極結構234彼此之間隔有間隙311。舉例來說,間隙311的距離可等於設計規則所定義的兩個相鄰虛置閘極結構234之間的最小(關鍵)空間。
如圖18所示的一些實施例,之後進行可流動的化學氣相沉積,將絕緣材料層320充填至鰭狀結構204上的兩個相鄰之虛置閘極結構234之間的間隙311之底部,由於間隙311可具有高深寬比,藉由可流動的化學氣相沉積製程所沉積的絕緣材料層320可先充填間隙311,而非沉積於虛置閘極結構234以外的區域。因此控制可流動的化學氣相沉積製程之製程時間,可讓絕緣材料層充填間隙311的一部份。舉例來說,每一絕緣材料層320的上表面322低於虛置閘極結構234的上表面235。在 一些實施例中,每一絕緣材料層320的上表面可位於虛置閘極結構234的上表面235與下表面(與圖1的鰭狀結構204之上表面207齊平)之間。舉例來說,每一絕緣材料層320的上表面322可位於虛置閘極結構234與遮罩圖案236的總高度H2之約三分之一至約四分之一處。
在一些實施例中,絕緣材料層320的材料及/或製程,可與圖2中的第一絕緣材料層282的材料及/或製程類似或相同。舉例來說,絕緣材料層320為可流動的化學氣相沉積製程所形成的氧化矽。
以圖19所示的一些實施例為例,之後在絕緣材料層320(見圖18)上進行預處理製程470(如臭氧的預處理製程),以形成處理後的絕緣材料層320-1。可進行預處理製程470使絕緣材料層320中部份的矽-氮鍵與矽-氫鍵斷裂。此外,預處理製程470可將矽-氮鍵與矽-氫鍵轉移成矽-氧鍵。如此一來,在進行預處理製程470之後,可形成矽-氧鍵於處理後的絕緣材料層320-1中。處理後的絕緣材料層320-1之體積,可與預處理製程470後的絕緣材料層320之體積相同。
之後如圖20所示的一些實施例,在處理後的絕緣材料層320-1(見圖19)上進行絕緣材料轉換製程372。絕緣材料轉換製程372有助於使第二絕緣材料層286中殘留的矽-氮鍵與矽-氫鍵斷裂。此外,絕緣材料轉換製程372亦可將矽-氮鍵與矽-氫鍵轉換為矽-氧鍵。因此在進行絕緣材料轉換製程372之後,處理後的絕緣材料層320-1可轉換為轉換的絕緣材料層320-2。此外,矽-氧鍵形成於轉換的絕緣材料層320-2中。轉換的絕緣 材料層320-2可具有緻密化的結構與縮小的體積。
如圖20所示的一些實施例,在進行絕緣材料轉換製程372之後,轉換的絕緣材料層320-2可施加壓縮應力至相鄰的虛置閘極結構234。每一絕緣材料層320的上表面322(圖18)可位於虛置閘極結構234與遮罩圖案236之總厚度H2的約三分之一至約四分之一處。間隙311可具有足夠空間,使轉換的絕緣材料層320-2誘發的壓縮應力,可導致相鄰的虛置閘極結構234之上側部份向內彎曲。在一些實施例中,進行絕緣材料轉換製程372之前的相鄰虛置閘極結構234之上側部份之間的距離D4(圖18),不同於絕緣材料轉換製程372之後的相鄰虛置閘極結構234之上側部份之間的距離D5(圖20)。舉例來說,距離D5小於距離D4。
如圖21所示的實施例,之後形成層間介電層(如層間介電層222)於鰭狀結構204上。層間介電層222的形成方法可為沉積可流動的介電材料於接點蝕刻停止層221及轉換的絕緣材料層320-2上。舉例來說,層間介電層222可位於轉換的絕緣材料層320-2上。如此一來,轉換的絕緣材料層320-2可位於接點蝕刻停止層221與層間介電層222之間,且接點蝕刻停止層221與層間介電層222可圍繞轉換的絕緣材料層320-2。此外,可流動的介電材料可充填虛置閘極結構234之間的間隙311(圖20)。沉積可流動的介電材料的製程,能充填結構之間具有高深寬比的小溝槽與間隙。在一些實施例中,沉積可流動的介電材料的製程包括導入含矽化合物與含氧化合物。含矽化合物與含氧化合物反應,形成可流動的介電材料以充填溝槽。層間介 電層222的組成可為介電材料如磷矽酸鹽玻璃、硼矽酸鹽玻璃、摻雜硼的磷矽酸鹽玻璃、未摻雜的矽酸鹽玻璃、或類似物,且其沉積方法可為任何合適方法如化學氣相沉積、電漿增強化學氣相沉積、或可流動的化學氣相沉積。在一些實施例中,轉換的絕緣材料層320-2與層間介電層222的組成為不同材料。
如圖22所示的一些實施例,之後進行退火製程378以處理(或緻密化)層間介電層222。退火製程378將可流動的介電材料(至少部份),轉換為層間介電層222中緻密的氧化物材料。在一些實施例中,退火製程378包含濕式蒸汽退火製程(比如在含水蒸汽的環境中進行熱退火製程),其溫度範圍介於約500℃至約700℃之間,且歷時約兩小時至約三小時之間。舉例來說,在濕式蒸汽退火製程中,來自濕式蒸汽中的氧有助於氧化層間介電層222。
在一般採用的閘極置換製程中,層間介電層(如層間介電層222)的緻密化製程(如退火製程378)可施加拉伸應力至相鄰的虛置閘極結構之閘極間隔物,其配置為彼此之間隔有高深寬比的間隙(如間隙311)。因此在移除虛置閘極結構之後,閘極間隔物可朝間隙向外彎曲(未圖示),其設置以容納後續形成的金屬閘極結構。向外彎曲的閘極間隔物會造成間隙的寬度變窄。如此一來,將難以將金屬閘極結構(如金屬閘極結構256)充填閘極間隔物之間的間隙。為解決上述問題,可採用圖18至20所示的製程以形成轉換的絕緣材料層320-2,且製程包含絕緣材料之可流動的化學氣相沉積製程、臭氧預處理製程、以及絕緣材料轉換製程。在形成層間介電層之前,轉換的絕緣材料 層320-2可施加向內彎曲力(壓縮應力)至相鄰的閘極間隔物。在進行退火製程378(見圖22)之後,緻密化的層間電層222可讓向內彎曲的閘極間隔物218(比如圖20中彼此之間隔有間隙311的閘極間隔物218)向外彎曲。如此一來,一些實施例的閘極間隔物218可直立,並有利於後續充填金屬閘極結構256(見圖23)的步驟。
在一些實施例中,在進行退火製程378之前,相鄰的虛置閘極結構234的上側部份之間可具有距離D5(見圖20)。在進行退火製程378之後,相鄰的鰭狀結構204的上側部份之間可具有距離D6(見圖22)。距離D5可不同於距離D6。舉例來說,距離D6可大於距離D5。此外,在絕緣材料轉換製程372之前,相鄰的鰭狀結構204之上側部份之間可具有距離D4(見圖18)。在退火製程378之後,相鄰的鰭狀結構204之上側部份之間可具有距離D6(見圖22)。距離D4可與距離D6相同。
如圖23所示的一些實施例,之後以閘極製換製程形成金屬閘極結構256,以分別取代虛置閘極結構234。舉例來說,閘極置換製程可包含移除製程、沉積製程、與後續的平坦化製程。每一金屬閘極結構256可包含閘極介電層252,與閘極介電層252上的閘極層254。源極/汲極結構220可與金屬閘極結構256相鄰。在一些實施例中,閘極間隔物218位於金屬閘極結構256之兩側的側壁表面255上。
圖24A係透視圖,其為進行圖23所示的製程階段後,半導體結構600C的鰭狀場效電晶體500C於形成製程中的階段。圖24B係沿著圖24A中剖線A-A’的剖視圖,其為進行圖23 所示的製程階段後,半導體結構600C的鰭狀場效電晶體500C於形成製程中的階段。圖24C係沿著圖24A中剖線B-B’的剖視圖,其為進行圖23所示的製程階段後,半導體結構600C的鰭狀場效電晶體500C於形成製程中的階段。在一些實施例中,對p型金氧半區與n型金氧半區進行圖24A、24B、與24C所示的製程,並調整一些材料(如用於源極/汲極區的摻質或用於金屬閘極的功函數層),以符合個別區域中的裝置型態(如p型鰭狀場效電晶體或n型鰭狀場效電晶體)。
之後如圖24A、24B、與24C所示的一些實施例所示,進行與圖11A、11B、與11C所示之製程類似或相同的製程,以形成層間介電層260、源極/汲極矽化物層240、黏著層242、與接點插塞244。舉例來說,層間介電層260可形成於層間介電層222上。源極/汲極矽化物層240可形成於源極/汲極結構220上。金屬閘極結構256之間的黏著層242與接點插塞244,可穿過層間介電層260、層間介電層222、與轉換的絕緣材料層320-2。黏著層242與接點插塞244可連接源極/汲極結構220。此外,層間介電層260、層間介電層222、與轉換的絕緣材料層320-2可圍繞金屬閘極結構256之間的接點插塞244。
在進行上述製程之後,形成鰭狀場效電晶體500C於鰭狀結構204上。此外如圖24A、24B、與24C所示的一些實施例,亦形成包含鰭狀場效電晶體500C(如p型鰭狀場效電晶體或n型鰭狀場效電晶體)的半導體結構600C。
在一些實施例中,在形成層間介電層222之前,半導體結構600C以轉換的絕緣材料層320-2施加向內彎曲力(壓 縮應力)至相鄰的閘極間隔物218。在進行退火製程378之後,緻密化的層間電層222可讓向內彎曲的閘極間隔物218向外彎曲。如此一來,閘極間隔物218可直立並有利於後續充填金屬閘極結構256的步驟,且加大充填金屬閘極的製程容忍度。上述方式可改善裝置效能。
如前所述,用於形成半導體結構(如半導體結構600A與600B)的方法包含形成第一絕緣材料層(如第一絕緣材料層282與382)於自基板(如基板200)凸起的第一鰭狀結構與第二鰭狀結構(如與溝槽211-1相鄰的鰭狀結構)之間的溝槽(如溝槽211-1)之一部份中。方法包含在第一絕緣材料層上進行預處理製程(如預處理製程370與470)以及絕緣材料轉換製程(如絕緣材料轉換製程372)。對第一絕緣材料層進行絕緣材料轉換製程,可施加應力(如壓縮應力或拉伸應力)至溝槽旁邊之相鄰的鰭狀結構。因此進行絕緣材料轉換製程之前的第一鰭狀結構與第二鰭狀結構之上側部份之間的第一距離(如距離D1),不同於進行絕緣材料轉換製程之後的第一鰭狀結構與第二鰭狀結構之上側部份之間的第二距離(如距離D2)。在淺溝槽隔離結構的製程之後,向外彎曲或向內彎曲的鰭狀結構有助於重塑鰭狀結構的形狀。舉例來說,向外彎曲的鰭狀結構有利於之後充填虛置閘極材料或金屬材料,並加大閘極充填製程的容忍度。向內彎曲的鰭狀結構有利於形成鰭狀場效電晶體之合併的源極/汲極結構。上述方法可改善裝置效能。
如前所示,半導體結構(如半導體結構600C)的形成方法包括形成絕緣材料層(如絕緣材料層320)於鰭狀結構(如鰭 狀結構204)上的第一閘極結構與第二閘極結構(如虛置閘極結構234或金屬閘極結構256)之間。方法更包含在絕緣材料層上進行預處理製程(如預處理製程470)。方法更包含在絕緣材料層上進行絕緣材料轉換製程(如絕緣材料轉換製程372)。在形成層間介電層之前對絕緣材料層進行絕緣材料轉換製程,可施加壓縮應力至相鄰的閘極間隔物(如閘極間隔物218)。如此一來,進行絕緣材料轉換製程之前的第一閘極結構與第二閘極結構的上側部份之間的第一距離(如距離D4),不同於進行絕緣材料轉換製程之後的第一閘極結構與第二閘極結構的上側部份之間的第二距離(如距離D5)。層間介電層的退火製程(如退火製程378)可讓向內彎曲的閘極間隔物向外彎曲。因此閘極間隔物可直立並有利於後續充填金屬閘極結構(如金屬閘極結構256),並加大金屬閘極充填製程的容忍度。
本發明提供半導體結構與其形成方法的實施例。用於形成半導體結構的方法包括形成第一絕緣材料層於溝槽的一部份中,且溝槽位於自基板凸起的第一鰭狀結構與第二鰭狀結構之間。方法包括在第一絕緣材料層上進行預處理製程。方法更包含在第一絕緣材料層上進行第一絕緣材料轉換製程。在進行第一絕緣材料轉換製程之前的第一鰭狀結構與第二鰭狀結構的上側部份之間的第一距離,不同於在進行第二絕緣材料轉換製程之後的第一鰭狀結構與第二鰭狀結構的上側部份之間的第二距離。方法亦包含形成溝槽隔離結構以覆蓋溝槽中的第一絕緣材料層。在淺溝槽隔離結構的製程之前,在第一絕緣材料層上進行預處理製程與第一絕緣材料轉換製程,有利 於充填閘極材料或形成合併的源極/汲極結構。上述方法可改善裝置效能。
在一些實施例中,提供半導體結構的形成方法。方法包括形成第一絕緣材料層於基板上的第一凸起結構與第二凸起結構之間的溝槽的一部份中,並在第一絕緣材料層上進行預處理製程。方法亦包括在第一絕緣材料層上進行第一絕緣材料轉換製程,並形成一第二絕緣材料層以覆蓋溝槽中的第一絕緣材料層。此外,進行第一絕緣材料轉換製程之前的第一凸起部份與第二凸起部份的上側部份之間的第一距離,不同於進行第一絕緣材料轉換製程之後的第一凸起部份與第二凸起部份的上側部份之間的第二距離。
在一些實施例中,方法更包括:形成閘極結構,其越過第一凸起結構與第二凸起結構,並延伸於第二絕緣材料層上,其中第一凸起結構為第一鰭狀結構,第二凸起結構為第二鰭狀結構,且第二絕緣材料層為隔離結構。
在一些實施例中,第一凸起結構為第一閘極結構,且第二凸起結構為第二閘極結構。
在一些實施例中,方法更包括:形成源極/汲極結構於第一閘極結構與第二閘極結構之間;形成蝕刻停止層於源極/汲極結構上,其中第一絕緣材料層覆蓋蝕刻停止層的上表面,且第二絕緣材料層覆蓋第一絕緣材料層的上表面。
在一些實施例中,方法更包括:在第二絕緣材料層上進行第二絕緣材料轉換製程,其中進行第二絕緣材料轉換製程之後的第一凸起結構與第二凸起結構的上側部份之間的 第三距離,實質上等於第一距離。
在一些實施例中,方法更包括:在形成第一絕緣材料層之前,先形成第三絕緣材料層於第一凸起結構與第二凸起結構上。
在一些實施例中,進行第一絕緣材料轉換製程之前的第三絕緣材料層厚度,小於進行第一絕緣材料轉換製程之後的第三絕緣材料層厚度。
在一些實施例中,第一絕緣材料層充填溝槽底部,且第一絕緣材料層的上表面低於第一凸起結構與第二凸起結構的上表面。
在一些實施例中,預處理製程為臭氧處理製程,且第一距離小於第二距離。
在一些實施例中,提供半導體結構的形成方法。方法包括形成第一凸起結構、第二凸起結構、與第三凸起結構於基板上,並進行沉積製程以形成第一絕緣材料於第一凸起結構及第二凸起結構之間,但不形成第一絕緣材料於第二凸起結構與第三凸起結構之間。方法更包括在第一絕緣材料上進行絕緣材料轉換製程,使第一凸起結構與第二凸起結構朝相反方向彎曲,並形成第二絕緣材料層於第一絕緣材料層上以及第二凸起結構與第三凸起結構之間。方法更包括在第二絕緣材料層上進行第二絕緣材料轉換製程。此外,第一凸起結構與第二凸起結構之間的距離小於第二凸起結構與第三凸起結構之間的距離。
在一些實施例中,第一凸起結構與第二凸起結構 之間的距離介於約20nm至約50nm之間。
在一些實施例中,進行第一絕緣材料轉換製程時的第一凸起結構朝第一方向彎曲,進行第二絕緣材料轉換製程時的第一凸起結構朝第二方向彎曲,且第一方向與第二方向相反。
在一些實施例中,第一凸起結構為第一鰭狀結構,第二凸起結構為第二鰭狀結構,第三凸起結構為第三鰭狀結構,且第二絕緣材料層為隔離結構。
在一些實施例中,提供半導體結構的形成方法。方法包括形成第一凸起結構於基板上,且第一凸起結構的第一側壁沿著第一方向延伸。方法亦包括形成第一絕緣材料層於第一凸起結構的第一側壁之底部上,並在第一絕緣材料層上進行第一絕緣材料轉換製程,以彎曲第一凸起結構的第一側壁,使第一凸起結構的第一側壁沿著第二方向延伸,且第二方向不同於第一方向。
在一實施例中,方法更包括:形成第二絕緣材料層於第一絕緣材料層上;以及在第二絕緣材料層上進行第二絕緣材料轉換製程,使第一凸起結構的第一側壁沿著第三方向延伸,且第三方向不同於第二方向。
在一實施例中,方法更包括形成閘極結構越過第一凸起結構,且閘極結構延伸於第二絕緣材料層上。
在一實施例中,方法更包括:形成第二凸起結構於基板上,其中第一絕緣材料層形成於第一凸起結構的第一側壁底部與第二凸起結構的第二側壁底部之間。
在一實施例中,進行第一絕緣材料轉換製程時,第一凸起結構與第二凸起結構朝相反方向彎曲。
在一實施例中,方法更包括:在進行第一絕緣材料轉換製程之前,在第一絕緣材料層上進行預處理製程。
在一實施例中,預處理製程為臭氧處理製程。
上述實施例之特徵有利於本技術領域中具有通常知識者理解本發明。本技術領域中具有通常知識者應理解可採用本發明實施例作基礎,設計並變化其他製程與結構以完成上述實施例之相同目的及/或相同優點。本技術領域中具有通常知識者亦應理解,這些等效置換並未脫離本發明實施例的精神與範疇,並可在未脫離本發明實施例的精神與範疇的前提下進行改變、替換、或更動。
D5‧‧‧距離
204‧‧‧鰭狀結構
218‧‧‧閘極間隔物
220‧‧‧源極/汲極結構
221‧‧‧接點蝕刻停止層
234‧‧‧虛置閘極結構
235、322‧‧‧上表面
236‧‧‧遮罩圖案
311‧‧‧間隙
320-2‧‧‧轉換的絕緣材料層
372‧‧‧絕緣材料轉換製程
500C‧‧‧鰭狀場效電晶體
600C‧‧‧半導體結構

Claims (10)

  1. 一種半導體結構的形成方法,包括:形成一源極/汲極結構於一基板上的一第一凸起結構與一第二凸起結構之間;形成一第一絕緣材料層於該第一凸起結構與該第二凸起結構之間的一溝槽的一部份中以及該源極/汲極結構上;在該第一絕緣材料層上進行一預處理製程;在該第一絕緣材料層上進行一第一絕緣材料轉換製程;形成一第二絕緣材料層以覆蓋該溝槽中的該第一絕緣材料層;以及形成一接點插塞穿過該第一絕緣材料層,其中進行該第一絕緣材料轉換製程之前的該第一凸起結構的上側部份與該第二凸起結構的上側部份之間的一第一距離,不同於進行該第一絕緣材料轉換製程之後的該第一凸起結構的上側部份與該第二凸起結構的上側部份之間的一第二距離,以及其中在進行該預處理製程之前,該第一絕緣材料層的最頂部表面低於該第一凸起結構的上表面。
  2. 如請求項1之半導體結構的形成方法,其中該第一凸起結構為一第一閘極結構,且該第二凸起結構為一第二閘極結構。
  3. 一種半導體結構的形成方法,包括:形成一第一凸起結構、一第二凸起結構、與一第三凸起結構於一基板上; 進行一沉積製程以形成一第一絕緣材料於該第一凸起結構及該第二凸起結構之間,但不形成該第一絕緣材料於該第二凸起結構與該第三凸起結構之間;在該第一絕緣材料上進行一絕緣材料轉換製程,使該第一凸起結構與該第二凸起結構朝相反方向彎曲;形成一第二絕緣材料層於該第一絕緣材料層上以及該第二凸起結構與該第三凸起結構之間;以及在該第二絕緣材料層上進行一第二絕緣材料轉換製程,其中該第一凸起結構與該第二凸起結構之間的距離,小於該第二凸起結構與該第三凸起結構之間的距離。
  4. 如請求項3之半導體結構的形成方法,其中該第一凸起結構與該第二凸起結構之間的距離介於約20nm至約50nm之間。
  5. 一種半導體結構的形成方法,包括:形成一第一凸起結構於一基板上,其中該第一凸起結構的一第一側壁沿著一第一方向延伸;形成一第一絕緣材料層以覆蓋該第一凸起結構的該第一側壁之底部,並露出該第一凸起結構的該第一側壁之上側部分;以及在該第一絕緣材料層上進行一第一絕緣材料轉換製程,以隨著該第一凸起結構的該第一側壁露出之上側部分彎曲該第一凸起結構的該第一側壁,使該第一凸起結構的該第一側壁沿著一第二方向延伸,且該第二方向不同於該第一方向。
  6. 如請求項5之半導體結構的形成方法,更包括:形成一第二絕緣材料層於該第一絕緣材料層上;以及在該第二絕緣材料層上進行一第二絕緣材料轉換製程,使該第一凸起結構的該第一側壁沿著一第三方向延伸,且該第三方向不同於該第二方向。
  7. 一種半導體結構的形成方法,包括:形成一第一凸起結構、一第二凸起結構、與一第三凸起結構於一基板上;進行一沉積製程以形成一第一絕緣材料層於該第一凸起結構與該第二凸起結構之間,但該第一絕緣材料層不形成於該第二凸起結構與該第三凸起結構之間:在該第一絕緣材料層上進行一第一絕緣材料轉換製程,使該第一凸起結構與該第二凸起結構朝相反方向彎曲。
  8. 如請求項7之半導體結構的形成方法,其中該第一凸起結構與該第二凸起結構之間的一第一間距,小於該第二凸起結構與該第三凸起結構之間的一第二間距。
  9. 一種半導體結構的形成方法,包括:形成一第一凸起結構與一第二凸起結構於一基板上;形成一第一絕緣材料層於該第一凸起結構與該第二凸起結構之間,其中該第一絕緣材料層未覆蓋該第一凸起結構的上側部分之第一側壁與該第二凸起結構的上側部分之第二側壁;以及在該第一絕緣材料層上進行一第一絕緣材料轉換製程,使該第一凸起結構的上側部分之該第一側壁與該第二凸起結 構的上側部分之該第二側壁彎曲。
  10. 一種半導體結構的形成方法,包括:形成一第一閘極與一第二閘極於一基板上;形成一源極/汲極結構於該第一閘極與該第二閘極之間;形成一第一絕緣材料層於該源極/汲極結構上;以及在該第一絕緣材料層上進行一第一絕緣材料轉換製程,使該第一閘極與該第二閘極彎曲。
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US16/047,115 2018-07-27

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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9871100B2 (en) * 2015-07-29 2018-01-16 Taiwan Semiconductor Manufacturing Co., Ltd. Trench structure of semiconductor device having uneven nitrogen distribution liner
US10840154B2 (en) * 2017-11-28 2020-11-17 Taiwan Semiconductor Manufacturing Co.. Ltd. Method for forming semiconductor structure with high aspect ratio
US11615984B2 (en) * 2020-04-14 2023-03-28 Applied Materials, Inc. Method of dielectric material fill and treatment
US11527653B2 (en) * 2020-07-22 2022-12-13 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacture
US12002766B2 (en) * 2020-08-18 2024-06-04 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure having isolations between fins and comprising materials with different thermal expansion coefficients (CTE)
CN113506732A (zh) * 2021-06-21 2021-10-15 上海华力集成电路制造有限公司 一种减小FinFET器件伪栅极切断效应的方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10186615B2 (en) * 2015-11-03 2019-01-22 Samsung Electronics Co., Ltd. Semiconductor device

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9245805B2 (en) 2009-09-24 2016-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Germanium FinFETs with metal gates and stressors
US8962400B2 (en) 2011-07-07 2015-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. In-situ doping of arsenic for source and drain epitaxy
US8841701B2 (en) 2011-08-30 2014-09-23 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device having a channel defined in a diamond-like shape semiconductor structure
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US8847293B2 (en) 2012-03-02 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Gate structure for semiconductor device
US8836016B2 (en) 2012-03-08 2014-09-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structures and methods with high mobility and high energy bandgap materials
US8853025B2 (en) 2013-02-08 2014-10-07 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET/tri-gate channel doping for multiple threshold voltage tuning
US8895446B2 (en) * 2013-02-18 2014-11-25 Taiwan Semiconductor Manufacturing Company, Ltd. Fin deformation modulation
US9093514B2 (en) 2013-03-06 2015-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Strained and uniform doping technique for FINFETs
US8975155B2 (en) * 2013-07-10 2015-03-10 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a shallow trench isolation structure
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
KR102262827B1 (ko) * 2014-12-30 2021-06-08 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US9893185B2 (en) * 2016-02-26 2018-02-13 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor and method for fabricating the same
US10840154B2 (en) * 2017-11-28 2020-11-17 Taiwan Semiconductor Manufacturing Co.. Ltd. Method for forming semiconductor structure with high aspect ratio

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10186615B2 (en) * 2015-11-03 2019-01-22 Samsung Electronics Co., Ltd. Semiconductor device

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