TWI767365B - 封裝結構及其製備方法 - Google Patents

Abstract

一種封裝結構，包括第一晶片、第一重佈線層、第二晶片、第二重佈線層、第三重佈線層、載板以及第一塑封層。第一重佈線層設置於第一晶片的一表面並與第一晶片電連接。第二重佈線層設置於第二晶片的一表面並與第二晶片電連接。第三重佈線層位於第一重佈線層和第二重佈線層的同一側，並電連接第一重佈線層和第二重佈線層。載板設置於第三重佈線層背離第一重佈線層和第二重佈線層的一側。第一塑封層包覆第一晶片、第一重佈線層、第二晶片和第二重佈線層，其中，第一重佈線層背離第一晶片的表面和第二重佈線層背離第二晶片的表面從第一塑封層中露出。本發明還提供一種封裝結構的製備方法。

Description

封裝結構及其製備方法

本發明涉及半導體封裝領域，尤其涉及一種封裝結構及其製備方法。

隨著集成電子技術的不斷發展，對晶片性能要求也日漸提高，如功能增強、尺寸減小、耗能與成本降低等，從而催生了3DIC(三維積體電路)技術及2.5DIC封裝技術。矽仲介層(Silicon Interposer)技術是三維積體電路及2.5DIC封裝技術中實現晶圓(Die)之間互連及晶圓與基板互聯的一種技術解決方案。

以2.5DIC封裝為例，現有技術中的2.5DIC封裝是將至少兩顆晶圓藉由扇出型晶圓級封裝技術集成為扇出單元(Fan-out Unit)，將扇出單元藉由矽仲介層封裝在基板上。至少兩顆晶圓之間的互聯及晶圓與基板之間的互聯均藉由矽仲介層實現。矽仲介層技術方案使用半導體工藝在矽片上製作線寬、節點間距都比樹脂基板小得多的互連線路。從而不同功能的晶片(比如CPU(中央處理單元)、DRAM(動態隨機存取記憶體)等)可以連到同一塊矽仲介層上面，藉由矽仲介層完成大量運算和資料交流。矽仲介層藉由矽通孔(TSV，Through Silicon Via)技術實現佈線，然而，矽通孔製作工藝是深度離子刻蝕技術(DRIE)，而矽通孔填充工藝為先藉由物理氣相沉積技術(PVD)在矽通孔內表面生長一層籽晶層，然後用電鍍法完成。可見，現有技術中的2.5DIC封裝的實現方案具有工藝難度大、生產成本高的缺點。

有鑑於此，有必要提供一種工藝難度小、低成本的封裝結構。

另，還有必要提供一種封裝結構的製備方法。

本發明一實施方式提供一種封裝結構，包括第一晶片、第一重佈線層、第二晶片、第二重佈線層、第三重佈線層、載板以及第一塑封層。所述第一重佈線層設置於所述第一晶片的一表面並與所述第一晶片電連接。所述第二重佈線層設置於所述第二晶片的一表面並與所述第二晶片電連接，所述第二重佈線層背離所述第二晶片的表面和所述第一重佈線層背離所述第一晶片的表面相平齊。所述第三重佈線層位於所述第一重佈線層和所述第二重佈線層的同一側，並電連接所述第一重佈線層和所述第二重佈線層。所述載板設置於所述第三重佈線層背離所述第一重佈線層和所述第二重佈線層的一側。所述第一塑封層包覆所述第一晶片、所述第一重佈線層、所述第二晶片和所述第二重佈線層，其中，所述第一重佈線層背離所述第一晶片的表面和所述第二重佈線層背離所述第二晶片的表面從所述第一塑封層中露出。

在一些實施方式中，所述封裝結構還包括基板，所述第一重佈線層和所述第二重佈線層均與所述基板電連接。

在一些實施方式中，所述第一重佈線層和所述第二重佈線層分別設置有第一金屬端子，所述基板設置有連接部，所述第一金屬端子與所述連接部電連接。

在一些實施方式中，所述封裝結構還包括引線，所述第一金屬端子和所述連接部藉由引線電連接。

在一些實施方式中，所述封裝結構還包括第二塑封層及導電結構，所述第二塑封層包覆所述第一塑封層、所述第一重佈線層和所述第二重佈線層，所述第二塑封層開設有穿模過孔，所述第一金屬端子從所述穿模過孔中露出， 所述導電結構填充於所述穿模過孔中並電連接所述第一金屬端子和所述連接部。

本發明一實施方式提供一種封裝結構的製備方法，包括：提供第一晶片和第二晶片，並在所述第一晶片和所述晶片上分別形成第一重佈線層和第二重佈線層，所述第一重佈線層與所述第一晶片電連接，所述第二重佈線層與所述第二晶片電連接；封裝所述第一晶片、所述第二晶片、所述第一重佈線層和所述第二重佈線層以形成第一塑封層，所述第一重佈線層背離所述第一晶片的表面以及所述第二重佈線層背離所述第二晶片的表面相互平齊並從所述第一塑封層中露出；提供載板，並在所述載板上形成第三重佈線層；將所述第三重佈線層裝載至所述第一重佈線層和所述第二重佈線層上，所述第三重佈線層電連接所述第一重佈線層和所述第二重佈線層，以獲得所述封裝結構。

在一些實施方式中，形成第一塑封層的步驟具體包括：將所述第一重佈線層和所述第二重佈線層貼裝在一臨時載板表面上，所述第一重佈線層背離所述第一晶片的表面以及所述第二重佈線層背離所述第二晶片的表面相互平齊；對所述第一晶片、所述第一重佈線層、所述第二晶片和所述第二重佈線層進行塑封形成第一塑封層，所述第一塑封層包覆所述第一晶片、所述第一重佈線層、所述第二晶片和所述第二重佈線層；去除所述臨時載板以使所述第一重佈線層背離所述第一晶片的表面以及所述第二重佈線層背離所述第二晶片的表面從所述第一塑封層中露出。

本發明提供的封裝結構及其製備方法中，所述第一晶片和第二晶片藉由第一重佈線層、第二重佈線層和第三重佈線層電連接，重佈線層藉由增層工藝形成，無需設置通孔結構，因此重佈線層的製作工藝簡單，成本也低。

10:基板

20:第一晶片

30:第一重佈線層

40:第二晶片

50:第二重佈線層

60:載板

70:第三重佈線層

80:第一塑封層

11:第一表面

12:第二表面

112:連接部

31:第一走線

32、52、72:介電層

33、53:第一金屬端子

34、54:第二金屬端子

51:第二走線

71:第三走線

73:第三金屬端子

18:引線

90:第二塑封層

92:穿模過孔

96:導電結構

200:臨時載板

76:焊球

圖1為本發明第一實施方式提供的封裝結構的示意圖。

圖2為本發明第二實施方式提供的封裝結構的示意圖。

圖3為在第一晶片和第二晶片分別形成第一重佈線層和第二重佈線層後的示意圖。

圖4為將圖3所示的結構貼裝在一臨時載板上後的示意圖。

圖5為在圖4所示的結構上形成塑封層後的示意圖。

圖6為在圖5所示的結構上去除臨時載板後的示意圖。

圖7為在載板上形成第三重佈線層厚的示意圖。

圖8為將圖7所示結構裝載至圖6所示結構上後的示意圖。

下面將結合本發明實施方式中的附圖，對本發明實施方式中的技術方案進行清楚、完整地描述，顯然，所描述的實施方式僅僅是本發明一部分實施方式，而不是全部的實施方式。基於本發明中的實施方式，本領域普通技術人員在沒有付出創造性勞動前提下所獲得的所有其他實施方式，都屬於本發明保護的範圍。

需要說明的是，除非另有定義，本文所使用的所有的技術和科學術語與屬於本發明的技術領域的技術人員通常理解的含義相同。在本發明實施方式中使用的術語是僅僅出於描述特定實施方式的目的，而非旨在限制本發明。

圖1所示為本發明第一實施方式提供的封裝結構的示意圖。封裝結構包括基板10、第一晶片20、第一重佈線層(redistribution layer,RDL)30、第二晶片40、第二重佈線層50、載板60、第三重佈線層70以及第一塑封層80。

所述基板10包括第一表面11和與所述第一表面11相背的第二表面12。所述第一晶片20、所述第一重佈線層30、所述第二晶片40、所述第二 重佈線層50、所述載板60、所述第三重佈線層70以及所述第一塑封層80均位於所述基板10的第一表面11上方。所述第一表面11設有複數連接部112，所述連接部112與所述第一晶片20和所述第二晶片40電連接。所述第二表面12用於與電子設備中的電路板連接。所述第二表面12可設置複數連接部(圖未示)，用於將所述封裝結構連接至電子設備的電路板上。所述基板10內設有走線層(圖未示)，所述走線層電連接位於所述第一表面11和所述第二表面12上的複數連接部。所述連接部的材質均為導電材質，例如銅、鋁、鎢、金、銀、鎳及其合金等。所述連接部可為金屬凸塊、導電柱或焊球等。

所述第一重佈線層30設置於所述第一晶片20的一表面，並與所述第一晶片20的引腳(圖未示)電連接。所述第一重佈線層30包括第一走線31及介電層32，所述第一走線31與所述第一晶片20的引腳電連接。所述介電層32可包含有機材料(例如：聚醯亞胺)或無機材料(例如：氮化矽、氧化矽或類似物)，但不限於此。所述第一重佈線層30背離所述第一晶片20的表面凸設有第一金屬端子33及第二金屬端子34，所述第一走線31電連接所述第一金屬端子33和所述第二金屬端子34。

所述第二重佈線層50設置於所述第二晶片40的一表面，並與所述第二晶片40的引腳(圖未示)電連接。所述第二重佈線層50包括第二走線51及介電層52，所述第二走線51與所述第二晶片40的引腳電連接。所述第二重佈線層50背離所述第二晶片40的表面上凸設有第一金屬端子53和第二金屬端子54，所述第二走線51電連接所述第一金屬端子53和第二金屬端子54。所述第二重佈線層50背離所述第二晶片40的表面和所述第一重佈線層30背離所述第一晶片20的表面相平齊。

本實施方式中，所述第一晶片20和所述第二晶片40為功能晶片，例如射頻(Radio Frequency，RF)晶片、現場可程式設計閘陣列(Field Programmable Gate Array，FPGA)晶片、數位訊號處理器(Digital Signal Process， DSP)晶片、圖形處理器(Graphic Processing Unit，GPU)晶片或中央處理器(Central Processing Unit，CPU)晶片。

所述第三重佈線層70位於所述第一重佈線層30和所述第二重佈線層50的同一側，並電連接所述第一重佈線層30和所述第二重佈線層50。所述第三重佈線層70包括第三走線71及介電層72。所述第三重佈線層70背離所述載板60的表面上設有和所述第三走線71電連接的複數第三金屬端子73。所述複數第三金屬端子73分別和所述第一重佈線層30上的第二金屬端子34和所述第二重佈線層50上的第二金屬端子54電連接，以使所述第三重佈線層70電連接所述第一重佈線層30和所述第二重佈線層50，進而使所述第一晶片20和所述第二晶片40實現電連接。本實施方式中，所述複數第三金屬端子73藉由複數焊球76與相應的第二金屬端子(34、54)電連接。

所述載板60設置於所述第三重佈線層70背離所述第一重佈線層30和所述第二重佈線層50的一表面，用於承載所述第三重佈線層70。本實施方式中，所述載板60為一假晶片(dummy die)。

製作時，所述第一重佈線層30、所述第二重佈線層50、所述第三重佈線層70藉由增層工藝形成在相應的第一晶片20、第二晶片40及載板60上，所述增層工藝類似現有技術中電路板表面線路層的製作方法，因此所述重佈線層易於製作、成本低。

所述第一重佈線層30上的第一金屬端子33和所述基板10上的部分連接部112電連接，以實現所述第一晶片20和所述基板10之間的電連接；所述第二重佈線層50上的第一金屬端子53和所述基板10上剩餘的部分連接部112電連接，以實現所述第二晶片40和所述第一基板10之間的電連接。本實施方式中，所述封裝結構還包括複數引線18，所述第一重佈線層30上的第一金屬端子33和所述第二重佈線層50上的第一金屬端子53藉由所述複數引線18與所述複數連接部112電連接。

所述第一塑封層80包覆所述第一晶片20、所述第一重佈線層30、所述第二晶片40和所述第二重佈線層50，其中，所述第一重佈線層30背離所述第一晶片20的表面以及所述第二重佈線層50背離所述第二晶片40的表面從所述第一塑封層80中露出。本實施方式中，所述第一塑封層80鄰近所述基板10設置，所述載板60遠離所述基板10設置。

所述第一塑封層80的材料為非導電材料，所述非導電材料包括EMC(Epoxy Molding Compound，環氧樹脂模塑膠)、ABS(Acrylonitrile Butadiene Styrene，丙烯腈-丁二烯-苯乙烯)、PC(Polycarbonate，聚碳酸酯)、PET(Polyethylene Terephthalate，聚對苯二甲酸乙二醇酯)等注塑材料中的一種或多種。

請參閱圖2，本實施方式中，所述第一塑封層80遠離所述基板10設置，所述載板60鄰近所述基板10設置。所述封裝結構還包括第二塑封層90，所述第二塑封層90包覆所述第一塑封層80、所述第一重佈線層30和所述第二重佈線層50。所述第二塑封層90開設有複數穿模過孔(Through Mold Via，TMV)92，所述第一重佈線層30上的第一金屬端子33和所述第二重佈線層50上的第一金屬端子53從所述複數穿模過孔92中露出。所述封裝結構還包括複數導電結構96，所述複數導電結構96填充於所述穿模過孔92中，並與所述基板10的連接部112電連接。

本發明還提供一種封裝結構的製備方法，其包括以下步驟。

請參閱圖3，提供第一晶片20及第二晶片40，並在所述第一晶片20一表面上形成第一重佈線層30，在所述第二晶片40一表面上形成第二重佈線層50。所述第一重佈線層30包括第一走線31及介電層32，所述第一走線31與所述第一晶片20的引腳(圖未示)電連接。所述介電層32可包含有機材料(例如：聚醯亞胺)或無機材料(例如：氮化矽、氧化矽或類似物)，但不限於此。所述第二重佈線層50包括第二走線51及介電層52，所述第二走線51與所述第二晶片40的引腳(圖未示)電連接。所述第一重佈線層30藉由增層工藝形成在 所述第一晶片20上，所述第二重佈線層50藉由增層工藝形成在所述第二晶片40上。

本實施方式中，所述第一晶片20和所述第二晶片40為功能晶片，例如射頻(Radio Frequency，RF)晶片、現場可程式設計閘陣列(Field Programmable Gate Array，FPGA)晶片、數位訊號處理器(Digital Signal Process，DSP)晶片、圖形處理器(Graphic Processing Unit，GPU)晶片或中央處理器(Central Processing Unit，CPU)晶片。

進一步地，所述第四表面212上設置有第二電連接件215。所述第二電連接件215與所述第二重佈線層22電性連接。所述第二封裝件20藉由所述第二電連接件215電連接於所述第一重佈線層12。在本實施方式中，所述第四表面212上開設有第二收容槽214。所述第二電連接件215設置於所述第二收容槽214內，以降低所述封裝結構100的厚度。其中，所述第二收容槽214和所述第一收容槽213連通，以使所述第二電連接件215與所述第二重佈線層22實現電性連接。

請參閱圖4，將所述第一重佈線層30和所述第二重佈線層50貼裝在一臨時載板200一表面，其中，所述第一重佈線層30背離所述第一晶片20的表面與所述臨時載板200相接觸，所述第二重佈線層50背離所述第二晶片40的表面與所述臨時載板200相接觸。所述第二重佈線層50背離所述第二晶片40的表面和所述第一重佈線層30背離所述第一晶片20的表面相平齊。

請參閱圖5，對所述第一晶片20、所述第一重佈線層30、所述第二晶片40和所述第二重佈線層50進行塑封，形成第一塑封層80。所述第一塑封層80包覆所述第一晶片20、所述第一重佈線層30、所述第二晶片40和所述第二重佈線層50。

所述第一塑封層80的材料為非導電材料，所述非導電材料包括EMC(Epoxy Molding Compound，環氧樹脂模塑膠)、ABS(Acrylonitrile Butadiene Styrene，丙烯腈-丁二烯-苯乙烯)、PC(Polycarbonate，聚碳酸酯)、PET (Polyethylene Terephthalate，聚對苯二甲酸乙二醇酯)等注塑材料中的一種或多種。

請參閱圖6，去除所述臨時載板200以使所述第一重佈線層30背離所述第一晶片20的表面以及所述第二重佈線層50背離所述第二晶片40的表面從所述第一塑封層80中露出。

請參閱圖7，提供載板60，並在所述載板60一表面形成第三重佈線層70。所述載板60，用於承載所述第三重佈線層70。本實施方式中，所述載板60為一假晶片(dummy die)。所述第三重佈線層70包括第三走線71及介電層72。

請參閱圖8，將所述第三重佈線層70裝載至所述第一重佈線層30和所述第二重佈線層50上，所述第三重佈線層70電連接所述第一重佈線層30和所述第二重佈線層50。

所述第三重佈線層70背離所述載板60的表面上設有和所述第三走線71電連接的複數第三金屬端子73。所述第一重佈線層30背離所述第一晶片20的表面凸設有第二金屬端子34，所述第二金屬端子34和所述第一走線31電連接。所述第二重佈線層50背離所述第二晶片40的表面凸設有第二金屬端子54，所述第二金屬端子54和所述第二走線51電連接。所述複數第三金屬端子73分別和所述第一重佈線層30上的第二金屬端子34和所述第二重佈線層50上的第二金屬端子54電連接，以使所述第三重佈線層70電連接所述第一重佈線層30和所述第二重佈線層50，進而使所述第一晶片20和所述第二晶片40實現電連接。本實施方式中，所述複數第三金屬端子73藉由複數焊球76與相應的第二金屬端子(34、54)電連接。

請參閱圖1，在將所述第三重佈線層70裝載至所述第一重佈線層30和所述第二重佈線層50上後，將上述步驟所得的結構裝載至一基板10上。所述第一晶片20和所述第二晶片40均與所述基板10電連接。

所述基板10包括第一表面11和與所述第一表面11相背的第二表面12。所述第一表面11設有複數連接部112，所述連接部112與所述第一晶片20和所述第二晶片40電連接。所述第二表面12用於與電子設備中的電路板連接。所述第二表面12可設置複數連接部(圖未示)，用於將所述封裝結構連接至電子設備的電路板上。所述基板10內設有走線層(圖未示)，所述走線層電連接位於所述第一表面11和所述第二表面12上的複數連接部。

所述第一重佈線層30背離所述第一晶片20的表面還凸設有第一金屬端子33，所述第一走線31電連接所述第一金屬端子33和所述第二金屬端子34。所述第二重佈線層50背離所述第二晶片40的表面還凸設有第一金屬端子53，所述第二走線51電連接所述第一金屬端子53和所述第二金屬端子54。所述第一重佈線層30上的第一金屬端子33和所述第二重佈線層50上的第一金屬端子53藉由所述複數引線18與所述複數連接部112電連接。

請參閱圖2，所述封裝結構還包括第二塑封層90，所述第二塑封層90包覆所述第一塑封層80、所述第一重佈線層30和所述第二重佈線層50。所述第二塑封層90開設有複數穿模過孔(Through Mold Via，TMV)92，所述第一重佈線層30上的第一金屬端子33和所述第二重佈線層50上的第一金屬端子53從所述複數穿模過孔92中露出。所述封裝結構還包括複數導電結構96，所述複數導電結構96填充於所述穿模過孔92中，並與所述基板10的連接部112電連接。

本發明提供的封裝結構及其製備方法中，所述第一晶片20和第二晶片40藉由第一重佈線層30、第二重佈線層50和第三重佈線層70電連接，重佈線層藉由增層工藝形成，無需設置通孔結構，因此重佈線層的製作工藝簡單，成本也低。

另外，本領域技術人員還可在本發明精神內做其它變化，當然，這些依據本發明精神所做的變化，都應包含在本發明所要求保護的範圍內。

10:基板

20:第一晶片

30:第一重佈線層

40:第二晶片

50:第二重佈線層

60:載板

70:第三重佈線層

80:第一塑封層

11:第一表面

12:第二表面

112:連接部

31:第一走線

32、52、72:介電層

33、53:第一金屬端子

34、54:第二金屬端子

51:第二走線

71:第三走線

73:第三金屬端子

18:引線

76:焊球

Claims (4)

1. 一種封裝結構，其中，所述封裝結構包括：第一晶片；第一重佈線層，設置於所述第一晶片的一表面並與所述第一晶片電連接，並設置有第一金屬端子；第二晶片；第二重佈線層，設置於所述第二晶片的一表面並與所述第二晶片電連接，所述第二重佈線層背離所述第二晶片的表面和所述第一重佈線層背離所述第一晶片的表面相平齊，並設置有第三金屬端子；第三重佈線層，位於所述第一重佈線層和所述第二重佈線層的同一側，並電連接所述第一重佈線層和所述第二重佈線層；載板，設置於所述第三重佈線層背離所述第一重佈線層和所述第二重佈線層的一側；第一塑封層，包覆所述第一晶片、所述第一重佈線層、所述第二晶片和所述第二重佈線層，其中，所述第一重佈線層背離所述第一晶片的表面和所述第二重佈線層背離所述第二晶片的表面從所述第一塑封層中露出；以及基板，設置有複數連接部，所述連接部分別藉由引線與所述第一重佈線層的所述第一金屬端子及所述第二重佈線層的所述第三金屬端子電連接。
2. 一種封裝結構，其中，所述封裝結構包括：第一晶片；第一重佈線層，設置於所述第一晶片的一表面並與所述第一晶片電連接，並設置有第一金屬端子；第二晶片；第二重佈線層，設置於所述第二晶片的一表面並與所述第二晶片電連接，所述第二重佈線層背離所述第二晶片的表面和所述第一重佈線層背離所述第一晶片的表面相平齊，並設置有第三金屬端子； 第三重佈線層，位於所述第一重佈線層和所述第二重佈線層的同一側，並電連接所述第一重佈線層和所述第二重佈線層；載板，設置於所述第三重佈線層背離所述第一重佈線層和所述第二重佈線層的一側；第一塑封層，包覆所述第一晶片、所述第一重佈線層、所述第二晶片和所述第二重佈線層，其中，所述第一重佈線層背離所述第一晶片的表面和所述第二重佈線層背離所述第二晶片的表面從所述第一塑封層中露出；以及第二塑封層及導電結構，所述第二塑封層包覆所述第一塑封層、所述第一重佈線層和所述第二重佈線層，所述第二塑封層開設有穿模過孔，所述第一金屬端子及所述第三金屬端子從所述穿模過孔中露出，所述導電結構填充於所述穿模過孔中並分別將所述第一金屬端子與所述連接部和所述第三金屬端子與所述連接部電連接。
3. 一種封裝結構的製備方法，包括：提供第一晶片和第二晶片，並在所述第一晶片和所述晶片上分別形成第一重佈線層和第二重佈線層，所述第一重佈線層與所述第一晶片電連接，所述第二重佈線層與所述第二晶片電連接，其中所述第一重佈線層和所述第二重佈線層分別設置有第一金屬端子及第三金屬端子；封裝所述第一晶片、所述第二晶片、所述第一重佈線層和所述第二重佈線層以將所述第一重佈線層和所述第二重佈線層貼裝在一臨時載板表面上，所述第一重佈線層背離所述第一晶片的表面以及所述第二重佈線層背離所述第二晶片的表面相互平齊；對所述第一晶片、所述第一重佈線層、所述第二晶片和所述第二重佈線層進行塑封形成第一塑封層，所述第一塑封層包覆所述第一晶片、所述第一重佈線層、所述第二晶片和所述第二重佈線層；去除所述臨時載板以使所述第一重佈線層背離所述第一晶片的表面以及所述第二重佈線層背離所述第二晶片的表面從所述第一塑封層中露出； 提供載板，並在所述載板上形成第三重佈線層；將所述第三重佈線層裝載至所述第一重佈線層和所述第二重佈線層上，所述第三重佈線層電連接所述第一重佈線層和所述第二重佈線層；將所述第三重佈線層裝載至所述第一重佈線層和所述第二重佈線層上後所得的結構裝載至設置有複數連接部的一基板上，並將所述連接部藉由引線分別與所述第一重佈線層的所述第一金屬端子及所述第二重佈線層的所述第三金屬端子電連接，以獲得所述封裝結構。
4. 一種封裝結構的製備方法，包括：提供第一晶片和第二晶片，並在所述第一晶片和所述晶片上分別形成第一重佈線層和第二重佈線層，所述第一重佈線層與所述第一晶片電連接，所述第二重佈線層與所述第二晶片電連接，其中所述第一重佈線層和所述第二重佈線層分別設置有第一金屬端子及第三金屬端子；封裝所述第一晶片、所述第二晶片、所述第一重佈線層和所述第二重佈線層以將所述第一重佈線層和所述第二重佈線層貼裝在一臨時載板表面上，所述第一重佈線層背離所述第一晶片的表面以及所述第二重佈線層背離所述第二晶片的表面相互平齊；對所述第一晶片、所述第一重佈線層、所述第二晶片和所述第二重佈線層進行塑封形成第一塑封層，所述第一塑封層包覆所述第一晶片、所述第一重佈線層、所述第二晶片和所述第二重佈線層；去除所述臨時載板以使所述第一重佈線層背離所述第一晶片的表面以及所述第二重佈線層背離所述第二晶片的表面從所述第一塑封層中露出；提供載板，並在所述載板上形成第三重佈線層；將所述第三重佈線層裝載至所述第一重佈線層和所述第二重佈線層上，所述第三重佈線層電連接所述第一重佈線層和所述第二重佈線層；以及將所述第三重佈線層裝載至所述第一重佈線層和所述第二重佈線層上後所得的結構裝載至設置有複數連接部的一基板上，以獲得所述封裝結構； 其中，所述封裝結構還包括第二塑封層及導電結構，所述第二塑封層包覆所述第一塑封層、所述第一重佈線層和所述第二重佈線層，所述第二塑封層開設有穿模過孔，所述第一金屬端子及所述第三金屬端子從所述穿模過孔中露出，所述導電結構填充於所述穿模過孔中並分別將所述第一金屬端子與所述連接部和所述第三金屬端子與所述連接部電連接。

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