TWI751442B - 積體電路晶片及其製造方法 - Google Patents

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Abstract

與積體電路晶片相關的一些實施例包括記憶體裝置。記憶體裝置包括設置在半導體基板上方的底電極。上電極設置在底電極上方。插入金屬/介電結構夾設在底電極和上電極之間。插入金屬/介電結構包括在底電極上方的下介電層、在下介電層上方的上介電層、以及將上介電層與下介電層分開的第一金屬層。

Description

積體電路晶片及其製造方法
本揭露係關於一種積體電路晶片，特別是具有插入金屬/介電結構的積體電路晶片。
許多現代電子裝置包含被配置以儲存資料的電子記憶體。電子記憶體可為揮發性記憶體(volatile memory)或非揮發性記憶體(non-volatile memory)。揮發性記憶體在通電時儲存資料，而非揮發性記憶體在斷電時能夠儲存資料。在本揭露中有許多不同類型的非揮發性記憶體，包括可編程金屬化單元(Programmable Metallization Cell；PMC)隨機存取記憶體(Random Access Memory；RAM)(在某些情況亦稱為電橋式隨機存取記憶體(Conductive Bridge RAM；CBRAM))、相變化隨機存取記憶體(Phase Change RAM；PCRAM)、氧化物隨機存取記憶體(oxide based RAM；OxRAM)、     磁性隨機存取記憶體(Magnetic RAM；MRAM)、電阻式隨機存取記憶體(Resistive RAM；RRAM)等。特別是RRAM是下一代非揮發性記憶體技術的一個潛力候選者。RRAM具有簡單的結構、佔用小單元面積、低切換電壓(low switching voltage)以及快速切換時間(fast switching time)，並且與互補式金屬氧化物半導體(Complementary Metal-Oxide-Semiconductor；CMOS)製程相容。
本揭露提供一種積體電路晶片，包括記憶體裝置。記憶體裝置包括底電極，設置在半導體基板上方；上電極，設置在底電極上方；以及插入金屬/介電結構，夾設在底電極和上電極之間，插入金屬/介電結構包括在底電極上方的下介電層、在下介電層上方的上介電層、以及將上介電層與下介電層分開的第一金屬層。
本揭露提供一種積體電路晶片。積體電路晶片包括互連結構，包括由第一層間介電(ILD)層彼此分開的下金屬層和上金屬層；底電極，設置在下金屬層上方；頂電極，設置在底電極上方，頂電極位在上金屬層下方；以及複數金屬層和複數介電層，以交替的方式彼此堆疊並且被夾設在頂電極和底電極之間。
本揭露提供一種積體電路晶片之製造方法。積體電路晶片之製造方法包括在基板上方的第一層間介電層內形成下互連結構；在下互連結構上方形成插入金屬/介電結構，插入金屬/介電結構包括在下互連結構上方的下介電層、在下介電層上方的上介電層、以及將上介電層與下介電層分開的第一金屬層；以及在插入金屬/介電結構上方形成上電極。
本揭露提供許多不同的實施例或範例以實施本案的不同特徵。以下的揭露內容敘述各個構件及其排列方式的特定實施例，以簡化說明。當然，這些特定的範例並非用以限定。舉例來說，若是本揭露敘述了一第一特徵形成於一第二特徵之上或上方，即表示其可能包含上述第一特徵與上述第二特徵是直接接觸的實施例，亦可能包含了有附加特徵形成於上述第一特徵與上述第二特徵之間，而使上述第一特徵與第二特徵可能未直接接觸的實施例。另外，以下本揭露不同實施例可能重複使用相同的參考符號及/或標記。這些重複係為了簡化與清晰的目的，並非用以限定所討論的不同實施例及/或結構之間有特定的關係。
此外，其與空間相關用詞。例如“在…下方”、“下方”、“較低的”、“上方”、“較高的” 及類似的用詞，係為了便於描述圖示中一個元件或特徵與另一個(些)元件或特徵之間的關係。除了在圖式中繪示的方位外，這些空間相關用詞意欲包含使用中或操作中的裝置之不同方位。除此之外，設備可能被轉向不同方位(旋轉90度或其他方位)，則在此使用的空間相關詞也可依此相同解釋。
電阻式隨機存取記憶體(RRAM)裝置通常包括資料儲存介電層(例如高k介電層或二氧化矽層)，資料儲存介電層被佈置在後段(back-end-of-the-line；BEOL)金屬化堆疊內設置的上導電電極和下導電電極之間。RRAM裝置被配置以基於電阻狀態之間的可逆切換過程來操作。藉由選擇性地形成(或斷開(broken))穿過資料儲存介電層的導電絲，可以實現這種可逆切換。舉例來說，可以在上導電電極和下導電電極上施加第一偏壓條件，以選擇性地形成延伸穿過資料儲存介電層的導電絲，從而使RRAM裝置在低電阻狀態。當施加第二電壓時，導電絲被移除及/或斷開，從而使上電極和底電極電性隔離，並且使RRAM裝置在高電阻狀態。因此，取決於施加到RRAM裝置的偏壓條件，RRAM裝置可以在第一(例如：低)電阻狀態、第二(例如：高)電阻狀態之間切換。
本揭露的一些實施例在於，對典型的RRAM裝置中的資料儲存介電層有些“厚”，以在上電極和底電極之間提供足夠的隔離。資料儲存介電層的這種厚度導致導電絲花費很長時間形成，這導致了低效能。在一些實施例中，資料儲存介電層的單一“薄”膜可以將上電極和底電極彼此分開。然而，這樣的單一薄膜可能易受可靠度問題的影響(例如電壓擊穿(voltage breakdown))，特別是在大量的讀取和寫入操作中受影響。因此，在本揭露的一些實施例中，插入金屬/介電結構(其由多個薄資料儲存介電層和多個金屬層交替組成)被夾設在上電極和底電極之間。因為每個資料儲存介電層是“薄”的，所以每個資料儲存介電層都可以在相對較短的時間內在其中形成導電絲。因此，這種插入金屬/介電結構提供了比其他方法更好的可靠度，並且同時提供了更高的效能(例如：在形成導電絲時更快的寫入操作)。此外，應理解儘管本揭露在RRAM的背景下描述，但是插入金屬/介電結構也可用於其他類型的非揮發性記憶器中，例如包括可編程金屬化單元(PMC)隨機存取記憶體(RAM)、相變化隨機存取記憶體(PCRAM)、氧化物隨機存取記憶體(OxRAM)、磁性隨機存取記憶體(MRAM)。
第1A圖和第1B圖顯示了積體電路100的一些實施例的剖面圖，積體電路100包括具有插入金屬/介電結構的電阻式隨機存取記憶體(RRAM)裝置。積體電路100包括半導體基板102，半導體基板102具有設置在半導體基板102上方的後段(BEOL)互連結構104。BEOL互連結構104包括佈置在介電層(資料儲存介電結構)106內的多個金屬層。舉例來說，所顯示的金屬層包括下金屬線108和上金屬線110，其中RRAM裝置112佈置在下金屬線108和上金屬線110之間。RRAM裝置112包括可以與下金屬線108直接接觸的底電極114和可以與上金屬線110直接接觸的上電極116。或者，下通孔及/或其他結構(未顯示)可以將底電極114耦接至下金屬線108，及/或上通孔及/或其他結構(未顯示)可以將上電極116耦接至上金屬線110。
插入金屬/介電結構118被夾設在底電極114和上電極116之間。插入金屬/介電結構118由與多個金屬層以交替的方式堆疊的多個薄介電層組成。舉例來說，第1A圖和第1B圖顯示了插入金屬/介電結構118，插入金屬/介電結構118包括在底電極114上方的下介電層120、在下介電層120上方的上介電層122、以及將上介電層122與下介電層120分開的第一金屬層124。儘管第1A圖和第1B圖顯示了被一個金屬層(例如：第一金屬層124)彼此隔開的兩個介電層(例如：上介電層120、下介電層122)，但可以在底電極和上電極之間設置具有中間介電層(intervening dielectric layer)的任意數量金屬層。
在一些實施例中，上介電層122和/或下介電層120包括高k介電材料，例如鉿基氧化物(例如：二氧化鉿(HfO2 ))、鋯基氧化物(例如：二氧化鋯(ZrO2 ))及/或鈦基氧化物(例如：二氧化鈦(TiO2 ))。高k介電材料的介電常數“k”大於二氧化矽；並因此高k介電材料的介電常數大於3.9。在其他實施例中，上介電層122及/或下介電層120包括二氧化矽。在一些實施例中，第一金屬層124包括導電金屬，例如銅、鋁、鎢及/或這些金屬的合金(包括三族硫族化物(ternary chalcogenide))。上電極116和底電極114包括金屬，例如鉭、氮化鉭、鈦或氮化鈦。
在一些實施例中，插入金屬/介電結構118的總厚度小於50nm。此外，可以在製造期間調整tmetal ：tdielectric 的比率；其中tmetal 是底電極的最上表面和上電極的最底表面之間的所有金屬層的總和的總厚度，並且其中tdielectric 是底電極的最上表面和上電極的最底表面之間的所有介電層的總和的總厚度。在一些實施例中，tmetal ：tdielectric 的範圍可以從約1:10至約2：1。
在一些實施例中，插入金屬/介電結構的介電層具有彼此不同的厚度(儘管它們也可以彼此相等)；並且插入金屬/介電結構的金屬層具有彼此不同的厚度(儘管它們也可以彼此相等)。此外，介電層的厚度通常與金屬層的厚度不同。在一些實施例中，金屬層具有在1nm至50nm範圍內的個別厚度，並且介電層具有在0.5nm至5nm範圍內的個別厚度。在某些情況下，每個介電層的厚度小於或等於10nm(或甚至小於或等於5nm)，因為大於10 nm的厚度可能會阻礙或妨害導電絲的形成。在某些情況下，金屬層可以由銅合金製成，並且具有在15nm至30nm之間變化的個別厚度，這在製造成本和品質之間提供了良好的平衡。如果期望更高品質及/或更薄的金屬層，則可以使用原子層沉積(atomic layer deposition；ALD)或其他沉積技術。
一旦裝置的製造完成，就可以將觸發(firing)(或形成)電壓(Vff)於第一時間施加到單元以形成導電絲。在最初形成導電絲之後，接著使用設定(SET)偏壓和重置(RESET)偏壓將第一和第二資料狀態寫入單元(例如：“1”和“0”)。舉例來說，觸發電壓可包括持續10ns到1µs的時間的施加到頂電極的+10 V電壓，和同時施加到底電極的0V電壓，從而使導電絲最初形成。
第一偏壓條件(所謂的SET偏壓)可施加在底電極114和上電極116上，以使RRAM裝置在低電阻狀態，其中形成如第1A圖所示的導電絲以延伸穿過上介電層和下介電層。因此，在第1A圖中，下導電絲126從底電極114延伸穿過下介電層120並到達第一金屬層124，並且上導電絲128從第一金屬層124延伸穿過上介電層122並到達上電極116。舉例來說，在一些實施例中，第一偏壓條件可以是施加+10V在頂電極(top electrode；TE)、施加0V在底電極(bottom electrode；BE)持續10ns的時間。
當在底電極114和上電極116上施加第二偏壓條件(所謂的RESET偏壓)時，下導電絲(第1A圖中的下導電絲126)及/或上導電絲(例如：第1A圖中的上導電絲128)的至少一部分被移除或斷開，使得下介電層120及/或上介電層122與底電極114和上電極116彼此完全分開，從而使RRAM裝置在如第1B圖所示的高電阻狀態。因此，在第1B圖中，下導電絲的至少一部分被移除或斷開，使得下介電層120將底電極114與第一金屬層124完全分開，並且上導電絲的至少一部分被移除或斷開，使得上介電層122將第一金屬層124與上電極116完全分開。舉例來說，在一些實施例中，第二偏壓條件可以是施加0V在頂電極、施加+5V在底電極持續20ns的時間。因此，藉由在第一偏壓條件和第二偏壓條件之間切換，RRAM裝置可以在低電阻狀態(第1A圖)和高電阻狀態(第1B圖)之間重複且可靠地切換，以用作交錯式記憶體陣列(cross-bar memory array)中的選擇器或將資料儲存在RRAM單元中。
與在底電極114和上電極116之間僅具有單一介電層的實施例相比，具有多個介電層(例如：下介電層120和上介電層122)提供較短的導電絲，其以更快的速度和更低的電壓形成，從而允許從高電阻狀態到低電阻狀態的更快切換時間。較短的導電路徑也可以提高可靠度。
第2A圖和第2B圖至第4A圖和第4B圖顯示了可實現插入金屬/介電結構118的額外方式的各種非限制性實施例。與第1A圖和第1B圖相比(其顯示了設置在下介電層120和上介電層122之間的一個(單一)第一金屬層124)，第2A圖和第2B圖至第4A圖和第4B圖顯示了額外的(多個)金屬層及/或(多個)介電層。
現在回到第2A圖和第2B圖，可以看到RRAM裝置200的一些實施例，其中插入金屬/介電結構118包括上介電層122和下介電層120。第一金屬層124設置在上介電層122和下介電層120之間。第二金屬層130設置在上介電層122上方。第二金屬層130將上介電層12與上電極116分開。第2A圖顯示了在高電阻狀態的RRAM裝置200，而第2B圖顯示了其中具有導電絲131a、131b的在低電阻狀態的RRAM裝置200。
第3A圖和第3B圖顯示了RRAM裝置300的替代實施例，其中插入金屬/電介質結構118再次包括上介電層122和下介電層120。第一金屬層124設置在上介電層122和下介電層120之間。第二金屬層132設置在底電極114上方。第二金屬層132將底電極114與下介電層120分開。第3A圖顯示了在高電阻狀態的RRAM裝置300，而第3B圖顯示了其中具有導電絲133a、133b的在低電阻狀態的RRAM裝置300。
第4A圖和第4B圖顯示了RRAM裝置400的替代實施例，其中插入金屬/電介質結構118再次包括上介電層122和下介電層120。第一金屬層124再次設置在上介電層122和下介電層120之間。在此實施例中，第二金屬層134設置在底電極114上方。第二金屬層134將底電極114與下介電層120分開。第三金屬層136設置在上介電層122上方。第三金屬層136將上介電層122與上電極116分開。第4A圖顯示了在高電阻狀態的RRAM裝置400，而第4B圖顯示了其中具有導電絲135a、135b的在低電阻狀態的RRAM裝置400。
因此，可理解的是，取決於實施方式，插入金屬/介電結構118可以採取各種形式。儘管第1A圖和第1B圖至第4A圖和第4B圖顯示了具有兩個介電層(例如：上介電層122和下介電層120)和一個、兩個或三個金屬層的一些實施例；通常來說，插入金屬/介電結構118可具有任意數量的介電層和任意數量的金屬層，它們以彼此交替的方式堆疊。通常來說，插入金屬/介電結構118的總厚度足夠薄，以使RRAM裝置112可位於與最近的相鄰金屬線對應的高度內。例如，在一些實施例中，RRAM裝置的高度可位於從下金屬線108(例如：第三金屬層的導線)和上金屬線110(例如：第四金屬層的導線)測量的高度內。在一些實施例中，插入金屬/介電結構118的總厚度小於50nm。此外，可以在製造過程中調整tmetal ：tdielectric 的比率；此外，可以在製造期間調整tmetal ：tdielectric 的比率；其中tmetal 是底電極的最上表面和上電極的最底表面之間的所有金屬層的總和的總厚度，並且其中tdielectric 是底電極的最上表面和上電極的最底表面之間的所有介電層的總和的總厚度。在一些實施例中，tmetal ：tdielectric 的範圍可以從約1:10至約2：1。
在一些實施例中，插入金屬/介電結構的介電層具有彼此不同的厚度；並且插入金屬/介電結構的金屬層具有彼此不同的厚度。此外，介電層的厚度通常與金屬層的厚度不同。在一些實施例中，金屬層具有在1nm至50nm範圍內的個別厚度，並且介電層具有在0.5nm至5nm範圍內的個別厚度。在某些情況下，每個介電層的厚度小於或等於10nm(或甚至小於或等於5nm)，因為大於10 nm的厚度可能會阻礙或妨害導電絲的形成。在某些情況下，金屬層可以由銅合金製成，並且具有在15nm至30nm之間變化的個別厚度，這在製造成本和品質之間提供了良好的平衡。如果期望更高品質及/或更薄的金屬層，則可以使用原子層沉積(ALD)或其他沉積技術。
儘管對設置在底電極和上電極之間的金屬層和介電層的數量沒有限制，但是在某些情況下，將金屬/介電週期(metal/dielectric period)的最大數量保持為小於或等於五個是有利的(例如：在底電極和上電極之間以交替的方式佈置五個介電層和五個金屬層)，因為這將導電絲形成的速度保持在與使用單一(例如：“厚”)介電層的習知方法相似的準位。
在一些實施例中，上介電層122和/或下介電層120包括高k介電層，例如鉿基氧化物(例如：二氧化鉿(HfO2 ))、鋯基氧化物(例如：二氧化鋯(ZrO2 ))及/或鈦基氧化物(例如：二氧化鈦(TiO2 ))。高k介電層的介電常數“k”大於二氧化矽；並因此高k介電層的介電常數大於3.9。在一些實施例中，第一金屬層(例如：第一金屬層124)、第二金屬層(例如：第二金屬層130、132、134)以及第三金屬層(例如：第三金屬層136)包括導電金屬，例如銅、鋁、鎢及/或這些金屬的合金(包括三族硫族化物)。上電極116和底電極114包括金屬，例如鉭、氮化鉭、鈦或氮化鈦。
第5A圖顯示了積體電路晶片的一些額外實施例的示意圖，積體電路晶片包括在交錯配置中以列和行佈置的記憶體單元502的陣列500。記憶體單元502以行和列佈置，並且為了方便起見，僅一些記憶體單元被標記為502。每個記憶體單元502通常可以是圓柱形(cylindrical-shaped)、圓錐形(conical-shaped)、截頭圓錐形(frustrum-conical-shaped)、金字塔形(pyramidal-shaped)、截頭金字塔形(frustrum-pyramidal-shaped)、柱形(pillar-shaped)、立方體形(cube-shaped)或棱柱形(prism-shaped)，並且可以在字元線(wordline；WL)和對應的位元線(bitline；BL)之間延伸。位元線(BL)沿著陣列的對應行橫向地延伸並與對應行中的記憶體單元耦接，而字元線(WL)沿著陣列的對應列橫向地延伸並與對應列中的記憶體單元耦接。為了清楚起見，位元線個別地標記為BL1、BL2、…以及BLN，其中數字標識對應的行，N是表示記憶體陣列中行的整數變量。相似地，為了清楚起見，字元線個別地標記為WL1、WL2以及WLM，其中數字標識對應的列，M是表示記憶體陣列中列的整數變量。
藉由適當地偏壓位元線和字元線，可以選擇在位元線和字元線的交點的記憶體單元，並且從記憶體單元讀取或寫入記憶體單元。在一些實施例中，取決於將第一資料狀態寫入記憶體單元或將第二資料狀態寫入記憶體單元，偏壓條件具有不同的極性。此外，未選擇的列的選擇器具有足夠高的電阻，以防止對與被選擇的記憶體單元共享位元線或源極線的未選擇的記憶體單元的讀取及/或寫入干擾。
第5B圖至第5D圖顯示了包括一或多個RRAM裝置的記憶體單元502的各種實施例，RRAM裝置可被包括在第5A圖的架構中。從第5B圖可以看出每個記憶體單元502可包括底電極(BE)114、在底電極114上方的選擇器元件505、在選擇器元件505上方的上電極(upper electrode；UE)116、在上電極116上方的記憶體元件(memory element；ME)504以及在記憶體元件504上方的頂電極(TE)506。記憶體元件504儲存至少一位元的資訊，而選擇器元件505具有控制與選擇器元件耦接的記憶體元件是否被寫入及/或讀取的電阻。選擇器元件505可包括在第1A圖至第4B圖中先前所述的插入金屬/介電結構118。或者，如第5C圖所示，選擇器元件505可再次包括插入金屬/介電結構118，並且形成在記憶體元件504上方。在一些實施例中，記憶體元件504也可藉由使用插入金屬/介電結構118來實現。因此， 第5D圖顯示了其中記憶體元件504和選擇器元件505均包括插入金屬/介電結構118的實施例。因此，在一些實施例中，第1A圖和第1B圖至第4A圖和第4B圖的RRAM裝置可以用作選擇器元件，其與其他方法相比展現出降低的臨界電壓。在其他實施例中，第1A圖和第1B圖至第4A圖和第4B圖的RRAM裝置可以用作記憶體元件以儲存一或多個位元的資料。可以讀取記憶體元件的電阻以確定記憶體單元是否在與第一邏輯值(例如：如第1A圖中的邏輯“0”)對應的高電阻狀態，或記憶體單元是否在與第二邏輯值(例如：如第1B圖中的邏輯“1”)對應的低電阻狀態。
第6圖顯示了積體電路晶片600的一些其他實施例的剖面圖，積體電路晶片600包括半導體基板602。積體電路晶片600包括記憶體區604(例如記憶體陣列500)，以及圍繞記憶體區604的外周邊佈置的邏輯區606。
電晶體605及/或其他主動裝置被佈置在半導體基板602內或半導體基板602上。每個電晶體605包括由通道區610分開的源極/汲極區608。閘極電極612覆蓋每個通道區，並且藉由閘極介電質614與通道區610分開。隔離結構616(例如：淺溝槽隔離結構)可佈置在半導體基板602中，以提供相鄰電晶體裝置之間的隔離。
後段(BEOL)互連結構618設置在半導體基板602上方，並且可操作地將電晶體彼此耦接。BEOL互連結構618包括介電結構，介電結構具有設置在介電結構內的複數導電特徵。介電結構可包括複數堆疊的層間介電(inter-level dielectric；ILD)層620a至620f。在各種實施例中，複數ILD層620a至620f可包括一或多種介電材料，例如低k介電材料或超低k(ultra-low-k；ULK)介電材料。在一些實施例中，一或多種介電材料可包括二氧化矽(SiO2 )、碳氧化矽(SiCO)、氟矽酸鹽玻璃(fluorosilicate glass)、磷酸鹽玻璃(phosphate glass)(例如：硼磷矽酸鹽玻璃(borophosphate silicate glass))等。在一些實施例中，蝕刻停止層(etch stop layer；ESL)622a至622e可以設置在相鄰的ILD層620a至620f之間。舉例來說，ESL 622a設置在ILD層620a和ILD層620b之間、ESL 622b設置在ILD層620b和ILD層620c之間等。在各種實施例中，ESL 622a至622e可包括氮化物、碳化矽、碳摻雜的氧化物或其他相似材料。
第一導電接點624a和第二導電接點624b佈置在ILD層620a內。第一導電接點624a電性連接到記憶體區604中的電晶體裝置的源極/汲極區，並且第二導電接點624b電性連接到邏輯區606中的電晶體裝置的源極/汲極區。在各種實施例中，第一導電接點624a和第二導電接點624b可以連接到記憶體區或邏輯區中的電晶體的源極區、汲極區或閘極電極。在一些實施例中，第一導電接點624a和第二導電接點624b可包括鎢。
金屬互連線626a至626e和金屬通孔628a至628d的交替層設置在第一導電接點624a和第二導電接點624b上方。金屬互連線626a至626e和金屬通孔628a至628d包括導電材料。在一些實施例中，金屬互連線626a至626e和金屬通孔628a至628d包括導電芯630和將導電芯與周圍的ILD層分開的襯墊層632。在一些實施例中，襯墊層可包括鈦(Ti)、氮化鈦(TiN)、鉭(Ta)或氮化鉭(TaN)。在一些實施例中，導電芯可包括銅及/或鋁。
記憶體單元502(例如第1A圖至第5D圖中討論的RRAM裝置)佈置在記憶體區604中的金屬互連線626c和上方的金屬互連線626e之間。因此，在一些實施例中，記憶體區604中的記憶體單元502具有足以裝配(fit)在邏輯區域606中的最近的相鄰金屬線之間的整體高度。
第7圖至第13圖顯示了剖面圖700至1300的一些實施例，其顯示了形成包括RRAM裝置的IC的方法。儘管參照形成RRAM裝置的方法描述了第7圖至第13圖所示的剖面圖，應理解圖式中所示的結構不限於形成方法，而是可以與該方法分開而獨立。
如第7圖的剖面圖700所示，底電極114形成在半導體基板102上方的介電層106內。在各種實施例中，半導體基板102可包括半導體塊體(例如：單晶矽、矽鍺(SiGe)、絕緣體上矽(silicon-on-insulator；SOI))，例如半導體晶圓及/或晶圓上的一或多個晶粒以及與之關聯的任意其他類型的金屬層、裝置、半導體及/或磊晶層等。介電層106被選擇性地蝕刻以在介電層106內定義複數空洞(cavity)。複數空洞被填充有第一導電材料，以建立底電極114。在各種實施例中，第一導電材料可包括銅、鎢及/或鋁。在一些實施例中，可藉由過鍍金製程(plating process)(例如：電鍍製程、無電電鍍製程)的方式來沉積第一導電材料。在其他實施例中，可以使用氣相沉積技術(例如：化學氣相沉積(chemical vapor deposition；CVD)、物理氣相沉積(physical vapor deposition；PVD)、ALD、電漿輔助原子層沉積(plasma enhanced ALD；PE-ALD)等)來沉積第一導電材料。在一些實施例中，在使用第一導電材料填充複數空洞之前，可以在複數空洞內沉積一或多個襯墊層(未顯示)。
如第8圖的剖面圖800所示，插入金屬/介電結構118形成在介電層106上方。在一些實施例中，插入金屬/介電結構118可藉由形成在底電極上方的下介電層120、下介電層120上方的第一金屬層124、在第一金屬層124上方的上介電層122、以及上介電層122上方的第二金屬層130來形成。接著可以在第二金屬層130上方形成上電極116。舉例來說，還可以形成其他配置，以建立先前在第1A圖至第5D圖中描述的結構。
在各種實施例中，可以使用氣相沉積技術(例如：CVD、PVD、ALD、PE-ALD等)來沉積底電極114、下介電層120、上介電層122以及上電極116。在各種實施例中，第一及/或第二金屬層由金屬製成，並且藉由濺鍍、電鍍、無電電鍍或氣相沉積技術形成。在各種實施例中，底電極114和上電極116可包括金屬氮化物或金屬。舉例來說，在一些實施例中，底電極114及/或上電極116可包括導電材料，例如鉑(Pt)、鋁銅(AlCu)、氮化鈦(TiN)、金(Au)、鈦(Ti)、鉭(Ta)、氮化鉭(TaN)、鎢(W)、氮化鎢(WN)及/或銅(Cu)。在各種實施例中，下介電層120和上介電層122可包括氧化鎳(NiO)、氧化鈦(TiO)、氧化鉿(HfO)、氧化鋯(ZrO)、氧化鋅(ZnO)、氧化鎢(WO3 )、氧化鋁(Al2 O3 )、氧化鉭(TaO)、氧化鉬(MoO)及/或氧化銅(CuO)。在各種實施例中，第一金屬層124及/或第二金屬層130包括導電金屬，例如銅、鋁、鎢及/或這些金屬的合金(包括三族硫族化物)。
如第9圖的剖面圖900所示，記憶體元件504和頂電極506形成在插入金屬/介電結構118(第8圖的)的上方。在一些實施例中，記憶體元件504是非揮發性記憶體(non-volatile memory；NVM)裝置，例如包括夾設在一對電極之間的一或多個基於硫族化物的介電層(chalcogenide-based dielectric layer)的RRAM裝置，但是在其他實施例中，記憶體元件可採用其他形式，例如相變化記憶體元件或金屬-絕緣體-金屬電容。在一些實施例中，頂電極506及/或上電極116可包括導電材料，例如鉑(Pt)、鋁銅(AlCu)、氮化鈦(TiN)、金(Au)、鈦(Ti)、鉭(Ta)、氮化鉭(TaN)、鎢(W)、氮化鎢(WN)及/或銅(Cu)。可以在頂電極506上方形成硬罩幕902(例如氮化物硬罩幕或氮氧化物硬罩幕)。
如第10圖的剖面圖1000所示，圖案化插入金屬/介電結構118(第7圖的)，以定義圖案化的裝置結構。圖案化的裝置結構包括底電極114、佈置在底電極114上方的RRAM裝置112以及佈置在RRAM裝置112上方的頂電極506。RRAM裝置112通常可以是圓柱形、圓錐形、截頭圓錐形、金字塔形、截頭金字塔形、柱形、立方體形或棱柱形，並且可以在字元線(WL)和對應的位元線(BL)之間延伸。
如第11圖的剖面圖1100所示，可以在圖案化的裝置結構的相對側上形成介電襯墊1102。在一些實施例中，可藉由回蝕(etching back)介電襯墊1102來形成側壁間隔物，使得介電襯墊從水平表面移除，保留了沿著圖案化的裝置結構的相對側的側壁間隔物。在各種實施例中，介電襯墊1102可包括氮化矽、二氧化矽(SiO2 )、氮氧化矽(例如：SiON)或相似的材料。
如第12圖的剖面圖1200所示，第二ILD層104b形成在圖案化的裝置結構上方。可藉由氣相沉積技術(例如：CVD、PVD、ALD、PE-ALD等)、旋塗技術或其他技術來形成第二ILD層104b。
如第13圖的剖面圖1300所示，第二ILD層104b被選擇性地蝕刻以定義在第二ILD層104b內的第二複數空洞。在一些實施例中，可藉由在未被罩幕層覆蓋的區域中，選擇性地將第二ILD層104b暴露於蝕刻劑，來圖案化第二ILD層104b。接著使用金屬填充空洞以建立耦接到頂電極506的通孔(via)1302，以及在通孔上方的上金屬線1304。
第14圖顯示了形成包括RRAM裝置的IC的方法1400的一些實施例的流程圖，RRAM裝置具有與互連線接觸的上電極。
儘管所揭露的方法(例如：方法1400)可以被顯示和描述為一系列動作或事件，但是應理解這樣的動作或事件的顯示順序不應解釋為有限制性。舉例來說，除了此處顯示及/或描述的那些動作或事件之外，某些動作可以以不同的順序發生及/或與其他動作或事件同時發生。另外，可能不需要所有顯示的動作來實現此處所描述的一或多個方面或實施例。此外，此處描述的一或多個動作可以在一或多個分開的動作及/或階段(phase)中執行。
在操作1402中，在基板上方的第一層間介電(ILD)層內形成下互連結構。在各種實施例中，下互連結構可包括底電極、互連接點、互連通孔或互連線。第7圖顯示了對應操作1402的剖面圖700的一些實施例。
在操作1404中，在下互連結構上方形成插入金屬/介電結構118。插入金屬/介電結構包括下介電層、在下介電層上方的上介電層、以及將上介電層與下介電層分開的第一金屬層。上電極可形成在插入金屬/介電結構上方。第8圖顯示了對應操作1404的剖面圖800的一些實施例。
在操作1406中，在上電極上方形成記憶體元件，並且在記憶體元件上方形成頂電極。第9圖顯示了對應操作1406的剖面圖900的一些實施例。
在操作1408中，圖案化頂電極、記憶體元件、上電極以及插入金屬/介電結構。第10圖顯示了對應操作1408的剖面圖1000的一些實施例。
在操作1410中，可在操作1408的圖案化結構的相對側上方和相對側上形成介電襯墊。第11圖顯示了對應操作1410的剖面圖1100的一些實施例。
在操作1412中，在介電襯墊上方形成第二ILD層。第12圖顯示了對應操作1412的剖面圖1200的一些實施例。
在操作1414中，形成穿過第二ILD層的互連通孔，並且在互連通孔上方形成上金屬線。第13圖顯示了對應操作1414的剖面圖1300的一些實施例。
因此，一些實施例涉及一種積體電路晶片，積體電路晶片包括記憶體裝置。記憶體裝置包括設置在半導體基板上方的底電極。上電極設置在抵電極上方。插入金屬/介電結構夾設在底電極和上電極之間。插入金屬/介電結構包括在底電極上方的下介電層、在下介電層上方的上介電層、以及將上介電層與下介電層分開的第一金屬層。
在一些實施例中，當記憶體裝置在第一狀態時，下導電絲從底電極延伸穿過下介電層並到達第一金屬層，並且上導電絲從第一金屬層延伸穿過上介電層並到達上電極。
在一些實施例中，當記憶體裝置在第二狀態時，下導電絲的至少一部分被移除或斷開，使得下介電層將底電極與第一金屬層分開，及/或上導電絲的至少一部分被移除或斷開，使得上介電層將第一金屬層與上電極分開。
在一些實施例中，插入金屬/介電結構更包括：第二金屬層，設置在上介電層上方，第二金屬層將上介電層與上電極分開。
在一些實施例中，插入金屬/介電結構更包括：第二金屬層，設置在底電極上方，第二金屬層將底電極與下介電層分開。
在一些實施例中，插入金屬/介電結構更包括：第三金屬層，設置在上介電層上方，第三金屬層將上介電層與上電極分開。
在一些實施例中，上介電層和下介電層包括高k介電材料；第一金屬層、第二金屬層以及第三金屬層包括銅、鋁或鎢；以及上電極和底電極包括鉭或鈦。
在一些實施例中，積體電路晶片更包括設置在上電極上方的電阻式隨機存取記憶體(RRAM)，電阻式隨機存取記憶體包括：資料儲存介電層，設置在上電極上方；以及頂電極，設置在資料儲存介電層上方。
在一些實施例中，積體電路晶片更包括：介電襯墊，沿著插入金屬/介電結構的側壁設置。
其他實施例涉及一種積體電路晶片，包括：被第一層間介電(ILD)層圍繞並佈置在基板上方的下導電互連結構；設置在下導電互連結構上方的底電極；設置在底電極上方的頂電極，頂部電極位於上互連結構下方；以及以交替的方式彼此堆疊並被夾設在頂電極和底電極之間的複數金屬層和複數介電層。其他實施例涉及一種積體電路晶片之製造方法。在該積體電路晶片之製造方法中，在基板上方的第一層間介電(ILD)層內形成下互連結構。在下互連結構上方形成插入金屬/介電結構。插入金屬/介電結構包括在下互連結構上方的下介電層、在下介電層上方的上介電層、以及將上介電層與下介電層分開的第一金屬層。在插入金屬/介電結構上方形成上電極。
在一些實施例中，積體電路晶片之製造方法更包括：在上電極上方形成記憶體元件；在記憶體元件上方形成頂電極；以及圖案化頂電極、記憶體單元、上電極以及插入金屬/介電結構，從而形成圖案化裝置結構。
在一些實施例中，積體電路晶片之製造方法更包括：在圖案化裝置結構上方形成第二層間介電層；以及在第二層間介電層內形成通孔和頂金屬線，其中通孔將頂金屬線耦接至上電極的上部。
在一些實施例中，插入金屬/介電結構包括在下互連結構和上電極之 間的五個或更少的介電層。
在一些實施例中，積體電路晶片之製造方法更包括：在下互連結構和上電極之間施加第一偏壓，以在插入金屬/介電結構中引起第一狀態；其中在第一狀態中，下導電絲從下互連結構延伸穿過下介電層並到達第一金屬層，並且上導電絲從第一金屬層延伸穿過上介電層並到達上電極。
在一些實施例中，積體電路晶片之製造方法更包括：在下互連結構和上電極之間施加第二偏壓，以在插入金屬/介電結構中引起第二狀態；其中在第二狀態中，下導電絲的至少一部分被移除或斷開，使得下介電層將下互連結構與第一金屬層分開，及/或上導電絲的至少一部分被移除或斷開，使得上介電層將第一金屬線與上電極分開。
其他實施例涉及一種積體電路晶片。積體電路晶片包括：互連結構，包括由第一層間介電(ILD)層彼此分開的下金屬層和上金屬層；底電極，設置在下金屬層上方；頂電極，設置在底電極上方，頂電極位在上金屬層下方；以及複數金屬層和複數介電層，以交替的方式彼此堆疊並且被夾設在頂電極和底電極之間。
在一些實施例中，金屬層之至少兩者具有彼此不同的厚度。
在一些實施例中，介電層之至少兩者具有彼此不同的厚度。
在一些實施例中，介電層之任一者的最大厚度小於10nm。
在一些實施例中，介電層個別地包括複數導電絲，其中導電絲之每一者延伸穿過對應介電層，以將金屬層中的相鄰金屬層彼此耦接。
前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以從各個方面更佳地了解本揭露。本技術領域中具有通常知識者應可理解，且可輕易地以本揭露為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本揭露的發明精神與範圍。在不背離本揭露的發明精神與範圍之前提下，可對本揭露進行各種改變、置換或修改。
100:積體電路 102:半導體基板 104:後段互連結構 106:資料儲存介電結構 108:下金屬線 110:上金屬線 112:電阻式隨機存取記憶體裝置 114:底電極 116:上電極 118:插入金屬/介電結構 120:下介電層 122:上介電層 124:第一金屬層 126:下導電絲 128:上導電絲 200:電阻式隨機存取記憶體裝置 130:第二金屬層 131a,131b:導電絲 300:電阻式隨機存取記憶體裝置 132:第二金屬層 133a,133b:導電絲 400:電阻式隨機存取記憶體裝置 134:第二金屬層 136:第三金屬層 135a,135b:導電絲 500:陣列 502:記憶體單元 504:記憶體元件 505:選擇器元件 506:頂電極 600:積體電路晶片 602:半導體基板 604:記憶體區 605:電晶體 606:邏輯區 608:源極/汲極區 610:通道區 612:閘極電極 614:閘極介電質 616:隔離結構 618:後段互連結構 620a~620f:層間介電層 622a~622e:蝕刻停止層 624a:第一導電接點 624b:第二導電接點 626a~626e:金屬互連線 628a~628d:金屬通孔 630:導電芯 632:襯墊層 700~1300:剖面圖 902:硬罩幕 1102:介電襯墊 104b:第二層間介電層 1302:通孔 1304:上金屬線 1400:方法 1402~1414:操作
本揭露從後續實施例以及附圖可以更佳理解。須知示意圖係為範例，並且不同特徵並無示意於此。不同特徵之尺寸可能任意增加或減少以清楚論述。 第1A圖和第1B圖顯示了積體電路的一些實施例的剖面圖，積體電路包括具有插入金屬/介電結構(intercalated metal/dielectric structure)的電阻式隨機存取記憶體(RRAM)裝置。 第2A圖和第2B圖顯示了積體電路的一些實施例的剖面圖，積體電路包括具有插入金屬/介電結構的電阻式隨機存取記憶體(RRAM)裝置。 第3A圖和第3B圖顯示了積體電路的一些實施例的剖面圖，積體電路包括具有插入金屬/介電結構的電阻式隨機存取記憶體(RRAM)裝置。 第4A圖和第4B圖顯示了積體電路的一些實施例的剖面圖，積體電路包括具有插入金屬/介電結構的電阻式隨機存取記憶體(RRAM)裝置。 第5A圖顯示了在交錯式RRAM架構(cross-bar RRAM architecture)形式的積體電路的一些額外實施例的示意圖，積體電路包括具有作為選擇器(selector)及/或記憶體元件的插入金屬/介電結構的電阻式隨機存取記憶體(RRAM)裝置。 第5B圖至第5D圖提供了與第5A圖一致的記憶體單元的一些實施例的剖面圖。 第6圖顯示了積體電路的一些額外實施例的示意圖，積體電路包括具有作為選擇器(selector)及/或記憶體元件的插入金屬/介電結構的電阻式隨機存取記憶體(RRAM)裝置。 第7圖至第13圖顯示了剖面圖的一些實施例，剖面圖顯示了形成包括RRAM裝置的積體電路(integrated circuit；IC)的方法，RRAM裝置具有與覆蓋互連線接觸的上電極。 第14圖以流程圖形式顯示了用於形成具有插入金屬/介電結構的RRAM裝置的方法的一些實施例。
1300:剖面圖
102:半導體基板
104b:第二層間介電層
106:資料儲存介電結構
114:底電極
116:上電極
118:插入金屬/介電結構
120:下介電層
122:上介電層
124:第一金屬層
130:第二金屬層
504:記憶體元件
506:頂電極
1102:介電襯墊
1302:通孔
1304:上金屬線

Claims (13)

  1. 一種積體電路晶片，包括：一記憶體裝置，上述記憶體裝置包括：一底電極，設置在一半導體基板上方；一上電極，設置在上述底電極上方；以及一插入金屬/介電結構，夾設在上述底電極和上述上電極之間，上述插入金屬/介電結構包括在上述底電極上方的一下介電層、在上述下介電層上方的一上介電層、以及將上述上介電層與上述下介電層分開的一第一金屬層，其中上述上介電層具有一第一寬度，上述下介電層具有一第二寬度，上述第二寬度大於上述第一寬度。
  2. 如請求項1之積體電路晶片，其中當上述記憶體裝置在一第一狀態時，一下導電絲從上述底電極延伸穿過上述下介電層並到達上述第一金屬層，並且一上導電絲從上述第一金屬層延伸穿過上述上介電層並到達上述上電極。
  3. 如請求項2之積體電路晶片，其中當上述記憶體裝置在一第二狀態時，上述下導電絲的至少一部分被移除或斷開，使得上述下介電層將上述底電極與上述第一金屬層分開，及/或上述上導電絲的至少一部分被移除或斷開，使得上述上介電層將上述第一金屬層與上述上電極分開。
  4. 如請求項1之積體電路晶片，其中上述插入金屬/介電結構更包括：一第二金屬層，設置在上述上介電層上方，上述第二金屬層將上述上介電層與上述上電極分開。
  5. 如請求項1之積體電路晶片，其中上述插入金屬/介電結構更包括：一第二金屬層，設置在上述底電極上方，上述第二金屬層將上述底電極與上述下介電層分開。
  6. 如請求項5之積體電路晶片，其中上述插入金屬/介電結構更包括：一第三金屬層，設置在上述上介電層上方，上述第三金屬層將上述上介電層與上述上電極分開。
  7. 如請求項1之積體電路晶片，更包括設置在上述上電極上方的一電阻式隨機存取記憶體(RRAM)，上述電阻式隨機存取記憶體包括：一資料儲存介電層，設置在上述上電極上方；以及一頂電極，設置在上述資料儲存介電層上方。
  8. 一種積體電路晶片，包括：一互連結構，包括由一第一層間介電(ILD)層彼此分開的一下金屬層和一上金屬層；一底電極，設置在上述下金屬層上方；一頂電極，設置在上述底電極上方，上述頂電極位在上述上金屬層下方；以及複數金屬層和複數介電層，以交替的方式彼此堆疊並且被夾設在上述頂電極和上述底電極之間，其中上述介電層之一最頂表面具有一第一寬度，上述介電層之一最底表面具有一第二寬度，上述第二寬度大於上述第一寬度。
  9. 如請求項8之積體電路晶片，其中上述介電層個別地包括複數導 電絲，其中上述導電絲之每一者延伸穿過一對應介電層，以將上述金屬層中的相鄰金屬層彼此耦接。
  10. 一種積體電路晶片之製造方法，包括：在一基板上方的一第一層間介電層內形成一下互連結構；在上述下互連結構上方形成一插入金屬/介電結構，上述插入金屬/介電結構包括在上述下互連結構上方的一下介電層、在上述下介電層上方的一上介電層、以及將上述上介電層與上述下介電層分開的一第一金屬層；以及在上述插入金屬/介電結構上方形成一上電極。
  11. 如請求項10之積體電路晶片之製造方法，更包括：在上述上電極上方形成一記憶體元件；在上述記憶體元件上方形成一頂電極；以及圖案化上述頂電極、上述記憶體單元、上述上電極以及上述插入金屬/介電結構，從而形成一圖案化裝置結構。
  12. 如請求項10之積體電路晶片之製造方法，更包括：在上述下互連結構和上述上電極之間施加一第一偏壓，以在上述插入金屬/介電結構中引起一第一狀態；其中在上述第一狀態中，一下導電絲從上述下互連結構延伸穿過上述下介電層並到達上述第一金屬層，並且一上導電絲從上述第一金屬層延伸穿過上述上介電層並到達上述上電極。
  13. 如請求項12之積體電路晶片之製造方法，更包括：在上述下互連結構和上述上電極之間施加一第二偏壓，以在上述插入金屬/介電結構中引起一第二狀態；其中在上述第二狀態中，上述下導電絲的至少一部分被移除或斷開，使得上述下介電層將上述下互連結構與上述第一金屬層分開，及/或上述上 導電絲的至少一部分被移除或斷開，使得上述上介電層將上述第一金屬線與上述上電極分開。
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