CN105514263A - 阻变式存储器单元及其制造方法和阻变式存储器 - Google Patents

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Abstract

本公开涉及一种阻变式存储器单元及其制造方法和阻变式存储器。该阻变式存储器单元包括下电极；上电极；以及介于上电极和下电极之间的多层重复结构，每层重复结构包括层叠的由高介电材料形成的高介电材料层和由所述高介电材料包含的金属形成的金属层。通过上述结构的阻变式存储器单元，能够减小阻变式电阻器的编程电流并缩短阻变式电阻器的编程时间。

Description

阻变式存储器单元及其制造方法和阻变式存储器
技术领域
本公开涉及半导体领域，更具体地，涉及半导体领域中的阻变式存储器单元及其制造方法和阻变式存储器。
背景技术
诸如阻变式随机存取存储器(RRAM，ResistiveRandomAccessMemory)的阻变式存储器是一种可显著提高耐久性和数据传输速度的可擦写内存技术。RRAM根据施加在金属氧化物上的电压的不同，使材料的电阻在高阻态和低阻态间发生相应变化，从而开启或阻断电流流动通道，并利用这种性质储存各种信息。
相关技术提出了一种阻变式存储器的结构。在该结构中，构成阻变式存储器的每个存储器单元能够存储1比特的数据。每个存储器单元在上电极和下电极之间具有一个大的导电桥，该导电桥形成导电路径，使得能够在导通状态和非导通状态之间切换存储器单元。
与自旋转转移矩磁阻随机存取存储器(spin-transfertorquemagnetresistanceRAM)相比，虽然RRAM具有与STT-MRAM相似的保持力和读取时间，但是在RRAM中一个大的导电桥的存在，使得RRAM的编程电流和编程时间高于STT-MRAM的编程电流和编程时间。例如，RRAM通常具有约1E-4A的编程电流和约50ns的编程时间，而STT-MRAM却通常具有约1E-5A的编程电流和约10ns的编程时间。
发明内容
本发明的发明人发现上述现有技术中存在问题，并因此针对所述问题中的至少一个问题提出了一种新的技术方案。
本发明的一个目的是提供一种阻变式存储器单元及其制造方法和阻变式存储器的技术方案。
根据本发明的一个方面，提供了一种阻变式存储器单元，包括：下电极；上电极；以及介于上电极和下电极之间的多层重复结构，每层重复结构包括层叠的由高介电材料形成的高介电材料层和由所述高介电材料包含的金属形成的金属层。
优选地，介于上电极和下电极之间的所述多层重复结构可以至少为三层。
优选地，所述高介电材料可以具有比二氧化硅的介电常数大的介电常数。
优选地，所述金属可以选自包含稀土元素、Hf、Rh、Ba和Al中的至少一个的组，所述高介电材料可以为所述金属的氧化物。
优选地，所述金属可以为Hf，所述可以高介电材料为HfO2。或者，所述金属可以为Ti，所述高介电材料可以为TiO2。或者，所述金属可以为Al，所述高介电材料可以为Al2O3。或者，所述金属可以为La，所述高介电材料可以为La2O3。
优选地，所述上电极和所述下电极中的每一个为TiN、TaN、Cu或Al。
优选地，每层重复结构中的高介电材料层和金属层的厚度可以均小于5nm。
优选地，每层重复结构中的高介电材料层和金属层的厚度可以均小于3nm。
优选地，每层重复结构中的高介电材料层的厚度可以为1nm，每层重复结构中的金属层的厚度可以为2nm。
优选地，阻变式存储器单元还可以包括：介于上电极和下电极之间的与上电极和下电极之一接触的附加金属层，所述附加金属层由所述金属形成，所述附加金属层的与上电极和下电极之一接触的表面相对的表面与最靠近所述上电极和下电极之一的重复结构中的高介电材料层接触。
根据本发明的另一方面，提供了一种制造阻变式存储器单元的方法，包括：在基板上沉积下电极；在下电极上依次沉积由高介电材料形成的高介电材料层和由所述高介电材料包含的金属形成的金属层中的一个以及高介电材料层和金属层中的另一个；在最后沉积的高介电材料层和金属层中的所述另一个上，重复多次高介电材料层和金属层中的所述一个以及高介电材料层和金属层中的所述另一个的依次沉积；以及在最后沉积的高介电材料层和金属层中的所述另一个上沉积上电极。
优选地，可以通过原子层沉积技术或物理气相沉积技术依次沉积高介电材料层和金属层中的所述一个以及高介电材料层和金属层中的所述另一个。
优选地，依次沉积高介电材料层和金属层中的所述一个以及高介电材料层和金属层中的所述另一个的次数至少可以为三次。
优选地，所述高介电材料可以具有比二氧化硅的介电常数大的介电常数。
优选地，所述金属可以选自包含稀土元素、Hf、Rh、Ba和Al中的至少一个的组，所述高介电材料可以为所述金属的氧化物。
优选地，所述金属可以为Hf，所述可以高介电材料为HfO2。或者，所述金属可以为Ti，所述高介电材料可以为TiO2。或者，所述金属可以为Al，所述高介电材料可以为Al2O3。或者，所述金属可以为La，所述高介电材料可以为La2O3。优选地，每个高介电材料层和每个金属层的厚度可以均小于5nm。
优选地，每个高介电材料层和每个金属层的厚度可以均小于3nm。
优选地，在高介电材料层和金属层中的所述一个是金属层、并且高介电材料层和金属层中的所述另一个是高介电材料层的情况下，在重复多次所述依次沉积之后，可以在最后沉积的高介电材料层上沉积金属层，然后在该金属层上沉积上电极。
根据本发明的再一方面，提供了一种阻变式存储器，包括多个上述的阻变式存储器单元。
本发明的一个优点在于，能够减小阻变式电阻器的编程电流并缩短阻变式电阻器的编程时间。具体而言，根据上述技术方案，由于在上电极和下电极之间存在多层重复结构，因此可以在上电极和下电极之间形成具有原子顺序变化的非常小的导电路径，从而能够更快地在导通状态和非导通状态之间对阻变式存储器单元进行切换。因此，能够减小编程电流并缩短编程时间。
通过以下参照附图对本发明的示例性实施例的详细描述，本发明的其它特征及其优点将会变得清楚。
附图说明
构成说明书的一部分的附图描述了本发明的实施例，并且连同说明书一起用于解释本发明的原理。
参照附图，根据下面的详细描述，可以更加清楚地理解本发明，其中：
图1是根据本发明实施例的阻变式存储器单元的结构示意图。
图2是根据本发明实施例的另一阻变式存储器单元的结构示意图。
图3是根据本发明实施例的制造阻变式存储器单元的方法的流程图。
图4A至4D是根据本发明实施例的图3所示的方法的各步骤对应的示意图。
具体实施方式
现在将参照附图来详细描述本发明的各种示例性实施例。应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本发明的范围。
同时，应当明白，为了便于描述，附图中所示出的各个部分的尺寸并不是按照实际的比例关系绘制的。
以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本发明及其应用或使用的任何限制。
对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为授权说明书的一部分。
在这里示出和讨论的所有示例中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它示例可以具有不同的值。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。
首先参考图1描述根据本发明实施例的阻变式存储器单元100的结构示意图。
阻变式存储器由多个阻变式存储器单元100构成，每个阻变式存储器单元100可以存储一个比特。
阻变式存储器单元100包含上电极110和下电极120。通过在上电极110和下电极120之间施加电压，可以开启或阻断电流流动通道，从而存储相应的比特在阻变式存储器单元100中。
上电极110和下电极120可以由TiN、TaN、Cu、Al等形成。
在上电极110和下电极120之间存在多层重复结构130。虽然在图1中示出了四层重复结构130，但是重复结构130的层数不限于4层。根据本发明的实施例，重复结构的数量可以不少于3层。
各层重复结构130具有相同的配置，下面以四层重复结构130中的任一层为例进行以下描述。
重复结构130包含层叠的由高介电材料形成的高介电材料层133和由高介电材料包含的金属形成的金属层136。虽然在图1中重复结构130在靠近上电极110的一侧为金属层136而在靠近下电极120的一侧为高介电材料133，但是重复结构130也可以在靠近上电极110的一侧为高介电材料133而在靠近下电极120的一侧为金属层136。
高介电材料可以是包含金属元素(也可以被称为是包含金属)且具有比二氧化硅的介电常数大的介电常数的材料
高介电材料可以是稀土元素中的任一个、Hf、Rh、Ba、Al等与氧元素结合产生的氧化物。例如，高介电材料可以是HfO2、TiO2、La2O3、Al2O3等，可以被用作氧化剂。
形成金属层136的金属与形成高介电材料层133的高介电材料紧密相关。该金属对应于高介电材料包含的金属元素，可以被用作还原剂。例如，当高介电材料是HfO2时，金属是Hf，当高介电材料是TiO2时，金属是Ti。
为了形成较小的导电路径，高介电材料层133和金属层136的厚度可以均小于5nm。优选地，高介电材料层133和金属层136的厚度可以均小于3nm。高介电材料层133和金属层136的厚度可以相同，也可以不同。例如，高介电材料层(例如HfO2层)133的厚度可以为1nm，金属层(例如Hf层)136的厚度可以为2nm。这样，
通过在上电极110和下电极120之间布置多个重复结构130，可以在一条线上连接多个小的导电路径，从而能够更快速地在导通状态和非导通状态之间进行切换，使得编程电流减小，编程时间缩短。
图2示出了根据本发明的另一实施例的阻变式存储器单元200的结构示意图。
阻变式存储器单元200的上电极210、下电极220、重复结构230、高介电材料层233和金属层236分别与阻变式存储器单元100的上电极110、下电极120、重复结构130、高介电材料层133和金属层136基本上相同。因此，为避免重复，在此不再赘述。
在图2中，阻变式存储器单元200还包括附加金属层240。形成附加金属层240的金属可以与形成金属层233的金属相同。附加金属层240的一个表面与下表面220接触，附加金属层240的另一个表面与最接近下表面220的重复结构230中的高介电材料233接触。
可替代地，如果图2中的重复结构230中的高介电材料层233和金属层236颠倒(即，金属层236相比于高介电材料层233更靠近下电极220)，那么附加金属层240的一个表面与上电极210接触，附加金属层240的另一个表面与最接近上表面210的重复结构230中的高介电材料233接触。
附加金属层240的厚度可以小于5nm。优选地，附加金属层240的厚度可以小于3nm。例如，附加金属层(例如Hf层)240的厚度可以为2nm。
根据本发明的实施例，诸如RRAM的阻变式存储器可以包括多个阻变式存储器单元100或200，不同阻变式存储器单元之间的连接关系可以与相关技术中的连接关系相同，在此不再赘述。
图3是根据本发明实施例的制造如图1所示那样的阻变式存储器单元的方法300的流程图。图4A至4D示出了根据本发明实施例的方法300的各步骤对应的示意图。
在步骤S310中，在基板上沉积下电极。
如图4A所示，在基板400上沉淀下电极405。例如，基板400可以是具有绝缘层的硅基板。可以在温度为520摄氏度、气压为0.1Torr的状态下，在TiCl4、NH3和Ar的大气氛围中，通过原子层沉积(AtomicLayerDeposition,ALD)技术将TiN沉淀在基板400上作为下电极405。还可以在偏压为300W、气压为0.02Torr的状态下，在NH3的大气氛围中，通过物理气相沉积(PhysicalVaporDeposition,PVD)利用Ti溅射器将TiN沉积在基板400上作为下电极405。除了使用TiN作为下电极405之外，还可以使用TaN、Cu、Al等作为下电极405。
在步骤S320中，在下电极上依次沉积由高介电材料形成的高介电材料层和由该高介电材料包含的金属形成的金属层，或者依次沉积所述金属层和所述高介电材料层。
可以通过ALD技术或PVD技术来进行高介电材料层和金属层的沉积。
图4B以先沉积高介电材料层再沉积金属层、高介电材料为HfO2、金属为Hf为例进行描述。本领域技术人员可以很容易地想到先沉积金属层再沉积高介电材料层的方式以及高介电材料和金属为其它物质的方式。
如图4B所示，首先，在下电极TiN层405上通过ALD技术沉积HfO2层415。例如，可以在温度为350摄氏度、气压为0.1Torr的状态下，在HfCl4、O3和Ar的大气氛围中，通过ALD技术将HfO2沉积在TiN上。
接着，在高介电材料HfO2层415上通过ALD技术沉积Hf层425。例如，可以在温度为350摄氏度、气压为0.1Torr的状态下，在HfCl4和Ar的大气氛围中，通过ALD技术将Hf沉积在HfO2上。
在沉积高介电材料(例如HfO2)和金属(例如Hf)的过程中，需要控制它们的沉积厚度，使得它们的沉积厚度小于5nm或者3nm。
除了ALD技术之外，还可以通过PVD技术来沉积HfO2层和Hf层。
在步骤S330中，在最后沉积的金属层上重复多次高介电材料层和金属层的依次沉积，或者在最后沉积的高介电材料层上重复多次金属层和高介电材料层的依次沉积。
例如可以在步骤S330中至少重复步骤S320两次，以在下电极415上依次沉积高介电材料层→金属层→高介电材料层→金属层→……→高介电材料层→金属层，或者依次沉积金属层→高介电材料层→金属层→高介电材料层→……→金属层→高介电材料层。
如图4C所示，在Hf层425上利用ALD技术依次沉积HfO2层432、Hf层434、HfO2层436、Hf层438、HfO2层442、Hf层444。
在步骤S340中，在最后沉积的金属层或高介电材料层上沉积上电极。
如图4D所示，在最后沉积的Hf层444上沉积TiN层450。沉积上电极450的方式可以与沉积下电极405的方式相同。
可替代地，如果在S310－S330中依次沉积下电极→金属层→高介电材料层→金属层→高介电材料层→……→金属层→高介电材料层，则在最后沉积的高介电材料层上沉积上电极。
在沉积了上电极之后，可以对上电极、上电极和下电极之间的多层重复结构以及下电极一起进行刻蚀。当然，也可以在每沉积一层物质之后对该层物质进行刻蚀。还可以在沉积下电极之后对下电极进行刻蚀，在沉积所有重复结构之后对所有重复结构一起进行刻蚀，并在沉积上电极之后对上电极进行刻蚀。上电极和下电极的长度可以与重复结构的长度不同，每层重复结构的长度可以保持一致。
根据本发明的实施例，可以在上电极和下电极之间存在整数个由高介电材料层和金属层构成的重复结构。此外，在某些情况下还可能在上电极和下电极之间存在附加的金属层。
例如，在S330之后，如果最后沉积的层为高介电材料层，则在该最后沉积的高介电材料层上还可以沉积附加的金属层，然后在该金属层上沉积上电极。在这种情况下得到的阻变式存储器单元的结构为：下电极→金属层→高介电材料层→金属层→高介电材料层→……→金属层→高介电材料层→金属层→上电极。
通过对制造得到的结构为TiN(下电极)→HfO2层(高介电材料层)→Hf层(金属层)→HfO2层→Hf层→HfO2层→Hf层→HfO2层→Hf层→TiN(上电极)、HfO2层的厚度为1nm、Hf层的厚度为2nm的阻变式存储器单元进行测量，发现编程电流降低到1E-5A，编程时间减小到10ns。通过对根据本发明实施例的制造方法得到的其它阻变式存储器单元进行测量，也可以得到编程电流和编程时间相对于相关技术的阻变式存储器单元减小的有益效果。
至此，已经详细描述了根据本发明的制造半导体器件的方法和所形成的半导体器件。为了避免遮蔽本发明的构思，没有描述本领域所公知的一些细节。本领域技术人员根据上面的描述，完全可以明白如何实施这里公开的技术方案。
虽然已经通过示例对本发明的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上示例仅是为了进行说明，而不是为了限制本发明的范围。本领域的技术人员应该理解，可在不脱离本发明的范围和精神的情况下，对以上实施例进行修改。本发明的范围由所附权利要求来限定。

Claims (20)

1.一种阻变式存储器单元，包括：
下电极；
上电极；以及
介于上电极和下电极之间的多层重复结构，每层重复结构包括层叠的由高介电材料形成的高介电材料层和由所述高介电材料包含的金属形成的金属层。
2.根据权利要求1所述的阻变式存储器单元，其中，介于上电极和下电极之间的所述多层重复结构至少为三层。
3.根据权利要求1所述的阻变式存储器单元，其中，所述高介电材料具有比二氧化硅的介电常数大的介电常数。
4.根据权利要求1所述的阻变式存储器单元，其中，所述金属选自包含稀土元素、Hf、Rh、Ba和Al中的至少一个的组，所述高介电材料为所述金属的氧化物。
5.根据权利要求4所述的阻变式存储器单元，其中，
所述金属为Hf，所述高介电材料为HfO2；或者
所述金属为Ti，所述高介电材料为TiO2；或者
所述金属为Al，所述高介电材料为Al2O3；或者
所述金属为La，所述高介电材料为La2O3。
6.根据权利要求1所述的阻变式存储器单元，其中，所述上电极和所述下电极中的每一个为TiN、TaN、Cu或Al。
7.根据权利要求1所述的阻变式存储器单元，其中，每层重复结构中的高介电材料层和金属层的厚度均小于5nm。
8.根据权利要求7所述的阻变式存储器单元，其中，每层重复结构中的高介电材料层和金属层的厚度均小于3nm。
9.根据权利要求8所述的阻变式存储器单元，其中每层重复结构中的高介电材料层的厚度为1nm，每层重复结构中的金属层的厚度为2nm。
10.根据权利要求1所述的阻变式存储器单元，还包括：
介于上电极和下电极之间的与上电极和下电极之一接触的附加金属层，所述附加金属层由所述金属形成，所述附加金属层的与上电极和下电极之一接触的表面相对的表面与最靠近所述上电极和下电极之一的重复结构中的高介电材料层接触。
11.一种制造阻变式存储器单元的方法，包括：
在基板上沉积下电极；
在下电极上依次沉积由高介电材料形成的高介电材料层和由所述高介电材料包含的金属形成的金属层中的一个以及高介电材料层和金属层中的另一个；
在最后沉积的高介电材料层和金属层中的所述另一个上，重复多次高介电材料层和金属层中的所述一个以及高介电材料层和金属层中的所述另一个的依次沉积；以及
在最后沉积的高介电材料层和金属层中的所述另一个上沉积上电极。
12.根据权利要求11所述的方法，其中，通过原子层沉积技术或物理气相沉积技术依次沉积高介电材料层和金属层中的所述一个以及高介电材料层和金属层中的所述另一个。
13.根据权利要求11所述的方法，其中，依次沉积高介电材料层和金属层中的所述一个以及高介电材料层和金属层中的所述另一个的次数至少为三次。
14.根据权利要求11所述的方法，其中，所述高介电材料具有比二氧化硅的介电常数大的介电常数。
15.根据权利要求11所述的方法，其中，所述金属选自包含稀土元素、Hf、Rh、Ba和Al中的至少一个的组，所述高介电材料为所述金属的氧化物。
16.根据权利要求15所述的方法，其中，
所述金属为Hf，所述高介电材料为HfO2；或者
所述金属为Ti，所述高介电材料为TiO2；或者
所述金属为Al，所述高介电材料为Al2O3；或者
所述金属为La，所述高介电材料为La2O3。
17.根据权利要求11所述的方法，其中，每个高介电材料层和每个金属层的厚度均小于5nm。
18.根据权利要求17所述的方法，其中，每个高介电材料层和每个金属层的厚度均小于3nm。
19.根据权利要求11所述的方法，其中，在高介电材料层和金属层中的所述一个是金属层、并且高介电材料层和金属层中的所述另一个是高介电材料层的情况下，在重复多次所述依次沉积之后，在最后沉积的高介电材料层上沉积金属层，然后在该金属层上沉积上电极。
20.一种阻变式存储器，包括多个根据权利要求1至10中任一项所述的阻变式存储器单元。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111900248A (zh) * 2020-07-06 2020-11-06 西安交通大学 一种基于电极堆栈的界面型多态阻变存储器及其制备方法
CN112331768A (zh) * 2020-11-13 2021-02-05 上海华力集成电路制造有限公司 制造rram器件及制备渐变绝缘层结构的方法
CN112750948A (zh) * 2019-10-29 2021-05-04 合肥睿科微电子有限公司 具有多个不同介电层的逐步击穿存储单元
TWI751442B (zh) * 2018-10-30 2022-01-01 台灣積體電路製造股份有限公司 積體電路晶片及其製造方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11037986B2 (en) * 2019-06-19 2021-06-15 International Business Machines Corporation Stacked resistive memory with individual switch control
CN110739395A (zh) * 2019-10-30 2020-01-31 上海华力微电子有限公司 阻变存储器及其制备方法
US11716861B2 (en) * 2020-12-15 2023-08-01 Micron Technology, Inc. Electrically formed memory array using single element materials

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102208532A (zh) * 2011-05-27 2011-10-05 复旦大学 一种采用电场增强层的阻变存储器及其制备方法
US20120294072A1 (en) * 2011-05-19 2012-11-22 Agency For Science, Technology And Research Phase-Change Memory and a Method of Programming the Same
TW201408810A (zh) * 2012-07-12 2014-03-01 Applied Materials Inc 用於沉積貧氧金屬膜的方法
CN103715352A (zh) * 2012-09-28 2014-04-09 台湾积体电路制造股份有限公司 电阻可变存储器结构及其形成方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102222763A (zh) * 2011-06-03 2011-10-19 复旦大学 一种采用电场增强层的阻变存储器结构及其制备方法
US8541282B2 (en) * 2011-11-07 2013-09-24 Intermolecular, Inc. Blocking layers for leakage current reduction in DRAM devices
US8435854B1 (en) * 2011-11-11 2013-05-07 Intermolecular, Inc. Top electrode templating for DRAM capacitor

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120294072A1 (en) * 2011-05-19 2012-11-22 Agency For Science, Technology And Research Phase-Change Memory and a Method of Programming the Same
CN102208532A (zh) * 2011-05-27 2011-10-05 复旦大学 一种采用电场增强层的阻变存储器及其制备方法
TW201408810A (zh) * 2012-07-12 2014-03-01 Applied Materials Inc 用於沉積貧氧金屬膜的方法
CN103715352A (zh) * 2012-09-28 2014-04-09 台湾积体电路制造股份有限公司 电阻可变存储器结构及其形成方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI751442B (zh) * 2018-10-30 2022-01-01 台灣積體電路製造股份有限公司 積體電路晶片及其製造方法
CN112750948A (zh) * 2019-10-29 2021-05-04 合肥睿科微电子有限公司 具有多个不同介电层的逐步击穿存储单元
CN111900248A (zh) * 2020-07-06 2020-11-06 西安交通大学 一种基于电极堆栈的界面型多态阻变存储器及其制备方法
CN111900248B (zh) * 2020-07-06 2022-06-07 西安交通大学 一种基于电极堆栈的界面型多态阻变存储器及其制备方法
CN112331768A (zh) * 2020-11-13 2021-02-05 上海华力集成电路制造有限公司 制造rram器件及制备渐变绝缘层结构的方法
CN112331768B (zh) * 2020-11-13 2023-02-03 上海华力集成电路制造有限公司 制造rram器件及制备渐变绝缘层结构的方法

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