TWI747528B

TWI747528B - 小面積低電壓反熔絲元件與陣列

Info

Publication number: TWI747528B
Application number: TW109133605A
Authority: TW
Inventors: 黃文謙; 黃郁婷; 吳其沛
Original assignee: 億而得微電子股份有限公司
Priority date: 2020-09-28
Filing date: 2020-09-28
Publication date: 2021-11-21
Also published as: US11424252B2; TW202213370A; CN114284272A; US20220102367A1

Abstract

一種小面積低電壓反熔絲元件與陣列，此反熔絲元件具有兩兩對稱分佈的四個第一閘極介電層，反熔絲閘極位於第一閘極介電層上，並將反熔絲閘極的四個角落分別與每一第一閘極介電層最靠近反熔絲閘極的一個角落重疊，且反熔絲閘極的每一個角落形成有尖角；此反熔絲元件利用四個第一閘極介電層共用一個反熔絲閘極，得以大幅縮減元件尺寸，而在進行操作時，藉由電荷於尖角處的密度較高來降低擊穿電壓，可降低絕對電壓，並達成降低電流消耗的目的。

Description

小面積低電壓反熔絲元件與陣列

本發明係有關一種反熔絲元件與陣列，特別是關於一種小面積低電壓反熔絲元件與陣列。

在電腦資訊產品發達的今天，具備有電性編寫和抹除資料功能之非揮發性記憶體，如EEPROM、flash，能在電源關掉後所儲存的資料不會消失，所以被廣泛使用於電子產品上。然而，這些唯讀記憶體或快取記憶體的結構相對複雜，可靠性相對較低，且製造成本高。因此，很多地方可以使用可靠性高、製造成本低的單次可程式化記憶體(one time programmable memory，簡稱OTP)，使用熔絲(fuse)或反熔絲(anti-fuse)做為元件的單次可程式化記憶體在使用上更具有彈性。

傳統的熔絲主要有金屬熔絲(metal Fuse)及複晶矽熔絲(Poly Fuse)，寫入方式是以高能量雷射或大電流燒斷熔絲的方式為主，寫入後熔絲的電阻值會上升，消耗功率較大。而反熔絲主要以電容方式在兩個導體間加入介電層，寫入時在兩端導體各加一偏壓使該介電層崩潰而擊穿，寫入後反熔絲的電阻值會下降。隨著積體電路的高速發展，元件尺寸日益縮小，近年來已發展出使用MOS元件製作反熔絲元件，其寫入方式是以閘極介電層崩潰機制為主。

由於反熔絲元件基於閘極介電層的破裂以形成永久的導電路徑，其侷限在於必須施加足以使閘極介電層崩潰的電壓。然而，傳統的反熔絲元件中，反熔絲閘極於閘極介電層上方的交界處多呈平坦表面，其電荷密度會均勻分佈，為了達成擊穿閘極介電層的目的，因此需要高電壓，相對也需要較高電流，且造成較大的元件面積。

鑒於以上的問題，本發明的主要目的在於提供一種小面積低電壓反熔絲元件與陣列，將反熔絲閘極與其下方的四個閘極介電層部份重疊，使得反熔絲閘極被四個閘極介電層所共用，且反熔絲閘極與每個閘極介電層重疊的角落形成有尖角，進行操作時，是藉由電荷於尖角處的密度較高，以降低擊穿電壓，可大幅降低程式化反熔絲元件的電流需求，同時可大幅縮小元件面積。

因此，為達上述目的，本發明提供一種小面積低電壓反熔絲元件，包含一基底、四第一閘極介電層、一反熔絲閘極以及四第一離子摻雜區。四第一閘極介電層兩兩對稱設置在基底上。反熔絲閘極設置於四第一閘極介電層上，並使得反熔絲閘極的四個角落分別與每一第一閘極介電層最靠近反熔絲閘極的一個角落重疊，且反熔絲閘極的四個角落分別形成至少一尖角。四第一離子摻雜區分別設置在每一第一閘極介電層一側的基底中。

另外，本發明也提供一種小面積低電壓反熔絲陣列，包含複數條平行之位元線、複數條平行之字線、複數條平行之選擇線以及複數反熔絲元件。其中，此些位元線包含一第一位元線。字線與位元線互相垂直，並包含設置在第一位元線兩側的一第一字線與一第二字線。選擇線與字線互相平行，並包含分別鄰近第一字線和第二字線的一第一選擇線與一第二選擇線。每一反熔絲元件連接二條字線、二條選擇線與一條位元線，每一反熔絲元件包含一基底、四第一閘極介電層、一反熔絲閘極、四第一離子摻雜區以及四選擇電晶體。其中，四第一閘極介電層是沿著第一位元線兩兩對稱設置在基底上；反熔絲閘極設置於四第一閘極介電層上，並使得反熔絲閘極的四個角落分別與每一第一閘極介電層最靠近反熔絲閘極的一個角落重疊，且反熔絲閘極的四個角落分別形成至少一尖角，反熔絲閘極連接至第一位元線；四第一離子摻雜區分別設置在每一第一閘極介電層一側的基底中，且位於該第一位元線同側的兩第一離子摻雜區分別連接至第一選擇線與第二選擇線；四選擇電晶體分別鄰近每一第一離子摻雜區，每一選擇電晶體包括一第二閘極介電層、一選擇閘極與一第二離子摻雜區；其中，第二閘極介電層設置在基底上；選擇閘極疊設於第二閘極介電層上；且第二離子摻雜區位於第二閘極介電層遠離每一第一離子摻雜區之一側的基底中，第二離子摻雜區與第一離子摻雜區摻雜同型之離子；其中，位於第一位元線同側的兩選擇電晶體的兩選擇閘極分別連接至第一字線和第二字線，兩第二離子摻雜區分別連接至第一選擇線與第二選擇線。

在本發明的一實施例中，基底為P型半導體基底，則第一離子摻雜區為N型摻雜區；基底為N型半導體基底，則第一離子摻雜區為P型摻雜區。

在本發明的一實施例中，尖角小於或等於90度。

在本發明的一實施例中，反熔絲閘極的該四個角落分別形成一延伸部，該延伸部具有兩尖角

在本發明的一實施例中，更包含井區，井區設置於基底內並位於第一離子摻雜區下方，且井區與第一離子摻雜區摻雜不同型之離子。

底下藉由具體實施例配合所附的圖式詳加說明，當更容易瞭解本發明之目的、技術內容、特點及其所達成之功效。

10:位元線

12:第一位元線

20:字線

22:第一字線

24:第二字線

30:選擇線

32:第一選擇線

34:第二選擇線

40:反熔絲元件

42:反熔絲記憶晶胞

100:反熔絲電晶體

102:基底

104:第一閘極介電層

106:反熔絲閘極

108:尖角

110:側壁間隔物

112:第一離子摻雜區

114:通道區

116:LDD區

120:延伸部

124:井區

200:選擇電晶體

204:第二閘極介電層

206:選擇閘極

210:側壁間隔物

212:第二離子摻雜區

214:通道區

216:LDD區

θ:角度

BL1~BL4:位元線

WL1~WL4:字線

SL1~SL4:選擇線

第1圖為本發明第一實施例之小面積低電壓反熔絲陣列的平面佈局。

第2圖為本發明第一實施例之反熔絲元件的平面佈局。

第3圖為本發明第一實施例之反熔絲記憶晶胞的結構剖視圖。

第4圖為本發明第二實施例之小面積低電壓反熔絲陣列的平面佈局。

第5圖為本發明第二實施例之反熔絲元件的平面佈局。

第6圖為本發明第二實施例之反熔絲閘極的示意圖。

以下請同時參閱第1圖至第3圖，以介紹第一實施例。

如第1圖所示，本實施例之小面積低電壓反熔絲陣列包含複數條平行之位元線10，此些位元線10包含位元線BL1~BL4，其中位元線BL1定義為第一位元線12。另有與位元線10互相垂直的複數條平行之字線20，其包含字線WL1~WL4，其中設置在第一位元線12兩側的字線WL1、WL2分別定義為第一字線22、第二字線24。與字線20互相平行的有複數條平行之選擇線30，其包含選擇線SL1~SL4，其中鄰近第一字線22之選擇線SL1定義為第一選擇線32，鄰近第二字線24的選擇線SL2定義為第二選擇線34。上述位元線10、字線20與選擇線30會連接複數反熔絲元件40，如第1圖所示為以4x2陣列排列的反熔絲元件40。每一反熔絲元件40連接二字線20、二選擇線30與一位元線10。由於每一反熔絲元件40與字線20、選擇線30、位元線10的連接關係極為相近，以下就相同處陳述之。

如第2圖所示，本實施例之反熔絲元件40是在基底102上形成有2＊2矩陣排列的四個反熔絲記憶晶胞42，每個反熔絲記憶晶胞42包含反熔絲電晶體100以及串聯於反熔絲電晶體100外側的選擇電晶體200。每一反熔絲電晶體100具有一第一閘極介電層104，在這些反熔絲記憶晶胞42中，四個反熔絲電晶體100的四個第一閘極介電層104沿著第一位元線12兩兩對稱設置在基底102上，並共用一個反熔絲閘極106，使得反熔絲閘極106的四個角落分別與每一個第一閘極介電層102最靠近反熔絲閘極106的一個角落重疊。反熔絲閘極106連接至第一位元線12。每一反熔絲電晶體100的第一離子摻雜區(圖中未示)連接到第一選擇線32和第二選擇線34其中之一；詳細來說，在第一位元線12同側的反熔絲電晶體100的兩個第一離子摻雜區分別連接至第一選擇線32和第二選擇線34，再換言之，在第2圖中上方的兩個反熔絲電晶體100的第一離子摻雜區皆連接第一選擇線32，下方的兩個反熔絲電晶體100的第一離子摻雜區皆連接第二選擇線34。每一選擇電晶體200的選擇閘極206連接至第一字線22和第二字線24其中之一；詳細來說，在第一位元線12同側的選擇電晶體200的兩個選擇閘極206分別連接至第一字線22和第二字線24，再換言之，在第2圖中上方的兩個選擇電晶體200的選擇閘極206皆連接第一字線22，下方的兩個選擇電晶體200的選擇閘極206皆連接第二字線24。且每一選擇電晶體200的第二離子摻雜區(圖中未示)也連接到第一選擇線32和第二選擇線34其中之一；詳細來說，在第一位元線12同側的選擇電晶體200的兩個第一離子摻雜區分別連接至第一選擇線32和第二選擇線34，再換言之，在第2圖中上方的兩個選擇電晶體200的第二離子摻雜區皆連接第一選擇線32，下方的兩個選擇電晶體200的第二離子摻雜區皆連接第二選擇線34。

進一步而言，反熔絲閘極106的四個角落於每一個第一閘極介電層104上方的交界處並非為平坦表面，而是具有角度的表面，由圖中可清楚看到，四個角落之形狀分別形成一尖角108，尖角108的角度θ較佳為小於或等於90度；在實務上，每個角落所形成之尖角108的數量至少為一個，較佳的數量為一個，亦可設計為多個尖角108，而且尖角108的尺寸也不予以限制，可根據預設寫入電壓與第一閘極介電層104的厚度而適當地選擇。

本發明利用上述共用反熔絲閘極106的配置方式，可縮小整體佈局面積，進而大幅降低製造成本。接著如第3圖所示，說明反熔絲記憶晶胞42的詳細構造。反熔絲電晶體100及與其串聯的選擇電晶體200具有設置在基底102上之井區124。每一個反熔絲電晶體100包括第一閘極介電層104、共用的反熔絲閘極106、側壁間隔物110、第一離子摻雜區112以及通道區114。其中，第一閘極介電層104形成於井區124上，反熔絲閘極106設置於第一閘極介電層104的一個角落上，側壁間隔物110形成於反熔絲閘極106的外側，第一離子摻雜區112形成於第一閘極介電層104之一側的井區124中，並可具有鄰近第一閘極介電層104之垂直邊緣的輕微摻雜(LDD)區116。每一個選擇電晶體200包括第二閘極介電層204、選擇閘極206、側壁間隔物210、第二離子摻雜區212以及通道區214。其中，第二閘極介電層204設置於井區124上，且第二閘極介電層204與第一閘極介電層104連接，選擇閘極206覆蓋第二閘極介電層204，其兩側具有側壁間隔物210，第一離子摻雜區112形成於第二閘極介電層204之一側，第二離子摻雜區212形成於第二閘極介電層204之另一側，也就是位於第二閘極介電層204遠離第一離子摻雜區112之一側的井區124中。第二離子摻雜區212可具有鄰近於第二閘極介電層204之垂直邊緣的輕微摻雜(LDD)區216。第一離子摻雜區112和第二離子摻雜區212可摻雜同型之離子，第一離子摻雜區112和井區124摻雜不同型之離子，且可為不同摻雜濃度，取決於所欲操作電壓。

本實施例中，基底102可為P型半導體基底或N型半導體基底；當基底102為P型半導體基底，則第一離子摻雜區112和第二離子摻雜區212為N型摻雜區，井區124為P型摻雜區，當基底102為N型半導體基底，則第一離子摻雜區112和第二離子摻雜區212為P型摻雜區，井區124為N型摻雜區。第一閘極介電層104為具有在反熔絲閘極106之下相對較薄且大致上為均勻厚度的閘極氧化物，其材料可選自氧化物層、氮化物層、氧氮化物層、金屬氧化物層及其組合。上述實施例之反熔絲元件40可以任何標準CMOS程序製造，諸如側壁間隔物之形成、輕微摻雜(LDD)與閘極矽化。第二閘極介電層204係於形成第一閘極介電層108的相同時間形成，因此，第二閘極介電層204及第一閘極介電層104具有實質上相同之組成，且可具有相同或不同厚度。

當進行寫入操作時，將第一選擇線32或第二選擇線34接地，來選擇陣列中上排或下排的反熔絲記憶晶胞42，施加低壓於第一位元線12，並提供低壓於第一字線22或第二字線24，來選擇陣列中一排中特定的一個反熔絲記憶晶胞42，以達到擊穿第一閘極介電層104。本發明藉由尖端放電的原理，反熔絲閘極106的每個角落具有尖角108，由於尖角108處的電荷大量集中，電場較強，使得尖角108處下方所對應的第一閘極介電層104之一部分崩潰所需的寫入電壓降低，更容易被擊穿，並能縮短寫入時間。

接下來通過第4圖至第6圖說明本發明之第二實施例。

第二實施例和第一實施例的差別僅在於：第二實施例之反熔絲閘極106的每一個角落形成有延伸部120。因此，如第4圖所示，第二實施例之小面積低電壓反熔絲陣列也包含複數條平行之位元線10，此些位元線10包含位元線BL1~BL4，其中位元線BL1定義為第一位元線12。另有與位元線10互相垂直的複數條平行之字線20，其包含字線WL1~WL4，其中設置在第一位元線12兩側的字線WL1、WL2分別定義為第一字線22、第二字線24。與字線20互相平行的有複數條平行之選擇線30，其包含選擇線SL1~SL4，其中鄰近第一字線22之選擇線SL1定義為第一選擇線32，鄰近第二字線24的選擇線SL2定義為第二選擇線34。上述位元線10、字線20與選擇線30會連接複數反熔絲元件40，如第4圖所示為以4x2陣列排列的反熔絲元件40。每一反熔絲元件40連接二字線20、二選擇線30與一位元線10。由於每一反熔絲元件40與字線20、選擇線30、位元線10的連接關係極為相近，以下就相同處陳述之。

如第5圖所示，本實施例之反熔絲元件40是在基底102上形成有2＊2矩陣排列的四個反熔絲記憶晶胞42，每個反熔絲記憶晶胞42包含反熔絲電晶體100以及串聯於反熔絲電晶體100外側的選擇電晶體200。每一反熔絲電晶體100具有一第一閘極介電層104，在這些反熔絲記憶晶胞42中，四個反熔絲電晶體100的四個第一閘極介電層104沿著第一位元線12兩兩對稱設置在基底102上，並共用一個反熔絲閘極106，使得反熔絲閘極106的四個角落分別與每一個第一閘極介電層104最靠近反熔絲閘極106的一個角落重疊。反熔絲閘極106連接至第一位元線12。每一反熔絲電晶體100的第一離子摻雜區(圖中未示)連接到第一選擇線32和第二選擇線34其中之一；詳細來說，在第一位元線12同側的反熔絲電晶體100的兩個第一離子摻雜區分別連接至第一選擇線32和第二選擇線34，再換言之，在第2圖中上方的兩個反熔絲電晶體100的第一離子摻雜區皆連接第一選擇線32，下方的兩個反熔絲電晶體100的第一離子摻雜區皆連接第二選擇線34。每一選擇電晶體200的選擇閘極206連接至第一字線22和第二字線24其中之一；詳細來說，在第一位元線12同側的選擇電晶體200的兩個選擇閘極206分別連接至第一字線22和第二字線24，再換言之，在第2圖中上方的兩個選擇電晶體200的選擇閘極206皆連接第一字線22，下方的兩個選擇電晶體200的選擇閘極206皆連接第二字線24。且每一選擇電晶體200的第二離子摻雜區(圖中未示)也連接到第一選擇線32和第二選擇線34其中之一；詳細來說，在第一位元線12同側的選擇電晶體200的兩個第一離子摻雜區分別連接至第一選擇線32和第二選擇線34，再換言之，在第2圖中上方的兩個選擇電晶體200的第二離子摻雜區皆連接第一選擇線32，下方的兩個選擇電晶體200的第二離子摻雜區皆連接第二選擇線34。

如第6圖所示，本實施例之反熔絲閘極106的四個角落之形狀分別形成有往外突出之延伸部120，此延伸部120具有兩尖角108，且每個尖角108的角度較佳為小於或等於90度。同樣地，本實施例在進行操作時，是藉由尖端放電的原理，讓電荷大量集中於尖角108處，使得尖角108處下方所對應的第一閘極介電層106之一部分崩潰所需的寫入電壓降低，更容易被擊穿，並能縮短寫入時間。

由於第二實施例的反熔絲記憶晶胞的剖視結構與操作方式，皆與第一實施例相同，因此不再贅述。此第二實施例之小面積低電壓反熔絲陣列與反熔絲元件同樣利用上述共用反熔絲閘極的配置方式，可縮小整體佈局面積，進而大幅降低製造成本。

綜上所述，根據本發明所提供之小面積低電壓反熔絲元件與陣列，此反熔絲元件是利用電壓擊穿閘極介電層以導通電路，相較於傳統的反熔絲元件之反熔絲閘極於閘極介電層上方之交界處多呈平坦表面，其電荷密度均勻分佈，因此需要高電壓，相對也需要較高電流，更需要設計較大的元件面積。本發明的小面積低電壓反熔絲元件與陣列則將反熔絲閘極設計為四個閘極介電層所共用，再加上反熔絲閘極與閘極介電層的交界處設計成具有尖角部，進行操作時，藉由電荷於尖角處的密度較高，使得尖角處下方之閘極介電層的部分易於擊穿，而降低擊穿電壓，達成降低電流消耗的目的。同時，本發明還可以減少反熔絲閘極面積，達到縮小元件尺寸的效果，可減少生產成本。

以上所述係藉由實施例說明本發明之特點，其目的在使熟習該技術者能暸解本發明之內容並據以實施，而非限定本發明之專利範圍，故，凡其他未脫離本發明所揭示之精神所完成之等效修飾或修改，仍應包含在以下所述之申請專利範圍中。