TW202011528A - 記憶體結構 - Google Patents
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Abstract
一種記憶體結構，包含基板、第一選擇閘極以及第一浮動閘極。基板包含第一源極/汲極摻雜區、第一摻雜區、第二源極/汲極摻雜區及第二摻雜區。第一摻雜區配置於第一源極/汲極摻雜區與第二源極/汲極摻雜區之間，第二摻雜區自第一摻雜區延伸至第二源極/汲極摻雜區上方，第二摻雜區的摻雜濃度小於第一源極/汲極摻雜區、第一摻雜區及第二源極/汲極摻雜區的摻雜濃度。第一選擇閘極配置於基板上且位於第一源極/汲極摻雜區與第一摻雜區之間。第一浮動閘極位於第一摻雜區與第二源極/汲極摻雜區之間，且第一浮動閘極位於第二摻雜區上方。
Description
本發明係關於一種非揮發性記憶體的結構。
目前，使用半導體技術的記憶元件已廣泛應用於各種裝置中。近年來，非揮發性記憶體已逐漸成為主要的記憶元件之一。
非揮發性記憶體是即使在電源中斷之後，仍可以保留儲存在其中的數據的裝置。非揮發性記憶體裝置的示例包含唯獨記憶體(ROM)、可程式唯讀記憶體(PROM)、可抹除可編程唯讀記憶體(EPROM)、電子抹除式可複寫唯讀記憶體(EEPROM)、一次編程唯讀記憶體(OTPROM)以及快閃記憶體等。
本揭露之一態樣，係提供一種記憶體結構，包含基板、第一源極/汲極接觸、第二源極/汲極接觸、第一選擇閘極以及第一浮動閘極。基板包含第一源極/汲極摻雜區、第一摻雜區、第二源極/汲極摻雜區及第二摻雜區。第一摻雜區配置於第一源極/汲極摻雜區與第二源極/汲極摻 雜區之間，第二摻雜區自第一摻雜區延伸至第二源極/汲極摻雜區上方，第二摻雜區的摻雜濃度小於第一源極/汲極摻雜區、第一摻雜區及第二源極/汲極摻雜區的摻雜濃度。第一源極/汲極接觸電性連接至第一源極/汲極摻雜區，而第二源極/汲極接觸電性連接至第二源極/汲極摻雜區。第一選擇閘極配置於基板上且位於第一源極/汲極摻雜區與第一摻雜區之間。第一浮動閘極配置於基板上且位於第一摻雜區與第二源極/汲極摻雜區之間，且第一浮動閘極位於第二摻雜區上方，其中第一源極/汲極接觸、第二源極/汲極接觸、第一選擇閘極及第一浮動閘極定義出第一記憶單元。
根據本揭露一或多個實施方式，第一摻雜區與第二源極/汲極摻雜區藉由第二摻雜區電性連接。
根據本揭露一或多個實施方式，第一選擇閘極及第一浮動閘極為多晶矽。
根據本揭露一或多個實施方式，基板包含P型井區，而第一源極/汲極摻雜區、第一摻雜區、第二源極/汲極摻雜區及第二摻雜區位於P型井區中，且第一源極/汲極摻雜區、第一摻雜區、第二源極/汲極摻雜區及第二摻雜區為N型摻雜。
根據本揭露一或多個實施方式，基板更包含N型井區，而第一源極/汲極摻雜區、第一摻雜區、第二源極/汲極摻雜區及第二摻雜區位於N型井區中，且第一源極/汲極摻雜區、第一摻雜區、第二源極/汲極摻雜區及第二摻雜區為P型摻雜。
根據本揭露一或多個實施方式，記憶體結構更包含第三源極/汲極接觸、第二選擇閘極及第二浮動閘極，其中第三源極/汲極接觸、第二源極/汲極接觸、第二選擇閘極及第二浮動閘極定義出第二記憶單元。
根據本揭露一或多個實施方式，記憶體結構更包含第四源極/汲極接觸、第三選擇閘極及第三浮動閘極，其中第三源極/汲極接觸、第四源極/汲極接觸、第三選擇閘極及第三浮動閘極定義出第三記憶單元。
本揭露之另一態樣，係提供一種記憶體結構，包含基板、第一源極接觸、第一汲極接觸、選擇閘極及浮動閘極。基板包含第一源極摻雜區、第一摻雜區、第一汲極摻雜區及第二摻雜區，其中第一摻雜區配置於第一源極摻雜區與第一汲極摻雜區之間，第一源極摻雜區包含第一部分及第二部分，第二摻雜區自第一摻雜區延伸至第一源極摻雜區的第二部分上方，而第一源極摻雜區的第一部分朝著遠離第二摻雜區的方向延伸，第二摻雜區的摻雜濃度小於第一源極摻雜區、第一摻雜區及第一汲極摻雜區的摻雜濃度。第一源極接觸配置於基板上，並與第一源極摻雜區的第一部分電性連接。第一汲極接觸配置於基板上，並與第一汲極摻雜區電性連接。選擇閘極配置於基板上且位於第一汲極摻雜區與第一摻雜區之間。浮動閘極配置於基板上且位於第一摻雜區與第一源極摻雜區的第二部分之間，且浮動閘極位於第二摻雜區上方，其中第一源極接觸、第一汲極接觸、選擇閘極及浮動閘極定義出記憶單元。
100、200‧‧‧記憶體結構
110、210‧‧‧基板
111‧‧‧第一源極/汲極接觸
112‧‧‧第二源極/汲極接觸
113‧‧‧第三源極/汲極接觸
114‧‧‧第四源極/汲極接觸
115、215‧‧‧上表面
116、216‧‧‧摻雜井區
121、221‧‧‧第一選擇閘極
122、222‧‧‧第二選擇閘極
123、223‧‧‧第三選擇閘極
131、231‧‧‧第一浮動閘極
132、232‧‧‧第二浮動閘極
133、233‧‧‧第三浮動閘極
141、241‧‧‧第一記憶單元
142、241‧‧‧第二記憶單元
143、243‧‧‧第三記憶單元
150‧‧‧氧化物定義區域
160、260‧‧‧位元線
171‧‧‧第一源極/汲極摻雜區
172‧‧‧第一摻雜區
173‧‧‧第二源極/汲極摻雜區
174‧‧‧第二摻雜區
175‧‧‧第三摻雜區
180、280‧‧‧介電層
211‧‧‧第一汲極接觸
212‧‧‧第一源極接觸
213‧‧‧第二汲極接觸
214‧‧‧第二源極接觸
271‧‧‧第一汲極摻雜區
272‧‧‧第一摻雜區
273‧‧‧第一源極摻雜區
2731‧‧‧第一部分
2732‧‧‧第二部分
2733‧‧‧第三部分
274‧‧‧第二摻雜區
275‧‧‧第三摻雜區
AA’、BB’、CC’‧‧‧線
當結合隨附圖式閱讀時，自以下詳細描述將很好地理解本揭露。應強調，根據工業中的標準實務，各特徵並非按比例繪製且僅用於說明之目的。事實上，為了論述清晰之目的，可任意增加或減小特徵之尺寸。
第1圖繪示根據本發明一些實施例的記憶體結構100的上視圖；第2圖繪示沿著第1圖的線AA’的記憶體結構100的剖面圖；第3圖繪示根據本發明一些實施例的記憶體結構200的上視圖；第4圖繪示沿著第3圖的線BB’的記憶體結構200的剖面圖；第5圖繪示沿著第3圖的線CC’的記憶體結構200的剖面圖。
以下揭露提供許多不同實施例，或示例，以建置所提供之標的物的不同特徵。以下敘述之成份和排列方式的特定示例是為了簡化本公開。這些當然僅是做為示例，其目的不在構成限制。舉例而言，元件的尺寸不被揭露之範圍或數值所限制，但可以取決於元件之製程條件與/或所需的特性。此外，第一特徵形成在第二特徵之上或上 方的描述包含第一特徵和第二特徵有直接接觸的實施例，也包含有其他特徵形成在第一特徵和第二特徵之間，以致第一特徵和第二特徵沒有直接接觸的實施例。為了簡單與清晰起見，不同特徵可以任意地繪示成不同大小。
再者，空間相對性用語，例如「下方(beneath)」、「在…之下(below)」、「低於(lower)」、「在…之上(above)」、「高於(upper)」等，是為了易於描述圖式中所繪示的元素或特徵和其他元素或特徵的關係。空間相對性用語除了圖式中所描繪的方向外，還包含元件在使用或操作時的不同方向。儀器可以其他方式定向(旋轉90度或在其他方向)，而本文所用的空間相對性描述也可以如此解讀。
第1圖繪示根據本發明一些實施例的記憶體結構100的上視圖。記憶體結構100包含第一源極/汲極接觸111、第二源極/汲極接觸112、第一選擇閘極121及第一浮動閘極131。在一些實施例中，第一源極/汲極接觸111、第二源極/汲極接觸112、第一選擇閘極121及第一浮動閘極131定義出第一記憶單元141。在某些實施例中，記憶體結構100更包含第三源極/汲極接觸113、第二選擇閘極122及第二浮動閘極132。第二源極/汲極接觸112、第三源極/汲極接觸113、第二選擇閘極122及第二浮動閘極132定義出第二記憶單元142。在某些實施例中，記憶體結構100亦包含第四源極/汲極接觸114、第三選擇閘極123及第三浮動閘極133。第三源極/汲極接觸113、第四源極/汲極接觸114、 第三選擇閘極123及第三浮動閘極133定義出第三記憶單元143。因此，單一個源極/汲極接觸係由相鄰的兩個記憶單元共用。如此可以降低元件數量，增加記憶單元的密度。在本說明書中，「源極/汲極」係指可以為源極或是汲極。舉例來說，「第一源極/汲極接觸」表示可以為第一源極接觸或第一汲極接觸。
如第1圖所示，第一源極/汲極接觸111、第二源極/汲極接觸112、第三源極/汲極接觸113及第四源極/汲極接觸114係依序沿著直線排列。在一些實施例中，第一源極/汲極接觸111、第二源極/汲極接觸112、第三源極/汲極接觸113及第四源極/汲極接觸114位於氧化物定義區域150中。氧化物定義區域150係藉由淺溝槽隔離(shallow trench isolation,STI)結構彼此絕緣隔離。
記憶體結構100可以包含位元線160。在一些實施例中，位元線160電性連接第一源極/汲極接觸111及第三源極/汲極接觸113。值得注意的是，第1圖僅繪示本發明的其中一個實施例，在另一實施例中，位元線160可以電性連接第二源極/汲極接觸112及第四源極/汲極接觸114。換句話說，位元線160可以依照需求配置。為了簡潔起見，第1圖僅例示性地繪示一條位元線160。在一些實施例中，記憶體結構100可以包含複數條位元線160。
第2圖繪示沿著第1圖的線AA’的記憶體結構100的剖面圖。記憶體結構100更包含基板110，第1圖繪示的第一源極/汲極接觸111、第二源極/汲極接觸112、第一 選擇閘極121、第一浮動閘極131、第三源極/汲極接觸113、第二選擇閘極122、第二浮動閘極132、第四源極/汲極接觸114、第三選擇閘極123及第三浮動閘極133皆形成於基板110之上。基板110包含摻雜井區116。此外，基板110包含第一源極/汲極摻雜區171、第一摻雜區172、第二源極/汲極摻雜區173及第二摻雜區174。第一源極/汲極摻雜區171、第一摻雜區172、第二源極/汲極摻雜區173及第二摻雜區174位於摻雜井區116中。第一源極/汲極摻雜區171、第一摻雜區172及第二摻雜區174形成於基板110的上表面115。第一源極/汲極接觸111與第一源極/汲極摻雜區171接觸，且第一源極/汲極摻雜區171位於第一源極/汲極接觸111的正下方。第二源極/汲極摻雜區173位於第二源極/汲極接觸112的正下方。第一摻雜區172配置於第一源極/汲極摻雜區171與第二源極/汲極摻雜區173之間，但不與第一源極/汲極摻雜區171或第二源極/汲極摻雜區173接觸。第二摻雜區174自第一摻雜區172上方延伸至第二源極/汲極摻雜區173的上方。第二源極/汲極接觸112接觸第二摻雜區174，而第二摻雜區174位於第二源極/汲極摻雜區173與第二源極/汲極接觸112之間。值得注意的是，第一摻雜區172與第二源極/汲極摻雜區173藉由第二摻雜區174電性連接。
第一選擇閘極121及第一浮動閘極131配置於基板110上，且第一選擇閘極121位於第一源極/汲極摻雜區171與第一摻雜區172之間。第一浮動閘極131位於第一摻 雜區172與第二源極/汲極摻雜區173之間。詳細的說，第一浮動閘極131位於第二摻雜區174的上方。因此，當記憶體結構100執行寫入操作時，熱載子注入(hot carrier injection,HCI)效應會使得位於第二摻雜區174的載子進入第一浮動閘極131中，以達到記憶的功效。
在一些實施例中，基板110包含第三摻雜區175，第三摻雜區175位於第二浮動閘極132與第二選擇閘極122之間。第二摻雜區174自第一摻雜區172向第二源極/汲極摻雜區173延伸，並穿過第二源極/汲極摻雜區173至第三摻雜區175。
此外，第一選擇閘極121及第一浮動閘極131各自藉由介電層180與基板110隔開。值得注意的是，在記憶體結構中，選擇閘極亦作為字元線(word line)。換句話說，單一選擇閘極可以同時連接多個記憶單元。在一些實施例中，第一選擇閘極121及第一浮動閘極131可為多晶矽。
由於部分的第二摻雜區174配置於第一摻雜區172與第二源極/汲極摻雜區173之間，並且電性連接第一摻雜區172與第二源極/汲極摻雜區173。因此在預設的情況下，第一摻雜區172與第二源極/汲極摻雜區173之間係為導通的狀態。當施加電壓於第一選擇閘極121及第二源極/汲極接觸時112，會產生上述的熱載子注入(hot carrier injection,HCI)效應，使得位於第二摻雜區174的載子進入第一浮動閘極131中。在第二摻雜區174的載子進入第一浮動閘極131後，第一摻雜區172與第二源極/汲極摻雜區 173之間轉變為斷路。據此，可以根據第一摻雜區172與第二源極/汲極摻雜區173之間是否導通來達到記憶的功效。此外，在讀取記憶的資訊時，判斷第一摻雜區172與第二源極/汲極摻雜區173之間是否導通亦會施加電壓於第一選擇閘極121及第二源極/汲極接觸112，但是此電壓低於上述產生熱載子注入效應的電壓。當需要抹除記憶的資訊時，可以藉由照射紫外光或是施加特定電壓，將原先進入第一浮動閘極131的載子移動回第二摻雜區174，使第一摻雜區172與第二源極/汲極摻雜區173之間導通。
在一實施例中，摻雜井區116為P型摻雜，而第一源極/汲極摻雜區171、第一摻雜區172、第二源極/汲極摻雜區173及第二摻雜區174為N型摻雜。在另一個實施例中，摻雜井區116為N型摻雜，而第一源極/汲極摻雜區171、第一摻雜區172、第二源極/汲極摻雜區173及第二摻雜區174為P型摻雜。第二摻雜區174的摻雜濃度小於第一源極/汲極摻雜區171、第一摻雜區172及第二源極/汲極摻雜區173的摻雜濃度。
本發明亦提供另一種態樣的記憶體結構，請參照第3-5圖。第3圖繪示根據本發明一些實施例的記憶體結構200的上視圖。第4圖繪示沿著第3圖的線BB’的記憶體結構200的剖面圖。第5圖繪示沿著第3圖的線CC’的記憶體結構200的剖面圖。如第3圖所示，記憶體結構200包含第一汲極接觸211、第一源極接觸212、第一選擇閘極221及第一浮動閘極231。在一些實施例中，第一汲極接觸211、第 一源極接觸212、第一選擇閘極221及第一浮動閘極231定義出第一記憶單元241。在某些實施例中，記憶體結構200更包含第二汲極接觸213、第二選擇閘極222及第二浮動閘極232。第一源極接觸212、第二汲極接觸213、第二選擇閘極222及第二浮動閘極232定義出第二記憶單元242。在某些實施例中，記憶體結構200亦包含第二源極接觸214、第三選擇閘極223及第三浮動閘極233。第二汲極接觸213、第二源極接觸214、第三選擇閘極223及第三浮動閘極233定義出第三記憶單元243。因此，單一個源極/汲極接觸係由相鄰的兩個記憶單元共用。如此可以降低元件數量，增加記憶單元的密度。值得注意的是，與第1圖所繪示的實施例不同，第一源極接觸212及第二源極接觸214並非位於第一汲極接觸211與第二汲極接觸213的連線上。
記憶體結構200可以包含位元線260。在一些實施例中，位元線260電性連接第一汲極接觸211及第二汲極接觸213。值得注意的是，第3圖僅繪示例示性的一條位元線260。在一些實施例中，記憶體結構200可以包含複數條位元線260。
如第4圖所示，記憶體結構200更包含基板210，第3圖繪示的第一汲極接觸211、第一源極接觸212、第一選擇閘極221、第一浮動閘極231、第二汲極接觸213、第二選擇閘極222、第二浮動閘極232、第二源極接觸214、第三選擇閘極223及第三浮動閘極233皆形成於基板110之上。基板210包含摻雜井區216。此外，基板210亦包含第 一汲極摻雜區271、第一摻雜區272、第一源極摻雜區273及第二摻雜區274。第一汲極摻雜區271、第一摻雜區272、第一源極摻雜區273及第二摻雜區274位於摻雜井區216中。第一汲極摻雜區271、第一摻雜區272及第二摻雜區274形成於基板210的上表面215。第一汲極接觸211與第一汲極摻雜區271接觸並電性連接。第一摻雜區272配置於第一汲極摻雜區271與第一源極摻雜區273之間，但不與第一汲極摻雜區271或第一源極摻雜區273接觸。
值得注意的是，與第1圖及第2圖繪示的實施例不同，第3-5圖繪示的第一源極摻雜區273(標示在第5圖)包含第一部分2731、第二部分2732及第三部分2733。第一源極摻雜區273的第一部分2731配置於第二摻雜區274旁邊，且第一部分2731自第二摻雜區274延伸至第一源極接觸212下方，以使第一源極摻雜區273與第一源極接觸212電性連接。第一源極摻雜區273的第二部分2732位於第二摻雜區274下方。此外，第一源極摻雜區273的第三部分2733自其中一個第二摻雜區274延伸至另一個第二摻雜區274。換句話說，第三部分2733位於兩個第二部分2732之間。因此，相鄰的第二摻雜區274藉由第一源極摻雜區273的第三部分2733而電性連接。
基板210更包含第三摻雜區275(標示在第4圖)。第二摻雜區274自第一摻雜區272向第一源極摻雜區273的第二部分2732延伸，並延伸穿過第二部分2732至第三摻雜區275。因此，第一源極摻雜區273與第一摻雜區272 藉由第二摻雜區274而電性連接，第一源極摻雜區273與第三摻雜區275亦藉由第二摻雜區274而電性連接。
在一實施例中，摻雜井區216為P型摻雜，而第一汲極摻雜區271、第一摻雜區272、第一源極摻雜區273、第二摻雜區274及第三摻雜區275為N型摻雜。在另一個實施例中，摻雜井區216為N型摻雜，而第一汲極摻雜區271、第一摻雜區272、第一源極摻雜區273、第二摻雜區274及第三摻雜區275為P型摻雜。第二摻雜區274的摻雜濃度小於第一汲極摻雜區271、第一摻雜區272及第一源極摻雜區273的摻雜濃度。
在一些實施例中，第一選擇閘極221及第一浮動閘極231藉由介電層280與基板210隔開。如同前述，在記憶體結構中，選擇閘極亦作為字元線(word line)。換句話說，單一選擇閘極可以同時連接多個記憶單元。在某些實施例中，第一選擇閘極221、第一浮動閘極231、第二選擇閘極222、第二浮動閘極232、第三選擇閘極223及第三浮動閘極233可以為多晶矽。
由於第一源極摻雜區273的第一部分2731與第一源極接觸212電性連接，而第一源極摻雜區273的第二部分2732藉由第二摻雜區274與第一摻雜區272電性連接。記憶體結構200的第一源極摻雜區273的第二部分2732相當於記憶體結構100的第二源極/汲極摻雜區173。因此，記憶體結構200可以使用與記憶體結構100相同的運作方式。記憶體結構200將源極接觸配置於記憶單元的側邊，可 以使單位面積的記憶單元密度更高。此外，由於第一源極摻雜區273的第三部分2733電性連接相鄰的兩個第二摻雜區274，因此相鄰的第二摻雜區274亦可以藉由單一的第一源極接觸212連接至外部電路。如此可以大幅減少記憶體結構的元件數量，提昇記憶單元的密度，並且增加布局的靈活性。
本發明的非揮發性記憶體配置第二摻雜區於第一摻雜區與源極/汲極摻雜區之間，使得第一摻雜區與源極/汲極摻雜區之間的預設狀態為導通。在記憶體中，導通的狀態可以代表「1」，而斷路的狀態可以代表「0」。本發明提供的記憶體結構預設的狀態為「1」，因此寫入操作係將「1」轉為「0」。
本揭露已經詳細地描述某些實施方式，但其他的實施方式也是可能的。因此，所附請求項的精神和範疇不應限於本文所描述的實施方式。
雖然本揭露已以實施方式揭露如上，然其並非用以限定本揭露，任何熟習此技術者，在不脫離本揭露之精神與範圍內，當可作各種更動與潤飾，因此本揭露之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧記憶體結構
110‧‧‧基板
111‧‧‧第一源極/汲極接觸
112‧‧‧第二源極/汲極接觸
113‧‧‧第三源極/汲極接觸
115‧‧‧上表面
116‧‧‧摻雜井區
121‧‧‧第一選擇閘極
122‧‧‧第二選擇閘極
131‧‧‧第一浮動閘極
132‧‧‧第二浮動閘極
171‧‧‧第一源極/汲極摻雜區
172‧‧‧第一摻雜區
173‧‧‧第二源極/汲極摻雜區
174‧‧‧第二摻雜區
175‧‧‧第三摻雜區
180‧‧‧介電層
AA’‧‧‧線
Claims (8)
- 一種記憶體結構，包含：一基板，該基板包含一第一源極/汲極摻雜區、一第一摻雜區、一第二源極/汲極摻雜區及一第二摻雜區，其中該第一摻雜區配置於該第一源極/汲極摻雜區與該第二源極/汲極摻雜區之間，該第二摻雜區自該第一摻雜區延伸至該第二源極/汲極摻雜區上方，該第二摻雜區的摻雜濃度小於該第一源極/汲極摻雜區、該第一摻雜區及該第二源極/汲極摻雜區的摻雜濃度；一第一源極/汲極接觸，電性連接至該第一源極/汲極摻雜區；一第二源極/汲極接觸，電性連接至該第二源極/汲極摻雜區；一第一選擇閘極，配置於該基板上且位於該第一源極/汲極摻雜區與該第一摻雜區之間；以及一第一浮動閘極，配置於該基板上且位於該第一摻雜區與該第二源極/汲極摻雜區之間，且該第一浮動閘極位於該第二摻雜區上方，其中該第一源極/汲極接觸、該第二源極/汲極接觸、該第一選擇閘極及該第一浮動閘極定義出一第一記憶單元。
- 如請求項1所述之記憶體結構，其中該第一摻雜區與該第二源極/汲極摻雜區藉由該第二摻雜區電性連接。
- 如請求項1所述之記憶體結構，其中該第一選擇閘極及該第一浮動閘極為多晶矽。
- 如請求項1所述之記憶體結構，其中該基板更包含一P型井區，而該第一源極/汲極摻雜區、該第一摻雜區、該第二源極/汲極摻雜區及該第二摻雜區位於該P型井區中，且該第一源極/汲極摻雜區、該第一摻雜區、該第二源極/汲極摻雜區及該第二摻雜區為N型摻雜。
- 如請求項1所述之記憶體結構，其中該基板更包含一N型井區，而該第一源極/汲極摻雜區、該第一摻雜區、該第二源極/汲極摻雜區及該第二摻雜區位於該N型井區中，且該第一源極/汲極摻雜區、該第一摻雜區、該第二源極/汲極摻雜區及該第二摻雜區為P型摻雜。
- 如請求項1所述之記憶體結構，更包含一第三源極/汲極接觸、一第二選擇閘極及一第二浮動閘極，其中該第三源極/汲極接觸、該第二源極/汲極接觸、該第二選擇閘極及該第二浮動閘極定義出一第二記憶單元。
- 如請求項6所述之記憶體結構，更包含一第四源極/汲極接觸、一第三選擇閘極及一第三浮動閘極，其中該第三源極/汲極接觸、該第四源極/汲極接觸、該第三選擇閘極及該第三浮動閘極定義出一第三記憶單元。
- 一種記憶體結構，包含：一基板，該基板包含一第一源極摻雜區、一第一摻雜區、一第一汲極摻雜區及一第二摻雜區，其中該第一摻雜區配置於該第一源極摻雜區與該第一汲極摻雜區之間，該第一源極摻雜區包含一第一部分及一第二部分，該第二摻雜區自該第一摻雜區延伸至該第一源極摻雜區的該第二部分上方，而該第一源極摻雜區的該第一部分朝著遠離該第二摻雜區的方向延伸，該第二摻雜區的摻雜濃度小於該第一源極摻雜區、該第一摻雜區及該第一汲極摻雜區的摻雜濃度；一第一源極接觸，配置於該基板上，並與該第一源極摻雜區的該第一部分電性連接；一第一汲極接觸，配置於該基板上，並與該第一汲極摻雜區電性連接；一選擇閘極，配置於該基板上且位於該第一汲極摻雜區與該第一摻雜區之間；以及一浮動閘極，配置於該基板上且位於該第一摻雜區與該第一源極摻雜區的該第二部分之間，且該浮動閘極位於該第二摻雜區上方，其中該第一源極接觸、該第一汲極接觸、該選擇閘極及該浮動閘極定義出一記憶單元。
Priority Applications (1)
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|---|---|---|---|
| TW107131182A TWI662655B (zh) | 2018-09-05 | 2018-09-05 | 記憶體結構 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW107131182A TWI662655B (zh) | 2018-09-05 | 2018-09-05 | 記憶體結構 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TWI662655B TWI662655B (zh) | 2019-06-11 |
| TW202011528A true TW202011528A (zh) | 2020-03-16 |
Family
ID=67764172
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW107131182A TWI662655B (zh) | 2018-09-05 | 2018-09-05 | 記憶體結構 |
Country Status (1)
| Country | Link |
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| TW (1) | TWI662655B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10910062B2 (en) * | 2019-02-12 | 2021-02-02 | Ememory Technology Inc. | Random bit cell with nonvolatile memory cell |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9659947B1 (en) * | 2015-12-31 | 2017-05-23 | Globalfoundries Singapore Pte. Ltd. | Low cost high performance EEPROM device |
-
2018
- 2018-09-05 TW TW107131182A patent/TWI662655B/zh not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| TWI662655B (zh) | 2019-06-11 |
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