TWI740961B - 蝕刻銅層之方法 - Google Patents

蝕刻銅層之方法 Download PDF

Info

Publication number
TWI740961B
TWI740961B TW106119208A TW106119208A TWI740961B TW I740961 B TWI740961 B TW I740961B TW 106119208 A TW106119208 A TW 106119208A TW 106119208 A TW106119208 A TW 106119208A TW I740961 B TWI740961 B TW I740961B
Authority
TW
Taiwan
Prior art keywords
gas
layer
etching
copper
copper layer
Prior art date
Application number
TW106119208A
Other languages
English (en)
Other versions
TW201802937A (zh
Inventor
田原慈
浦山大介
松本賢治
三好秀典
Original Assignee
日商東京威力科創股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP2016218975A external-priority patent/JP6745199B2/ja
Application filed by 日商東京威力科創股份有限公司 filed Critical 日商東京威力科創股份有限公司
Publication of TW201802937A publication Critical patent/TW201802937A/zh
Application granted granted Critical
Publication of TWI740961B publication Critical patent/TWI740961B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23F—NON-MECHANICAL REMOVAL OF METALLIC MATERIAL FROM SURFACE; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL; MULTI-STEP PROCESSES FOR SURFACE TREATMENT OF METALLIC MATERIAL INVOLVING AT LEAST ONE PROCESS PROVIDED FOR IN CLASS C23 AND AT LEAST ONE PROCESS COVERED BY SUBCLASS C21D OR C22F OR CLASS C25
    • C23F4/00—Processes for removing metallic material from surfaces, not provided for in group C23F1/00 or C23F3/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02043—Cleaning before device manufacture, i.e. Begin-Of-Line process
    • H01L21/02052—Wet cleaning only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05H—PLASMA TECHNIQUE; PRODUCTION OF ACCELERATED ELECTRICALLY-CHARGED PARTICLES OR OF NEUTRONS; PRODUCTION OR ACCELERATION OF NEUTRAL MOLECULAR OR ATOMIC BEAMS
    • H05H1/00—Generating plasma; Handling plasma
    • H05H1/24—Generating plasma
    • H05H1/46—Generating plasma using applied electromagnetic fields, e.g. high frequency or microwave energy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Plasma & Fusion (AREA)
  • Chemical & Material Sciences (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Electromagnetism (AREA)
  • Spectroscopy & Molecular Physics (AREA)
  • Inorganic Chemistry (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

本發明之一實施形態之蝕刻銅層之方法MT係對晶圓W中所含且含有銅之被蝕刻層EL進行蝕刻之方法。晶圓W具備被蝕刻層EL及設置於被蝕刻層EL上之遮罩MK。方法MT係反覆執行程序SQ而對被蝕刻層EL進行蝕刻，該程序SQ包含：第1步驟，其係於收容有晶圓W之電漿處理裝置10之處理容器12內產生第1氣體之電漿；第2步驟，其係於處理容器12內產生第2氣體之電漿；及第3步驟，其係於處理容器12內產生第3氣體之電漿。第1氣體含有碳氫氣體，第2氣體含有稀有氣體、或稀有氣體與氫氣之混合氣體之任一者，第3氣體含有氫氣。

Description

蝕刻銅層之方法
本發明之實施形態係關於一種蝕刻銅層之方法。
於半導體元件之製造中，執行形成相互連接線或連接器等配線之製程。作為該製程，可使用例如一直以來被稱為金屬鑲嵌製程之製程。於金屬鑲嵌製程中，執行藉由蝕刻而於層間絕緣膜上形成槽或孔等形狀，且將金屬材料埋入至所形成之槽或孔中之處理。然而，伴隨近年來配線之微細化，於金屬鑲嵌製程中，產生金屬材料相對於微細之孔或槽之埋入變得困難等各種問題。為了應對此種金屬鑲嵌製程之問題，提出一種於成膜銅層之後藉由蝕刻該銅層而形成微細之銅配線之製程。關於此種製程，於非專利文獻1中有揭示。非專利文獻1所揭示之製程中，藉由使銅層曝露於含有氫氣與氬氣之處理氣體之電漿中而蝕刻銅層。 先前技術文獻 非專利文獻 非專利文獻1：Fangyu Wu等人，''Low-Temperature Etching of Cu by Hydorgen-Based Plasmas'', ACS APPLIED MATERIALS ＆ INTERFACES, 2010, Vol. 2, No. 8, p.2175-2179
[發明所欲解決之問題] 然而，於含有氫氣與氬氣之處理氣體之電漿之蝕刻中難以確保銅配線之側面之垂直性。因此，於本技術領域，需要使藉由蝕刻被處理體之銅層而形成之圖案側面之垂直性提高。 [解決問題之技術手段] 於一態樣中，提供一種蝕刻被處理體之銅層之方法。被處理體具備銅層及設置於銅層上之遮罩。該方法係反覆執行包含以下步驟之程序而蝕刻銅層：第1步驟，其係於收容有被處理體之電漿處理裝置之處理容器內產生第1氣體之電漿；第2步驟，其係於第1步驟之後，於處理容器內產生第2氣體之電漿；及第3步驟，其係於第2步驟之後，於處理容器內產生第3氣體之電漿；且第1氣體含有碳氫氣體，第2氣體含有稀有氣體、或稀有氣體與氫氣之混合氣體之任一者，第3氣體含有氫氣。 根據該一態樣，針對每一程序，於第1步驟中，於銅層上形成含有碳之膜，於繼第1步驟後之第2步驟中，對含有碳之膜進行濺鍍，去除該膜，並且該膜中所含之碳擴散至銅層而於銅層之表面形成銅與碳之混合層並同時去除混合層，於繼第2步驟後之第3步驟中，去除混合層中、與由遮罩劃定之圖案之槽(其係由遮罩劃定之槽，且於蝕刻後包含藉由蝕刻形成之銅層之溝槽)之側面(包含遮罩之側面，並且於蝕刻後包含藉由蝕刻形成之銅層之溝槽之側面)之剩餘之碳，故於反覆執行程序之情形時不會因剩餘碳而停止蝕刻，從而能夠進行銅層之蝕刻。又，藉由圖案之槽之側面之剩餘碳減少而使圖案之槽之側面之垂直性提高。 於一實施形態中，於第2步驟中藉由第2氣體之電漿而蝕刻之銅層之銅之量多於第1步驟中藉由第1氣體之電漿而蝕刻之銅層之銅之量、及第3步驟中藉由第3氣體之電漿而蝕刻之銅層之銅之量之任一者。如此主要於第2步驟中實施銅層之去除時係藉由化學輔助進行對銅層之蝕刻，故會抑制主要藉由物理濺鍍完成銅層之去除而使銅層之加工形狀成為錐形狀。 於一實施形態中，於第1步驟中藉由第1氣體之電漿而形成於遮罩上及銅層上之膜之膜厚為0.8[nm]以上且1.2[nm]以下。根據該一實施形態，於第1步驟中藉由第1氣體之電漿而形成於遮罩上及銅層上之膜之膜厚為0.8[nm]以上且1.2[nm]以下，故可以高選擇比實現第2步驟中實施之濺鍍之蝕刻，可使由遮罩劃定之圖案之槽之側面之垂直性提高，由此，可使銅層之加工之垂直性提高。 於一實施形態中，第1步驟之執行時間係根據第1步驟執行時由遮罩劃定之圖案之槽之縱橫比而增減。根據一實施形態，第1步驟之執行時間可根據隨蝕刻之進展而增大之圖案之槽之縱橫比而增減。因此，可根據縱橫比而使第1步驟之執行時間增減，故可無關於第1步驟執行時由遮罩劃定之圖案之槽之縱橫比之變化，而藉由第1氣體之電漿於銅層及遮罩之表面形成均勻之膜。再者，所謂圖案之槽之縱橫比係槽之寬度與槽之高度之比。 於一實施形態中，第2步驟之執行時間係根據第2步驟執行時由遮罩劃定之圖案之槽之縱橫比而增減。根據該一實施形態，第2步驟之執行時間可根據隨蝕刻之進展而增大之圖案之槽之縱橫比而增減。因此，可根據第2步驟執行時由遮罩劃定之圖案之槽之縱橫比隨蝕刻進展之變化而使第2步驟之執行時間增減，故於上述第2步驟之執行時間內，可進而無關於第2步驟執行時由遮罩劃定之圖案之槽之縱橫比，而藉由第2氣體之電漿適當地進行對由第1步驟所形成且含有碳之膜之蝕刻、進而是對由第2步驟所形成之含有銅與碳之混合層之蝕刻。 於一實施形態中，於第2步驟中，於產生第2氣體之電漿之情形時施加至被處理體之偏壓電壓處於100[V]以上且400[V]以下之範圍。根據該一實施形態，於第2步驟中，於產生第2氣體之電漿之情形時施加至被處理體之偏壓電壓處於100[V]以上且400[V]以下之範圍，故於第2步驟中，可獲得足以貫通由第1步驟所沈積之碳氫之膜的離子能量，形成碳氫膜與銅層之混合層，進而能夠藉由濺鍍而去除混合層。再者，該情形時藉由偏壓電壓而加速之離子之能量相當於200[eV]以下之範圍。進而，對銅層之蝕刻較對遮罩之蝕刻更快地進行，故於第2步驟中執行之濺鍍可以高選擇比實現，從而由遮罩劃定之圖案之槽之側面之垂直性提高。如此，由有機層與銅層之混合效應而使濺鍍所得之副產物之揮發性提高，故於銅層加工中可使垂直性提高。 於一實施形態中，第2步驟之執行時間為，於除執行時間之條件外之第2步驟之製程條件下對膜進行蝕刻且去除膜所需之時間的2.0倍以上且3.5倍以下。根據該一實施形態，第2步驟之執行時間為，用以對第1步驟中所沈積之碳氫之膜進行蝕刻且去除該碳氫之膜所需之時間的2.0倍以上且3.5倍以下。因此，第2步驟中將第1步驟中所沈積之碳氫之膜與銅層藉由離子能量而混合，能夠藉由化學輔助而進行對銅層之蝕刻。進而，於完全地去除碳氫之膜而移行至對銅層之銅之純粹之濺鍍之前可移行至第2步驟之後要執行之第3步驟。如此，藉由於第2步驟中完全地去除混合層之前停止第2步驟而使銅層之加工之垂直性提高，並且藉由於第2步驟之後執行之第3步驟而去除剩餘之碳且抑制伴隨蝕刻進展而形成之碳之沈積，藉此可確實地執行對銅層之蝕刻。 於一實施形態中，於第3步驟中，於產生第3氣體之電漿之情形時施加至被處理體之偏壓電壓處於大於100[V]且小於600[V]之範圍。根據該一實施形態，於第3步驟中，於產生第3氣體之電漿之情形時施加至被處理體之偏壓電壓處於大於100[V]且小於600[V]之範圍，故第3步驟之對銅層之濺鍍能小於第2步驟之銅層之濺鍍能。進而，根據該一實施形態，於第3步驟中，於產生第3氣體之電漿之情形時施加至被處理體之偏壓電壓處於大於100[V]且小於600[V]之範圍，故第3步驟中之對含有碳之層之濺鍍能大於對銅層之濺鍍能。因此，於第3步驟中，可自第1步驟中藉由第1氣體之電漿而形成且含有碳之膜、與第2步驟中藉由第2氣體之電漿而形成且含有碳與銅之混合層選擇性地進行碳之去除。其原因在於，氫相對於銅之濺鍍速率低、及藉由形成碳氫氣體而可效率良好地去除碳等。再者，該情形時由偏壓電壓而加速之離子之能量相當於大於50[eV]且小於300[eV]之範圍。 於一實施形態中，第1氣體含有CH4 氣體。根據該一實施形態，由於第1氣體含有CH4 氣體，故於第1步驟中可於遮罩上及銅層上形成含有碳之膜。 於一實施形態中，電漿裝置之上部電極之電極板含有碳化矽或銅，且上部電極係於處理容器內設置於支持被處理體之載置台之上方。根據該一實施形態，由於上部電極之電極板含有碳化矽或銅，故於對上部電極之電極板藉由程序中進行之蝕刻而沈積銅之情形時，可使由於銅原子擴散至電極板而引起之電極板之導電性之變化降低。而且，可使蝕刻製程之再現性提高。 於一實施形態中，進而具備第4步驟，其係於電漿處理裝置之上部電極與下部電極之間施加直流電壓、或施加高頻電壓，上部電極於處理容器內設置於支持被處理體之載置台之上方，下部電極設置於載置台，第4步驟係於反覆執行程序而結束銅層之蝕刻、且將被處理體搬出之後執行。根據一實施形態，為了進行電漿處理裝置之清洗進而具備第4步驟。第4步驟中，於電漿之存在下對上部電極施加負的靜電壓、或高頻電壓。第4步驟係於反覆執行包含第1步驟～第3步驟之上述程序而結束銅層之蝕刻、且將被處理體自電漿處理裝置搬出之後執行。即，自電漿將離子饋入至電漿處理裝置之上部電極，附著於上部電極之含有銅之沈積物可藉由濺鍍而去除。 於一實施形態中，被處理體進而具備基底層，銅層係設置於該基底層上。一實施形態之蝕刻銅層之方法進而具備第5步驟，其係於反覆執行程序而將銅層蝕刻至基底層之後且於蝕刻該基底層之前，去除殘留於該基底層上之該銅層之銅。根據該一實施形態，於將銅層蝕刻至基底層之後於基底層上殘留銅之情形時，亦可於執行對基底層之蝕刻之前進行銅之去除，故可防止對基底層之蝕刻因該銅而受到阻礙。 於一實施形態中，基底層之材料為Ta、TaN或Ru，於第5步驟中，藉由使用有氫氟酸或檸檬酸之濕式洗淨而可去除殘留於基底層上之銅。根據該一實施形態，尤其於基底層為Ta、TaN或Ru之情形時，於第5步驟中，藉由使用有氫氟酸或檸檬酸之濕式洗淨而能夠進行殘留於基底層上之銅之去除。 [發明之效果] 如以上所說明般，根據上述之一態樣，能夠使藉由蝕刻被處理體之銅層所形成之圖案側面之垂直性提高。
以下，參照圖式對各種實施形態詳細地進行說明。再者，於圖式中對於相同或相當之部分標註相同之符號。圖1係表示對被處理體之銅層進行蝕刻之一實施形態之方法的流程圖。圖1所示之方法MT係對被處理體之銅層進行蝕刻之方法之一實施形態。圖1所示之方法MT包含圖1所示之步驟ST1、程序SQ。又，有時方法MT包含圖1所示之步驟ST4。圖2之(a)部係例示作為圖1所示之方法MT之應用對象之被處理體(以下，稱為晶圓W)之主要構成部位的剖視圖。圖3係例示圖1所示之方法MT中包含之程序SQ執行複數次之後晶圓W之主要部位之狀態之剖視圖。 首先，參照圖2之(a)部，對作為方法MT之應用對象之晶圓W之構成進行說明。於圖2之(a)部，顯示例示圖1所示之方法MT之各步驟執行前的晶圓W之主要構成部位之剖視圖。圖2之(a)部所示之晶圓W於方法MT執行前，可實施蝕刻等處理。更具體而言，例如，對依第1層(圖2之(a)部所示之被蝕刻層EL)、第2層、第3層、第4層、第5層之順序積層且於第5層上設置有遮罩之晶圓，藉由對第2層～第5層依序實施蝕刻等處理而獲得圖2之(a)部所示之晶圓W。被蝕刻層EL為銅層。具體而言，第2層之材料例如為TiW等，第3層之材料例如為SiN等，第4層之材料例如為有機膜等，第5層之材料例如為SiON等，遮罩之材料例如為光阻等。進而，第1層積層於具有Ta、TaN或Ru等材料之第6層(圖10所示之基底層ML)上。如此，方法MT係對包含第1層～第6層之晶圓實施之一連串之處理步驟之一部分，尤其對應於對第1層即被蝕刻層EL進行蝕刻之步驟(對銅層進行蝕刻之步驟)。再者，遮罩於晶圓上劃定圖案，且該圖案藉由對晶圓之蝕刻而被轉印至被蝕刻層EL。 於圖2之(a)部所示之被蝕刻層EL之主面SF上設置有遮罩MK。遮罩MK成為對第2層等進行蝕刻而獲得者。因此，遮罩MK與第2層之材料同樣地例如含有TiW等。 繼而，對能夠用於方法MT之執行之電漿處理裝置之構成進行說明。方法MT係藉由電漿處理裝置而執行。圖4係表示能夠用於圖1所示之方法MT之執行之電漿處理裝置之一例的圖。圖4中概略地表示方法MT之各種實施形態中能夠利用之電漿處理裝置10之剖面構造。 如圖4所示，電漿處理裝置10係具備平行平板之電極之電漿蝕刻裝置，且具備處理容器12。處理容器12具有大致圓筒形狀，且劃定處理空間Sp。處理容器12例如包含鋁，且於其內壁面實施陽極氧化處理。處理容器12被安全接地。 於處理容器12之底部上，設置有大致圓筒狀之支持部14。支持部14例如包含絕緣材料。構成支持部14之絕緣材料如石英般可含有氧。支持部14於處理容器12內，自處理容器12之底部沿鉛直方向(於處理容器12內處理容器12之底部之上方)延伸。於處理容器12內設置有載置台PD。載置台PD由支持部14支持。 關於載置台PD，於載置台PD之上表面保持晶圓W。晶圓W之主面FW位於與載置台PD之上表面接觸之晶圓W之背面的相反側，且朝向上部電極30。載置台PD具有下部電極LE及靜電吸盤ESC。下部電極LE包含第1平板18a及第2平板18b。第1平板18a及第2平板18b例如包含鋁等金屬，且成大致圓盤形狀。第2平板18b係設置於第1平板18a上，且電性連接於第1平板18a。 於第2平板18b上設置有靜電吸盤ESC。靜電吸盤ESC具有將作為導電膜之電極配置於一對絕緣層之間或一對絕緣片材之間之構造。於靜電吸盤ESC之電極上經由開關23而電性連接有直流電源22。晶圓W在載置於載置台PD之情形時與靜電吸盤ESC相接。靜電吸盤ESC藉由來自直流電源22之直流電壓所產生之庫倫力等靜電力而吸附晶圓W。藉此，靜電吸盤ESC可保持晶圓W。 於第2平板18b之周緣部上，以包圍晶圓W之邊緣及靜電吸盤ESC之方式配置有聚焦環FR。聚焦環FR係為了使蝕刻之均勻性提高而設置。聚焦環FR包含根據蝕刻對象之膜之材料而適當選擇之材料，例如可包含石英。再者，聚焦環FR之材料與上部電極30之電極板34同樣地可含有碳化矽、銅。 於第2平板18b之內部設置有冷媒流路24。冷媒流路24構成調溫機構。於冷媒流路24中，自設置於處理容器12之外部之冷凍器單元(圖示略)經由配管26a而供給冷媒。供給至冷媒流路24之冷媒經由配管26b而返回至冷凍器單元。如此，於冷媒流路24中以循環之方式供給冷媒。藉由控制該冷媒之溫度而可控制由靜電吸盤ESC支持之晶圓W之溫度。 於電漿處理裝置10中設置有氣體供給線28。氣體供給線28將來自傳熱氣體供給機構之傳熱氣體、例如He氣體供給至靜電吸盤ESC之上表面與晶圓W之背面之間。 於電漿處理裝置10中，設置有調節晶圓W之溫度之加熱器HT。加熱器HT係內置於靜電吸盤ESC、或埋入至第2平板18b內。於加熱器HT上連接有加熱器電源HP。藉由自加熱器電源HP對加熱器HT供給電力而調整靜電吸盤ESC之溫度，從而調整載置於靜電吸盤ESC上之晶圓W之溫度。 電漿處理裝置10具備上部電極30。上部電極30於處理容器12內以與載置台PD對向之方式設置於載置台PD之上方。下部電極LE與上部電極30大致相互平行地設置，且構成平行平板電極。於上部電極30與下部電極LE之間，提供用以對晶圓W進行電漿處理之處理空間Sp。 上部電極30經由絕緣性屏蔽構件32而支持於處理容器12之上部。絕緣性屏蔽構件32包含絕緣材料。上部電極30可包含電極板34及電極支持體36。電極板34面向處理空間Sp，且於電極板34上設置有複數個氣體噴出孔34a。於一實施形態中，電極板34可含有碳化矽或銅。 電極支持體36係支持電極板34且使之裝卸自如者，例如可包含鋁等導電性材料。電極支持體36可具有水冷構造。於電極支持體36之內部設置有氣體擴散室36a。連通於氣體噴出孔34a之複數個氣體通流孔36b自氣體擴散室36a向下方(於處理容器12內向載置台PD之方向)延伸。於電極支持體36形成有將處理氣體引導至氣體擴散室36a之氣體導入口36c，且於氣體導入口36c連接有氣體供給管38。 於氣體供給管38，經由閥群42及流量控制器群44而連接有氣體源群40。氣體源群40具有複數個氣體源。複數個氣體源可包含碳氫系氣體(Cx Hy 氣體(x、y為1～10之整數))源、氫氣源、含鹵素氣體源、及稀有氣體源等。 閥群42包含複數個閥，流量控制器群44包含質量流量控制器等複數個流量控制器。氣體源群40之複數個氣體源之各者經由閥群42之對應之閥、及流量控制器群44之對應之流量控制器而連接於氣體供給管38。因此，電漿處理裝置10能夠將來自選自氣體源群40之複數個氣體源中之一種以上氣體源的氣體以個別地調整後之流量供給至處理容器12內。 於電漿處理裝置10中，沿處理容器12之內壁裝卸自如地設置有積存物遮罩46。積存物遮罩46亦設置於支持部14之外周。積存物遮罩46係防止蝕刻副產物(堆積物)附著於處理容器12者。 於處理容器12之底部側、且支持部14與處理容器12之側壁之間設置有排氣平板48。於排氣平板48之下方、且處理容器12設置有排氣口12e。於排氣口12e，經由排氣管52而連接有排氣裝置50。排氣裝置50具有渦輪分子泵等真空泵，可將處理容器12內之空間減壓至所需之真空度。於處理容器12之側壁設置有晶圓W之搬入搬出口12g，搬入搬出口12g能夠藉由閘閥54而開閉。再者，於處理容器12內之壓力控制中可進而使用壓力計及APC(根據來自壓力計之信號而控制閥體之開閉度之閥)。 電漿處理裝置10進而具備第1高頻電源62及第2高頻電源64。第1高頻電源62係產生電漿產生用第1高頻電力之電源，其產生27～100[MHz]之頻率，於一例中產生60[MHz]之高頻電力。又，第1高頻電源62具備脈衝形式，能夠以頻率5～10[kHz]、占空比50～100%進行控制。第1高頻電源62經由整合器66而連接於上部電極30。整合器66係用以使第1高頻電源62之輸出阻抗與負載側(下部電極LE側)之輸入阻抗整合之電路。再者，第1高頻電源62亦可經由整合器66而連接於下部電極LE。 第2高頻電源64係產生用以將離子饋入至晶圓W之第2高頻電力、即高頻偏壓電力之電源，其產生400[kHz]～40.68[MHz]之範圍內之頻率，於一例中產生13.56[MHz]之頻率之高頻偏壓電力。又，第2高頻電源64具備脈衝形式，能夠以頻率5～40[kHz]、占空比20～100%進行控制。第2高頻電源64經由整合器68而連接於下部電極LE。整合器68係用以使第2高頻電源64之輸出阻抗與負載側(下部電極LE側)之輸入阻抗整合之電路。 電漿處理裝置10進而具備電源70。電源70連接於上部電極30。電源70將用以向電極板34饋入存在於處理空間Sp內之正離子之電壓施加至上部電極30。於一例中，電源70係產生負的直流電壓之直流電源。若將此種電壓自電源70施加至上部電極30，則存在於處理空間Sp之正離子與電極板34碰撞。藉此，可自電極板34釋出二次電子及/或電極材料。又，同樣地，亦可釋出附著於電極板34之含有銅之沈積物。 控制部Cnt係具備處理器、記憶部、輸入裝置、顯示裝置等之電腦，其控制電漿處理裝置10之各部。具體而言，控制部Cnt連接於閥群42、流量控制器群44、排氣裝置50、第1高頻電源62、整合器66、第2高頻電源64、整合器68、電源70、加熱器電源HP、及冷凍器單元。 控制部Cnt根據基於所輸入之製程配方之程式而動作，發送控制信號。藉由來自控制部Cnt之控制信號能夠控制連接於靜電吸盤ESC之直流電源22及開關23、自氣體源群40供給之氣體之選擇及流量、排氣裝置50之排氣、來自第1高頻電源62及第2高頻電源64之電力供給、來自電源70之電壓施加、加熱器電源HP之電力供給、來自冷凍器單元之冷媒流量及冷媒溫度。再者，本說明書中揭示之方法MT(蝕刻銅層之方法)之各步驟可藉由利用控制部Cnt之控制使電漿處理裝置10之各部動作而執行。 再次參照圖1，對方法MT詳細地進行說明。以下，對方法MT之執行中使用電漿處理裝置10之例進行說明。又，於以下之說明中，參照圖2之(a)部，並且參照圖2之(b)～(d)部。圖2之(b)部～(d)部係表示圖1所示之方法MT之各步驟執行後晶圓W之主要構成部位之狀態的剖視圖。 於步驟ST1中，於處理容器12之載置台PD上準備圖2之(a)部所示之晶圓W。繼步驟ST1後之程序SQ具備步驟ST21(第1步驟)、ST22(第2步驟)、及ST23(第3步驟)。步驟ST21係繼步驟ST1後執行，步驟ST22係繼步驟ST21後執行，步驟ST23係繼步驟ST22後執行。藉由反覆執行程序SQ而可以高選擇比進行含有銅之被蝕刻層EL之蝕刻。 步驟ST21係於收容有晶圓W之電漿處理裝置10之處理容器12內產生第1氣體之電漿之步驟。步驟ST21中，如圖2之(b)部所示，藉由第1氣體之電漿而對由遮罩MK劃定之圖案之槽(其係由遮罩MK劃定之槽，且於蝕刻後包含藉由蝕刻而形成之被蝕刻層EL之溝槽。以下相同)之側面FC(包含遮罩MK之側面，並且於蝕刻後包含藉由蝕刻而形成之被蝕刻層之溝槽之側面。以下相同)、及被蝕刻層EL之主面SF形成碳氫膜(以下，稱為HC膜81)。具體而言，自氣體源群40之複數個氣體源中所選擇之氣體源，將第1氣體供給至處理容器12內。第1氣體可為碳氫氣體。具體而言，第1氣體例如可為CH4 氣體。藉由使排氣裝置50動作而將處理容器12內之壓力設定為特定之壓力。自第1高頻電源62供給高頻電力。自第2高頻電源64供給高頻偏壓電力。藉此產生電漿。如圖2之(b)部所示，藉由所產生之電漿而對側面FC、及被蝕刻層EL之主面SF形成HC膜81。再者，步驟ST21之執行時間可根據步驟ST21執行時由遮罩MK劃定之圖案之槽之縱橫比而增減。再者，所謂圖案之槽之縱橫比係槽之寬度與槽之高度之比。 步驟ST22係於收容有晶圓W之電漿處理裝置10之處理容器12內產生第2氣體之電漿之步驟。於步驟ST22中，如圖2之(c)部所示，藉由第2氣體之電漿使形成於主面SF之HC膜81受到濺鍍而去除，並且HC膜81中所含之碳自主面SF擴散至被蝕刻層EL之內側而於被蝕刻層EL之主面SF形成含有銅與碳之混合層82。步驟ST22之濺鍍之時間設定為將主面SF上之HC膜81完全去除，進而將混合層82之一部分進一步去除，但混合層82並未被完全去除。具體而言，自選自氣體源群40之複數個氣體源中之氣體源，將第2氣體供給至處理容器12內。第2氣體可含有稀有氣體、或稀有氣體與氫氣之混合氣體之任一者。藉由使排氣裝置50動作而將處理容器12內之壓力設定為特定之壓力。自第1高頻電源62供給高頻電力。自第2高頻電源64供給高頻偏壓電力。藉此產生電漿。如圖2之(c)部所示，藉由所產生之電漿使形成於主面SF之HC膜81受到濺鍍而去除，並且HC膜81中所含之碳自主面SF擴散至被蝕刻層EL之內側而於被蝕刻層EL之主面SF形成含有銅與碳之混合層82，進而，混合層82藉由濺鍍而活化且形成有機銅化合物，濺鍍後之副產物之揮發性增加，故於混合層82存在之期間能夠進行垂直性較高之蝕刻。於進而延長步驟ST22之執行時間之情形時，有於步驟ST22之執行中將混合層82完全去除之情形，於HC膜81被完全去除之後，被蝕刻層EL之銅僅藉由物理濺鍍而去除，被蝕刻層EL之加工形狀成錐形狀，於側面FC可附著所濺鍍之銅。 具體而言，第2氣體中所含之稀有氣體例如可為氬氣(Ar氣體)。第2氣體中可含之稀有氣體除氬氣之外，還可為氦氣、氖氣、氪氣、氙氣等。於使用該等稀有氣體之情形時，與對HC膜81或混合層82中含有之碳之濺鍍能、及對遮罩MK中含有之鎢(W)等重元素之濺鍍能相比，對被蝕刻層EL中含有之銅之濺鍍能充分多。因此，使用有稀有氣體之濺鍍對晶圓W可成為高選擇比之濺鍍。再者，於本實施形態中，於以下之說明中，作為第2氣體之稀有氣體僅例示性地顯示氬氣，但於本實施形態之以下之記載中，於第2氣體為氬氣之情形時取得之全部作用、效果對於其他稀有氣體亦可同樣地取得。 步驟ST23係於收容有晶圓W之電漿處理裝置10之處理容器12內產生第3氣體之電漿之步驟。於步驟ST23中，如圖2之(d)部所示，藉由第3氣體之電漿，自形成於被蝕刻層EL之主面SF且經步驟ST22露出之混合層82去除碳。進而，亦將形成於側面FC之HC膜81去除。具體而言，自選自氣體源群40之複數個氣體源中之氣體源，將第3氣體供給至處理容器12內。第3氣體可含有氫氣。藉由使排氣裝置50動作而將處理容器12內之壓力設定為特定之壓力。自第1高頻電源62供給高頻電力。自第2高頻電源64供給高頻偏壓電力。藉此產生電漿。如圖2之(d)部所示，藉由所產生之電漿，自形成於被蝕刻層EL之主面SF且經步驟ST22露出之混合層82去除碳，藉此去除混合層82，進而，亦將形成於側面FC之HC膜81去除。再者，於程序SQ不包含步驟ST23之情形時，於步驟ST22執行後殘留之混合層82中之碳濃度每當反覆執行程序SQ便增加，從而，剩餘之碳會累積，其結果導致蝕刻終於停止。又，因沈積於側面FC之碳氫膜變厚而使圖案之槽之形狀亦可成為錐形狀。 如以上所述，藉由執行1次程序SQ，可對含有銅之被蝕刻層EL中未被遮罩MK覆蓋之部分以高選擇比進行蝕刻。 繼程序SQ後之步驟ST3中，判定程序SQ之反覆次數是否達到預先設定之次數，於判定為未達到該次數之情形時(步驟ST3：否(No))，再次執行程序SQ，於判定為達到該次數之情形時(步驟ST3：是(Yes))，結束方法MT之處理，執行後續之特定之處理。即，於步驟ST3中，反覆執行程序SQ直至程序SQ之反覆次數達到預先設定之次數為止，藉此能夠對含有銅之被蝕刻層EL進行高選擇比之蝕刻直至達到所需之深度為止。程序SQ之反覆次數可根據對被蝕刻層EL之蝕刻之深度而決定。 將執行程序SQ時之形成於被蝕刻層EL之主面SF上之HC膜81及混合層82中所含之碳之量之變化示於圖5。圖5之橫軸表示時間，圖5之縱軸表示附著於被蝕刻層EL之主面SF上之碳之量。圖5所示之Tsq表示程序SQ之執行時間，圖5所示之Tst21表示步驟ST21之執行時間，圖5所示之Tst22表示步驟ST22之執行時間，圖5所示之Tst23表示步驟ST23之執行時間。於步驟ST21中，藉由第1氣體之電漿而於被蝕刻層EL之主面SF形成HC膜81，藉此，附著於被蝕刻層EL之主面SF之碳之量增加。於步驟ST22中，藉由第2氣體之電漿而對HC膜81進行濺鍍，故隨著對HC膜81之濺鍍與時間之共同推進，附著於被蝕刻層EL之主面SF之碳之量亦減少，但於步驟ST22結束時，亦有碳殘留於被蝕刻層EL之主面SF。於步驟ST22之結束時間點殘留於被蝕刻層EL之主面SF之碳係混合層82中所含之碳，於步驟ST22之結束時間點HC膜81被完全去除。於步驟ST22之結束時間點殘留於被蝕刻層EL之主面SF之碳於步驟ST23中被完全去除。即，於步驟ST23中，藉由第3氣體之電漿，而於步驟ST22之結束時間點將殘留於被蝕刻層EL之主面SF之碳自混合層82去除。 又，於步驟ST22中藉由第2氣體之電漿而蝕刻之被蝕刻層EL之銅之量多於步驟ST21中藉由第1氣體之電漿而蝕刻之被蝕刻層EL之銅之量、及步驟ST23中藉由第3氣體之電漿而蝕刻之被蝕刻層EL之銅之量之任一者。 繼而，參照圖6～圖9對程序SQ中使用之製程條件更具體地進行說明。圖6係表示用於決定圖1所示之方法MT之程序之製程條件之模擬結果的圖。圖9係表示用於決定圖1所示之方法MT之程序之製程條件之另一模擬結果的圖。圖7係表示用於決定圖1所示之方法MT之程序之製程條件之測定結果的圖。圖8之(a)部及圖8之(b)部係表示用以說明圖7所示之測定結果之表之圖。於圖8之(a)部，顯示在對應於圖7之縱軸之值與橫軸之值之條件下蝕刻晶圓W之情形時所獲得之蝕刻後之被蝕刻層EL之側面FC之錐形角[°]。於圖8之(b)部中，顯示圖7之縱軸之值與橫軸之值之比。圖8之(a)部之錐形角[°]表示圖3所示之角度θ[°]。圖3所示之角度θ[°]係側面FC與被蝕刻層EL之主面SF所成之角度(銳角)(或該角度θ亦可為側面FC、與沿著板狀之晶圓W之表面(晶圓W之主面FW及晶圓W之背面)延伸之面所成之角度(銳角))，其表示側面FC之傾斜。圖3所示之基準線LN1與側面FC平行，圖3所示之基準線LN2與被蝕刻層EL之主面SF平行(或基準線LN2與沿著板狀之晶圓W之表面(晶圓W之主面FW及晶圓W之背面)延伸之面平行)。 首先，參照圖6對步驟ST22之製程條件進行說明。圖6之橫軸表示氬離子之能量(Ion energy)[eV]，圖6之縱軸表示將對銅層(Cu)之濺鍍能除以對可用於遮罩MK之各種材料(Ti、Ta、W、Si)之濺鍍能所得之商之值(Sputter yield ratio to Cu)。如圖6所示可知，於氬離子之能量為200[eV]以下之情形時，對銅層之濺鍍能較各種材料層顯著變多。即，於步驟ST22中，可知於氬離子之能量為200[eV]以下之情形時，對含有銅之被蝕刻層EL之蝕刻較對遮罩MK之蝕刻更快地進行。由此，於氬離子之能量為200[eV]以下之情形時，於步驟ST22中執行之銅濺鍍可以高選擇比實現。 於步驟ST22中，可知氬離子之能量之值[eV]為藉由第2高頻電源64施加至晶圓W之偏壓電壓之值[V]之1/2左右，為了實現用以實現對遮罩MK之高選擇比之較理想之200[eV]左右之離子能量，實際上施加至晶圓W之偏壓電壓較理想為400[V]以下。又，於步驟ST22中，為了獲得用以取得對銅層之濺鍍之效果所需之氬離子之能量，所需之能量典型而言為50[eV]左右，因此藉由第2高頻電源64施加至晶圓W之偏壓電壓之值[V]為100[V]左右，故於步驟ST22中，於產生第2氣體之電漿之情形時施加至晶圓W之偏壓電壓可處於100[V]以上且400[V]以下之範圍。再者，圖6所示之氬離子之能量表示入射至晶圓W時之氬離子之能量。 參照圖7、圖8之(a)部，對步驟ST22之製程條件進一步進行說明。圖7之橫軸表示對碳氫膜之濺鍍量[nm]，圖7之縱軸表示碳氫膜之膜厚[nm]。關於圖7之橫軸所示之對碳氫膜之濺鍍量[nm]，將步驟ST22中之對HC膜81之濺鍍之速度設為固定，對應於步驟ST22之執行時間。圖7之縱軸所示之膜厚之碳氫膜係形成於用於測定用之銅層之表面(與被蝕刻層EL之主面SF對應之測定用之晶圓上所形成的銅之平面)的膜，圖7之縱軸所示之膜厚之碳氫膜之膜厚係較之設置有遮罩MK之被蝕刻層EL之主面SF上所形成之HC膜81之膜厚略大0.3[nm]左右之值。即，圖7之縱軸所示之膜厚之值[nm]減去0.3所得之值對應於步驟ST21中形成之HC膜81之膜厚。圖8之(a)部及圖8之(b)部所示之表之行方向(碳氫膜之濺鍍量)對應於圖7之橫軸，圖8之(a)部及圖8之(b)部所示之表之列方向(碳氫膜之膜厚)對應於圖7之縱軸。 根據圖7及圖8之(a)部可知，於步驟ST21中藉由第1氣體之電漿而形成於被蝕刻層EL上(主面SF)之HC膜81之膜厚處於包含1.0[nm](圖7之縱軸之值為1.3[nm])之0.8[nm]以上且1.2[nm]以下之範圍(圖7之縱軸之值為1.1[nm]以上且1.5[nm]以下之範圍)之情形時，程序SQ後之側面FC之錐形角相對較大，接近90[°]。進而，於圖7之橫軸(對碳氫膜之濺鍍量)之值處於圖7之縱軸之1.1[nm]以上且1.5[nm]以下的2.0倍以上且3.5倍以下之範圍(圖7之橫軸之值為2.2[nm]以上且5.3[nm]以下之範圍)之情形時，程序SQ後之側面FC之錐形角相對較大，接近90[°]。即，於步驟ST22之執行時間(濺鍍時間)處於在除該執行時間之條件外之步驟ST22之製程條件下用以蝕刻且去除處於0.8[nm]以上且1.2[nm]以下之範圍(圖7之縱軸之值為1.1[nm]以上且1.5[nm]以下之範圍)之膜厚之HC膜81所需之時間的2.0倍以上且3.5倍以下之範圍(圖7中由圖7之曲線C1與曲線C2所夾之區域，更具體而言，例如包含區AL之區域)之情形時，程序SQ後之側面FC之錐形角相對較大，接近90[°]。再者，處於此種範圍內步驟ST22之執行時間(濺鍍時間)可根據伴隨蝕刻之進展而成為蝕刻對象之圖案之槽之縱橫比之變化而進一步增減。 再者，可知圖8之(a)部之錐形角之分佈、與圖8之(b)部之比((碳氫膜之濺鍍量)/(碳氫膜之膜厚))之分佈存在相反之相關。即，(碳氫膜之濺鍍量)/(碳氫膜之膜厚)之值越小，即碳氫膜之濺鍍量相對越少，則蝕刻後之側面FC之錐形角越大，越接近90[°]，由此，可實現高選擇比。 參照圖9，對步驟ST23之製程條件進行說明。圖9之橫軸表示氫離子之能量(Ion energy)[eV]，圖9之縱軸表示濺鍍能(Sputter yield)[a.u.](任意單位)。圖9所示之模擬結果GR1表示對碳層之濺鍍能，圖9所示之模擬結果GR2表示對銅層之濺鍍能。如圖9所示，可知於氫離子之能量大於50[eV]且小於300[eV]之情形時，對碳層之濺鍍能多於對銅層之濺鍍能。即，於步驟ST23中，於氫離子之能量大於50[eV]且小於300[eV]之情形時，充分地進行對含有碳之混合層82之濺鍍，即便於混合層82被充分地去除之後，亦可抑制對含有銅之被蝕刻層EL之蝕刻。由此，於氫離子之能量處於大於50[V]且小於300[V]之範圍之情形時，於步驟ST23中，自含有碳之HC膜81及混合層82中與銅相比可選擇性地進行碳之去除。於步驟ST23中，氫離子之能量之值[eV]為藉由第2高頻電源64而施加至晶圓W之偏壓電壓之值[V]的1/2左右，故於步驟ST23中，於產生第3氣體之電漿之情形時施加至晶圓W之偏壓電壓可處於大於100[V]且小於600[V]之範圍。再者，圖9所示之氫離子之能量表示入射至晶圓W時之氫離子之能量。 再者，於方法MT中，有藉由於程序SQ(尤其步驟ST22)中執行之蝕刻而產生之(飛散之)銅及有機物等附著且沈積於處理容器12之內側之情形。若銅及有機物等沈積於上部電極30，則上部電極30之電極板34之表面之導電性產生變化，製程之再現性亦降低。有機物可藉由氧或氫等之電漿而更容易地去除，但銅則難以去除，例如若使用Si製之電極板34則銅會擴散至Si中而更難去除。對於該狀況，於上部電極30之電極板34含有碳化矽或銅之情形時，於銅沈積至電極板34之情形時由於銅原子擴散至電極板34中而導致之導電性之變化較少。進而，如圖1所示，方法MT可進而具備步驟ST4(第4步驟)，其係使用含有碳化矽或銅之電極板34，於上部電極30與下部電極LE之間施加直流電壓、或施加60[MHz]左右之高頻電壓。如上所述，步驟ST4係對電極(尤其上部電極30)進行處理之步驟，且如圖1所示係於反覆執行上述程序而結束上述銅層之蝕刻、且將晶圓W搬出後執行。 以下，表示步驟ST21、步驟ST22、及步驟ST23之各者之製程條件之實施例。 ＜步驟ST21＞ ∙處理容器12內之壓力之值[mTorr]：10[mTorr] ∙第1高頻電源62之高頻電力之值[W]：300[W] ∙第2高頻電源64之高頻電力之值[W]：0[W](高頻電壓0[V]) ∙處理氣體：CH4 氣體 ∙處理氣體之流量[sccm]：100[sccm] ∙處理時間[s]：3[s] ＜步驟ST22＞ ∙處理容器12內之壓力之值[mTorr]：5[mTorr] ∙第1高頻電源62之高頻電力之值[W]：300[W] ∙第2高頻電源64之高頻電力之值[W]：50[W](高頻電壓200[V]) ∙處理氣體：Ar氣體 ∙處理氣體之流量[sccm]：100[sccm] ∙處理時間[s]：10[s] ＜步驟ST23＞ ∙處理容器12內之壓力之值[mTorr]：10[mTorr] ∙第1高頻電源62之高頻電力之值[W]：300[W] ∙第2高頻電源64之高頻電力之值[W]：100[W](高頻電壓600[V]) ∙處理氣體：H2 氣體及N2 氣體 ∙處理氣體之流量[sccm]：(H2 )150[sccm]，(N2 )150[sccm] ∙處理時間[s]：5[s] ＜程序SQ(步驟ST21～ST23)＞ ∙靜電吸盤ESC之溫度[℃]：120[℃] ∙處理容器之溫度[℃]：80[℃] ∙反覆次數[次]：80[次] 根據一實施形態之方法MT，針對每一程序SQ，於步驟ST21中，於含有銅之被蝕刻層EL上形成含有碳之HC膜81，於繼步驟ST21後之步驟ST22中，對含有碳之HC膜81進行濺鍍，去除HC膜81，並且HC膜81中所含之碳擴散至被蝕刻層EL，於被蝕刻層EL之主面SF形成銅與碳之混合層82並同時去除混合層82，於繼步驟ST22後之步驟ST23中，去除混合層82中、與由遮罩MK劃定之圖案之槽(其係由遮罩MK劃定之槽，且於蝕刻後包含藉由蝕刻形成之被蝕刻層EL之溝槽)之側面FC(包含遮罩MK之側面，並且於蝕刻後包含藉由蝕刻形成之被蝕刻層EL之溝槽之側面)之剩餘之碳，故於反覆執行程序SQ之情形時不會因剩餘碳而停止蝕刻，從而能夠進行被蝕刻層EL之銅之蝕刻。又，藉由圖案之槽之側面FC之剩餘碳減少而使圖案之槽之側面FC之垂直性提高。 根據一實施形態之方法MT，主要於步驟ST22中實施含有銅之被蝕刻層EL之去除時係藉由化學輔助對被蝕刻層EL進行蝕刻，故會抑制主要藉由物理濺鍍進行被蝕刻層EL之去除而使被蝕刻層EL之加工形狀成為錐形狀。 根據一實施形態之方法MT，於步驟ST21中藉由第1氣體之電漿而形成於遮罩MK上及被蝕刻層EL上之HC膜81之膜厚為0.8[nm]以上且1.2[nm]以下，故於步驟ST22中實施之濺鍍之蝕刻可以高選擇比實現，從而，由遮罩MK劃定之圖案之槽之側面之垂直性提高，由此，可提高銅層之加工之垂直性。 根據一實施形態之方法MT，步驟ST21之執行時間可根據隨蝕刻之進展而增大之圖案之槽之縱橫比而增減。因此，步驟ST21之執行時間可根據縱橫比而增減，故可無關於步驟ST21執行時由遮罩MK劃定之圖案之槽之縱橫比之變化，而藉由第1氣體之電漿於被蝕刻層EL之主面SF及遮罩MK之表面形成均勻之膜。 根據一實施形態之方法MT，步驟ST22之執行時間係根據隨蝕刻之進展而增大之圖案之槽之縱橫比而增減。因此，步驟ST22之執行時間可根據步驟ST22執行時由遮罩劃定之圖案之槽之縱橫比隨蝕刻進展之變化而增減，故於上述步驟ST22之執行時間內，進而可無關於第2步驟執行時由遮罩劃定之圖案之槽之縱橫比，而藉由第2氣體之電漿適當地進行對由步驟ST21所形成且含有碳之HC膜81之蝕刻、進而是對由步驟ST22所形成之含有銅與碳之混合層82之蝕刻。 根據一實施形態之方法MT，於步驟ST22中，於產生第2氣體之電漿之情形時施加至晶圓W之偏壓電壓處於100[V]以上且400[V]以下之範圍，故可獲得足以貫通由步驟ST21沈積所得之HC膜81的離子能量，形成碳氫之HC膜81與被蝕刻層EL之混合層82，進而能夠藉由濺鍍而去除混合層82。再者，該情形時藉由偏壓電壓而加速之離子之能量相當於200[eV]以下之範圍。進而，對含有銅之被蝕刻層EL之蝕刻較對遮罩MK之蝕刻更快地進行，故於步驟ST22中執行之濺鍍可以高選擇比實現，從而由遮罩MK劃定之圖案之槽之側面之垂直性提高。如此，由有機層與銅層之混合效應而使濺鍍所得之副產物之揮發性提高，故於銅層加工中可使垂直性提高。 根據一實施形態之方法MT，步驟ST22之執行時間為，用以對步驟ST21中所沈積之HC膜81進行蝕刻且去除HC膜81所需之時間的2.0倍以上且3.5倍以下。因此，步驟ST22之執行時間為，於除該執行時間之條件外之步驟ST22之製程條件下用以對膜進行蝕刻且去除膜所需之時間的2.0倍以上且3.5倍以下。因此，步驟ST22中將步驟ST21中所沈積之HC膜81與被蝕刻層EL藉由離子能量而混合，能夠藉由化學輔助而對含有銅之被蝕刻層EL進行蝕刻。進而，於完全地去除HC膜81而移行至對被蝕刻層EL之銅之純粹之濺鍍之前可移行至步驟ST22之後要執行之步驟ST23。如此，藉由於步驟ST22中完全地去除混合層82之前停止步驟ST22而使銅層之加工之垂直性提高，並且藉由於步驟ST22之後執行之步驟ST23而去除剩餘之碳且抑制伴隨蝕刻進展而形成之碳之沈積，藉此可確實地對含有銅之被蝕刻層EL執行蝕刻。 根據一實施形態之方法MT，於步驟ST23中，於產生第3氣體之電漿之情形時施加至晶圓W之偏壓電壓處於大於100[V]且小於600[V]之範圍，故對步驟ST23中之被蝕刻層EL之濺鍍能小於步驟ST22之被蝕刻層EL之濺鍍能。進而，根據方法MT，於步驟ST23中，於產生第3氣體之電漿之情形時施加至晶圓W之偏壓電壓處於大於100[V]且小於600[V]之範圍，故對步驟ST23中之含有碳之層之濺鍍能大於對銅層之濺鍍能。因此，於步驟ST23中，可自步驟ST21中藉由第1氣體之電漿而形成且含有碳之HC膜81、與步驟ST22中藉由第2氣體之電漿而形成且含有碳與銅之混合層82選擇性地進行碳之去除。其原因在於，氫相對於銅之濺鍍速率較低、及藉由形成碳氫之膜而可效率良好地去除碳等。再者，該情形時由偏壓電壓而加速之離子之能量相當於大於50[eV]且小於300[eV]之範圍。 根據一實施形態之方法MT，第1氣體含有CH4 氣體，故於步驟ST21中，可將含有碳之HC膜81形成於遮罩MK上及被蝕刻層EL上。 根據一實施形態之方法MT，上部電極30之電極板34含有碳化矽或銅，故於對上部電極30之電極板34藉由程序SQ中進行之蝕刻而沈積銅之情形時，可使由於銅原子擴散至電極板34所導致之電極板34之導電性之變化降低。而且，可使蝕刻製程之再現性提高。 根據一實施形態之方法MT，為了進行電漿處理裝置10之清洗進而具備步驟ST4。於步驟ST4中，於電漿存在之情況下對上部電極30施加負的靜電壓或高頻電壓。步驟ST4係於反覆執行程序SQ而結束被蝕刻層EL之蝕刻、且將晶圓W自電漿處理裝置10搬出之後執行。即，自電漿將離子饋入至電漿處理裝置10之上部電極30，附著於上部電極30之含有銅之沈積物可藉由濺鍍而去除。 以上，於較佳之實施形態中圖示且說明了本發明之原理，但業者可意識到，本發明可於不脫離上述原理之情況下對配置及詳情進行變更。本發明並不限定於本實施形態所揭示之特定之構成。因此，對來源於申請專利範圍及其精神範圍之所有修正及變更申請權利。 例如，於程序SQ被執行複數次數且將被蝕刻層EL蝕刻至第6層(圖10所示之基底層ML)之後，可將圖1所示之步驟ST5(第5步驟)追加至方法MT。步驟ST5係於第6層之材料為Ta之情形時可應用者，進而，於第6層為TaN或Ru之情形時亦可同樣地應用。若程序SQ被反覆執行複數次數且將被蝕刻層EL蝕刻至基底層ML(步驟ST3：是之後，進而步驟ST4之後)，如圖10所示，經由藉由該蝕刻而形成於被蝕刻層EL之槽TR(由遮罩MK劃定之圖案之槽)可使基底層ML露出，但有於槽TR內於基底層ML之表面SF1殘留作為被蝕刻層EL之材料之銅(Cu)之情形。圖10所示之殘留層RM係藉由對被蝕刻層EL之蝕刻而產生之Cu之殘留物。 於對基底層ML之蝕刻中，於基底層ML之材料為Ta之情形時可使用氟碳系氣體之電漿，但如上所述，於被蝕刻層EL之槽TR內、在Ta之基底層ML之表面SF1沈積有Cu之殘留層RM之情形時，對基底層ML之蝕刻會因殘留於基底層ML之表面SF1之Cu之殘留層RM而受到阻礙，故有變得困難之情形。為避免此種對基底層ML之蝕刻之困難，如圖1所示，一實施形態之方法MT可進而具備步驟ST5，其係對槽TR內之基底層ML之表面SF1上所殘留之Cu之殘留層RM藉由濕式洗淨而去除。步驟ST5係於反覆執行程序SQ而將被蝕刻層EL蝕刻至基底層ML之後且於蝕刻基底層ML之前，將殘留於基底層ML上之被蝕刻層EL之銅去除的步驟。於步驟ST5中，藉由使用有氫氟酸或檸檬酸等酸性溶液之濕式洗淨而去除殘留於基底層ML上之銅。具體而言，於步驟ST5之濕式洗淨中，可使用例如0.5 wt%(重量百分比)左右之稀氫氟酸(DHF)、或8 wt%左右之檸檬酸。步驟ST5之執行時間[min]例如於使用0.5 wt%左右之稀氫氟酸(DHF)之情形時可為2.5[min]左右。藉由稀氫氟酸或檸檬酸等酸性溶液之酸之作用，殘留層RM之Cu以離子之形式而溶出，藉此可將Cu之殘留層RM自基底層ML之表面SF1良好地去除。 根據以上所述，於將被蝕刻層EL蝕刻至基底層ML為止之後於基底層ML殘留有Cu之情形時，亦可於步驟ST5中於執行對基底層ML之蝕刻之前去除Cu，故可防止對基底層ML之蝕刻因Cu而受到阻礙。尤其於基底層ML為Ta、TaN或Ru之情形時，於步驟ST5中藉由使用利用有氫氟酸或檸檬酸之濕式洗淨而能夠去除殘留於基底層ML上之Cu。 再者，於Cu之殘留層RM之去除中使用乾式蝕刻而非濕式洗淨之情形時，藉由於乾式蝕刻之執行時產生之濺鍍之作用，使殘留層RM之Cu注入至與殘留層RM相接之Ta、TaN或Ru之基底層ML，於槽TR內之基底層ML上可形成Cu與Ta、TaN或Ru之金屬間化合物。於此種Cu與Ta、TaN或Ru之金屬間化合物形成於槽TR內之基底層ML之表面SF1之狀態下，為了蝕刻Ta、TaN或Ru之基底層ML而將氟碳系氣體之電漿供給至槽TR內之情形時，於槽TR內之基底層ML之表面SF1形成Cu之氟化物，但Cu之氟化物之蒸氣壓相對較低，由此，難以藉由使Cu之氟化物氣化而使Cu飛散。因此，Cu之殘留層RM之去除、進而是對基底層ML之蝕刻均變得困難。因此，於Cu之殘留層RM之去除中，較佳為如步驟ST5般使用有氫氟酸或檸檬酸等酸性溶液之濕式洗淨而並非乾式蝕刻。 此處，將對基底層ML之蝕刻中使用之製程條件之具體之一例示於以下。氣體源群40可進而包含用於基底層ML之蝕刻之下述氟碳系氣體(CF4 氣體及C4 F8 氣體)之氣體源。 ∙處理容器12內之壓力之值[mTorr]：50[mTorr] ∙第1高頻電源62之高頻電力之值[W]：500[W] ∙第2高頻電源64之高頻電力之值[W]：100[W] ∙處理氣體：CF4 氣體及C4 F8 氣體 ∙處理氣體之流量[sccm]：135[sccm](CF4 氣體)，30[sccm](C4 F8 氣體) ∙處理時間[s]：80[s]
10‧‧‧電漿處理裝置 12‧‧‧處理容器 12e‧‧‧排氣口 12g‧‧‧搬入搬出口 14‧‧‧支持部 18a‧‧‧第1平板 18b‧‧‧第2平板 22‧‧‧直流電源 23‧‧‧開關 24‧‧‧冷媒流路 26a‧‧‧配管 26b‧‧‧配管 28‧‧‧氣體供給線 30‧‧‧上部電極 32‧‧‧絕緣性屏蔽構件 34‧‧‧電極板 34a‧‧‧氣體噴出孔 36‧‧‧電極支持體 36a‧‧‧氣體擴散室 36b‧‧‧氣體通流孔 36c‧‧‧氣體導入口 38‧‧‧氣體供給管 40‧‧‧氣體源群 42‧‧‧閥群 44‧‧‧流量控制器群 46‧‧‧積存物遮罩 48‧‧‧排氣平板 50‧‧‧排氣裝置 52‧‧‧排氣管 54‧‧‧閘閥 62‧‧‧第1高頻電源 64‧‧‧第2高頻電源 66‧‧‧整合器 68‧‧‧整合器 70‧‧‧電源 81‧‧‧HC膜 82‧‧‧混合層 AL‧‧‧區 C1‧‧‧曲線 C2‧‧‧曲線 Cnt‧‧‧控制部 EL‧‧‧被蝕刻層 ESC‧‧‧靜電吸盤 FC‧‧‧側面 FR‧‧‧聚焦環 FW‧‧‧主面 GR1‧‧‧模擬結果 GR2‧‧‧模擬結果 HP‧‧‧加熱器電源 HT‧‧‧加熱器 LE‧‧‧下部電極 LN1‧‧‧基準線 LN2‧‧‧基準線 MK‧‧‧遮罩 ML‧‧‧基底層 MT‧‧‧方法 PD‧‧‧載置台 RM‧‧‧殘留層 SF‧‧‧主面 SF1‧‧‧表面 Sp‧‧‧處理空間 SQ‧‧‧程序 ST1、ST3～ST5‧‧‧步驟 ST21～ST23‧‧‧步驟 TR‧‧‧槽 Tsq‧‧‧程序之執行時間 Tst‧‧‧步驟之執行時間 W‧‧‧晶圓 θ‧‧‧角度
圖1係表示一實施形態之方法之流程圖。 圖2包含(a)部、(b)部、(c)部、及(d)部，圖2之(a)部係例示圖1所示之方法之各步驟執行前之被處理體之主要之構成部位的剖視圖，圖2之(b)部～(d)部係表示圖1所示之方法之各步驟執行後之被處理體之主要構成部位之狀態的剖視圖。 圖3係例示圖1所示之方法中包含之程序執行複數次之後被處理體之主要部位之狀態的剖視圖。 圖4係表示能夠用於圖1所示之方法之執行中之電漿處理裝置之一例的圖。 圖5係模式性地表示於圖1所示之方法所包含之程序執行中被處理體表面之碳之量之變化的圖。 圖6係表示用於決定圖1所示之方法之程序之製程條件之模擬結果的圖。 圖7係表示用於決定圖1所示之方法之程序之製程條件之測定結果的圖。 圖8包含(a)部及(b)部，圖8之(a)部及圖8之(b)部係表示用以說明圖7所示之測定結果之表之圖，圖8之(a)部中，顯示於和圖7之縱軸之值與橫軸之值對應之條件下對被處理體進行蝕刻之情形時所獲得的蝕刻後之銅層之圖案之槽之側面之錐形角，圖8之(b)部中，顯示圖7之縱軸之值與橫軸之值之比。 圖9係表示用於決定圖1所示之方法之程序之製程條件之其他模擬結果的圖。 圖10係表示藉由圖1所示之方法將銅層蝕刻至基底層所得之被處理體之主要構成部位之狀態的剖視圖。
MT‧‧‧方法
SQ‧‧‧程序
ST1、ST3~ST5‧‧‧步驟
ST21~ST23‧‧‧步驟

Claims (13)

  1. 一種蝕刻銅層之方法，其係蝕刻被處理體之銅層者，該被處理體具備該銅層及設置於該銅層上之遮罩，該方法係反覆執行包含以下步驟之程序而蝕刻上述銅層：第1步驟，其係於收容有上述被處理體之電漿處理裝置之處理容器內產生第1氣體之電漿，於上述銅層上形成含有碳之膜；第2步驟，其係於上述第1步驟之後，於上述處理容器內產生第2氣體之電漿，對上述含有碳之膜進行濺鍍，於上述銅層之表面形成銅與碳之混合層；及第3步驟，其係於上述第2步驟之後，於上述處理容器內產生第3氣體之電漿；且上述第1氣體含有碳氫氣體，上述第2氣體含有稀有氣體、或稀有氣體與氫氣之混合氣體之任一者，上述第3氣體含有氫氣。
  2. 如請求項1之蝕刻銅層之方法，其中於上述第2步驟中藉由上述第2氣體之電漿而蝕刻之上述銅層之銅之量多於上述第1步驟中藉由上述第1氣體之電漿而蝕刻之該銅層之銅之量、及上述第3步驟中藉由上述第3氣體之電漿而蝕刻之該銅層之銅之量之任一者。
  3. 如請求項1之蝕刻銅層之方法，其中於上述第1步驟中藉由上述第1氣 體之電漿而形成於上述遮罩上及上述銅層上之膜之膜厚為0.8nm以上且1.2nm以下。
  4. 如請求項3之蝕刻銅層之方法，其中上述第1步驟之執行時間係根據該第1步驟執行時由上述遮罩劃定之圖案之槽之縱橫比而增減。
  5. 如請求項3之蝕刻銅層之方法，其中上述第2步驟之執行時間係根據該第2步驟執行時由上述遮罩劃定之圖案之槽之縱橫比而增減。
  6. 如請求項3之蝕刻銅層之方法，其中於上述第2步驟中，於產生上述第2氣體之電漿之情形時施加至上述被處理體之偏壓電壓處於100V以上且400V以下之範圍。
  7. 如請求項6之蝕刻銅層之方法，其中上述第2步驟之執行時間為，於除該執行時間之條件外之該第2步驟之製程條件下用以對上述膜進行蝕刻且去除該膜所需之時間的2.0倍以上且3.5倍以下。
  8. 如請求項1之蝕刻銅層之方法，其中上述第1氣體含有CH4氣體。
  9. 如請求項1至8中任一項之蝕刻銅層之方法，其中於上述第3步驟中，於產生上述第3氣體之電漿之情形時施加至上述被處理體之偏壓電壓處於大於100V且小於600V之範圍。
  10. 如請求項1至8中任一項之蝕刻銅層之方法，其中上述電漿處理裝置之上部電極之電極板含有碳化矽或銅，上述上部電極係於上述處理容器內設置於支持上述被處理體之載置台之上方。
  11. 如請求項1至8中任一項之蝕刻銅層之方法，其進而具備第4步驟，該第4步驟係於上述電漿處理裝置之上部電極與下部電極之間施加直流電壓、或施加高頻電壓，上述上部電極係於上述處理容器內設置於支持上述被處理體之載置台之上方，上述下部電極係設置於上述載置台，上述第4步驟係於反覆執行上述程序而結束上述銅層之蝕刻、且將上述被處理體搬出之後執行。
  12. 如請求項1至8中任一項之蝕刻銅層之方法，其中上述被處理體進而具備基底層，上述銅層係設置於該基底層上，該方法進而具備第5步驟，其係於反覆執行上述程序而將上述銅層蝕刻至上述基底層之後且蝕刻該基底層之前，去除殘留於該基底層上之該銅層之銅。
  13. 如請求項12之蝕刻銅層之方法，其中上述基底層之材料為Ta、TaN或Ru， 於上述第5步驟中，藉由使用有氫氟酸或檸檬酸之濕式洗淨而去除殘留於上述基底層上之銅。
TW106119208A 2016-06-10 2017-06-09 蝕刻銅層之方法 TWI740961B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2016116298 2016-06-10
JP2016-116298 2016-06-10
JP2016218975A JP6745199B2 (ja) 2016-06-10 2016-11-09 銅層をエッチングする方法
JP2016-218975 2016-11-09

Publications (2)

Publication Number Publication Date
TW201802937A TW201802937A (zh) 2018-01-16
TWI740961B true TWI740961B (zh) 2021-10-01

Family

ID=60578805

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106119208A TWI740961B (zh) 2016-06-10 2017-06-09 蝕刻銅層之方法

Country Status (2)

Country Link
TW (1) TWI740961B (zh)
WO (1) WO2017213193A1 (zh)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201414870A (zh) * 2007-03-30 2014-04-16 Lam Res Corp 用於半導體材料處理設備之具有低微塵粒特性的噴淋頭電極與噴淋頭電極組件

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5646882B2 (ja) * 2009-09-30 2014-12-24 富士フイルム株式会社 洗浄組成物、洗浄方法、及び半導体装置の製造方法
JP5783890B2 (ja) * 2011-12-07 2015-09-24 株式会社日立ハイテクノロジーズ プラズマ処理方法
JP5937632B2 (ja) * 2014-02-06 2016-06-22 東京エレクトロン株式会社 基板処理方法、前処理装置、後処理装置、基板処理システムおよび記憶媒体
JP2015079797A (ja) * 2013-10-15 2015-04-23 東京エレクトロン株式会社 銅層をエッチングする方法
JP6285213B2 (ja) * 2014-03-03 2018-02-28 東京エレクトロン株式会社 プラズマ処理装置のクリーニング方法
US9290848B2 (en) * 2014-06-30 2016-03-22 Tokyo Electron Limited Anisotropic etch of copper using passivation
US9359679B2 (en) * 2014-10-03 2016-06-07 Applied Materials, Inc. Methods for cyclically etching a metal layer for an interconnection structure for semiconductor applications

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201414870A (zh) * 2007-03-30 2014-04-16 Lam Res Corp 用於半導體材料處理設備之具有低微塵粒特性的噴淋頭電極與噴淋頭電極組件

Also Published As

Publication number Publication date
WO2017213193A1 (ja) 2017-12-14
TW201802937A (zh) 2018-01-16

Similar Documents

Publication Publication Date Title
US10566206B2 (en) Systems and methods for anisotropic material breakthrough
JP6529357B2 (ja) エッチング方法
TWI508162B (zh) Plasma processing methods and computer readable memory media
TW201820391A (zh) 準原子層蝕刻方法
JP4754374B2 (ja) プラズマエッチング方法およびコンピュータ読み取り可能な記憶媒体
EP2916344B1 (en) Method of cleaning a plasma processing apparatus
US11205577B2 (en) Method of selectively etching silicon oxide film on substrate
JP2008078515A (ja) プラズマ処理方法
JP2014086500A (ja) 銅層をエッチングする方法、及びマスク
JP6017928B2 (ja) プラズマエッチング方法及びプラズマエッチング装置
TWI766866B (zh) 蝕刻方法
JP2016076620A (ja) 被処理体を処理する方法
JP2005251837A (ja) プラズマ処理方法及びプラズマ処理装置
TW201818465A (zh) 被處理體之處理方法
KR100798160B1 (ko) 플라즈마 에칭방법
TWI633601B (zh) Method of etching a copper layer
JP4827567B2 (ja) プラズマエッチング方法およびコンピュータ読み取り可能な記憶媒体
TWI740961B (zh) 蝕刻銅層之方法
JP6745199B2 (ja) 銅層をエッチングする方法
JP2010263244A (ja) プラズマ処理方法
KR102612169B1 (ko) 다층막을 에칭하는 방법
US10256112B1 (en) Selective tungsten removal
US11798813B2 (en) Selective removal of ruthenium-containing materials
JP2010166092A (ja) プラズマエッチング方法