TWI633601B - Method of etching a copper layer - Google Patents

Method of etching a copper layer Download PDF

Info

Publication number
TWI633601B
TWI633601B TW103135311A TW103135311A TWI633601B TW I633601 B TWI633601 B TW I633601B TW 103135311 A TW103135311 A TW 103135311A TW 103135311 A TW103135311 A TW 103135311A TW I633601 B TWI633601 B TW I633601B
Authority
TW
Taiwan
Prior art keywords
gas
copper layer
layer
metal mask
plasma
Prior art date
Application number
TW103135311A
Other languages
English (en)
Other versions
TW201517170A (zh
Inventor
西村榮一
霜田惠一
中山溪
Original Assignee
東京威力科創股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 東京威力科創股份有限公司 filed Critical 東京威力科創股份有限公司
Publication of TW201517170A publication Critical patent/TW201517170A/zh
Application granted granted Critical
Publication of TWI633601B publication Critical patent/TWI633601B/zh

Links

Classifications

    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23FNON-MECHANICAL REMOVAL OF METALLIC MATERIAL FROM SURFACE; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL; MULTI-STEP PROCESSES FOR SURFACE TREATMENT OF METALLIC MATERIAL INVOLVING AT LEAST ONE PROCESS PROVIDED FOR IN CLASS C23 AND AT LEAST ONE PROCESS COVERED BY SUBCLASS C21D OR C22F OR CLASS C25
    • C23F4/00Processes for removing metallic material from surfaces, not provided for in group C23F1/00 or C23F3/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Plasma & Fusion (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Drying Of Semiconductors (AREA)
  • ing And Chemical Polishing (AREA)

Abstract

提供一種蝕刻銅層之方法。該方法係包含在收置具有銅層及設置於該銅層上之金屬遮罩的被處理體之處理容器內,生成處理氣體電漿之工序。金屬遮罩係含有鈦。又,處理氣體係含有CH4氣體、氧氣及稀有氣體。一形態中,金屬遮罩亦可包含由TiN所構成之層。

Description

蝕刻銅層之方法
本發明之實施形態係有關一種蝕刻銅層之方法。
半導體裝置之製造中,會進行有形成所謂相互連接線路或連通之配線的程序。該程序係使用有自以往被稱為嵌刻程序(damascene process)之程序。嵌刻程序中,會進行藉由蝕刻來對層間絕緣膜形成稱為溝或孔之形狀,而對所形成之溝及孔埋入金屬材料的處理。然而,伴隨著近年來配線之微細化,嵌刻程序中,便產生所謂難以對於微細的孔或溝埋入金屬材料的種種問題。
為了處理上述之嵌刻程序的問題,便提案有在成膜出銅層後,藉由蝕刻該銅層,來形成微細銅配線之程序。關於此般程序係被記載於以下之非專利文獻1。非專利文獻1所記載之程序中,係藉由暴露銅層於含有氫氣與氬氣之處理氣體電漿,來蝕刻銅層。
【先行技術文獻】
【非專利文獻】
非專利文獻1:Fangyu Wu et al., ”Low-Temperature Etching of Cu by Hydrogen-Base Plasmas”, ACS APPLIED MATERIALS & INTERFACE, 2010, Vol. 2, No. 8, p. 2175-2179.
另外,作為用以蝕刻銅層之遮罩,係可使用金屬遮罩。然而,含有氫氣與氬氣之處理氣體的電漿之蝕刻中,不僅銅層,連金屬遮罩亦會被削減。又,銅層蝕刻會被要求要同時地形成銅配線密度較低之圖案(以下,稱為「粗 圖案」)與銅配線密度較高之圖案(以下,稱為「密圖案」)。亦即,被要求不論在金屬遮罩及蝕刻所形成的形狀之間的空間大小,都要蝕刻該空間下方之銅層。
因相關背景,本技術領域中,便需要蝕刻可在銅層蝕刻中維持金屬遮罩,並且,可同時地形成有高密度圖案及低密度圖案之銅層。
一面相中,係提供一種蝕刻銅層之方法。該方法係包含有在收置具有銅層及設置於該銅層上之金屬遮罩的被處理體之處理容器內,生成處理氣體電漿之工序。金屬遮罩係含有鈦。又,處理氣體係含有CH4氣體、氧氣以及稀有氣體。一形態中,金屬遮罩亦可包含由TiN所構成之層。
根據該方法,便可在利用處理氣體電漿來蝕刻銅層時,藉由含有來自CH4氣體之碳的保護膜來保護金屬遮罩之表面。又,金屬遮罩含有鈦,而使得電漿中之氧活性基會較銅層更促進金屬遮罩之氧化。從而,便可在銅層蝕刻中維持金屬遮罩。進一步地,藉由電漿中氧活性基,來抑制過多保護膜之形成。從而,便可使得有助於銅層蝕刻的活性基進入較寬之空間及較窄之空間兩者。其結果,便可同時地形成高密度圖案及低密度圖案。
一形態中,生成電漿之該工序中,處理容器內之壓力可被設定為50mTorr(6.666Pa)以下。藉由在相關低壓環境下來蝕刻銅層,便可提高電漿中之離子垂直方向的直進性。其結果,便可提高銅層因蝕刻所形成的形狀之垂直性。
一形態中,生成電漿之該工序中,載置被處理體之載置台的溫度可被設定為80℃以上,120℃以下。藉由在被設定為相關範圍內之溫度的載置台上蝕刻銅層,便可抑制銅層之氧化,且,促進金屬遮罩之氧化。
一形態中,氧氣流量對CH4氣體流量之比例可為1/4以上,3/2以下。藉由將氧氣流量與CH4氣體流量控制在相關範圍內之比例,便可抑制銅層之氧化,且,將保護膜的量控制為適當的量。
如上述,便可以在銅層蝕刻中維持金屬遮罩,且可以同時地形成高密度圖案及低密度圖案之方式來蝕刻銅層。
10‧‧‧電漿處理裝置
12‧‧‧處理容器
14‧‧‧載置台
18‧‧‧靜電夾具
28‧‧‧排氣裝置
32‧‧‧高頻電源
35‧‧‧高頻電源
38‧‧‧噴淋頭
44‧‧‧氣體供給部
HT‧‧‧加熱器
HP‧‧‧加熱電源
W‧‧‧晶圓
100‧‧‧基板
102‧‧‧基底層
104‧‧‧銅層
108‧‧‧金屬層
MM‧‧‧金屬遮罩
PF‧‧‧保護膜
R1‧‧‧第1區域
R2‧‧‧第2區域
ST1、ST2‧‧‧工序
圖1係顯示一實施形態相關之蝕刻方法的流程圖。
圖2係概略地顯示可用於一實施形態相關之蝕刻方法的實施之電漿處理裝置一範例之圖式。
圖3係顯示一實施形態相關之蝕刻方法的各處理後晶圓狀態的剖面圖。
圖4係顯示具有金屬遮罩及銅層之被處理體一範例的剖面圖。
圖5係用以說明工序ST2原理的圖式。
圖6係用以說明以實驗例所測量的尺寸之圖式。
圖7係顯示實驗例1結果的圖表。
圖8係顯示實驗例2結果的圖表。
圖9係顯示實驗例3結果的圖表。
以下,便參照圖式就各種實施形態來詳細地說明。另外,各圖式中對於相同或相當的部分係附加相同符號。
圖1係顯示一實施形態相關之蝕刻方法的流程圖。圖1所示之方法係包含有蝕刻銅層之工序ST2。該方法之工序ST2中,會蝕刻銅層。該工序ST2中,會生成含有CH4氣體、氧氣(O2氣體)及稀有氣體之處理氣體電漿,並藉由該電漿來進行銅層蝕刻。又,在一實施形態中,圖1所示之方法係在工序ST2之前進行工序ST1。工序ST1中,會在銅層上製作金屬遮罩。
圖2係概略地顯示可用於圖1所示之方法的實施之電漿處理裝置一範例之圖式。圖2中,係顯示有一實施形態相關之電漿處理裝置的剖面。圖2所示之電漿處理裝置10係電容耦合型電漿處理裝置。
如圖2所示,電漿處理裝置10係具備處理容器12。處理容器12係在其內部區劃有處理空間S。該處理空間S係密閉,而可減壓。處理容器12係含有側壁,該側壁係具有略圓筒狀。處理容器12之側壁係安裝有開閉被處理體(以下,稱為「晶圓W」)之搬出入口的閘閥30。
電漿處理裝置10係在處理容器12內具備有載置台14。載置台14係具有基台16及靜電夾具18。基台16係具有略圓盤形狀,並具有導電性。基台16係例如為鋁製,且構成下部電極。
載置台14係具有晶圓W用之溫度控制機構。作為溫度控制機能的一部份,基台16內部係形成有冷媒流道16p。該冷媒流道16p可連接有冷媒入口配管、冷媒出口配管。載置台14係構成為藉由讓適當之冷媒,例如冷卻水等循環在冷媒流道16p中,便可將基台16及靜電夾具18控制為既定溫度。
電漿處理裝置10係進一步地具備有筒狀保持部20及筒狀支撐部22。筒狀保持部20係相接於基台16側面及底面的緣部,並保持該基台16。筒狀支撐部22係從處理容器12底部延伸於垂直方向。筒狀支撐部22係透過筒狀保持部22來支撐基台16。
基台16上面係設置有靜電夾具18。靜電夾具18係略圓盤狀構件,並具有絕緣層18a及供電層18b。絕緣層18a由陶瓷等絕緣體所形成之膜。供電層18b係作為絕緣層18a之內層來加以形成的導電性膜。供電層18b係透過開關SW來連接有直流電源56。當從直流電源56供給直流電壓至供電層18b時,便會產生庫倫力,而藉由該庫倫力來讓晶圓W被吸附於靜電夾具18上。靜電夾具18外側係設置有聚焦環FR。聚焦環FR係沿靜電夾具18之邊緣及晶圓W之邊緣來環狀地延伸的板狀構件。聚焦環FR可由例如矽或石英所構成。
又,作為溫度調整機構之一部分,靜電夾具18內部係埋設有為加熱元件之加熱器HT。加熱器HT係電性連接於加熱電源HP。又,作為溫度調整機構之一部分,電漿處理裝置10係進一步地具備有氣體供給線路58及60,以及導熱氣體供給部62及64。導熱氣體供給部62係連接於氣體供給線路58。氣體供給線路58係延伸至靜電夾具18上面,且在該上面之中央部分延伸為環狀。導熱氣體供給部62係例如將所謂He氣之導熱氣體供給至靜電夾具18上面與晶圓W之間。又,導熱氣體供給部64係連接於氣體供給線路60。氣體供給線路60係延伸至靜電夾具18上面,且在該上面中以圍繞氣體供給線路58之方式來延伸為環狀。導熱氣體供給部64係例如將所謂He氣體之導熱氣體供給至靜電夾具18上面與晶圓W之間。
處理容器12側壁與筒狀支撐部22之間係設置有排氣路徑24。排氣路徑24之入口或其途中係設置有隔板25。隔板25係形成有延伸於垂直方向之複數貫穿孔。又,排氣路徑24下端係設置有排氣口26a。排氣口26a係藉由被嵌埋於處理容器12底部之排氣管26所提供。該排氣管26係連接有排氣裝置28。排氣裝置28係具有真空泵,並可將處理容器12內之處理空間S減壓至既定真空度。
基台16係透過匹配器34來電性連接有高頻電源32。一實施形態中,高頻電源32係將離子吸引用之既定頻率的高頻偏壓電力供給至基台16。高頻偏壓電力之頻率為例如300kHz~27MHz範圍內的頻率,在一範例中為400kHz。
電漿處理裝置10係進一步地具備有噴淋頭38。噴淋頭38係設置於載置台14上方。噴淋頭38係包含有電極板40及電極支撐體42。
電極板40係具有略圓盤形狀之導電性板,並構成上部電極。電極板40係透過匹配器36來電性連接有高頻電源35。高頻電源35係將電漿生成用之既定高頻電力供給至電極板40。藉由高頻電源35所產生之高頻電力的頻率係例如較27MHz要大之頻率,在一範例中為60MHz。
電極板40係形成有複數氣體噴射口40h。電極板40係藉由電極支撐體42而被裝卸自如地支撐。電極支撐體42內部係設置有緩衝室42a。又,電漿處理裝置10係進一步地具備有氣體供給部44。氣體供給部44係透過氣體供給導管46來連接於緩衝室42a之氣體導入口42b。該氣體供給部44會以所設定之流量來輸出對應於程序之氣體種類的處理氣體。
電極支撐體42係形成有分別連接於複數氣體噴射口40h之複數孔。該等複數孔係連通至緩衝室42a。從而,從氣體供給部44所供給之處理氣體會經由緩衝室42a、氣體噴射口40h而被供給至處理空間S。
一實施形態中,處理容器12之頂部係設置有延伸為環狀或同心狀之磁場形成機構48。該磁場形成機構48係具有容易地讓處理空間S中之高頻放電(電漿點火)開始而穩定地維持放電之機能。
又,電漿處理裝置10係進一步地具備有控制部66。控制部66係連接於排氣裝置28、開關SW、高頻電源32、匹配器34、高頻電源35、匹配器36、氣體供給部44、導熱氣體供給部62及64、加熱電源HP。控制部66 係分別將控制訊號傳送至排氣裝置28、開關SW、高頻電源32、匹配器34、高頻電源35、匹配器36、氣體供給部44、導熱氣體供給部62及64以及加熱電源HP。藉由來自控制部66之控制訊號,來控制排氣裝置28之排氣、開關SW之開閉、來自高頻電源32之電力供給、匹配器34之阻抗調整、來自高頻電源35之電力供給、匹配器36之阻抗調整、氣體供給部44之處理氣體的供給、分別利用導熱氣體供給部62及64之導熱氣體的供給、來自加熱器電源HP之電力供給。
該電漿處理裝置10中,係從氣體供給部44來供給處理氣體至處理空間S。又,藉由高頻電源35來施予高頻電力至電極板40。藉此,便會在基台16與電極板40之間的空間,亦即,處理空間S中形成有高頻電場。藉由該電場來激發處理氣體,而在處理空間S中產生電漿。藉由被包含於該電漿中稱為元素的自由基或離子的活性基,來進行晶圓W之處理。又,藉由高頻電源32來供給高頻偏壓電力至基台16。當供給高頻偏壓電力至基台16時,電漿中之離子會被加速,而被加速之離子會朝晶圓W照射。
以下,便參照圖1與圖3,就圖1所示方法的細節來加以說明。圖3係顯示一實施形態相關之蝕刻方法的各處理後晶圓W狀態之剖面圖。首先,工序ST1中會製作金屬遮罩。圖3(a)係顯示有製作金屬遮罩之前階段的晶圓W。如圖3(a)所示,晶圓W係具備有基板100、基底層102、銅層104、上層106、金屬層108、第1層110、第2層112及阻劑遮罩114。
基板100係例如為Si基板。基板100上係設置有基底層102,基底層102上係設置有銅層104,銅層104上設置有上層106。上層106上係設置有金屬層108。金屬層108係含有鈦(Ti)之層,且為成為金屬遮罩MM之層。一實施形態中,金屬層108係TiN層。該金屬層108上係依序積層有第1層110、第2層112及阻劑遮罩114。
一範例中,基底層102及上層106係由鉭(Ta)所構成,第1層110係由SOG(Spin On Glass)所形成,第2層112係由SiOC所構成。又,其他範例中,基底層102係由低介電率材料,所謂的Low-K材料所構成,上層106係由氮化矽所構成,第1層110係由含碳之有機膜所構成,第2層112係由SiOC所構成。
工序ST1中,首先,蝕刻第2層112。第2層112係例如藉由在電漿裝置10中生成氟碳系氣體之電漿,而將晶圓W暴露於該電漿來加以蝕刻。藉此,阻劑遮罩114之圖案便會轉印至第2層112,而如圖3(b)所示,形成有遮罩112M。
接著,蝕刻第1層110。第1層110係例如藉由在電漿處理裝置10中生成氧氣電漿,而將晶圓W暴露於該電漿來加以蝕刻。藉此,遮罩112M之圖案便會被轉印至第1層110,而如圖3(c)所示,形成有遮罩110M。
接著,蝕刻金屬層108。又,接續金屬層108之蝕刻而蝕刻上層106。金屬層108及上層106係例如藉由在電漿處理裝置10中生成鹵素系氣體電漿,而將晶圓W暴露於該電漿來加以蝕刻。鹵素系氣體係例如含有氟。藉此,遮罩110M之圖案便會被轉印至金屬層108,而如圖3(d)所示,形成有金屬遮罩MM。又,上層106係仿效金屬遮罩MM形狀之層106M。
於是,便參照圖4。圖4係顯示具有金屬遮罩及銅層之被處理體一範例之剖面圖。如圖4所示,一實施形態中,晶圓W係包含有第1區域R1與第2區域R2。第1區域R1係藉由銅層104之蝕刻來形成有低密度圖案的區域,第2區域R2係藉由銅層104之蝕刻來形成有高密度圖案的區域。因此,藉由第1區域R1之金屬遮罩MM所區劃出的空間SP1之大小會較藉由第2區域R2之金屬遮罩MM所區劃出的空間SP2之大小要大。亦即,相較於第1區域R1之金屬遮罩,第2區域R2之金屬遮罩MM會較密地設置。例如,在金屬遮罩MM之圖案為線與空間圖案的情況,第2區域R2中之金屬遮罩MM的線寬與空間寬係分別為60nm以下。圖1所示方法的工序ST2中,會在此般第1區域R1及第2區域R2兩者中蝕刻金屬遮罩MM的空間SP1及SP2下方之銅層104。
工序ST2中,係在圖3所示之收容有晶圓W的電漿處理裝置之處理容器中,生成有包含CH4氣體、氧氣(O2氣體)及稀有氣體之處理氣體電漿,並暴露晶圓W於該電漿。藉此,晶圓W便如圖3(e)所示,成為金屬遮罩MM之圖案被轉印至銅層104的狀態。另外,稀有氣體,係例如為Ar氣體。又,稀有氣體亦可為Xe氣體或Ne氣體之其他稀有氣體。以下,便將稀有氣體為Ar氣體,就工序ST2來加以說明。
圖5係用以說明工序ST2原理的圖式。如圖5所示,工序ST2中,係藉由CH4氣體之解離來產生氫離子,並藉由稀有氣體之解離來產生Ar離子。氫離子及Ar離子會因供給至下部電極之高頻偏壓電力,而被吸引至晶圓W。藉此,來蝕刻銅層104。另外,圖5中,以圓所圍繞之「H」係表示氫離子,以圓所圍繞之「Ar」係表示氬離子。
又,工序ST2中,係藉由CH4氣體之解離來產生碳及/或碳化氫之活性基。又,藉由氧氣之解離來產生氧之活性基。圖5中,以圓所圍繞之「C」係表示碳及/或碳化氫之活性基,以圓所圍繞之「O」係表示氧之活性基。工序ST2中,係藉由氧之活性基來氧化金屬遮罩MM,而使得金屬遮罩MM硬化。又,藉由碳及/或碳化氫之活性基來在金屬遮罩MM之表面上形成含有碳之保護膜PF。藉此,金屬遮罩MM便能被維持至工序ST2結束為止。
進一步地,工序ST2中,係藉由氧之活性基來抑制碳及/或碳化氫之活性基過多之沉積。亦即,藉由氧之活性基來在金屬遮罩MM之表面上維持適當厚度之保護膜PF。特別是,第2區域R2中,當碳及/或碳化氫之活性基過多地沉積在金屬遮罩MM上時,保護膜PF便會阻塞空間SP2,而妨礙氫離子及Ar離子到達至銅層104。然而,由於工序ST2中,氧的活性基會抑制碳及/或碳化氫之活性基過多的沉積,故氫離子及Ar離子不僅可進入第1區域R1之空間SP1,亦可進入第2區域R2之空間SP2。因此,工序ST2中,便可同時地形成高密度圖案及低密度圖案。
又,工序ST2中,係不使用鹵素系氣體來蝕刻銅層104。從而,便可不產生銅(Cu)與鹵素之鍵結的穩定態,來蝕刻銅層104。
一實施形態之工序ST2中,電漿處理裝置之處理容器內的壓力係被設定為50mTorr(6.666Pa)以下的壓力。在被設定為相關壓力的處理容器內,離子密度會降低,而使得離子之垂直方向的直進性提高。其結果,便可使得銅層104藉由蝕刻所形成形狀之垂直性提高。
又,一實施形態之工序ST2中,載置台14之溫度,特別是,靜電夾具18表面之溫度係被設定為80℃以上,120℃以下。藉由在被設定為相關範圍內溫度的載置台14上蝕刻銅層104,便可抑制銅層104之氧化,並且,促進金屬遮罩MM之氧化。
又,一實施形態之工序ST2中,氧氣之流量對CH4氣體之流量的比例係被設定為1/4以上,3/2以下。藉由以相關比例來設定氧氣之流量及CH4氣體之流量,便可抑制銅層104之氧化,並且,將保護膜PF之沉積量控制為適切的量。
以下,便就為了評估工序ST2而使用圖2之電漿處理裝置10的實驗例來加以說明。
(實驗例1)
實驗例1中,係針對在銅層上設置有TiN製金屬遮罩的晶圓進行工序ST2。該金屬遮罩係具有線及空間圖案,且具有60nm之線寬與60nm之空間寬度。又,銅層之厚度係50nm,而金屬遮罩之厚度係50nm。實驗例1中,會將工序ST2中之處理容器12內的壓力為各種變化。實驗例1之其他條件係如下。
<實驗例1之條件>
高頻電源35之高頻電力:60MHz,500W
高頻電源32之高頻電力:400kHz,500W
處理時間:300秒
CH4氣體流量/Ar氣體流量/O2氣體流量:150sccm/200sccm/100sccm。
靜電夾具18之溫度:80℃。
實驗例1中,係拍攝工序ST2後之晶圓W的SEM照片,而測量各種尺寸。圖6係用以說明以實驗例所測量之尺寸的圖式。具體而言,實驗例1中,係測量工序ST2後之銅層104的殘留膜厚度CR、金屬遮罩MM之膜厚MR、金屬遮罩MM之側面的保護膜PF之厚度PW以及銅層104側壁之銳角θ。
圖7係顯示實驗例1結果的圖表。圖7中,橫軸係表示工序ST2之處理容器12內壓力,左側之縱軸係表示工序ST2後之金屬遮罩MM的膜厚MR、銅層104之殘留膜厚度CR、金屬遮罩MM側面之保護膜PF的厚度PW。右側之縱軸係表示工序ST2後之銅層104側壁的銳角θ。
如圖7所示,在將工序ST2中之處理容器內壓力設定為50mTorr以下壓力之情況,銅層104側壁之銳角θ係接近90度,而銅層104之殘留膜厚度CR會成為較小之值。又,在將工序ST2中之處理容器內壓力設定為 50mTorr以下壓力之情況,工序ST2後之金屬遮罩MM的膜厚MR及保護膜PF之厚度PW會成為適當的量。另一方面,在將工序ST2中之處理容器內壓力設定為較50mTorr要大的壓力之情況,銳角θ會成為小於90度相當多之值,而銅層104之殘留膜膜厚CR會變大。又,在將工序ST2中之處理容器內壓力設定為較50mTorr要大的壓力之情況,金屬遮罩MM之膜厚MR及保護膜PF之厚度PW有變大之傾向。由實驗例1,便確認了藉由將工序ST2中之處理容器內壓力設定為50mTorr以下壓力,便可提高銅層104藉由蝕刻所形成形狀之垂直性,又,亦可提高銅層104之蝕刻速率。
(實驗例2)
實驗例2中,係針對與實驗例1相同之晶圓,將O2氣體與CH4氣體之流量比為各種變化,而進行工序ST2之處理。具體而言,係將O2氣體之流量/CH4氣體之流量設定為4/1、3/2、2/3、1/4的4種,而進行工序ST2。實驗例2之其他條件係如下。
<實驗例2之條件>
高頻電源35之高頻電力:60MHz,500W
高頻電源32之高頻電力:400kHz,500W
處理時間:300秒
靜電夾具18之溫度:80℃
處理容器12內之壓力:10mTorr(1.333Pa)。
實驗例2中,亦拍攝工序ST2後之晶圓W的SEM照片,而從該SEM照片,來測量工序ST2後之銅層104的殘留膜厚度CR、金屬遮罩MM之膜厚MR、金屬遮罩MM側面的保護膜PF之厚度PW以及銅層104側壁之銳角θ。圖8係顯示實驗例2結果的圖表。圖8中,橫軸係以比例來表示O2氣體之流量/CH4氣體之流量,左側之縱軸係表示工序ST2後之金屬遮罩MM的膜厚MR、銅層104之殘留膜厚度CR、金屬遮罩MM側面之保護膜PF的厚度PW,右側之縱軸係表示工序ST2後之銅層104側壁的銳角θ。
如圖8所示,在將O2氣體之流量/CH4氣體之流量的比例設定為1/4以上,3/2以下的比例之情況,銅層104之殘留膜厚度CR會較小,又,銳角θ會接近於90度之角度。又,在將O2氣體之流量/CH4氣體之流量的比例設定為1/4以上,3/2以下的比例之情況,工序ST2後之金屬遮罩MM的膜 厚MR及保護膜PF之厚度PW會成為適當之量。另一方面,在將O2氣體之流量/CH4氣體之流量的比例設定為較3/2要大之比例(4/1之比例)的情況,銅層104之殘留膜厚度CR會變大。這應該是由於相對於CH4氣體之流量,O2氣體之流量會過多,而使得銅層104之氧化過度地進行之故。又,雖未顯示於圖8,但在將O2氣體之流量/CH4氣體之流量的比例設定為較1/4要小的比例之情況,保護膜PF之厚度會變得過大,而阻礙銅層之蝕刻。由該實驗例2,便確認了藉由將O2氣體之流量/CH4氣體之流量的比例設定為1/4以上,3/2以下的比例,便可抑制銅層之氧化,並且,將保護膜之沉積量控制為適當的量。
(實驗例3)
實驗例3中,係針對在銅層上設置有線與空間圖案之金屬遮罩的晶圓進行工序ST2。該晶圓係具有第1區域及第2區域,金屬遮罩係在第1區域中具有200nm之線寬度與200nm之空間寬度,在第2區域中具有60nm之線寬度與60nm之空間寬度。又,銅層之厚度係50nm,金屬遮罩之厚度係50nm。實驗例3中,係將工序ST2中之靜電夾具18表面的溫度為各種變化。實驗例3之其他條件係如下。
<實驗例3之條件>
高頻電源35之高頻電力:60MHz,500W
高頻電源32之高頻電力:400kHz,500W
處理時間:300秒
CH4氣體流量/Ar氣體流量/O2氣體流量:150sccm/200sccm/100sccm。
處理容器12內之壓力:10mTorr(1.333Pa)。
實驗例3中,係拍攝工序ST2後之晶圓的SEM照片,由該SEM照片來求出因工序ST2處理的銅層膜厚之減少量,由該減少量來求出銅層之蝕刻速率。又,由該SEM照片來測量工序ST2後之金屬遮罩MM側面的保護膜PF之厚度PW。另外,關於蝕刻速率係在第1區域及第2區域兩者中求出。又,關於厚度PW係僅在相關第2區域中求出。
圖9係顯示實驗例3結果的圖表。圖9中,橫軸係表示工序ST2中之靜電夾具18表面的溫度,左側之縱軸係表示銅層之蝕刻速率,右側之縱軸係表示金屬遮罩MM側面之保護膜PF的厚度PW。
如圖9所示,在將工序ST2之靜電夾具18表面之溫度設定為80℃以上,120℃以下的溫度之情況,第1區域及第2區域兩者中,銅層會以較高之蝕刻速率來被蝕刻。又,在將工序ST2之靜電夾具18表面之溫度設定為80℃以上,120℃以下的溫度之情況,工序ST2後之保護膜PF的厚度PW會成為適當之量。另一方面,雖未顯示於圖9,但在將工序ST2之靜電夾具18表面之溫度設定為較80℃要小之溫度的情況,金屬遮罩會有容易被削減之傾向。這原因應該是因為在小於80℃之溫度中,係無法讓金屬遮罩充分地氧化。又,在將工序ST2之靜電夾具18表面的溫度設定為較120℃要高的溫度(150℃)的情況,銅層之蝕刻速率會低落。這原因應該是因為在高於120℃的溫度中,銅層之氧化會過度地進行。從而,確認了藉由將工序ST2之靜電夾具18表面的溫度設定為80℃以上,120℃以下的溫度,便可抑制銅層之氧化,並且促進金屬遮罩之氧化。
以上,雖已就各種之實施形態來加以說明,但不限定於上述實施形態而可構成為各種變形態樣。例如,電漿處理裝置10中,雖係於上部電極連接有高頻電源35,而於下部電極連接有高頻電源32,但亦可讓高頻電源32及35都連接於下部電極。又,要實施圖1所示之方法係可使用除了電容耦合型電漿處理裝置以外之電漿處理裝置,例如,所謂的感應耦合型電漿處理裝置、以所謂微波之表面波來激發處理氣體之表面波電漿處理裝置、稱為電子迴旋共振(ECR)電漿處理裝置的各種類型之電漿處理裝置。

Claims (7)

  1. 一種方法,係蝕刻銅層之方法,其包含有在收置具有該銅層及設置於該銅層上之金屬遮罩的被處理體之處理容器內,生成處理氣體電漿之工序;該金屬遮罩係含有鈦;該處理氣體係含有CH4氣體、氧氣以及稀有氣體;藉由該CH4氣體的解離來產生氫離子,藉由該稀有氣體的解離來產生稀有氣體的離子,該氫離子及該稀有氣體的離子係藉由高頻偏壓電力而被吸引至該被處理體,藉此來蝕刻該銅層。
  2. 如申請專利範圍第1項之方法,其中生成該電漿之工序中,該處理容器內之壓力係被設定為6.666Pa以下。
  3. 如申請專利範圍第1項之方法,其中生成該電漿之工序中,載置該被處理體之載置台的溫度係被設定為80℃以上,120℃以下。
  4. 如申請專利範圍第2項之方法,其中生成該電漿之工序中,載置該被處理體之載置台的溫度係被設定為80℃以上,120℃以下。
  5. 如申請專利範圍第1至4項中任一項之方法,其中該氧氣流量對該CH4氣體流量之比例係1/4以上,3/2以下。
  6. 如申請專利範圍第1至4項中任一項之方法,其中該金屬遮罩係包含由TiN所構成之層。
  7. 如申請專利範圍第5項中任一項之方法,其中該金屬遮罩係包含由TiN所構成之層。
TW103135311A 2013-10-15 2014-10-13 Method of etching a copper layer TWI633601B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2013214911A JP2015079797A (ja) 2013-10-15 2013-10-15 銅層をエッチングする方法
JP2013-214911 2013-10-15

Publications (2)

Publication Number Publication Date
TW201517170A TW201517170A (zh) 2015-05-01
TWI633601B true TWI633601B (zh) 2018-08-21

Family

ID=51730368

Family Applications (1)

Application Number Title Priority Date Filing Date
TW103135311A TWI633601B (zh) 2013-10-15 2014-10-13 Method of etching a copper layer

Country Status (5)

Country Link
US (1) US9803286B2 (zh)
EP (1) EP2863416B1 (zh)
JP (1) JP2015079797A (zh)
KR (1) KR102164398B1 (zh)
TW (1) TWI633601B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102280449B1 (ko) * 2015-01-19 2021-07-23 삼성디스플레이 주식회사 산화물 박막트랜지스터의 제조방법
JP6745199B2 (ja) * 2016-06-10 2020-08-26 東京エレクトロン株式会社 銅層をエッチングする方法
WO2017213193A1 (ja) * 2016-06-10 2017-12-14 東京エレクトロン株式会社 銅層をエッチングする方法
KR102081614B1 (ko) * 2018-03-29 2020-02-26 인하대학교 산학협력단 구리 박막의 건식 식각방법
KR102205628B1 (ko) 2019-02-12 2021-01-21 김진호 구리 또는 구리 함유 금속막 식각액 조성물

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0729878A (ja) * 1993-06-24 1995-01-31 Susumu Kogyo Kk 銅薄膜のドライエッチング方法
TW432448B (en) * 1997-12-19 2001-05-01 Nippon Electric Co Etching method
TW560034B (en) * 2002-10-25 2003-11-01 Taiwan Semiconductor Mfg Manufacturing method of copper interconnection
TWI243404B (en) * 2001-05-24 2005-11-11 Lam Res Corp Applications of oxide hardmasking in metal dry etch processors

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3077178B2 (ja) 1990-08-11 2000-08-14 ソニー株式会社 銅薄膜の選択的ドライエッチング方法
US6878635B1 (en) 1998-12-02 2005-04-12 National Institute For Materials Science Dry etching
US6274499B1 (en) * 1999-11-19 2001-08-14 Chartered Semiconductor Manufacturing Ltd. Method to avoid copper contamination during copper etching and CMP
KR20070031237A (ko) * 2005-09-14 2007-03-19 소니 가부시끼 가이샤 반도체 장치를 제조하는 방법
US7968506B2 (en) 2008-09-03 2011-06-28 Taiwan Semiconductor Manufacturing Co., Ltd. Wet cleaning stripping of etch residue after trench and via opening formation in dual damascene process
JP5728221B2 (ja) * 2010-12-24 2015-06-03 東京エレクトロン株式会社 基板処理方法及び記憶媒体
JP2014086500A (ja) * 2012-10-22 2014-05-12 Tokyo Electron Ltd 銅層をエッチングする方法、及びマスク

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0729878A (ja) * 1993-06-24 1995-01-31 Susumu Kogyo Kk 銅薄膜のドライエッチング方法
TW432448B (en) * 1997-12-19 2001-05-01 Nippon Electric Co Etching method
TWI243404B (en) * 2001-05-24 2005-11-11 Lam Res Corp Applications of oxide hardmasking in metal dry etch processors
TW560034B (en) * 2002-10-25 2003-11-01 Taiwan Semiconductor Mfg Manufacturing method of copper interconnection

Also Published As

Publication number Publication date
JP2015079797A (ja) 2015-04-23
EP2863416B1 (en) 2016-04-13
KR20150043994A (ko) 2015-04-23
KR102164398B1 (ko) 2020-10-12
TW201517170A (zh) 2015-05-01
US20150104951A1 (en) 2015-04-16
US9803286B2 (en) 2017-10-31
EP2863416A1 (en) 2015-04-22

Similar Documents

Publication Publication Date Title
TWI760555B (zh) 蝕刻方法
CN106206286B (zh) 蚀刻方法
KR101744625B1 (ko) 에칭 방법
JP5530088B2 (ja) プラズマエッチング方法及びプラズマエッチング装置
JP6529357B2 (ja) エッチング方法
JP4754374B2 (ja) プラズマエッチング方法およびコンピュータ読み取り可能な記憶媒体
TWI633601B (zh) Method of etching a copper layer
TW201642311A (zh) 用以增加自對準圖案化整合架構中之圖案密度的方法
TWI716378B (zh) 蝕刻方法
TWI611454B (zh) 電漿蝕刻方法
TWI766866B (zh) 蝕刻方法
CN109964303B (zh) 经由物理气相沉积沉积非晶硅层或碳氧化硅层的方法
US9224616B2 (en) Etching method and plasma processing apparatus
JP2008198659A (ja) プラズマエッチング方法
TW200818312A (en) Plasma-etching method and computer-readable storage medium
JP4827567B2 (ja) プラズマエッチング方法およびコンピュータ読み取り可能な記憶媒体
CN109923648B (zh) 处理被处理体的方法
TW201901799A (zh) 蝕刻方法
JP2016092102A (ja) 有機膜をエッチングする方法
TW200302694A (en) Etching method and etching device
JP2020177958A (ja) 基板処理方法及び基板処理装置

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees