TWI728484B - 具有降低電阻變化的內連線結構及其形成方法 - Google Patents

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Abstract

一種積體電路的內連線結構及其形成方法，該內連線結構包括：至少兩條金屬線，其在一介電層中彼此橫向隔開，該等金屬線的頂表面在該介電層的頂表面下方；一硬遮罩層，其在該等金屬線的側壁的上部上，該硬遮罩層具有在該等金屬線之間延伸的一部分，該延伸部分在該等金屬線的頂表面下方；以及至少一個完全對準通孔，其在一特定金屬線的頂表面上。

Description

具有降低電阻變化的內連線結構及其形成方法
本文所揭示標的係關於一種具有降低電阻變化的積體電路(integrated circuit，IC)的內連線結構。更具體地，本文描述的各個態樣關於一種積體電路的內連線結構及其形成方法，該積體電路的內連線結構包括金屬線之間的一硬遮罩層並且具有降低電阻變化。
隨著積體電路(IC)的尺寸越來越小，電晶體及內連線也必須變得越來越小。然而，在縮小尺寸例如7奈米(nm)技術節點及以後的尺寸中，縮小會面臨所謂的「RC挑戰」(R=電阻，C=電容)。儘管電晶體的速度隨著縮放不斷地改進，但內連線縮放的挑戰在於不成為瓶頸，以及失去其性能的提升。因此，由於裝置速度與電阻和電容(RC)成反比，故在內連線縮放期間，電阻和電容(RC)的乘積需要保持較低，以便創造快速晶片。
本發明揭露內連線結構及其形成方法，內連線結構包括在金屬線之間之一硬遮罩層，並具有降低電阻變化。在本發明的第一態樣中，一種內連線結構包括：至少兩條金屬線，其在一介電層中彼此橫向隔開， 該等至少兩條金屬線的頂表面在該介電層的頂表面下方；一硬遮罩層，其在該等至少兩條金屬線的側壁的上部上，該硬遮罩層具有在該等至少兩條金屬線之間延伸的一部分，該延伸部分在該等金屬線的頂表面下方；以及至少一個完全對準通孔，其在該等至少兩條金屬線之一特定金屬線的頂表面上。
在本發明的第二態樣中，一種形成內連線結構的方法包括：在第一介電層中形成一金屬線層，該金屬線層具有彼此橫向隔開的至少兩條金屬線；使該第一介電層凹陷以使該第一介電層的頂表面在該等至少兩條金屬線的頂表面下方；在該第一介電層的頂表面上、該第一介電層的頂表面上方露出的該等至少兩條金屬線的側壁上、以及在該等至少兩條金屬線的頂表面上形成一硬遮罩層；在該硬遮罩層上沉積一第二介電層，該第二介電層的頂表面與位於該等至少兩條金屬線的頂表面上的該硬遮罩層的頂表面實質上共面；去除位於該等至少兩條金屬線的頂表面上的該硬遮罩層；以及在該等至少兩條金屬線的特定金屬線的頂表面上形成至少一個完全對準通孔。
100‧‧‧第一介電層
110‧‧‧金屬線
200、210‧‧‧頂表面
300‧‧‧硬遮罩層
500‧‧‧第二介電層
700‧‧‧蝕刻停止層
800‧‧‧層間介電
900‧‧‧通孔開口
1100‧‧‧完全對準通孔
藉由以下本發明之各種態樣之詳細說明結合描述本發明之各種具體實施例之隨附圖式可更快了解本發明之該等與其它特徵，其中：
圖1示出了內連線結構的金屬線層之截面示意圖。
圖2示出了在露出金屬線之後的內連線結構的截面示意圖。
圖3示出了在硬遮罩層沉積之後的內連線結構的截面示意圖。
圖4示出了在形成硬遮罩層之後隨後將其部分去除的內連線結構的替代截面示意圖(圖3的替代)。
圖5示出了在介電材料沉積之後的內連線結構的截面示意圖。
圖6示出了在去除存在於金屬線的頂表面上的硬遮罩層之後的內連線結構的截面示意圖。
圖7示出了在共形蝕刻停止層形成之後的內連線結構的截面示意圖。
圖8示出了在層間介電(inter-layer dielectric，ILD)沉積之後的內連線結構的截面示意圖。
圖9示出了在部分層間介電去除之後的內連線結構的截面示意圖。
圖10示出了在去除部分蝕刻停止層之後的內連線結構的截面示意圖。
圖11示出了在通孔形成之後的內連線結構的截面示意圖。
圖12示出了替代的內連線結構(圖11的替代)的截面示意圖。
值得注意的是，本發明的附圖不一定按比例繪製。附圖僅旨在描繪本發明的典型態樣，因此不應視為限制本發明的範圍。在附圖中，相似的標號表示附圖之間的相似元件。
本文所揭示標的有關一種具有降低電阻變化的積體電路(IC)的內連線結構。更具體地，本文描述的各個態樣有關積體電路的內連線結構及其形成方法，該積體電路的內連線結構包括金屬線之間的一硬遮罩層並且具有降低電阻變化。
如上所述，隨著傳統積體電路的繼續縮小(例如到7nm技術節點及以後)，內連線也持續縮小。然而，亦如上所述，這種內連線縮放 的一個挑戰是保持電阻和電容低，以不妨礙縮小時的電晶體速度的提升。本發明的各個態樣包括形成內連線結構的方法，其防止電阻性能的下降並由此減小內連線電阻的變動，從而使內連線電阻和電容保持較低。在本發明的其他態樣，形成具有降低電阻變化的內連線結構，允許低電阻和電容及改善的裝置效能。
圖1示出了部分內連線結構的截面示意圖，該部分內連線結構包括在第一介電層100中彼此橫向隔開的至少兩條金屬線110。第一介電層100可以包括第一介電材料，例如但不限於二氧化矽(SiO2)，低介電常數(<3.9)材料(「低k材料」)或超低介電常數(<2.5)材料(「超低k材料」)。低k和超低k材料可以包括矽(Si)、氧(O)、碳(C)、氮(N)和氫(H)的組合。第一介電層100可以透過任何合適的半導體製造程序來形成。例如，第一介電層100可由沉積形成。應該理解的是，第一介電層100可以形成在各式各樣的積體電路(IC)結構上，例如電晶體，電阻器，電容器等。如本文所述，金屬線110及完全對準通孔1100可以用於電內連接這樣的積體電路結構。
如本文所用之術語「沉積(depositing或deposition)」可包括任何適合於沉積的現在已知或以後開發的技術，包括但不限於例如化學氣相沉積(chemical vapor deposition，CVD)、低壓化學氣相沉積(low-pressure CVD，LPCVD)、電漿增強化學氣相沉積(plasma-enhanced CVD，PECVD)、半大氣化學氣相沉積(semi-atmosphere CVD，SACVD)、高密度電漿化學氣相沉積(high density plasma CVD，HDPCVD)、快速熱化學氣相沉積(rapid thermal CVD，RTCVD)、超高真空化學氣相沉積(ultra-high vacuum CVD，UHVCVD)、限制反應加工化學氣相沉積(limited reaction processing CVD，LRPCVD)、金屬有機化學氣相沉積(metalorganic CVD，MOCVD)、濺鍍沉積、離子束沉積、電子束沉積、雷射輔助沉積、熱氧化、熱氮化、旋塗法、物理氣相沉積(physical vapor deposition，PVD)、原子層沉積(atomic layer deposition，ALD)、化學氧化、分子束磊晶(molecular beam epitaxy，MBE)、電鍍和蒸發。
如圖1的截面圖所示，第一介電層100可以包括兩個或更多個間隔的金屬線110。金屬線110可以包括諸如但不限於銅(Cu)，鈷(Co),釕(Ru)或鎢(W)的金屬。金屬線110可以通過任何合適的半導體製造程序來形成。例如，可以通過在第一介電層100中形成溝槽(未示出)，接著通過沉積用金屬填充溝槽，然後平坦化其頂表面來形成金屬線110。平坦化是指使表面更平坦(即更平坦及/或更光滑)的各種程序。化學機械拋光(chemical-mechanical-polishing，CMP)是一種目前習知的平坦化程序，其利用化學反應和機械力的組合來平坦化表面。化學機械拋光使用的漿料包括研磨劑和腐蝕性化學成分以及拋光墊和固定環，其直徑通常比晶圓大。該墊和晶圓通過動態拋光頭壓在一起，並通過塑料固定環固定在適當的位置。動態拋光頭以不同的旋轉軸旋轉(即，不是同心的)。此程序會去除材料並趨於平坦化任何「形貌」，從而使晶圓變得平坦且平面。也可以在金屬線110和第一介電層100的界面處提供任何必要的襯裡及/或阻擋材料(未示出)。該襯裡和阻擋材料可以包括諸如但不限於鈷(Co)、釕(Ru)、鉭(Ta)、氮化鉭(TaN)和氮化鈦(TiN)的材料。
圖2示出了凹陷之後的第一介電層100。第一介電層100的凹陷可以通過任何適當的半導體製造程序來執行，例如透過蝕刻。在第一介電層100包括低k或超低k材料的具體實施例中，為了最小化對第一介電層100的損害，可以優選採用被稱為反應性離子蝕刻(reactive-ion etching，RIE)的蝕刻形式(如下所述)。如在圖2中可以看到，該凹陷導致第一介電層100的頂表面200在金屬線110的頂表面210下方。
如本文所用「蝕刻」通常是指透過濕式或乾式化學方法從基板或在基板上形成的結構中去除材料。在某些情況下，可能希望從基板的特定區域選擇性地去除材料。在這種情況下，可以使用遮罩來防止從基板 的特定區域去除材料。通常有兩類蝕刻，(i)濕蝕刻和(ii)乾蝕刻。濕蝕刻可用於選擇性地溶解特定的材料，而使另一種材料保持相對完整。濕蝕刻通常用諸如酸的溶劑進行。乾蝕刻可以使用電漿執行，該電漿可以產生高能自由基或中性帶電的種類，這些自由基反應或撞擊在晶圓的表面上。中性粒子可能會從各個角度撞擊晶圓，因此，此程序是等向性的。離子研磨或濺鍍蝕刻會從單一方向用稀有氣體的高能離子撞擊晶圓，因此此程序具有高度的異向性。反應性離子蝕刻(RIE)在濺鍍蝕刻和電漿蝕刻之間的條件下操作，並且可用於產生深、窄的特徵，例如溝槽。
圖3示出了在第一介電層100的頂表面200上、在頂表面200上方的金屬線110的側壁上、以及在金屬線110的頂表面210上的硬遮罩層300的形成。如圖3所示，硬遮罩層300本質上是半共形的，因為它模擬了其下面的結構的輪廓，但不是真正的共形，因為在金屬線110的頂表面210上的厚度大於第一介電層100的頂表面200上及在金屬線110的側壁上的厚度。硬遮罩層300可包括例如但不限於氮化矽(SiN)、二氧化矽(SiO2)、摻硼碳氧氮化矽(SiOCBN)、氧化鋁(例如，AlO，Al2O，Al2O3)或氮化鋁(AlN)的材料。硬遮罩層300可以透過任何合適的半導體製造程序來形成。例如，硬遮罩層300可以透過沉積形成。由於硬遮罩層300的本質是非共形的，因此可以在硬遮罩層300的沉積中使用物理氣相沉積(PVD)技術，或者只要處理參數(例如壓力)調整為非共形標準就可以使用化學氣相沉積(CVD)技術。
圖4示出了圖3的替代硬遮罩層300的具體實施例。在此替代具體實施例中，如圖3所示，存在於金屬線110的側壁上和第一介電層100的頂表面200上的硬遮罩層300被去除。圖4中示出的去除硬遮罩層300，可以透過原子層蝕刻來完成，其中可以實現對蝕刻目標的精確控制。當硬遮罩層300的k值高於第一介電層100的k值時，圖4的此替代具體實施例會更理想。且當硬遮罩層300的k值大於4.0時，圖4的此替代具體 實施例甚至會更理想。
參照接下來的圖示，如圖3所示之硬遮罩層300將被表示為圖5至11中的示範具體實施例。在圖5至11的任一者中，圖4所示之硬遮罩層300可代替所示之硬遮罩層300。
圖5示出了在硬遮罩層300上之第二介電層500的沉積。第二介電層500的沉積可以包括化學氣相沉積(CVD)或可流動的化學氣相沉積(flowable chemical vapor deposition，FCVD)。如果需要，可以在沉積第二介電層500之後進行平坦化(例如，化學機械拋光)，以確保第二介電層500的頂表面與硬遮罩層300的頂表面實質上共面。類似於第一介電層100，第二介電層500可以包括第二介電材料，例如但不限於二氧化矽(SiO2)、低介電常數(<3.9)材料(「低k材料」)或超低介電常數(<2.5)的材料(「超低k材料」)。該等低k和超低k材料可以包括矽(Si)、氧(O)、碳(C)、氮(N)和氫(H)的組合。第二介電層500的第二介電材料可以與第一介電層100的第一介電材料相同。
圖6示出了選擇性地去除位於金屬線110的頂表面210上的硬遮罩層300部分(同時參照圖5)。可以通過對硬遮罩層300的材料進行濕蝕刻或乾反應性離子蝕刻來進行所述去除。此去除允許具有凹陷金屬線110的結果結構，其中金屬線110的頂表面210在第二介電層500的頂表面下方。藉由形成根據本發明的凹陷金屬線110，金屬線110的每個頂表面210是共面的並且均勻地平坦，這減小了內連線電阻和電容的變化性。相反的，形成凹陷金屬線的習知技術，例如凹陷銅線，包括透過濕蝕刻直接使銅金屬的頂表面凹陷。銅金屬的這種直接濕蝕刻不會在銅上產生均勻平坦的頂表面，這將導致最終內連線電阻和電容的不期望變化，並且還可能損壞內連線本身。
圖7示出了共形蝕刻停止層700的形成。蝕刻停止層700可以包括諸如但不限於碳氮化矽(SiCN)、摻氮碳化矽、氮化鋁(AlN)或 氧化鋁(例如AlO，Al2O，Al2O3)的材料。蝕刻停止層700可以通過任何合適的半導體製造程序來形成。例如，可以通過在第二介電層500(圖6)的暴露表面上和金屬線110的每個頂表面210上的共形沉積來形成蝕刻停止層700。蝕刻停止層700可以包括單層，或蝕刻停止層700可以包括多層，其包括可選的共形介電蓋層(未示出)。
圖8示出了在蝕刻停止層700上形成層間介電(ILD)800。層間介電800可以由任何合適的低k介電或隔離材料(例如二氧化矽(SiO2)或氮化矽(SiN))或低k隔離/介電材料的組合(例如氮化矽(SiN)和二氧化矽(SiO2))的組合組成。層間介電800可以透過任何合適的半導體製造程序來形成。例如，層間介電800可以透過沉積，例如可流動的化學氣相沉積形成。層間介電800可以包括與第一介電層100及/或第二介電層500相同的材料。
圖9示出了去除層間介電800的一個或多個部分以形成一個或多個對應的通孔開口900。更具體來說，如圖9所示，去除位於特定金屬線110上方的層間介電800的一部分，從而在特定金屬線110上方形成特定通孔開口900。如圖9所示，去除層間介電800的該部分以形成特定的通孔開口900導致位於特定的通孔開口900下方的蝕刻停止層700的一部分暴露。層間介電800的該一個或多個部分的去除可以透過任何合適的半導體製造程序來執行，例如，如本領域中已知的，圖案化遮罩然後進行蝕刻。可以採用任何必要的遮罩(未示出)來引導蝕刻。如圖9所示，由於層間介電800和蝕刻停止層700之間的蝕刻靈敏度的差異，對層間介電800的該一個或多個部分的蝕刻在其下方的蝕刻停止層700處停止。
圖10示出了蝕刻停止層700的突破。可以透過濕蝕刻或乾反應性離子蝕刻去除通孔開口900底部的蝕刻停止層700(圖9)的暴露部分。位於通孔開口900的底部的蝕刻停止層700的這種去除再次暴露了其下方的金屬線110的均勻平坦的頂表面210，以準備在其上形成通孔(圖 11)。如圖9及10所示，執行層間介電800的一個或多個部分的蝕刻，使得通孔開口900比其下方的特定金屬線110(圖9)還要寬，但是在蝕刻停止層700突破期間不延伸到第二介電層500中(圖10)。
圖11示出了在每個通孔開口900(圖10)中形成完全對準通孔(fully aligned via，FAV)1100。完全對準通孔1100可以透過任何合適的半導體製造程序來形成。例如，完全對準通孔1100可以通過沉積諸如但不限於銅(Cu)、鈷(Co)、釕(Ru)和鎢(W)的金屬來形成。也可以提供任何必要的襯裡及/或阻擋材料(未示出)，例如，耐火金屬襯裡。
如圖11所示，每個完全對準通孔1100直接位於特定金屬線110的頂表面210上。如上所述，金屬線110的每個頂表面210是共面且均勻平坦的，因此可改善特定金屬線110和特定完全對準通孔1100之間的接觸，其可降低所產生的內連線電阻和電容的變化性。再次，本發明的內連線結構的這種降低電阻及電容變化性與習知的內連線結構形成技術相反，該等習知的內連線結構形成技術透過濕蝕刻直接使金屬(例如，銅)線的頂表面凹陷，而該濕蝕刻不能產生均勻平坦的頂表面來用在後續要在其上形成完全對準通孔，導致最終內連線電阻和電容的不期望變化。
另外，如圖11所示，每個完全對準通孔1100比其下方的特定金屬線110寬，但是不延伸到第二介電層500中，因此具有升高的懸垂的形狀(即，完全對準通孔1100的一部分在第二部分500的一部分上延伸)。在完全對準通孔1100底部的這種類似懸垂的形貌允許特定的完全對準通孔1100與相鄰的金屬線110之間有一段需要的距離(請參見雙箭頭)，以防止電氣短路並保持裝置的可靠性。該短路/可靠性益處是除了上述的本發明之內連線結構的內連線電阻和電容變化性降低的益處之外的優點。
圖12示出了圖11的替代具體實施例。在此替代具體實施例中，如圖11所示，在金屬線110的側壁上和第一介電層100的頂表面200上不存在硬遮罩層300。圖12的替代具體實施例係源自上述討論的圖4的 替代具體實施例。換句話說，如果利用圖4(而不是圖3)的替代具體實施例執行參照圖5至圖11所描述之本發明的程序，圖12將是其結果(而不是圖11)。圖12的替代具體實施例共享如上述所討論之圖11之具體實施例的所有益處，因為圖12的完全對準通孔1100具有與圖11的完全對準通孔1100相同的類似懸垂的形貌，且由於存在於金屬線110的每個頂表面210上的硬遮罩層300提供了相同的保護，圖12中的金屬線110的每個頂表面210與圖11中的一樣是共面的並且是均勻地平坦。
在整個說明書和申請專利範圍中，本文中所使用的近似語言可以被應用於修改任何定量表示，其可允許變化，而不會導致與之相關的基本功能的變化。因此，由諸如「大約」、「近似」和「實質上」的一個或多個術語修飾的值不限於所指定的精確值。在至少一些情況下，近似語言可以對應於用於測量該值的儀器的精度。在此以及整個說明書和申請專利範圍中，可以組合及/或互換範圍限制，除非上下文或語言另有指示，否則這種範圍被識別並且包括其中含有的所有子範圍。應用於範圍的特定值的「近似」適用於雙向值，除非另外取決於測量該值的儀器的精度，否則可能表示所述值的+/- 10%。「實質上」在很大程度上是指在大多數情況下，完全指定的或提供本發明的相同技術益處的任何細微偏差。
本文所使用的術語僅是出於描述特定具體實施例的目的，並不旨在限制本發明。如本文所用，單數形式「一」，「一個」和「該」也意圖包括複數形式，除非上下文另外明確指出。將進一步理解的是，當在本說明書中使用術語「包括(comprise及/或comprising)」時，其指定了所述特徵、整數、步驟、操作、元件及/或部件的存在，但並不排除一個或多個其他特徵、整數、步驟、操作、元件、部件及/或其組合的存在或添加。
請求項中的所有裝置或步驟加上功能元件的對應結構、材料、作用和等同物旨在包括用於與具體要求保護的其他要求保護的元件組合地執行功能的任何結構、材料或作用。本發明的詳細描述之公開在於說明和 描述本發明目的，但是其並不旨在是窮舉的或將本發明限於所公開的形式。在不脫離本發明的範圍和精神的情況下，許多修改和變型對於本領域普通技術人員將是顯而易見的。實施例之選擇和描述是為了最好地解釋本發明的原理和實際應用，並使本領域的其他普通技術人員能夠理解本發明的各種實施例，這些實施例具有適合於預期的特定用途的各種修改。
100‧‧‧第一介電層
110‧‧‧金屬線
210‧‧‧頂表面
500‧‧‧第二介電層
700‧‧‧蝕刻停止層
800‧‧‧層間介電
1100‧‧‧完全對準通孔

Claims (19)

  1. 一種積體電路的內連線結構，該內連線結構包括：至少兩條金屬線，在一介電層中彼此橫向隔開，該等至少兩條金屬線的頂表面在該介電層的頂表面下方；一硬遮罩層，在該等至少兩條金屬線的側壁的上部上，該硬遮罩層具有在該等至少兩條金屬線之間延伸的部分，該延伸部分在該等金屬線的頂表面下方；至少一完全對準通孔，在該等至少兩條金屬線的一特定金屬線的頂表面上；以及一蝕刻停止層具有一第一部分直接位在該介電層上及一第二部分直接位在該等至少兩條金屬線且沒有該至少一完全對準通孔的任何部分上，並且圍繞該至少一完全對準通孔。
  2. 如申請專利範圍第1項所述之內連線結構，更包括：在該蝕刻停止層、該介電材料層及該等至少兩條金屬線上沒有通孔的任何部分上的一層間介電(ILD)，且該層間介電(ILD)環繞該至少一完全對準通孔。
  3. 如申請專利範圍第1項所述之內連線結構，其中該至少一完全對準通孔比其下方之該特定金屬線寬。
  4. 如申請專利範圍第1項所述之內連線結構，其中該介電層包括在該等至少兩條金屬線之間延伸的該硬遮罩層部分下方的一第一介電層，以及在該等至少兩條金屬線之間延伸的該硬遮罩層部分上方的一第二介電層。
  5. 如申請專利範圍第4項所述之內連線結構，其中該第一介電層包括一第一介電材料，且該第二介電層包括一第二介電材料，該第一介電材料和該第二介電材料不同。
  6. 如申請專利範圍第1項所述之內連線結構，其中該等至少兩條金屬線中的每條金屬線的頂表面是共面且平坦的。
  7. 如申請專利範圍第1項所述之內連線結構，其中該硬遮罩層包括一介電材料，該介電材料包括氮化矽(SiN)、二氧化矽(SiO2)、摻硼碳氧氮化矽(SiOCBN)、氧化鋁或氮化鋁(AlN)。
  8. 如申請專利範圍第1項所述之內連線結構，其中該等至少兩條金屬線包括銅。
  9. 一種形成積體電路的內連線結構的方法，該方法包括：在一第一介電層中形成一金屬線層，該金屬線層具有在橫向上彼此隔開的至少兩條金屬線；使該第一介電層凹陷以使該第一介電層的頂表面在該等至少兩條金屬線的頂表面下方；在該第一介電層的頂表面上，在該第一介電層的頂表面上方露出的該等至少兩條金屬線的側壁上以及在該等至少兩條金屬線的頂表面上形成一硬遮罩層；在該硬遮罩層上沉積一第二介電層，該第二介電層的頂表面與位於該等至少兩條金屬線的頂表面上的該硬遮罩層的頂表面實質上共面；去除位於該等至少兩條金屬線的頂表面上的該硬遮罩層；以及 在該等至少兩條金屬線的一特定金屬線的頂表面上形成至少一個完全對準通孔。
  10. 如申請專利範圍第9項所述之方法，其中在去除位於該等至少兩條金屬線的頂面上的該硬遮罩層之後，該方法更包括：在該第二介電層和該等至少兩條金屬線的頂表面上形成一共形蝕刻停止層。
  11. 如申請專利範圍第10項所述之方法，更包括：在該蝕刻停止層上形成一層間介電(ILD)；去除位於該特定金屬線上方的該層間介電的一部分，以使在該特定金屬線上方形成一通孔開口，並在該通孔開口下方露出該蝕刻停止層的一部分；以及去除該蝕刻停止層的暴露部分。
  12. 如申請專利範圍第11項所述之方法，其中形成該至少一個完全對準通孔包括在該特定金屬線上的該通孔開口內形成該至少一個完全對準通孔，使得該至少一個完全對準通孔直接在該特定金屬線的頂表面上。
  13. 如申請專利範圍第11項所述之方法，其中執行去除該層間介電的該部分以形成該通孔開口，使得該通孔開口寬於其下方的該特定金屬線，但不延伸到該第二介電層中。
  14. 如申請專利範圍第9項所述之方法，其中執行去除位於該等至少兩條金屬線的頂表面上的該硬遮罩層，使得該等至少兩條金屬線 的頂表面是共面且平坦的。
  15. 如申請專利範圍第9項所述之方法，其中去除該硬遮罩層更包括去除位於該第一介電層和該等至少兩條金屬線的側壁上的該硬遮罩層。
  16. 如申請專利範圍第9項所述之方法，其中該第一介電層包括一第一介電材料，並且該第二介電層包括一第二介電材料，該第一介電材料和該第二介電材料不同。
  17. 如申請專利範圍第9項所述之方法，其中該硬遮罩層的形成包括與在該第一介電層和該等至少兩條金屬線的側壁上的形成相比，在該等至少兩條金屬線的頂表面上的形成更厚。
  18. 如申請專利範圍第9項所述之方法，其中該硬遮罩層的形成包括沉積一介電材料，該介電材料包括氮化矽(SiN)、二氧化矽(SiO2)、摻硼碳氧氮化矽(SiOCBN)、氧化鋁或氮化鋁(AlN)。
  19. 如申請專利範圍第9項所述之方法，其中該金屬線層的形成包括形成至少兩條銅線。
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