TW201826548A - 高電容值金屬絕緣金屬電容 - Google Patents

高電容值金屬絕緣金屬電容 Download PDF

Info

Publication number
TW201826548A
TW201826548A TW106104405A TW106104405A TW201826548A TW 201826548 A TW201826548 A TW 201826548A TW 106104405 A TW106104405 A TW 106104405A TW 106104405 A TW106104405 A TW 106104405A TW 201826548 A TW201826548 A TW 201826548A
Authority
TW
Taiwan
Prior art keywords
metal
dielectric layer
capacitor
dimensional
insulated
Prior art date
Application number
TW106104405A
Other languages
English (en)
Inventor
姜序
施能泰
吳鐵將
Original Assignee
美商美光科技公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商美光科技公司 filed Critical 美商美光科技公司
Publication of TW201826548A publication Critical patent/TW201826548A/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5223—Capacitor integral with wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/7687—Thin films associated with contacts of capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Geometry (AREA)

Abstract

一種金屬絕緣金屬電容，包含一基底，其上設有一第一介電層；一下電極，埋設於該第一介電層中，該下電極包含一金屬盤及凸出於該金屬盤一上表面的一三維金屬結構；一第二介電層，圍繞該三維金屬結構；一電容介電層，覆蓋該三維金屬結構及該第二介電層；以及一上電極，設於該電容介電層上，該上電極包含與該三維金屬結構指叉互合的鰭狀結構。

Description

高電容值金屬絕緣金屬電容
本發明係有關於半導體技術領域，特別是有關於一種半導體結構，包含一高電容值金屬絕緣金屬電容結構，及其製作方法。
晶片上金屬絕緣金屬電容乃公知技術，其通常被整合在混合訊號電路或射頻電路晶片中，作為去耦合電容，於電源分佈網路中提供較佳的電壓調節及抗噪能力。
為了達到最低要求的電容值，晶片上金屬絕緣金屬電容通常需佔用不少晶片面積，導致晶片尺寸及成本增加。因此，該技術領域仍需要一種高電容值金屬絕緣金屬電容結構，不會增加晶片尺寸及成本。
本發明的主要目的在提供一三維金屬絕緣金屬電容結構，具有高電容值，而能解決上述先前技藝的不足與缺點。
根據本發明實施例，提供一種金屬絕緣金屬電容，包含一基底，其上設有一第一介電層；一下電極，埋設於該第一介電層中，該下電極包含一金屬盤及凸出於該金屬盤一上表面的一三維金屬結構；一第二介電層，圍繞該三維金屬結構；一電容介電層，覆蓋該三維金屬結構及該第二介電層；以及一上電極，設於該電容介電層上，該上電極包含與該三維金屬結構指叉互合的鰭狀結構。
為讓本發明之上述目的、特徵及優點能更明顯易懂，下文特舉較佳實施方式，並配合所附圖式，作詳細說明如下。然而如下之較佳實施方式與圖式僅供參考與說明用，並非用來對本發明加以限制者。
於下文中，係加以陳述本發明之具體實施方式，該些具體實施方式可參考相對應的圖式，俾使該些圖式構成實施方式之一部分。同時也藉由說明，揭露本發明可據以施行之方式。該等實施例已被清楚地描述足夠的細節，俾使該技術領域中具有通常技術者可據以實施本發明。其他實施例亦可被加以施行，且對於其結構上所做之改變仍屬本發明所涵蓋之範疇。
因此，下文的細節描述將不被視為一種限定，且本發明所涵蓋之範疇僅被所附之申請專利範圍以及其同意義的涵蓋範圍。本發明之一或多個實施例將參照附圖描述，其中，相同元件符號始終用以表示相同元件，且其中闡述的結構未必按比例所繪製。
文中所使用的用語“晶圓”及“基板”包括任何具有暴露表面之結構，根據本發明，於該表面上可沉積有一至少層材料，例如，形成諸如重佈線層的電路結構。用語“基板”被理解為包括半導體晶圓，但不限於此。用語“基板”亦可用以指加工過程中之半導體結構，且可包括已被製造在其上之其它層。
請參閱第1圖至第9圖，其為依據本發明實施例所繪示的金屬絕緣金屬電容結構的例示作法。
如第1圖所示，首先提供一基底100。基底100可以包含一半導體基底，例如矽基底。然而，應理解基底100也可以包含摻雜或未摻雜的半導體材料、由一半導體基材或一絕緣材支撐的磊晶半導體層，或該技術領域所週知的其它半導體結構。
根據本發明實施例，基底100包含一主表面100a。例如，在主表面100a上，可以形成複數個半導體元件，如MOS電晶體（圖未示）。根據本發明實施例，在主表面100a上沉積有至少一介電層110，例如，金屬層間介電層。例如，介電層110可以包含氧化矽、氮化矽、氮氧化矽、硼磷矽玻璃（BPSG）、磷矽玻璃（PSG），但不限於此。
根據本發明實施例，在一電容形成區域CR內，至少形成有一鑲嵌金屬盤112，埋設於介電層110中。在電容形成區域CR外，可選擇形成一鑲嵌金屬導線114，埋設於介電層110中。根據本發明實施例，鑲嵌金屬盤112及鑲嵌金屬導線114可以利用銅鑲嵌製程製作而成。根據本發明實施例，鑲嵌金屬盤112及鑲嵌金屬導線114可以形成於第一層金屬（M1）中，但不限於此。
例如，鑲嵌金屬盤112可以包含一銅金屬層120a及一包圍銅金屬層120a的擴散阻障層122a。擴散阻障層122b，如鈦、氮化鈦、鉭、氮化鉭等，可以避免銅金屬擴散進入到介電層110中。同樣的，鑲嵌金屬導線114可以包含一銅金屬層120b及一包圍銅金屬層120b的擴散阻障層122b。
通常，在銅鑲嵌製程中，可以包含進行一化學機械研磨製程，以從介電層110的上表面110a上去除多餘的銅金屬。所以，此時鑲嵌金屬盤112的上表面112a及鑲嵌金屬導線114的上表面114a係與介電層110的上表面110a齊平。
如第2圖所示，接著於鑲嵌金屬盤112的上表面112a、鑲嵌金屬導線114的上表面114a及介電層110的上表面110a上沉積一晶種層130，如銅晶種層。接著，於晶種層130上形成一光阻層132。
如第3圖所示，進行一微影製程，包括，但不限於，一曝光製程及一顯影製程，以於光阻層132中形成開孔132a。開孔132a的圖案可以包括，但不限於，一導孔型溝槽、一線型溝槽、一波浪型溝槽、一同心圓型溝槽或一不規則型溝槽。根據本發明實施例，開孔132a係直接形成在鑲嵌金屬盤112正上方，並且僅形成在電容形成區域CR內。
如第4圖所示，接著進行一電鍍製程，例如，自對準電鍍（self-alignment plating，SAP），於開孔132a內形成三維金屬結構140。根據本發明實施例，三維金屬結構140包含銅，但不限於此。根據本發明實施例，三維金屬結構140具有一冠狀剖面結構，但不限於此。根據本發明實施例，三維金屬結構140不會形成在光阻層132的一上表面。藉由調整電鍍製程的參數，可以將三維金屬結構140位於鑲嵌金屬盤112的上表面112a以上的高度控制在開孔132a深度的70％～100％之間。
如第5圖所示，在形成三維金屬結構140之後，接著將光阻層132去除，以顯露出三維金屬結構140的側壁。根據定義於光阻層132的開孔132a的圖案，三維金屬結構140可以是一導孔型結構、一線型結構、一波浪型結構、一同心圓型結構或一不規則型結構。在移除光阻層132之後，未被三維金屬結構140覆蓋的晶種層130可以被蝕除，顯露出部分鑲嵌金屬盤112的上表面112a、鑲嵌金屬導線114的上表面114a及介電層110的上表面110a。
此時，三維金屬結構140凸出鑲嵌金屬盤112的上表面112a。根據本發明實施例，三維金屬結構140及鑲嵌金屬盤112共同構成一金屬絕緣金屬電容的下電極210。
如第6圖所示，接著於基底100上沉積一介電層150，覆蓋三維金屬結構140、鑲嵌金屬盤112的上表面112a、鑲嵌金屬導線114的上表面114a及介電層110的上表面110a。介電層150可以包含一金屬層間介電層，例如氧化矽、氮化矽、氮氧化矽、硼磷矽玻璃、磷矽玻璃、低介電常數材料，但不限於此。後續，可以進行一化學機械研磨製程，平坦化介電層150，直到三維金屬結構140的上表面顯露出來。
如第7圖所示，接著於介電層150上形成一光阻層160。光阻層160包含一開孔160a，位於電容形成區域CR內。開孔160a顯露出三維金屬結構140的上表面及部分的介電層150。接著，進行一蝕刻製程，例如乾蝕刻，經由開孔160a蝕刻掉顯露出來的介電層150，在三維金屬結構140的側壁間形成凹陷結構162。接著將光阻層160去除。剩餘的介電層150覆蓋鑲嵌金屬盤112的上表面112a的一週邊區域。
如第8圖所示，接著於三維金屬結構140上及凹陷結構162內順形的沉積一電容介電層220。電容介電層220也會沉積在介電層150上。根據本發明實施例，電容介電層220可以利用化學氣相沉積法、原子層沉積法或任何合適的方法形成。根據本發明實施例，電容介電層220不會全部填滿凹陷結構162。
根據本發明實施例，電容介電層220可以是一高介電常數材料，其介電常數高於二氧化矽。例如，上述高介電常數材料可以包括，但不限於，HfO2 、ZrO2 、La2 O3 、Al2 O3 、TiO2 、SrTiO3 、LaAlO3 、Y2 O3 、HfOx Ny 、ZrOx Ny 、La2 Ox Ny 、Al2 Ox Ny 、TiOx Ny 、SrTiOx Ny 、LaAlOx Ny 、Y2 Ox Ny 、SiON、SiNX 、矽玻璃或合金。
接著，於電容形成區域CR內的電容介電層220上形成一上電極230。上電極230完全填滿凹陷結構162的剩餘空間，如此形成與三維金屬結構140指叉互合的鰭狀結構230a。透過電容介電層220，上電極130電容耦合至下電極210。
上電極130可以利用如先前所述與形成三維金屬結構140相同或類似的方法來製作。例如，先全面沉積一晶種層（圖未示），再於晶種層上形成一光阻層，接著進行自對準電鍍製程。移除光阻層後，多餘的晶種層可以被去除。
如第9圖所示，接著於電容介電層220上全面沉積一介電層170。介電層170覆蓋上電極230及電容介電層220。接著，利用銅鑲嵌製程於介電層170中形成鑲嵌金屬內連線412及414。鑲嵌金屬內連線412形成在電容形成區域CR內，且可以包括一導孔422，電連接至上電極230。鑲嵌金屬內連線414可包括一導孔424，電連接至鑲嵌金屬導線114。導孔424貫穿電容介電層220及介電層150。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100‧‧‧基底
100a‧‧‧主表面
110‧‧‧介電層
110a‧‧‧上表面
112‧‧‧鑲嵌金屬盤
112a‧‧‧上表面
114‧‧‧鑲嵌金屬導線
114a‧‧‧上表面
120a、120b‧‧‧銅金屬層
122a、122b‧‧‧擴散阻障層
130‧‧‧晶種層
132‧‧‧光阻層
132a‧‧‧開孔
140‧‧‧三維金屬結構
150‧‧‧介電層
160‧‧‧光阻層
160a‧‧‧開孔
162‧‧‧凹陷結構
170‧‧‧介電層
210‧‧‧下電極
220‧‧‧電容介電層
230‧‧‧上電極
230a‧‧‧鰭狀結構
412、414‧‧‧鑲嵌金屬內連線
422、424‧‧‧導孔
CR‧‧‧電容形成區域
第1圖至第9圖為剖面示意圖，其為依據本發明實施例所繪示的金屬絕緣金屬電容結構的例示作法。

Claims (10)

  1. 一種金屬絕緣金屬電容，包含： 一基底，其上設有一第一介電層； 一下電極，埋設於該第一介電層中，該下電極包含一金屬盤及凸出於該金屬盤一上表面的一三維金屬結構； 一第二介電層，圍繞該三維金屬結構； 一電容介電層，覆蓋該三維金屬結構及該第二介電層；以及 一上電極，設於該電容介電層上，該上電極包含與該三維金屬結構指叉互合的鰭狀結構。
  2. 如申請專利範圍第1項所述的金屬絕緣金屬電容，其中該金屬盤係為一鑲嵌金屬盤。
  3. 如申請專利範圍第1項所述的金屬絕緣金屬電容，其中該第二介電層覆蓋該金屬盤該上表面的一週邊區域。
  4. 如申請專利範圍第1項所述的金屬絕緣金屬電容，其中另包含一第三介電層，覆蓋該上電極及該電容介電層。
  5. 如申請專利範圍第4項所述的金屬絕緣金屬電容，其中另包含一鑲嵌金屬內連線，埋設於該第三介電層中，且與該上電極電連接。
  6. 如申請專利範圍第1項所述的金屬絕緣金屬電容，其中該三維金屬結構包含一導孔型結構、一線型結構、一波浪型結構、一同心圓型結構或一不規則型結構。
  7. 如申請專利範圍第1項所述的金屬絕緣金屬電容，其中該金屬盤包含銅。
  8. 如申請專利範圍第1項所述的金屬絕緣金屬電容，其中該三維金屬結構包含銅。
  9. 如申請專利範圍第1項所述的金屬絕緣金屬電容，其中該上電極包含銅。
  10. 如申請專利範圍第1項所述的金屬絕緣金屬電容，其中另包含一晶種層，介於該三維金屬結構及該金屬盤之間。
TW106104405A 2017-01-03 2017-02-10 高電容值金屬絕緣金屬電容 TW201826548A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/396,828 US20180190761A1 (en) 2017-01-03 2017-01-03 Mim capacitor with enhanced capacitance
US15/396,828 2017-01-03

Publications (1)

Publication Number Publication Date
TW201826548A true TW201826548A (zh) 2018-07-16

Family

ID=62711253

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106104405A TW201826548A (zh) 2017-01-03 2017-02-10 高電容值金屬絕緣金屬電容

Country Status (3)

Country Link
US (1) US20180190761A1 (zh)
CN (1) CN108269782A (zh)
TW (1) TW201826548A (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI728484B (zh) * 2018-11-01 2021-05-21 美商格芯（美國）集成電路科技有限公司 具有降低電阻變化的內連線結構及其形成方法
TWI737258B (zh) * 2020-04-13 2021-08-21 力晶積成電子製造股份有限公司 半導體結構及其製造方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10651053B2 (en) * 2017-11-22 2020-05-12 Taiwan Semiconductor Manufacturing Co., Ltd. Embedded metal insulator metal structure
US10546915B2 (en) * 2017-12-26 2020-01-28 International Business Machines Corporation Buried MIM capacitor structure with landing pads
TWI696268B (zh) * 2019-01-04 2020-06-11 力晶積成電子製造股份有限公司 靜態隨機存取記憶體及其製作方法
US11563079B2 (en) * 2020-01-08 2023-01-24 Taiwan Semiconductor Manufacturing Company Ltd. Metal insulator metal (MIM) structure and manufacturing method thereof
KR20220159521A (ko) 2021-05-25 2022-12-05 삼성전자주식회사 금속-절연체-금속 커패시터

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6441419B1 (en) * 1998-03-31 2002-08-27 Lsi Logic Corporation Encapsulated-metal vertical-interdigitated capacitor and damascene method of manufacturing same
US6559004B1 (en) * 2001-12-11 2003-05-06 United Microelectronics Corp. Method for forming three dimensional semiconductor structure and three dimensional capacitor
US6593185B1 (en) * 2002-05-17 2003-07-15 United Microelectronics Corp. Method of forming embedded capacitor structure applied to logic integrated circuit
CN100536109C (zh) * 2003-12-30 2009-09-02 中芯国际集成电路制造(上海)有限公司 用铜制造高电容量电容器的方法及其结构
US7186625B2 (en) * 2004-05-27 2007-03-06 International Business Machines Corporation High density MIMCAP with a unit repeatable structure
US7633112B2 (en) * 2006-08-24 2009-12-15 Samsung Electronics Co., Ltd. Metal-insulator-metal capacitor and method of manufacturing the same
US7670921B2 (en) * 2006-12-28 2010-03-02 International Business Machines Corporation Structure and method for self aligned vertical plate capacitor
US8716100B2 (en) * 2011-08-18 2014-05-06 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating metal-insulator-metal (MIM) capacitor within topmost thick inter-metal dielectric layers

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI728484B (zh) * 2018-11-01 2021-05-21 美商格芯（美國）集成電路科技有限公司 具有降低電阻變化的內連線結構及其形成方法
TWI737258B (zh) * 2020-04-13 2021-08-21 力晶積成電子製造股份有限公司 半導體結構及其製造方法
US11264322B2 (en) 2020-04-13 2022-03-01 Powerchip Semiconductor Manufacturing Corporation Semiconductor structure and manufacturing method thereof

Also Published As

Publication number Publication date
US20180190761A1 (en) 2018-07-05
CN108269782A (zh) 2018-07-10

Similar Documents

Publication Publication Date Title
TW201826548A (zh) 高電容值金屬絕緣金屬電容
US7208791B2 (en) Integrated circuit devices including a capacitor
CN109801896B (zh) 高密度金属-绝缘体-金属的电容器
US8664075B2 (en) High capacitance trench capacitor
TWI700837B (zh) 半導體結構及其製造方法
US9761655B1 (en) Stacked planar capacitors with scaled EOT
TWI625826B (zh) 半導體裝置結構及其製造方法
US9263452B2 (en) Reservoir capacitor of semiconductor device
US10998396B2 (en) Semiconductor structure and method for forming a semiconductor structure
US9818689B1 (en) Metal-insulator-metal capacitor and methods of fabrication
KR20120041642A (ko) 반도체 소자
US6815747B2 (en) Semiconductor device comprising capacitor
US6706588B1 (en) Method of fabricating an integrated circuit having embedded vertical capacitor
JP2022075547A (ja) 集積回路構造体および集積回路構造体を製造する方法（ｍｉｍキャパシタ構造体）
US20050142841A1 (en) Method for forming metal pattern to reduce contact resistivity with interconnection contact
JP2002373893A (ja) パッドを有する半導体装置とその製造方法
TW202027254A (zh) 記憶體結構及其製造方法
US20240145377A1 (en) Planarization structure for mim topography
TWI833382B (zh) 動態隨機存取記憶體及其形成方法
KR20100079205A (ko) Ｍｉｍ 커패시터를 가지는 반도체 소자 및 방법
US20070173049A1 (en) Capacitor and method for fabricating the same
TWI223443B (en) Isolation structure for trench capacitors and fabrication method thereof
KR100485180B1 (ko) 반도체 소자의 제조 방법
JP2008066532A (ja) 半導体装置及びその製造方法