TWI716245B - 具有減少的邊緣缺陷的鐵電記憶體單元及其製造方法 - Google Patents

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Abstract

一種鐵電記憶體單元及其製造方法。鐵電記憶體單元包括第一電極、第二電極以及佈置在第一電極與第二電極之間的鐵電層。由第一電極和第二電極露出的邊緣區被至少一個恢復層或阻擋層覆蓋。

Description

具有減少的邊緣缺陷的鐵電記憶體單元及其製造方法
本公開的實施例涉及鐵電記憶體單元及其製造方法
諸如鐵電隨機存取記憶體(ferroelectric random access memory，FRAM)的鐵電記憶體元件使用鐵電材料層來實現非易失性。鐵電材料層具有所施加電場與所儲存表觀電荷之間的非線性關係，並且因此可以在電場下切換極性。鐵電鐵電記憶體元件的優點包括低功耗、快速寫性能和高最大讀/寫耐久度。
在此公開了鐵電記憶體單元及其製造方法的實施例。
在一實施例中，鐵電記憶體單元包括第一電極、第二電極以及佈置在第一電極與第二電極之間的鐵電層。由第一電極和第二電極露出的邊緣區可以被至少一個恢復層或阻擋層覆蓋。
在一些實施例中，恢復層包括下列各項至少之一：HfO x、ZrO x、AlO x、HfZrO x、HfSiO x、TiAlO x，並且具有大約5Å至大約500Å的厚度。在一些實施例中，阻擋層包括下列各項至少之一：氮化矽、氧氮化矽或氧化鋁，並且具有大約15Å至大約500Å的厚度。
在一些實施例中，恢復層覆蓋邊緣區，並且阻擋層覆蓋恢復層。
在一些實施例中，恢復層被摻雜下列各項至少之一：Hf、Zr、Ti、Al、Si、V、O、H、Nb、Ta、Y、釓（Gd）或La。
在一些實施例中，邊緣區包括邊緣摻雜部，所述邊緣摻雜部被恢復層或阻擋層中的至少一個覆蓋。
在一些實施例中，邊緣摻雜部包括下列各項至少之一：鉿（Hf）、鋯（Zr）、鈦（Ti）、鋁（Al）、矽（Si）、氫（H）、氧（O）、釩（V）、鈮（Nb）、鉭（Ta）、釔（Y）和/或鑭（La），並且從鐵電層的露出表面到鐵電層中一定深度的按濃度梯度延伸，所述深度處於大約5Å至大約10nm的範圍。
在一些實施例中，鐵電層的邊緣區還包括凹陷部，所述凹陷部被恢復層覆蓋，所述恢復層被阻擋層覆蓋。
在一些實施例中，第一電極和第二電極每個都包括下列各項至少之一：氮化鈦（TiN）、氮化鈦矽（TiSiN x）、氮化鈦鋁（TiAlN x）、碳氮化鈦（TiCN x）、氮化鉭（TaN x）、氮化鉭矽（TaSiN x）、氮化鉭鋁（TaAlN x）、氮化鎢（WN x）、矽化鎢（WSi x）、碳氮化鎢（WCN x）、釕（Ru）或氧化釕（RuO x）。  在一些實施例中，鐵電層包括下列各項至少之一：鋁（Al）、鉿（Hf）、鋯（Zr）、氧（O）或鈦（Ti）。
在一些實施例中，鐵電層被摻雜下列各項至少之一：Hf、Zr、Ti、Al、矽（Si）、氫（H）、O、釩（V）、鈮（Nb）、鉭（Ta）、釔（Y）或鑭（La）。
在另一實施例中，鐵電記憶體單元包括第一電極、第二電極以及佈置在第一電極與第二電極之間的鐵電層。鐵電層可以包括邊緣區，所述邊緣區被第一電極和第二電極露出。邊緣區可以包括凹陷部，所述凹陷部被恢復層或阻擋層中的至少一個覆蓋。
在一些實施例中，恢復層包括下列各項至少之一：HfO x、ZrO x、AlO x、HfZrO x、HfSiO x、TiAlO x，並且具有大約5Å至大約500Å的厚度。在一些實施例中，阻擋層包括下列各項至少之一：氮化矽、氧氮化矽或氧化鋁，並且具有大約15Å至大約500Å的厚度。
在一些實施例中，恢復層覆蓋邊緣區，並且阻擋層覆蓋恢復層。
在一些實施例中，恢復層被摻雜下列各項至少之一：Hf、Zr、Ti、Al、Si、V、O、H、Nb、Ta、Y、釓（Gd）或La。
在一些實施例中，第一電極和第二電極每個都包括下列各項至少之一：氮化鈦（TiN）、氮化鈦矽（TiSiN x）、氮化鈦鋁（TiAlN x）、碳氮化鈦（TiCN x）、氮化鉭（TaN x）、氮化鉭矽（TaSiN x）、氮化鉭鋁（TaAlN x）、氮化鎢（WN x）、矽化鎢（WSi x）、碳氮化鎢（WCN x）、釕（Ru）或氧化釕（RuO x）。在一些實施例中，鐵電層包括下列各項至少之一：鋁（Al）、鉿（Hf）、鋯（Zr）、氧（O）或鈦（Ti），並且被摻雜Hf、Zr、Ti、Al、矽（Si）、氫（H）、O、釩（V）、鈮（Nb）、鉭（Ta）、釔（Y）或鑭（La）。
在另一實施例中，一種用於形成鐵電記憶體單元的方法包括：形成第一電極；形成鐵電層，所述鐵電層與第一電極接觸；以及形成第二電極，所述第二電極與鐵電層接觸。該方法還包括：在鐵電層的被第一電極和第二電極露出的邊緣區之上形成恢復層或阻擋層中的至少一個。
在一些實施例中，形成恢復層包括執行下列各項至少之一：化學氣相沉積（CVD）、原子層沉積（ALD）、溶膠-凝膠工藝、金屬-有機化學氣相沉積（MOCVD）或化學溶液沉積（CSD），以在邊緣區之上形成HfO x、ZrO x、AlO x、HfZrO x、 HfSiO x或TiAlO x至少之一。在一些實施例中，形成阻擋層包括執行下列各項至少之一：CVD、ALD、脈衝激光沉積（PLD）、溶膠-凝膠工藝或CSD以在恢復層之上形成氮化矽、氧氮化矽或氧化鋁至少之一。
在一些實施例中，該方法還包括：執行原位摻雜工藝、離子注入工藝、熱擴散工藝或等離子體摻雜工藝以將多種摻雜物摻雜到恢復層中。
在一些實施例中，該方法還包括：形成邊緣摻雜部，所述邊緣摻雜部處於邊緣區中且被邊緣區露出。
在一些實施例中，形成邊緣摻雜部包括對邊緣區執行下列各項至少之一：CVD、ALD或等離子體摻雜，以形成富含摻雜物的材料的多個單層，所述多個單層從鐵電層的表面延伸到鐵電層中。
在一些實施例中，該方法還包括：對富含摻雜物的材料的所述多個單層執行熱擴散工藝或熱退火工藝中的至少一個。
在一些實施例中，該方法還包括：形成凹陷部，所述凹陷部處於邊緣區中且被邊緣區露出。凹陷部可以與恢復層或阻擋層中的所述至少一個接觸。
本公開的實施例將參考附圖予以描述。
儘管討論了本發明的配置和佈置，但是應當理解，此討論僅僅是為了圖解說明目的。本領域技術人員能夠理解，可使用其它配置和佈置而不偏離本公開的主旨和範圍。對本領域技術人員顯而易見的是，本發明也可用于其它多種應用。
應當注意，本發明說明書所提到的“一個實施案例”、“一實施方案”、“示例性實施例”、“一些實施例”等等是指，所描述的實施例可能包括特定特徵、結構或特性，但不是每個實施例都一定包括該特定特徵、結構或特性。此外，這樣的表述並不一定指同一個實施例。此外，當特定特徵、結構或特性結合某實施案例被描述時，屬本領域技術人員知識範圍的是，結合其它實施例來實施這樣的特定特徵、結構或特性，而不管是否在此明確說明。
一般來說，術語可以至少部分地根據上下文中的使用來理解。例如，在此使用的術語“一個或多個”，至少部分地根據上下文，可用於以單數形式來描述任何特徵、結構或特性，或以複數形式來描述特徵、結構或特性的組合。類似地，諸如“一個”、“一”、或“該”之類的術語又可以至少部分地根據上下文被理解為表達單數用法或表達複數用法。
能容易地理解的是，“在……上”、“在……之上”、以及“在……上方”在本發明中的含義應該以最寬泛方式來解釋，使得“在……上”不僅指直接處於某物上，而且還可以包括在有中間特徵或中間層位於二者之間的情況下處於某物上，並且“在……之上”、或“在…….上方”不僅指處於某物之上或上方，而且還可以包括在二者之間沒有中間特徵或中間層的情況下處於在某物之上或上方（即直接處於某物上）。
此外空間相關術語，如“在……下面”、“在……之下”、“下部”、“在……之上”、“上部”等等可以在此用於方便描述一個元素或特徵相對於另一元素或特徵在附圖中示出的關係。空間相關術語旨在除了涵蓋器件在附圖中描述的取向以外還涵蓋該器件在使用或操作時的其它取向。裝置可以以其它方式被定向（旋轉90°或處於其它取向），並且這裡所用的空間相關描述相應地也可同樣地來解釋。
這裡所用的術語“基底”是指後續材料層所添加到的材料。基底本身可以被圖案化。添加到基底之上的材料可以被圖案化，或者可保持未經圖案化。此外，基底可包括多種多樣的半導體材料、如矽、鍺、砷化鎵、磷化銦等。可替代地，基底也可由電學非導電材料、如玻璃、塑料、或藍寶石晶片製成。
這裡所用的術語“層”是指包括具有厚度的某一區域的材料部位。層可以延伸到下方或上方結構的全部之上，或可以具有小於下方或上方結構的伸展。此外，層可以是同質或異質的連續結構的一個區域，該區域的厚度小於該連續結構的厚度。例如，層可位於任何一對水平平面之間，或位於該連續結構的頂面或底面處。層可水平地、垂直地、和/或沿錐形表面延伸。基底可以是層，可包括一個或多個層在其中，和/或可以具有一個或多個層在其上，和/或一個或多個層在其下。一層可包括多層。例如，互連層可包括一個或多個導體和接觸層（其中形成接觸部、互連線和/或通孔）和一個或多個介電層。
這裡所用的術語“標稱的/標稱地”指某一部件、工藝在產品或工藝的設計階段設置的特性或參數的期望或目標值，還包括高於和/或低於所述期望值的值範圍。該值範圍可能是由於製造工藝的輕微差異或公差引起的。這裡所用的“大約”是指如下給定數量的值：所述數量可能基於與所涉及半導體器件相關聯的特定技術節點而變化。基於特定技術節點，術語“大約”可以指如下給定數量的值：所述數量在例如該值的10%至30%範圍內變化（如該值±10%、±20%、或±30%）。這裡所用的術語“三維（3D）記憶體元件”是指如下半導體器件：所述半導體器件在橫向定向的基底上具有垂直定向的記憶體單元（此處稱為“記憶體串”），使得記憶體串相對於基底在垂直方向延伸。這裡所用的“垂直的/垂直地”是指與基底的橫向表面標稱地垂直。
現有鐵電記憶體元件製造的一個局限性是與工藝相關的損傷，所述損傷是由與鐵電記憶體元件的形成有關的各種製造操作造成的。例如，隔離工藝通常包括諸如刻蝕和離子注入工藝之類的操作以形成將鐵電記憶體單元與相鄰結構/器件隔離的區域和/或結構。這些操作可能對鐵電記憶體單元中的鐵電層的邊緣造成損傷、例如晶體缺陷。在另一實施例中，由用於形成鐵電記憶體元件的各種操作導致的污染、例如由濕法刻蝕工藝造成的化學污染和由幹法刻蝕工藝造成的等離子體污染，可能改變鐵電層在這些有缺陷區域中的物理屬性和/或電氣屬性，從而導致邊緣效應。而且，在形成記憶體單元以後，記憶體單元的邊緣易於受到由於水分、氫、氧、金屬摻雜物等等造成的污染物擴散，從而造成邊緣的材料屬性降級。鐵電記憶體單元的性能可能受損，例如洩漏電流更高和/或電容降低。
根據本公開的各個實施例提供了一種具有減少的邊緣缺陷的鐵電記憶體單元。採用了多種方案來減少鐵電記憶體單元的鐵電層中的邊緣缺陷。在一些實施例中，在鐵電層的有缺陷的邊緣區中形成摻雜部以修復鐵電層的晶體結構。在一些實施例中，經摻雜或未經摻雜的恢復層通過與有缺陷的邊緣區的表面上的懸掛鍵形成鍵合來使有缺陷的邊緣區鈍化。在一些實施例中，阻擋層被形成以防止污染物接觸鐵電層。在一些實施例中，有缺陷的邊緣區被移除並且利用恢復層被鈍化。在一些實施例中，使用諸如熱退火和/或熱擴散之類的其它方法來進一步減少邊緣缺陷。在一些實施例中，例如上述方法之類的兩種或更多種方法被組合以進一步減少鐵電記憶體單元的邊緣缺陷。這些方法和結構可以應用於2D鐵電記憶體單元和3D鐵電記憶體單元二者。在減少的邊緣缺陷的情況下，鐵電記憶體單元的性能可以得到改善。
圖1示出了根據本公開一些實施例的示例性鐵電記憶體單元100的橫截面圖。鐵電記憶體單元100是鐵電記憶體元件的記憶體構件，並且可以包括各種設計和配置。虛線圈出的區域可能包括有缺陷的邊緣區，這些邊緣區包括受污染的材料和/或由於用於形成鐵電記憶體單元100的製造工藝造成的缺陷。如圖1所示，鐵電記憶體單元100是“1T-1C”單元，其包括電容器102、晶體管104、以及電容器102與晶體管104之間的形成在基底108上的互連106。基底108可以包括矽（例如單晶矽）、鍺矽（SiGe）、砷化鎵（GaAs）、鍺（Ge）、絕緣體上矽（SOI）或任何其它適當材料。
在一些實施例中，電容器102包括下電極110、上電極112、以及在垂直方向上佈置在下電極110與上電極112之間的鐵電層114。鐵電層114的詳細結構在圖2A-2E和3中予以示出，而未包括在圖1中。鐵電層114可以在下表面上接觸並電連接到下電極110，並且在上表面接觸並電連接到上電極112。下電極110可以通過互連106電連接到晶體管104，並且上電極112可以電連接到電源（未示出），使得電場可以施加到鐵電層114。為便於描述，在本公開中示出了1T-1C單元的示例。在各個實施例中，鐵電層114可以用在每單元具有一個以上電容器的任何其它類型記憶體單元中。例如，鐵電層114也可以用在“2T-2C”單元中或者“nT-mC”（其中n和m是整數）單元。記憶體單元的類型（例如單個記憶體單元中的電容器的數目）不應當受本公開實施例的限制。
下電極110和上電極112的材料可以包括、但不限於下列各項至少之一：氮化鈦（TiN）、氮化鈦矽（TiSiN x）、氮化鈦鋁（TiAlN x）、碳氮化鈦（TiCN x）、氮化鉭（TaN x）、氮化鉭矽（TaSiN x）、氮化鉭鋁（TaAlN x）、氮化鎢（WN x）、矽化鎢（WSi x）、碳氮化鎢（WCN x）、釕（Ru）、氧化釕（RuO x）、銥（Ir）、摻雜多晶矽、透明導電氧化物（TCO）或氧化銥（IrO x）。在一些實施例中，第一和/或第二電極包括TCO，其包括但不限於：基於摻雜ZnO的TCO、基於摻雜TiO2的TCO、基於摻雜SnO2的TCO、以及鈣鈦礦結構的TCO。在一些實施例中，第一和/或第二電極包括La 1-xSr xCrO 3（LSCO）。
在一些實施例中，下電極110和上電極112包括相同材料。在一些實施例中，下電極110和上電極112包括不同材料。下電極110或上電極112的厚度可以為大約2nm至大約50nm、比如2nm至20nm（例如為2nm、3nm、4nm、5nm、8nm、10nm、15nm、18nm、20nm、25nm、30nm、35nm、40nm、45nm、50nm、以這些值中的任何值為下限的任何範圍、或者由這些值中的任何兩個值定義的任何範圍）。在一些實施例中，下電極110和上電極112具有相同厚度。在一些實施例中，下電極110和上電極112具有不同厚度。
在一些實施例中，鐵電層114包括摻雜有可改善鐵電膜結晶的多種摻雜物的鐵電氧化物材料。例如，摻雜物可以在摻雜鐵電層結晶期間提供彈性，由此降低鐵電膜結晶時形成的缺陷的數目，並且促進高k鐵電相形成。能夠理解，在一些實施例中，鐵電層114可以包括多層結構。
鐵電氧化物材料可以包括鐵電複合氧化物。在一些實施例中，鐵電氧化物材料包括氧和一種或多種鐵電金屬。鐵電金屬可以包括但不限於：鋯（Zr）、鉿（Hf）和鈦（Ti）、鋁（Al）。在一些實施例中，鐵電氧化物材料包括氧和兩種或更多種鐵電金屬。在一些實施例中，鐵電氧化物材料包括氧和非金屬材料，比如矽（Si）。
鐵電層114也可以包括作為晶體結構的一部分形成的多種摻雜物。在一些實施例中，摻雜物可補償在鐵電氧化物材料結晶期間形成的缺陷，改善鐵電層114的膜質量。在一些實施例中，摻雜物不同於鐵電氧化物材料中的鐵電金屬，並且包括來自下列各項中的一種或多種摻雜物：Hf、Zr、Ti、Al、Si、氫（H）、氧（O）、釩（V）、鈮（Nb）、鉭（Ta）、釔和/或鑭（La）。
在一些實施例中，晶體管104包括源極/汲極區120、以及具有閘極電介質122和閘極導體124的閘極疊層。源極/汲極區120可以是基底108中的摻雜部，所述摻雜部具有處於所期望摻雜等級的n型或p型摻雜物。閘極電介質122可以包括介電材料、比如氧化矽（SiO x）、氮化矽（SiN x）或者高k介電材料、包括但不限於：氧化鋁（Al 2O 3）、氧化鉿（HfO 2）、氧化鉭（Ta 2O 5）、氧化鋯（ZrO 2）、氧化鈦（TiO 2）或其任何組合。閘極導體124可以包括導電材料，包括但不限於：鎢（W）、鈷（Co）、銅（Cu）、鋁（Al）、多晶矽、矽化物或其任何組合。閘極導體124可以充當鐵電記憶體單元100的字線。互連（未示出）可以與未與互連106相接觸的源極/汲極區120中的其中一個接觸，並且充當鐵電記憶體單元100的位線。
如上所述，鐵電層114的由上電極112和下電極110露出的邊緣（可能由於製造工藝造成）是有缺陷的，從而導致鐵電記憶體單元100退化。圖2A-2E和圖3示出了電容器102的不同示例性結構，所述電容器102是具有減少的邊緣缺陷的鐵電記憶體單元100的一部分。在一些實施例中，圖2B和2C所示的結構是基於圖2A中所示的結構形成的。
圖2A示出了包括在有缺陷的邊緣區中形成的至少一個摻雜部的電容器102。如圖2A所示，鐵電層114可以包括有缺陷的邊緣區中的至少一個摻雜部。在一些實施例中，所述至少一個摻雜部在沿著z方向且處於上電極和下電極112和110之間的有缺陷的邊緣區中覆蓋有缺陷和/或受污染的材料。上電極和下電極112和110可以沿著x方向平行，並且有缺陷的邊緣區可以是鐵電層114的沿著x方向露出的側壁。在一些實施例中，鐵電層114包括一對摻雜部216-1和216-2，其等處於鐵電層114沿著x方向的每側的相應有缺陷的邊緣區（例如側壁）中。摻雜部216-1和216-2中的摻雜物可以包括下列各項中的一個或多個：Hf、Zr、Ti、Al、Si、H、O、V、Nb、Ta、Y、和La。摻雜物可以從摻雜部216-1和216-2的頂面到鐵電層114裡按梯度分佈。例如，摻雜濃度可以從摻雜部216-1和216-2的頂面到鐵電層114逐漸降低。在一些實施例中，摻雜部216-1和216-2各別的摻雜濃度的範圍是從大約10 15cm -3至大約10 21cm -3。摻雜部216-1和216-2各別的摻雜深度可能足以沿著x方向覆蓋有缺陷和/或受污染的材料。在一些實施例中，摻雜部216-1和216-2各別的摻雜深度沿著x方向處於大約5 Å至大約10 nm的範圍。
摻雜物可以通過原位摻雜法方法形成，並且可以改變鐵電層114的結晶過程，從而減輕邊緣效應。在一些實施例中，摻雜物增強結晶，並且增大鐵電層114的晶粒尺寸。摻雜物也可以填入有缺陷的晶格部位，並且使晶格缺陷穩定化，從而提高記憶體單元的穩定性。
圖2B示出了電容器102，其包括覆蓋所述至少一個摻雜部的恢復層，從而進一步減少邊緣效應在鐵電記憶體單元100中的影響。如圖2B所示，恢復層218可以處於摻雜部216-1和216-2中的每個之上，例如覆蓋摻雜部216-1和216-2中的每個。在一些實施例中，恢復層218還處於電容器102的其它區域、比如上電極112之上。例如，恢復層218可以覆蓋兩個摻雜部216-1和216-2二者以及上電極112。恢復層218可以包括下列各項中的一個或多個：HfO x、ZrO x、AlO x、氧化鉿鋯（HfZrO x）、氧化鉿矽（HfSiO x）、氧化鈦矽（TiSiO x）以及氧化鈦鋁（TiAlO x）。在一些實施例中，恢復層218被摻雜一種或多種摻雜物，比如Hf、Zr、O、H、Ti、Si、Al、V、Nb、Ta、Y、釓（Gd）以及La。在一些實施例中，恢復層218可以具有範圍為大約5Å至大約500Å的厚度。在一些實施例中，恢復層218的厚度為大約50Å至大約200Å。
恢復層218可以與鐵電層114、例如摻雜部216-1和216-2和/或上電極112上的懸掛鍵和/或受損鍵形成鍵合，由此鈍化這些區域的在製造工藝期間形成的損傷/缺陷。該鈍化可以產生更加穩定化的鐵電記憶體單元100（或鐵電層114）。在一些實施例中，恢復層218中的摻雜物佔據摻雜部216-1和216-2和/或上電極112中的有缺陷晶格位置的至少一部分，從而進一步修復鐵電層114的晶體結構。在一些實施例中，恢復層218在鐵電狀態下形成，並且充當鐵電層114的用於其鐵電效應的一部分。恢復層218因此可以調整或優化鐵電記憶體單元100在有缺陷的邊緣區中的鐵電性能，並且減輕邊緣效應。
圖2C示出了電容器102，其包括處於所述至少一個摻雜部之上的阻擋層，從而阻擋污染物進入鐵電記憶體單元100。如圖2C所示，阻擋層220可以處於摻雜部216-1和216-2中的每個之上、例如覆蓋摻雜部216-1和216-2中的每個。在一些實施例中，阻擋層220還處於電容器102的其它區域、比如上電極112之上。例如，阻擋層220可以覆蓋兩個摻雜部216-1和216-2以及上電極112。阻擋層220可以包括下列各項中的一個或多個：氮化矽、氧氮化矽、氧化鋁以及其它合適介電材料。在一些實施例中，阻擋層220包括氧化鋁。形成阻擋層220的材料和阻擋層220的厚度可以被配置為使之能阻擋可能擴散到鐵電層114和/或上電極和下電極112和110中的污染物、比如水分、氧和/或氫進入鐵電層114。在一些實施例中，阻擋層的厚度為大約15Å至大約500Å。在一些實施例中，阻擋層220可以形成在覆蓋摻雜部216-1和216-2的恢復層218之上、例如覆蓋所述恢復層218，以進一步使鐵電層114的有缺陷的邊緣區鈍化並在製造工藝期間保護電容器102。
圖2D示出了包括恢復層的電容器102，所述恢復層處於鐵電層114的有缺陷的邊緣區之上、例如覆蓋所述有缺陷的邊緣區。如圖2D所示，恢復層218可以處於鐵電層114的每個有缺陷的邊緣區之上、例如覆蓋每個有缺陷的邊緣區。在一些實施例中，恢復層218還處於電容器102的其它區域、比如上電極112之上。恢復層218可以與圖2B中所描述的恢復層218類似或相同，並且對恢復層218的詳細描述在此不再重複進行。恢復層218可以與鐵電層114、例如鐵電層114的有缺陷的邊緣區和/或上電極112上的懸掛鍵和/或受損鍵形成鍵合，由此在製造工藝期間形成損傷/缺陷的情況下使這些區域鈍化。該鈍化可以產生更加穩定化的鐵電記憶體單元100（或鐵電層114）。在一些實施例中，摻雜物填入有缺陷的邊緣區和/或上電極112中的有缺陷晶格部位，從而進一步改善鐵電層114的穩定性。在一些實施例中，恢復層218在鐵電狀態下形成，並且充當鐵電層114的用於其鐵電效應的一部分。恢復層218因此可以調整或優化鐵電記憶體單元100在有缺陷的邊緣區中的鐵電性能，並且減輕邊緣效應。在一些實施例中，恢復層218包括一種或多種摻雜物，如圖2B所述。摻雜物可以佔據有缺陷的邊緣區和/或上電極112中的有缺陷晶格位置中的至少一部分，從而修復鐵電記憶體單元100的晶體結構。
圖2E示出了電容器102，其包括處於有缺陷的邊緣區之上、例如覆蓋所述有缺陷的邊緣區的恢復層、以及處於恢復層之上的阻擋層。恢復層和/或阻擋層也可以處於電容器102的其它部分之上、例如覆蓋所述其它部分。如圖2E所示，恢復層218可以處於有缺陷的邊緣區和上電極112之上，這類似於圖2D中所描述的恢復層218。類似於圖2C中所描述的阻擋層220，圖2E中的阻擋層220可以覆蓋摻雜部216-1和216-2二者以及上電極112，並且可以阻擋可能擴散到鐵電層114和/或上電極112中的污染物。對恢復層218和阻擋層220的結構和功能的詳細描述可以參見圖2E和2D的描述，在此不再重複進行。
圖3示出了電容器102，其至少包括鐵電層114中的凹陷部以及處於凹陷部之上的恢復層218。凹陷部可以通過移除鐵電層114的有缺陷的邊緣區的一部分來形成。如圖3所示，在一些實施例中，電容器102包括一對凹陷部316-1和316-2，其等是通過如下方式形成：在鐵電層114例如沿著x方向的每側移除相應有缺陷的邊緣區。恢復層218可以形成在凹陷部316-1和316-2之上、例如覆蓋凹陷部316-1和316-2。在一些實施例中，恢復層218還處於電容器102的其它區域、比如上電極112之上。凹陷部316-1和316-2可以通過部分或完全移除相應有缺陷的邊緣區域來形成，由此減少或消除邊緣缺陷。恢復層218可以與圖2B和2D中所描述的恢復層218類似或相同，對恢復層218的詳細描述在此不再重複進行。
在一些實施例中，恢復層218與鐵電層114、例如鐵電層114的有缺陷的邊緣區和/或上電極112上的任何剩餘懸掛鍵和/或受損鍵形成鍵合，由此使這些區域鈍化。該鈍化可以產生更加穩定化的鐵電記憶體單元100（或鐵電層114）。在一些實施例中，摻雜物填入剩餘有缺陷的邊緣區和/或上電極112中的有缺陷晶格部位，從而進一步修復鐵電層114的晶格。在一些實施例中，恢復層218在鐵電狀態下形成，並且充當鐵電層114的用於其鐵電效應的一部分。恢復層218因此可以調整或優化鐵電記憶體單元100在有缺陷的邊緣區中的鐵電性能，並且減輕邊緣效應。在一些實施例中，恢復層218包括一種或多個摻雜物，這如圖2B中所述。摻雜物可以佔據凹陷部316-1和316-2和/或上電極112中的剩餘有缺陷晶格部位中的至少一部分，從而改善鐵電記憶體單元100的穩定性。
儘管未在本公開的附圖中示出，但是在一些實施例中，阻擋層可以形成在恢復層之上或覆蓋凹陷部。例如，阻擋層可以形成在恢復層218之上，或者與凹陷部316-1和316-2接觸（例如在不形成恢復層的情況下）。在一些實施例中，至少一個恢復層218和阻擋層形成在凹陷部316-1和316-2之上，所述凹陷部316-1和316-2與恢復層218和阻擋層中的至少一個接觸。阻擋層的功能和形成可以類似於圖2C和2E中的阻擋層220，其詳細描述在此不再重複進行。
在一些實施例中，摻雜部在形成凹陷部以後形成在鐵電層114。摻雜部可以在上電極112與下電極110之間露出。  摻雜部可以進一步減輕邊緣效應。恢復層和/或阻擋層可以覆蓋摻雜部。摻雜部的形成可以與圖2A所示的摻雜部216-1和216-2的形成類似或相同，並且恢復層和阻擋層的形成可以與圖2B-2E所示的恢復層218和阻擋層220的形成類似或相同。其詳細描述在此不再重複進行。
圖4A示出了根據本公開一些實施例的示例性鐵電記憶體元件400的平面圖。圖4B示出了根據一些實施例的鐵電記憶體元件400沿著A-A'方向的橫截面圖。鐵電記憶體單元100是平面鐵電記憶體元件的一部分。類似的結構可以被實施到三維鐵電記憶體元件、比如鐵電記憶體元件400中，以改善鐵電屬性和記憶體單元陣列密度。
鐵電記憶體元件400可以包括鐵電記憶體串402的陣列，所述鐵電記憶體串402佈置在一個或多個層間介電層（ILD）404中並且垂直地在基底（未示出）之上延伸。每個鐵電記憶體串402都在平面圖中具有圓形形狀，並且包括導體層406、第二電極408、鐵電層410和第一電極412，其等從鐵電記憶體串402的中心以此順序在徑向上佈置。也就是說，鐵電層410可以在徑向上佈置在第二電極408與第一電極412之間。導體層406填充第二電極408內的剩餘區域，並且包括導體材料、比如金屬。能夠理解，鐵電記憶體串402在平面圖中的形狀不限於圓形，並且可以是任何其它形狀，比如矩形、橢圓形等等。
圖4B示出了鐵電記憶體元件400沿著A-A方向的橫截面圖。如圖4B所示，鐵電記憶體元件400包括基底414、以及佈置在基底414之上的所述一個或多個ILD層404。鐵電記憶體元件400也可以包括多個鐵電記憶體串402，所述鐵電記憶體串402垂直地延伸穿過ILD層404並且在基底414之上延伸。在一些實施例中，鐵電記憶體元件400通過互連電連接到一個或多個晶體管（晶體管和互連在圖4B中未示出）。
鐵電層410、第二電極408和第一電極412可以類似於上面在圖1-3中詳細描述的鐵電層114、上電極112和下電極110，只是被向右或向左旋轉了90°。鐵電層410可以在徑向上佈置在第二電極408與第一電極412之間。在一些實施例中，鐵電層410、第二電極408和第一電極412可以每個都具有“U”形，並且鐵電層410的有缺陷的邊緣區可以被第二電極408和第二電極412暴露在鐵電層410的頂面上。圖5A-5E和圖6示出了具有減少的邊緣缺陷的記憶體串402的結構。具體而言，在不考慮導體層406的情況下，圖5A-5E中的結構可以分別類似於圖2A-2E中的結構，並且圖6中的結構可以分別類似於圖3中的結構。
在一些實施例中，如圖5A所示，鐵電記憶體串402包括一對摻雜部516-1和516-2，其等分別處於鐵電層410的例如被鐵電層410的頂面露出的有缺陷的邊緣區中。在一些實施例中，如圖5B所示，鐵電記憶體串402包括：一對摻雜部516-1和516-2，其分別處於鐵電層410的有缺陷的邊緣區中；以及恢復層518，其處於摻雜部516-1和516-2、第一電極412和第二電極408之上、例如覆蓋它們。在一些實施例中，如圖5C所示，鐵電記憶體串402包括：一對摻雜部516-1和516-2，其分別處於鐵電層410的有缺陷的邊緣區中；以及阻擋層520，其處於摻雜部516-1和516-2、第一電極412和第二電極408之上、例如覆蓋它們。在一些實施例中，如圖5D所示，鐵電記憶體串402包括恢復層518，所述恢復層518例如處於鐵電層410的被鐵電層410的頂面露出的有缺陷的邊緣區、第一電極412和第二電極408之上、例如覆蓋它們。在一些實施例中，如圖5E所示，鐵電記憶體串402包括恢復層518，所述恢復層510處於鐵電層410的有缺陷的邊緣區、第一電極412和第二電極408之上、例如覆蓋它們。記憶體串402還可以包括處於恢復層518之上、例如覆蓋恢復層518的阻擋層520。在一些實施例中，如圖6所示，鐵電記憶體串402包括：一對凹陷部616-1和616-2，其分別處於鐵電層410的有缺陷的邊緣區中；以及恢復層518，其處於凹陷部616-1和616-2、第一電極412和第二電極408之上、例如覆蓋它們。圖5A-5E和圖6所示的每個部件的結構和功能可以參考圖2A-2E和圖3所示相應結構，並且因此在此不再贅述。
圖7A和圖7B都示出了根據一些實施例的用於形成電容器的示例性製造方法（例如700和750），其中所述電容器是具有減少的邊緣缺陷的鐵電記憶體單元的一部分。為了便於圖解說明，圖7A描述了圖2A-2E所示電容器102的製造工藝，圖7B示出了圖3所示電容器102的製造工藝。為了便於圖解說明，圖7A和7B是利用圖2-6進行描述的。為了便於描述，記憶體串402的製造與圖2-3中的電容器102的製造一起描述。能夠理解，方法700和750中所示的操作不是窮盡的，其它操作也可以在所示操作之前、之後或之間執行。另外，所述操作中的一些可以同時執行或者以與圖7A和7B中所示不同的順序執行。
參考圖7A，方法700始於操作702，在該操作402中，第一電極被形成。在一些實施例中，下電極（例如下電極110或第一電極412）被形成在例如層間介電（ILD）層中。下電極可以包括使用下列工藝至少之一沉積的導電層：物理氣相沉積（PVD）、化學氣相沉積（CVD）、電化學沉積、原子層沉積（ALD）、以及脈衝激光沉積（PLD）。下電極的厚度可以為例如2nm至50nm。用於形成導電層的製造工藝也可以包括光刻、化學機械拋光（CMP）、濕法/幹法刻蝕或其任何組合。ILD層可以包括通過一個或多個薄膜沉積工藝沉積的介電材料，所述薄膜沉積工藝沉積包括、但不限於：CVD、PLD、ALD、溶膠-凝膠工藝、MOCVD、CSD或其任何組合。
方法700進行到操作704，這如圖7A中所示，其中鐵電層（例如鐵電層114或410）被形成，其接觸第一電極。鐵電層可以被形成在下電極之上，並且接觸下電極。鐵電層可以包括介電材料（例如鐵電氧化物材料）。介電材料可以包括但不限於：氧化物和一種或多種鐵電金屬、比如Zr、Hf、Al和Ti。介電材料可以摻雜下列各項中的一個或多個：Hf、Zr、Ti、Al、Si、H、O、V、Nb、Ta、Y、和La。介電材料可以利用諸如下列工藝之類的任何合適的沉積工藝來摻雜：CVD、ALD、PVD、溶膠-凝膠工藝、MOCVD、CSD工藝或其任何組合。摻雜物可以以諸如下列工藝之類的任何合適工藝來形成：離子注入、原位摻雜、熱擴散或其組合。
方法700進行到操作706，這如圖7A中所示，其中上電極（例如上電極112或第二電極408）被形成，其接觸鐵電層。上電極被形成在鐵電層（例如鐵電層114或410）之上並接觸所述鐵電層。上電極可以包括導電層，所述導電層是使用下列各種工藝至少之一沉積的：PVD、CVD、電化學沉積、PLD、化學氣相沉積和ALD。上電極的厚度可以為例如2nm至50nm。
在一些實施例中，為了製造每個鐵電記憶體串402，垂直開口（例如孔或溝槽）可以在形成第一電極以前使用濕法和/或幹法刻蝕被刻蝕穿過一個或多個ILD層404。第一電極412、鐵電層410和第二電極408可以使用諸如PVD、CVD、電化學沉積、ALD和其任何組合之類的一種或多種薄膜沉積工藝順序地沉積到垂直開口中，以覆蓋垂直開口的側壁和底部。導體層406然後可以被沉積以填充垂直開口中的其餘空間。在一些實施例中，導體層406部分地填充垂直開口中的空間，並且介電結構（未示出）可以被沉積以充滿垂直開口中的剩餘空間。
方法700進行到操作708，這如圖7A中所示，其中摻雜部、恢復層和阻擋層中的一個或多個被形成。如前面提到的那樣，鐵電層的露出的邊緣區（例如鐵電記憶體單元100中的鐵電層114的露出的側壁或者鐵電記憶體串402中的鐵電層410的露出的頂面）可能受到損傷和/或受到污染，從而產生有缺陷的邊緣區。
在一些實施例中，一個或多個摻雜部被形成，每個摻雜部都形成在相應有缺陷的邊緣區中。回過來參考圖2A，摻雜部216-1和216-2可以在形成鐵電層（例如114或410）期間或之後使用含有摻雜物或與摻雜物相關的前體通過CVD、ALD和/或等離子體摻雜中的一種或多種來形成。摻雜部216-1和216-2可以包括一種或多種摻雜物，比如Hf、Zr、O、Ti、Si、Al、H、V、Nb、Ta、Y。在一些實施例中，與Hf相關的前體可以包括四(乙基甲基胺基)鉿（TEMAH）、四(二甲基胺基)鉿（TDMAH）以及其它合適前體。在一些實施例中，與Zr相關的前體包括：四(乙基甲基胺基)鋯（TEMAZ）、三（二甲胺基）環戊二烯鋯（ZyALD）以及其它合適前體。在一些實施例中，與Al相關的前體包括：三甲基鋁（TMA）以及其它合適前體。在一些實施例中，與Ti相關的前體包括：TiCl 4、四(乙基甲基胺基)鈦（TEMAT）、四(二甲基胺基)鈦（TDMAT）以及其它合適前體。在一些實施例中，與Si相關的前體包括：SiH 4、Si 2H 6、二氯矽烷（DCS）以及其它前體。在一些實施例中，富含摻雜物的材料的多個單層在摻雜工藝以後形成。
可選地，可以執行熱擴散工藝（例如推進（drive-in）工藝）以改善摻雜物的摻雜譜。熱擴散工藝的溫度可以處於大約200攝氏度至大約700攝氏度的範圍。在一些實施例中，熱擴散工藝的溫度處於大約250攝氏度至大約450攝氏度的範圍。可選地，退火工藝、例如快速熱退火可以在摻雜工藝之後執行。退火工藝的環境可以是真空或者包括氣體、比如N 2、H 2、和/或O 2。退火工藝的溫度可以處於大約300攝氏度至大約800攝氏度的範圍。在一些實施例中，對於快速熱退火而言，溫度處於大約650攝氏度至大約1100攝氏度的範圍。退火工藝可以增加摻雜物與有缺陷的晶格部位形成鍵的可能性，從而修復鐵電層的受損晶格並進一步移除缺陷。
在一些實施例中，恢復層形成在有缺陷的邊緣區之上。在一些實施例中，恢復層覆蓋並接觸摻雜部。在一些實施例中，未形成摻雜區，並且恢復層覆蓋有缺陷的邊緣區。回過來參考圖2B，恢復層218形成在摻雜部216-1和216-2以及上電極112之上。回過來參考圖2D，恢復層218被形成以覆蓋鐵電層114的有缺陷的邊緣區以及上電極112。可以執行具有階梯式覆蓋的合適沉積工藝以形成恢復層218。沉積工藝可以包括CVD、ALD、溶膠-凝膠工藝、金屬-有機化學氣相沉積（MOCVD）和/或化學溶液沉積（CSD）。在一些實施例中，恢復層218包括諸如下列各項中的一個或多個之類的鐵電氧化物：HfO x、ZrO x、 AlO x、HfZrO x、HfSiO x、以及TiAlO x。可以使用合適的金屬前體和非金屬前體來形成鐵電氧化物。用於形成恢復層218的（例如CVD和/或ALD的）反應溫度可以處於大約200攝氏度至大約700攝氏度的範圍。在一些實施例中，反應溫度處於大約250攝氏度至大約450攝氏度的範圍。在一些實施例中，執行另一退火工藝來改善對鐵電層114（例如或410）的修復。退火溫度可以處於大約250攝氏度至大約850攝氏度的範圍。
恢復層218可以包括一種或多種摻雜物、比如Hf、Zr、O、H、Ti、Si、Al、V、Nb、Ta、Y、Gd和/或La。摻雜工藝可以在形成恢復層218期間和/或之後進行。在一些實施例中，摻雜工藝在沉積恢復層218以後執行，並且包括離子注入工藝和/或等離子體摻雜工藝。在一些實施例中，摻雜工藝包括原位摻雜工藝，並且與摻雜物相關的前體被用於形成摻雜物。原位摻雜工藝可以包括CVD、ALD、MOCVD、CSD和/或溶膠-凝膠工藝。在一些實施例中，與Hf相關的前體包括四(乙基甲基胺基)鉿（TEMAH）、四(二甲基胺基)鉿（TDMAH）以及其它合適前體。在一些實施例中，與Zr相關的前體包括：四(乙基甲基胺基)鋯（TEMAZ）、三（二甲胺基）環戊二烯鋯（ZyALD）以及其它合適前體。在一些實施例中，與Al相關的前體包括：三甲基鋁（TMA）以及其它合適前體。在一些實施例中，與Ti相關的前體包括：TiCl 4、四(乙基甲基胺基)鈦（TEMAT）、四(二甲基胺基)鈦（TDMAT）以及其它合適前體。在一些實施例中，與Si相關的前體包括：SiH 4、Si 2H 6、二氯矽烷（DCS）以及其它合適前體。   在一些實施例中，與V相關的前體包括：四（二甲基胺基）釩以及其它合適前體。在一些實施例中，與Nb相關的前體包括三(二乙基胺基)（叔丁基亞氨基）鈮（TBTDEN）、五氯化鈮（NbCl5）以及其它合適前體。在一些實施例中，與Y相關的前體包括：三(丁基環戊二烯基)釔以及其它合適前體。在一些實施例中，與La相關的前體包括：四甲基庚二酮酸鑭以及其它合適前體。在一些實施例中，與Gd相關的前體包括：三(異丙基-環戊二烯基)釓以及其它合適前體。在一些實施例中，執行工藝溫度為大約250攝氏度至大約800攝氏度的熱處理以改善摻雜物與有缺陷的晶格部位之間的鍵合。在一些實施例中，工藝溫度處於大約450攝氏度至大約700攝氏度的範圍。
在一些實施例中，為了形成圖2中所示電容器102，摻雜部216-1和216-2在形成恢復層218之前形成。在一些實施例中，在摻雜部216-1和216-2的摻雜工藝以後，沉積恢復層218，並且執行退火工藝（其例如用於摻雜部216-1和216-2中的摻雜物的退火）在摻雜工藝和恢復層218的沉積以後進行。恢復層218可以在退火工藝之前或之後被摻雜。諸如熱處理之類的任何合適的後處理可以在退火工藝之後執行。在一些實施例中，在摻雜部216-1和216-2的摻雜工藝以後，對摻雜部216-1和216-2執行退火工藝。恢復層218可以在退火工藝之後被沉積。可選地，可以執行另一退火工藝以便在恢復層218的沉積以後對恢復層218進行退火。
在一些實施例中，阻擋層形成在摻雜部之上。在一些實施例中，阻擋層覆蓋邊緣摻雜部。在一些實施例中，未形成摻雜區，並且阻擋層覆蓋有缺陷的邊緣區。在一些實施例中，阻擋層被形成以覆蓋恢復層，所述恢復層覆蓋有缺陷的邊緣區（例如在有或沒有邊緣摻雜部的情況下）。在一些實施例中，在具有阻擋層220的情況下，恢復層218不被退火。回過來參考圖2C，阻擋層220形成在摻雜部216-1和216-2以及上電極112之上。回過來參考圖2E，阻擋層220形成在恢復層218之上，所述恢復層218覆蓋有缺陷的邊緣區和上電極112。阻擋層220可以包括下列各項中的一個或多個：氮化矽、氧氮化矽、可充分地阻擋諸如水分、氫和/或氧之類污染物接觸由阻擋層220所覆蓋的結構的其它合適介電材料。可以執行具有階梯式覆蓋的合適沉積工藝以形成阻擋層220。沉積工藝可以包括CVD、ALD、溶膠-凝膠工藝和/或化學溶液沉積（CSD）。沉積的工藝溫度可以處於大約350攝氏度至大約750攝氏度的範圍。
圖7B示出了用於形成圖3所示結構的方法。參考圖7B，操作752-756可以與操作702-706相同或類似。對操作752-756的詳細描述在此不再重複進行。方法750進行到操作758，這如圖7B中所示，其中凹陷部被形成在鐵電層的有缺陷的邊緣區中。回過來參考圖3，凹陷部316-1和316-2被形成以移除鐵電層114的有缺陷的邊緣區的至少一部分。可以執行合適的選擇性刻蝕工藝、例如濕法和/或幹法刻蝕以移除鐵電層114的處於上電極和下電極112和110（或第一和第二電極412和408）之上的有缺陷的邊緣區。在一些實施例中，刻蝕工藝包括濕法刻蝕。刻蝕溶液可以包括稀釋氫氟酸（HF）和/或稀釋鹽酸（HCl）。在一些實施例中，稀釋HF酸具有刻蝕劑與水的比例為大約1:50至大約1:150。在一些實施例中，執行氣相刻蝕工藝以形成凹陷部316-1和316-2。氣相刻蝕工藝的刻蝕劑可以包括下列各項中的一個或多個：氯氣（Cl 2）、基於三氯化硼（BCl 3）的化學物質、基於四氟甲烷（CF 4）的化學物質和/或基於氟氣的化學物質。
方法750進行到操作760，這如圖7B所示，其中恢復層、阻擋層和邊緣摻雜部中的一個或多個被形成。回過來參考圖3，恢復層218形成在鐵電層114的凹陷部316-1和316-2之上。在一些實施例中，阻擋層220可以在不形成恢復層218的情況下被形成以覆蓋凹陷部316-1和316-2。在一些實施例中，阻擋層可以被形成以覆蓋恢復層218，所述恢復層218覆蓋凹陷部316-1和316-2。在一些實施例中，在具有阻擋層220的情況下，恢復層218不被退火。阻擋層220的形成可以與圖2C所示的阻擋層220的形成類似或相同，並且恢復層218的形成可以與圖2B所示的恢復層218的形成類似或相同。其詳細描述因此在此不再重複進行。
前文對各種具體實施例的詳細描述旨在充分公開本發明的概要性質，以使他人可以通過應用領域內的基本常識，在不進行過度實驗且不背離本發明的基本概念的情況下，容易地修改/調整這些具體實施例以適應多種應用。因此，上述調整和修改基於本發明的教導和指導，旨在使這些修改和調整保持在本發明所描述的實施例的等同物的含義以及範圍之內。能夠理解，此處所用的詞匯或術語均以描述為目的，從而使得具有專業知識的人在本發明的啟示和指導下可以理解這些詞匯和術語，而不應該被用來限定本發明的內容。
本發明通過借助功能模塊來解釋特定功能和特定關係，來實現對本發明中的實施案例的描述。為方便敘述，上述功能模塊的界定是任意的。只要能實現所需的特定功能和特定關係，其它替代的界定也可被採用。
發明內容和摘要闡述了本發明的一個或多個實施方式，但並不包括發明人構思的所有示例性實施例，因此，不旨以任何方式限定本發明和申請專利範圍。
本發明的範圍不受限於任一上述實施例，而應該依據申請專利範圍及其等同物來定義。
100:鐵電記憶體單元
102:電容器
104:晶體管
106:互連線
108:基底
110:下電極
112:上電極
114:鐵電層
120:源極/汲極區
122:閘極電介質
124:閘極導體
216-1:摻雜部
216-2:摻雜部
218:恢復層
220:阻擋層
316-1:凹陷部
316-2:凹陷部
400:鐵電記憶體元件
402:鐵電記憶體串
404:層間介電層
406:導體層
408:第二電極
410:鐵電層
412:第一電極
414:基底
516-1:摻雜部
516-2:摻雜部
518:恢復層
520:阻擋層
616-1:凹陷部
616-2:凹陷部
700:方法
702:步驟
704:步驟
706:步驟
708:步驟
750:方法
752:步驟
754:步驟
756:步驟
758:步驟
760:步驟
併入本文並形成說明書一部分的說明書附圖圖解說明了本公開的實施例，並且與說明書一起進一步用於解釋本公開的原理並使得本領域技術人員能夠使用本公開。 圖1示出了根據本公開一些實施例的具有減少的邊緣缺陷的示例性鐵電記憶體單元的橫截面圖。 圖2A至圖2E和圖3示出了根據本公開一些實施例的二維（2D）鐵電記憶體單元中具有減少的邊緣缺陷的示例性鐵電電容器的橫截面圖。 圖4A示出了根據本公開一些實施例的示例性鐵電記憶體元件的平面圖。 圖4B示出了根據本公開一些實施例的示例性鐵電記憶體元件的橫截面圖。 圖5A至圖5E和圖6示出了根據本公開一些實施例的三維（3D）鐵電記憶體單元中具有減少的邊緣缺陷的示例性鐵電電容器的橫截面圖。 圖7A是根據本公開一些實施例的用於形成鐵電記憶體單元的示例性方法的流程圖。 圖7B是根據本公開一些實施例的用於形成另一鐵電記憶體單元的示例性方法的流程圖。
100:鐵電記憶體單元
102:電容器
104:晶體管
106:互連線
108:基底
110:下電極
112:上電極
114:鐵電層
120:源極/汲極區
122:閘極電介質
124:閘極導體

Claims (19)

  1. 一種鐵電記憶體單元，包括：第一電極；第二電極；以及鐵電層，其佈置在第一電極與第二電極之間且包括被第一電極和第二電極露出的邊緣區，其中所述邊緣區包括邊緣摻雜部，所述邊緣摻雜部被恢復層或阻擋層中的至少一個覆蓋。
  2. 如請求項1所述的鐵電記憶體單元，其中：恢復層包括下列各項至少之一：HfOx、ZrOx、AlOx、HfZrOx、HfSiOx及TiAlOx，並且具有大約5Å至大約500Å的厚度；以及阻擋層包括下列各項至少之一：氮化矽、氧氮化矽及氧化鋁，並且具有大約15Å至大約500Å的厚度。
  3. 如請求項2所述的鐵電記憶體單元，其中恢復層覆蓋邊緣摻雜部，並且阻擋層覆蓋恢復層。
  4. 如請求項2所述的鐵電記憶體單元，其中恢復層被摻雜下列各項至少之一：Hf、Zr、Ti、Al、Si、V、O、H、Nb、Ta、Y、釓(Gd)及La。
  5. 如請求項1所述的鐵電記憶體單元，其中邊緣摻雜部包括下列各項至少之一：鉿(Hf)、鋯(Zr)、鈦(Ti)、鋁(Al)、矽(Si)、氫(H)、氧(O)、釩(V)、鈮(Nb)、鉭(Ta)、釔(Y)及鑭(La)，並且從鐵電層的露出表面到鐵電層中的一定深度按濃度梯度延伸，所述深度處於大約5Å至大約10nm的範圍。
  6. 如請求項2所述的鐵電記憶體單元，其中所述鐵電層的邊緣區設有凹陷部，以將有缺陷的邊緣區部分或完全移除，所述凹陷部被所述邊緣摻雜部覆蓋，所述邊緣摻雜部被所述恢復層覆蓋，所述恢復層被所述阻擋層覆蓋。
  7. 如請求項1所述的鐵電記憶體單元，其中：第一電極和第二電極每個都包括下列各項至少之一：氮化鈦(TiN)、氮化鈦矽(TiSiNx)、氮化鈦鋁(TiAlNx)、碳氮化鈦(TiCNx)、氮化鉭(TaNx)、氮化鉭矽(TaSiNx)、氮化鉭鋁(TaAlNx)、氮化鎢(WNx)、矽化鎢(WSix)、碳氮化鎢(WCNx)、釕(Ru)及氧化釕(RuOx)。
  8. 如請求項1所述的鐵電記憶體單元，其中鐵電層被摻雜下列各項至少之一：Hf、Zr、Ti、Al、矽(Si)、氫(H)、O、釩(V)、鈮(Nb)、鉭(Ta)、釔(Y)及鑭(La)。
  9. 一種鐵電記憶體單元，包括：第一電極；第二電極；以及鐵電層，其佈置在第一電極與第二電極之間並且包括被第一電極和第二電極露出的邊緣區，其中所述邊緣區設有凹陷部，以將有缺陷的邊緣區部分或完全移除，所述凹陷部被恢復層或阻擋層中的至少一個覆蓋。
  10. 如請求項9所述的鐵電記憶體單元，其中恢復層包括下列各項至少之一：HfOx、ZrOx、AlOx、HfZrOx、HfSiOx及TiAlOx，並且具有大約5Å至大約500Å的厚度；以及阻擋層包括下列各項至少之一：氮化矽、氧氮化矽及氧化鋁，並且具有大約15Å至大約500Å的厚度。
  11. 如請求項10所述的鐵電記憶體單元，其中恢復層覆蓋凹陷部，並且阻擋層覆蓋恢復層。
  12. 如請求項10所述的鐵電記憶體單元，其中恢復層被摻雜下列各項至少之一：Hf、Zr、Ti、Al、Si、V、O、H、Nb、Ta、Y、釓(Gd)及La。
  13. 如請求項9所述的鐵電記憶體單元，其中： 第一電極和第二電極每個都包括下列各項至少之一：氮化鈦(TiN)、氮化鈦矽(TiSiNx)、氮化鈦鋁(TiAlNx)、碳氮化鈦(TiCNx)、氮化鉭(TaNx)、氮化鉭矽(TaSiNx)、氮化鉭鋁(TaAlNx)、氮化鎢(WNx)、矽化鎢(WSix)、碳氮化鎢(WCNx)、釕(Ru)及氧化釕(RuOx)；以及鐵電層被摻雜下列各項至少之一：Hf、Zr、Ti、Al、矽(Si)、氫(H)、O、釩(V)、鈮(Nb)、鉭(Ta)、釔(Y)及鑭(La)。
  14. 一種用於形成鐵電記憶體單元的方法，包括：形成第一電極；形成鐵電層，所述鐵電層與第一電極接觸；形成第二電極，所述第二電極與鐵電層接觸；在鐵電層的被第一電極和第二電極露出的邊緣區之上形成邊緣摻雜部；及在邊緣摻雜部上形成恢復層或阻擋層中的至少一個。
  15. 如請求項14所述的方法，其中：形成恢復層包括執行下列各項至少之一：化學氣相沉積(CVD)、原子層沉積(ALD)、溶膠-凝膠工藝、金屬-有機化學氣相沉積(MOCVD)及化學溶液沉積(CSD)，以在邊緣區之上形成HfOx、ZrOx、AlOx、HfZrOx、HfSiOx及TiAlOx中的至少之一；以及形成阻擋層包括執行下列各項至少之一：CVD、ALD、脈衝激光沉積(PLD)、溶膠-凝膠工藝及CSD，以在恢復層之上形成氮化矽、氧氮化矽及氧化鋁中的至少之一。
  16. 如請求項5所述的方法，還包括：執行原位摻雜工藝、離子注入工藝、熱擴散工藝或等離子體摻雜工藝，以將多種摻雜物摻雜到恢復層中。
  17. 如請求項14所述的方法，其中形成邊緣摻雜部包括對邊緣區執行下列各項至少之一：CVD、ALD及等離子體摻雜，以形成富含摻雜物的材料的多個單層，所述多個單層從鐵電層的表面延伸到鐵電層中。
  18. 如請求項17所述的方法，還包括：對富含摻雜物的材料的所述多個單層執行熱擴散工藝或熱退火工藝至少一個。
  19. 如請求項14所述的方法，在形成第二電極之後，及在形成邊緣摻雜部之前，還包括：部分或完全移除有缺陷的邊緣區，以形成凹陷部，其中所述邊緣摻雜部形成在所述凹陷部上，所述恢復層及阻擋層中的至少一個形成在所述邊緣摻雜部上。
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