TWI705555B - 具有耦合在數位線之間的垂直薄膜電晶體之記憶體陣列 - Google Patents

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Abstract

在本文所揭示之實例中，一種記憶體陣列可具有耦合至一第一位階處之一第一數位線之記憶體單元之一第一群組及耦合至該第一位階處之一第二數位線之記憶體單元之一第二群組。一第三數位線可位於一第二位階處且可耦合至一主感測放大器。一第一垂直薄膜電晶體(TFT)可位於該第一位階與該第二位階之間的一第三位階處且可耦合在該第一數位線與該第三數位線之間。一第二垂直TFT可位於該第三位階處且可耦合在該第二數位線與該第三數位線之間。一局部感測放大器可耦合至該第一數位線及該第二數位線。

Description

具有耦合在數位線之間的垂直薄膜電晶體之記憶體陣列
本發明大體上係關於記憶體器件，且更特定而言，本發明係關於具有耦合在數位線之間的垂直薄膜電晶體之記憶體陣列。
記憶體常實施在諸如電腦、蜂巢式電話、手持器件等等之電子系統中。存在包含揮發性及非揮發性記憶體之諸多不同類型之記憶體。揮發性記憶體需要電力來保存其資料且可包含隨機存取記憶體(RAM)、動態隨機存取記憶體(DRAM)、靜態隨機存取記憶體(SRAM)及同步動態隨機存取記憶體(SDRAM)。非揮發性記憶體可在未供電時藉由保存儲存資料來提供持久資料且可包含NAND快閃記憶體、NOR快閃記憶體、氮化物唯讀記憶體(NROM)、相變記憶體(例如相變隨機存取記憶體)、電阻式記憶體(例如電阻式隨機存取記憶體)、交叉點記憶體、鐵電隨機存取記憶體(FeRAM)或其類似者。
在一些實例中，DRAM記憶體陣列可包含耦合至各自數位線之DRAM記憶體單元之各自群組。來自各群組之一各自記憶體單元通常可耦合至諸如一字線之一各自存取線。在一些實例中，一DRAM記憶體單元可包含藉由一電晶體(諸如一存取電晶體)來耦合至一數位線之一儲存器件(諸如一電容器)。存取電晶體可由耦合至存取電晶體之一存取線啟動(例如為了選擇單元)。電容器可將一各自單元之一資料值(諸如一邏輯「1」或「0」)儲存為電容器上之一電荷。
在一實施例中，一種裝置包括：一記憶體陣列，其包括耦合至一第一位階處之一第一數位線之記憶體單元之一第一群組及耦合至該第一位階處之一第二數位線之記憶體單元之一第二群組；一第三數位線，其位於一第二位階處；一局部感測放大器，其耦合至該第一數位線及該第二數位線；一第一垂直薄膜電晶體，其位於該第一位階與該第二位階之間的一第三位階處且耦合在該第一數位線與該第三數位線之間；一第二垂直薄膜電晶體，其位於該第三位階處且耦合在該第二數位線與該第三數位線之間；及一主感測放大器，其耦合至該第三數位線。
在另一實施例中，一種裝置包括：一記憶體陣列，其包括耦合至一第一位階處之一第一數位線之記憶體單元之一第一群組及耦合至該第一位階處之一第二數位線之記憶體單元之一第二群組；一匯流排，其位於該第一數位線與該第二數位線之間的該第一位階處；一第三數位線，其位於一第二位階處；一局部感測放大器，其包括：一第一垂直薄膜電晶體，其位於該第一位階與該第二位階之間的一第三位階處，該第一垂直薄膜電晶體經組態以將該匯流排選擇性耦合至該第三數位線；及一第二垂直薄膜電晶體，其位於該第三位階處，該第二垂直薄膜電晶體經組態以將該匯流排選擇性耦合至該第三數位線。
在另一實施例中，一種裝置包括：一記憶體陣列，其包括耦合至一第一位階處之一第一數位線之記憶體單元之一第一群組及耦合至該第一位階處之一第二數位線之記憶體單元之一第二群組；一匯流排，其位於該第一數位線與該第二數位線之間的該第一位階處；一第三數位線，其位於一第二位階處；一第一垂直薄膜感測放大器電晶體，其位於該第一位階與該第二位階之間的一第三位階處且耦合在該匯流排與該第三數位線之間，該第一垂直薄膜感測放大器電晶體包括耦合至該第一數位線之一第一控制閘極；一第一垂直薄膜電晶體開關，其位於該第三位階處且透過該第一數位線來耦合至該第一控制閘極，該第一垂直薄膜電晶體開關經組態以將該第一控制閘極選擇性耦合至接地；一第二垂直薄膜感測放大器電晶體，其位於該第三位階處且耦合在該匯流排與該第三數位線之間，該第二垂直薄膜感測放大器電晶體包括耦合至該第二數位線之一第二控制閘極；及一第二垂直薄膜電晶體開關，其位於該第三位階處且透過該第二數位線來耦合至該第二控制閘極，該第二垂直薄膜電晶體開關經組態以將該第二控制閘極選擇性耦合至接地。
在另一實施例中，一種裝置包括：一階層式數位線結構，其包括一第一位階處之一第一數位線及不同於該第一位階之一第二位階處之一第二數位線；一記憶體單元，其包括一平面電晶體及一儲存元件，該平面電晶體包括水平配置且耦合在該第一數位線與該儲存元件之間的源極及汲極；及一垂直電晶體，其包括垂直配置且耦合在該第一數位線與該第二數位線之間的源極及汲極。
在本文所揭示之實例中，一記憶體陣列可具有耦合至各自數位線(例如局部數位線)之記憶體單元之各自群組。一額外數位線(例如一階層式數位線)可位於不同於局部數位線之一位階(例如一不同垂直位階)處且可耦合至一主感測放大器。例如，階層式數位線可位於局部數位線之垂直位階上方之一垂直位階處。可指稱多工電晶體之各自(例如垂直)薄膜電晶體(TFT)可位於局部數位線之位階與階層式數位線之位階之間的一位階(例如一垂直位階)處且可耦合在階層式數位線與各自局部數位線之間。一局部感測放大器可耦合至相鄰局部數位線。
藉由垂直TFT來選擇性耦合至階層式數位線之局部數位線可指稱一階層式架構。可應用階層式架構來達成(例如)高速操作。
局部數位線與階層式數位線之間的位階處之垂直TFT可比使用局部數位線下方之平面電晶體來將局部數位線耦合至階層式數位線之先前方法減少空間需求。局部感測放大器可放大階層式數位線中之信號(其會隨沿階層式數位線之距離減弱)且可允許一較長階層式數位線且因此允許更多局部數位線及更多記憶體單元群組。
圖1係根據本發明之若干實施例之一裝置之一方塊圖。例如，裝置可為諸如一計算系統100之一電子系統。計算系統100可包含耦合至一主機103之一記憶體器件102。主機103可包含一處理器件104，處理器件104可包含一主機處理器。主機103可為一主機系統，諸如一個人膝上型電腦、一桌上型電腦、一數位相機、一行動電話或一記憶卡讀取器及各種其他類型之主機。
記憶體器件102可為一DRAM記憶體器件、一FeRAM記憶體器件及其他類型之記憶體器件。記憶體器件102包含記憶體單元(諸如DRAM記憶體單元、鐵電記憶體單元及其他類型之記憶體單元)之一記憶體陣列105。例如，記憶體陣列105可包含本文中所揭示之記憶體陣列。記憶體器件102包含位址電路106，其耦合至陣列105且經組態以自主機103接收位址信號(例如位址)以定址陣列105中之位置。
感測電路107可用於自陣列讀取資料且將輸出資料耦合至I/O電路108。I/O電路依一雙向方式操作以自處理器103接收資料且將此資料傳至陣列105。在一些實例中，感測電路107可包含本文中所討論之主感測放大器。記憶體器件102包含控制電路109以回應於由主機103產生之指令而管理自陣列之資料儲存及擷取。在一些實例中，控制電路109可包含一狀態機及/或一定序器。
圖2繪示根據本發明之若干實施例之一實例性記憶體陣列205之一示意圖。例如，記憶體陣列205可為一DRAM記憶體陣列、一FeRAM記憶體陣列及其他陣列。在一些實例中，記憶體陣列205可為記憶體陣列105之至少一部分。
記憶體陣列205可包含共同耦合至可沿圖2中之x方向延伸之存取線214之記憶體單元212。記憶體單元之各自群組216-1可耦合至各自數位線218-1，且記憶體單元之各自群組216-2可耦合至各自數位線218-2。數位線218可沿圖2中之y方向延伸。一各自局部感測放大器220可耦合至各自數位線218-1及218-2。各自存取線214可耦合至一各自存取線驅動器221。在一些實例中，局部感測放大器220可共同耦合至一匯流排223。在一些實例中，數位線218可指稱局部數位線。
各記憶體單元212可包含一存取器件(諸如一存取電晶體225)及一電容器227。一電容器227可透過一各自存取電晶體225 (其控制閘極可耦合至一各自存取線214)來耦合至一各自數位線218。例如，各自存取電晶體225可回應於自各自存取線214接收一存取信號而將電容器227選擇性耦合至各自數位線218。在一些實例中，一鐵電材料可位於電容器之極板之間。
存取電晶體225可為依與各自數位線218之節距形成且定位於數位線218下方(即，下面)(例如在圖2中所展示之z方向上)之平面電晶體。例如，存取電晶體225可與各自數位線218對準且直接垂直位於各自數位線218下方。在一些實例中，共同耦合至一各自感測放大器220之一對數位線218-1及218-2 (例如互補數位線)可與一額外(例如階層式)數位線(圖2中未展示)(諸如圖3中之一數位線350或圖6中之數位線650)對準且選擇性耦合至該額外數位線。例如，數位線對218-1及218-2可與額外存取線對準且直接垂直位於額外存取線下方。例如，共同耦合至一各自感測放大器220之各對數位線218-1及218-2可與各自存取電晶體225依節距間隔且耦合至各自存取電晶體225且與一額外存取線依節距間隔且選擇性耦合至額外存取線。
圖3係根據本發明之若干實施例之一記憶體陣列(諸如一記憶體陣列305)之一部分之一橫截面圖。例如，記憶體陣列305可為記憶體陣列105及/或記憶體陣列205之一部分。在圖3中，z方向垂直於x及y方向且可指稱垂直方向。
數位線318-1及318-2可形成於一位階(例如一垂直位階) 330處。數位線318-1及318-2可選擇性耦合至形成於一位階352處之一數位線350，位階352可垂直位於位階330上方(例如在z方向上)。可對應於一局部感測放大器220之一局部感測放大器320可耦合至數位線318-1及318-2。局部感測放大器320可耦合在一數位線350與一匯流排323之間，匯流排323可對應於匯流排223。例如，匯流排323可形成於位階330處且可位於數位線318-1與318-2之間。
如本文中所使用，術語「位階」用於係指一垂直方向上(例如z方向上)之一大體平面區域。因此，形成於一特定位階處之元件可係指具有形成於垂直方向上之一特定平面區域內之至少一部分之元件。不同位階可係指不重疊(在垂直方向上)之平面區域。因此，形成於不同位階處之元件係指垂直方向上不重疊之元件。
數位線350可耦合至一主感測放大器355。在一些實例中，局部感測放大器320可放大來自數位線318-1或318-2之信號(諸如電壓及/或電流信號)，其對應於由局部感測放大器320自耦合至數位線318-1或318-2之記憶體單元感測之資料值。接著，局部感測放大器320可將放大信號傳輸至數位線350以由主感測放大器355感測而經由諸如I/O電路108之I/O電路輸出。在一些實例中，一參考信號(例如一參考電壓及/或電流)可在感測期間供應至感測放大器355。
感測放大器320包含一垂直位階360處之垂直TFT 357-1及357-2 (例如，其可指稱垂直感測放大器TFT)。垂直TFT 357-1及357-2耦合在匯流排323與數位線350之間。垂直TFT 357-1及357-2經組態以將匯流排323選擇性耦合至數位線350。
一垂直TFT 357可包含一控制閘極，其可為耦合至匯流排323之一源極/汲極與耦合至數位線350之源極/汲極之間的位階360處之一控制線358之一部分。TFT 357-1及357-2之控制閘極可選擇性耦合至數位線318-1及318-2。位階360可高於位階330且低於位階352以位於位階330與352之間。
一垂直TFT可定義為具有不同位階處之各自源極/汲極及各自源極/汲極之各自位階之間的一位階處之一控制閘極之一TFT，且當啟動TFT時，電流沿各自源極/汲極之間的z方向通過控制閘極。在一些實例中，一垂直TFT可指稱諸如垂直TFT開關之一開關。
位階360處之一垂直TFT 362-1可耦合在一匯流排364-1與數位線318-1之間，且位階360處之一垂直TFT 362-2可耦合在一匯流排364-2與數位線318-2之間。例如，垂直TFT 362-1可經組態以將匯流排364-1選擇性耦合至數位線318-1，且垂直TFT 362-2可經組態以將匯流排364-2選擇性耦合至數位線318-2。匯流排364可位於一位階365處。位階365可高於位階360且低於位階352以位於位階352與360之間。匯流排364可指稱一接地匯流排，因為匯流排364可耦合至接地。
垂直TFT 362-1及362-2可指稱垂直預充電TFT，因為垂直TFT 362-1及362-2可將數位線318-1及318-2分別選擇性耦合至匯流排364-1及364-2以使數位線318-1及318-2預充電(例如接地)。在一些實例中，可存在並聯電耦合在匯流排364-1與數位線318-1之間的兩個或兩個以上垂直TFT 362-1及並聯電耦合在匯流排364-2與數位線318-2之間的兩個或兩個以上垂直TFT 362-2。一垂直TFT 362可包含一控制閘極，其可為耦合至一匯流排364之一源極/汲極與耦合至數位線318之一源極/汲極之間的位階360處之一控制線367之一部分。在一些實例中，TFT 357可具有低於垂直TFT 362之一臨限電壓。
位階360處之一垂直TFT 370-1可耦合在數位線350與數位線318-1之間，且位階360處之一垂直TFT 370-2可耦合在數位線350與數位線318-2之間。例如，垂直TFT 370-1可經組態以將數位線350選擇性耦合至數位線318-1，且垂直TFT 370-2可經組態以將數位線350選擇性耦合至數位線318-2。在一些實例中，可存在並聯電耦合在數位線350與數位線318-1之間的兩個或兩個以上垂直TFT 370-1及並聯電耦合在數位線350與數位線318-2之間的兩個或兩個以上垂直TFT 370-2。一垂直TFT 370可包含一控制閘極，其可為耦合至數位線350之一源極/汲極與耦合至一數位線318之一源極/汲極之間的位階360處之一控制線372之一部分。在一些實例中，TFT 357可具有低於垂直TFT 370之一臨限電壓。垂直TFT 370可指稱(例如)垂直多工TFT。
存取電晶體325 (例如存取電晶體325-1及325-2)可對應於存取電晶體225且可位於可低於位階330之一位階331處。在一些實例中，各存取電晶體325可包含源極/汲極區域333-1與333-2之間的一控制閘極。例如，控制閘極可為可對應於一存取線214之一存取線314之一部分。源極/汲極區域333可沿存取線314之長度在x方向上延伸。應注意，控制線358、367及372及匯流排364亦可沿存取線314之長度在x方向上延伸。在一些實例中，一存取電晶體325可指稱平面電晶體，因為存取電晶體325之源極/汲極333-1及333-2可位於一共同位階處之一共同平面中。本文中所揭示之垂直TFT可具有比(例如)存取電晶體325放寬之洩漏要求。
各自源極/汲極區域333-1可耦合至可對應於一電容器227之一各自電容器327。電容器327-1及327-2之各者可包含可形如一容器之一電容器極板334。可藉由存取電晶體325-1來選擇性耦合至數位線318-1之電容器327-1之電容器極板334可電容耦合至一共同極板335-1，且可藉由存取電晶體325-2來選擇性耦合至數位線318-2之電容器327-2之電容器極板334可電容耦合至一共同極板335-2。極板335可沿存取線314之長度在x方向上延伸。不同電壓電位可施加於極板335以將不同資料值儲存(例如程式化)於電容器327中。
耦合至各自存取電晶體325-1之電容器327-1可為選擇性耦合至數位線318-1之一記憶體單元群組(例如，其對應於圖2中之一群組216-1)之各自記憶體單元(例如，其對應於圖2中之記憶體單元212)。耦合至各自存取電晶體325-2之電容器327-2可為選擇性耦合至數位線318-2之一記憶體單元群組(例如，其對應於圖2中之一群組216-2)之各自記憶體單元(例如，其對應於記憶體單元212)。
圖4A係根據本發明之若干實施例之一垂直TFT之一橫截面圖。圖4B係根據本發明之若干實施例之圖4A中之垂直TFT之一俯視圖。在圖4A中，一垂直TFT 475耦合在結構477與結構478之間。例如，垂直TFT 475可經組態以將結構477選擇性電耦合至結構478。垂直TFT 475可為本文中所揭示之垂直TFT之任一者(諸如圖3中之TFT 357、362或370)且可為一n通道或p通道垂直TFT。結構477可為數位線350或一匯流排364，且結構478可為一數位線318或匯流排323。
TFT 475可包含一控制閘極479，其可為一控制線480之一部分，控制線480可為圖3中之一控制線358、367或372。控制閘極479可完全包繞一閘極介電質481，閘極介電質481可完全包繞可為多晶矽之一垂直半導體結構482之一部分483。在啟動TFT 475之後，一通道可形成於部分483中。部分483可位於半導體結構482中之TFT 475之源極/汲極484-1與484-2之間。例如，源極/汲極484-1可耦合至結構477且源極/汲極484-2可耦合至結構478。例如，源極/汲極484-1及484-2可位於不同垂直位階處且電流可垂直流動於源極/汲極484-1與484-2之間。
圖5係根據本發明之若干實施例之與一局部感測放大器(諸如一局部感測放大器520)相關聯之電路(諸如電路585)之一示意圖。例如，局部感測放大器520可為局部感測放大器320。
局部感測放大器520可包含分別對應於圖3中之垂直TFT 357-1及357-2之垂直TFT 557-1及557-2。TFT 557-1及557-2之源極/汲極584-2可耦合至可對應於圖3中之匯流排323之一節點523。TFT 557-1及557-2之源極/汲極584-1可耦合至可對應於圖3中之數位線350之一節點550。TFT 557-1及557-2之控制閘極558 (例如，其可對應於圖3中之控制線358)可分別耦合至可分別對應於圖3中之數位線318-1及318-2之節點518-1及518-2。
電路585可包含分別對應於圖3中之垂直TFT 362-1及362-2之垂直TFT 562-1及562-2。TFT 562-1之一源極/汲極可耦合至節點518-1及TFT 557-1之控制閘極558。TFT 562-2之一源極/汲極可耦合至節點518-2及TFT 557-2之控制閘極558。TFT 562-1之另一源極/汲極可耦合至可對應於圖3中之匯流排364-1之一節點564-1。TFT 562-2之另一源極/汲極可耦合至可對應於圖3中之匯流排364-2之一節點564-2。TFT 562-1及562-2之控制閘極567 (例如，其可對應於圖3中之控制線367)可耦合至一啟動節點586。在一些實例中，節點564可接地。
在一些實例中，TFT 557-1及557-2可為n通道TFT且TFT 562-1及562-2可為n通道TFT。例如，感測放大器520可為一n型感測放大器。例如，在操作期間，可回應於啟動TFT 562-1而使節點518-1及因此TFT 557-1之控制閘極558預充電至接地，或且因此可回應於啟動TFT 562-2而使節點518-2及因此TFT 557-2之控制閘極558預充電至接地。當一控制閘極558接地時，可將一負電壓電位施加於節點523且因此施加於一源極/汲極584-2，且可將諸如一電源供應電壓(例如VCC)之一正電壓電位施加於節點550。例如，施加於節點523之負電壓電位可啟動(例如接通)感測放大器520。例如，節點523可將電力供應至感測放大器520。在其中TFT 557-1及557-2可為p通道TFT (例如，感測放大器520可為一p型感測放大器)且TFT 562-1及562-2可為p通道TFT之情況中，當一控制閘極558接地時，可將一正電壓電位施加於節點523且因此施加於一源極/汲極584-2，且可將諸如負VCC之一負電壓電位施加於節點550。
圖6係根據本發明之若干實施例之一記憶體陣列(諸如一記憶體陣列605)之一部分之一橫截面圖。例如，記憶體陣列605可為記憶體陣列105及/或記憶體陣列205之一部分。
數位線(例如局部數位線) 618-1及618-2可位於一位階630處。數位線618-1及618-2可選擇性耦合至一數位線650，數位線650位於可垂直位於位階630上方之一位階652處。可對應於一局部感測放大器220之一局部感測放大器620可耦合至數位線618-1及618-2。局部感測放大器620可耦合至可對應於匯流排223之一匯流排623。例如，匯流排623可位於一位階687處，位階687高於位階660且低於位階652以位於位階660與位階652之間。
感測放大器620包含一垂直位階660處之垂直TFT 657-1及657-2 (例如，其可指稱垂直感測放大器TFT)。垂直TFT 657-1耦合在數位線618-1與匯流排623之間，且垂直TFT 657-2耦合在數位線618-2與匯流排623之間。垂直TFT 657-1經組態以將數位線618-1選擇性耦合至匯流排623，且垂直TFT 657-2經組態以將數位線618-2選擇性耦合至匯流排623。
一垂直TFT 657可包含一控制閘極，其可為耦合至匯流排623之一源極/汲極與耦合至一數位線618之源極/汲極之間的位階660處之一控制線658之一部分。TFT 657-1之控制閘極可耦合至數位線618-2，且TFT 657-2之控制閘極可耦合至數位線618-1。位階660可高於位階630且低於位階652以位於位階630與652之間。
位階660處之一垂直TFT 670-1可耦合在數位線650與數位線618-1之間，且位階660處之一垂直TFT 670-2可耦合在數位線650與數位線618-2之間。例如，垂直TFT 670-1可經組態以將數位線650選擇性耦合至數位線618-1，且垂直TFT 670-2可經組態以將數位線650選擇性耦合至數位線618-2。在一些實例中，可存在並聯電耦合在數位線650與數位線618-1之間的兩個或兩個以上垂直TFT 670-1及並聯耦合在數位線650與數位線618-2之間的兩個或兩個以上垂直TFT 670-2。一垂直TFT 670可包含一控制閘極，其可為耦合至一數位線650之一源極/汲極與耦合至數位線618之一源極/汲極之間的位階660處之一控制線672之一部分。在一些實例中，垂直TFT 670可指稱垂直多工TFT。
數位線650可耦合至一主感測放大器655。在一些實例中，局部感測放大器620可放大來自數位線618-1或618-2之信號(諸如電壓及/或電流信號)，其對應於由局部感測放大器620自耦合至數位線618-1或數位線618-2之記憶體單元感測之資料值。來自數位線618-1之放大信號可透過啟動TFT 670-1來傳輸至數位線650，且來自數位線618-2之放大信號可透過啟動TFT 670-2來傳輸至數位線650。放大信號可由主感測放大器655感測以經由諸如I/O電路108之I/O電路來輸出。在一些實例中，可在感測期間將一參考信號(例如一參考電壓及/或電流)供應至感測放大器655。在一些實例中，可使數位線618-1及618-2及數位線650預充電至諸如VCC之一電壓電位。
在一些實例中，可使數位線618-1及618-2及數位線650預充電至電壓VCC/2。在此等實例中，可指稱一垂直跨接TFT之一垂直TFT 688可耦合在數位線618-1與618-2之間。例如，垂直TFT 688可經組態以將數位線618-1選擇性耦合至數位線618-2。此外，數位線618-2可耦合至主感測放大器655及數位線650以將電壓VCC/2作為一參考電壓提供至主感測放大器655。
在一些實例中，可啟動垂直TFT 688以透過數位線618-2來將數位線618-1選擇性電耦合至主感測放大器655，同時感測耦合至數位線618-1之一記憶體單元，或垂直TFT 688可保持不啟動，使得數位線618-1不電耦合至數位線618-2且因此不電耦合至主感測放大器655，同時感測耦合至數位線618-2之一記憶體單元。垂直TFT 688可包含一控制閘極，其可為耦合至數位線618-1之一源極/汲極與透過一位階691處之一線690來耦合至數位線618-2之一源極/汲極之間的位階660處之一控制線689之一部分。例如，位階691可低於位階652且高於位階687以位於位階652與687之間。
在一些實例中，數位線618-1及618-2可彼此成直線。例如，在x方向上之一單一位置處沿y方向延伸之一單一直線可與數位線618-1及618-2之中心軸線共線。替代地，數位線618-1及618-2可經交錯使得數位線618-1及618-2之中心軸線位於x方向上之不同位置處且使得數位線618-1及618-2之部分在y方向上之一位置範圍內重疊。
存取電晶體625 (例如存取電晶體625-1及625-2)可對應於存取電晶體225且可位於可低於位階630之一位階631處。在一些實例中，各存取電晶體625可包含源極/汲極區域633-1與633-2之間的一控制閘極。例如，控制閘極可為可對應於一存取線214之一存取線614之一部分。源極/汲極區域633可沿存取線614之長度在x方向上延伸。應注意，控制線658、672及689及匯流排623亦可沿存取線614之長度在x方向上延伸。
各自源極/汲極區域633-1可耦合至可對應於一電容器227之一各自電容器627。電容器627-1及627-2之各者可包含可形如一容器之一電容器極板634。可藉由存取電晶體625-1來選擇性耦合至數位線618-1之電容器627-1之電容器極板634可電容耦合至一共同極板635-1，且可藉由存取電晶體625-2來選擇性耦合至數位線618-2之電容器627-2之電容器極板634可電容耦合至一共同極板635-2。極板635可沿存取線614之長度在x方向上延伸。
耦合至各自存取電晶體625-1之電容器627-1可為選擇性耦合至數位線618-1之一記憶體單元群組(例如，其對應於圖2中之一群組216-1)之各自記憶體單元(例如，其對應於圖2中之記憶體單元212)。耦合至各自存取電晶體625-2之電容器627-2可為選擇性耦合至數位線618-2之一記憶體單元群組(例如，其對應於圖2中之一群組216-2)之各自記憶體單元(例如，其對應於記憶體單元212)。
如本文中所使用，「一」可係指某物之一或多者，且某物之「若干者」可係指此等事物之一或多者。例如，若干記憶體單元可係指一或多個記憶體單元。「複數個」某物意指兩個或兩個以上。如本文中所使用，術語「耦合」可包含無介入元件(例如，藉由直接實體接觸)之「電耦合」、「直接耦合」及/或「直接連接」或具有介入元件之「間接耦合及/或連接」。術語「耦合」可進一步包含彼此合作或相互作用(例如，成一因果關係)之兩個或兩個以上元件。應意識到，術語「垂直(vertical)」考量歸因於常規製造、量測或組裝變動之自「完全」垂直之變動。應意識到，術語「垂直(perpendicular)」考量歸因於常規製造、量測及/或組裝變動之自「完全」垂直之變動。
本文中之圖形遵循一編號慣例，其中首位或前幾位數字對應於圖號且剩餘數字識別圖中之一元件或組件。可藉由使用類似數字來識別不同圖之間的類似元件或組件。應瞭解，可新增、交換及/或消除本文各種實施例中所展示之元件以提供本發明之若干額外實施例。另外，圖中所提供之元件之比例及相對尺度意欲繪示本發明之各種實施例且不意在限制。
儘管本文中已繪示及描述特定實施例，但熟習技術者應暸解，經計算以達成相同結果之一配置可替代所展示之特定實施例。本發明意欲覆蓋本發明之各種實施例之調適或變動。應瞭解，已依一繪示而非限制方式進行以上描述。熟習技術者將在檢閱以上描述之後明白上述實施例之組合及本文中未具體描述之其他實施例。本發明之各種實施例之範疇包含其中使用上述結構及方法之其他應用。因此，應參考隨附申請專利範圍及此申請專利範圍授權之等效物之全範圍來判定本發明之各種實施例之範疇。
100‧‧‧計算系統 102‧‧‧記憶體器件 103‧‧‧主機/處理器 104‧‧‧處理器件 105‧‧‧記憶體陣列 106‧‧‧位址電路 107‧‧‧感測電路 108‧‧‧I/O電路 109‧‧‧控制電路 205‧‧‧記憶體陣列 212‧‧‧記憶體單元 214‧‧‧存取線 216-1‧‧‧記憶體單元群組 216-2‧‧‧記憶體單元群組 218-1‧‧‧數位線 218-2‧‧‧數位線 220‧‧‧局部感測放大器 221‧‧‧存取線驅動器 223‧‧‧匯流排 225‧‧‧存取電晶體 227‧‧‧電容器 305‧‧‧記憶體陣列 314‧‧‧存取線 318-1‧‧‧數位線 318-2‧‧‧數位線 320‧‧‧局部感測放大器 323‧‧‧匯流排 325-1‧‧‧存取電晶體 325-2‧‧‧存取電晶體 327-1‧‧‧電容器 327-2‧‧‧電容器 330‧‧‧位階 331‧‧‧位階 333-1‧‧‧源極/汲極區域 333-2‧‧‧源極/汲極區域 334‧‧‧電容器極板 335-1‧‧‧共同極板 335-2‧‧‧共同極板 350‧‧‧數位線 352‧‧‧位階 355‧‧‧主感測放大器 357-1‧‧‧垂直薄膜電晶體(TFT) 357-2‧‧‧垂直TFT 358‧‧‧控制線 360‧‧‧位階 362-1‧‧‧垂直TFT 362-2‧‧‧垂直TFT 364-1‧‧‧匯流排 364-2‧‧‧匯流排 365‧‧‧位階 367‧‧‧控制線 370-1‧‧‧垂直TFT 370-2‧‧‧垂直TFT 372‧‧‧控制線 475‧‧‧垂直TFT 477‧‧‧結構 478‧‧‧結構 479‧‧‧控制閘極 480‧‧‧控制線 481‧‧‧閘極介電質 482‧‧‧垂直半導體結構 483‧‧‧部分 484-1‧‧‧源極/汲極 484-2‧‧‧源極/汲極 518-1‧‧‧節點 518-2‧‧‧節點 520‧‧‧局部感測放大器 523‧‧‧節點 550‧‧‧節點 557-1‧‧‧垂直TFT 557-2‧‧‧垂直TFT 558‧‧‧控制閘極 562-1‧‧‧垂直TFT 562-2‧‧‧垂直TFT 564-1‧‧‧節點 564-2‧‧‧節點 567‧‧‧控制閘極 584-1‧‧‧源極/汲極 584-2‧‧‧源極/汲極 585‧‧‧電路 586‧‧‧啟動節點 605‧‧‧記憶體陣列 614‧‧‧存取線 618-1‧‧‧數位線 618-2‧‧‧數位線 620‧‧‧局部感測放大器 623‧‧‧匯流排 625-1‧‧‧存取電晶體 625-2‧‧‧存取電晶體 627-1‧‧‧電容器 627-2‧‧‧電容器 630‧‧‧位階 631‧‧‧位階 633-1‧‧‧源極/汲極區域 633-2‧‧‧源極/汲極區域 634‧‧‧電容器極板 635-1‧‧‧共同極板 635-2‧‧‧共同極板 650‧‧‧數位線 652‧‧‧位階 655‧‧‧主感測放大器 657-1‧‧‧垂直TFT 657-2‧‧‧垂直TFT 658‧‧‧控制線 660‧‧‧位階 670-1‧‧‧垂直TFT 670-2‧‧‧垂直TFT 672‧‧‧控制線 687‧‧‧位階 688‧‧‧垂直TFT 689‧‧‧控制線 690‧‧‧線 691‧‧‧位階
圖1係根據本發明之若干實施例之一裝置之一方塊圖。
圖2係根據本發明之若干實施例之一記憶體陣列之一示意圖。
圖3係根據本發明之若干實施例之一記憶體陣列之一部分之一橫截面圖。
圖4A係根據本發明之若干實施例之一垂直薄膜電晶體之一橫截面圖。
圖4B係根據本發明之若干實施例之圖4A中之垂直薄膜電晶體之一俯視圖。
圖5係根據本發明之若干實施例之與一局部感測放大器相關聯之電路之一示意圖。
圖6係根據本發明之若干實施例之一記憶體陣列之一部分之一橫截面圖。
305‧‧‧記憶體陣列
314‧‧‧存取線
318-1‧‧‧數位線
318-2‧‧‧數位線
320‧‧‧局部感測放大器
323‧‧‧匯流排
325-1‧‧‧存取電晶體
325-2‧‧‧存取電晶體
327-1‧‧‧電容器
327-2‧‧‧電容器
330‧‧‧位階
331‧‧‧位階
333-1‧‧‧源極/汲極區域
333-2‧‧‧源極/汲極區域
334‧‧‧電容器極板
335-1‧‧‧共同極板
335-2‧‧‧共同極板
350‧‧‧數位線
352‧‧‧位階
355‧‧‧主感測放大器
357-1‧‧‧垂直薄膜電晶體(TFT)
357-2‧‧‧垂直TFT
358‧‧‧控制線
360‧‧‧位階
362-1‧‧‧垂直TFT
362-2‧‧‧垂直TFT
364-1‧‧‧匯流排
364-2‧‧‧匯流排
365‧‧‧位階
367‧‧‧控制線
370-1‧‧‧垂直TFT
370-2‧‧‧垂直TFT
372‧‧‧控制線

Claims (17)

  1. 一種記憶體裝置，其包括：一記憶體陣列，其包括耦合至一第一位階處之一第一數位線之記憶體單元之一第一群組及耦合至該第一位階處之一第二數位線之記憶體單元之一第二群組；一第三數位線，其位於一第二位階處；一局部感測放大器，其耦合至該第一數位線及該第二數位線；一第一垂直薄膜電晶體，其位於該第一位階與該第二位階之間的一第三位階處且耦合在該第一數位線與該第三數位線之間；一第二垂直薄膜電晶體，其位於該第三位階處且耦合在該第二數位線與該第三數位線之間；及一主感測放大器，其耦合至該第三數位線；及第一位階處之一匯流排，其中該局部感測放大器包括：一第三垂直薄膜電晶體，其位於該第三位階處且耦合在該匯流排與該第三數位線之間，該第三垂直薄膜電晶體之一控制閘極耦合至該第一數位線；及一第四垂直薄膜電晶體，其位於該第三位階處且耦合在該匯流排與該第三數位線之間，該第四垂直薄膜電晶體之一控制閘極耦合至該第二數位線。
  2. 如請求項1之記憶體裝置，其中該匯流排係一第一匯流排，該裝置進一步包括： 第二匯流排及第三匯流排，其等位於該第二位階與該第三位階之間的一位階處；一第五垂直薄膜電晶體，其位於該第三位階處且耦合在該第一數位線與該第二匯流排之間；及一第六垂直薄膜電晶體，其位於該第三位階處且耦合在該第二數位線與該第三匯流排之間。
  3. 如請求項1之記憶體裝置，其進一步包括耦合在該第一數位線與該第二數位線之間的該第三位階處之一第三垂直薄膜電晶體。
  4. 如請求項3之記憶體裝置，其中該第一數位線耦合至該主感測放大器。
  5. 如請求項1至4中任一項之記憶體裝置，其中記憶體單元之該第一群組及該第二群組各包括動態隨機存取記憶體單元。
  6. 一種記憶體裝置，其包括：一記憶體陣列，其包括耦合至一第一位階處之一第一數位線之記憶體單元之一第一群組及耦合至該第一位階處之一第二數位線之記憶體單元之一第二群組；一匯流排，其位於該第一數位線與該第二數位線之間的該第一位階處；一第三數位線，其位於一第二位階處； 一局部感測放大器，其包括：一第一垂直薄膜電晶體，其位於該第一位階與該第二位階之間的一第三位階處，該第一垂直薄膜電晶體經組態以將該匯流排選擇性耦合至該第三數位線，及一第二垂直薄膜電晶體，其位於該第三位階處，該第二垂直薄膜電晶體經組態以將該匯流排選擇性耦合至該第三數位線。
  7. 如請求項6之記憶體裝置，其中該第一數位線耦合至該第一垂直薄膜電晶體之一控制閘極；及該第二數位線耦合至該第二垂直薄膜電晶體之一控制閘極。
  8. 如請求項6之記憶體裝置，其中該第三數位線耦合至一主感測放大器。
  9. 如請求項6至8中任一項之記憶體裝置，其進一步包括：一第三垂直薄膜電晶體，其位於該第三位階處且耦合在該第一數位線與該第三數位線之間，該第三垂直薄膜電晶體經組態以將該第一數位線選擇性耦合至該第三數位線；及一第四垂直薄膜電晶體，其位於該第三位階處且耦合在該第二數位線與該第三數位線之間，該第四垂直薄膜電晶體經組態以將該第二數位線選擇性耦合至該第三數位線。
  10. 如請求項9之記憶體裝置，其中該第一垂直薄膜電晶體及該第二垂直 薄膜電晶體具有低於該第三垂直薄膜電晶體及該第四垂直薄膜電晶體之臨限電壓。
  11. 如請求項6至8中任一項之記憶體裝置，其中該匯流排係一第一匯流排，該裝置進一步包括：一第三垂直薄膜電晶體，其位於該第三位階處且耦合在一第二匯流排與該第一數位線之間，該第三垂直薄膜電晶體經組態以將該第二匯流排選擇性耦合至該第一數位線；及一第四垂直薄膜電晶體，其位於該第三位階處且耦合在第三匯流排與該第二數位線之間，該第四垂直薄膜電晶體經組態以將該第三匯流排選擇性耦合至該第二數位線。
  12. 如請求項11之記憶體裝置，其中該第二匯流排及該第三匯流排各位於該第二位階與該第三位階之間的一位階處。
  13. 一種記憶體裝置，其包括：一記憶體陣列，其包括耦合至一第一位階處之一第一數位線之記憶體單元之一第一群組及耦合至該第一位階處之一第二數位線之記憶體單元之一第二群組；一匯流排，其位於該第一數位線與該第二數位線之間的該第一位階處；一第三數位線，其位於一第二位階處；一第一垂直薄膜感測放大器電晶體，其位於該第一位階與該第二位 階之間的一第三位階處且耦合在該匯流排與該第三數位線之間，該第一垂直薄膜感測放大器電晶體包括耦合至該第一數位線之一第一控制閘極；一第一垂直薄膜電晶體開關，其位於該第三位階處且透過該第一數位線來耦合至該第一控制閘極，該第一垂直薄膜電晶體開關經組態以將該第一控制閘極選擇性耦合至接地；一第二垂直薄膜感測放大器電晶體，其位於該第三位階處且耦合在該匯流排與該第三數位線之間，該第二垂直薄膜感測放大器電晶體包括耦合至該第二數位線之一第二控制閘極；及一第二垂直薄膜電晶體開關，其位於該第三位階處且透過該第二數位線來耦合至該第二控制閘極，該第二垂直薄膜電晶體開關經組態以將該第二控制閘極選擇性耦合至接地。
  14. 如請求項13之記憶體裝置，其進一步包括：一第三垂直薄膜電晶體開關，其位於該第三位階處且耦合在該第一數位線與該第三數位線之間；及一第四垂直薄膜電晶體開關，其位於該第三位階處且耦合在該第二數位線與該第三數位線之間。
  15. 如請求項13至14中任一項之記憶體裝置，其中該第一位階、該第二位階、該第三位階係垂直位階；及該第二位階高於該第三位階且該第三位階高於該第一位階。
  16. 一記憶體裝置，其包括： 一記憶體陣列，其包括耦合至一第一位階處之一第一數位線之記憶體單元之一第一群組及耦合至該第一位階處之一第二數位線之記憶體單元之一第二群組；一第三數位線，其位於一第二位階處；一局部感測放大器，其耦合至該第一數位線及該第二數位線；一第一垂直薄膜電晶體，其位於該第一位階與該第二位階之間的一第三位階處且耦合在該第一數位線與該第三數位線之間；一第二垂直薄膜電晶體，其位於該第三位階處且耦合在該第二數位線與該第三數位線之間；一主感測放大器，其耦合至該第三數位線；及該第二位階與該第三位階之間的一第四位階處之一匯流排，其中該局部感測放大器包括：一第四垂直薄膜感測電晶體，其位於該第三位階處且耦合在該第一數位線與該匯流排之間，該第三垂直薄膜電晶體之一控制閘極耦合至該第二數位線；及一第五垂直薄膜電晶體，其位於該第三位階處且耦合在該第二數位線與該匯流排之間，該第四垂直薄膜電晶體之一控制閘極耦合至該第一數位線。
  17. 一記憶體裝置，其包括：一記憶體陣列，其包括耦合至一第一位階處之一第一數位線之記憶體單元之一第一群組及耦合至該第一位階處之一第二數位線之記憶體單元之一第二群組，其中； 該第一群組之該等記憶體單元之各者包括藉由一第四位階處之一各自第一存取器件而被選擇性耦合至該第一數位線之一電容器；該第二群組之該等記憶體單元之各者包括藉由該第四位階處之一各自第二存取器件而被選擇性耦合至該第二數位線之一電容器；該第一位階高於該第四位階且位於該第三位階與該第四位階之間；及該第二位階高於該第三位階且該第三位階高於該第一位階；一第三數位線，其位於一第二位階處；一局部感測放大器，其耦合至該第一數位線及該第二數位線；一第一垂直薄膜電晶體，其位於該第一位階與該第二位階之間的一第三位階處且耦合在該第一數位線與該第三數位線之間；一第二垂直薄膜電晶體，其位於該第三位階處且耦合在該第二數位線與該第三數位線之間；及一主感測放大器，其耦合至該第三數位線。
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