CN112309455B - 具有竖直存取晶体管的存储器阵列 - Google Patents

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Abstract

本申请涉及具有竖直存取晶体管的存储器阵列。一种设备，其可以具有第一存储器单元和第二存储器单元。所述第一存储器单元可以具有第一存储装置，所述第一存储装置通过第二层级处的第一竖直晶体管选择性地耦合到第一层级处的第一数字线。所述第二存储器单元可以具有第二存储装置，所述第二存储装置通过所述第二层级处的第二竖直晶体管选择性地耦合到所述第一层级处的第二数字线。第三数字线可以在第三层级处并且可以耦合到主感测放大器。本地感测放大器可以耦合到所述第一数字线、所述第二数字线和所述第三数字线。所述第二层级可以在所述第一层级和所述第三层级之间。

Description

具有竖直存取晶体管的存储器阵列
技术领域
本公开总体上涉及存储器装置，并且更具体地说，涉及具有竖直存取晶体管的存储器阵列。
背景技术
存储器通常实现于电子系统中，例如计算机、蜂窝式电话、手持式装置等。存在许多不同类型的存储器，其包含易失性和非易失性存储器。易失性存储器可能需要电源来维护其数据，并且可以包含随机存取存储器(RAM)、动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)以及同步动态随机存取存储器(SDRAM)。非易失性存储器可以通过在未通电时保留所存储的数据来提供持久性数据，并且可以包含NAND快闪存储器、NOR快闪存储器、氮化物只读存储器(NROM)、相变存储器(例如，相变随机存取存储器)、电阻式存储器(例如，电阻式随机存取存储器)、交叉点存储器、铁电随机存取存储器(FeRAM)等。
在一些实例中，DRAM存储器阵列可以包含耦合到相应数字线的相应DRAM存储器单元组。来自每个组的相应存储器单元可以共同耦合到相应存取线，例如字线。在一些实例中，DRAM存储器单元可以包含存储装置(例如，存储元件)，例如电容器，其通过存取装置(例如，存取晶体管)耦合到数字线。存取装置可以由耦合到存取晶体管的存取线激活(例如，以选择单元)。电容器可以存储对应于相应单元(例如，逻辑“1”或“0”)的数据值的电荷。
发明内容
在一个方面中，本申请针对一种包含竖直存取晶体管的设备，其包括：第一存储器单元212，其包括第一存储装置227、327、627、727、827，所述第一存储装置227、327、627、727、827通过第二层级360、660、760、860处的第一竖直晶体管225、325、625、670、725、825选择性地耦合到第一层级330、630、730、830处的第一数字线218-1、318-1、518-1、618-1、718-1、818-1；第二存储器单元212，其包括第二存储装置227、327、627、727、827，所述第二存储装置227、327、627、727、827通过所述第二层级360、660、760、860处的第二竖直晶体管225、325、557、571、562、625、670、725、744、751、841、825、851选择性地耦合到所述第一层级330、630、730、830处的第二数字线218-2、318-2、518-2、618-2、718-2、818-2；第三数字线350、650、750、850，其在第三层级352处，其中所述第二层级在所述第一层级和所述第三层级之间；本地感测放大器220、320、520、620、771、871，其耦合到所述第一数字线、所述第二数字线和所述第三数字线；以及主感测放大器355、555、655、755、855，其耦合到所述第三数字线。
在另一方面中，本申请针对一种包含竖直存取晶体管的设备，其包括：分层数字线结构，其包括在第一层级330、630、730、830处的第一数字线218-1、318-1、518-1、618-1、718-1、818-1和在第二层级352、752、852处的第二数字线350、650、750、850，并且耦合到主感测放大器355、555、655、755、855；存储器单元212，其包括第一竖直晶体管225、325、625、670、725、825和存储元件227、327、627、727、827，所述第一竖直晶体管在所述第一层级和所述第二层级之间的第三层级360、660、760、860处并且耦合在所述第一数字线和所述存储元件之间；第二竖直晶体管225、325、625、670、725、825，其在所述第三层级360、660、760、860处并且耦合在所述第一数字线和所述第二数字线之间；以及水平晶体管744-1、744-2、844-1、844-2，其在第四层级743、843处并且耦合在所述第四层级处的总线748-1、748-2和所述第二数字线之间，所述水平晶体管的栅极746-1、746-2、846-1、846-2耦合到所述第一数字线；其中所述第一层级330、630、730、830在所述第三层级360、660、760、860和所述第四层级743、843之间。
在另一方面中，本申请针对一种设备，其包括：从第一数字线650以相反方向延伸的相应的堆叠639T、639B，其中所述第一数字线650耦合到主感测放大器655；其中所述相应的堆叠中的每一个包括：第二数字线618-1和第三数字线618-2，其在所述相应的堆叠中的第一层级630处；一组612-1第一存储器单元，相应的第一存储器单元中的每一个包括相应的第一存储装置627，所述相应的第一存储装置通过相应的第一竖直薄膜晶体管625在所述相应的堆叠中的第二层级660处选择性地耦合到所述第二数字线618-1，其中所述第二层级660在所述第一数字线650和所述第一层级630之间；一组612-2第二存储器单元，相应的第二存储器单元中的每一个包括相应的第二存储装置627，所述相应的第二存储装置通过相应的第二竖直薄膜晶体管625在所述第二层级660处选择性地耦合到所述第三数字线618-2；第三竖直薄膜晶体管670-1，其在所述第二层级660处并且耦合在所述第一数字线650和所述第二数字线618-1之间；以及第四竖直薄膜晶体管670-2，其在所述第二层级处660并且耦合在所述第一数字线650和所述第三数字线618-2之间。
在另一方面中，本申请针对一种包含竖直存取晶体管的设备，其包括：分层数字线结构，其包括第一层级830处的第一数字线818-B1、第二层级861处的第二数字线818-T1和第三层级852处的第三数字线850，所述第二层级861在所述第一层级830和所述第三层级852之间；第一存储器单元212，其包括第一竖直薄膜晶体管825和第一存储元件827，所述第一竖直薄膜晶体管825在所述第一层级830和所述第二层级861之间的第四层级860处并且耦合在所述第一数字线818-B1和所述第一存储元件827之间；第二竖直薄膜晶体管872-B，其在所述第四层级860处并且耦合在所述第一数字线818-B1和所述第二数字线818-T1之间；第二存储器单元212，其包括第三竖直薄膜晶体管825和第二存储元件827，所述第三竖直薄膜晶体管在所述第二层级861和所述第三层级852之间的第五层级863处并且耦合在所述第二数字线818-T1和所述第二存储元件之间；第四竖直薄膜晶体管825，其在所述第五层级863处并且耦合在所述第二数字线818-T1和所述第三数字线850之间；以及半导体842，其在第六层级843处，包括耦合到所述第一数字线818-B1和所述第三数字线850的本地感测放大器871；其中所述第三数字线850耦合到主感测放大器855；以及所述第一层级830在所述第四层级860和所述第六层级843之间。
附图说明
图1是根据本公开的许多实施例的设备的框图。
图2是根据本公开的许多实施例的存储器阵列的示意图。
图3是根据本公开的许多实施例的具有竖直存取晶体管和具有竖直晶体管的本地感测放大器的存储器阵列的一部分的横截面图。
图4A是根据本公开的许多实施例的竖直薄膜晶体管的横截面图。
图4B是根据本公开的许多实施例的图4A中的竖直薄膜晶体管的顶视图。
图5是根据本公开的许多实施例的与本地感测放大器和主感测放大器相关联的电路的示意图。
图6是根据本公开的许多实施例的具有对称堆叠的堆叠存储器阵列的一部分的横截面图，所述对称堆叠具有竖直存取晶体管。
图7是根据本公开的许多实施例的具有竖直存取晶体管和本地感测放大器的存储器阵列的一部分的横截面图，所述本地感测放大器具有水平平面晶体管。
图8是根据本公开的许多实施例的具有竖直存取晶体管和本地感测放大器的堆叠存储器阵列的一部分的横截面图，所述本地感测放大器具有水平平面晶体管。
具体实施方式
例如存储器阵列的设备可以具有第一存储器单元和第二存储器单元。第一存储器单元可以具有第一存储装置，所述第一存储装置通过第二层级处的第一竖直薄膜晶体管(TFT)选择性地耦合到第一层级的第一本地数字线。第二存储器单元可以具有第二存储装置，所述第二存储装置通过第二层级处的第二竖直TFT选择性地耦合到第一层级处的第二本地数字线。第三数字线(例如，分层数字线)可以在第三层级处并且可以耦合到主感测放大器。例如公共源极本地感测放大器(例如，下拉电荷放大器)之类的本地感测放大器可以耦合到第一本地数字线、第二本地数字线和分层数字线。所述第二层级可以在所述第一层级和所述第三层级之间。
本地感测放大器耦合到第一本地数字线、第二本地数字线和分层数字线可以被称为分层方案。例如，第一层级处的第一本地数字线和第二本地数字线以及第二层级处的分层数字线可以被称为分层数字线结构。例如，可以应用分层方案来实现高速操作。本地感测放大器可以放大分层数字线中的信号，所述信号可以随沿分层数字线的距离而减弱，并且可以允许更长的分层数字线，从而允许更多的本地数字线和更多的存储器单元。
第一竖直TFT和第二竖直TFT可以被称为竖直存取TFT，因为它们可以提供对存储装置的存取(例如，选择)。与可以在本地数字线下方使用平面存取晶体管以选择性地将存储器单元的存储装置耦合到本地数字线的先前方法相比，将竖直存取TFT放置在本地数字线和分层数字线之间的层处可以减少空间需求。例如，平面存取晶体管可以形成于例如单晶硅的单晶半导体中和/或上(例如，在存储器阵列下方)。
在各种实例中，先前由平面存取晶体管占据的空间可以用于逻辑，例如互补金属氧化物半导体(CMOS)逻辑。在一些例子中，本地感测放大器可以形成在先前由平面存取晶体管占据的空间中，并且可以形成在半导体上和/或中，例如，作为CMOS装置。在各种例子中，一些CMOS本地感测放大器可以比一些具有竖直TFT的本地感测放大器执行得更好。
一些具有竖直TFT的本地感测放大器可以在第一存储器单元和第二存储器单元之间的区域(例如，间隙)中。然而，在先前由平面存取晶体管占据的空间中而不是在第一存储器单元和第二存储器单元之间的间隙中形成本地感测放大器可以减小间隙的大小，并且因此减小阵列的大小。例如，可以减小半导体的面积(例如，覆盖区)。
与在存储器阵列下方使用平面存取晶体管的存储器阵列相比，使用本文中公开的竖直存取TFT的本文中公开的存储器阵列具有改善的刷新性能。例如，刷新是周期性地从存储器单元读取信息并且立即将所读取的信息重新写回到相同的存储器单元而不进行修改的过程。
与在存储器阵列下方使用平面存取晶体管的存储器阵列相比，本文中所公开的使用本文中所公开的竖直存取TFT的存储器阵列较不易受到行锤的影响。例如，行锤是指对应于被频繁存取的邻近存储器单元的存储器单元的电容器电压的不期望的改变。
图1是根据本公开的许多实施例的设备的框图。例如，所述设备可以是电子系统，例如计算系统100。计算系统100可以包含存储器装置102，所述存储器装置102耦合到主机103。主机103可以包含处理装置104，所述处理装置104可以包含主机处理器。主机103可以是例如主机系统，例如个人膝上型计算机、台式计算机、数码相机、移动装置(例如，蜂窝电话)、网络服务器、支持物联网(IoT)的装置或存储卡读取器等各种其它类型的主机。
存储器装置102可以是DRAM装置、FeRAM装置以及其它类型的存储器装置。存储器装置102包含存储器单元的存储器阵列105，例如DRAM存储器单元、铁电存储器单元以及其它类型的存储器单元。例如，存储器阵列105可以包含本文中公开的存储器阵列。存储器装置102包含地址电路106，所述地址电路106耦合到阵列105并且被配置成从主机103接收地址信号(例如，地址)以用于寻址阵列105中的位置。在各种实施例中，存储器装置102和/或存储器阵列105可以被分别称为设备。
感测电路107可以用于从阵列105读取数据并将输出数据耦合到I/O电路108。I/O电路以双向方式操作，以从主机103接收数据并将此数据传递到阵列105。在一些实例中，感测电路107可以包含本文中讨论的主感测放大器。存储器装置102包含控制电路109，以响应由主机103生成的指令以管理数据存储和来自阵列105的检索。在一些实例中，控制电路109可以包含状态机和/或定序器。
图2示出了根据本公开的许多实施例的实例存储器阵列205的示意图。例如，存储器阵列205可以是DRAM阵列、FeRAM阵列以及其它阵列。在一些实例中，存储器阵列205可以是存储器阵列105的至少一部分。
存储器阵列205可以包含存储器单元212，其共同耦合到可以在图2中的x方向上延伸的存取线214。存储器单元212的相应组216-1可以耦合到相应的数字线218-1，存储器单元212的相应组216-2可以耦合到相应的数字线218-2。可以被称为数据线(例如，位线)的数字线218可以在图2中的y方向上延伸。
相应的本地感测放大器220，例如公共源极本地感测放大器，可以耦合到相应的数字线218-1和218-2。每个相应的存取线214可以耦合到相应的存取线驱动器221。在一些实例中，本地感测放大器220可以共同耦合到总线223。在一些实例中，数字线218可以被称为本地数字线(例如，与分层数字线相比)。
每个存储器单元212可以包含存取装置，例如存取晶体管225和存储装置，例如电容器227。电容器227可以通过相应的存取晶体管225耦合到相应的数字线218，其栅极可以耦合到相应的存取线214。例如，相应的存取晶体管225可以响应接收来自相应的存取线214的存取信号，以选择性地将电容器227耦合到相应的数字线218。在一些实例中，铁电材料可以在电容器的板之间。
存取晶体管225可以是竖直晶体管，例如竖直TFT，其与各个数字线218以间距形成，并且位于数字线218上方或下方(例如，在z方向上)。例如，存取晶体管225可以与相应的数字线218对准并且直接竖直地在相应的数字线218上方或下方。在一些实例中，共同耦合到相应的感测放大器220的一对数字线218-1和218-2(例如，互补数字线)可以与附加的(例如，分层)数字线(图2中未展示)对准，并且选择性地耦合到所述附加的数字线，例如图3中的数字线350、图6中的数字线650、图7中的数字线750或图8中的数字线850。例如，所述一对数字线218-1和218-2可以与附加的存取线对准，并且直接竖直地在附加的存取线下方或上方。例如，共同耦合到相应的感测放大器220的每一对数字线218-1和218-2可以与相应的存取线218有间距并耦合到相应的存取线218，并且可以与分层数字线有间距并耦合到分层数字线。
图3是根据本公开的许多实施例的例如存储器阵列305的存储器阵列的一部分的横截面图。例如，存储器阵列305可以是存储器阵列105和/或存储器阵列205的一部分。
在图3中，z方向垂直于进出页面的y方向和x方向，并且垂直于页面的面部平面(例如，y-z平面)。z方向可以垂直于基础平面，例如基础结构(例如，半导体)，并且可以是竖直方向。应当认识到，术语“垂直”考虑了由于常规制造和/或组装变化而从“精确地”竖直的变化，并且本领域的普通技术人员将知道术语“垂直”的含义。
数字线318-1和318-2(例如，本地数字线)可以形成在层级(例如，竖直层级)330处。数字线318-1和318-2可以选择性地耦合到数字线350，例如在层级352处形成的分层数字线，其可以在层级330的竖直上方(例如，在z方向上)。例如，数字线350和数字线318-1和318-2可以被称为分层数字线结构。
如本文中所使用，术语“层级”用于指z方向(例如，在竖直方向上)上的大致平面区域。因此，形成在特定层级处的元件可以指具有在竖直方向上形成在特定平面区域内的至少一部分的元件。不同的层级可以指不重叠(在竖直方向上)的平面区域。因此，形成在不同层级处的元件是指在竖直方向上不重叠的元件。
本地感测放大器320可以对应于本地感测放大器220，其可以耦合到数字线318-1和318-2。本地感测放大器320可以耦合在数字线350和总线323之间，所述总线323可以对应于总线223。例如，总线323可以形成于层级330处，可以在数字线318-1与318-2之间，并且可在x方向上延伸。
一组存储器单元312-1可以耦合到数字线318-1，并且可以对应于群组216-1。一组存储器单元312-2可以耦合到数字线318-2，并且可以对应于群组216-2。每个相应的存储器单元312可以包含电容器327和可以耦合在电容器327和相应的数字线318之间的竖直TFT325。每个竖直TFT 325在层级360处，所述层级360在层级330和352之间。例如，层级360可以高于层级330并低于层级352。
相应的竖直TFT 325可以被配置成通过选择相应的存储器单元312的相应的电容器327选择相应的存储器单元312。例如，相应的竖直TFT 325可以被配置成选择性地将相应的电容器327耦合到相应的数字线318。这样，相应的存储器单元327的相应的电容器312可以通过相应的存储器单元312的相应的竖直TFT 325选择性地耦合到相应的数字线318。在各种例子中，竖直TFT 325可以被称为竖直存取TFT。
每个竖直TFT 325可以包含竖直栅极，所述竖直栅极可以是存取线314的一部分，所述存取线314对应于存取线214。例如，存取线314可以在x方向上延伸。如本文中进一步描述的，竖直TFT可以包含在竖直布置的源极/漏极之间的竖直栅极。竖直TFT可以被限定为具有在不同层级处的各自的源极/漏极以及在各自的源极/漏极的相应的层级处之间的栅极的TFT，并且当TFT被激活时，电流可以在各自的源极/漏极之间的z方向上传递。例如，竖直TFT 325的栅极可以在耦合到电容器327的源极/漏极和耦合到数字线318的源极/漏极之间的层级360处。在一些实例中，竖直TFT可以被称为开关，例如竖直TFT开关。
电容器327中的每一个可以包含形状像容器的电容器板334。电容器327的电容器板334可以选择性地耦合到可以电容性地耦合到公共板335-1的数字线318-1，并且电容器327的电容器板334可以选择性地耦合到可以电容性地耦合到公共板335-2的数字线318-2。板335可以沿存取线314的长度在x方向上延伸。可以将不同的电压电势施加到板335以在电容器327中存储(例如，编程)不同的数据值。在各种实例中，包含板335和数字线318的区域和其间包含存储器单元312和本地感测放大器320的区域可以被称为堆叠339。
数字线350可以耦合到主感测放大器355，其可以位于与存储器阵列305邻近，例如在阵列305的外围中。在一些实例中，本地感测放大器320可以感测和放大来自数字线318-1或318-2的信号，例如电压和/或电流信号，所述信号对应于由存储器单元312存储的数据值，所述存储器单元312通过激活的TFT 325耦合到数字线318-1或318-2。然后，本地感测放大器320可以将放大的信号传输到数字线350，以由主感测放大器355感测，以经由I/O电路，例如I/O电路108输出。在一些实例中，可以在感测期间将参考信号(例如，参考电压和/或电流)供应到感测放大器355。
感测放大器320包含在竖直层级360处的竖直TFT 357-1和357-2(例如，可以被称为竖直感测放大器TFT)。竖直TFT 357-1和357-2耦合在总线323和数字线350之间。竖直TFT357-1和357-2被配置成选择性地将总线323耦合到数字线350。
竖直TFT 357可以包含可以是控制线358的一部分的栅极，其在耦合到总线323的源极/漏极和耦合到数字线350的源极/漏极之间的层级360处。控制线358例如可以在x方向上延伸。TFT 357-1和357-2的栅极可以分别耦合到数字线318-1和318-2。
层级360处的竖直TFT 362-1可以耦合在总线364-1和数字线318-1之间，且层级360处的竖直TFT 362-2可以耦合在总线364-2和数字线318-2之间。例如，竖直TFT 362-1可以被配置成选择性地将总线364-1耦合到数字线318-1，而竖直TFT 362-2可以被配置成选择性地将总线364-2耦合到数字线318-2。总线364可以在层级365处并且可以在x方向上延伸。层级365可以高于层级360并低于层级352，从而在层级352和360之间。在各种实例中，总线364可以耦合到接地。
竖直TFT 362-1和362-2可以被称为竖直预充电TFT，因为竖直TFT 362-1和362-2可以分别选择性地将数字线318-1和318-2耦合到总线364-1和364-2，以对数字线318-1和318-2(例如，接地)预充电。在一些实例中，在总线364-1和数字线318-1之间可以有两个或两个以上并联电耦合的竖直TFT 362-1，以及在总线364-2和数字线318-2之间可以有两个或两个以上并联电耦合的竖直TFT 362-2。竖直TFT 362可以包含可以是控制线367的一部分的栅极，其在耦合到总线364的源极/漏极和耦合到数字线318的源极/漏极之间的层级360处。控制线367例如可以在x方向上延伸。在一些实例中，TFT 357可以具有比竖直TFT362更低的阈值电压。
层级360处的竖直TFT 370-1可以耦合在数字线350和数字线318-1之间，且层级360处的竖直TFT 370-2可以耦合在数字线350和数字线318-2之间。例如，竖直TFT370-1可以被配置成选择性地将数字线350耦合到数字线318-1，且竖直TFT 370-2可以被配置成选择性地将数字线350耦合到数字线318-2。在一些实例中，在数字线350和数字线318-1之间可以有两个或两个以上并联电耦合的竖直TFT 370-1，以及在数字线350和数字线318-2之间可以有两个或两个以上并联电耦合的竖直TFT 370-2。
竖直TFT 370可以包含可以是控制线372的一部分的栅极，其在耦合到数字线350的源极/漏极和耦合到数字线318的源极/漏极之间的层级360处。控制线372例如可以在x方向上延伸。在一些实例中，TFT 357可以具有比竖直TFT 370更低的阈值电压。例如，竖直TFT370可以被称为竖直多路复用TFT。
图4A是根据本公开的许多实施例的竖直TFT的横截面图。图4B是根据本公开的许多实施例的图4A中的竖直TFT的顶视图。在图4A中，竖直TFT 410耦合在结构(例如，元件)411和413之间。例如，竖直TFT 410可以被配置成选择性地将结构411电耦合到结构413。这样，结构411和结构413选择性地耦合。在各种实例中，本文中所公开的各种竖直TFT可以为竖直TFT 410，并且结构411和413可以为本文中所公开的其间耦合有竖直TFT的各种结构。TFT 410可以是n沟道或p沟道竖直TFT。
TFT 410可以包含可以是例如存取线或控制线的线417的一部分的栅极415。栅极415可以完全包围栅极电介质419，所述栅极电介质419可以完全包围是多晶硅(例如，多晶硅)的竖直半导体结构424的部分422。部分422中的沟道可以在TFT 410激活时形成。部分422可以在半导体结构424中的TFT 410的竖直布置的源极/漏极426-1和426-2之间。源极/漏极426-1可以耦合到结构411，而源极/漏极426-2可以耦合到结构413。例如，源极/漏极426-1和426-2可以在不同的竖直层级处，并且电流可以在源极/漏极426-1和426-2之间竖直流动。
图5是根据本公开的许多实施例的与例如本地感测放大器520(例如，本地公共源极感测放大器)的本地感测放大器和例如主感测放大器555的主感测放大器相关联的电路的示意图。例如，本文中所公开的各种本地感测放大器可以是本地感测放大器520，并且本文中所公开的各种主感测放大器可以是主感测放大器555。在各种实例中，主感测放大器555可以形成在存储器阵列的外围中，例如本文中所公开的各种存储器阵列。在一些实例中，本地感测放大器可以操作为下拉电荷放大器。
本地感测放大器520可以包含本地公共源极前置放大器装置，例如可以分别对应于图3中的竖直TFT 357-1和357-2的晶体管557-1和557-2。在一些实例中，晶体管557-1和557-2可以是n沟道晶体管。例如，感测放大器520可以是n型感测放大器。
晶体管557-1和557-2的源极/漏极528-1和528-2可以分别耦合到节点523，所述节点523可以对应于图3中的总线323。注意，源极/漏极528-1和528-2可以是晶体管557-1和557-2的公共源极漏极528-1/528-2。晶体管557-1和557-2的源极/漏极529-1和529-2可以分别耦合到节点550，所述节点550可以对应于图3中的数字线350。晶体管557-1的栅极531-1可以耦合到数字线518-1，所述数字线可以是图3中的数字线318-1。晶体管557-2的栅极531-2可以耦合到节点532，所述节点532可以对应于图3中的数字线318-2。
晶体管562-1和562-2可以分别对应于图3中的竖直TFT 362-1和362-2。晶体管562-1的源极/漏极可以耦合到晶体管557-1的数字线518-1和栅极531-1。晶体管562-2的源极/漏极可以耦合到晶体管557-2的节点532和栅极531-2。晶体管562-1的另一个源极/漏极可以耦合到节点564-1，所述节点564-1可以对应于图3中的总线364-1。晶体管562-2的另一个源极/漏极可以耦合到节点564-2，所述节点564-2可以对应于图3中的总线364-2。晶体管562-1的栅极533可以对应于图3中耦合到竖直TFT 362-1的控制线367，并且可以耦合到激活节点536。晶体管562-2的栅极537可以对应于图3中耦合到竖直TFT 362-2的控制线367，并且可以耦合到激活节点538。在一些实例中，节点564可以接地。然而，在图5的实例中，节点564-2耦合到电压VNWL！，而节点564-1耦合到接地(gnd！)。
晶体管570可以对应于图3中的竖直TFT370-1，可以耦合在节点550和数据线518-1之间。虽然未在图5中展示，可以对应于图3中的竖直TFT 370-2的晶体管可以耦合在节点550和节点532之间。
为了感测与数字线518-1相关联的存储器单元，可以激活耦合到所述存储器单元的竖直存取TFT，以将所述存储器单元耦合到数字线518-1。在感测期间，响应于激活TFT562-1，数字线518-1以及因此晶体管557-1的栅极531-1可以被预充电到接地。在晶体管557-1和557-2可以是n沟道晶体管(例如，感测放大器520可以是n型感测放大器)并且晶体管562-1和562-2可以是n沟道晶体管的情况下，当栅极531-1和数字线518-1接地时，负电压电势可以被施加到节点523，并且因此公共/源极漏极528-1/528-2和正电压电势可以通过主感测放大器550的节点540-1被施加到节点550。
例如，施加到节点523的负电压电势可以激活(例如，接通)感测放大器520。结果，电流“I”可以从节点550流到可以由主感测放大器555感测的节点523。在一些实例中，在感测存储器单元以经由数字线518-1将主感测放大器550耦合回到存储器单元之后，晶体管570可以被激活。
在各种实例中，节点523可以向感测放大器520供应功率。在一些例子中，可以在感测期间将参考电压供应给主感测放大器550的节点540-2。
在晶体管557-1和557-2可以是p沟道晶体管(例如，感测放大器520可以是p型感测放大器)并且晶体管562-1和562-2可以是p沟道晶体管的情况下，当栅极531-1接地时，正电压电势可以被施加到节点523，并且因此公共/源级漏极528-1/528-2和例如负VCC的负电压电势可以被施加到节点550。结果，电流可以从节点523流到可以由主感测放大器555感测的节点550。
图6是根据本公开的许多实施例的堆叠的(例如，三维)存储器阵列605的一部分的横截面图。例如，存储器阵列605可以是存储器阵列105和/或存储器阵列205的一部分。
本文中的附图遵循标号惯例，其中第一个数字或多个数字对应于附图的附图标号，并且其余数字标识附图中的元件或组件。不同附图之间的类似(例如，相同)元件或组件可以通过使用类似的数字来标识。例如，图3和6中类似的数字可以标识类似的组件。例如，图3中的参考标号320和图6中的参考标号620中的数字20可以标识图3和6中类似的本地感测放大器。
在图6中，堆叠639T和639B从数字线650(例如，分层数字线)沿相反方向延伸，其可以是图3中的数字线350，从而堆叠639T和639B关于数字线650对称。例如，堆叠639T和639B可以关于数字线650的中心纵向轴线641对称。这样，轴641可以被称为对称轴。堆叠639T和639B中使用共同标号来标识堆叠639T和639B中的相同组件或元件。
在图6中，z方向垂直于进出页面的y方向和x方向，并且垂直于页面的面部平面(例如，y-z平面)。在图6中，z方向垂直于轴641，从轴641沿相反方向延伸，并且从轴641测量。例如，层级630相对于轴641在相应的堆叠639T和639B中分别在相同的层级处；层级660相对于轴641在相应的堆叠639T和639B中分别在相同的层级处；并且层级665相对于轴641在相应的堆叠639T和639B中分别在相同的层级处。例如，层级630在与轴641相反的z方向上分别具有相同的距离；层级660在与轴641在相反的z方向上分别具有相同的距离；并且层级665在与轴641相反的z方向上分别具有相同的距离。
数字线650可以耦合到主感测放大器655，所述主感测放大器可以是主感测放大器355和/或主感测放大器555。例如，主感测放大器655可以位于与存储器阵列605邻近，例如在阵列605的外围。堆叠639A和639B中的每一个可以如下描述，因为堆叠639A和639B是对称的：
数字线618-1和618-2可以形成在层级630处并且可以选择性地耦合到数字线650。本地感测放大器620可以耦合到数字线618-1和618-2。本地感测放大器620可以耦合在数字线650和总线623之间，所述总线623可以对应于总线223。例如，总线623可以形成于层级630处，可以在数字线618-1与618-2之间，并且可在x方向上延伸。例如，数字线650和数字线618-1和618-2可以被称为分层数字线结构。
一组存储器单元612-1可以耦合到数字线618-1，并且可以对应于群组216-1。一组存储器单元612-2可以耦合到数字线618-2并且可以对应于群组216-2。每个相应的存储器单元612可以包含电容器627和可以耦合在电容器627和相应的数字线618之间的竖直TFT625。每个竖直TFT 625在层级630和数字线650之间的层级660处。
相应的竖直TFT 625可以被配置成通过选择相应的存储器单元612的相应的电容器627选择相应的存储器单元612。例如，相应的竖直TFT 625可以被配置成选择性地将相应的电容器627耦合到相应的数字线618。这样，相应的存储器单元612的相应的电容器627可以通过相应的存储器单元612的相应的竖直TFT 625选择性地耦合到相应的数字线618。在各种例子中，竖直TFT 625可以被称为竖直存取TFT。
每个竖直TFT 625可以包含竖直栅极，所述竖直栅极可以是存取线614的一部分，所述存取线614对应于存取线214。例如，存取线614可以在x方向上延伸。竖直TFT 625的栅极可以在耦合到电容器627的源极/漏极和耦合到数字线618的源极/漏极之间的层级660处。
电容器627中的每一个可以包含形状像容器的电容器板634。电容器627的电容器板634可以选择性地耦合到可以电容性地耦合到公共板635-1的数字线618-1，并且电容器627的电容器板634可以选择性地耦合到可以电容性地耦合到公共板635-2的数字线618-2。板635可以沿存取线614的长度在x方向上延伸。可以将不同的电压电势施加到板635以在电容器627中存储不同的数据值。
感测放大器620包含在层级660处的竖直TFT 657-1和657-2(例如，可以被称为竖直感测放大器TFT)。竖直TFT 657-1和657-2耦合在总线623和数字线650之间。竖直TFT657-1和657-2可以被配置成选择性地将总线623耦合到数字线650。
竖直TFT 657可以包含可以是控制线658的一部分的栅极，其在耦合到总线623的源极/漏极和耦合到数字线650的源极/漏极之间的层级660处。控制线658例如可以在x方向上延伸。TFT 657-1和657-2的栅极可以分别耦合到数字线618-1和618-2。
层级660处的竖直TFT 662-1可以耦合在总线664-1和数字线618-1之间，层级660处的竖直TFT 662-2可以耦合在总线664-2和数字线618-2之间。例如，竖直TFT 662-1可以被配置成选择性地将总线664-1耦合到数字线618-1，而竖直TFT 662-2可以被配置成选择性地将总线664-2耦合到数字线618-2。总线664可以在层级665处并且可以在x方向上延伸。层级665可以在数字线650和层级660之间。在各种实例中，总线664可以耦合到接地。
竖直TFT 662-1和662-2可以被称为竖直预充电TFT，竖直TFT 662-1和662-2可以分别选择性地将数字线618-1和618-2耦合到总线664-1和664-2，以对数字线618-1和618-2(例如，接地)预充电。在一些实例中，在总线664-1和数字线618-1之间可以有两个或两个以上并联电耦合的竖直TFT 662-1，以及在总线664-2和数字线618-2之间可以有两个或两个以上并联电耦合的竖直TFT 662-2。竖直TFT 662可以包含可以是控制线667的一部分的栅极，其在耦合到总线664的源极/漏极和耦合到数字线618的源极/漏极之间的层级660处。控制线667例如可以在x方向上延伸。在一些实例中，TFT 657可以具有比竖直TFT 662更低的阈值电压。
层级660处的竖直TFT 670-1可以耦合在数字线650和数字线618-1之间，层级660处的竖直TFT 670-2的可以耦合在数字线650和数字线618-2之间。例如，竖直TFT 670-1可以被配置成选择性地将数字线650耦合到数字线618-1，竖直TFT 670-2可以被配置成选择性地将数字线650耦合到数字线618-2。在一些实例中，在数字线650和数字线618-1之间可以有两个或两个以上并联电耦合的竖直TFT 670-1，以及在数字线650和数字线618-2之间可以有两个或两个以上并联电耦合的竖直TFT 670-2。
竖直TFT 670可以包含可以是控制线672的一部分的栅极，其在耦合到数字线650的源极/漏极和耦合到数字线618的源极/漏极之间的层级660处。控制线672例如可以在x方向上延伸。在一些实例中，TFT 657可以具有比竖直TFT 670更低的阈值电压。例如，竖直TFT670可以被称为竖直多路复用TFT。
在一些实例中，本地感测放大器620可以感测和放大来自数字线618-1或618-2的信号，例如电压和/或电流信号，所述信号对应于由存储器单元612存储的数据值，所述存储器单元612通过激活的TFT 625耦合到数字线618-1或618-2。然后，本地感测放大器620可以将放大的信号传输到数字线650，以由主感测放大器655感测，以经由I/O电路，例如I/O电路108输出。在一些实例中，可以在感测期间将参考信号(例如，参考电压和/或电流)供应到感测放大器655。
图7是根据本公开的许多实施例的例如存储器阵列705的存储器阵列的一部分的横截面图。例如，存储器阵列705可以是存储器阵列105和/或存储器阵列205的一部分。在图7中，z方向垂直于进出页面的y方向和x方向，并且垂直于页面的面部平面(例如，y-z平面)。例如，z方向可以垂直于基础结构，例如阵列705的半导体742(例如，单晶半导体)。例如，半导体742可以是单晶硅。半导体742可以在层级743处，例如阵列705的基础层级。
数字线718-1和718-2(例如，本地数字线)可以形成在层级(例如，竖直层级)730处，所述层级730可以竖直地位于层级743上方(例如，在z方向上)。数字线718-1和718-2可以选择性地耦合到数字线750，例如在层级752处形成的分层数字线，其可以在层级730的竖直上方(例如，在z方向上)。例如，数字线750和数字线718-1和718-2可以被称为分层数字线结构。
半导体742可以包含本地感测放大器771(例如，公共源极本地感测放大器)，其可以对应于本地感测放大器220并且可以耦合到数字线718-1和718-2。例如，本地感测放大器771可以在层级743处并且可以形成在半导体742中和/或上。在各种例子中，本地感测放大器771可以是CMOS装置。在一些例子中，形成在半导体742中和/或上(例如，作为CMOS装置)的本地感测放大器771可以比包含TFT 357的本地感测放大器320执行得更好。
一组存储器单元712-1可以耦合到数字线718-1并且可以对应于群组216-1。一组存储器单元712-2可以耦合到数字线718-2并且可以对应于群组216-2。每个相应的存储器单元712可以包含电容器727和可以耦合在电容器727和相应的数字线718之间的竖直TFT725。每个竖直TFT 725在层级760处，所述层级760在层级730和752之间。例如，层级760可以高于层级730并低于层级752。注意，层级730可以在层级743和层级760之间。
在一些例子中，与含有感测放大器320的图3中的阵列305的一组存储器单元312-1与一组存储器单元312-2之间的间隙的大小相比，将感测放大器771放置在阵列705下方减小了一组存储器单元712-1与一组存储器单元712-2之间的间隙的大小。减小间隙可以减小阵列大小，使得阵列705小于阵列305。
相应的竖直TFT 725可以被配置成通过选择相应的存储器单元712的相应的电容器727选择相应的存储器单元712。例如，相应的竖直TFT 725可以被配置成选择性地将相应的电容器727耦合到相应的数字线718。这样，相应的存储器单元712的相应的电容器727可以通过相应的存储器单元712的相应的竖直TFT 725选择性地耦合到相应的数字线718。在各种例子中，竖直TFT 725可以被称为竖直存取TFT。
每个竖直TFT 725可以包含竖直栅极，所述竖直栅极可以是存取线714的一部分，所述存取线714对应于存取线214。例如，存取线714可以在x方向上延伸。竖直TFT 725的栅极可以在耦合到电容器727的源极/漏极和耦合到数字线718的源极/漏极之间的层级760处。
电容器727中的每一个可以包含形状像容器的电容器板734。可以选择性地耦合到数字线718-1的电容器727的电容器板734可以电容性地耦合到公共板735-1，并且可以选择性地耦合到数字线718-2的电容器727的电容器板734可以电容性地耦合到公共板735-2。板735可以沿存取线714的长度在x方向上延伸。可以将不同的电压电势施加到板735以在电容器727中存储(例如，编程)不同的数据值。在各种实例中，包含板735和数字线718的区域和其间包含存储器单元712的区域可以被称为堆叠759。
数字线750可以耦合到主感测放大器755，其可以位于与存储器阵列705邻近处，例如在阵列705的外围中。在一些实例中，本地感测放大器771可以感测和放大来自数字线718-1或718-2的信号，例如电压和/或电流信号，所述信号对应于由存储器单元712存储的数据值，所述存储器单元712通过激活的TFT 725耦合到数字线718-1或718-2。然后，本地感测放大器771可以将放大的信号传输到数字线750，以由主感测放大器755感测，以经由I/O电路(例如I/O电路108)输出。在一些实例中，可以在感测期间将参考信号(例如，参考电压和/或电流)供应到感测放大器755。
本地感测放大器771可以包含在层级743处并且形成在半导体742中和/或上的水平平面晶体管744-1和744-2。晶体管744-1可以耦合在数字线750和总线748-1之间，晶体管744-2可以耦合在数字线750和总线748-2之间。例如，晶体管744-1和744-2可以被配置成分别选择性地将总线748-1和748-2耦合到数字线750。
晶体管744-1和744-2可以具有形成在半导体742中的公共源极/漏极745，其可以耦合到数字线750。晶体管744-1可以具有耦合到数字线718-1的栅极746-1，以及形成在半导体742中并且耦合到总线748-1的源极/漏极747-1，使得总线748-1通过晶体管744-1选择性地耦合到数字线750。晶体管744-2可以具有耦合到数字线718-2的栅极746-2，以及形成在半导体742中并且耦合到总线748-2的源极/漏极747-2，使得总线748-2通过晶体管744-2选择性地耦合到数字线750。
在各种实例中，源极/漏极747-1、745以及747-2可以水平布置。栅极746、源极/漏极745、源极/漏极747和总线748可以在x方向上延伸。在一些例子中，总线748可以耦合到接地、正电压或负电压。例如，总线748可以被配置成用作图3中的总线323和/或总线364。
半导体742可以包含水平平面晶体管751-1和751-2。晶体管751-1可以耦合在总线748-1和数字线718-1之间，晶体管751-2可以耦合在总线748-2和数字线718-2之间。例如，晶体管751-1和751-2可以在层级743处并且可以形成在半导体742中和/或上。数字线718-1和718-2可以通过晶体管751-1和751-2分别选择性地耦合到总线748-1和748-2。例如，晶体管751-1和751-2可以被配置成分别选择性地将总线748-1和748-2耦合到数字线718-1和718-2。
晶体管751-1可以具有在源极/漏极754-1和源极/漏极756-1之间的栅极753-1。源极/漏极754-1可以形成在半导体742中并且耦合到总线748-1，并且源极/漏极756-1可以形成在半导体742中并且耦合到数字线718-1。例如，源极/漏极754-1和756-1可以水平布置。晶体管751-2可以具有在源极/漏极754-2和源极/漏极756-2之间的栅极753-2。源极/漏极754-2可以形成在半导体742中并且耦合到总线748-2，并且源极/漏极756-2可以形成在半导体742中并且耦合到数字线718-2。例如，源极/漏极754-2和756-2可以水平布置。栅极753、源极/漏极754和源极/漏极756可以在x方向上延伸。
层级760处的竖直TFT 770-1可以耦合在数字线750和数字线718-1之间，层级760处的竖直TFT 770-2的可以耦合在数字线750和数字线718-2之间。例如，竖直TFT 770-1可以被配置成选择性地将数字线750耦合到数字线718-1，竖直TFT 770-2可以被配置成选择性地将数字线750耦合到数字线718-2。竖直TFT 770可以包含可以是控制线772的一部分的栅极，其在耦合到数字线750的源极/漏极和耦合到数字线718的源极/漏极之间的层级760处。控制线772例如可以在x方向上延伸。例如，竖直TFT 770可以被称为竖直多路复用TFT。
图8是根据本公开的许多实施例的堆叠的(例如，三维)存储器阵列805的一部分的横截面图。例如，存储器阵列805可以是存储器阵列105和/或存储器阵列205的一部分。在图8中，z方向垂直于进出页面的y方向和x方向，并且垂直于页面的面部平面(例如，y-z平面)。例如，z方向可以垂直于基础结构，例如阵列805的半导体842(例如，单晶半导体)。例如，半导体842可以是单晶硅。半导体842可以在层级843处，例如阵列805的基础层级。
阵列805可以包含分层数字线结构，所述分层数字线结构可以包含在层级830处的数字线818-B1和818-B2，在层级861处的数字线818-T1和818-T2以及在层级852处的数字线850(例如，分层数字线)，并且耦合到主感测放大器855，所述主感测放大器855可以位于与存储器阵列805邻近，例如位于阵列805的外围。层级861可以在层级830和层级852之间。层级861在z方向上与层级843的距离可以大于与层级830的距离，层级852在z方向上与层级843的距离可以大于与层级861的距离。例如，层级861可以高于层级830，层级852可以高于层级861。
数字线818-B1和818-B2可以包含在堆叠859-B中，所述堆叠可以是堆叠759，而数字线818-T1和818-T2可以包含在堆叠859-T中，所述堆叠可以是堆叠759。堆叠859-T可以在堆叠859-B和数字线850之间，而堆叠859-B可以在半导体842和堆叠859-T之间。例如，堆叠859-B可以在半导体842上方，堆叠859-T可以在堆叠859-B上方。
堆叠859-B可以包含可以耦合到数字线818-B1的一组存储器单元812-B1，以及可以耦合到数字线818-B2的一组存储器单元812-B2。堆叠859-T可以包含可以耦合到数字线818-T1的一组存储器单元812-T1，以及可以耦合到数字线818-T2的一组存储器单元812-T2。每个相应的存储器单元812可以包含电容器827和可以耦合在电容器827和相应的数字线818之间的竖直TFT 825。
在堆叠859-B中的每个竖直TFT 825在层级830和861之间的层级860处。例如，层级860可以高于层级830并低于层级861。注意，层级830在层级843和860之间。在堆叠859-T中的每个竖直TFT 825在层级861和852之间的层级863处。例如，层级863可以高于层级861并低于层级852。
相应的竖直TFT 825可以被配置成通过选择相应的存储器单元812的相应的电容器827选择相应的存储器单元812。例如，相应的竖直TFT 825可以被配置成选择性地将相应的电容器827耦合到相应的数字线818。这样，相应的存储器单元812的相应的电容器827可以通过相应的存储器单元812的相应的竖直TFT 825选择性地耦合到相应的数字线818。在各种例子中，竖直TFT 825可以被称为竖直存取TFT。
每个竖直TFT 825可以包含竖直栅极，所述竖直栅极可以是存取线814的一部分，所述存取线814对应于存取线214。例如，存取线814可以在x方向上延伸。存储器单元812-B(例如，在堆叠859-B中)的竖直TFT 825的竖直栅极可以在耦合到存储器单元812-B的电容器827的源极/漏极和耦合到数字线818-B的源极/漏极之间的层级860处。存储器单元812-T(例如，在堆叠859-T中)的竖直TFT 825的竖直栅极可以在耦合到存储器单元812-T的电容器827的源极/漏极和耦合到数字线818-T的源极/漏极之间的层级863处。
电容器827中的每一个可以包含形状像容器的电容器板834。电容器827的电容器板834可以选择性地耦合到可以电容性地耦合到公共板835-B1的数字线818-B1，并且电容器827的电容器板834可以选择性地耦合到可以电容性地耦合到公共板835-B2的数字线818-B2。电容器827的电容器板834可以选择性地耦合到可以电容性地耦合到公共板835-T1的数字线818-T1，并且电容器827的电容器板834可以选择性地耦合到可以电容性地耦合到公共板835-T2的数字线818-T2。板835可以沿存取线814的长度在x方向上延伸。可以将不同的电压电势施加到板835以在电容器827中存储不同的数据值。
堆叠859-B可以包含耦合在数字线818-B1和818-T1之间的竖直TFT 870-B1；以及耦合在数字线818-B2和818-T2之间的竖直TFT 870-B2。堆叠859-T可以包含耦合在数字线818-T1和850之间的竖直TFT 870-T1；以及耦合在数字线818-T2和850之间的竖直TFT 870-T2。竖直TFT 870-B1和870-B2可以在860层级处，而竖直TFT 870-T1和870-T2可以在层级863处。
竖直TFT 870-B1可以被配置成选择性地将数字线818-B1耦合到数字线818-T1，竖直TFT 870-B2可以被配置成选择性地将数字线818-B2耦合到数字线818-T2。竖直TFT870-B可以包含可以是控制线872-B的一部分的栅极，其在耦合到数字线818-T的源极/漏极和耦合到数字线818-B的源极/漏极之间的层级860处。控制线872-B例如可以在x方向上延伸。
竖直TFT 870-T1可以被配置成选择性地将数字线818-T1耦合到数字线850，竖直TFT 870-T2可以被配置成选择性地将数字线818-T2耦合到数字线850。注意，同时激活竖直TFT 870-B1和870-T1可以将数字线818-B1耦合到数字线850，同时激活竖直TFT 870-B2和870-T2可以将数字线818-B2耦合到数字线850。
竖直TFT 870-T可以包含可以是控制线872-T的一部分的栅极，其在耦合到数字线850的源极/漏极和耦合到数字线818-T的源极/漏极之间的层级863处。例如，控制线872-T可以在x方向上延伸。例如，竖直TFT 870可以被称为竖直多路复用TFT。
半导体842可以包含本地感测放大器871(例如，公共源极本地感测放大器)，其可以是本地感测放大器771并且可以耦合到数字线818-B1和818-B2。例如，本地感测放大器871可以在层级843处并且可以形成在半导体842中和/或上。在各种实例中，本地感测放大器871可以是CMOS装置。
在一些实例中，本地感测放大器871可以在数字线818-B1上感测对应于来自存储器单元812-B1的数据值的信号，例如电压和/或电流信号，所述信号可以通过激活相应的TFT 825来选择，或在数字线818-B2上感测对应于来自存储器单元812-B2的数据值的信号，所述信号可以通过激活相应的TFT 825来选择。
在各种其它实例中，本地感测放大器871可以感测来自数字线818-B1上的数字线818-T1的信号，所述信号对应于可以通过激活相应的TFT 825来选择的来自存储器单元812-T1的数据值，或感测来自数字线818-B2上的数字线818-T2的信号，所述信号对应于可以通过激活相应的TFT 825来选择的来自存储器单元812-T2的数据值。例如，可以激活TFT870-B1以将数字线818-T1耦合到数字线818-B1，或可以激活TFT 870-B2以将数字线818-T2耦合到数字线818-B2。
在一些实例中，本地感测放大器871可以放大在数字线818-B1或818-B2上感测的信号。然后，本地感测放大器871可以将放大的信号传输到数字线850，以由主感测放大器855感测，以经由I/O电路，例如I/O电路108输出。在一些实例中，可以在感测期间将参考信号(例如，参考电压和/或电流)供应到感测放大器855。
本地感测放大器871可以包含在层级843处的水平平面晶体管844-1和844-2。例如，水平平面晶体管844-1和844-2可以形成在半导体842中和/或上。晶体管844-1可以耦合在数字线850和总线848-1之间，晶体管844-2可以耦合在数字线850和总线848-2之间。例如，晶体管844-1和844-2可以被配置成分别选择性地将总线848-1和848-2耦合到数字线850。
晶体管844-1和844-2可以具有形成在半导体842中的公共源极/漏极845，其可以耦合到数字线850。晶体管844-1可以具有耦合到数字线818-B1的栅极846-1，以及形成在半导体842中并且耦合到总线848-1的源极/漏极847-1，使得总线848-1通过晶体管844-1选择性地耦合到数字线850。晶体管844-2可以具有耦合到数字线818-B2的栅极846-2，以及形成在半导体842中并且耦合到总线848-2的源极/漏极847-2，使得总线848-2通过晶体管844-2选择性地耦合到数字线850。
在各种实例中，源极/漏极847-1、845以及847-2可以水平布置。栅极846、源极/漏极845、源极/漏极847和总线848可以在x方向上延伸。在一些例子中，总线848可以耦合到接地、正电压或负电压。例如，总线848可以被配置成用作图3中的总线323和/或总线364。
半导体842可以包含水平平面晶体管851-1和851-2。晶体管851-1可以耦合在总线848-1和数字线818-B1之间，晶体管851-2可以耦合在总线848-2和数字线818-B2之间。例如，晶体管851-1和851-2可以在层级843处并且可以形成在半导体842中和/或上。数字线818-B1和818-B2可以通过晶体管851-1和851-2分别选择性地耦合到总线848-1和848-2。例如，晶体管851-1和851-2可以被配置成分别选择性地将总线848-1和848-2耦合到数字线818-B1和818-B2。
晶体管851-1可以具有在源极/漏极854-1和源极/漏极856-1之间的栅极853-1。源极/漏极854-1可以形成在半导体842中并且耦合到总线848-1，并且源极/漏极856-1可以形成在半导体842中并且耦合到数字线818-B1。例如，源极/漏极854-1和856-1可以水平布置。
晶体管851-2可以具有在源极/漏极854-2和源极/漏极856-2之间的栅极853-2。源极/漏极854-2可以形成在半导体842中并且耦合到总线848-2，并且源极/漏极856-2可以形成在半导体842中并且耦合到数字线818-B2。例如，源极/漏极854-2和856-2可以水平布置。在各种实例中，栅极853、源极/漏极854和源极/漏极856可以在x方向上延伸。
术语半导体可以指例如材料、晶片或衬底，并且包含任何基础半导体结构。“半导体”应理解为包含蓝宝石上的硅(SOS)技术、绝缘体上的硅(SOI)技术、薄膜晶体管(TFT)技术、掺杂和未掺杂的半导体，由基底半导体结构以及其它半导体结构支撑的外延硅。此外，当在前面的描述中参考半导体时，先前的工艺步骤可能已经被利用在基础半导体结构中形成区域/结，并且术语半导体可以包含含有此类区域/结的下层材料。
如本文中所使用的，“一(a)”或“一个(an)”可以指某物中的一或多个，而“许多”某物可以指此类事物中的一或多个。例如，许多存储器单元可以指一或多个存储器单元。某物的“多个”意指两个或两个以上。如本文中所使用的，术语“耦合”可以包含没有插入元件的电耦合、直接耦合和/或直接连接(例如，通过直接物理接触)、与插入元件间接耦合和/或连接或无线耦合。术语“耦合”可以进一步包含两个或两个以上彼此协作或交互的元件(例如，如在因果关系中)。如本文中所使用，同时执行的多个动作是指在特定时间段上至少部分重叠的动作。应当认识到，术语竖直是指由于常规制造、测量和/或组装变化而导致的“精确地”竖直的变化，并且本领域的普通技术人员将知道术语“垂直”的含义。例如，竖直可以对应于z方向。
如将了解，可以添加、交换和/或消除本文中各种实施例中所展示的元件，以提供本公开的许多附加实施例。此外，附图中提供的元件的比例和相对比例旨在示出本公开的各种实施例，而不是用于限制的意义。
尽管本文中已示出和描述了具体实施例，但是本领域的普通技术人员应理解，被计算以实现相同结果的布置可以替代所展示的具体实施例。本公开旨在覆盖本公开的各种实施例的修改或变化。应理解，以上描述是以说明性方式而非限制性方式进行的。在阅读以上描述后，上述实施例的组合以及本文中未具体描述的其它实施例对于本领域技术人员而言将是显而易见的。本公开的各种实施例的范围包含在其中使用上述结构和过程的其它应用。因此，本公开的各种实施例的范围应参考所附权利要求以及此类权利要求所赋予的等同物的全部范围来确定。

Claims (31)

1.一种包括竖直存取晶体管的设备，其包括：
第一存储器单元，其包括第一存储装置，所述第一存储装置通过第二层级处的第一竖直晶体管选择性地耦合到第一层级处的第一数字线；
第二存储器单元，其包括第二存储装置，所述第二存储装置通过所述第二层级处的第二竖直晶体管选择性地耦合到所述第一层级处的第二数字线；
第三数字线，其在第三层级处，其中所述第二层级在所述第一层级和所述第三层级之间；
本地感测放大器，其耦合到所述第一数字线、所述第二数字线和所述第三数字线；
主感测放大器，其耦合到所述第三数字线；以及
所述第一层级处的总线，其中所述本地感测放大器包括：
第三竖直晶体管，其在所述第二层级处并且耦合在所述总线和所述第三数字线之间，所述第三竖直晶体管的栅极耦合到所述第一数字线；以及
第四竖直晶体管，其在所述第二层级处并且耦合在所述总线和所述第三数字线之间，所述第四竖直晶体管的栅极耦合到所述第二数字线。
2.根据权利要求1所述的设备，其进一步包括：
第七竖直晶体管，其在所述第二层级处并且耦合在所述第一数字线和所述第三数字线之间；
第八竖直晶体管，其在所述第二层级处并且耦合在所述第二数字线和所述第三数字线之间。
3.根据权利要求1所述的设备，其中所述总线是第一总线，所述设备进一步包括：
第二总线和第三总线，其在所述第二层级和所述第三层级之间的层级处；
第五竖直晶体管，其在所述第二层级处并且耦合在所述第一数字线和所述第二总线之间；以及
第六竖直晶体管，其在所述第二层级处并且耦合在所述第二数字线和所述第三总线之间。
4.根据权利要求3所述的设备，其中所述第二总线和所述第三总线耦合到接地。
5.根据权利要求1所述的设备，其中所述第一竖直晶体管和所述第二竖直晶体管是n沟道晶体管或p沟道晶体管。
6.根据权利要求1所述的设备，其中所述第一竖直晶体管和所述第二竖直晶体管是竖直薄膜晶体管。
7.根据权利要求1所述的设备，其中所述第一存储器单元和所述第二存储器单元是动态随机存取存储器单元。
8.根据权利要求1所述的设备，其中所述第一存储装置是电容器，所述第二存储装置是电容器。
9.根据权利要求1所述的设备，其中所述存储装置在所述第二层级与所述第三层级之间。
10.一种包括竖直存取晶体管的设备，其包括：
第一存储器单元，其包括第一存储装置，所述第一存储装置通过第二层级处的第一竖直晶体管选择性地耦合到第一层级处的第一数字线；
第二存储器单元，其包括第二存储装置，所述第二存储装置通过所述第二层级处的第二竖直晶体管选择性地耦合到所述第一层级处的第二数字线；
第三数字线，其在第三层级处，其中所述第二层级在所述第一层级和所述第三层级之间；
本地感测放大器，其耦合到所述第一数字线、所述第二数字线和所述第三数字线；以及
主感测放大器，其耦合到所述第三数字线；
其中所述本地感测放大器包括：
第一水平平面晶体管，其在基础层级处并且被配置成选择性地将第一总线耦合到所述第三数字线；
第二水平平面晶体管，其在所述基础层级处并且被配置成选择性地将第二总线耦合到所述第三数字线；
其中所述第一层级在所述基础层级与所述第二层级之间。
11.根据权利要求10所述的设备，其中
所述第一水平平面晶体管的栅极耦合到所述第一数字线；以及
所述第二水平平面晶体管的栅极耦合到所述第二数字线。
12.根据权利要求10所述的设备，其中
所述第一总线耦合到所述第一水平平面晶体管的第一源极/漏极；
所述第二总线耦合到所述第二水平平面晶体管的第一源极/漏极；以及
所述第三数字线耦合到所述第一水平平面晶体管和所述第二水平平面晶体管公用的第二源极/漏极。
13.根据权利要求10所述的设备，其进一步包括：
第三水平平面晶体管，其在所述基础层级处并且被配置成选择性地将所述第一数字线耦合到所述第一总线；以及
第四水平平面晶体管，其在所述基础层级处并且被配置成选择性地将所述第二数字线耦合到所述第二总线。
14.根据权利要求10所述的设备，其进一步包括：
第三竖直晶体管，其在所述第二层级处并且耦合在所述第一数字线和所述第三数字线之间；
第四竖直晶体管，其在所述第二层级处并且耦合在所述第二数字线和所述第三数字线之间。
15.根据权利要求10所述的设备，其中所述第一竖直晶体管和所述第二竖直晶体管是n沟道晶体管或p沟道晶体管。
16.根据权利要求10所述的设备，其中所述第一竖直晶体管和所述第二竖直晶体管是竖直薄膜晶体管。
17.根据权利要求10所述的设备，其中所述第一存储器单元和所述第二存储器单元是动态随机存取存储器单元。
18.根据权利要求10所述的设备，其中所述第一存储装置是电容器，所述第二存储装置是电容器。
19.根据权利要求10所述的设备，其中所述存储装置在所述第二层级与所述第三层级之间。
20.一种包括竖直存取晶体管的设备，其包括：
分层数字线结构，其包括在第一层级处的第一数字线和在第二层级处的第二数字线，并且耦合到主感测放大器；
存储器单元，其包括第一竖直晶体管和存储元件，所述第一竖直晶体管在所述第一层级和所述第二层级之间的第三层级处并且耦合在所述第一数字线和所述存储元件之间；
第二竖直晶体管，其在所述第三层级处并且耦合在所述第一数字线和所述第二数字线之间；以及
水平晶体管，其在第四层级处并且耦合在所述第四层级处的总线和所述第二数字线之间，所述水平晶体管的栅极耦合到所述第一数字线；
其中所述第一层级在所述第三层级和所述第四层级之间。
21.根据权利要求20所述的设备，其中所述分层数字线结构进一步包括所述第一层级处的第三数字线；以及所述设备进一步包括：
附加存储器单元，其包括所述第三层级处的第三竖直晶体管和附加存储元件，所述第三竖直晶体管耦合在所述第三数字线和所述附加存储元件之间；以及
第四竖直晶体管，其在所述第三层级处耦合在所述第二数字线和所述第三数字线之间。
22.根据权利要求21所述的设备，其进一步包括在所述第四层级处并且耦合在所述第四层级处的附加总线和所述第二数字线之间的附加水平晶体管，所述附加水平晶体管的栅极耦合到所述第三数字线。
23.根据权利要求20所述的设备，其进一步包括在所述第四层级处并且耦合在所述总线和所述第一数字线之间的附加水平晶体管。
24.一种包括竖直存取晶体管的设备，其包括：
从第一数字线以相反方向延伸的相应的堆叠，其中所述第一数字线耦合到主感测放大器；其中所述相应的堆叠中的每一个包括：
第二数字线和第三数字线，其在所述相应的堆叠中的第一层级处；
一组第一存储器单元，相应的第一存储器单元中的每一个包括相应的第一存储装置，所述相应的第一存储装置通过相应的第一竖直薄膜晶体管在所述相应的堆叠中的第二层级处选择性地耦合到所述第二数字线，其中所述第二层级在所述第一数字线和所述第一层级之间；
一组第二存储器单元，相应的第二存储器单元中的每一个包括相应的第二存储装置，所述相应的第二存储装置通过相应的第二竖直薄膜晶体管在所述第二层级处选择性地耦合到所述第三数字线；
第三竖直薄膜晶体管，其在所述第二层级处并且耦合在所述第一数字线和所述第二数字线之间；以及
第四竖直薄膜晶体管，其在所述第二层级处并且耦合在所述第一数字线和所述第三数字线之间。
25.根据权利要求24所述的设备，其中所述相应的堆叠中的每一个进一步包括：
总线，其在所述第二数字线和所述第三数字线之间的所述第一层级处；以及
本地感测放大器，其包括：
第五竖直薄膜晶体管，其在所述第二层级处，被配置成选择性地将所述总线耦合到所述第一数字线，以及
第六竖直薄膜晶体管，其在所述第二层级处，被配置成选择性地将所述总线耦合到所述第一数字线。
26.根据权利要求25所述的设备，其中
所述第二数字线耦合到所述第五竖直薄膜晶体管的栅极；以及
所述第三数字线耦合到所述第六竖直薄膜晶体管的栅极。
27.根据权利要求24所述的设备，其中所述相应的堆叠中的每一个进一步包括：
第一总线和第二总线，其在第一数字线和所述第二层级之间；
第五竖直晶体管，其在所述第二层级处并且耦合在所述第二数字线和所述第一总线之间；以及
第六竖直晶体管，其在所述第二层级处并且耦合在所述第三数字线和所述第二总线之间。
28.根据权利要求24所述的设备，其中第一数字线是分层数字线。
29.一种包括竖直存取晶体管的设备，其包括：
分层数字线结构，其包括第一层级处的第一数字线、第二层级处的第二数字线和第三层级处的第三数字线，所述第二层级在所述第一层级和所述第三层级之间；
第一存储器单元，其包括第一竖直薄膜晶体管和第一存储元件，所述第一竖直薄膜晶体管在所述第一层级和所述第二层级之间的第四层级处并且耦合在所述第一数字线和所述第一存储元件之间；
第二竖直薄膜晶体管，其在所述第四层级处并且耦合在所述第一数字线和所述第二数字线之间；
第二存储器单元，其包括第三竖直薄膜晶体管和第二存储元件，所述第三竖直薄膜晶体管在所述第二层级和所述第三层级之间的第五层级处并且耦合在所述第二数字线和所述第二存储元件之间；
第四竖直薄膜晶体管，其在所述第五层级处并且耦合在所述第二数字线和所述第三数字线之间；以及
半导体，其在第六层级处，包括耦合到所述第一数字线和所述第三数字线的本地感测放大器；
其中
所述第三数字线耦合到主感测放大器；以及
所述第一层级在所述第四层级和所述第六层级之间。
30.根据权利要求29所述的设备，
其中所述分层数字线结构进一步包括所述第一层级处的第四数字线和所述第二层级处的第五数字线；以及
其中所述设备进一步包括：
第三存储器单元，其包括所述第四层级处的第五竖直薄膜晶体管和第三存储元件，所述第五竖直薄膜晶体管耦合在所述第四数字线和所述第三存储元件之间；
第六竖直薄膜晶体管，其在所述第四层级处耦合在所述第四数字线和所述第五数字线之间；
第四存储器单元，其包括所述第五层级处的第七竖直薄膜晶体管和第四存储元件，所述第七竖直薄膜晶体管耦合在所述第五数字线和所述第四存储元件之间；以及
第八竖直薄膜晶体管，其在所述第五层级处耦合在所述第三数字线和所述第五数字线之间。
31.根据权利要求30所述的设备，其中所述本地感测放大器耦合到所述第四数字线。
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