TWI659538B - 積體電路裝置及其形成方法 - Google Patents

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TWI659538B
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李威養
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楊豐誠
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Abstract

本文揭露積體電路裝置及此裝置的形成方法的各種範例。在一範例中，一方法包含接收工件，工件包含基底以及裝置鰭延伸至基底上方，裝置鰭包含通道區，蝕刻與通道區相鄰的裝置鰭的一部份，且此蝕刻產生源極/汲極凹口並在源極/汲極凹口中形成介電阻障質，清潔工件使得介電阻障質的最底部分保留在源極/汲極凹口的最底部分中，在源極/汲極凹口中形成源極/汲極部件，使得介電阻障質的最底部分設置於源極/汲極部件與裝置鰭的餘留部之間。

Description

積體電路裝置及其形成方法
本發明實施例係有關於半導體技術，且特別是有關於具有源極/汲極阻障質(source/drain barrier)的積體電路裝置及其形成方法。
為了追求較高的裝置密度、較高的效能以及較低的成本，半導體工業已發展至奈米技術製程節點。除了僅縮小裝置之外，電路設計者正在尋求新穎的結構來提供更大的效能。一種研究途徑為三維設計的發展，例如鰭式場效電晶體(Fin-like Field Effect Transistor，FinFET)。可將鰭式場效電晶體想像為典型平面裝置從基底突出並進入閘極。例示性的鰭式場效電晶體被製造為有著從基底向上延伸的薄“鰭”(或鰭結構)。場效電晶體的通道區形成於此垂直鰭中，且提供閘極於鰭的通道區上方(例如環繞鰭的通道區)。環繞鰭的閘極增加了通道區與閘極之間的接觸面積，並允許閘極從多個側面控制通道。這可以多種方式加以利用，且在一些應用中，鰭式場效電晶體提供降低的短通道效應、減少漏電以及較大的電流。換句話說，鰭式場效電晶體可比平面裝置更快、更小以及更有效率。
由於鰭式場效電晶體和其他非平面裝置固有的複 雜性，製造技術仍在發展以縮小尺寸、提高效率以及增加速度。
在一些實施例中，提供積體電路裝置的形成方法，此方法包含接收工件，工件包含：基底；及裝置鰭，延伸至基底上方，其中裝置鰭包含通道區；蝕刻與通道區相鄰的裝置鰭的一部份，其中蝕刻產生源極/汲極凹口並在源極/汲極凹口中形成介電阻障質；清潔工件，使得介電阻障質的最底部分保留在源極/汲極凹口的最底部分中；以及在源極/汲極凹口中形成源極/汲極部件，使得介電阻障質的最底部分設置於源極/汲極部件與裝置鰭的餘留部之間。
在一些其他實施例中，提供積體電路裝置的形成方法，此方法包含接收基底和形成於基底上的鰭，鰭包含通道區；蝕刻鰭以在通道區的第一側上定義第一源極/汲極凹口並在通道區之與第一側相反的第二側上定義第二源極/汲極凹口；在第一源極/汲極凹口的最底部分中形成第一絕緣阻障質，並在第二源極/汲極凹口的最底部分中形成第二絕緣阻障質；以及在第一源極/汲極凹口中磊晶成長第一源極/汲極部件於第一絕緣阻障質上，並在第二源極/汲極凹口中磊晶成長第二源極/汲極部件於第二絕緣阻障質上。
在另外一些實施例中，提供積體電路裝置，積體電路裝置包含基底；以及裝置鰭，設置於基底上，其中裝置鰭包含：通道區；源極/汲極部件，與通道區相鄰；及介電阻障質，設置於源極/汲極部件的最底部分與基底之間。
100、300、1100、1200‧‧‧工件
102‧‧‧基底
104‧‧‧裝置鰭
106‧‧‧隔離部件
108‧‧‧源極/汲極部件
110‧‧‧通道區
112‧‧‧閘極堆疊
114‧‧‧箭頭(潛在的漏電路徑)
116‧‧‧箭頭(載子流動路徑)
118‧‧‧介電阻障質
120‧‧‧表面
200‧‧‧方法
202、204、206、208、210、212、214、216、218‧‧‧方塊
302、304‧‧‧平面
402‧‧‧輪廓
404‧‧‧暫時性閘極電極
406‧‧‧覆蓋層
408‧‧‧閘極間隙壁
502‧‧‧光阻層
702‧‧‧源極/汲極凹口
704‧‧‧符號(深度)
708、1102、1202‧‧‧符號(厚度)
706‧‧‧虛線
902‧‧‧側壁
根據以下的詳細說明並配合所附圖式可以更加理解本發明實施例。應注意的是，根據本產業的標準慣例，圖示中的各種部件並未必按照比例繪製。事實上，可能任意的放大或縮小各種部件(feature)的尺寸，以做清楚的說明。
第1圖為依據本發明實施例的各種方面之工件的一部份的透視圖。
第2圖為依據本發明實施例的各種方面在工件上製造鰭式場效電晶體裝置的方法的流程圖。
第3圖為依據本發明實施例的各種方面之工件的一部份的透視圖。
第4-9圖為依據本發明實施例的各種方面之沿裝置鰭得出的工件的一部份的剖面示意圖。
第10圖為依據本發明實施例的各種方面之沿源極/汲極區得出的工件的一部份的剖面示意圖。
第11圖為依據本發明實施例的各種方面之沿裝置鰭得出的工件的一部份的剖面示意圖。
第12圖為依據本發明實施例的各種方面之沿裝置鰭得出的工件的一部份的剖面示意圖。
要瞭解的是以下的揭露內容提供許多不同的實施例或範例，以實現本發明實施例的不同部件。以下敘述各個構件及其排列方式的特定範例，以求簡化揭露內容的說明。當然，這些僅為範例並非用以限定本發明。例如，以下的揭露內容敘述了將一第一部件形成於一第二部件之上或上方，即表示 其包含了所形成的上述第一部件與上述第二部件是直接接觸的實施例，亦包含了尚可將附加的部件形成於上述第一部件與上述第二部件之間，而使上述第一部件與上述第二部件可能未直接接觸的實施例。此外，揭露內容中不同範例可能使用重複的參考符號及/或用字。這些重複符號或用字係為了簡化與清晰的目的，並非用以限定各個實施例及/或所述外觀結構之間的關係。
再者，以下的一部件形成於另一部件上、連接至另一部件及/或耦接至另一部件的情況可包含形成部件為直接接觸的實施例，也可包含形成額外部件插入這些部件之間的實施例，使得這些部件可能不直接接觸。此外，為了方便描述圖式中一部件與另一部件的關係，可使用空間相關用語，例如“下方”、“上方”、“水平”、“垂直”、“在...之上”、“上方”、“在...之下”、“下方”、“上”、“下”、“頂部”、“底部”等以及前述之衍生字(例如“水平地”、“垂直地”、“向上地”等)。空間相關用語旨在涵蓋包含部件的裝置的不同方位。
積體電路設計以及製造的進步已改善電路速度和效率。然而，儘管有新的結構和新的製造技術，電晶體和其他電路元件仍經歷損失和低效率。在許多情況中，因為新技術形成在較低電壓下運作的較小裝置，寄生效應(parasitic effect)(例如漏電、熱載子注入、穿隧、汲極引發能帶降低以及其他)對每一代的改善具有較大的影響。這些寄生效應可能浪費能量、產生多餘熱量、降低最大運作頻率及/或增加最小運作電壓。在極端的情況中，寄生效應可能導致早發的裝置故障。
一個範例為漏電流，不希望的載子流動(例如當裝置在關閉狀態中)包含源極至汲極的漏電、pn接面漏電、源極(或汲極)至基極的擊穿。因為一些類型的漏電隨著通道長度減少而增加，漏電流可能限制縮小裝置尺寸的嘗試。
為了解決漏電和其他寄生效應，本發明一些範例提供在電晶體的源極/汲極部件的底部處有著介電阻障質(dielectric barrier)(有時也被稱為絕緣阻障質)的電晶體(例如鰭式場效電晶體(FinFET))。介電阻障質使源極/汲極部件的最底部分電性絕緣，以防止漏電流在通道區周圍流動或流進基底的基極中。源極/汲極部件的側面可以沒有介電阻障質，以允許載子的流動通過通道區。與埋置的介電層相比，介電阻障質可彼此物理地隔開且可只形成於源極/汲極區中。
介電阻障質可減少多種類型的漏電流，並且許多範例提供改善的效率、降低的熱量及/或增加的切換頻率。在一些範例中，介電阻障質允許形成有著較小通道長度的電晶體，並進而改善裝置密度。然而，除非另外註明，否則沒有任何實施例被要求提供任何特定的優點。
第1圖為依據本發明實施例的各種方面之工件100的一部份的透視圖。第1圖的透視圖已經沿著鰭的縱向長度被分割。為了清楚起見並更好地顯示本發明實施例的概念，已簡化第1圖。額外的部件可加入工件100中，且對於工件100的其他實施例，可取代或消除以下描述的一些部件。
工件100包含基底102，基底102有著一個或多個裝置鰭104(有時也被簡稱為鰭)形成於其上，且裝置鰭104透過隔 離部件106隔開。裝置鰭104為任何凸起部件的代表，且雖然顯示的實施例包含鰭式場效電晶體裝置鰭104，但是其他實施例包含其他升高的主動和被動結構形成於基底102上。每個鰭式場效電晶體裝置鰭104可包含任何數量的鰭式場效電晶體，每個鰭式場效電晶體各包含透過通道區110隔開之一對相對的源極/汲極部件108。如第1圖所示，源極/汲極部件108和通道區110升高至它們形成於其上之基底102的平面之上以及隔離部件106之上。因此，形成於裝置鰭104上的電路裝置可被稱為“非平面”裝置。
通過鰭式場效電晶體的通道區100的載子的流動(用於n通道鰭式場效電晶體的電子及用於p通道鰭式場效電晶體的電洞)由施加至與通道區110相鄰且包覆通道區110的閘極堆疊112的電壓控制。以半透明顯示閘極堆疊112，以更好地顯示下方的通道區110。與可比較的平面裝置相比，升高的通道區110提供靠近閘極堆疊112的較大表面積。這增強了閘極堆疊112與通道區110之間的電磁場相互作用，其可降低與較小裝置相關的漏電以及短通道效應。因此，在許多實施例中，鰭式場效電晶體和其他非平面裝置在尺寸更小的情況下比平面裝置具有更好的效能。
儘管鰭式場效電晶體增強了對通道的控制，但是已確定漏電流仍從源極/汲極部件108流出。載子流動的一個路徑為通過第一源極/汲極部件108的底部、通過基底102下方的通道區並穿過第二源極/汲極部件108的底部。此潛在的漏電路徑如第1圖的箭頭114所示。因為閘極堆疊112沒有向下延伸至 漏電路徑，所以即使當裝置處於關閉狀態時，閘極堆疊112可能無法防止這種不希望的載子流動。載子流動的另一個路徑為從源極/汲極部件108的底部出來，並通過基底102的基極，如箭頭116所示。
為了減少通過源極/汲極部件108的底部的潛在漏電流，在一些範例中，工件100包含設置於每一源極/汲極部件108的底部與裝置鰭104的其餘部分之間的介電阻障質118，介電阻障質118抑制了載子的流動。為了顧及電晶體的正常功能，與通道區110相鄰之源極/汲極部件108的垂直表面(例如表面120)沒有介電阻障質118，使得源極/汲極部件108的垂直表面物理地接觸通道區110。這允許載子在閘極堆疊112的控制下流通過通道區110的部分，同時抑制載子流通過基底102、裝置鰭104及/或通道區110，其不在閘極堆疊112的控制下。
可以注意的是，介電阻障質118可彼此物理地隔開。在以下描述的一些範例中，這是因為介電阻障質118在形成源極/汲極部件108的期間產生。製程形成每一介電阻障質118於個別的源極/汲極部件108與在源極/汲極部件108正下方的裝置鰭104或基底102的部分之間的區域中。換句話說，在一些範例中，介電阻障質118不延伸至通道區110底下。
形成有著介電阻障質118的鰭式場效電晶體的例示性方法將參照第2-10圖描述。特別來說，第2圖為依據本發明實施例的各種方面在工件上製造鰭式場效電晶體裝置的方法200的流程圖。可以理解的是，可在方法200之前、方法200中以及方法200之後提供額外的步驟，且對於本方法的其他實 施例，可取代或消除所描述的一些步驟。第3圖為依據本發明實施例的各種方面之工件300的一部份的透視圖。第3圖為沿著裝置鰭104的縱向長度被分割。第4-9圖為依據本發明實施例的各種方面之沿裝置鰭(沿第3圖的平面302)得出的工件300的一部份的剖面示意圖。第10圖為依據本發明實施例的各種方面之沿源極/汲極區(沿第3圖的平面304)得出的工件的一部份的剖面示意圖。為了清楚起見並更好地顯示本發明實施例的概念，已簡化第3-10圖。除非另外註明，第3-10圖的元件可大致相似於第1圖的元件。
請先參照第2圖的方塊202和第3圖，接收工件300，工件300包含其上設置有裝置鰭104的基底102。在各種範例中，基底102包含元素(單一元素)半導體(例如在結晶結構中的矽或鍺)、化合物半導體(例如矽鍺、碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦)、非半導體材料(例如鹼石灰(soda-lime)玻璃、熔融矽石、熔凝石英及/或氟化鈣(CaF2))及/或前述之組合。
基底102在組成上可以是均勻的，或可包含各種層。這些層可具有相似或不同的組成。舉例來說，絕緣層上覆矽(silicon-on-insulator，SOI)基底102包含絕緣層，例如半導體氧化物、半導體氮化物、半導體氮氧化物、半導體碳化物及/或其他適用於電性隔離的絕緣材料。在其他範例中，基底102包含有著不同半導體晶格排列的層別，以誘發應變並進而調整裝置效能。
裝置鰭104設置於基底102上，且可透過蝕刻基底 102的一部份、透過沉積各種層於基底102上並蝕刻這些層及/或其他合適的技術形成。裝置鰭104可在組成上相似於基底102或與基底102不同。舉例來說，在一些實施例中，基底102可主要包含矽，而裝置鰭104主要包含鍺或SiGe化合物半導體的一層或多層。在一些實施例中，基底102包含SiGe化合物半導體，且裝置鰭104包含一層或多層，其包含有著矽與鍺不同比值的SiGe化合物半導體。
工件300可包含設置於裝置鰭104的通道區110上方的閘極堆疊112。閘極堆疊112設置於裝置鰭104的頂表面上，且可沿著裝置鰭104的側表面延伸。由於閘極堆疊112圍繞裝置鰭104，因此相較於傳統平面裝置，通道區110的更多部分接近閘極堆疊112。
第4圖更詳細地顯示閘極堆疊112。閘極堆疊112設置於裝置鰭104的通道區110的頂部上，並沿裝置鰭104的通道區110的垂直側壁延伸。在第4圖中，輪廓402代表閘極堆疊112沿在此剖面之外的裝置鰭104的側表面延伸的部分的相對位置。
完成的閘極堆疊112可包含設置於通道區110上的界面層、設置於界面層上的閘極介電質、設置於閘極介電質上的閘極電極及/或其他合適的元件。然而，在方法200中的此刻，閘極堆疊112可包含佔位(placeholder)元件。舉例來說，在閘極後製(gate-last)製程中，閘極堆疊112包含在一些製造過程期間用作佔位的暫時性閘極電極404(有時也被稱為佔位閘極電極或簡稱為閘極電極)。後續移除暫時性閘極電極404並以界 面層、閘極介電質、功能性閘極電極及/或其他閘極元件。當功能性閘極材料對一些製造(例如退火)過程敏感時，可使用閘極後製製程。因此在一些範例中，當接收工件300時，閘極堆疊112包含暫時性閘極電極404。暫時性閘極電極404可包含多晶矽、介電材料及/或其他合適的材料。相較之下，將取代暫時性閘極電極404的功能性閘極電極可包含鎢、鋁、銅、鈦、鉭、鉬、釕、氮化鉭、矽化鎳、矽化鈷、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金屬合金、其他合適的材料及/或前述之組合。
每一閘極堆疊112可包含設置於暫時性閘極電極404的頂表面上的覆蓋層406。覆蓋層406在製造過程(例如蝕刻)期間保護暫時性閘極電極404。在各種範例中，覆蓋層406包含介電材料(例如半導體氧化物、半導體氮化物、半導體氮氧化物、半導體碳化物、半導體氮碳氧化物等)及/或其他合適的材料。在一實施例中，覆蓋層406包含碳化矽。
閘極堆疊112也可包含設置於暫時性閘極電極404的側表面上的閘極間隙壁408或側壁間隙壁。相似於覆蓋層406，閘極間隙壁408可保護暫時性閘極電極404，並可用以將後續形成的源極/汲極部件偏移(offset)以及控制源極/汲極結構(接面)輪廓。在各種範例中，閘極間隙壁408包含介電材料(例如半導體氧化物、半導體氮化物、半導體氮氧化物、半導體碳化物、半導體氮碳氧化物等)及/或其他合適的材料，且在組成和蝕刻選擇性上不同於覆蓋層406。在一實施例中，每一閘極間隙壁408包含氮化矽及/或氧化矽的一層或多層。
為了形成源極/汲極部件108於通道區110的兩側上，可蝕刻裝置鰭104的一部份，且可在所得到的凹口中磊晶成長源極/汲極部件108。請參照第2圖的方塊204和第5圖，在工件300上沉積光阻層502。例示性的光阻層502包含當曝光時使此層發生性質變化的感光材料。此性質改變可在被稱為微影圖案化的製程中用來選擇性地移除光阻層暴光或未暴光的部分。
請參照第2圖的方塊206和第6圖，將光阻層圖案化以暴露出裝置鰭104的源極/汲極部分。在一這樣的實施例中，光微影系統將光阻層502(有時也被簡稱為光阻)以由遮罩決定的特定圖案暴露於輻射。通過或從遮罩反射的光照射光阻層502，進而將形成於遮罩上的圖案轉移至光阻層502。在其他實施例中，光阻層502透過使用直接寫入或無遮罩微影技術(例如雷射圖案化、電子束圖案化及/或離子束圖案化)曝光。當曝光之後，將光阻層502顯影以保留光阻的曝光部分，或在其他範例中，保留光阻的未曝光部分。例示性的圖案化製程包含光阻層502的軟烤、光罩對準、曝光、曝光後烘烤、將光阻層502顯影、清洗和乾燥(例如硬烤)。圖案化的光阻層502暴露出裝置鰭104將被蝕刻的部分。
請參照第2圖的方塊208和第7圖，在工件300上進行蝕刻製程，以形成源極/汲極凹口702。此蝕刻製程可包含任何合適的蝕刻技術，例如濕蝕刻、乾蝕刻、反應性離子蝕刻(Reactive Ion Etching，RIE)、灰化及/或其他蝕刻方法。在一些實施例中，蝕刻製程包含乾蝕刻，此乾蝕刻使用氧基蝕刻 劑、氟基蝕刻劑(例如CF4、SF6、CH2F2、CHF3及/或C2F6)、氯基蝕刻劑(例如Cl2、CHCl3、CCl4及/或BCl3)、溴基蝕刻劑(例如HBr及/或CHBr3)、碘基蝕刻劑、其他合適的蝕刻劑氣體或電漿及/或前述之組合。在一些實施例中，蝕刻製程包含濕蝕刻，此濕蝕刻使用稀釋氫氟酸(diluted hydrofluoric acid，DHF)、氫氧化鉀溶液、氨水、氫氟酸(hydrofluoric acid，HF)、硝酸(HNO3)、醋酸(CH3COOH)及/或其他合適的濕蝕刻劑。在一些範例中，選擇蝕刻劑以蝕刻裝置鰭104而不顯著地蝕刻周圍結構(例如閘極堆疊112的外部材料(例如覆蓋層406或閘極間隙壁408)或隔離部件106)。這可允許即使光阻層502沒有完美地對齊的情況下也能進行蝕刻。
此蝕刻製程可將裝置鰭104凹陷至任何合適的深度，此深度(如符號704所標示)測量從裝置鰭104的通道區110的頂表面至在源極/汲極凹口702中的裝置鰭104的表面上的最低點。在一些範例中，當源極/汲極凹口702(不包括以下更詳細討論的介電阻障質118)低於隔離部件106(以虛線706表示，因為隔離部件106可能在此剖面之外)的最頂表面，且因此低於閘極堆疊112的最底表面(也以虛線706表示)時，控制蝕刻製程以停止蝕刻。在一些範例中，當源極/汲極凹口702(不包括介電阻障質118)與隔離部件106的頂表面大致共平面時，控制蝕刻製程以停止蝕刻。在其他範例中，當源極/汲極凹口702(不包括介電阻障質118)在隔離部件106的頂表面之上時，控制蝕刻製程以停止蝕刻。
在一些這樣的範例中，其中裝置鰭104在隔離部件 106上方約45nm與約60nm之間延伸，可控制蝕刻製程蝕刻至從裝置鰭104的頂部來算的深度(以符號704標示)在約50nm與約65nm之間。因此，在各種實施例中，在源極/汲極凹口702中的裝置鰭104的表面上的最低點在隔離部件106的頂表面下方約5nm與約10nm之間，且因此在閘極堆疊112的底表面下方。在其他範例中，在源極/汲極凹口702中的裝置鰭104的表面上的最低點與隔離部件106的頂表面共平面。在另一些範例中，在源極/汲極凹口702中的裝置鰭104的表面上的最低點在隔離部件106的頂表面上方約5nm與約10nm之間。
如第7圖所示，蝕刻製程可形成介電阻障質118於源極/汲極凹口702中。介電阻障質118可包含當蝕刻劑和環境化學物與裝置鰭104的半導體反應時產生的原生氧化物及/或其他介電材料(例如半導體氧化物、半導體氫氧化物、半導體氮化物、半導體氮氧化物、半導體碳化物、半導體氮碳氧化物等)。舉例來說，介電阻障質118包含來自蝕刻劑的碳、氫或氧、來自環境氣體的氮及/或來自光阻的餘留物的碳、氫、氧或氮。在一些範例中，介電阻障質118主要包含半導體氧化物，例如氧化矽、矽碳氧化物、氧化鍺、鍺碳氧化物、SiGe氧化物、SiGe碳氧化物及/或前述之組合。在各種範例中，介電阻障質118為有著約0與約1之間原子百分比的一種或多種半導體(例如Si及/或Ge)、約30與約40之間原子百分比的碳、約10與約20之間原子百分比的氧以及約20與約30之間原子百分比的氫的材料。因此，在一些這樣的範例中，介電阻障質118的材料沒有任何半導體。
透過使用藉由蝕刻裝置鰭104形成的材料作為介電阻障質118，一些範例省下在後續製程中沉積阻障質的步驟。每一製造過程(例如沉積、退火等)可對熱預算(thermal budget)(可將工件加熱多少而沒有損壞的極限)作出貢獻，且消除沉積步驟可為其他製程在預算中保留更多的額度。再者，透過藉由蝕刻裝置鰭104來形成介電阻障質118，介電阻障質118的半導體組成(例如半導體種類及/或半導體的比率)可大致相似於裝置鰭104。
請參照第2圖的方塊210和第8圖，在光阻剝離製程中移除留在工件300上的光阻層502的任何部分。此剝離製程可使用濕蝕刻、乾蝕刻、反應性離子蝕刻及/或灰化來移除光阻層502。光阻的剝離以及方塊208與方塊210之間的工件300的運送可進一步有助於在源極/汲極凹口702中形成介電阻障質118。
由於介電阻障質118可能抑制載子流過源極/汲極部件108與通道區110之間的界面，因此可透過清潔製程或其他合適的技術從通道區110界面移除一些介電阻障質118。此清潔製程可包含任何合適數量的步驟，其中一些步驟可透過從源極/汲極凹口702的側邊移除介電阻障質118的一部份來將介電阻障質118塑形，且其中一些步驟可使介電阻障質118大致不變。
在後方的一個範例中，請參照第2圖的方塊212，可在第一清潔製程中清洗源極/汲極凹口702和工件300留下的部分。相較於蝕刻製程，第一清潔製程可被配置來移除鬆散接合的膜、顆粒物質和殘餘物。第一清潔製程可使用任何合適的 濕清潔或乾清潔製程，且在一些範例中，第一清潔製程包含濕清潔，其中將去離子水(de-ionized water，DI)、SC1(去離子水、NH4OH及/或H2O2)、SC2(去離子水、HCl及/或H2O2)、臭氧化的去離子水(DIWO3)、SPM(H2SO4及/或H2O2)、SOM(H2SO4及/或O3)、SPOM、稀釋氫氟酸(DHF)、HF、HF/乙二醇(ethylene glycol，EG)、HF/HNO3、NH4OH、四甲基氫氧化銨(tetramethylammonium hydroxide，TMAH)等施加至包含在源極/汲極凹口702中的工件300。工件300及/或濕清潔溶液可透過使用超聲波能量或任何其他技術來攪動，以促進清潔製程。同樣地，可施加熱量來促進清潔。
在一些實施例中，第一清潔製程被配置為在移除其他膜、顆粒物質及/或殘餘物的同時，保留至少一些介電阻障質118。在濕清潔使用HF基的溶液的一範例中，HF在溶液中被稀釋到不超過500：1(DI：HF)，因為已確定更高濃度的HF會移除介電阻障質118。在其他範例中，減少攪動和加熱以避免移除介電阻障質118。可具體選擇這些製程條件(例如清潔溶液的具體濃度、是否攪動以及多少攪動量、是否加熱以及多少熱量等)以降低清潔速率，並使清潔製程較不對時間敏感。在一些範例中，這被用來保留在源極/汲極凹口702中的介電阻障質118。在一這樣的範例中，使用稀釋的HF進行濕清潔約10秒以清潔工件300，同時保留介電阻障質118。
請參照第2圖的方塊214和第8圖，可在第二清潔製程中清洗源極/汲極凹口702和工件300留下的部分。與第一清潔製程相同，第二清潔製程可包含濕清潔或乾清潔製程，且在 一些範例中，第二清潔製程包含乾蝕刻，其中將O2、臭氧、H2、NF3、惰性氣體及/或其他合適的清潔化學物在氣體或電漿相中施加。在此一範例中，第二清潔製程包含電漿清潔製程，其中使用施加至工件300的NF3和NH3來形成NH4F和NF4FHF。電漿清潔製程之後是烘烤製程。在電漿製程期間，NH4F可與工件300上的原生半導體氧化物(例如SiO2)反應，以形成在烘烤製程中轉變為氣體形式並與工件300分離的化合物。第二清潔製程可重複任何數量循環的電漿清潔和烘烤，且在此一實施例中，第二清潔製程包含三個循環的電漿清潔和烘烤。
與第一清潔製程相比，在一些實施例中，第二清潔製程被配置來從源極/汲極凹口702的側壁移除介電阻障質118的第一部份，同時保留在源極/汲極凹口702的底部的介電阻障質118最底部部分。因此，當形成對應的源極/汲極部件時，留下的介電阻障質118將使源極/汲極部件與裝置鰭104及/或基底102留下的部分絕緣。方塊212的第一清潔製程和方塊214的第二清潔製程可使介電阻障質118變薄，且在清潔製程完成之後，留下的介電阻障質118可具有任何合適的厚度。在各種範例中，最終的介電阻障質118在其最厚點(例如由符號708所標示的厚度)處具有厚度在約5nm與約10nm之間。
請參照第2圖的方塊216和第9圖，在工件300上進行磊晶製程，以在源極/汲極凹口702中成長源極/汲極部件108。磊晶製程可包含化學氣相沉積(chemical vapor deposition，CVD)的沉積技術(例如氣相磊晶(vapor-phase epitaxy，VPE)及/或超高真空化學氣相沉積(ultra-high vacuum CVD，UHV-CVD))、分子束磊晶及/或其他合適的製程以施加氣體及/或液體前驅物，以在源極/汲極部件108中沉積結晶形式的半導體。源極/汲極部件108的半導體可相同於裝置鰭104及/或圍繞的基底102的半導體，或可在組成或結構上不同於裝置鰭104及/或圍繞的基底102。舉例來說，源極/汲極部件108可包含與裝置鰭104不同之矽與鍺的比例，以在通道區110上施加應變，進而調整通道區110中的載子移動性。
源極/汲極部件108可摻雜p型摻雜物(例如硼或BF2)、n型摻雜物(例如磷或砷)及/或包含前述之組合的其他合適的摻雜物。在各種範例中，含SiGe的源極/汲極部件108摻雜硼至濃度在約4x1020atoms/cm3與約9x1020atoms/cm3之間。在其他範例中，含Si的源極/汲極部件108植入磷至濃度在約3x1021atoms/cm3與約7x1021atoms/cm3之間。可在磊晶製程及/或後續的佈植製程(例如接面佈植製程)期間引入摻雜物。可在工件300上進行退火製程以活化摻雜物，例如快速熱退火(Rapid Thermal Annealing，RTA)及/或雷射退火。
如第9圖所示，源極/汲極部件108的底部透過介電阻障質118與基底102以及裝置鰭104的餘留部隔開。介電阻障質118可防止載子的流動通過底部以及通過裝置鰭104及/或基底102不在閘極堆疊112的控制下的部分。如此一來，介電阻障質118可降低漏電流並進而改善裝置效率。介電阻障質118可具有曲線(彎曲)底表面，其中介電阻障質118的最低點在隔離部件106的頂部下方延伸任何距離，且因此在閘極堆疊112的最底表面下方延伸任何距離。在各種範例中，介電阻障質118在隔離 部件106的頂部下方延伸約5nm與約10nm之間。在這些範例中，介電阻障質118的厚度可使得介電阻障質118的頂表面延伸至隔離部件106的頂部和閘極堆疊112的最底表面上方。
更加可以注意的是，源極/汲極部件108的其餘部分(例如沿垂直側壁902)沒有介電阻障質118並直接物理地接觸裝置鰭104的通道區110。如此一來，當閘極堆疊112將裝置設於導通狀態時，載子自由地從源極流通過通道區110至汲極。
通過源極/汲極部件108的對應剖面顯示於第10圖。如圖所示，源極/汲極部件108的最底表面透過介電阻障質118與裝置鰭104和基底102留下的部分隔開。對於每個源極/汲極部件108和對應的裝置鰭104，對應的介電阻障質118從源極/汲極部件108和裝置鰭104的一側上的隔離部件106延伸至源極/汲極部件108和裝置鰭104的另一側上的隔離部件106。因此，在介電阻障質118與隔離部件106之間，沒有從源極/汲極部件108到裝置鰭104和基底102留下的部分的垂直載子路徑。
請參照第2圖的方塊218，提供工件以用於進一步製造。這可包含以功能性元件取代閘極堆疊112的佔位元件(例如暫時性閘極電極404、覆蓋層406等)、形成與鰭式場效電晶體電性耦接的互連結構以及其他合適的製造過程。
如上所解釋，在不同的範例中，源極/汲極凹口702、介電阻障質118、隔離部件106和閘極堆疊112的對準方式可不同。在參照第11圖描述的一些範例中，蝕刻導致源極/汲極凹口702的底部與隔離部件的頂部大致共平面。在這方面，第11圖為依據本發明實施例的各種方面之沿裝置鰭得出的工 件1100的一部份的剖面示意圖。工件1100包含與上述大致相似的基底102、裝置鰭104、通道區110、閘極堆疊112(例如暫時性閘極電極404、覆蓋層406、閘極間隙壁408等)以及源極/汲極部件108。
方塊208的蝕刻可移除裝置鰭104的任何合適量以形成源極/汲極部件108，且在一些範例中，控制蝕刻以蝕刻至一深度，使得介電阻障質118的底部與隔離部件106(以虛線706標示)的頂部大致共平面，且因此與閘極堆疊112的最底表面大致共平面(也以虛線706標示)。
更加可以注意的是，介電阻障質118的頂表面可具有任何合適的形狀。與第9圖中介電阻障質118的頂表面為曲線和凹面的範例相比，在第11圖的範例中，介電阻障質118的頂表面為大致平面的。在各種範例中，頂表面和底表面使得介電阻障質118在其最厚點(例如由符號1102所標示的厚度)具有厚度在約5nm與約10nm之間。
在參照第12圖描述的一些範例中，蝕刻導致源極/汲極凹口702的底部在隔離部件的頂部上方。在這方面，第12圖為依據本發明實施例的各種方面之沿裝置鰭得出的工件1200的一部份的剖面示意圖。工件1200包含與上述大致相似的基底102、裝置鰭104、通道區110、閘極堆疊112(例如暫時性閘極電極404、覆蓋層406、閘極間隙壁408等)以及源極/汲極部件108。
方塊208的蝕刻可移除裝置鰭104的任何合適量以形成源極/汲極部件108，且在一些範例中，控制蝕刻以蝕刻至 一深度，使得介電阻障質118的底部在隔離部件106(以虛線706標示)的頂部上方，且因此在閘極堆疊112(也以虛線706標示)的最底表面上方。介電阻障質118的底部可在由隔離部件106的頂部和閘極堆疊112的最底表面定義的平面上方的任何距離，且在各種範例中，介電阻障質118的底部在此平面上方約5nm與約10nm之間。
介電阻障質118的頂表面可具有任何合適的形狀。與第9圖中介電阻障質118的頂表面為曲線和凹面的範例和第11圖中介電阻障質118的頂表面為大致平面相比，在第12圖的範例中，介電阻障質118的頂表面為曲線和凸面。在各種範例中，頂表面和底表面使得介電阻障質118在其最厚點(例如由符號1202所標示的厚度)具有厚度在約5nm與約10nm之間。
因此，本發明實施例提供有著源極/汲極阻障質的鰭式場效電晶體裝置的範例以及這種裝置的形成方法。在一些範例中，一種方法包含接收工件，此工件包含基底以及裝置鰭延伸至基底上方，裝置鰭包含通道區。蝕刻與通道區相鄰的裝置鰭的一部份，且蝕刻產生源極/汲極凹口並在源極/汲極凹口中形成介電阻障質。清潔工件，使得介電阻障質的最底部分保留在源極/汲極凹口的最底部分中；以及在源極/汲極凹口中形成源極/汲極部件，使得介電阻障質的最底部分設置於源極/汲極部件與裝置鰭的餘留部之間。在一些這樣的範例中，清潔工件的步驟包含乾清潔製程，乾清潔製程被配置來移除沿源極/汲極凹口的側表面設置的介電阻障質的側邊部分，並保留介電阻障質的最底部分。在一些這樣的範例中，清潔工件的步驟更 包含濕清潔製程，濕清潔製程被配置為使得在濕清潔製程之後，保留介電阻障質。在一些這樣的範例中，乾清潔製程移除介電阻障質的側邊部分，使得源極/汲極部件的側表面沒有介電阻障質並物理接觸通道區。在一些這樣的範例中，接收的工件更包含閘極堆疊設置於通道區上並在通道區周圍，且蝕刻裝置鰭的部份的步驟進行至一深度，使得介電阻障質的最底表面延伸至閘極堆疊的最底表面下方一深度。在一些這樣的範例中，介電阻障質的最頂表面設置於閘極堆疊的最底表面上方。在一些這樣的範例中，接收的工件更包含閘極堆疊設置於通道區上並在通道區周圍，且蝕刻裝置鰭的部份的步驟進行至一深度，使得介電阻障質的最底表面延伸至與閘極堆疊的最底表面大致共平面的一深度。在一些這樣的範例中，接收的工件更包含閘極堆疊設置於通道區上並在通道區周圍，且蝕刻裝置鰭的部份的步驟進行至一深度，使得介電阻障質的最底表面延伸至閘極堆疊的最底表面上方一深度。在一些這樣的範例中，接收的工件更包含隔離部件沿裝置鰭設置，且蝕刻裝置鰭的部份的步驟進行至一深度，使得介電阻障質延伸至隔離部件的最頂表面下方。在一些這樣的範例中，裝置鰭設置於第一隔離部件與第二隔離部件之間並延伸至第一隔離部件和第二隔離部件上方，且介電阻障質從第一隔離部件延伸至第二隔離部件。
在其他範例中，一方法包含接收基底和形成於基底上的鰭，鰭包含通道區。蝕刻鰭以在通道區的第一側上定義第一源極/汲極凹口並在通道區之與第一側相反的第二側上定義第二源極/汲極凹口。在第一源極/汲極凹口的最底部分中形 成第一介電阻障質並在第二源極/汲極凹口的最底部分中形成第二介電阻障質。在第一源極/汲極凹口中磊晶成長第一源極/汲極部件於第一介電阻障質上，並在第二源極/汲極凹口中磊晶成長第二源極/汲極部件於第二介電阻障質上。在一些這樣的範例中，第一介電阻障質和第二介電阻障質透過通道區物理地隔開。在一些這樣的範例中，第一介電阻障質和第二介電阻障質不延伸至通道區底下。在一些這樣的範例中，第一介電阻障質和第二介電阻障質透過蝕刻鰭以定義第一源極/汲極凹口和第二源極/汲極凹口來形成。在一些這樣的範例中，在蝕刻鰭的步驟之後以及在磊晶成長第一源極/汲極部件和第二源極/汲極部件的步驟之前清潔第一源極/汲極凹口和第二源極/汲極凹口，此清潔步驟被配置為將第一介電阻障質保留在第一源極/汲極凹口的最底部分中，並將第二介電阻障質保留在第二源極/汲極凹口的最底部分中。在一些這樣的範例中，清潔步驟被配置為移除沿第一源極/汲極凹口的側表面的第一介電阻障質的第一部份，並保留沿第一源極/汲極凹口的最底表面的第一介電阻障質的第二部分。
在其他範例中，一裝置包含基底以及裝置鰭設置於基底上，裝置鰭包含通道區、源極/汲極部件相鄰於通道區以及介電阻障質設置於源極/汲極部件的最底部分與基底之間。在一些這樣的範例中，此裝置更包含閘極堆疊設置包覆裝置鰭的通道區，使得閘極堆疊的最底表面設置於裝置鰭的最頂表面下方，且介電阻障質延伸至閘極堆疊的最底表面下方。在一些這樣的範例中，源極/汲極部件的側表面沒有介電阻障質 並物理接觸通道區。在一些這樣的範例中，介電阻障質不延伸至通道區底下。
在其他範例中，一裝置包含基底以及鰭設置於基底上，鰭包含第一源極/汲極部件、第一介電阻障質設置於第一源極/汲極部件的底部部分與基底之間、第二源極/汲極部件、第二介電阻障質設置於第二源極/汲極部件的底部部分與基底之間以及通道區設置於第一源極/汲極部件與第二源極/汲極部件之間。在一些這樣的範例中，第一源極/汲極部件的側表面沒有第一介電阻障質並物理接觸通道區。在一些這樣的範例中，第一介電阻障質和第二介電阻障質不延伸至通道區底下。在一些這樣的範例中，第一介電阻障質與第二介電阻障質物理地隔開。在一些這樣的範例中，此裝置更包含閘極堆疊設置於通道區上，使得閘極堆疊延伸至鰭的頂表面下方。第一介電阻障質和第二介電阻障質的每一者延伸至閘極堆疊下方。在一些這樣的範例中，此裝置更包含隔離部件。鰭延伸至隔離部件上方，且第一介電阻障質和第二介電阻障質的每一者延伸至隔離部件的頂表面下方。在一些這樣的範例中，此裝置更包含隔離部件。鰭延伸至隔離部件上方，且第一介電阻障質和第二介電阻障質的每一者具有底表面與隔離部件的頂表面大致共平面。在一些這樣的範例中，鰭包含第一半導體組成，第一介電阻障質包含第一半導體組成，且第一源極/汲極部件包含與第一半導體組成不同的第二半導體組成。在一些這樣的範例中，此裝置更包含：第一隔離部件設置於鰭的第一側以及第二隔離部件設置於鰭的第二側上。鰭延伸至第一隔離部件和第二 隔離部件上方，且第一介電阻障質從第一隔離部件延伸至第二隔離部件。
在其他範例中，一裝置包含基底以及裝置鰭延伸於基底上方，裝置鰭包含通道區、源極/汲極部件相鄰於通道區以及介電阻障質設置於源極/汲極部件下方。介電阻障質具有其曲線底表面至少部分地低於通道區。在一些這樣的範例中，源極/汲極部件物理接觸介電阻障質，且介電阻障質物理接觸介電阻障質下方的裝置鰭。
在其他範例中，一方法包含接收工件，此工件包含基底以及鰭設置於基底上。鰭包含通道區以及閘極堆疊設置於通道區上並在通道區周圍。將與通道區相鄰的鰭的一部份凹陷。此凹陷步驟產生源極/汲極凹口並在源極/汲極凹口中形成介電阻障質，介電阻障質具有曲線底表面，其延伸至低於閘極堆疊。清潔工件，使得包含曲線底表面之介電阻障質的最底部分保留在源極/汲極凹口中。在源極/汲極凹口中形成源極/汲極部件，使得介電阻障質的最底部分設置於源極/汲極部件與基底之間。在一些這樣的範例中，清潔工件的步驟包含乾清潔製程，乾清潔製程被配置為移除沿源極/汲極凹口的側表面設置的介電阻障質的第一部分，並保留介電阻障質的最底部分。
前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以從各個方面更加了解本發明實施例。本技術領域中具有通常知識者應可理解，且可輕易地以本發明實施例為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本 技術領域中具有通常知識者也應了解這些相等的結構並未背離本發明的發明精神與範圍。在不背離本發明的發明精神與範圍之前提下，可對本發明實施例進行各種改變、置換或修改。

Claims (13)

  1. 一種積體電路裝置的形成方法，包括：接收一工件，該工件包含：一基底；一裝置鰭，延伸至該基底上方，其中該裝置鰭包含一通道區；蝕刻與該通道區相鄰的該裝置鰭的一部份，其中該蝕刻產生一源極/汲極凹口並在該源極/汲極凹口中形成一介電阻障質；清潔該工件，使得該介電阻障質的一最底部分保留在該源極/汲極凹口的一最底部分中；以及在該源極/汲極凹口中形成一源極/汲極部件，使得該介電阻障質的該最底部分設置於該源極/汲極部件與該裝置鰭的餘留部之間。
  2. 如申請專利範圍第1項所述之積體電路裝置的形成方法，其中清潔該工件的步驟包含一乾清潔製程，該乾清潔製程被配置來移除沿該源極/汲極凹口的側表面設置的該介電阻障質的一側邊部分，並保留該介電阻障質的該最底部分。
  3. 如申請專利範圍第2項所述之積體電路裝置的形成方法，其中清潔該工件的步驟更包含一濕清潔製程，該濕清潔製程被配置為使得在該濕清潔製程之後，保留該介電阻障質。
  4. 如申請專利範圍第2項所述之積體電路裝置的形成方法，其中該乾清潔製程移除該介電阻障質的該側邊部分，使得該源極/汲極部件的側表面沒有該介電阻障質並物理接觸該通道區。
  5. 如申請專利範圍第1至4項中任一項所述之積體電路裝置的形成方法，其中接收的該工件更包含一閘極堆疊設置於該通道區上並在該通道區周圍；以及蝕刻該裝置鰭的該部份的步驟進行至一深度，使得該介電阻障質的最底表面延伸至該閘極堆疊的最底表面下方的一深度或延伸至該閘極堆疊的最底表面上方的一深度，或使得該介電阻障質的最底表面延伸至與該閘極堆疊的最底表面大致共平面的一深度。
  6. 如申請專利範圍第5項所述之積體電路裝置的形成方法，其中該介電阻障質的最頂表面設置於該閘極堆疊的最底表面上方。
  7. 如申請專利範圍第1至4項中任一項所述之積體電路裝置的形成方法，其中：接收的該工件更包含一隔離部件設置在該裝置鰭的側面；以及蝕刻該裝置鰭的該部份的步驟進行至一深度，使得該介電阻障質延伸至該隔離部件的最頂表面下方。
  8. 如申請專利範圍第1至4項中任一項所述之積體電路裝置的形成方法，其中：該裝置鰭設置於一第一隔離部件與一第二隔離部件之間並延伸至高於該第一隔離部件和該第二隔離部件；以及該介電阻障質從該第一隔離部件延伸至該第二隔離部件。
  9. 一種積體電路裝置的形成方法，包括：接收一基底和形成於該基底上的一鰭，該鰭包含一通道區；蝕刻該鰭以在該通道區的一第一側定義一第一源極/汲極凹口並在該通道區之與該第一側相反的一第二側定義一第二源極/汲極凹口；透過該蝕刻在該第一源極/汲極凹口的一最底部分中形成一第一絕緣阻障質並在該第二源極/汲極凹口的一最底部分中形成一第二絕緣阻障質；以及在該第一源極/汲極凹口中磊晶成長一第一源極/汲極部件於該第一絕緣阻障質上，並在該第二源極/汲極凹口中磊晶成長一第二源極/汲極部件於該第二絕緣阻障質上。
  10. 如申請專利範圍第9項所述之積體電路裝置的形成方法，其中該第一絕緣阻障質和該第二絕緣阻障質透過該通道區物理地隔開。
  11. 如申請專利範圍第9或10項所述之積體電路裝置的形成方法，其中該第一絕緣阻障質和該第二絕緣阻障質不延伸至該通道區底下。
  12. 一種積體電路裝置，包括：一基底；以及一裝置鰭，設置於該基底上，其中該裝置鰭包含：一通道區；一源極/汲極部件，與該通道區相鄰；以及一介電阻障質，設置於該源極/汲極部件的一最底部分與該基底之間，且該介電阻障質接觸該通道區的一側壁與該源極/汲極部件接觸該通道區的一側壁對齊。
  13. 如申請專利範圍第12項所述之積體電路裝置，更包括一閘極堆疊設置為包覆該裝置鰭的該通道區，使得該閘極堆疊的最底表面設置為低於該裝置鰭的最頂表面，其中該介電阻障質延伸至低於該閘極堆疊的最底表面。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10510875B2 (en) * 2017-07-31 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Source and drain structure with reduced contact resistance and enhanced mobility
US10217815B1 (en) 2017-10-30 2019-02-26 Taiwan Semiconductor Manufacturing Co., Ltd Integrated circuit device with source/drain barrier
US11037924B2 (en) * 2017-11-21 2021-06-15 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming source/drain contacts
US11854688B2 (en) 2020-02-19 2023-12-26 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
KR102576497B1 (ko) * 2020-05-29 2023-09-07 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 가변 수의 채널 층을 가진 반도체 디바이스 및 그 제조 방법
CN111952181B (zh) * 2020-08-21 2024-05-24 中国科学院上海微系统与信息技术研究所 具有隔离层的鳍式场效应晶体管及其制备方法
US20220336640A1 (en) * 2021-04-14 2022-10-20 Taiwan Semiconductor Manufacturing Co., Ltd. Undoped Region Under Source/Drain And Method Forming Same

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201637207A (zh) * 2015-04-07 2016-10-16 台灣積體電路製造股份有限公司 半導體裝置及其製造方法

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100744071B1 (ko) * 2006-03-31 2007-07-30 주식회사 하이닉스반도체 벌브형 리세스 게이트를 갖는 반도체 소자의 제조방법
US7880210B2 (en) * 2008-05-23 2011-02-01 Qimonda Ag Integrated circuit including an insulating structure below a source/drain region and method
US8816444B2 (en) 2011-04-29 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. System and methods for converting planar design to FinFET design
US20130020640A1 (en) * 2011-07-18 2013-01-24 Chen John Y Semiconductor device structure insulated from a bulk silicon substrate and method of forming the same
US20130200444A1 (en) * 2012-02-07 2013-08-08 Wei Wang Schottky barrier field effect transistor with carbon-containing insulation layer and method for fabricating the same
CN102569418B (zh) * 2012-02-07 2014-04-23 清华大学 具有含碳绝缘层的肖特基势垒晶体管及其制备方法
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US8785285B2 (en) 2012-03-08 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US8860148B2 (en) 2012-04-11 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET integrated with capacitor
US8823065B2 (en) 2012-11-08 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US9105490B2 (en) 2012-09-27 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8772109B2 (en) 2012-10-24 2014-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for forming semiconductor contacts
US9236300B2 (en) 2012-11-30 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs in SRAM cells and the method of forming the same
US9093514B2 (en) * 2013-03-06 2015-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Strained and uniform doping technique for FINFETs
US9142673B2 (en) * 2013-07-31 2015-09-22 Globalfoundries Inc. Devices and methods of forming bulk FinFETS with lateral seg for source and drain on dielectrics
KR102105363B1 (ko) * 2013-11-21 2020-04-28 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US10263108B2 (en) * 2014-08-22 2019-04-16 Taiwan Semiconductor Manufacturing Company, Ltd. Metal-insensitive epitaxy formation
US9484461B2 (en) * 2014-09-29 2016-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit structure with substrate isolation and un-doped channel
CN105655283A (zh) * 2014-11-13 2016-06-08 北京北方微电子基地设备工艺研究中心有限责任公司 高深宽比的浅沟槽隔离刻蚀方法
US9653462B2 (en) * 2014-12-26 2017-05-16 Samsung Electronics Co., Ltd. Semiconductor device and method for fabricating the same
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US20170271512A1 (en) * 2016-03-21 2017-09-21 International Business Machines Corporation Liner-less contact metallization
US9837538B2 (en) 2016-03-25 2017-12-05 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
JP6490156B2 (ja) 2017-07-06 2019-03-27 ファナック株式会社 鉄心およびコイルを備えたリアクトル
US10217815B1 (en) 2017-10-30 2019-02-26 Taiwan Semiconductor Manufacturing Co., Ltd Integrated circuit device with source/drain barrier

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201637207A (zh) * 2015-04-07 2016-10-16 台灣積體電路製造股份有限公司 半導體裝置及其製造方法

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Publication number Publication date
CN109727917A (zh) 2019-05-07
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KR102127793B1 (ko) 2020-07-01
KR20190049329A (ko) 2019-05-09
TW201917896A (zh) 2019-05-01
US10217815B1 (en) 2019-02-26
US20240178271A1 (en) 2024-05-30
US10756171B2 (en) 2020-08-25
US11894421B2 (en) 2024-02-06
US20210376077A1 (en) 2021-12-02
US20190131392A1 (en) 2019-05-02
US20200388677A1 (en) 2020-12-10
US11088245B2 (en) 2021-08-10

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