KR102127793B1 - 소스/드레인 배리어를 갖는 집적 회로 디바이스 - Google Patents

소스/드레인 배리어를 갖는 집적 회로 디바이스 Download PDF

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Abstract

집적 회로 디바이스의 다양한 예시들 및 디바이스를 형성하기 위한 방법이 본원에서 개시된다. 예시에서, 방법은 기판, 및 기판 위로 연장되는 디바이스 핀을 포함하는 워크피스를 수용하는 단계를 포함한다. 디바이스 핀은 채널 영역을 포함한다. 채널 영역에 인접해 있는 디바이스 핀의 일부분이 에칭되며, 에칭은 소스/드레인 리세스를 생성하고 소스/드레인 리세스 내에 유전체 배리어를 형성한다. 유전체 배리어의 최하부 부분이 소스/드레인 리세스의 최하부 부분 내에 남아있도록 워크피스가 세정된다. 소스/드레인 피처와 디바이스 핀의 나머지 사이에 유전체 배리어의 최하부 부분이 배치되도록 소스/드레인 리세스 내에 소스/드레인 피처가 형성된다.

Description

소스/드레인 배리어를 갖는 집적 회로 디바이스{INTEGRATED CIRCUIT DEVICE WITH SOURCE/DRAIN BARRIER}
본 발명은 소스/드레인 배리어를 갖는 집적 회로 디바이스에 관한 것이다.
반도체 산업은 보다 높은 디바이스 밀도, 보다 높은 성능, 및 보다 낮은 비용을 추구하기 위해 나노미터 기술 프로세스 노드들로 진보해왔다. 디바이스들을 단지 축소시키는 것을 넘어, 회로 설계자들은 보다 우수한 성능을 제공하기 위한 신규한 구조물들을 찾고 있다. 연구의 한 갈래는 핀형 전계 효과 트랜지스터(Fin-like Field Effect Transistor; FinFET)와 같은 3차원 설계들의 개발이다. FinFET은 기판의 외측으로 게이트 내로 돌출되는 일반적인 평면형(planar) 디바이스로서 구상될 수 있다. 예시적인 FinFET은 기판으로부터 상향으로 연장되는 얇은 "핀"(또는 핀형 구조물)으로 제조된다. 이 수직 핀 내에 FET의 채널 영역이 형성되고, 핀의 채널 영역 위에 (예를 들어, 핀의 채널 영역 주위를 감싸는) 게이트가 제공된다. 게이트가 핀 주위를 감싸는 것은 채널 영역과 게이트 사이의 접촉 면적을 증가시키고 게이트가 다수의 측부들로부터 채널을 제어하도록 한다. 이는 많은 방식으로 활용될 수 있으며, 몇몇 응용예들에서 FinFET들은 감소된 짧은 채널 효과, 감소된 누설, 및 보다 높은 전류 흐름을 제공한다. 환언하면, FinFET들은 평면형 디바이스들보다 빠르고, 작고, 효율적일 수 있다.
FinFET들 및 다른 비평면형 디바이스들에서의 고유한 복잡성 때문에, 사이즈를 감소시키고, 효율성을 향상시키며, 속도를 증가시키기 위해 제조 기술들이 여전히 개발되고 있다.
본 개시는 첨부 도면들과 함께 읽혀질 때 다음의 상세한 설명으로부터 최상으로 이해된다. 본 산업계에서의 표준적인 실시에 따라, 다양한 피처(feature)들이 축척대로 도시되지 않았으며 단지 예시 목적들을 위해서만 사용된다는 점이 강조된다. 실제로, 다양한 피처들의 치수(dimension)들은 논의의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 본 개시의 다양한 양태들에 따른 워크피스의 일부분의 사시도이다.
도 2는 본 개시의 다양한 양태들에 따른 워크피스 상에 FinFET 디바이스를 제조하기 위한 방법의 흐름도이다.
도 3은 본 개시의 다양한 양태들에 따른 워크피스의 일부분의 사시도이다.
도 4 내지 도 9는 본 개시의 다양한 양태들에 따른 디바이스 핀을 따라 취해진 워크피스의 일부분의 단면도들이다.
도 10은 본 개시의 다양한 양태들에 따른 소스/드레인 영역을 따라 취해진 워크피스의 일부분의 단면도이다.
도 11은 본 개시의 다양한 양태들에 따른 디바이스 핀을 따라 취해진 워크피스의 일부분의 단면도이다.
도 12는 본 개시의 다양한 양태들에 따른 디바이스 핀을 따라 취해진 워크피스의 일부분의 단면도이다.
이어지는 개시는 본 개시의 상이한 피처들을 구현하기 위한 많은 상이한 실시예들 또는 예시들을 제공한다. 본 개시를 단순화하기 위해 컴포넌트 및 배열의 특정 예시들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 제한적으로 의도되는 것은 아니다. 예를 들어, 이어지는 설명에서 제 2 피처 위의 또는 제 2 피처 상의 제 1 피처의 형성은 제 1 피처 및 제 2 피처가 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제 1 피처 및 제 2 피처가 직접적으로 접촉하지 않을 수 있도록 추가적인 피처가 제 1 피처와 제 2 피처 사이에 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시는 다양한 예시에서 참조 부호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순화 및 명료화의 목적을 위한 것이며, 그 자체가 언급되는 범위를 넘어 다양한 실시예들 및/또는 구성들 사이의 관계에 영향을 주는 것은 아니다.
또한, 이어지는 본 개시에서 다른 피처 상의, 다른 피처에 연결되는, 그리고/또는 다른 피처에 커플링되는 한 피처의 형성은 피처들이 직접 접촉하여 형성되는 실시예들을 포함할 수 있으며, 또한 피처들이 직접 접촉하지 않을 수 있도록 추가적인 피처들이 피처들에 개재되어 형성될 수 있는 실시예들을 포함할 수 있다. 또한, 공간 상대적 용어들, 예를 들어 “저부”, “상부”, “수평”, “수직”, “상방”, “위”, “아래”, “하방”, “상향”, “하향”, “상단”, “바닥” 등 뿐만 아니라 그 파생어들(예를 들어, “수평으로”, “하향으로”, “상향으로” 등)은 본 개시에서 한 피처의 다른 피처에 대한 관계의 용이성을 위해 사용된다. 공간 상대적 용어들은 피처들을 포함하는 디바이스의 상이한 방위들을 커버하도록 의도된다.
집적 회로 설계 및 제조에서의 진보들은 회로 속도 및 효율성에서의 향상점들을 제공해왔다. 그러나, 새로운 구조물들 및 새로운 제조 기술들에도 불구하고, 트랜지스터들 및 다른 회로 엘리먼트들은 여전히 손실들 및 비효율성들을 겪는다. 많은 경우들에서, 누설, 핫 캐리어 주입, 터널링, 드레인 유도(drain-induced) 배리어 저하 등과 같은 기생 효과는, 새로운 기술들이 보다 낮은 전압들에서 동작하는 보다 작은 디바이스들을 형성하기 때문에, 각각의 세대의 향상점들에 보다 큰 영향을 준다. 이들 기생 효과는 에너지를 낭비하고, 과도한 열을 발생시키며, 최대 동작 주파수를 감소시키고, 그리고/또는 최소 동작 전압을 증가시킬 수 있다. 극단적인 경우, 기생 효과는 조기(premature) 디바이스 고장을 유발할 수 있다.
일 예시는 소스에서 드레인으로의 누설, pn 접합 누설, 소스(또는 드레인)에서의 벌크로의 펀치 스루(punch through)를 포함하는 (가령 디바이스가 오프 상태에 있을 때의) 캐리어들의 의도하지 않은 흐름, 누설 전류이다. 채널 길이가 감소할수록 몇몇 유형들의 누설이 증가하기 때문에, 누설 전류는 디바이스의 사이즈를 축소하려는 시도들을 제한할 수 있다.
누설 및 다른 기생 효과를 처리하기 위해, 본 개시의 몇몇 예시들은 트랜지스터의 소스/드레인 피처들의 베이스에 유전체 배리어들이 있는, 핀형 전계 효과 트랜지스터(FinFET)와 같은 트랜지스터를 제공한다. 유전체 배리어들은 소스/드레인 피처들의 최하부 부분들을 전기적으로 절연시켜 누설 전류가 채널 영역 주위에 흐르거나 또는 기판의 벌크 내로 흐르는 것을 방지한다. 소스/드레인 피처들의 측부들은 유전체 배리어가 없을 수 있어서 채널 영역을 통한 캐리어들의 흐름을 허용한다. 매립된 유전체층과 대조적으로, 유전체 배리어들은 서로 물리적으로 분리될 수 있고 소스/드레인 영역들 내에 독립적으로 형성될 수 있다.
유전체 배리어들은 다수의 유형들의 누설 전류를 감소시킬 수 있고, 많은 예시들은 향상된 효율, 감소된 열, 및/또는 증가된 스위칭 주파수를 제공한다. 몇몇 예시들에서, 유전체 배리어들은 보다 짧은 채널 길이들을 갖는 트랜지스터들을 형성하는 것을 허용하여 디바이스 밀도를 향상시킨다. 그러나, 달리 언급되지 않는 한, 임의의 특정 이점을 제공하기 위해 실시예가 필요되지는 않는다.
도 1은 본 개시의 다양한 양태들에 따른 워크피스(100)의 일부분의 사시도이다. 도 1의 사시도는 핀의 종방향 길이를 따라 절단되었다. 도 1은 명확성을 위해 그리고 본 개시의 개념들을 보다 잘 예시하도록 단순화되었다. 워크피스(100)에 추가적인 피처들이 포함될 수 있고, 아래에서 설명되는 피처들 중 몇몇은 워크피스(100)의 다른 실시예들에 대해 대체되거나 또는 제거될 수 있다.
워크피스(100)는 기판(102) - 기판(102) 위에 하나 이상의 디바이스 핀들(104)이 형성되고 격리 피처들(106)에 의해 분리됨 - 을 포함한다. 디바이스 핀들(104)은 임의의 양각(raised) 피처들을 나타내며, 예시된 실시예들은 FinFET 디바이스 핀들(104)을 포함하는 한편, 추가적인 실시예들은 기판(102) 상에 형성되는 다른 양각 능동 및 수동 디바이스들을 포함한다. 각각의 FinFET 디바이스 핀(104)은, 채널 영역(110)에 의해 분리되는 한 쌍의 대향하는 소스/드레인 피처들(108)을 각각 결국에는 포함하는 임의의 수의 FinFET들을 포함할 수 있다. 도 1에 도시된 바와 같이, 소스/드레인 피처들(108) 및 채널 영역(110)은 이들이 그 위에 형성되는 기판(102)의 위로 그리고 격리 피처들(106) 위로 양각된다. 따라서, 디바이스 핀들(104) 상에 형성되는 회로 디바이스들은 “비평면형” 디바이스들로 칭해질 수 있다.
FinFET의 채널 영역(110)을 통하는 캐리어들(n채널 FinFET에 대해서는 전자들 그리고 p채널 FinFET에 대해서는 정공들)의 흐름은, 채널 영역(110)에 인접해 있고 채널 영역(110)을 둘러싸는 게이트 스택(112)에 인가되는 전압에 의해 제어된다. 게이트 스택(112)은 그 아래에 있는 채널 영역(110)을 보다 잘 예시하기 위해 반투명하게 도시된다. 양각 채널 영역(110)은 게이트 스택(112)에 근접해 있는, 유사한 평면형 디바이스들보다 큰 표면 면적을 제공한다. 이는 게이트 스택(112)과 채널 영역(110) 사이의 전자기장 상호작용들을 강화하여, 보다 작은 디바이스들과 연관된 짧은 채널 효과 및 누설을 감소시킬 수 있다. 따라서 많은 실시예들에서, FinFET들 및 다른 비평면형 디바이스들은 이들의 평면 대응물들보다 작은 풋프린트로 보다 나은 성능을 제공한다.
채널에 대한 FinFET의 개선된 제어에도 불구하고, 소스/드레인 피처들(108)로부터 누설 전류가 여전히 흐를 수 있다고 판단되었다. 캐리어들의 흐름에 대한 한 갈래는 제 1 소스/드레인 피처(108)의 베이스를 통해 나와 채널 영역 아래에 있는 기판(102)을 통하고 제 2 소스/드레인 피처(108)의 베이스를 통해 들어가는 것이다. 이 잠재적 누설 경로는 도 1에 화살표(114)로 나타내어진다. 게이트 스택(112)이 누설 경로까지 아래로 연장되지 않기 때문에, 게이트 스택(112)은 디바이스가 오프 상태에 있을 때에도 이러한 의도하지 않은 캐리어들의 흐름을 방지할 수 없을 수 있다. 캐리어들의 흐름에 대한 다른 갈래는, 화살표(116)로 나타내어진 바와 같이 소스/드레인 피처(108)의 베이스로부터 나와 기판(102)의 벌크를 통하는 것이다.
소스/드레인 피처들(108)의 베이스를 통하는 잠재적 누설 전류를 감소시키기 위해, 몇몇 예시들에서, 워크피스(100)는 캐리어들의 흐름을 억제하는, 각각의 소스/드레인 피처(108)의 베이스와 핀(104)의 나머지 사이에 배치되는 유전체 배리어(118)를 포함한다. 트랜지스터의 정상 기능을 가능하게 하기 위해, 채널 영역(110)에 인접해 있는 [표면(120)과 같은] 소스/드레인 피처들(120)의 수직 표면들은 유전체 배리어(118)가 없어서, 소스/드레인 피처들(108)의 수직 표면들은 채널 영역(110)과 물리적으로 접촉된다. 이는 캐리어들이 게이트 스택(112)의 제어 하에 채널 영역(110)의 부분들을 통해 흐르도록 하는 한편, 게이트 스택(112)의 충분한 제어 하에 있지 않는 기판(102), 디바이스 핀(104), 및/또는 채널 영역의(110)의 부분들을 통한 캐리어들의 흐름을 억제한다.
유전체 배리어들(118)이 서로 물리적으로 분리될 수 있다는 점에 유념한다. 아래에서 설명되는 몇몇 예시들에서, 이는 소스/드레인 피처들(108)의 형성 동안 배리어들(118)이 생성되기 때문이다. 프로세스는 각각의 소스/드레인 피처(108)와, 소스/드레인 피처(108) 바로 아래에 있는 기판(102) 또는 핀(104)의 일부분 사이의 영역에 각각의 유전체 배리어(118)를 형성한다. 환언하면, 몇몇 예시들에서, 유전체 배리어들(118)은 채널 영역(110) 아래로 연장되지 않는다.
유전체 배리어(118)를 갖는 FinFET들을 형성하는 예시적인 방법들이 이제 도 2 내지 도 10을 참조하여 설명될 것이다. 특히, 도 2는 본 개시의 다양한 양태들에 따른 워크피스 상에 FinFET 디바이스를 제조하기 위한 방법(200)의 흐름도이다. 추가적인 단계들이 방법(200) 전에, 그 동안에, 및 그 후에 제공될 수 있으며, 설명되는 단계들 중 몇몇은 방법의 다른 실시예들을 위해 교체되거나 또는 제거될 수 있다는 점이 이해되어야 한다. 도 3은 본 개시의 다양한 양태들에 따른 워크피스(300)의 일부분의 사시도이다. 도 3은 핀(104)의 종방향 길이를 따라 절단된다. 도 4 내지 도 9는 본 개시의 다양한 양태들에 따른 디바이스 핀을 따라[도 3의 평면(302)을 따라] 취해진 워크피스(300)의 일부분의 단면도들이다. 도 10은 본 개시의 다양한 양태들에 따른 소스/드레인 영역을 따라[도 3의 평면(304)을 따라] 취해진 워크피스의 일부분의 단면도이다. 도 3 내지 도 10은 명확성을 위해 그리고 본 개시의 개념들을 보다 잘 예시하도록 단순화되었다. 언급되는 곳을 제외하고, 도 3 내지 도 10의 엘리먼트들은 도 1의 엘리먼트들과 실질적으로 유사할 수 있다.
먼저 도 2의 블록(202) 및 도 3을 참조하면, 그 위에 핀들(104)이 배치되는 기판(102)을 포함하는 워크피스(300)가 수용된다. 다양한 예시들에서, 기판(102)은 결정질 구조인 게르마늄 또는 실리콘과 같은 원소(elementary)(단일 엘리먼트) 반도체; 실리콘 게르마늄, 실리콘 탄화물, 갈륨 비소, 갈륨 인, 인듐 인, 인듐 비소, 및/또는 인듐 안티몬과 같은 화합물 반도체; 소다 라임 글래스(soda-lime glass), 용융 실리카(fused silica), 용융 수정, 및/또는 플루오르화 칼슘(CaF2)과 같은 비반도체 재료; 및/또는 이들의 조합들을 포함한다.
기판(102)은 조성이 균일할 수 있거나 또는 다양한 층들을 포함할 수 있다. 층들은 유사하거나 또는 상이한 조성들을 가질 수 있다. 예를 들어, 실리콘 온 절연체(silicon-on-insulator; SOI) 기판(102)은 반도체 산화물, 반도체 질화물, 반도체 산화질화물, 반도체 탄화물, 및/또는 전기적 격리를 위한 다른 적절한 절연체 재료와 같은 절연체층을 포함한다. 추가적인 예시들에서, 기판(102)은 디바이스 응력(strain)을 유도하여 디바이스 성능을 조정하기 위한 상이한 반도체 격자 배열들을 갖는 층들을 포함한다.
핀들(104)은 기판(102) 상에 배치되고 기판(102) 상에 다양한 층들을 퇴적시키고 층들을 에칭함으로써, 그리고/또는 다른 적절한 기술들에 의해 기판(102)의 부분들을 에칭함으로써 형성될 수 있다. 핀들(104)은 조성이 기판(102)과 유사할 수 있거나 또는 상이할 수 있다. 예를 들어, 몇몇 실시예들에서, 기판(102)은 주로 실리콘을 포함할 수 있는 반면, 핀들(104)은 주로 게르마늄 또는 SiGe 화합물 반도체인 하나 이상의 층들을 포함한다. 몇몇 실시예들에서, 기판(102)은 SiGe 화합물 반도체를 포함하고, 핀들(104)은 실리콘 대 게르마늄의 상이한 비율을 갖는 SiGe 화합물 반도체를 포함하는 하나 이상의 층들을 포함한다.
워크피스(300)는 핀들(104)의 채널 영역들(110) 위에 배치되는 게이트 스택들(112)을 포함할 수 있다. 게이트 스택들(112)은 핀들(104)의 최상면 상에 배치되고 또한 핀들(104)의 측면들을 따라 연장될 수 있다. 게이트 스택들(112)이 핀들(104)을 에워싸기 때문에, 채널 영역(110)의 더 많은 부분이 종래의 평면형 디바이스에서보다 게이트 스택(112)에 근접한다.
게이트 스택들(112)은 도 4에 더 상세히 도시된다. 게이트 스택들(112)은 핀들(104)의 채널 영역들(110)의 최상단 상에 배치되고 핀들(104)의 채널 영역들(110)의 수직 측벽들을 따라 연장된다. 도 4와 관련하여, 아웃라인(402)은 단면 밖으로 핀(104)의 측면을 따라 연장되는 게이트 스택(112)의 일부분의 상대적 위치를 나타낸다.
완성된 게이트 스택(112)은 채널 영역(110) 상에 배치되는 계면층, 계면층 상에 배치되는 게이트 유전체, 게이트 유전체 상에 배치되는 게이트 전극, 및/또는 다른 적절한 엘리먼트들을 포함할 수 있다. 그러나, 방법(200)에서의 이 시점에서, 게이트 스택(112)은 플레이스홀더 엘리먼트들을 포함할 수 있다. 예를 들어, 게이트 라스트(gate-last) 프로세스에서, 게이트 스택(112)은 몇몇 제조 프로세스들 동안 플레이스홀더로서 사용되는 임시 게이트 전극(404)을 포함한다. 임시/플레이스홀더 게이트 전극(404)이 후속하여 제거되고 계면층, 게이트 유전체, 기능적 게이트 전극, 및/또는 다른 게이트 엘리먼트들로 대체된다. 기능적 게이트 재료들이 어닐링과 같은 몇몇 제조 프로세스들에 민감할 때 게이트 라스트 프로세스가 사용될 수 있다. 따라서 몇몇 예시들에서, 워크피스(300)가 수용되었을 때 게이트 스택들(112)은 플레이스홀더 게이트 전극들(404)을 포함한다. 플레이스홀더 게이트 전극(404)은 폴리실리콘, 유전체 재료, 및/또는 다른 적절한 재료들을 포함할 수 있다. 그에 반해, 플레이스홀더 게이트 전극(404)을 대체할 기능적 게이트 전극은 텅스텐, 알루미늄, 구리, 티타늄, 탄탈륨, 몰리브데늄, 루테늄, 탄탈륨 질화물, 니켈 규화물, 코발트 규화물, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, 금속 합금, 다른 적절한 재료들, 및/또는 이들의 조합들을 포함할 수 있다.
각각의 게이트 스택(112)은 게이트 전극(404)의 최상면 상에 배치되는 캡핑(capping)층(406)을 포함할 수 있다. 캡핑층(406)은 에칭과 같은 제조 프로세스들 동안 게이트 전극(404)을 보호한다. 다양한 예시들에서, 캡핑층(406)은 유전체 재료[예를 들어, 반도체 산화물들, 반도체 질화물들, 반도체 산화질화물들, 반도체 탄화물들, 반도체 산화탄소질화물들(oxycarbonitrides) 등], 및/또는 다른 적절한 재료들을 포함한다. 일 실시예에서, 캡핑층(406)은 실리콘 탄화물을 포함할 수 있다.
게이트 스택들(112)은 게이트 전극(404)의 측면들 상에 배치되는 게이트 스페이서들(408) 또는 측벽 스페이서들을 또한 포함할 수 있다. 캡핑층(406)과 유사하게, 게이트 스페이서들(408)은 게이트 전극(404)을 보호할 수 있고 후속하여 형성되는 소스/드레인 피처들을 오프셋하고 소스/드레인 구조물(접합물) 프로파일을 제어하는데 사용될 수 있다. 다양한 예시들에서, 게이트 스페이서들(408)은 유전체 재료들(예를 들어, 반도체 산화물들, 반도체 질화물들, 반도체 산화질화물들, 반도체 탄화물들, 반도체 산화탄소질화물들 등), 및/또는 다른 적절한 재료들을 포함하고, 캡핑층들(106)과는 조성 및 에천트 민감도가 상이하다. 일 실시예에서, 게이트 스페이서들(408)은 실리콘 질화물 및/또는 실리콘 산화물의 하나 이상의 층을 각각 포함한다.
채널 영역(110)의 대향하는 측부들 상에 소스/드레인 피처들(108)을 형성하기 위해, 핀들(104)의 부분들이 에칭될 수 있고 그 결과적인 리세스들 내에 소스/드레인 피처들(108)이 에피택셜방식으로(epitaxially) 성장될 수 있다. 도 2의 블록(204) 및 도 5를 참조하면, 워크피스(300) 상에 포토레지스트층(502)이 퇴적된다. 예시적인 포토레지스트층(502)은 층이 광에 노출될 때 특성 변화를 겪도록 하는 감광성 재료를 포함한다. 특성 변화는 리소그래픽 패터닝으로 지칭되는 프로세스에서 포토레지스트층의 노광되거나 또는 노광되지 않은 부분들을 선택적으로 제거하는데 사용될 수 있다.
도 2의 블록(206) 및 도 6을 참조하면, 포토레지스트층이 패터닝되어 핀들(104)의 소스/드레인 부분들을 노출시킨다. 그러한 일 실시예에서, 포토리소그래픽 시스템은 포토레지스트층(502)을 마스크에 의해 결정되는 특정 패턴으로 방사선에 노출시킨다. 마스크를 통과하거나 또는 마스크에 반사되는 광이 포토레지스트층(502)에 충돌하여(strike) 마스크 상에 형성된 패턴을 포토레지스트층(502)에 전사한다. 다른 그러한 실시예들에서, 포토레지스트층(502)은 레이저 패터닝, 전자빔(e-beam) 패터닝, 및/또는 이온빔 패터닝과 같은 직접 라이팅(writing) 또는 마스크없는 리소그래픽 기술을 사용하여 노광된다. 포토레지스트층(502)이 노광되면 현상되어 레지스트의 노광된 부분들을 남기거나, 또는 대안적인 예시들에서 레지스트의 노광되지 않은 부분들을 남긴다. 예시적인 패터닝 프로세스는 포토레지스트층(502)의 소프트 베이킹, 마스크 정렬, 노광, 노광 후 베이킹, 포토레지스트층(502) 현상, 린싱(rinsing) 및 드라잉(예를 들어, 하드 베이킹)을 포함한다. 패터닝된 포토레지스트층(502)은 에칭될 핀들(104)의 부분들을 노출시킨다.
도 2의 블록(208) 및 도 7을 참조하면, 워크피스(300) 상에 에칭 프로세스가 수행되어 소스/드레인 리세스들(702)을 생성한다. 에칭 프로세스들은 습식 에칭, 건식 에칭, 반응성 이온 에칭(Reactive Ion Etching; RIE), 애싱(ashing), 및/또는 다른 에칭 방법들과 같은 임의의 적절한 에칭 기술을 포함할 수 있다. 몇몇 실시예들에서, 에칭 프로세스는 산소 기반 에천트, 불소 기반 에천트(예를 들어, CF4, SF6, CH2F2, CHF3, 및/또는 C2F6), 염소 기반 에천트(예를 들어, Cl2, CHCl3, CCl4, 및/또는 BCl3), 브롬 기반 에천트(예를 들어, HBr 및/또는 CHBR3), 요오드 기반 에천트, 다른 적절한 에천트 가스들 또는 플라즈마들, 및/또는 이들의 조합들을 사용하는 건식 에칭을 포함한다. 몇몇 실시예들에서, 에칭 프로세스는 희석된 불화수소산(diluted hydrofluoric acid; DHF), 수산화칼륨(potassium hydroxide; KOH) 용액, 암모니아, 불화수소산(hydrofluoric acid; HF), 질산(HNO3), 아세트산(CH3COOH), 및/또는 다른 적절한 습식 에천트(들)를 사용하는 습식 에칭을 포함한다. 몇몇 예시들에서, 에천트는 게이트 스택(112)의 외측 재료들[예를 들어, 캡핑층(406) 또는 게이트 스페이서들(408)] 또는 격리 피처들(106)과 같은 주변 구조물들을 크게 에칭하지 않으면서 핀들(104)을 에칭하도록 선택된다. 이는, 패터닝된 포토레지스트층(502)이 완벽하게 정렬되지 않더라도 에칭이 수행되도록 할 수 있다.
에칭 프로세스는, 핀(104)의 채널 영역(110)의 최상면으로부터 소스/드레인 리세스들(702) 내의 핀(104)의 표면 상의 최하점까지 측정되는 [마커(704)에 의해 나타내어진 바와 같은] 임의의 적절한 깊이로 핀들(104)을 리세싱할 수 있다. 몇몇 예시들에서, 에칭 프로세스는, [아래에서 더욱 상세히 논의될 유전체 배리어들(118)을 제외하고] 소스/드레인 리세스들(702)이 격리 피처들(106)의 최상면[격리 피처들(106)이 단면의 밖에 있을 수 있기 때문에 점선(706)으로 나타내어짐], 따라서 게이트 스택(112)의 최하면[또한 점선(706)으로 나타내어짐] 아래에 있을 때, 에칭을 중단하도록 제어된다. 몇몇 예시들에서, 에칭 프로세스는, [유전체 배리어들(118)을 제외하고] 소스/드레인 리세스들(702)이 격리 피처들(106)의 최상면과 실질적으로 동일 평면 상에 있을 때 에칭을 중단하도록 제어된다. 다른 추가적인 예시들에서, 에칭 프로세스는, [유전체 배리어들(118)을 제외하고] 소스/드레인 리세스들(702)이 격리 피처들(106)의 최상면 위에 있을 때 에칭을 중단하도록 제어된다.
핀(104)이 격리 피처들(106) 위로 약 45 nm 내지 약 60 nm 연장되는 그러한 몇몇 예시들에서, 에칭 프로세스는 핀(104)을 최상단으로부터 약 50 nm 내지 약 65 nm 사이의 깊이[마커(704)에 의해 나타내어짐]로 에칭하도록 제어될 수 있다. 따라서 다양한 예시들에서, 소스/드레인 리세스들(702) 내의 핀(104)의 표면 상의 최저점은 격리 피처들(106)의 최상면, 따라서 게이트 스택(112)의 바닥면의 약 5 nm 내지 약 10 nm 아래에 있다. 추가적인 예시들에서, 소스/드레인 리세스들(702) 내의 핀(104)의 표면 상의 최저점은 격리 피처들(106)의 최상면과 실질적으로 동일 평면 상에 있다. 다른 추가적인 예시들에서, 소스/드레인 리세스들(702) 내의 핀(104)의 표면 상의 최저점은 격리 피처들(106)의 최상면의 약 5 nm 내지 약 10 nm 위에 있다.
도 7에서 볼 수 있는 바와 같이, 에칭 프로세스는 소스/드레인 리세스들(702) 내에 유전체 배리어들(118)을 형성할 수 있다. 유전체 배리어들(118)은, 에천트 및 주변 화학물들이 핀(104)의 반도체와 반응할 때 생성되는 자연 산화물 및/또는 다른 유전체 재료(예를 들어, 반도체 산화물들, 반도체 수산화물들, 반도체 질화물들, 반도체 산화질화물들, 반도체 탄화물들, 반도체 산화탄소질화물들 등)를 포함할 수 있다. 예를 들어, 유전체 배리어(118)는 에천트로부터의 탄소, 수소, 또는 산소; 주변 가스로부터의 질소; 및/또는 포토레지스트의 잔여물들로부터의 탄소, 수소, 산소, 또는 질소를 포함할 수 있다. 몇몇 예시들에서, 유전체 배리어들(118)은 주로 실리콘 산화물, 실리콘 탄소 산화물, 게르마늄 산화물, 게르마늄 탄소 산화물, SiGe 산화물, SiGe 탄소 산화물, 및/또는 이들의 조합들과 같은 반도체 산화물을 포함한다. 다양한 예시들에서, 유전체 배리어(118)는 약 0 원자 퍼센트 내지 약 1 원자 퍼센트의 하나 이상의 반도체(예를 들어, Si 및/또는 Ge), 약 30 원자 퍼센트 탄소 내지 약 40 원자 퍼센트 탄소, 약 10 원자 퍼센트 산소 내지 약 20 원자 퍼센트 산소, 및 약 20 원자 퍼센트 수소 내지 약 30 원자 퍼센트 수소를 갖는 재료이다. 따라서, 그러한 몇몇 예시들에서, 유전체 배리어(118)의 재료는 어떤 반도체도 없다.
핀(104)을 에칭함으로써 형성되는 재료를 유전체 배리어(118)로서 사용함으로써, 몇몇 예시들은 후속 프로세스에서 배리어를 퇴적시키는 단계를 절약한다. 각각의 제조 프로세스(예를 들어, 퇴적, 어닐링 등)는 (워크피스의 데미지 없이 가열될 수 있는 제한된) 열 버짓(thermal budget)에 기여할 수 있으며, 퇴적 단계를 없애는 것은 다른 프로세스들을 위해 버짓에 대한 더 많은 여지를 남길 수 있다. 또한, 핀(104)을 에칭하여 유전체 배리어(118)를 형성함으로써, 유전체 배리어(118)의 반도체 조성[예를 들어, 반도체 종(species) 및/또는 반도체들의 비율]이 핀(104)의 조성과 실질적으로 유사할 수 있다.
도 2의 블록(210) 및 도 8을 참조하면, 워크피스(300) 상에 남아있는 포토레지스트층(502)의 임의의 일부분이 포토레지스트 스트립(strip) 프로세스에서 제거된다. 스트립 프로세스는 포토레지스트층(502)을 제거하기 위해 습식 에칭, 건식 에칭, RIE, 및/또는 애싱을 사용할 수 있다. 블록들(208 및 210) 사이의 워크피스(300)의 이송 뿐만 아니라 포토레지스트의 스트리핑이 소스/드레인 리세스들(702) 내의 유전체 배리어(118)의 형성에 더욱 기여할 수 있다.
유전체 배리어(118)가 소스/드레인 피처(108)와 채널 영역(110) 사이의 계면을 통하는 캐리어들의 흐름을 억제할 수 있기 때문에, 세정 프로세스 또는 다른 적절한 기술에 의해 몇몇 유전체 배리어(118)가 채널 영역(110) 계면으로부터 제거될 수 있다. 세정 프로세스는, 몇몇은 소스/드레인 리세스들(702)의 측부들로부터 일부분을 제거함으로써 유전체 배리어(118)를 형성할 수 있고, 몇몇은 유전체 배리어(118)를 실질적으로 변화되지 않은 채로 남길 수 있는 임의의 적절한 수의 단계들을 포함할 수 있다.
이후의 예시에서, 도 2의 블록(212)을 참조하면, 워크피스(300)의 나머지 및 소스/드레인 리세스들(702)은 제 1 세정 프로세스에서 세정될 수 있다. 에칭 프로세스와 대조적으로, 제 1 세정 프로세스는 느슨하게 바운딩된 막들, 미립자 물질(particulate matter), 및 잔해(debris)를 제거하도록 구성될 수 있다. 제 1 세정 프로세스는 임의의 적절한 습식 세정 또는 건식 세정 프로세스를 사용할 수 있고, 몇몇 예시들에서 제 1 세정 프로세스는, 소스/드레인 리세스들(702) 내를 포함하여 워크피스(300)에 초순수(de-ionized water; DI), SC1[초순수(DI), NH4OH, 및/또는 H2O2], SC2 (DI, HCl, 및/또는 H2O2), 오존화된 초순수(ozonated de-ionized water, DIWO3), SPM(H2SO4 및/또는 H2O2), SOM (H2SO4 및/또는 O3), SPOM, H3PO4, 희석된 불화수소산(dilute hydrofluoric acid; DHF), HF, HF/에틸렌 글리콜(ethylene glycol; EG), HF/HNO3, NH4OH, 테트라메틸암모늄 히드록사이드(tetramethylammonium hydroxide; TMAH) 등이 인가되는 습식 세정을 포함한다. 워크피스(300) 및/또는 습식 세정 용액은 세정 프로세스를 용이하게 하기 위해 초음파 에너지 또는 임의의 다른 기술을 사용하여 동요될 수 있다. 마찬가지로, 세정을 촉진하기 위해 열이 인가될 수 있다.
몇몇 실시예들에서, 제 1 세정 프로세스는 다른 막들, 미립자 물질, 및/또는 잔해를 제거하면서 유전체 배리어(118)의 적어도 일부를 남기도록 구성된다. 습식 세정이 HF 기반 용액을 사용하는 예시에서, HF는 500:1(DI:HF)보다 많지 않게 용액 내에 희석되는데, 보다 큰 농도의 HF는 유전체 배리어(118)를 제거하는 것으로 판별되었기 때문이다. 추가적인 예시들에서, 유전체 배리어(118)를 제거하는 것을 회피하기 위해 동요 및 가열이 감소된다. 이들 프로세스 조건들(예를 들어, 세정 용액의 특정 농도, 동요 여부 및 동요의 양, 가열 여부 및 가열의 양 등)은 세정 레이트(rate)를 감소시키고 세정 프로세스를 시간에 덜 민감하게 하기 위해 특별히 선택될 수 있다. 몇몇 예시들에서, 이는 소스/드레인 리세스들(702) 내에 유전체 배리어(118)를 보존하기 위해 활용된다. 그러한 일 예시에서, 희석된 HF를 사용하는 습식 세정은 유전체 배리어(118)를 보존하면서 워크피스(300)를 세정하도록 약 10 초 동안 수행된다.
도 2의 블록(214) 및 도 8을 참조하면, 워크피스(300)의 나머지 및 소스/드레인 리세스들(702)은 제 2 세정 프로세스에서 세정될 수 있다. 제 1 세정 프로세스와 마찬가지로, 제 2 세정 프로세스는 임의의 적절한 습식 세정 또는 건식 세정 프로세스를 사용할 수 있고, 몇몇 예시들에서 제 2 세정 프로세스는 O2, 오존, H2, NF3, 비활성 가스(들), 및/또는 다른 적절한 세정 화학물들이 가스상(gas phase) 또는 플라즈마상으로 인가되는 건식 세정을 포함한다. 그러한 일 예시에서, 제 2 세정 프로세스는 워크피스(300)에 인가되는 NH4F 및 NF4FHF를 형성하기 위해 NF3 및 NH3 프리커서들이 사용되는 플라즈마 세정 프로세스를 포함한다. 플라즈마 세정 프로세스에 이어서 베이킹 프로세스가 뒤따른다. 플라즈마 프로세스 동안, NH4F가 워크피스(300) 상의 자연 반도체 산화물들(예를 들어, SiO2)과 반응하여 베이킹 프로세스 동안 가스 형태로 전이하고 워크피스(300)로부터 분리되는 화합물을 형성할 수 있다. 제 2 세정 프로세스는 임의의 수의 사이클 동안 플라즈마 세정 및 베이킹을 반복할 수 있고, 그러한 일 실시예에서 제 2 세정 프로세스는 3 사이클의 플라즈마 세정 및 베이킹을 포함한다.
제 1 세정 프로세스와 대조적으로, 몇몇 실시예들에서, 제 2 세정 프로세스는, 소스/드레인 리세스들(702)의 측벽들로부터 유전체 배리어(118)의 제 1 부분을 제거하는 한편 소스/드레인 리세스(702)의 베이스에 있는 유전체 배리어(118)의 최하부 부분을 남기도록 구성된다. 따라서, 대응하는 소스/드레인 피처가 형성되었을 때, 남아있는 유전체 배리어(118)는 소스/드레인 피처의 베이스를 핀(104) 및/또는 기판(102)의 나머지로부터 절연시킬 것이다. 블록(212)의 제 1 세정 프로세스 및 블록(214)의 제 2 세정 프로세스는 유전체 배리어(118)를 얇게 할 수 있고, 세정 프로세스들이 완료된 후 남아있는 유전체 배리어(118)는 임의의 적절한 두께를 가질 수 있다. 다양한 예시들에서, 최종 유전체 배리어(118)는 약 5 nm 내지 약 10 nm 사이의 자신의 가장 두꺼운 지점에서의 두께[예를 들어, 마커(708)에 의해 나타내어진 두께]를 갖는다.
도 2의 블록(216) 및 도 9를 참조하면, 소스/드레인 리세스들(702) 내에 소스/드레인 피처들(108)을 성장시키기 위해 워크피스(300) 상에 에피택셜 프로세스가 수행된다. 에피택시 프로세스는, 소스/드레인 피처들(108) 내에 가스 및/또는 액체 프리커서들을 인가하여 결정질 형태로 반도체를 퇴적시키기 위한 CVD 증착 기술들[예를 들어, 기상 에피택시(vapor-phase epitaxy; VPE) 및/또는 초고진공 CVD(ultra-high vacuum CVD; UHV-CVD)], 원자 빔 에피택시, 및/또는 다른 적절한 프로세스들을 포함할 수 있다. 소스/드레인 피처들(108)의 반도체는 디바이스 핀(104) 및/또는 주변 기판(102)의 반도체와 동일할 수 있거나 또는 조성 또는 구조가 상이할 수 있다. 예를 들어, 소스/드레인 피처들(108)은 채널 영역(110) 상에 응력을 부여하여 채널 영역(110) 내의 캐리어 이동도를 조정하기 위해 디바이스 핀(104)과는 상이한 실리콘 대 게르마늄의 비율을 포함할 수 있다.
소스/드레인 피처들(108)은 붕소 또는 BF2와 같은 p형 도펀트들; 인 또는 비소와 같은 n형 도펀트들; 및/또는 이들의 조합들을 포함하는 다른 적절한 도펀트들로 도핑될 수 있다. 다양한 예시들에서, SiGe 함유 소스/드레인 피처들(108)은 약 4 x 1020 atoms/cm3 내지 약 9 x 1020 atoms/cm3 사이의 농도로 붕소가 주입된다. 추가적인 예시들에서, Si 함유 소스/드레인 피처들(108)은 약 3 x 1021 atoms/cm3 내지 약 7 x 1021 atoms/cm3 사이의 농도로 인이 주입된다. 에피택시 프로세스 동안 및/또는 후속 주입 프로세스(즉, 접합 주입 프로세스)에서 도펀트들이 도입될 수 있다. 급속 열 어닐링(Rapid Thermal Annealing; RTA) 및/또는 레이저 어닐링과 같은 도펀트들을 활성화하기 위한 어닐링 프로세스가 워크피스(300) 상에 수행될 수 있다.
도 9에서 볼 수 있는 바와 같이, 소스/드레인 피처들(108)의 베이스들은 유전체 배리어(118)에 의해 기판(102) 및 디바이스 핀(104)의 나머지로부터 분리된다. 유전체 배리어(118)는, 게이트 스택(112)의 제어 하에 있지 않는 기판(102) 및/또는 핀(104)의 일부분을 통하는 그리고 베이스를 통하는 캐리어들의 흐름을 방지할 수 있다. 이러한 방식으로, 유전체 배리어(118)는 누설 전류를 감소시킬 수 있고 이에 따라 디바이스 효율성을 향상시킨다. 유전체 배리어(118)는 곡면형(curvilinear)(커브형) 바닥면을 가질 수 있고 유전체 배리어(118)의 최하점은 격리 피처들(106)의 최상단, 따라서 게이트 스택(112)의 최하면 아래로 임의의 거리만큼 연장된다. 다양한 예시들에서, 유전체 배리어(118)는 격리 피처들(106)의 최상단 아래로 약 5 nm 내지 약 10 nm 연장된다. 그러한 예시들에서, 유전체 배리어(118)의 두께는, 유전체 배리어의 최상면이 격리 피처들(106)의 최상단 및 게이트 스택(112)의 최하면 위로 연장된 두께일 수 있다.
[예를 들어, 수직 측벽들(902)을 따르는] 소스/드레인 피처들(108)의 나머지는 유전체 배리어(118)가 없으며 디바이스 핀(104)의 채널 영역(110)에 직접 물리적으로 접촉한다는 점에 또한 유념한다. 이러한 방식으로, 캐리어들은 게이트 스택(112)이 디바이스를 온 상태에 둘 때 소스로부터 드레인으로 채널 영역(110)을 통해 흐르는 것이 자유롭다.
소스/드레인 피처들(108)을 통과하는 대응하는 단면이 도 10에 도시된다. 볼 수 있는 바와 같이, 소스/드레인 피처들(108)의 최하면들은 유전체 배리어(118)에 의해 기판(102) 및 핀들(104)의 나머지로부터 분리된다. 각각의 소스/드레인 피처(108) 및 대응하는 핀(104)에 대해, 각 유전체 배리어(118)는 소스/드레인 피처(108) 및 핀(104)의 일측부 상의 격리 피처(106)로부터 소스/드레인 피처(108) 및 핀(104)의 다른 측부 상의 격리 피처(106)로 연장된다. 따라서, 유전체 배리어(118)와 격리 피처(106) 사이에, 소스/드레인 피처(108)로부터 기판(102) 및 핀(104)의 나머지로의 수직 캐리어 경로가 없다.
도 2의 블록(218)을 참조하면, 추가적인 제조를 위해 워크피스가 제공된다. 이는 게이트 스택(112)의 플레이스홀더 엘리먼트들[예를 들어, 플레이스홀더 게이트 전극(404), 캡핑층(406) 등]을 기능적 엘리먼트들로 대체하는 프로세스, FinFET들을 전기적으로 커플링하는 상호연결 구조물을 형성하는 프로세스, 및 다른 적절한 제조 프로세스들을 포함할 수 있다.
위에서 설명된 바와 같이, 소스/드레인 리세스들(702), 유전체 배리어들(118), 및 격리 피처들(106)과 게이트 스택(112)의 정렬은 다른 예시들에서 상이할 수 있다. 도 11을 참조하여 설명되는 몇몇 예시들에서, 에칭은 소스/드레인 리세스들(702)의 바닥단이 격리 피처들의 최상단과 실질적으로 동일 평면 상에 있도록 한다. 이와 관련하여, 도 11은 본 개시의 다양한 양태들에 따른 디바이스 핀을 따라 취해진 워크피스(1100)의 일부분의 단면도이다. 워크피스(1100)는 위에서 설명된 워크피스와 실질적으로 유사하게 기판(102), 핀들(104), 채널 영역들(110), 게이트 스택들(112)[예를 들어, 게이트 전극(404), 캡핑층(406), 게이트 스페이서들(408) 등], 및 소스/드레인 피처들(108)을 포함한다.
블록(208)의 에칭은 임의의 적절한 양의 핀(104)을 제거하여 소스/드레인 피처들(108)을 형성할 수 있고, 몇몇 예시들에서 에칭은 유전체 배리어(118)의 바닥단이 격리 피처들(106)의 최상단과 실질적으로 동일 평면 상에 있도록 하는[마커(706)에 의해 나타내어짐], 따라서 게이트 스택(112)의 최하면과 실질적으로 동일 평면 상에 있도록 하는[또한 마커(706)에 의해 나타내어짐] 깊이로 에칭하도록 제어된다.
유전체 배리어(118)의 최상면이 임의의 적절한 형태를 가질 수 있다는 점에 또한 유념한다. 유전체 배리어(118)의 최상면이 곡면형이고 오목형인 도 9의 예시들과 대조적으로, 도 11의 예시들에서 유전체 배리어(118)의 최상면은 실질적으로 평면형이다. 다양한 예시들에서, 최상면 및 바닥면은, 유전체 배리어(118)가 약 5 nm 내지 약 10 nm 사이의 자신의 가장 두꺼운 지점에서의 두께[예를 들어, 마커(1102)에 의해 나타내어진 두께]를 갖도록 한다.
도 12를 참조하여 설명되는 몇몇 예시들에서, 에칭은 소스/드레인 리세스들(702)의 바닥단이 격리 피처들의 최상단 위에 있도록 한다. 이와 관련하여, 도 12는 본 개시의 다양한 양태들에 따른 디바이스 핀을 따라 취해진 워크피스(1200)의 일부분의 단면도이다. 워크피스(1200)는 위에서 설명된 워크피스와 실질적으로 유사하게 기판(102), 핀들(104), 채널 영역들(110), 게이트 스택들(112)[예를 들어, 게이트 전극(404), 캡핑층(406), 게이트 스페이서들(408) 등], 및 소스/드레인 피처들(108)을 포함한다.
블록(208)의 에칭은 임의의 적절한 양의 핀(104)을 제거하여 소스/드레인 피처들(108)을 형성할 수 있고, 몇몇 예시들에서 에칭은 유전체 배리어(118)의 바닥단이 격리 피처들(106)의 최상단 위에 있도록 하는[마커(706)에 의해 나타내어짐], 따라서 게이트 스택(112)의 최하면 위에 있도록 하는[또한 마커(706)에 의해 나타내어짐] 깊이로 에칭하도록 제어된다. 유전체 배리어(118)의 바닥단은 격리 피처들(106)의 최상단 및 게이트 스택(112)의 최하면에 의해 규정되는 평면 위로의 임의의 거리만큼 이 평면과 거리를 두고, 다양한 예시들에서 유전체 배리어(118)의 바닥단은 이 평면 위로의 약 5 nm 내지 약 10 nm 거리만큼 이 평면과 거리를 둔다.
유전체 배리어(118)의 최상면은 임의의 적절한 형태를 가질 수 있다. 유전체 배리어(118)의 최상면이 곡면형이고 오목형인 도 9의 예시들 및 유전체 배리어(118)의 최상면이 실질적으로 평면형인 도 11의 예시들과 대조적으로, 도 12의 예시들에서 유전체 배리어(118)의 최상면은 곡면형이고 볼록형이다. 다양한 예시들에서, 최상면 및 바닥면은, 유전체 배리어(118)가 약 5 nm 내지 약 10 nm 사이의 자신의 가장 두꺼운 지점에서의 두께[예를 들어, 마커(1202)에 의해 나타내어진 두께]를 갖도록 한다.
따라서, 본 개시는 소스/드레인 배리어를 갖는 FinFET 디바이스들의 예시들 및 그러한 디바이스들을 형성하기 위한 방법을 제공한다. 몇몇 예시들에서, 방법은 기판, 및 기판 위로 연장되는 디바이스 핀을 포함하는 워크피스를 수용하는 단계를 포함한다. 디바이스 핀은 채널 영역을 포함한다. 채널 영역에 인접해 있는 디바이스 핀의 일부분이 에칭되며, 에칭은 소스/드레인 리세스를 생성하고 소스/드레인 리세스 내에 유전체 배리어를 형성한다. 유전체 배리어의 최하부 부분이 소스/드레인 리세스의 최하부 부분 내에 남아있도록 워크피스가 세정된다. 소스/드레인 피처와 디바이스 핀의 나머지 사이에 유전체 배리어의 최하부 부분이 배치되도록 소스/드레인 리세스 내에 소스/드레인 피처가 형성된다. 그러한 몇몇 예시들에서, 워크피스의 세정은 소스/드레인 리세스의 측면을 따라 배치되는 유전체 배리어의 측부를 제거하고 유전체 배리어의 최하부 부분을 남기도록 구성되는 건식 세정 프로세스를 포함한다. 그러한 몇몇 예시들에서, 워크피스의 세정은 습식 세정 프로세스를 더 포함하며, 습식 세정 프로세스는 습식 세정 프로세스 후 유전체 배리어가 남아있도록 구성된다. 그러한 몇몇 예시들에서, 건식 세정 프로세스는 소스/드레인 피처의 측면이 유전체 배리어 없이 채널 영역과 물리적으로 접촉하도록 유전체 배리어의 측부를 제거한다. 그러한 몇몇 예시들에서, 수용된 워크피스는 채널 영역 상에 그리고 채널 영역 주위에 배치되는 게이트 스택을 더 포함하고, 유전체 배리어의 최하면이 게이트 스택의 최하면 아래에 있는 깊이까지 연장되는 깊이로 디바이스 핀의 일부분의 에칭이 수행된다. 그러한 몇몇 예시들에서, 유전체 배리어의 최상면은 게이트 스택의 최하면 위에 배치된다. 그러한 몇몇 예시들에서, 수용된 워크피스는 채널 영역 상에 그리고 채널 영역 주위에 배치되는 게이트 스택을 더 포함하고, 유전체 배리어의 최하면이 게이트 스택의 최하면과 실질적으로 동일 평면 상에 있는 깊이까지 연장되는 깊이로 디바이스 핀의 일부분의 에칭이 수행된다. 그러한 몇몇 예시들에서, 수용된 워크피스는 채널 영역 상에 그리고 채널 영역 주위에 배치되는 게이트 스택을 더 포함하고, 유전체 배리어의 최하면이 게이트 스택의 최하면 위에 있는 깊이까지 연장되는 깊이로 디바이스 핀의 일부분의 에칭이 수행된다. 그러한 몇몇 예시들에서, 수용된 워크피스는 디바이스 핀을 따라 배치되는 격리 피처를 더 포함하고, 유전체 배리어가 격리 피처의 최상면 아래까지 연장되는 깊이로 디바이스 핀의 일부분의 에칭이 수행된다. 그러한 몇몇 예시들에서, 디바이스 핀은 제 1 격리 피처와 제 2 격리 피처 사이에 배치되고 제 1 격리 피처와 제 2 격리 피처 위로 연장되며, 유전체 배리어는 제 1 격리 피처로부터 제 2 격리 피처까지 연장된다.
추가적인 예시들에서, 방법은 기판, 및 채널 영역을 포함하는, 기판 상에 형성되는 핀을 수용하는 단계를 포함한다. 채널 영역의 제 1 측부 상에 제 1 소스/드레인 리세스를 규정하고 제 1 측부에 대향하는 채널 영역의 제 2 측부 상에 제 2 소스/드레인 리세스를 규정하도록 핀이 에칭된다. 제 1 소스/드레인 리세스의 최하부 부분 내에 제 1 절연 배리어가 형성되고 제 2 소스/드레인 리세스의 최하부 부분 내에 제 2 절연 배리어가 형성된다. 제 1 소스/드레인 리세스 내에 제 1 절연 배리어 상에 제 1 소스/드레인 피처가 에피택셜방식으로 성장되고, 제 2 소스/드레인 리세스 내에 제 2 절연 배리어 상에 제 2 소스/드레인 피처가 에피택셜방식으로 성장된다. 그러한 몇몇 예시들에서, 제 1 절연 배리어 및 제 2 절연 배리어는 채널 영역에 의해 물리적으로 분리된다. 그러한 몇몇 예시들에서, 제 1 절연 배리어 및 제 2 절연 배리어는 채널 영역 아래로 연장되지 않는다. 그러한 몇몇 예시들에서, 제 1 절연 배리어 및 제 2 절연 배리어는 제 1 소스/드레인 리세스 및 제 2 소스/드레인 리세스를 규정하는 핀의 에칭에 의해 형성된다. 그러한 몇몇 예시들에서, 제 1 소스/드레인 리세스 및 제 2 소스/드레인 리세스는 핀의 에칭 후에 그리고 제 1 소스/드레인 피처 및 제 2 소스/드레인 피처를 에피택셜방식으로 성장시키기 전에 세정된다. 세정은 제 1 소스/드레인 리세스의 최하부 부분 내의 제 1 절연 배리어를 남기고, 제 2 소스/드레인 리세스의 최하부 부분 내의 제 2 절연 배리어를 남기도록 구성된다. 그러한 몇몇 예시들에서, 세정은 제 1 소스/드레인 리세스의 측면을 따라 제 1 절연 배리어의 제 1 부분을 제거하고 제 1 소스/드레인 리세스의 최하부 부분을 따라 제 1 절연 배리어의 제 2 부분을 남기도록 구성된다.
추가적인 예시들에서, 디바이스는 기판, 및 기판 상에 배치되는 디바이스 핀을 포함한다. 디바이스 핀은 채널 영역, 채널 영역에 인접해 있는 소스/드레인 피처, 및 소스/드레인 피처의 최하부 부분과 기판 사이에 배치되는 유전체 배리어를 포함한다. 그러한 몇몇 예시들에서, 디바이스는 디바이스 핀의 최상면 아래에 게이트 스택의 최하면이 배치되도록 디바이스 핀의 채널 영역을 감싸서 배치되는 게이트 스택을 더 포함하고, 게이트 스택의 최하면 아래로 유전체 배리어가 연장된다. 그러한 몇몇 예시들에서, 소스/드레인 피처의 측면은 유전체 배리어 없이 채널 영역과 물리적으로 접촉한다. 그러한 몇몇 예시들에서, 유전체 배리어는 채널 영역 아래로 연장되지 않는다.
추가적인 예시들에서, 디바이스는 기판, 및 기판 상에 배치되는 핀을 포함한다. 핀은 제 1 소스/드레인 피처, 제 1 소스/드레인 피처의 바닥부와 기판 사이에 배치되는 제 1 유전체 배리어, 제 2 소스/드레인 피처, 제 2 소스/드레인 피처의 바닥부와 기판 사이에 배치되는 제 2 유전체 배리어, 및 제 1 소스/드레인 피처와 제 2 소스/드레인 피처 사이에 배치되는 채널 영역을 포함한다. 그러한 몇몇 예시들에서, 제 1 소스/드레인 피처의 측면은 제 1 유전체 배리어 없이 채널 영역과 물리적으로 접촉한다. 그러한 몇몇 예시들에서, 제 1 유전체 배리어 및 제 2 유전체 배리어는 채널 영역 아래로 연장되지 않는다. 그러한 몇몇 예시들에서, 제 1 유전체 배리어는 제 2 유전체 배리어로부터 물리적으로 분리된다. 그러한 몇몇 예시들에서, 디바이스는 채널 영역 상에 배치되는 게이트 스택을 더 포함하고 게이트 스택은 핀의 최상면 아래로 연장된다. 제 1 유전체 배리어 및 제 2 유전체 배리어 각각은 게이트 스택 아래로 연장된다. 그러한 몇몇 예시들에서, 디바이스는 격리 피처를 더 포함한다. 핀은 격리 피처 위로 연장되고, 제 1 유전체 배리어 및 제 2 유전체 배리어 각각은 격리 피처의 최상면 아래로 연장된다. 그러한 몇몇 예시들에서, 디바이스는 격리 피처를 더 포함한다. 핀은 격리 피처 위로 연장되고, 제 1 유전체 배리어 및 제 2 유전체 배리어 각각은 격리 피처의 최상면과 실질적으로 동일 평면 상에 있는 바닥면을 갖는다. 그러한 몇몇 예시들에서, 핀은 제 1 반도체 조성을 포함하고, 제 1 유전체 배리어는 제 1 반도체 조성을 포함하며, 제 1 소스/드레인 피처는 제 1 반도체 조성과는 상이한 제 2 반도체 조성을 포함한다. 그러한 몇몇 예시들에서, 디바이스는 핀의 제 1 측부 상에 배치되는 제 1 격리 피처, 및 핀의 제 2 측부 상에 배치되는 제 2 격리 피처를 더 포함한다. 핀은 제 1 격리 피처 및 제 2 격리 피처 위로 연장되고, 제 1 격리 피처로부터 제 2 격리 피처까지 제 1 유전체 배리어가 연장된다.
추가적인 예시들에서, 디바이스는 기판, 및 기판 위로 연장되는 디바이스 핀을 포함한다. 디바이스 핀은 채널 영역, 채널 영역에 인접해 있는 소스/드레인 피처, 및 소스/드레인 피처 아래에 배치되는 유전체 배리어를 포함한다. 유전체 배리어는 채널 영역 아래에 적어도 부분적으로 배치되는 곡면형 바닥면을 갖는다. 그러한 몇몇 예시들에서, 소스/드레인 피처는 유전체 배리어와 물리적으로 접촉하고, 유전체 배리어는 유전체 배리어 아래에 있는 디바이스 핀과 물리적으로 접촉한다.
다른 추가적인 예시들에서, 방법은 기판, 및 기판 상에 배치되는 핀을 포함하는 워크피스를 수용하는 단계를 포함한다. 핀은 채널 영역을 포함하고, 채널 영역 상에 그리고 채널 영역 주위에 게이트 스택이 배치된다. 채널 영역에 인접해 있는 핀의 일부분이 리세싱된다. 리세싱은 소스/드레인 리세스를 생성하고, 게이트 스택 아래로 연장되는 곡면형 바닥면을 갖는 소스/드레인 리세스 내에 유전체 배리어를 형성한다. 곡면형 바닥면을 포함하는 유전체 배리어의 최하부 부분이 소스/드레인 리세스 내에 남아있도록 워크피스가 세정된다. 소스/드레인 피처와 기판 사이에 유전체 배리어의 최하부 부분이 배치되도록 소스/드레인 리세스 내에 소스/드레인 피처가 형성된다. 그러한 몇몇 예시들에서, 워크피스의 세정은 소스/드레인 리세스의 측면을 따라 배치되는 유전체 배리어의 제 1 부분을 제거하고 유전체 배리어의 최하부 부분을 남기도록 구성되는 건식 세정 프로세스를 포함한다.
상술한 것은 당업자가 본 개시의 양태들을 더 잘 이해할 수 있도록 몇몇 실시예들의 특징들의 개요를 서술한 것이다. 당업자는, 본원에 소개되는 실시예와 동일한 목적을 실행하거나 및/또는 동일한 장점을 달성하도록, 다른 프로세스 및 구조를 설계하거나 또는 변경하기 위한 기반으로서, 그들이 본 개시를 쉽게 사용할 수 있다는 것을 인식해야 한다. 당업자는, 그러한 균등한 구성이 본 개시의 사상 및 범위로부터 벗어나지 않는다는 점과, 본 개시의 사상 및 범위로부터 벗어나지 않고 본원의 다양한 변경, 대체, 및 개조를 행할 수 있다는 점을 또한 자각해야 한다.
실시예들
실시예 1. 방법에 있어서,
워크피스를 수용하는 단계로서, 상기 워크피스는,
기판; 및
상기 기판 위로 연장되는 디바이스 핀 - 상기 디바이스 핀은 채널 영역을 포함함 - 을 포함하는 것인, 상기 워크피스를 수용하는 단계;
상기 채널 영역에 인접해 있는 상기 디바이스 핀의 일부분을 에칭 - 상기 에칭은 소스/드레인 리세스를 생성하고 상기 소스/드레인 리세스 내에 유전체 배리어를 형성함 - 하는 단계;
상기 유전체 배리어의 최하부 부분이 상기 소스/드레인 리세스의 최하부 부분 내에 남아있도록 상기 워크피스를 세정하는 단계; 및
상기 소스/드레인 피처와 상기 디바이스 핀의 나머지 사이에 상기 유전체 배리어의 최하부 부분이 배치되도록 상기 소스/드레인 리세스 내에 소스/드레인 피처를 형성하는 단계를 포함하는, 방법.
실시예 2. 실시예 1에 있어서, 상기 워크피스의 세정은, 상기 소스/드레인 리세스의 측면을 따라 배치되는 상기 유전체 배리어의 측부를 제거하고 상기 유전체 배리어의 최하부 부분을 남기도록 구성되는 건식 세정 프로세스를 포함하는 것인, 방법.
실시예 3. 실시예 2에 있어서, 상기 워크피스의 세정은 습식 세정 프로세스를 더 포함하고, 상기 습식 세정 프로세스는 상기 습식 세정 프로세스 후 상기 유전체 배리어가 남아있도록 구성되는 것인, 방법.
실시예 4. 실시예 2에 있어서, 상기 건식 세정 프로세스는, 상기 소스/드레인 피처의 측면이 상기 유전체 배리어 없이 상기 채널 영역과 물리적으로 접촉하도록 상기 유전체 배리어의 측부를 제거하는 것인, 방법.
실시예 5. 실시예 1에 있어서,
상기 수용된 워크피스는 상기 채널 영역 상에 그리고 상기 채널 영역 주위에 배치되는 게이트 스택을 더 포함하고,
상기 유전체 배리어의 최하면이 상기 게이트 스택의 최하면 아래에 있는 깊이까지 연장되는 깊이로 상기 디바이스 핀의 일부분의 에칭이 수행되는 것인, 방법.
실시예 6. 실시예 5에 있어서, 상기 유전체 배리어의 최상면은 상기 게이트 스택의 최하면 위에 배치되는 것인, 방법.
실시예 7. 실시예 1에 있어서,
상기 수용된 워크피스는 상기 채널 영역 상에 그리고 상기 채널 영역 주위에 배치되는 게이트 스택을 더 포함하고,
상기 유전체 배리어의 최하면이 상기 게이트 스택의 최하면과 동일 평면 상에 있는 깊이까지 연장되는 깊이로 상기 디바이스 핀의 일부분의 에칭이 수행되는 것인, 방법.
실시예 8. 실시예 1에 있어서,
상기 수용된 워크피스는 상기 채널 영역 상에 그리고 상기 채널 영역 주위에 배치되는 게이트 스택을 더 포함하고,
상기 유전체 배리어의 최하면이 상기 게이트 스택의 최하면 위에 있는 깊이까지 연장되는 깊이로 상기 디바이스 핀의 일부분의 에칭이 수행되는 것인, 방법.
실시예 9. 실시예 1에 있어서,
상기 수용된 워크피스는 상기 디바이스 핀을 따라 배치되는 격리 피처를 더 포함하고,
상기 유전체 배리어가 상기 격리 피처의 최상면 아래까지 연장되는 깊이로 상기 디바이스 핀의 일부분의 에칭이 수행되는 것인, 방법.
실시예 10. 실시예 1에 있어서,
상기 디바이스 핀은 제 1 격리 피처와 제 2 격리 피처 사이에 배치되고 상기 제 1 격리 피처와 상기 제 2 격리 피처 위로 연장되며,
상기 유전체 배리어는 상기 제 1 격리 피처로부터 상기 제 2 격리 피처까지 연장되는 것인, 방법.
실시예 11. 방법에 있어서,
기판, 및 채널 영역을 포함하는, 상기 기판 상에 형성되는 핀을 수용하는 단계;
상기 채널 영역의 제 1 측부 상에 제 1 소스/드레인 리세스를 규정하고 상기 제 1 측부에 대향하는 상기 채널 영역의 제 2 측부 상에 제 2 소스/드레인 리세스를 규정하도록 상기 핀을 에칭하는 단계;
상기 제 1 소스/드레인 리세스의 최하부 부분 내에 제 1 절연 배리어를 형성하고 상기 제 2 소스/드레인 리세스의 최하부 부분 내에 제 2 절연 배리어를 형성하는 단계; 및
상기 제 1 소스/드레인 리세스 내에 상기 제 1 절연 배리어 상에 제 1 소스/드레인 피처를 에피택셜방식으로(epitaxially) 성장시키고, 상기 제 2 소스/드레인 리세스 내에 상기 제 2 절연 배리어 상에 제 2 소스/드레인 피처를 에피택셜방식으로 성장시키는 단계를 포함하는, 방법.
실시예 12. 실시예 11에 있어서, 상기 제 1 절연 배리어 및 상기 제 2 절연 배리어는 상기 채널 영역에 의해 물리적으로 분리되는 것인, 방법.
실시예 13. 실시예 11에 있어서, 상기 제 1 절연 배리어 및 상기 제 2 절연 배리어는 상기 채널 영역 아래로 연장되지 않는 것인, 방법.
실시예 14. 실시예 11에 있어서, 상기 제 1 절연 배리어 및 상기 제 2 절연 배리어는 상기 제 1 소스/드레인 리세스 및 상기 제 2 소스/드레인 리세스를 규정하는 상기 핀의 에칭에 의해 형성되는 것인, 방법.
실시예 15. 실시예 11에 있어서, 상기 핀의 에칭 후에 그리고 상기 제 1 소스/드레인 피처 및 상기 제 2 소스/드레인 피처를 에피택셜방식으로 성장시키기 전에 상기 제 1 소스/드레인 리세스 및 상기 제 2 소스/드레인 리세스를 세정하는 단계를 더 포함하고, 상기 세정은 상기 제 1 소스/드레인 리세스의 최하부 부분 내의 상기 제 1 절연 배리어를 남기고, 상기 제 2 소스/드레인 리세스의 최하부 부분 내의 상기 제 2 절연 배리어를 남기도록 구성되는 것인, 방법.
실시예 16. 실시예 15에 있어서, 상기 세정은, 상기 제 1 소스/드레인 리세스의 측면을 따라 상기 제 1 절연 배리어의 제 1 부분을 제거하고 상기 제 1 소스/드레인 리세스의 최하부 부분을 따라 상기 제 1 절연 배리어의 제 2 부분을 남기도록 구성되는 것인, 방법.
실시예 17. 디바이스에 있어서,
기판; 및
상기 기판 상에 배치되는 디바이스 핀을 포함하고, 상기 디바이스 핀은,
채널 영역;
상기 채널 영역에 인접해 있는 소스/드레인 피처; 및
상기 소스/드레인 피처의 최하부 부분과 상기 기판 사이에 배치되는 유전체 배리어를 포함하는 것인, 디바이스.
실시예 18. 실시예 17에 있어서, 상기 디바이스 핀의 최상면 아래에 게이트 스택의 최하면이 배치되도록 상기 디바이스 핀의 채널 영역을 감싸서 배치되는 상기 게이트 스택을 더 포함하고, 상기 게이트 스택의 최하면 아래로 상기 유전체 배리어가 연장되는 것인, 디바이스.
실시예 19. 실시예 17에 있어서, 상기 소스/드레인 피처의 측면은 상기 유전체 배리어 없이 상기 채널 영역과 물리적으로 접촉하는 것인, 디바이스.
실시예 20. 실시예 17에 있어서, 상기 유전체 배리어는 상기 채널 영역 아래로 연장되지 않는 것인, 디바이스.

Claims (10)

  1. 방법에 있어서,
    워크피스를 수용하는 단계로서, 상기 워크피스는,
    기판; 및
    상기 기판 위로 연장되는 디바이스 핀 - 상기 디바이스 핀은 채널 영역을 포함함 - 을 포함하는 것인, 상기 워크피스를 수용하는 단계;
    상기 채널 영역에 인접해 있는 상기 디바이스 핀의 일부분을 에칭하는 단계 - 상기 에칭은 소스/드레인 리세스를 생성하며, 상기 디바이스 핀의 상기 일부분을 에칭함으로써 형성되는 재료를 사용하여 상기 소스/드레인 리세스 내에 유전체 배리어를 형성 - ;
    상기 유전체 배리어의 최하부 부분이 상기 소스/드레인 리세스의 최하부 부분 내에 남아있도록, 상기 소스/드레인 리세스로부터 상기 유전체 배리어의 제 1 부분을 제거하기 위해 상기 워크피스를 세정하는 단계; 및
    상기 소스/드레인 피처와 상기 디바이스 핀의 나머지 사이에 상기 유전체 배리어의 최하부 부분이 배치되도록 상기 소스/드레인 리세스 내에 소스/드레인 피처를 형성하는 단계를 포함하는, 방법.
  2. 제 1 항에 있어서, 상기 워크피스의 세정은, 상기 소스/드레인 리세스의 측면을 따라 배치되는 상기 유전체 배리어의 측부를 제거하고 상기 유전체 배리어의 최하부 부분을 남기도록 구성되는 건식 세정 프로세스를 포함하는 것인, 방법.
  3. 제 2 항에 있어서, 상기 워크피스의 세정은 습식 세정 프로세스를 더 포함하고, 상기 습식 세정 프로세스는 상기 습식 세정 프로세스 후 상기 유전체 배리어가 남아있도록 구성되는 것인, 방법.
  4. 제 2 항에 있어서, 상기 건식 세정 프로세스는, 상기 소스/드레인 피처의 측면이 상기 유전체 배리어 없이 상기 채널 영역과 물리적으로 접촉하도록 상기 유전체 배리어의 측부를 제거하는 것인, 방법.
  5. 제 1 항에 있어서,
    상기 수용된 워크피스는 상기 채널 영역 상에 그리고 상기 채널 영역 주위에 배치되는 게이트 스택을 더 포함하고,
    상기 유전체 배리어의 최하면이 상기 게이트 스택의 최하면 아래에 있는 깊이까지 연장되는 깊이로 상기 디바이스 핀의 일부분의 에칭이 수행되는 것인, 방법.
  6. 제 1 항에 있어서,
    상기 수용된 워크피스는 상기 채널 영역 상에 그리고 상기 채널 영역 주위에 배치되는 게이트 스택을 더 포함하고,
    상기 유전체 배리어의 최하면이 상기 게이트 스택의 최하면과 동일 평면 상에 있는 깊이까지 또는 상기 게이트 스택의 최하면 위에 있는 깊이까지 연장되는 깊이로 상기 디바이스 핀의 일부분의 에칭이 수행되는 것인, 방법.
  7. 제 1 항에 있어서,
    상기 수용된 워크피스는 상기 디바이스 핀을 따라 배치되는 격리 피처를 더 포함하고,
    상기 유전체 배리어가 상기 격리 피처의 최상면 아래까지 연장되는 깊이로 상기 디바이스 핀의 일부분의 에칭이 수행되는 것인, 방법.
  8. 제 1 항에 있어서,
    상기 디바이스 핀은 제 1 격리 피처와 제 2 격리 피처 사이에 배치되고 상기 제 1 격리 피처와 상기 제 2 격리 피처 위로 연장되며,
    상기 유전체 배리어는 상기 제 1 격리 피처로부터 상기 제 2 격리 피처까지 연장되는 것인, 방법.
  9. 방법에 있어서,
    기판, 및 채널 영역을 포함하는, 상기 기판 상에 형성되는 핀을 수용하는 단계;
    상기 채널 영역의 제 1 측부 상에 제 1 소스/드레인 리세스를 규정하고 상기 제 1 측부에 대향하는 상기 채널 영역의 제 2 측부 상에 제 2 소스/드레인 리세스를 규정하도록 상기 핀을 에칭하는 단계;
    상기 제 1 소스/드레인 리세스의 최하부 부분 내에 제 1 절연 배리어를 형성하고 상기 제 2 소스/드레인 리세스의 최하부 부분 내에 제 2 절연 배리어를 형성하는 단계로서, 상기 제 1 절연 배리어 및 상기 제 2 절연 배리어는 상기 제 1 소스/드레인 리세스 및 상기 제 2 소스/드레인 리세스를 규정하기 위해 상기 핀을 에칭함으로써 형성되는 재료를 사용하여 형성되는 것인, 상기 제 1 절연 배리어 및 제 2 절연 배리어를 형성하는 단계;
    상기 제 1 소스/드레인 리세스로부터 상기 제 1 절연 배리어의 제 1 부분을 제거하기 위해 그리고 상기 제2 소스/드레인 리세스로부터 상기 제 2 절연 배리어의 제1 부분을 제거하기 위해 상기 제 1 소스/드레인 리세스 및 상기 제 2 소스/드레인 리세스를 세정하는 단계로서, 상기 세정은 상기 제 1 소스/드레인 리세스의 최하부 부분 내에 상기 제 1 절연 배리어를 남기도록 그리고 상기 제 2 소스/드레인 리세스의 최하부 부분 내에 상기 제 2 절연 배리어를 남기도록 구성되는 것인, 상기 세정 단계; 및
    상기 제 1 소스/드레인 리세스 내에 상기 제 1 절연 배리어 상에 제 1 소스/드레인 피처를 에피택셜방식으로(epitaxially) 성장시키고, 상기 제 2 소스/드레인 리세스 내에 상기 제 2 절연 배리어 상에 제 2 소스/드레인 피처를 에피택셜방식으로 성장시키는 단계를 포함하는, 방법.
  10. 디바이스에 있어서,
    기판; 및
    상기 기판 상에 배치되는 디바이스 핀을 포함하고, 상기 디바이스 핀은,
    채널 영역;
    상기 채널 영역에 인접해 있는 소스/드레인 피처;
    상기 소스/드레인 피처의 최하부 부분과 상기 기판 사이에 배치되는 유전체 배리어 - 상기 유전체 배리어는 곡면형 바닥면을 가지며 상기 유전체 배리어의 두께는 상기 유전체 배리어의 중심부에서 가장 두꺼움 - ; 및
    게이트 스택의 최하부 표면이 상기 디바이스 핀의 최상부 표면 아래에 배치되도록 상기 디바이스 핀의 상기 채널 영역을 오버랩핑하여(overlapping) 배치되는 상기 게이트 스택을 포함하고,
    상기 유전체 배리어는 상기 게이트 스택의 상기 최하부 표면의 아래로 연장하는 것인, 디바이스.
KR1020180006452A 2017-10-30 2018-01-18 소스/드레인 배리어를 갖는 집적 회로 디바이스 KR102127793B1 (ko)

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