TWI638484B - 方向性耦合器 - Google Patents

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TWI638484B
TWI638484B TW105141821A TW105141821A TWI638484B TW I638484 B TWI638484 B TW I638484B TW 105141821 A TW105141821 A TW 105141821A TW 105141821 A TW105141821 A TW 105141821A TW I638484 B TWI638484 B TW I638484B
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芦田裕太
大塚識顯
木島壯氏
匂坂康則
後藤哲三
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Tdk股份有限公司
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Abstract

本發明之方向性耦合器具備有：第1至第4埠；主線路，其連接第1埠與第2埠；第1及第2副線路部，其等分別相對於主線路而電磁場耦合；以及相位偏移器。第1副線路部、相位偏移器及第2副線路部依該順序被串聯地設置於第3埠與第4埠之間。相位偏移器輸出相位相對於輸入訊號延遲之訊號。相位偏移器之輸出訊號相對於輸入訊號之相位延遲量，隨著輸入訊號之頻率越高會變得越大。相位延遲量成為90度時之輸入訊號之頻率之2倍的頻率，低於相位延遲量成為180度時之輸入訊號之頻率。

Description

方向性耦合器
本發明係關於可於寬頻帶使用之方向性耦合器。
方向性耦合器係於例如行動電話、無線LAN(區域網路)通訊機器等之無線通訊機器之收發訊電路中，用來檢測收發訊訊號之位準所使用。
作為習知之方向性耦合器，已知有如下之構成者。該方向性耦合器具備有輸入埠、輸出埠、耦合埠、終端埠、主線路、及副線路。主線路之一端係連接於輸入埠，主線路之另一端係連接於輸出埠。副線路之一端係連接於耦合埠，副線路之另一端係連接於終端埠。主線路與副線路電磁場耦合。終端埠係經由具有例如50Ω之電阻值之終端電阻而被接地。輸入埠被輸入高頻訊號，該高頻訊號係自輸出埠所輸出。自耦合埠輸出有具有對應於被輸入至輸入埠之高頻訊號之電力的電力之耦合訊號。
作為表示方向性耦合器之特性之主要參數，存在有耦合度、隔離度(isolation)及耦合埠之反射損失。以下，對於該等之定義進行說明。首先，於輸入埠輸入有電力P1之高頻訊號之情形時，將自耦合埠所輸出之訊號之電力設為P3。又，於輸出埠輸入有電力P02之高頻訊號之情形時，將自耦合埠所輸出之訊號之電力設為P03。又，於耦合埠輸入有電力P5之高頻訊號之情形時，將在耦合 埠所反射之訊號之電力設為P6。又，將耦合度、隔離度及耦合埠之反射損失，分別以符號C、I、RL來表示。該等係由以下之數式所定義。
C=10log(P3/P1)[dB]
I=10log(P03/P02)[dB]
RL=10log(P6/P5)[dB]
在習知之方向性耦合器中，由於被輸入輸入埠之高頻訊號之頻率越高耦合度便越大，因此存在有耦合度之頻率特性不平坦之問題。所謂耦合度變大，係指於將耦合度表示為-c(dB)時，c之值會變小。
於台灣專利公開第201251191A號、日本專利特開2013-214840號公報及中國專利公開第104852115A號中，記載有用以解決上述問題之方向性耦合器。於台灣專利公開第201251191A號所記載之方向性耦合器，具備有：主線路；第1及第2副線路，其等分別相對於主線路而電磁場耦合；及相位轉換部，其係設置於第1副線路與第2副線路之間。相位轉換部係使具有於既定之頻帶中隨著頻率變高而在0度以上180度以下之範圍內單調增加之絕對值之相位偏移相對於通過訊號而產生。具體而言，相位轉換部係低通濾波器。
於日本專利特開2013-214840號公報所記載之方向性耦合器，具備有主線路與副線路。副線路包含有分別相對於主線路而電磁場耦合之2個耦合部、及設置於2個耦合部之間之非耦合部。非耦合部係可說是包含較長線路之延遲線。
於中國專利公開第104852115A號所記載之方向性耦合器，具備有主線路、分別相對於主線路而電磁場耦合之第1及第2副線路部、以及被設置於第1副線路部與第2副線路部之間之整合電路。
於"Electronic filter design handbook"by Arthur B.Williams,McGraw-Hill,New Yoke,1981,pages 7-1 to 7-9中，記載有由LC(電容電感)電路所構成之全通電路。
近年來，LTE(長期演進；Long Term Evolution)規格之移動體通訊系統係被實用化，而作為LTE規格之發展規格之LTE-Advanced規格之移動體通訊系統的實用化正受到研究。LTE-Advanced規格之主要技術之一，為載波聚合(Carrier Aggregation，以下亦記載為CA)。CA係可同時地使用被稱為組件載波之複數個載波來進行寬頻帶傳送之技術。
在對應於CA之移動體通訊機器中，複數個頻帶被同時地使用。因此，在對應於CA之移動體通訊機器中，需要可利用複數個頻帶之複數個訊號之方向性耦合器，即可在寬頻帶使用之方向性耦合器。
可在寬頻帶使用之方向性耦合器所需要之特性，係在較寬之頻帶中，能抑制隨著頻率變化所產生之耦合度的變化。有關於此，於台灣專利公開第201251191A號、日本專利特開2013-214840號公報及中國專利公開第104852115A號所記載之方向性耦合器，未必能獲得充分之特性。
本發明之目的，在於提供在較寬之頻帶中可抑制隨著 頻率之變化所產生耦合度之變化之方向性耦合器。
本發明第1及第2態樣之方向性耦合器，具備有：第1埠；第2埠；第3埠；第4埠；主線路，其連接第1埠與第2埠；第1副線路部及第2副線路部，其等包含有分別相對於主線路而電磁場耦合之線路；以及相位偏移器，其輸出相位相對於輸入訊號延遲之訊號。第1副線路部、相位偏移器及第2副線路部係於電路構成上依該順序被串聯地設置於第3埠與第4埠之間。
在本發明第1態樣之方向性耦合器中，相對於相位偏移器之輸入訊號之相位偏移器之輸出訊號之相位延遲量，隨著輸入訊號之頻率越高會變得越大。相位延遲量成為90度時之輸入訊號之頻率之2倍的頻率，低於相位延遲量成為180度時之輸入訊號之頻率。
在本發明第2態樣之方向性耦合器中，相位偏移器包含有連接第1副線路部與第2副線路部之第1路徑、及第2路徑。第1路徑包含有分別具有電感而相互地感應耦合之第1電感元件與第2電感元件。第1電感元件與第2電感元件分別具有相互地位於相反側之第1端部及第2端部。第1電感元件之第1端部係連接於第1副線路部。第2電感元件之第1端部係連接於第2副線路部。第1電感元件之第2端部與第2電感元件之第2端部係相互地連接，且經由第2路徑被連接於地線。第2路徑包含有第1電容器。
第1電感元件可為第1線路，第2電感元件可為第2線路。第1線路與第2線路可相互地電容耦合。
又，第1線路可包含第1線路部分，第2線路可包含與第1線路部分對向之第2線路部分。在電路構成上，第1線路部 分具有離第1副線路部最近之第1端緣、及其相反側之第2端緣。在電路構成上，第2線路部分具有離第2副線路部最近之第1端緣、及其相反側之第2端緣。第2線路部分之第1端緣就物理上而言離第1線路部分中之第1線路部分的第2端緣最近，而第2線路部分之第2端緣就物理上而言離第1線路部分中之第1線路部分的第1端緣最近。
相位偏移器在包含第1路徑與第2路徑之情形時，亦可進一步具有第3路徑，其連接第1電感元件之第1端部與第2電感元件之第1端部。第3路徑包含第2電容器。
又，第2路徑亦可進一步包含被串聯地連接於第1電容器之電感器。
本發明第1及第2態樣之方向性耦合器，亦可進一步具備有：層積體，其係用以將第1至第4埠、主線路、第1及第2副線路部、以及相位偏移器一體化者。層積體包含有經層積之複數個介電體層與複數個導體層。層積體亦可具有位於複數個介電體層及複數個導體層之層積方向之兩端的上表面與底面。相較於主線路以及第1及第2副線路部，相位偏移器亦可位於更靠近上表面之位置。
本發明第1及第2態樣之方向性耦合器具備有第1及第2副線路部、與相位偏移器。在本發明第1態樣之方向性耦合器中，相位偏移器之輸出訊號相對於相位偏移器之輸入訊號之相位延遲量，隨著輸入訊號之頻率越高會變得越大，相位延遲量成為90度時之輸入訊號之頻率之2倍的頻率，低於相位延遲量成為180度時之輸入訊號之頻率。又，根據本發明第2態樣之方向性耦合器之 相位偏移器，可實現本發明第1態樣之方向性耦合器之相位偏移器之上述特性。由上述內容可知，根據本發明第1及第2態樣之方向性耦合器，可實現在較寬之頻帶中能抑制隨著頻率變化所產生之耦合度的變化之方向性耦合器。
本發明之其他目的、特徵及優點，可藉由下述說明而充分理解。
1‧‧‧方向性耦合器
10‧‧‧主線路
10A‧‧‧第1部分
10B‧‧‧第2部分
11‧‧‧第1埠
12‧‧‧第2埠
13‧‧‧第3埠
14‧‧‧第4埠
20A‧‧‧第1副線路部
20A1‧‧‧第1端部
20A2‧‧‧第2端部
20B‧‧‧第2副線路部
20B1‧‧‧第1端部
20B2‧‧‧第2端部
30‧‧‧相位偏移器
31‧‧‧第1路徑
31A‧‧‧第1線路部分
31Aa‧‧‧第1端緣
31Ab‧‧‧第2端緣
31B‧‧‧第2線路部分
31Ba‧‧‧第1端緣
31Bb‧‧‧第2端緣
32‧‧‧第2路徑
33‧‧‧第3路徑
40A‧‧‧第1耦合部
40B‧‧‧第2耦合部
50‧‧‧層積體
50A‧‧‧上表面
50B‧‧‧底面
50C~50F‧‧‧側面
51‧‧‧介電體層
51T1~51T6‧‧‧通孔
52‧‧‧介電體層
52T1~52T6‧‧‧通孔
53‧‧‧介電體層
53T1~53T6‧‧‧通孔
54‧‧‧介電體層
54T1~54T6‧‧‧通孔
55‧‧‧介電體層
55T3~55T6‧‧‧通孔
56‧‧‧介電體層
56T3~56T6‧‧‧通孔
57‧‧‧介電體層
57T3~57T6‧‧‧通孔
58‧‧‧介電體層
58T3~58T6‧‧‧通孔
59‧‧‧介電體層
59T3~59T6‧‧‧通孔
60‧‧‧介電體層
60T3~60T7‧‧‧通孔
61‧‧‧介電體層
61T3、61T4、61T7‧‧‧通孔
62‧‧‧介電體層
62T3、62T4、62T7、62T8‧‧‧通孔
63‧‧‧介電體層
63T3、63T4、63T7、63T8‧‧‧通孔
64‧‧‧介電體層
64T4、64T8‧‧‧通孔
65‧‧‧介電體層
66‧‧‧介電體層
71、72、75、76‧‧‧反射損失之頻率特性
73、74、77、78、80、81、82、83‧‧‧相位差之頻率特性
90~93‧‧‧耦合度之頻率特性
101‧‧‧方向性耦合器
111‧‧‧第1端子
112‧‧‧第2端子
113‧‧‧第3端子
114‧‧‧第4端子
115、116‧‧‧接地端子
130‧‧‧延遲部
162‧‧‧介電體層
162T3、162T4、162T7、162T8‧‧‧通孔
163‧‧‧介電體層
163T3、163T4、163T7、163T8‧‧‧通孔
164‧‧‧介電體層
164T4、164T7‧‧‧通孔
165‧‧‧介電體層
201‧‧‧方向性耦合器
230‧‧‧延遲部
301‧‧‧方向性耦合器
330‧‧‧延遲部
521~524‧‧‧導體層
525‧‧‧(接地用)導體層
541‧‧‧導體層
551‧‧‧導體層
552‧‧‧導體層
571‧‧‧導體層
591‧‧‧(接地用)導體層
601‧‧‧導體層
611‧‧‧導體層
621‧‧‧導體層
631‧‧‧導體層
641‧‧‧導體層
651‧‧‧導體層
661‧‧‧標記
1621、1622‧‧‧導體層
1641、1642‧‧‧導體層
1651、1652‧‧‧導體層
C1‧‧‧第1電容器
C2‧‧‧第2電容器
C101、C102、C103‧‧‧電容器
C301、C302‧‧‧電容器
c‧‧‧耦合度
i‧‧‧隔離度
K‧‧‧耦合係數
L1‧‧‧第1電感元件
L1a‧‧‧第1端部
L1b‧‧‧第2端部
L2‧‧‧第2電感元件
L2a‧‧‧第1端部
L2b‧‧‧第2端部
L3‧‧‧電感器
L101、L102‧‧‧電感器
L301、L302‧‧‧電感器
Q‧‧‧極點
T‧‧‧層積方向
β‧‧‧相位差
ω‧‧‧角頻率
ωr‧‧‧共振角頻率
圖1係顯示本發明第1實施形態之方向性耦合器之電路構成之第1例之電路圖。
圖2係顯示本發明第1實施形態之方向性耦合器之電路構成之第2例之電路圖。
圖3係本發明之第1實施形態之方向性耦合器之立體圖。
圖4係顯示圖3所示之方向性耦合器之層積體之內部之立體圖。
圖5係顯示圖3所示之方向性耦合器之層積體之內部之立體圖。
圖6A至圖6D係分別顯示圖3所示之方向性耦合器之層積體中第1層至第4層之介電體層之圖案形成面之說明圖。
圖7A至圖7D係分別顯示圖3所示之方向性耦合器之層積體中第5層至第8層之介電體層之圖案形成面之說明圖。
圖8A至圖8D係分別顯示圖3所示之方向性耦合器之層積體中第9層至第12層之介電體層之圖案形成面之說明圖。
圖9A至圖9D係分別顯示圖3所示之方向性耦合器之層積體 中第13層至第16層之介電體層之圖案形成面之說明圖。
圖10係顯示圖1所示之相位偏移器之特性與圖2所示之相位偏移器之特性之特性圖。
圖11係顯示在改變第1電感元件與第2電感元件之感應耦合之耦合係數時之相位偏移器特性之變化之特性圖。
圖12係顯示本發明第1實施形態之方向性耦合器之耦合度之頻率特性之特性圖。
圖13係顯示本發明第1實施形態之方向性耦合器之隔離度之頻率特性之特性圖。
圖14係顯示本發明第1實施形態之方向性耦合器之第1埠與第2埠之間之插入損失之頻率特性之特性圖。
圖15係顯示本發明第1實施形態之方向性耦合器之第1埠之反射損失之頻率特性之特性圖。
圖16係顯示本發明第1實施形態之方向性耦合器之第3埠與第4埠之間之插入損失之頻率特性之特性圖。
圖17係顯示本發明第1實施形態之方向性耦合器之第3埠之反射損失之頻率特性之特性圖。
圖18係顯示第1比較例之方向性耦合器之電路構成之電路圖。
圖19係顯示第2比較例之方向性耦合器之電路構成之電路圖。
圖20係顯示第3比較例之方向性耦合器之電路構成之電路圖。
圖21係顯示第1至第3比較例之方向性耦合器中延遲部與本發明第1實施形態之方向性耦合器之相位偏移器之特性之特性圖。
圖22係顯示第1至第3比較例之方向性耦合器與本發明第1實施形態之方向性耦合器之耦合度之頻率特性之特性圖。
圖23係顯示本發明第1實施形態之方向性耦合器之第1變形例之電路構成之電路圖。
圖24係顯示本發明第1實施形態之方向性耦合器之第2變形例之電路構成之電路圖。
圖25係顯示本發明第2實施形態之方向性耦合器之電路構成之電路圖。
圖26係顯示本發明第2實施形態之方向性耦合器之層積體之內部之立體圖。
圖27係顯示本發明第2實施形態之方向性耦合器之層積體之內部之立體圖。
圖28A至圖28D係分別顯示本發明第2實施形態之方向性耦合器之層積體中第12層至第15層之介電體層之圖案形成面之說明圖。
圖29係顯示本發明第2實施形態之方向性耦合器之變形例之電路構成之電路圖。
[第1實施形態]
以下，對本發明之實施形態，參照圖式詳細地進行說明。首先，參照圖1及圖2，對本發明第1實施形態之方向性耦合器之電路構成進行說明。圖1顯示本實施形態之方向性耦合器之電路構成之第1例。圖2顯示本實施形態之方向性耦合器之電路構成之第2例。如圖1及圖2所示，本實施形態之方向性耦合器1具備有第1埠11、第2埠12、第3埠13、及第4埠14。尤其，在本實施形態中，第 1埠11係輸入埠，第2埠12係輸出埠，第3埠13係耦合埠，而第4埠14係終端埠。第4埠14係經由具有例如50Ω之電阻值之終端電阻而被接地。
方向性耦合器1進一步具備有：主線路10，其連接第1埠11與第2埠12；第1副線路部20A及第2副線路部20B，其等係由分別相對於主線路10而電磁場耦合之線路所構成；以及相位偏移器30。第1副線路部20A、相位偏移器30及第2副線路部20B係於電路構成上，依該順序被串聯地設置於第3埠13與第4埠14之間。
第1副線路部20A具有相互地位於相反側之第1端部20A1及第2端部20A2。第2副線路部20B具有相互地位於相反側之第1端部20B1及第2端部20B2。第1副線路部20A之第1端部20A1係連接於第3埠13。第2副線路部20B之第1端部20B1係連接於第4埠14。
相位偏移器30包含有連接第1副線路部20A與第2副線路部20B之第1路徑31、及第2路徑32。第1路徑31包含有分別具有電感而相互地感應耦合之第1電感元件L1與第2電感元件L2。第1電感元件L1與第2電感元件L2分別各具有相互地位於相反側之第1端部及第2端部。以下，分別以符號L1a、L1b來表示第1電感元件L1之第1端部與第2端部，並分別以符號L2a、L2b來表示第2電感元件L2之第1端部與第2端部。
第1電感元件L1之第1端部L1a係連接於第1副線路部20A之第2端部20A2。第2電感元件L2之第1端部L2a係連接於第2副線路部20B之第2端部20B2。第1電感元件L1之第2 端部L1b與第2電感元件L2之第2端部L2b係相互地連接，且經由第2路徑32而被連接於地線。如圖1及圖2所示，第2路徑32包含第1電容器C1。
此處，對第1電感元件L1與第2電感元件L2之構成詳細地進行說明。第1電感元件L1與第2電感元件L2，既可分別為線路，亦可為作為集總參數元件(lumped parameter element)之電感器。圖1所示之第1例係第1電感元件L1與第2電感元件L2分別為線路之例。圖2所示之第2例係第1電感元件L1與第2電感元件L2分別為電感器之例。
在第1例中，將第1電感元件L1設為第1線路，將第2電感元件L2設為第2線路。第1線路與第2線路至少進行感應耦合。第1線路與第2線路亦可進一步如分布參數電路(distributed constant circuit)般，以第1線路與第2線路間之電容沿著第1及第2線路連續地分布之方式進行電容耦合。
又，在第1例中，第1線路可包含第1線路部分，第2線路可包含對向於第1線路部分之第2線路部分。在電路構成上，第1線路部分具有離第1副線路部20A最近之第1端緣、及其相反側之第2端緣。在電路構成上，第2線路部分具有離第2副線路部20B最近之第1端緣、及其相反側之第2端緣。第2線路部分之第1端緣就物理上而言離第1線路部分之第1線路部分的第2端緣最近。第2線路部分之第2端緣就物理上而言離第1線路部分之第1線路部分的第1端緣最近。對第1及第2線路部分，將於後更詳細地進行說明。
如圖2所示，在第2例中，第1電感元件L1與第2 電感元件L2亦可經由作為集總參數元件之電感器而電容耦合。具體而言，圖2所示之相位偏移器30進一步具有連接第1電感元件L1之第1端部L1a與第2電感元件L2之第1端部L2a的第3路徑33。第3路徑33包含有使第1電感元件L1與第2電感元件L2電容耦合之第2電容器C2。
主線路10具有與第1副線路部20A電磁場耦合之第1部分10A、及與第2副線路部20B電磁場耦合之第2部分10B。此處，將第1部分10A與第1副線路部20A合稱為第1耦合部40A。此外，將第2部分10B與第2副線路部20B合稱為第2耦合部40B。
其次，對本實施形態之方向性耦合器1之作用進行說明。第1埠11被輸入高頻訊號，該高頻訊號係自第2埠12所輸出。自第3埠13輸出有具有對應於被輸入至第1埠11之高頻訊號之電力的電力之耦合訊號。
於第1埠11與第3埠13之間，形成有經由第1耦合部40A之第1訊號路徑、以及經由第2耦合部40B及相位偏移器30之第2訊號路徑。於高頻訊號被輸入至第1埠11時，自第3埠13所輸出之耦合訊號係將分別通過第1及第2訊號路徑之訊號合成而得之訊號。方向性耦合器1之耦合度係依存於第1及第2耦合部40A、40B各者單獨之耦合度、以及分別通過第1及第2訊號路徑之訊號的相位關係。
於第2埠12與第3埠13之間，形成有經由第1耦合部40A之第3訊號路徑、以及經由第2耦合部40B及相位偏移器30之第4訊號路徑。方向性耦合器1之隔離度係依存於第1及第2耦合部40A、40B各者單獨之耦合度、以及分別通過第3及第4訊 號路徑之訊號的相位關係。
本實施形態之相位偏移器30，輸出相位相對於輸入訊號延遲之訊號。相位偏移器30之輸出訊號相對於相位偏移器30之輸入訊號之相位延遲量，隨著輸入訊號之頻率越高會變得越大。相位延遲量成為90度時之輸入訊號之頻率之2倍的頻率，低於相位延遲量成為180度時之輸入訊號之頻率。對該相位偏移器30之特性，將於後更詳細地進行說明。
其次，對方向性耦合器1之構造之一例進行說明。此處，對與圖1所示之第1例之電路構成對應之方向性耦合器1之構造之一例進行說明。圖3係方向性耦合器1之立體圖。圖3所示之方向性耦合器1具備有：層積體50，其用以將第1至第4埠11~14、主線路10、第1及第2副線路部20A、20B、以及相位偏移器30一體化。雖於後將詳細地進行說明，但層積體50包含有經層積之複數個介電體層與複數個導體層。
層積體50呈具有外周部之長方體形狀。層積體50之外周部包含有上表面50A、底面50B、及4個側面50C~50F。上表面50A與底面50B相互地朝向相反側，側面50C、50D亦相互地朝向相反側，而側面50E、50F亦相互地朝向相反側。側面50C~50F係垂直於上表面50A及底面50B。於層積體50中，垂直於上表面50A及底面50B之方向係複數個介電體層及複數個導體層之層積方向。在圖3中，將該層積方向以標示符號T之箭頭來表示。上表面50A與底面50B位於層積方向T之兩端。
圖3所示之方向性耦合器1具備有第1端子111、第2端子112、第3端子113、第4端子114、及2個接地端子115、 116。第1至第4端子111、112、113、114分別對應於圖1所示之第1至第4埠11、12、13、14。接地端子115、116係連接於地線。端子111~116係配置於層積體50之底面50B。
其次，參照圖4至圖9D，對層積體50詳細地進行說明。層積體50具有經層積之16層之介電體層。以下，將該16層之介電體層以由下而上之順序稱為第1層至第16層之介電體層。圖4及圖5係分別顯示層積體50之內部之立體圖。圖6A至圖6D分別顯示第1層至第4層之介電體層之圖案形成面。圖7A至圖7D分別顯示第5層至第8層之介電體層之圖案形成面。圖8A至圖8D分別顯示第9層至第12層之介電體層之圖案形成面。圖9A至圖9D分別顯示第13層至第16層之介電體層之圖案形成面。
如圖6A所示，於第1層之介電體層51之圖案形成面，形成有第1至第4端子111、112、113、114、及接地端子115、116。又，於介電體層51形成有被分別連接於端子111、112、113、114、115、116之通孔51T1、51T2、51T3、51T4、51T5、51T6。
如圖6B所示，於第2層之介電體層52之圖案形成面，形成有導體層521、522、523、524、及接地用導體層525。又，於介電體層52形成有通孔52T1、52T2、52T3、52T4、52T5、52T6。通孔52T1與圖6A所示之通孔51T1係連接於導體層521。通孔52T2與圖6A所示之通孔51T2係連接於導體層522。通孔52T3與圖6A所示之通孔51T3係連接於導體層523。通孔52T4與圖6A所示之通孔51T4係連接於導體層524。通孔52T5、52T6與圖6A所示之通孔51T5、51T6係連接於導體層525。
如圖6C所示，於第3層之介電體層53，形成有通孔 53T1、53T2、53T3、53T4、53T5、53T6。於通孔53T1~53T6分別連接有圖6B所示之通孔52T1~52T6。
如圖6D所示，於第4層之介電體層54之圖案形成面形成有導體層541。又，於介電體層54形成有通孔54T1、54T2、54T3、54T4、54T5、54T6。於通孔54T1、54T3~54T6分別連接有圖6C所示之通孔53T1、53T3~53T6。通孔54T2係連接於導體層541與圖6C所示之通孔53T2。
如圖7A所示，於第5層之介電體層55之圖案形成面，形成有用以構成主線路10而使用之導體層551、及用以構成第2副線路部20B所使用之導體層552。導體層551、552分別各具有第1端與第2端。又，於介電體層55形成有通孔55T3、55T4、55T5、55T6。於通孔55T3、55T5、55T6分別連接有圖6D所示之通孔54T3、54T5、54T6。通孔55T4係連接於導體層552之第1端之附近部分。圖6D所示之通孔54T1係連接於導體層551之第1端之附近部分。圖6D所示之通孔54T2係連接於導體層551之第2端之附近部分。圖6D所示之通孔54T4係連接於導體層552之第2端之附近部分。
如圖7B所示，於第6層之介電體層56，形成有通孔56T3、56T4、56T5、56T6。於通孔56T3~56T6分別連接有圖7A所示之通孔55T3~55T6。
如圖7C所示，於第7層之介電體層57之圖案形成面，形成有用以構成第1副線路部20A而使用之導體層571。導體層571具有第1端與第2端。又，於介電體層57形成有通孔57T3、57T4、57T5、57T6。通孔57T3係連接於導體層571之第1端之 附近部分。於通孔57T4、57T5、57T6分別連接有圖7B所示之通孔56T4、56T5、56T6。圖7B所示之通孔56T3係連接於導體層571之第2端之附近部分。
如圖7D所示，於第8層之介電體層58形成有通孔58T3、58T4、58T5、58T6。於通孔58T3~58T6分別連接有圖7C所示之通孔57T3~57T6。
如圖8A所示，於第9層之介電體層59之圖案形成面，形成有接地用導體層591。又，於介電體層59形成有通孔59T3、59T4、59T5、59T6。於通孔59T3、59T4分別連接有圖7D所示之通孔58T3、58T4。通孔59T5、59T6與圖7D所示之通孔58T5、58T6係連接於導體層591。
如圖8B所示，於第10層之介電體層60之圖案形成面，形成有用以構成第1電容器C1而使用之導體層601。又，於介電體層60形成有通孔60T3、60T4、60T5、60T6、60T7。於通孔60T3~60T6分別連接有圖8A所示之通孔59T3~59T6。通孔60T7係連接於導體層601。
如圖8C所示，於第11層之介電體層61之圖案形成面，形成有接地用導體層611。又，於介電體層61形成有通孔61T3、61T4、61T7。於通孔61T3、61T4、61T7分別連接有圖8B所示之通孔60T3、60T4、60T7。圖8B所示之通孔60T5、60T6係連接於導體層611。
如圖8D所示，於第12層之介電體層62之圖案形成面，形成有導體層621。又，於介電體層62形成有通孔62T3、62T4、62T7、62T8。於通孔62T3、62T4分別連接有圖8C所示之通孔 61T3、61T4。通孔62T7、62T8與圖8C所示之通孔61T7係連接於導體層621。
如圖9A所示，於第13層之介電體層63之圖案形成面，形成有導體層631。又，於介電體層63形成有通孔63T3、63T4、63T7、63T8。於通孔63T3、63T7、63T8分別連接有圖8D所示之通孔62T3、62T7、62T8。通孔63T4與圖8D所示之通孔62T4係連接於導體層631。
如圖9B所示，於第14層之介電體層64之圖案形成面，形成有用以構成第1電感元件L1之導體層641。導體層641具有第1端與第2端。又，於介電體層64形成有通孔64T4、64T8。於通孔64T4、64T8分別連接有圖9A所示之通孔63T4、63T8。圖9A所示之通孔63T3係連接於導體層641之第1端之附近部分。圖9A所示之通孔63T7係連接於導體層641之第2端之附近部分。
如圖9C所示，於第15層之介電體層65之圖案形成面，形成有用以構成第2電感元件L2之導體層651。導體層651具有第1端與第2端。圖9B所示之通孔64T4係連接於導體層651之第1端之附近部分。圖9B所示之通孔64T8係連接於導體層651之第2端之附近部分。
如圖9D所示，於第16層之介電體層66之圖案形成面形成有標記661。
圖3所示之層積體50係以第1層之介電體層51之圖案形成面成為層積體50之底面50B之方式，將第1層至第16層之介電體層51~66層積而構成。
圖4顯示自側面50C側所觀察之層積體50之內部。 圖5顯示自側面50E側所觀察之層積體50之內部。
以下，對圖1所示之方向性耦合器1之第1例之電路的構成要素與圖6A至圖9D所示之層積體50之內部之構成要素之對應關係進行說明。主線路10係藉由圖7A所示之導體層551所構成。導體層551之第1端之附近部分，係經由通孔51T1、導體層521及通孔52T1、53T1、54T1被連接於第1端子111。導體層551之第2端子之附近部分係經由通孔51T2、導體層522及通孔52T2、53T2、54T2，被連接於第2端子112。
圖7C所示之導體層571之一部分經由介電體層55、56，而對向於導體層551之一部分。第1副線路部20A係藉由前述之導體層571之一部分所構成。導體層571之第2端之附近部分係經由通孔51T3、導體層523及通孔52T3、53T3、54T3、55T3、56T3，被連接於第3端子113。
圖7A所示之導體層552之一部分對向於導體層551之一部分。第2副線路部20B係藉由前述之導體層552之一部分所構成。導體層552之第2端之附近部分係經由通孔51T4、導體層524及通孔52T4、53T4、54T4，被連接於第4端子114。
第1電感元件L1係藉由圖9B所示之導體層641所構成。導體層641之第1端之附近部分係經由通孔57T3、58T3、59T3、60T3、61T3、62T3、63T3，被連接於構成第1副線路部20A之導體層571。導體層641與通孔63T3之連接部位，對應於第1電感元件L1之第1端部L1a。導體層641與通孔63T7之連接部位，對應於第1電感元件L1之第2端部L1b。
第2電感元件L2係藉由圖9C所示之導體層651所 構成。導體層651之第1端之附近部分係經由通孔55T4、56T4、57T4、58T4、59T4、60T4、61T4、62T4、導體層631及通孔63T4、64T4，被連接於構成第2副線路部20B之導體層552。導體層651與通孔64T4之連接部位，對應於第2電感元件L2之第1端部L2a。導體層651與通孔64T8之連接部位，對應於第2電感元件L2之第2端部L2b。
第1電容器C1係藉由圖8A至圖8C所示之導體層591、601、611、導體層591與601間之介電體層59、及導體層601與611間之介電體層60所構成。導體層591、611係經由通孔51T5、51T6、導體層525、通孔52T5、52T6、53T5、53T6、54T5、54T6、55T5、55T6、56T5、56T6、57T5、57T6、58T5、58T6、59T5、59T6、60T5、60T6，被連接於接地端子115、116。導體層601係經由通孔60T7、61T7被連接於圖8D所示之導體層621。導體層621係經由通孔62T7、63T7被連接於構成第1電感元件L1之導體層641。又，導體層621係經由通孔62T8、63T8、64T8，被連接於構成第2電感元件L2之導體層651。
以下，對具備有層積體50之方向性耦合器1之構造上的特徵進行說明。於層積體50中，構成第1電感元件L1之導體層641、構成第2電感元件L2之導體層651、及構成第1電容器C1之導體層591、601、611及介電體層59、60，相較於構成主線路10之導體層551、構成第1副線路部20A之導體層571及構成第2副線路部20B之導體層552，位於更接近上表面50A之位置。因此，相位偏移器30相較於主線路10以及第1及第2副線路部20A、20B，位於更接近上表面50A之位置。
又，構成第1電感元件L1之導體層641、及構成第2電感元件L2之導體層651，相較於構成第1電容器C1之導體層591、601、611及介電體層59、60，位於更接近上表面50A之位置。
於導體層641、651、與構成主線路10之導體層551之間，介設有接地用導體層591。因此，第1電感元件L1與第2電感元件L2並未相對於主線路10而電磁場耦合。
如前所述，在方向性耦合器1之第1例中，第1電感元件L1係第1線路，第2電感元件L2係第2線路。第1線路係藉由圖9B所示之導體層641所構成。第2線路係藉由圖9C所示之導體層651所構成。
第1線路包含第1線路部分31A。在圖9B中，以陰影線來表示第1線路部分31A。在電路構成上，第1線路部分31A具有離第1副線路部20A最近之第1端緣31Aa、及其相反側之第2端緣31Ab。第1端緣31Aa位於第1電感元件L1之第1端部L1a之附近。第2端緣31Ab位於第1電感元件L1之第2端部L1b之附近。
第2線路包含對向於第1線路部分31A之第2線路部分31B。在圖9C中，以陰影線來表示第2線路部分31B。在電路構成上，第2線路部分31B具有離第2副線路部20B最近之第1端緣31Ba、及其相反側之第2端緣31Bb。第1端緣31Ba位於第2電感元件L2之第1端部L2a之附近。第2端緣31Bb位於第2電感元件L2之第2端部L2b之附近。
如圖9B及圖9C所示，第2線路部分31B之第1端緣31Ba就物理上而言離第1線路部分31A中之第2端緣31Ab最 近。第2線路部分31B之第2端緣31Bb就物理上而言離第1線路部分31A中之第1端緣31Aa最近。
以下，對本實施形態之相位偏移器30的特性及其所產生之效果進行說明。圖10係顯示圖1所示之相位偏移器30之特性與圖2所示之相位偏移器30之特性的特性圖。圖10所示之特性係藉由模擬所求得者。在該模擬中，圖1所示之相位偏移器30係將作為第1電感元件L1之第1線路、及作為第2電感元件L2之第2線路，以第1線路與第2線路間之電容沿著第1及第2線路連續地分布之方式電容耦合者。又，在模擬中，圖2所示之相位偏移器30係具備有包含第2電容器C2之第3路徑33者。又，在模擬中，係以圖1所示之相位偏移器30之反射損失之頻率特性與圖2所示之相位偏移器30之反射損失之頻率特性成為大致相等之方式，來設計圖1所示之相位偏移器30與圖2所示之相位偏移器30。
於圖10中，橫軸顯示頻率，縱軸顯示相位偏移器30之反射損失及相位偏移器30之輸入訊號與輸出訊號間之相位差。於圖10中，標示符號71之線顯示圖1所示之相位偏移器30之反射損失之頻率特性。標示符號72之線顯示圖2所示之相位偏移器30之反射損失之頻率特性。標示符號73之線顯示圖1所示之相位偏移器30之輸入訊號與輸出訊號間之相位差之頻率特性。標示符號74之線顯示圖2所示之相位偏移器30之輸入訊號與輸出訊號間之相位差之頻率特性。
在以下之說明中，將相位偏移器30之輸出訊號相對於相位偏移器30之輸入訊號之相位延遲量，稱為相位偏移器30之相位延遲量。在圖10中，於相位差在0度至-180度之範圍內時， 相位偏移器30之相位延遲量係相位差之絕對值。於圖10中，於相位差在較0度大且180度以下之範圍內時，相位偏移器30之相位延遲量係自360度減去相位差之值。
由圖10可得知，於圖1所示之相位偏移器30與圖2所示之相位偏移器30之任一者中，相位偏移器30之相位延遲量皆會隨著輸入訊號之頻率越高而變大。
在本實施形態之方向性耦合器1中，於方向性耦合器1之使用頻帶，第1埠11之輸入訊號之頻率越高，第1及第2耦合部40A、40B各自單獨之耦合度便越大。另一方面，相位偏移器30之相位延遲量隨著第1埠11之輸入訊號之頻率越高而變得越大。相位偏移器30之相位延遲量越接近180度，通過經由第1耦合部40A之訊號路徑之訊號、與通過經由第2耦合部40B及相位偏移器30之訊號路徑之訊號相互抵消之程度便越大。藉此，可抑制隨著頻率之變化所產生方向性耦合器1之耦合度之變化。
又，如圖10所示，圖1所示之相位偏移器30之相位差之頻率特性73、與圖2所示之相位偏移器30之相位差之頻率特性74之任一者，皆以朝下凸出之曲線所表示。於該情形時，於圖1所示之相位偏移器30與圖2所示之相位偏移器30中之任一者，相位延遲量成為90度時之輸入訊號之頻率之2倍的頻率皆低於相位延遲量成為180度時之輸入訊號之頻率。相位延遲量成為90度時之輸入訊號之頻率之2倍的頻率低於相位延遲量成為180度時之輸入訊號之頻率之本實施形態之相位偏移器30之要件，意味著相位差之頻率特性係以向下凸起之曲線所表示。
此處，對相位差之頻率特性係以向下凸起之曲線所表 示之意義進行說明。如前所述，隨著相位偏移器30之相位延遲量越接近180度，通過經由第1耦合部40A之訊號路徑之訊號、與通過經由第2耦合部40B及相位偏移器30之訊號路徑之訊號相互抵消之程度便會變大。所謂相位差之頻率特性係以向下凸起之曲線所表示，係指相較於相位差之頻率特性以直線來表示之情形，在包含相位延遲量成為180度時之輸入訊號之頻率的既定之頻率範圍的整個區域中，相位延遲量會接近180度。因此，根據本實施形態相較於相位差之頻率特性以直線來表示之情形，可在較廣之頻帶中，抑制隨著頻率變化所產生方向性耦合器1之耦合度之變化。
如圖10所示，圖2所示之相位偏移器30之相位差之頻率特性74相較於圖1所示之相位偏移器30中之相位差之頻率特性73，向下凸起之程度較大。因此，作為相位偏移器30之構成，圖2所示之第2例較圖1所示之第1例為佳。
圖11係顯示改變第1電感元件L1與第2電感元件L2之感應耦合之耦合係數K時相位偏移器30之特性的變化之特性圖。圖11所示之特性係藉由模擬所求得。在該模擬中，相位偏移器30之構成係於圖2所示之第2例中，具備有包含第2電容器C2之第3路徑33而構成。
於圖11中，橫軸顯示頻率，縱軸顯示相位偏移器30之反射損失及相位偏移器30中輸入訊號與輸出訊號間之相位差。於圖11中，標示符號75之線顯示耦合係數K為0.7時相位偏移器30之反射損失之頻率特性。標示符號76之線顯示耦合係數K為0.8時相位偏移器30之反射損失之頻率特性。標示符號77之線顯示耦合係數K為0.7時相位偏移器30之輸入訊號與輸出訊號間之相位 差之頻率特性。標示符號78之線顯示耦合係數K為0.8時相位偏移器30之輸入訊號與輸出訊號間之相位差之頻率特性。
於圖11中，耦合係數K為0.8時之相位差之頻率特性78相較於耦合係數K為0.7時之相位差之頻率特性77，向下凸起之程度較大。據此，耦合係數K越大越佳。
此處，參照前述之"Electronic filter design handbook"，並藉由本實施形態之相位偏移器30，對可得到以向下凸起之曲線所表示之相位差之頻率特性的理由進行說明。本實施形態之相位偏移器30係實現2次全通轉換函數之電路。將該相位偏移器30之相位差設為β。根據前述之"Electronic filter design handbook"之p.7-3之數式(7-10)，相位差β係使用角頻率ω、轉換函數之極點之共振角頻率ωr、及極點之Q，而由以下之數式(1)來表示。
β=-2tan-1{ωωr/Q(ωr2-ω2)}...(1)
β之關於ω之二次導數係由以下之數式(2)表示。
d2 β/dω2=[4Q(1+2Q)ωr5 ω/{Q2(ω2-ωr2)2+ω2 ωr2}2]‧[Q2(ω2/ωr2-1)2/(1+2Q)+(1-2Q)]...(2)
由於ωr大於0，Q為0以上，因此若1-2Q為0以上即Q為1/2以下，則關於任意之ω，由數式(2)所表示之d2 β/dω2便為0以上。關於任意之ω，d2 β/dω2為0以上係指相位差β之頻率特性以向下凸起之曲線來表示之情形。因此，在本實施形態之相位偏移器30中，若Q為1/2以下，便可得到以向下凸起之曲線所 表示之相位差之頻率特性。
其次，對第1電感元件L1與第2電感元件L2之感應耦合之耦合係數K進行說明。根據前述之"Electronic filter design handbook"之p.7-7之數式(7-23)，該耦合係數K係由以下之數式(3)來表示。
K=(1-Q2)/(1+Q2)...(3)
根據數式(3)，於Q為1/2以下時，耦合係數K為0.6以上。因此，在本實施形態之相位偏移器30中，耦合係數K較佳為0.6以上。
又，本實施形態之相位偏移器30，於圖1所示之第1例與圖2所示之第2例之任一者中，第1電感元件L1與第2電感元件L2皆必須以使耦合係數K成為正值之方式感應耦合。為此，在第1例中，必須將第1線路與第2線路配置為，以使相互地對向之第1線路部分31A與第2線路部分31B成為如前述般之物理配置之方式來配置。
在本實施形態之方向性耦合器1中，於第4埠14經由作為負載之終端電阻而被接地，且具有與該終端電阻之電阻值(例如50Ω)相等之輸出阻抗之訊號源被連接於第3埠13之情形時，較佳係於方向性耦合器1之使用頻帶中，自第3埠13觀察第4埠14側時之反射係數之絕對值成為0或是其附近之值。因此，相位偏移器30較佳係具有全通濾波器之特性。
此處，對為了使相位偏移器30具有全通濾波器之特性之要件進行說明。在圖2所示之第2例中，為了使相位偏移器30 具有全通濾波器之特性之要件，係使將電容器C1開路而可得到之並聯共振電路之共振頻率、與將電容器C2短路而可得到之串聯共振電路之共振頻率相等。因此，在圖2所示之第2例中，為了使相位偏移器30具有全通濾波器之特性，而必須有電容器C2。
在圖1所示之第1例中，第1電感元件L1與第2電感元件L2係以使第1線路與第2線路間之電容沿著第1及第2線路連續地分布之方式電容耦合，或如第2例般經由集總參數元件即電容器C2而電容耦合，抑或是藉由滿足該兩條件，藉此使相位偏移器30可具有全通濾波器之特性。
其次，參照圖12至圖17，對本實施形態之方向性耦合器1之特性之一例進行說明。圖12係顯示方向性耦合器1之耦合度之頻率特性之特性圖。於圖12中，橫軸顯示頻率，縱軸顯示耦合度。若將耦合度表示為-c(dB)，則圖12所示之例，於1000~7000MHz之頻帶中，c之值便為20以上之夠大的值。
圖13係顯示方向性耦合器1之隔離度之頻率特性之特性圖。於圖13中，橫軸顯示頻率，縱軸顯示隔離度。若將隔離度表示為-i(dB)，則圖13所示之例，於1000~7000MHz之頻帶中，i之值便為40以上之夠大的值。
圖14係顯示方向性耦合器1之第1埠11與第2埠12間之插入損失之頻率特性之特性圖。於圖14中，橫軸顯示頻率，縱軸顯示插入損失。圖15係顯示方向性耦合器1之第1埠11之反射損失之頻率特性之特性圖。於圖15中，橫軸顯示頻率，縱軸顯示反射損失。圖16係顯示方向性耦合器1之第3埠13與第4埠14間之插入損失之頻率特性之特性圖。於圖16中，橫軸顯示頻率， 縱軸顯示插入損失。圖17係顯示方向性耦合器1之第3埠13之反射損失之頻率特性之特性圖。於圖17中，橫軸顯示頻率，縱軸顯示反射損失。圖14至圖17所示之特性，皆於1000~7000MHz之頻帶中為良好之特性。
具有圖12至圖17所示之特性之方向性耦合器1至少可在1000~7000MHz之廣頻帶中使用。
其次，對第1至第3比較例之方向性耦合器與本實施形態之方向性耦合器1之特性進行比較。
圖18顯示第1比較例之方向性耦合器101。第1比較例之方向性耦合器101，相當於台灣專利公開第201251191A號所記載之方向性耦合器。第1比較例之方向性耦合器101取代本實施形態之方向性耦合器1之相位偏移器30而具備有延遲部130。延遲部130具體為低通濾波器。延遲部130包含有2個電感器L101、L102、及3個電容器C101、C102、C103。電感器L101、L102分別各具有相互地位於相反側之第1端部及第2端部。電感器L101之第1端部係連接於第1副線路部20A之第2端部20A2，且經由電容器C101被連接於地線。電感器L102之第1端部係連接於第2副線路部20B之第2端部20B2，且經由電容器C103被連接於地線。電感器L101之第2端部與電感器L102之第2端部係相互地連接，且經由電容器C102被連接於地線。
圖19顯示第2比較例之方向性耦合器201。第2比較例之方向性耦合器201相當於日本專利特開2013-214840號公報所記載之方向性耦合器。第2比較例之方向性耦合器201取代本實施形態之方向性耦合器1之相位偏移器30而具備有延遲部230。延 遲部230具體為由較長之線路所構成之延遲線。延遲部230具有相互地位於相反側之第1端部及第2端部。延遲部230之第1端部係連接於第1副線路部20A之第2端部20A2。延遲部230之第2端部係連接於第2副線路部20B之第2端部20B2。延遲部230係並未相對於主線路10而電磁場耦合。
圖20顯示第3比較例之方向性耦合器301。第3比較例之方向性耦合器301相當於中國專利公開第104852115A號所記載之方向性耦合器。第3比較例之方向性耦合器301取代本實施形態之方向性耦合器1之相位偏移器30而具備有延遲部330。延遲部330具體為整合電路。延遲部330包含有2個電感器L301、L302、及2個電容器C301、C302。電感器L301、L302分別各具有相互地位於相反側之第1端部及第2端部。電感器L301之第1端部係連接於第1副線路部20A之第2端部20A2。電感器L301之第2端部係連接於第2副線路部20B之第2端部20B2。電容器C301係連接電感器L301之第1端部與電感器L302之第1端部。電容器C302係連接電感器L301之第2端部與電感器L302之第1端部。電感器L302之第2端部係連接於地線。
圖21係顯示本實施形態之相位偏移器30與第1至第3之比較例之延遲部130、230、330之特性之特性圖。於圖21中，橫軸顯示頻率，縱軸顯示相位差。此處所謂相位差，係指本實施形態之相位偏移器30與第1至第3比較例之延遲部130、230、330之各者中輸入訊號與輸出訊號間之相位差。於圖21中，於相位差在0度至-180度之範圍內時，相位偏移器30與第1至第3比較例之延遲部130、230、330之各者中之相位延遲量，係相位差之絕對 值。於圖21中，於相位差在較0度大且180度以下之範圍內時，相位偏移器30與第1至第3比較例之延遲部130、230、330之各者中之相位延遲量，係自360度減去相位差之值。
於圖21中，標示符號80之線顯示本實施形態之相位偏移器30之相位差之頻率特性。標示符號81之線顯示第1比較例之延遲部130之相位差之頻率特性。標示符號82之線顯示第2比較例之延遲部230之相位差之頻率特性。標示符號83之線顯示第3比較例之延遲部330之相位差之頻率特性。
如圖21所示，第2比較例之延遲部230之相位差之頻率特性82，係以直線來表示。第1比較例之延遲部130與第3比較例之延遲部330之相位差之頻率特性81、83，係以向上凸起之曲線來表示。本實施形態之相位偏移器30之相位差之頻率特性80，係以向下凸起之曲線來表示。
圖22係顯示本實施形態之方向性耦合器1與第1至第3比較例之方向性耦合器101、201、301之耦合度之頻率特性之特性圖。於圖22中，橫軸顯示頻率，縱軸顯示耦合度。
於圖22中，標示符號90之線顯示本實施形態之方向性耦合器1之耦合度之頻率特性。標示符號91之線顯示第1比較例之方向性耦合器101之耦合度之頻率特性。標示符號92之線顯示第2比較例之方向性耦合器201之耦合度之頻率特性。標示符號93之線顯示第3比較例之方向性耦合器301之耦合度之頻率特性。
由圖22可知，相較於第1至第3比較例之方向性耦合器101、201、301，根據本實施形態之方向性耦合器1，可抑制隨著頻率變化所產生之耦合度的變化。
[變形例]
其次，參照圖23及圖24，對本實施形態之方向性耦合器1之第1及第2變形例進行說明。圖23顯示方向性耦合器1之第1變形例之電路構成。圖24顯示方向性耦合器1之第2變形例之電路構成。在第1及第2變形例中，第2路徑32包含有被串聯地連接於第1電容器C1之電感器L3。
圖23所示之第1變形例，於圖1所示之方向性耦合器1之電路構成之第1例中，在第1電感元件L1之第2端部L1b與第2電感元件L2之第2端部L2b之連接點、與第1電容器C1之間設置有電感器L3。
圖24所示之第2變形例，於圖2所示之方向性耦合器1之電路構成之第2例中，在第1電感元件L1之第2端部L1b與第2電感元件L2之第2端部L2b之連接點、與第1電容器C1之間設置有電感器L3。
電感器L3具有與使第1電感元件L1與第2電感元件L2之感應耦合之耦合係數K變小同等之功能。因此，為了調整相位偏移器30之特性，電感器L3係視需要而設置。
[第2實施形態]
其次，對本發明之第2實施形態進行說明。首先，參照圖25，對本實施形態之方向性耦合器之電路構成進行說明。本實施形態之方向性耦合器1之構成，係於圖1所示之方向性耦合器1中，相位偏移器30進一步具有連接第1電感元件L1之第1端部L1a與第2 電感元件L2之第1端部L2a之第3路徑33的構成。第3路徑33包含有作為集總參數元件之第2電容器C2。在本實施形態中，作為第1電感元件L1之第1線路與作為第2電感元件L2之第2線路，既可以使第1線路與第2線路間之電容沿著第1及第2線路連續地分布之方式電容耦合，亦可不電容耦合。
其次，參照圖26至圖28D，對本實施形態之層積體50詳細地進行說明。圖26及圖27分別為顯示層積體50之內部之立體圖。本實施形態之層積體50，取代第1實施形態之第12層至第15層之介電體層62、63、64、65而具有第12層至第15層之介電體層162、163、164、165。圖28A至圖28D分別顯示第12層至第15層之介電體層162~165之圖案形成面。
如圖28A所示，於第12層之介電體層162之圖案形成面形成有導體層1621、1622。導體層1621、1622分別各具有第1端與第2端。又，於介電體層162形成有通孔162T3、162T4、162T7、162T8。通孔162T3係連接於導體層1621之第1端之附近部分、與圖8C所示之通孔61T3。通孔162T4係連接於導體層1622之第1端之附近部分。於通孔162T7連接有圖8C所示之通孔61T7。通孔162T8係連接於導體層1621之第2端之附近部分。圖8C所示之通孔61T4係連接於導體層1622之第2端之附近部分。
如圖28B所示，於第13層之介電體層163，形成有通孔163T3、163T4、163T7、163T8。於通孔163T3、163T4、163T7、163T8，分別連接有圖28A所示之通孔162T3、162T4、162T7、162T8。
如圖28C所示，於第14層之介電體層164之圖案形 成面，形成有用以構成第1電感元件L1而使用之導體層1641、與用以構成第2電容器C2而使用之導體層1642。導體層1641具有第1端與第2端。又，於介電體層164形成有通孔164T4、164T7。於通孔164T4連接有圖28B所示之通孔163T4。通孔164T7與圖28B所示之通孔163T7係連接於導體層1641之第2端之附近部分。圖28B所示之通孔163T3係連接於導體層1642。圖28B所示之通孔163T8係連接於導體層1641之第1端之附近部分。
如圖28D所示，於第15層之介電體層165之圖案形成面，形成有用以構成第2電感元件L2而使用之導體層1651、與用以構成第2電容器C2而使用之導體層1652。導體層1651具有第1端與第2端。導體層1652係連接於導體層1651之第1端。圖28C所示之通孔164T4係連接於導體層1652。圖28C所示之通孔164T7係連接於導體層1651之第2端之附近部分。
在本實施型態中，第1電感元件L1係藉由圖28C所示之導體層1641所構成。又，第2電感元件L2係藉由圖28D所示之導體層1651所構成。導體層1651之第2端之附近部分係經由通孔164T7，被連接於導體層1641之第2端之附近部分。導體層1641之第2端之附近部分係經由圖8B及圖8C所示之通孔60T7、61T7、及圖28A及圖28B所示之通孔162T7、163T7，被連接於構成第1電容器C1之導體層601(參照圖8B)。
導體層1641與通孔163T8之連接部位，對應於第1電感元件L1之第1端部L1a。導體層1641與通孔163T7之連接部位，對應於第1電感元件L1之第2端部L1b。導體層1651與導體層1652之交界，對應於第2電感元件L2之第1端部L2a。導體層 1651與通孔164T7之連接部位，對應於第2電感元件L2之第2端部L2b。
第2電容器C2係藉由圖28C及圖28D所示之導體層1642及1652、與導體層1642、1652間之介電體層164所構成。導體層1652係連接於構成第2電感元件L2之導體層1651。又，導體層1652係經由圖7A至圖8C所示之通孔55T4、56T4、57T4、58T4、59T4、60T4、61T4、圖28A所示之導體層1622、圖28A至圖28C所示之通孔162T4、163T4、164T4，被連接於構成第2副線路部20B之導體層552(參照圖7A)。
構成第1電感元件L1之導體層1641之第1端之附近部分係經由圖28A及圖28B所示之通孔162T8、163T8，被連接於圖28A所示之導體層1621。又，構成第2電容C2之導體層1642係經由圖28A及圖28B所示之通孔162T3、163T3，被連接於導體層1621。導體層1621係經由圖7C至8C所示之通孔57T3、58T3、59T3、60T3、61T3，被連接於構成第1副線路部20A之導體層571(參照圖7C)。
以下，對具備有層積體50之方向性耦合器1之構造上的特徵進行說明。於層積體50中，構成第1電感元件L1之導體層1641、構成第2電感元件L2之導體層1651、構成第1電容器C1之導體層591、601、611及介電體層59、60(參照圖8A至圖8C)、以及構成第2電容器C2之導體層1642、1652及介電體層164，係相較於構成主線路10之導體層551(參照圖7A)、構成第1副線路部20A之導體層571(參照圖7C)及構成第2副線路部20B之導體層552(參照圖7A)，位於更靠近上表面50A(參照圖3)之位置。因此， 相位偏移器30係相較於主線路10以及第1及第2副線路部20A、20B，位於更靠近上表面50A之位置。
又，構成第1電感元件L1之導體層1641與構成第2電感元件L2之導體層1651，係相較於構成第1電容器C1之導體層591、601、611及介電體層59、60，位於更靠近上表面50A之位置。
於導體層1641、1651、與構成主線路10之導體層551之間，介設有接地用導體層591(參照圖8A)。因此，第1電感元件L1與第2電感元件L2並未相對於主線路10而電磁場耦合。
如前所述，在本實施形態之方向性耦合器1中，第1電感元件L1係第1線路，第2電感元件L2係第2線路。第1線路係藉由圖28C所示之導體層1641所構成。第2線路係藉由圖28D所示之導體層1651所構成。
第1線路包含有第1線路部分31A。在圖28C中，將第1線路部分31A標示陰影線來表示。在電路構成上，第1線路部分31A具有離第1副線路部20A最近之第1端緣31Aa、及其相反側之第2端緣31Ab。第1端緣31Aa位於第1電感元件L1之第1端部L1a之附近。第2端緣31Ab位於第1電感元件L1之第2端部L1b之附近。
第2線路包含有對向於第1線路部分31A之第2線路部分31B。在圖28D中，將第2線路部分31B標示陰影線來表示。在電路構成上，第2線路部分31B具有離第2副線路部20B最近之第1端緣31Ba、及其相反側之第2端緣31Bb。第1端緣31Ba位於第2電感元件L2之第1端部L2a之附近。第2端緣31Bb位於第 2電感元件L2之第2端部L2b之附近。
如圖28C及圖28D所示，第2線路部分31B之第1端緣31Ba就物理上而言離第1線路部分31A之第2端緣31Ab最近。第2線路部分31B之第2端緣31Bb就物理上而言離第1線路部分31A之第1端緣31Aa最近。
本實施形態之方向性耦合器1具備有包含第2電容器C2之第3路徑33。因此，在本實施形態中，於作為第1電感元件L1之第1線路與作為第2電感元件L2之第2線路之間，以第1線路與第2線路間之電容沿著第1及第2線路連續地分布之方式之電容耦合既可為較弱，亦可未進行電容耦合。
[變形例]
其次，參照圖29，對本實施形態之方向性耦合器1之變形例進行說明。在該變形例中，第2路徑32包含有被串聯連接於第1電容器C1之電感器L3。電感器L3係設置於第1電感元件L1之第2端部L1b與第2電感元件L2之第2端部L2b之連接點、與第1電容器C1之間。電感器L3之功能，係如第1實施形態中所說明。
本實施形態之其他構成、作用及效果，與第1實施形態相同。
再者，本發明並不限定於上述各實施形態，而可進行各種變更。例如，在本發明之方向性耦合器中，於第3埠與第4埠之間，除了第1及第2副線路部與相位偏移器以外，亦可設置有1組以上之追加的副線路部與相位偏移器。於該情形時，在電路構成上，於第3埠與第4埠之間，以副線路部與相位偏移器交替地排列 之方式，設置有3個以上之副線路部與2個以上之相位偏移器。
根據以上之說明，可明確得知本發明之各種態樣或變形例係可加以實施者。因此，在與後述之申請專利範圍均等之範圍內，即便為上述最佳形態以外之形態，仍可實施本發明。

Claims (11)

  1. 一種方向性耦合器，其具備有：第1埠；第2埠；第3埠；第4埠；主線路，其連接上述第1埠與上述第2埠；第1副線路部及第2副線路部，其等係由分別相對於主線路而電磁場耦合之線路所構成；以及相位偏移器，其輸出相位相對於輸入訊號延遲之訊號；其特徵在於，上述第1副線路部、上述相位偏移器及上述第2副線路部係於電路構成上依該順序被串聯地設置於上述第3埠與上述第4埠之間，上述相位偏移器之輸出訊號相對於上述相位偏移器之上述輸入訊號之相位延遲量，隨著上述輸入訊號之頻率越高會變得越大，上述相位延遲量成為90度時之上述輸入訊號之頻率之2倍的頻率，低於上述相位延遲量成為180度時之上述輸入訊號之頻率。
  2. 如請求項1之方向性耦合器，其中，進一步具備有：層積體，其係用以將上述第1至第4埠、上述主線路、上述第1及第2副線路部、以及上述相位偏移器一體化者，且包含有經層積之複數個介電體層與複數個導體層。
  3. 如請求項2之方向性耦合器，其中，上述層積體具有位於上述複數個介電體層及複數個導體層之層積方向之兩端的上表面與底面， 相較於上述主線路以及上述第1及第2副線路部，上述相位偏移器位於更靠近上述上表面之位置。
  4. 一種方向性耦合器，其具備有：第1埠；第2埠；第3埠；第4埠；主線路，其連接上述第1埠與上述第2埠；第1副線路部及第2副線路部，其等係由分別相對於主線路而電磁場耦合之線路所構成；以及相位偏移器，其輸出相位相對於輸入訊號延遲之訊號；其特徵在於，上述第1副線路部、上述相位偏移器及上述第2副線路部係於電路構成上依該順序被串聯地設置於上述第3埠與上述第4埠之間，上述相位偏移器包含有連接上述第1副線路部與上述第2副線路部之第1路徑、及第2路徑，上述第1路徑包含有分別具有電感而相互地感應耦合之第1電感元件與第2電感元件，上述第1電感元件與上述第2電感元件分別具有相互地位於相反側之第1端部及第2端部，上述第1電感元件之上述第1端部係連接於上述第1副線路部，上述第2電感元件之上述第1端部係連接於上述第2副線路部，上述第1電感元件之上述第2端部與上述第2電感元件之上述第2端部係相互地連接，且經由上述第2路徑被連接於地線， 上述第2路徑包含有第1電容器。
  5. 如請求項4之方向性耦合器，其中，上述第1電感元件係第1線路，上述第2電感元件係第2線路。
  6. 如請求項5之方向性耦合器，其中，上述第1線路與上述第2線路相互地電容耦合。
  7. 如請求項5之方向性耦合器，其中，上述第1線路包含有第1線路部分，上述第2線路包含有對向於上述第1線路部分之第2線路部分，在電路構成上，上述第1線路部分具有離上述第1副線路部最近之第1端緣、及其相反側之第2端緣，在電路構成上，上述第2線路部分具有離上述第2副線路部最近之第1端緣、及其相反側之第2端緣，上述第2線路部分之上述第1端緣就物理上而言離上述第1線路部分中之上述第1線路部分的上述第2端緣最近，而上述第2線路部分之上述第2端緣就物理上而言離上述第1線路部分中之上述第1線路部分的上述第1端緣最近。
  8. 如請求項4之方向性耦合器，其中，上述相位偏移器進一步具有：第3路徑，其連接上述第1電感元件之上述第1端部與上述第2電感元件之上述第1端部；上述第3路徑包含第2電容器。
  9. 如請求項4之方向性耦合器，其中，上述第2路徑進一步包含被串聯地連接於上述第1電容器之電感器。
  10. 如請求項4之方向性耦合器，其中，進一步具備有： 層積體，其係用以將上述第1至第4埠、上述主線路、上述第1及第2副線路部、以及上述相位偏移器一體化者，且包含有經層積之複數個介電體層與複數個導體層。
  11. 如請求項10之方向性耦合器，其中，上述層積體具有位於上述複數個介電體層及複數個導體層之層積方向之兩端的上表面與底面，相較於上述主線路以及上述第1及第2副線路部，上述相位偏移器位於更靠近上述上表面之位置。
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