JP6776819B2

JP6776819B2 - 方向性結合器

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Publication number: JP6776819B2
Application number: JP2016213468A
Authority: JP
Inventors: 哲三後藤
Original assignee: TDK Corp
Current assignee: TDK Corp
Priority date: 2016-10-31
Filing date: 2016-10-31
Publication date: 2020-10-28
Anticipated expiration: 2036-10-31
Also published as: US10276913B2; JP2018074434A; CN108023152B; US20180123215A1; CN108023152A

Description

本発明は、方向性結合器に関する。

従来の方向性結合器として、例えば、特許文献１に記載されたものが知られている。特許文献１に記載の方向性結合器は、第１の端子〜第４の端子と、第１の端子と第２の端子との間に接続されている主線路と、第３の端子に接続され、且つ主線路と電磁気的に結合している第１の副線路と、第４の端子に接続され、且つ主線路と電磁気的に結合している第２の副線路と、第１の副線路と第２の副線路との間に接続されており、位相のずれを通過信号に対して生じさせる位相変換部と、を備えている。方向性結合器では、主線路、第１の副線路及び第２の副線路は、グランドに接続される一対のグランド層の間に配置されている。

特開２０１３−５０７６号公報

従来の方向性結合器のように、位相調整回路は、第１の副線路と第２の副線路との間に接続されている。位相調整回路は、一対のグランド層の対向方向において、一方のグランド層を第１の副線路及び第２の副線路との間に挟む位置に配置されている。そのため、第１の副線路及び第２の副線路と位相調整回路とを接続する接続線路は、例えば、グランド層に設けられた切欠部を通過して、第１の副線路及び第２の副線路に接続されている。この構成では、一対のグランド層の対向方向から見て、接続線路の一部とグランド層とが対向する構成となる（接続線路の一部がグランド層と対向しない構成となる）ため、接続線路にインピーダンスにずれが生じ得る。その結果、アイソレーション特性が悪化するおそれがある。

本発明は、アイソレーション特性の向上が図れる方向性結合器を提供することを目的とする。

本発明の一側面に係る方向性結合器は、複数の絶縁体層が積層されることにより形成された素体と、素体の外表面に配置された入力端子及び出力端子と、を備え、素体内には、入力端子と出力端子との間に接続された主線路と、主線路と電磁結合する第１副線路及び第２副線路と、複数の絶縁体層の積層方向において主線路、第１副線路及び第２副線路を間に挟む位置に対向して配置された一対のグランド層と、第１副線路と第２副線路との間に接続されると共に、積層方向において一方のグランド層を第１副線路及び第２副線路との間に挟む位置に設けられた位相調整回路と、第１副線路及び第２副線路と位相調整回路とを接続する接続線路と、が設けられており、接続線路は、積層方向から見て、一方のグランド層及び当該グランド層と同電位の導体の少なくも一方により囲まれている。

本発明の一側面に係る方向性結合器では、接続線路は、一方のグランド層の位置において、積層方向から見て、一方のグランド層及び当該グランド層と同電位の導体の少なくも一方により囲まれている。そのため、方向性結合器では、接続線路において、インピーダンスのずれが生じることを抑制できる。したがって、方向性結合器では、アイソレーション特性の向上が図れる。

一実施形態においては、導体は、積層方向において複数配置されていてもよい。この構成では、接続線路の延在方向において、複数の導体により接続線路を囲うことができる。これにより、接続線路においてインピーダンスのずれが生じることをより一層抑制できる。

一実施形態においては、一方のグランド層には、切欠部が設けられており、接続線路は、切欠部により画成される領域に設けられると共に、積層方向から見て、グランド層及び導体により囲まれていてもよい。この構成では、接続線路が切欠部により画成される領域に設けられ、グランド層及び導体により接続線路を囲う。そのため、接続線路を確実に囲うことができる。また、この構成では、接続線路が切欠部により画成される領域に設けられるため、接続線路が積層方向に延在する構成とすることができる。したがって、接続線路の構成の簡易化を図れる。

一実施形態においては、接続線路は、第１副線路と位相調整回路とを接続する第１線路と、第２副線路と位相調整回路とを接続する第２線路と、を有し、第１線路及び第２線路は、一方のグランド層及び当該グランド層と同電位の導体の少なくも一方により囲まれていてもよい。この構成では、第１線路及び第２線路においてインピーダンスのずれが生じることをより一層抑制できる。

本発明の一側面によれば、アイソレーション特性の向上が図れる。

図１は、第１実施形態に係る積層型カプラの等価回路を示す図である。図２は、積層型カプラを示す斜視図である。図３は、素体の分解斜視図である。図４は、素体内の構成を示す斜視図である。図５は、導体層の一部を積層方向から見た図である。図６は、素体内の構成を一方の端面側から見た図である。図７は、素体内の構成を他方の端面側から見た図である。図８は、導体層の一部を積層方向から見た図である。図９は、導体層の一部を積層方向から見た図である。図１０は、アイソレーション特性を示す図である。

以下、添付図面を参照して、本発明の好適な実施形態について詳細に説明する。なお、図面の説明において同一又は相当要素には同一符号を付し、重複する説明は省略する。

図１に示されるように、積層型カプラ（方向性結合器）１は、入力ポート（入力端子）２と、出力ポート（出力端子）３と、結合ポート４と、終端ポート５と、を備えている。積層型カプラ１は、入力ポート２と出力ポート３との間に接続される主線路６と、主線路６と電磁結合する第１副線路７及び第２副線路８と、第１副線路７と第２副線路８との間に接続された位相調整回路９と、を備えている。

主線路６は、第１副線路７と電磁結合する第１部分６Ａと、第２副線路８と電磁結合する第２部分６Ｂと、を有している。第１部分６Ａと第１副線路７とが結合する部分を、第１結合部１０Ａとする。第２部分６Ｂと第２副線路８とが結合する部分を、第２結合部１０Ｂとする。第１副線路７は、第１端部７ａ及び第２端部７ｂを有している。第１端部７ａは、結合ポート４に電気的に接続されている。第２副線路８は、第１端部８ａ及び第２端部８ｂを有している。第１端部８ａは、終端ポート５に電気的に接続されている。

位相調整回路９は、第１副線路７と第２副線路８とを電気的に接続する第１経路９Ａと、第１経路９ＡとグランドＧとを接続する第２経路９Ｂと、を有している。第１経路９Ａは、第１インダクタＬ１と、第２インダクタＬ２と、有している。第２経路９Ｂは、キャパシタＣ１を有している。

第１インダクタＬ１は、第１端部Ｌ１ａ及び第２端部Ｌ１ｂを有している。第２インダクタＬ２は、第１端部Ｌ２ａ及び第２端部Ｌ２ｂを有している。第１インダクタＬ１の第１端部Ｌ１ａは、第１副線路７の第２端部７ｂに電気的に接続されている。第１インダクタＬ１の第２端部Ｌ１ｂは、第２インダクタＬ２の第２端部Ｌ２ｂに電気的に接続されている。第２インダクタＬ２の第１端部Ｌ２ａは、第２副線路８の第２端部８ｂに電気的に接続されている。

積層型カプラ１では、入力ポート２から高周波信号が入力され、当該高周波信号が出力ポート３から出力される。結合ポート４は、入力ポート２に入力された高周波信号に応じた電力を有する結合信号が出力される。

入力ポート２と結合ポート４の間には、第１結合部１０Ａを経由する第１信号経路と、第２結合部１０Ｂ及び位相調整回路９を経由する第２信号経路と、が形成される。入力ポート２に高周波信号が入力されたとき、結合ポート４から出力される結合信号は、第１信号経路を通過した信号と第２信号経路を通過した信号が合成されて得られる信号である。第１信号経路を通過した信号と第２信号経路を通過した信号との間には位相差が生じる。積層型カプラ１の結合度は、第１結合部１０Ａと第２結合部１０Ｂのそれぞれ単独の結合度と、第１信号経路を通過した信号と第２信号経路を通過した信号の位相差とに依存する。

出力ポート３と結合ポート４の間には、第１結合部１０Ａを経由する第３の信号経路と、第２結合部１０Ｂ及び位相調整回路９を経由する第４信号経路とが形成される。積層型カプラ１のアイソレーションは、第１結合部１０Ａと第２結合部１０Ｂとのそれぞれ単独の結合度と、第３信号経路を通過した信号と第４信号経路を通過した信号の位相差とに依存する。第１結合部１０Ａ、第２結合部１０Ｂ及び位相調整回路９は、高周波信号の周波数の変化に伴う積層型カプラ１の結合度の変化を抑制する機能を有する。

続いて、積層型カプラ１の構造について説明する。図２に示されるように、積層型カプラ１は、素体２０と、第１端子電極２１と、第２端子電極２２と、第３端子電極２３と、第４端子電極２４と、第５端子電極２５と、第６端子電極２６と、を備えている。

素体２０は、直方体形状を呈している。素体２０は、その外表面として、互いに対向する一対の端面２０ａ，２０ｂと、一対の端面２０ａ，２０ｂの間を連結するように延びており且つ互いに対向している一対の主面２０ｃ，２０ｄと、一対の主面２０ｃ，２０ｄの間を連結するように延びており且つ互いに対向している一対の側面２０ｅ，２０ｆと、を有している。主面２０ｄは、例えば積層型カプラ１を図示しない他の電子機器（例えば、回路基板、又は、電子部品など）に実装する際、他の電子機器と対向する面として規定される。

各端面２０ａ，２０ｂの対向方向と、各主面２０ｃ，２０ｄの対向方向と、各側面２０ｅ，２０ｆの対向方向とは、互いに略直交している。なお、直方体形状には、角部及び稜線部が面取りされている直方体の形状、及び、角部及び稜線部が丸められている直方体の形状が含まれる。

素体２０は、複数の絶縁体層２７（２７ａ〜２７ｒ）（図３参照）が積層されることによって構成されている。各絶縁体層２７は、素体２０の各主面２０ｃ，２０ｄの対向方向に積層されている。すなわち、各絶縁体層２７の積層方向は、素体２０の各主面２０ｃ，２０ｄの対向方向と一致している。以下、各主面２０ｃ，２０ｄの対向方向を「積層方向」ともいう。各絶縁体層２７は、略矩形形状を呈している。絶縁体層２７ａは、素体２０の最上層であり、主面２０ｃを構成している。絶縁体層２７ｒは、素体２０の最下層であり、主面２０ｄを構成している。実際の素体２０では、各絶縁体層２７は、その層間の境界が視認できない程度に一体化されている。

各絶縁体層２７は、例えば、誘電体材料（ＢａＴｉＯ_３系材料、Ｂａ(Ｔｉ，Ｚｒ)Ｏ_３系材料、（Ｂａ，Ｃａ）ＴｉＯ_３系材料、ガラス材料、又はアルミナ材料など）を含むセラミックグリーンシートの焼結体から構成される。実際の素体２０では、各絶縁体層２７は、層間の境界が視認できない程度に一体化されている。

第１端子電極２１、第２端子電極２２及び第３端子電極２３は、素体２０の側面２０ｅ側に配置されている。第１端子電極２１、第２端子電極２２及び第３端子電極２３は、側面２０ｅの一部を素体２０の積層方向に沿って覆うように形成されていると共に、主面２０ｃの一部と主面２０ｄの一部とに形成されている。第１端子電極２１は、端面２０ｂ側に位置し、第３端子電極２３は、端面２０ａ側に位置している。第２端子電極２２は、第１端子電極２１と第３端子電極２３との間に位置している。

第４端子電極２４、第５端子電極２５及び第６端子電極２６は、素体２０の側面２０ｆ側に配置されている。第４端子電極２４、第５端子電極２５及び第６端子電極２６は、側面２０ｆの一部を素体２０の積層方向に沿って覆うように形成されていると共に、主面２０ｃの一部と主面２０ｄの一部とに形成されている。第４端子電極２４は、端面２０ｂ側に位置し、第６端子電極２６は、端面２０ａ側に位置している。第５端子電極２５は、第４端子電極２４と第６端子電極２６との間に位置している。

各端子電極２１〜２６は、導電材（例えば、Ａｇ又はＰｄなど）を含んでいる。各端子電極２１〜２６は、導電性材料（例えば、Ａｇ粉末又はＰｄ粉末など）を含む導電性ペーストの焼結体として構成される。各端子電極２１〜２６の表面にはめっき層が形成されている。めっき層は、例えば電気めっきにより形成される。めっき層は、Ｃｕめっき層、Ｎｉめっき層、及びＳｎめっき層からなる層構造、又は、Ｎｉめっき層及びＳｎめっき層からなる層構造などを有する。

本実施形態では、第１端子電極２１は、入力ポート２を構成している。第２端子電極２２は、グランドＧを構成している。第３端子電極２３は、出力ポート３を構成している。第４端子電極２４は、結合ポート４を構成している。第５端子電極２５は、グランドＧを構成している。第６端子電極２６は、終端ポート５を構成している。

図３に示されるように、絶縁体層２７ｂ〜２７ｉ上には、導体層３０、導体層３１、導体層３２、導体層３３、導体層３４、導体層３５、導体層３６、導体層３６Ａ及び導体層３７がそれぞれ形成されている。導体層３６及び導体層３６Ａは、同一の絶縁体層２７ｈ上に配置されている。導体層３０〜３７は、位相調整回路９を構成している。導体層３０〜３７は、例えば、Ａｇ及びＰｄの少なくとも一方を導電性材料として含んで形成される。導体層３０〜３７は、導電性材料としてＡｇ及びＰｄの少なくとも一方を含む導電ペーストの焼結体として構成される。以下の説明において、導体層は、同様に形成される。

導体層３０、導体層３２及び導体層３４は、第１インダクタＬ１を構成している。導体層３０、導体層３２及び導体層３４は、図４に示されるように、スルーホール導体Ｈ１，Ｈ２により、電気的に接続されている。導体層３０の一端は、第１インダクタＬ１の第１端部Ｌ１ａを構成している。導体層３４の一端は、第１インダクタＬ１の第２端部Ｌ１ｂを構成している。

導体層３１、導体層３３及び導体層３５は、第２インダクタＬ２を構成している。導体層３１、導体層３３及び導体層３５は、スルーホール導体Ｈ３，Ｈ４により、電気的に接続されている。導体層３５の一端は、第２インダクタＬ２の第２端部Ｌ２ｂを構成している。導体層３１の一端は、第２インダクタＬ２の第１端部Ｌ２ａを構成している。第１インダクタＬ１と第２インダクタＬ２とは、導体層３６Ａにより電気的に接続されている。導体層３６Ａは、スルーホール導体Ｈ５により、導体層３７に電気的に接続されている。導体層３６は、第２端子電極２２及び第５端子電極２５に電気的に接続されている。導体層３６及び導体層３７は、キャパシタＣ１を構成している。

導体層３６には、切欠部３６ａが設けられている。導体層３７には、切欠部３７ａが設けられている。切欠部３６ａ及び切欠部３７ａのそれぞれが画成する領域には、後述するスルーホール導体Ｈ７及びスルーホール導体Ｈ９が設けられる。

図３に示されるように、絶縁体層２７ｎ上には、導体層４７が形成されている。導体層４７は、主線路６を構成している。導体層４７の一端は、第１端子電極２１（入力ポート２）に電気的に接続されている。導体層４７の他端は、第３端子電極２３（出力ポート３）に電気的に接続されている。

絶縁体層２７ｍ上には、導体層４５及び導体層４６が形成されている。絶縁体層２７ｏ上には、導体層４８及び導体層４９が形成されている。導体層４５及び導体層４８は、第１副線路７を構成している。導体層４５及び導体層４８は、図７に示されるように、スルーホール導体Ｈ６により電気的に接続されている。導体層４５の一端は、図４に示されるように、スルーホール導体Ｈ７により、導体層３４に電気的に接続されている。スルーホール導体Ｈ７は、第１副線路７と位相調整回路９とを接続する接続線路（第１線路）を構成する。スルーホール導体Ｈ７は、積層方向に延在している。導体層４５の一端は、第１副線路７の第２端部７ｂを構成している。導体層４８の一端は、第４端子電極２４（結合ポート４）に電気的に接続されている。導体層４８の一端は、第１副線路７の第１端部７ａを構成している。

導体層４６及び導体層４９は、第２副線路８を構成している。導体層４６及び導体層４９は、スルーホール導体Ｈ８により電気的に接続されている。導体層４６の一端は、図６に示されるように、スルーホール導体Ｈ９により、導体層３１に電気的に接続されている。スルーホール導体Ｈ９は、第２副線路８と位相調整回路９とを接続する接続線路（第２線路）を構成する。スルーホール導体Ｈ９は、積層方向に延在している。導体層４６の一端は、第２副線路８の第２端部８ｂを構成している。導体層４９の一端は、第６端子電極２６に電気的に接続されている。導体層４９の一端は、第２副線路８の第１端部８ａを構成している。

導体層４５と導体層４８、及び、導体層４６と導体層４９とは、積層方向において、導体層４７を挟む位置に配置されている。図５に示されるように、導体層４５と導体層４８とは、積層方向において、その一部が導体層４７と重なる位置に配置されている。導体層４６と導体層４９とは、積層方向において、その一部が導体層４７の重なる位置に配置されている。導体層４５及び導体層４８と導体層４７とが重なる部分は、第１結合部１０Ａを構成している。すなわち、導体層４７において、導体層４５及び導体層４８と重なる部分は、第１部分６Ａを構成している。導体層４６及び導体層４９と導体層４７とが重なる部分は、第２結合部１０Ｂを構成している。すなわち、導体層４７において、導体層４６及び導体層４９と重なる部分は、第２部分６Ｂを構成している。

絶縁体層２７ｊ上には、導体層３８が形成されている。絶縁体層２７ｒ上には、導体層５４が形成されている。導体層３８及び導体層５４は、積層方向において、導体層４５、導体層４６、導体層４７、導体層４８及び導体層４９を挟む位置に対向して配置されている。すなわち、導体層３８及び導体層５４は、積層方向において、主線路６、第１副線路７及び第２副線路８を挟む位置に対向して配置されている。導体層３８及び導体層５４のそれぞれは、第２端子電極２２（グランドＧ）及び第５端子電極２５（グランドＧ）に電気的に接続されている。導体層３８及び導体層５４は、グランド層を構成している。

導体層３８には、切欠部３８ａが設けられている。切欠部３８ａにより画成される領域には、スルーホール導体Ｈ７及びスルーホール導体Ｈ９が設けられる。

図３に示されるように、絶縁体層２７ｋ上には、導体層３９、導体層４０及び導体層４１が形成されている。また、絶縁体層２７ｋ上には、導体層５５が形成されている。導体層５５は、図４に示されるように、複数（ここでは４個）のスルーホール導体Ｈ１０により、導体層３８に電気的に接続されている。

図３に示されるように、絶縁体層２７ｌ上には、導体層４２、導体層４３及び導体層４４が形成されている。導体層３９と導体層４２とは、絶縁体層２７ｋを挟んで、積層方向において対向して配置されている。導体層３９及び導体層４２は、図４に示されるように、複数（ここでは２個）のスルーホール導体Ｈ１１により、導体層３８に電気的に接続されている。すなわち、導体層３９及び導体層４２は、グランドＧに電気的に接続されている。

導体層４０と導体層４３とは、絶縁体層２７ｋを挟んで、積層方向において対向して配置されている。導体層４０及び導体層４３は、複数（ここでは２個）のスルーホール導体Ｈ１２により、導体層３８に電気的に接続されている。すなわち、導体層４０及び導体層４３は、グランドＧに電気的に接続されている。導体層４１と導体層４４とは、絶縁体層２７ｋを挟んで、積層方向において対向して配置されている。導体層４１及び導体層４４は、スルーホール導体Ｈ１３により、導体層３８に電気的に接続されている。すなわち、導体層４１及び導体層４４は、グランドＧに電気的に接続されている。

導体層３９及び導体層４２は、積層方向において、導体層４８と重なる位置に配置されている。具体的には、図５に示されるように、導体層３９及び導体層４２は、積層方向において導体層４８が導体層４７と重ならない部分と、積層方向において重なる位置に配置されている。導体層４２は、絶縁体層２７ｌ〜２７ｎを介して、導体層４８と対向している。

導体層４０及び導体層４３は、積層方向において、導体層４９と重なる位置に配置されている。具体的には、図５に示されるように、導体層４０及び導体層４３は、積層方向において導体層４９が導体層４７と重ならない部分と、積層方向において重なる位置に配置されている。導体層４３は、絶縁体層２７ｌ〜２７ｎを介して、導体層４９と対向している。

導体層４１及び導体層４４は、積層方向において、導体層４８及び導体層４９と重なる位置に配置されている。具体的には、図５に示されるように、導体層４１及び導体層４４は、積層方向において導体層４８及び導体層４９が導体層４７と重ならない部分と、積層方向において重なる位置に配置されている。導体層４４は、絶縁体層２７ｌ〜２７ｎを介して、導体層４８及び導体層４９と対向している。

絶縁体層２７ｐ上には、導体層５０及び導体層５１が形成されている。絶縁体層２９ｑ上には、導体層５２及び導体層５３が形成されている。導体層５０と導体層５２とは、絶縁体層２７ｐを挟んで、積層方向において対向して配置されている。導体層５０及び導体層５２は、スルーホール導体Ｈ１４により、導体層５４に電気的に接続されている。すなわち、導体層５０及び導体層５２は、グランドＧに電気的に接続されている。

導体層５１と導体層５３とは、絶縁体層２７ｐを挟んで、積層方向において対向して配置されている。導体層５１及び導体層５３は、複数（ここでは３個）のスルーホール導体Ｈ１５により、導体層５４に電気的に接続されている。すなわち、導体層５１及び導体層５３は、グランドＧに電気的に接続されている。

導体層５０及び導体層５２は、積層方向において、導体層４５と重なる位置に配置されている。具体的には、図５に示されるように、導体層５０及び導体層５２は、積層方向において導体層４５が導体層４７と重ならない部分と、積層方向において重なる位置に配置されている。導体層５０は、絶縁体層２７ｍ〜２７ｏを介して、導体層４５と対向している。

導体層５１及び導体層５３は、積層方向において、導体層４６と重なる位置に配置されている。具体的には、図５に示されるように、導体層５１及び導体層５３は、積層方向において導体層４６が導体層４７と重ならない部分と、積層方向において重なる位置に配置されている。導体層５１は、絶縁体層２７ｍ〜２７ｏを介して、導体層４６と対向している。

本実施形態では、位相調整回路９は、第１副線路７と第２副線路８との間に接続されると共に、積層方向において一方のグランド層（導体層３８）を第１副線路７及び第２副線路８との間に挟む位置に設けられている。この構成において、図８に示されるように、第１副線路７と位相調整回路９とを接続するスルーホール導体Ｈ７、及び、第２副線路８と位相調整回路９とを接続するスルーホール導体Ｈ９は、積層方向から見て、導体層３８及び導体層５５により囲まれている。具体的には、スルーホール導体Ｈ７及びスルーホール導体Ｈ９は、導体層３８の切欠部３８ａにより画成される領域に設けられている。導体層５５は、スルーホール導体Ｈ１０により導体層３８に電気的に接続されており、導体層３８と同電位である。導体層５５は、積層方向において、導体層３８と対向する位置（重なる位置）に配置されている。導体層５５は、積層方向から見て、導体層３８の切欠部３８ａの開口を跨ぐ位置に配置されている。

また、本実施形態では、図９に示されるように、スルーホール導体Ｈ７及びスルーホール導体Ｈ９は、積層方向から見て、導体層３６を含んで、導体層３６、導体層３８及び導体層５５により囲まれている。導体層３６は、第２端子電極２２及び第５端子電極２５に電気的に接続されており、導体層３８と同電位である。この構成により、スルーホール導体Ｈ７及びスルーホール導体Ｈ９は、積層方向において、複数の導体層により囲まれている。

以上説明したように、本実施形態に係る積層型カプラ１では、スルーホール導体Ｈ７及びスルーホール導体Ｈ９は、積層方向から見て、導体層３８及び導体層５５により囲まれている。そのため、積層型カプラ１では、スルーホール導体Ｈ７及びスルーホール導体Ｈ９において、インピーダンスのずれが生じることを抑制できる。したがって、積層型カプラ１では、アイソレーション特性の向上が図れる。

図１０では、実線は、本実施形態に係る積層型カプラ１のアイソレーション特性を示している。すなわち、接続線路がグランド層に囲まれている構成でのアイソレーション特性を示している。破線は、比較例に係る積層型カプラのアイソレーション特性を示している。すなわち、接続線路がグランド層に囲まれていない構成でのアイソレーション特性を示している。図１０では、横軸は周波数（Frequency）［ＧＨｚ］、縦軸はアイソレーション（Isolation）［ｄＢ］を示している。

図１０に示されるように、積層型カプラ１では、インピーダンスのずれを抑制することができるため、従来の積層型カプラに比べて、高周波においてアイソレーションを低下させることができる。したがって、積層型カプラ１では、アイソレーション特性の向上が図れる。

本実施形態に係る積層型カプラ１では、スルーホール導体Ｈ７及びスルーホール導体Ｈ９は、導体層３８及び導体層５５に加えて、導体層３６を含んで、積層方向から見て、囲まれている。導体層３６、導体層３８及び導体層５５は、積層方向において、異なる位置に配置されている。このように、スルーホール導体Ｈ７及びスルーホール導体Ｈ９を積層方向において複数の導体層で囲むことにより、スルーホール導体Ｈ７及びスルーホール導体Ｈ９においてインピーダンスのずれが生じることをより一層抑制できる。

本実施形態に係る積層型カプラ１では、導体層３８には、切欠部３８ａが設けられている。スルーホール導体Ｈ７及びスルーホール導体Ｈ９は、切欠部３８ａにより画成される領域に設けられる。この構成では、スルーホール導体Ｈ７及びスルーホール導体Ｈ９が切欠部３８ａにより画成される領域に設けられ、導体層３８及び導体層５５によりスルーホール導体Ｈ７及びスルーホール導体Ｈ９を囲う。そのため、スルーホール導体Ｈ７及びスルーホール導体Ｈ９を確実に囲うことができる。また、この構成では、スルーホール導体Ｈ７及びスルーホール導体Ｈ９が切欠部３８ａにより画成される領域に設けられるため、スルーホール導体Ｈ７及びスルーホール導体Ｈ９が積層方向に延在する構成とすることができる。したがって、スルーホール導体Ｈ７及びスルーホール導体Ｈ９の構成の簡易化を図れる。

本実施形態に係る積層型カプラ１では、接続線路は、第１副線路７と位相調整回路９とを接続するスルーホール導体Ｈ７と、第２副線路８と位相調整回路９とを接続するスルーホール導体Ｈ９と、を有している。スルーホール導体Ｈ７及びスルーホール導体Ｈ９は、積層方向から見て、導体層３８及び導体層５５により囲まれている。この構成では、スルーホール導体Ｈ７及びスルーホール導体Ｈ９においてインピーダンスのずれが生じることをより一層抑制できる。したがって、アイソレーション特性の向上をより一層図ることができる。

本実施形態に係る積層型カプラ１では、素体２０内に、導体層３９及び導体層４２、導体層４０及び導体層４３、導体層４１及び導体層４４、導体層５０及び導体層５２、及び、導体層５１及び導体層５３が設けられている。これら導体層は、主線路６（導体層４７）と第１副線路７（導体層４５及び導体層４８）及び第２副線路８（導体層４６及び導体層４９）とが積層方向で重ならない部分で且つグランド層（導体層３８）との間の距離とグランド層（導体層５４）との間の距離とが異なる部分と、積層方向において対向して配置されている。これら導体層は、上記部分と一方のグランド層との間の距離、又は、上記部分と他方のグランド層との間の距離が等しくなる位置に設けられている。これにより、積層型カプラ１では、主線路６と第１副線路７及び第２副線路８とが重ならない部分において、インピーダンスのずれが生じることを抑制できる。したがって、積層型カプラ１では、アイソレーション特性の向上が図れる。

以上、本発明の実施形態について説明してきたが、本発明は必ずしも上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲で様々な変更が可能である。

上記実施形態では、スルーホール導体Ｈ７及びスルーホール導体Ｈ９が導体層３８及び導体層５５により囲まれている形態を一例に説明した。しかし、スルーホール導体Ｈ７及びスルーホール導体Ｈ９のいずれか一方が導体層及び導体層５５に囲まれる形態であってもよい。

上記実施形態では、素体２０内に、導体層３９及び導体層４２、導体層４０及び導体層４３、導体層４１及び導体層４４、導体層５０及び導体層５２、及び、導体層５１及び導体層５３が設けられている形態を一例に説明した。しかし、導体層３９及び導体層４２、導体層４０及び導体層４３、導体層４１及び導体層４４、導体層５０及び導体層５２、及び、導体層５１及び導体層５３は、設けられていなくてもよい。アイソレーション特性の向上の観点からは、これら導体層が設けられていることが好ましい。

上記実施形態では、各端子電極２１〜２３が側面２０ｅ及び主面２０ｃ，２０ｄに配置され、各端子電極２４〜２６が側面２０ｆ及び主面２０ｃ，２０ｄに配置される形態を一例に説明した。しかし、各端子電極２１〜２６の形状（配置形態）はこれに限定されない。

１…積層型カプラ（方向性結合器）、２…入力ポート（入力端子）、３…出力ポート（出力端子）、６…主線路、７…第１副線路、８…第２副線路、２０…素体、２１…第１端子電極（入力端子）、２３…第３端子電極（出力端子）、３８，５４…導体層（グランド層）、５５…導体層（導体）、Ｈ７…スルーホール導体（接続線路、第１線路）、Ｈ９…スルーホール導体（接続線路、第２線路）。

Claims

複数の絶縁体層が積層されることにより形成された素体と、
前記素体の外表面に配置された入力端子及び出力端子と、を備え、
前記素体内には、
前記入力端子と前記出力端子との間に接続された主線路と、
前記主線路と電磁結合する第１副線路及び第２副線路と、
複数の前記絶縁体層の積層方向において前記主線路、前記第１副線路及び前記第２副線路を間に挟む位置に対向して配置された一対のグランド層と、
前記第１副線路と前記第２副線路との間に接続されると共に、前記積層方向において一方の前記グランド層を前記第１副線路及び前記第２副線路との間に挟む位置に設けられた位相調整回路と、
前記第１副線路及び前記第２副線路と前記位相調整回路とを接続する接続線路と、が設けられており、
前記接続線路は、前記積層方向から見て、一方の前記グランド層及び当該グランド層と同電位の導体の少なくも一方により囲まれている、方向性結合器。
前記導体は、前記積層方向において複数配置されている、請求項１に記載の方向性結合器。
一方の前記グランド層には、切欠部が設けられており、
前記接続線路は、前記切欠部により画成される領域に設けられると共に、前記積層方向から見て、前記グランド層及び前記導体により囲まれている、請求項１又は２に記載の方向性結合器。
前記接続線路は、前記第１副線路と前記位相調整回路とを接続する第１線路と、前記第２副線路と前記位相調整回路とを接続する第２線路と、を有し、
前記第１線路及び前記第２線路は、一方の前記グランド層及び当該グランド層と同電位の導体の少なくも一方により囲まれている、請求項１〜３のいずれか一項に記載の方向性結合器。