JP6137507B2 - 方向性結合器 - Google Patents

Description

本発明は、広帯域で使用可能な方向性結合器に関する。

方向性結合器は、例えば、携帯電話機、無線ＬＡＮ通信機器等の無線通信機器の送受信回路において、送受信信号のレベルを検出するために用いられている。

従来の方向性結合器としては、以下のような構成のものが知られている。この方向性結合器は、入力ポートと、出力ポートと、結合ポートと、終端ポートと、主線路と、副線路を備えている。主線路の一端は入力ポートに接続され、主線路の他端は出力ポートに接続されている。副線路の一端は結合ポートに接続され、副線路の他端は終端ポートに接続されている。主線路と副線路は、電磁界結合する。終端ポートは、例えば５０Ωの抵抗値を有する終端抵抗を介して接地されている。入力ポートには高周波信号が入力され、この高周波信号は出力ポートから出力される。結合ポートからは、入力ポートに入力された高周波信号の電力に応じた電力を有する結合信号が出力される。

方向性結合器の特性を表す主要なパラメータとしては、挿入損失、結合度、アイソレーション、方向性および結合ポートの反射損失がある。以下、これらの定義について説明する。まず、入力ポートに電力Ｐ１の高周波信号が入力された場合に、出力ポートから出力される信号の電力をＰ２、結合ポートから出力される信号の電力をＰ３、終端ポートから出力される信号の電力をＰ４とする。また、結合ポートに電力Ｐ５の高周波信号が入力された場合に、結合ポートで反射される信号の電力をＰ６とする。また、挿入損失、結合度、アイソレーション、方向性および結合ポートの反射損失を、それぞれ記号ＩＬ、Ｃ、Ｉ、Ｄ、ＲＬで表す。これらは、以下の式で定義される。

ＩＬ＝１０ｌｏｇ（Ｐ２／Ｐ１）［ｄＢ］
Ｃ＝１０ｌｏｇ（Ｐ３／Ｐ１）［ｄＢ］
Ｉ＝１０ｌｏｇ（Ｐ３／Ｐ２）［ｄＢ］
Ｄ＝１０ｌｏｇ（Ｐ４／Ｐ３）［ｄＢ］
ＲＬ＝１０ｌｏｇ（Ｐ６／Ｐ５）［ｄＢ］

従来の方向性結合器では、入力ポートに入力される高周波信号の周波数が高くなるほど結合度が大きくなるため、結合度の周波数特性が平坦ではないという問題があった。結合度が大きくなるというのは、結合度を−ｃ（ｄＢ）と表したときに、ｃの値が小さくなることである。

また、近年、ＬＴＥ（Long Term Evolution）規格の移動体通信システムが実用化され、ＬＴＥ規格の発展規格であるＬＴＥ−Ａｄｖａｎｃｅｄ規格の移動体通信システムの実用化が検討されている。ＬＴＥ−Ａｄｖａｎｃｅｄ規格における主要技術の一つに、キャリアアグリゲーション（Carrier Aggregation、以下ＣＡとも記す。）がある。ＣＡは、コンポーネントキャリアと呼ばれる複数のキャリアを同時に用いて広帯域伝送を可能にする技術である。

ＣＡに対応した移動体通信機器では、複数の周波数帯域が同時に使用される。そのため、ＣＡに対応した移動体通信機器では、複数の周波数帯域の複数の信号について利用可能な方向性結合器、すなわち広帯域で使用可能な方向性結合器が求められている。

特許文献１には、広帯域で使用可能な方向性結合器が記載されている。特許文献１に記載された方向性結合器では、副線路が、主線路との結合が強い第一結合部と、結合が弱く且つ第一結合部よりも結合ポート側に形成した第二結合部と、結合が弱く且つ第一結合部よりもアイソレーションポート（終端ポート）側に形成した第三結合部と、第一結合部と第二結合部の間に延在し且つ使用周波数帯に対応した波長の四分の一以上の長さを有する非結合部である第一非結合部と、第一結合部と第三結合部の間に延在し且つ使用周波数帯に対応した波長の四分の一以上の長さを有する非結合部である第二非結合部とを有している。

特開２０１４−５７２０７号公報

特許文献１に記載された方向性結合器では、結合度の周波数特性において１つの減衰極が生じる。これにより、ある程度広い周波数帯域において、周波数の変化に伴う結合度の変化を抑制することが可能になる。しかし、この方向性結合器では、結合度の周波数特性において、１つの減衰極が生じる周波数よりも高い周波数領域では、周波数が高くなるほど結合度が大きくなる。そのため、この方向性結合器では、より広い周波数帯域において、周波数の変化に伴う結合度の変化を抑制することが困難である。

本発明はかかる問題点に鑑みてなされたもので、その目的は、１つの減衰極が生じる結合度の周波数特性に比べて、より広い周波数帯域において、周波数の変化に伴う結合度の変化が抑制された結合度の周波数特性を実現できるようにした方向性結合器を提供することにある。

本発明の方向性結合器は、入力ポートと、出力ポートと、結合ポートと、終端ポートと、入力ポートと出力ポートを接続する主線路と、それぞれ主線路に対して電磁界結合する線路からなる第１の副線路部、第２の副線路部および第３の副線路部と、第１の整合部と、第２の整合部とを備えている。

第１ないし第３の副線路部と第１および第２の整合部は、それぞれ、互いに反対側に位置する第１の端部および第２の端部を有している。第１の副線路部の第１の端部は、結合ポートに接続されている。第１の整合部の第１の端部は、第１の副線路部の第２の端部に接続されている。第２の副線路部の第１の端部は、第１の整合部の第２の端部に接続されている。第２の整合部の第１の端部は、第２の副線路部の第２の端部に接続されている。第３の副線路部の第１の端部は、第２の整合部の第２の端部に接続されている。第３の副線路部の第２の端部は、終端ポートに接続されている。

第１の整合部と第２の整合部は、それらを通過する高周波信号に対して位相の変化を生じさせるものであり、且つ、方向性結合器の結合度の周波数特性において２つの減衰極が生じるように互いに特性が異なるものである。

本発明の方向性結合器において、主線路に対する第２の副線路部の結合の強さは、主線路に対する第１の副線路部の結合の強さおよび主線路に対する第３の副線路部の結合の強さよりも大きくてもよい。

また、本発明の方向性結合器において、第１の整合部と第２の整合部の各々は、その第１の端部と第２の端部とを接続する第１の経路と、第１の経路とグランドとを接続する第２の経路とを有していてもよい。第１の経路は、第１のインダクタを含んでいる。第２の経路は、直列に接続された第１のキャパシタと第２のインダクタとを含んでいる。

また、本発明の方向性結合器において、第１の整合部と第２の整合部の各々が前記第１および第２の経路を有している場合、第１のインダクタは、互いに反対側に位置する第１の端部および第２の端部を有し、第２のインダクタは、回路構成上、第１の経路に最も近い第１の端部と、回路構成上、グランドに最も近い第２の端部とを有し、第１のキャパシタは、第１のインダクタの第１の端部と第２のインダクタの第１の端部との間に設けられていてもよい。この場合、第２の経路は、更に、第１のインダクタの第２の端部と第２のインダクタの第１の端部との間に設けられた第２のキャパシタを有していてもよい。

また、本発明の方向性結合器において、第１の整合部と第２の整合部の各々が前記第１および第２の経路を有している場合、第１の経路は、更に、第１のインダクタに対して直列に接続された第３のインダクタを有していてもよい。この場合、第２のインダクタは、回路構成上、第１の経路に最も近い第１の端部と、回路構成上、グランドに最も近い第２の端部とを有し、第１のキャパシタは、第１のインダクタと第３のインダクタとの接続点と第２のインダクタの第１の端部との間に設けられていてもよい。

また、本発明の方向性結合器において、第１の整合部と第２の整合部の各々が前記第１および第２の経路を有している場合、第２のインダクタは、０．１ｎＨ以上のインダクタンスを有していてもよい。

また、本発明の方向性結合器において、第１の整合部と第２の整合部の各々は、線路であってもよい。

本発明の方向性結合器によれば、結合度の周波数特性において２つの減衰極が生じることから、１つの減衰極が生じる結合度の周波数特性に比べて、より広い周波数帯域において、周波数の変化に伴う結合度の変化が抑制された結合度の周波数特性を実現することが可能になるという効果を奏する。

本発明の第１の実施の形態に係る方向性結合器の回路構成を示す回路図である。 本発明の第１の実施の形態に係る方向性結合器の使用例を示す回路図である。 本発明の第１の実施の形態に係る方向性結合器の斜視図である。 図３に示した方向性結合器の積層体の内部を示す斜視図である。 図３に示した方向性結合器の積層体の内部の一部を示す斜視図である。 図３に示した方向性結合器の積層体における１層目ないし４層目の誘電体層の上面を示す説明図である。 図３に示した方向性結合器の積層体における５層目ないし８層目の誘電体層の上面を示す説明図である。 図３に示した方向性結合器の積層体における９層目ないし１２層目の誘電体層の上面を示す説明図である。 図３に示した方向性結合器の積層体における１３層目ないし１６層目の誘電体層の上面を示す説明図である。 図３に示した方向性結合器の積層体における１７層目の誘電体層の上面ならびに１８層目の誘電体層の上面および下面を示す説明図である。 比較例の方向性結合器の回路構成を示す回路図である。 比較例の方向性結合器における挿入損失の周波数特性を示す特性図である。 比較例の方向性結合器における結合度の周波数特性を示す特性図である。 比較例の方向性結合器におけるアイソレーションの周波数特性を示す特性図である。 比較例の方向性結合器における結合ポートの反射損失の周波数特性を示す特性図である。 本発明の第１の実施の形態に係る方向性結合器における挿入損失の周波数特性を示す特性図である。 本発明の第１の実施の形態に係る方向性結合器における結合度の周波数特性を示す特性図である。 本発明の第１の実施の形態に係る方向性結合器におけるアイソレーションの周波数特性を示す特性図である。 本発明の第１の実施の形態に係る方向性結合器における結合ポートの反射損失の周波数特性を示す特性図である。 本発明の第２の実施の形態に係る方向性結合器の回路構成を示す回路図である。 本発明の第３の実施の形態に係る方向性結合器の回路構成を示す回路図である。 本発明の第３の実施の形態に係る方向性結合器における挿入損失の周波数特性を示す特性図である。 本発明の第３の実施の形態に係る方向性結合器における結合度の周波数特性を示す特性図である。 本発明の第３の実施の形態に係る方向性結合器におけるアイソレーションの周波数特性を示す特性図である。 本発明の第３の実施の形態に係る方向性結合器における結合ポートの反射損失の周波数特性を示す特性図である。

［第１の実施の形態］
以下、本発明の実施の形態について図面を参照して詳細に説明する。始めに、図１を参照して、本発明の第１の実施の形態に係る方向性結合器の回路構成について説明する。図１に示したように、本実施の形態に係る方向性結合器１は、入力ポート１１と、出力ポート１２と、結合ポート１３と、終端ポート１４とを備えている。方向性結合器１は、更に、入力ポート１１と出力ポート１２を接続する主線路１０と、それぞれ主線路１０に対して電磁界結合する線路からなる第１の副線路部２０Ａ、第２の副線路部２０Ｂおよび第３の副線路部２０Ｃと、第１の整合部３０Ａと、第２の整合部３０Ｂとを備えている。終端ポート１４は、例えば５０Ωの抵抗値を有する終端抵抗１５を介して接地されている。

第１の副線路部２０Ａは、互いに反対側に位置する第１の端部２０Ａ１および第２の端部２０Ａ２を有している。第２の副線路部２０Ｂは、互いに反対側に位置する第１の端部２０Ｂ１および第２の端部２０Ｂ２を有している。第３の副線路部２０Ｃは、互いに反対側に位置する第１の端部２０Ｃ１および第２の端部２０Ｃ２を有している。第１の整合部３０Ａは、互いに反対側に位置する第１の端部３０Ａ１および第２の端部３０Ａ２を有している。第２の整合部３０Ｂは、互いに反対側に位置する第１の端部３０Ｂ１および第２の端部３０Ｂ２を有している。

第１の副線路部２０Ａの第１の端部２０Ａ１は、結合ポート１３に接続されている。第１の整合部３０Ａの第１の端部３０Ａ１は、第１の副線路部２０Ａの第２の端部２０Ａ２に接続されている。第２の副線路部２０Ｂの第１の端部２０Ｂ１は、第１の整合部３０Ａの第２の端部３０Ａ２に接続されている。第２の整合部３０Ｂの第１の端部３０Ｂ１は、第２の副線路部２０Ｂの第２の端部２０Ｂ２に接続されている。第３の副線路部２０Ｃの第１の端部２０Ｃ１は、第２の整合部３０Ｂの第２の端部３０Ｂ２に接続されている。第３の副線路部２０Ｃの第２の端部２０Ｃ２は、終端ポート１４に接続されている。

第１の整合部３０Ａは、その第１の端部３０Ａ１と第２の端部３０Ａ２とを接続する第１の経路３１Ａと、第１の経路３１Ａとグランドとを接続する第２の経路３２Ａとを有している。第１の経路３１Ａは、第１のインダクタＬ１Ａを含んでいる。第１のインダクタＬ１Ａは、互いに反対側に位置する第１の端部Ｌ１Ａ１および第２の端部Ｌ１Ａ２を有している。ここでは、第１の副線路部２０Ａ側の第１のインダクタＬ１Ａの端部を第１の端部Ｌ１Ａ１とし、第２の副線路部２０Ｂ側の第１のインダクタＬ１Ａの端部を第２の端部Ｌ１Ａ２とする。

第２の経路３２Ａは、直列に接続された第１のキャパシタＣ１Ａと第２のインダクタＬ２Ａとを含んでいる。第２のインダクタＬ２Ａは、回路構成上、第１の経路３１Ａに最も近い第１の端部Ｌ２Ａ１と、回路構成上、グランドに最も近い第２の端部Ｌ２Ａ２とを有している。第１のキャパシタＣ１Ａは、第１のインダクタＬ１Ａの第１の端部Ｌ１Ａ１と第２のインダクタＬ２Ａの第１の端部Ｌ２Ａ１との間に設けられている。本実施の形態では、第２の経路３２Ａは、更に、第１のインダクタＬ１Ａの第２の端部Ｌ１Ａ２と第２のインダクタＬ２Ａの第１の端部Ｌ２Ａ１との間に設けられた第２のキャパシタＣ２Ａを有している。第２のインダクタＬ２Ａは、０．１ｎＨ以上のインダクタンスを有している。第２のインダクタＬ２Ａのインダクタンスは、７ｎＨ以下であることが好ましい。

図１には、第１のキャパシタＣ１Ａが、第１のインダクタＬ１Ａの第１の端部Ｌ１Ａ１と第２のインダクタＬ２Ａの第１の端部Ｌ２Ａ１との間に設けられ、第２のキャパシタＣ２Ａが、第１のインダクタＬ１Ａの第２の端部Ｌ１Ａ２と第２のインダクタＬ２Ａの第１の端部Ｌ２Ａ１との間に設けられた例を示している。しかし、第１のキャパシタＣ１Ａが、第１のインダクタＬ１Ａの第２の端部Ｌ１Ａ２と第２のインダクタＬ２Ａの第１の端部Ｌ２Ａ１との間に設けられ、第２のキャパシタＣ２Ａが、第１のインダクタＬ１Ａの第１の端部Ｌ１Ａ１と第２のインダクタＬ２Ａの第１の端部Ｌ２Ａ１との間に設けられていてもよい。

第２の整合部３０Ｂは、その第１の端部３０Ｂ１と第２の端部３０Ｂ２とを接続する第１の経路３１Ｂと、第１の経路３１Ｂとグランドとを接続する第２の経路３２Ｂとを有している。第１の経路３１Ｂは、第１のインダクタＬ１Ｂを含んでいる。第１のインダクタＬ１Ｂは、互いに反対側に位置する第１の端部Ｌ１Ｂ１および第２の端部Ｌ１Ｂ２を有している。ここでは、第３の副線路部２０Ｃ側の第１のインダクタＬ１Ｂの端部を第１の端部Ｌ１Ｂ１とし、第２の副線路部２０Ｂ側の第１のインダクタＬ１Ｂの端部を第２の端部Ｌ１Ｂ２とする。

第２の経路３２Ｂは、直列に接続された第１のキャパシタＣ１Ｂと第２のインダクタＬ２Ｂとを含んでいる。第２のインダクタＬ２Ｂは、回路構成上、第１の経路３１Ｂに最も近い第１の端部Ｌ２Ｂ１と、回路構成上、グランドに最も近い第２の端部Ｌ２Ｂ２とを有している。第１のキャパシタＣ１Ｂは、第１のインダクタＬ１Ｂの第１の端部Ｌ１Ｂ１と第２のインダクタＬ２Ｂの第１の端部Ｌ２Ｂ１との間に設けられている。本実施の形態では、第２の経路３２Ｂは、更に、第１のインダクタＬ１Ｂの第２の端部Ｌ１Ｂ２と第２のインダクタＬ２Ｂの第１の端部Ｌ２Ｂ１との間に設けられた第２のキャパシタＣ２Ｂを有している。第２のインダクタＬ２Ｂは、０．１ｎＨ以上のインダクタンスを有している。第２のインダクタＬ２Ｂのインダクタンスは、７ｎＨ以下であることが好ましい。

図１には、第１のキャパシタＣ１Ｂが、第１のインダクタＬ１Ｂの第１の端部Ｌ１Ｂ１と第２のインダクタＬ２Ｂの第１の端部Ｌ２Ｂ１との間に設けられ、第２のキャパシタＣ２Ｂが、第１のインダクタＬ１Ｂの第２の端部Ｌ１Ｂ２と第２のインダクタＬ２Ｂの第１の端部Ｌ２Ｂ１との間に設けられた例を示している。しかし、第１のキャパシタＣ１Ｂが、第１のインダクタＬ１Ｂの第２の端部Ｌ１Ｂ２と第２のインダクタＬ２Ｂの第１の端部Ｌ２Ｂ１との間に設けられ、第２のキャパシタＣ２Ｂが、第１のインダクタＬ１Ｂの第１の端部Ｌ１Ｂ１と第２のインダクタＬ２Ｂの第１の端部Ｌ２Ｂ１との間に設けられていてもよい。

主線路１０は、第１の副線路部２０Ａと電磁界結合する第１の部分１０Ａと、第２の副線路部２０Ｂと電磁界結合する第２の部分１０Ｂと、第３の副線路部２０Ｃと電磁界結合する第３の部分１０Ｃとを有している。ここで、主線路１０と第１の副線路部２０Ａの互いに結合する部分、すなわち第１の部分１０Ａと第１の副線路部２０Ａとを合わせて第１の結合部４０Ａと言う。また、主線路１０と第２の副線路部２０Ｂの互いに結合する部分、すなわち第２の部分１０Ｂと第２の副線路部２０Ｂとを合わせて第２の結合部４０Ｂと言う。また、主線路１０と第３の副線路部２０Ｃの互いに結合する部分、すなわち第３の部分１０Ｃと第３の副線路部２０Ｃとを合わせて第３の結合部４０Ｃと言う。

また、主線路１０の第１の部分１０Ａに対する第１の副線路部２０Ａの結合の強さを第１の結合部４０Ａの単独の結合度と言い、主線路１０の第２の部分１０Ｂに対する第２の副線路部２０Ｂの結合の強さを第２の結合部４０Ｂの単独の結合度と言い、主線路１０の第３の部分１０Ｃに対する第３の副線路部２０Ｃの結合の強さを第３の結合部４０Ｃの単独の結合度と言う。第２の結合部４０Ｂの単独の結合度は、第１の結合部４０Ａの単独の結合度および第３の結合部４０Ｃの単独の結合度よりも大きくてもよい。

第１および第２の整合部３０Ａ，３０Ｂは、終端ポート１４が、負荷である終端抵抗１５を介して接地され、終端抵抗１５の抵抗値（例えば５０Ω）と等しい出力インピーダンスを有する信号源が結合ポート１３に接続された場合を想定して、信号源と負荷との間のインピーダンス整合を行う回路である。第１および第２の整合部３０Ａ，３０Ｂは、上記の場合を想定して、方向性結合器１の使用周波数帯域において、結合ポート１３から終端ポート１４側を見たときの反射係数の絶対値が０またはその近傍の値になるように設計される。

また、第１の整合部３０Ａと第２の整合部３０Ｂは、それらを通過する高周波信号に対して位相の変化を生じさせるものであり、且つ、方向性結合器１の結合度の周波数特性において、互いに異なる第１および第２の周波数の位置に第１および第２の減衰極が生じるように互いに特性が異なるものである。第１の整合部３０Ａと第２の整合部３０Ｂの特性が互いに異なるというのは、具体的には、スミスチャート上おける周波数変化に対する整合部３０Ａ，３０Ｂのインピーダンスの変化を表す軌跡が、第１の整合部３０Ａと第２の整合部３０Ｂとで互いに異なるということである。また、第１の整合部３０Ａは、第１の減衰極が生じる第１の周波数の信号に対して、１８０°またはそれに近い大きさの位相の変化、具体的には１３５°〜２２５°の範囲内の位相の変化を生じさせる。第２の整合部３０Ｂは、第２の減衰極が生じる第２の周波数の信号に対して、１８０°またはそれに近い大きさの位相の変化、具体的には１３５°〜２２５°の範囲内の位相の変化を生じさせる。

次に、本実施の形態に係る方向性結合器１の作用および効果について説明する。入力ポート１１には高周波信号が入力され、この高周波信号は出力ポート１２から出力される。結合ポート１３からは、入力ポート１１に入力された高周波信号の電力に応じた電力を有する結合信号が出力される。

入力ポート１１と結合ポート１３の間には、第１の結合部４０Ａを経由する第１の信号経路と、第２の結合部４０Ｂおよび第１の整合部３０Ａを経由する第２の信号経路と、第３の結合部４０Ｃ、第２の整合部３０Ｂおよび第１の整合部３０Ａを経由する第３の信号経路とが形成される。入力ポート１１に高周波信号が入力されたとき、結合ポート１３から出力される結合信号は、第１の信号経路を通過した信号と第２の信号経路を通過した信号と第３の信号経路を通過した信号とが合成されて得られる信号である。方向性結合器１の結合度は、第１ないし第３の結合部４０Ａ，４０Ｂ，４０Ｃのそれぞれ単独の結合度と、第１の信号経路を通過した信号と第２の信号経路を通過した信号と第３の信号経路を通過した信号の位相の関係とに依存する。

一方、出力ポート１２と結合ポート１３の間には、第１の結合部４０Ａを経由する第４の信号経路と、第２の結合部４０Ｂおよび第１の整合部３０Ａを経由する第５の信号経路と、第３の結合部４０Ｃ、第２の整合部３０Ｂおよび第１の整合部３０Ａを経由する第６の信号経路とが形成される。方向性結合器１のアイソレーションは、第１ないし第３の結合部４０Ａ，４０Ｂ，４０Ｃのそれぞれ単独の結合度と、第４の信号経路を通過した信号と第５の信号経路を通過した信号と第６の信号経路を通過した信号の位相の関係とに依存する。

本実施の形態に係る方向性結合器１によれば、方向性結合器１に入力される高周波信号の周波数の変化に伴う方向性結合器１の結合度の変化を抑制することが可能になる。以下、これについて説明する。

第１ないし第３の結合部４０Ａ，４０Ｂ，４０Ｃのそれぞれ単独の結合度は、いずれも、方向性結合器１に入力される高周波信号の周波数が高くなるほど大きくなる。この場合、第１および第２の整合部３０Ａ，３０Ｂの各々を通過する際の信号の位相の変化量が一定であると仮定すると、方向性結合器１に入力される高周波信号の周波数が変化すると、結合信号の電力が変化することになる。

一方、第１および第２の整合部３０Ａ，３０Ｂの各々を通過する際の信号の位相の変化量は、方向性結合器１に入力される高周波信号の周波数すなわち第１および第２の整合部３０Ａ，３０Ｂの各々を通過する信号の周波数によって変化する。この場合、第１ないし第３の結合部４０Ａ，４０Ｂ，４０Ｃのそれぞれ単独の結合度が一定であると仮定すると、方向性結合器１に入力される高周波信号の周波数が変化すると、結合信号の電力が変化することになる。

第１および第２の整合部３０Ａ，３０Ｂは、方向性結合器１の使用周波数帯域において、第１および第２の整合部３０Ａ，３０Ｂの各々を通過する際の信号の位相の変化量が一定であると仮定した場合に比べて、結合信号の電力の変化が抑制されるように設計される。これにより、方向性結合器１によれば、方向性結合器１に入力される高周波信号の周波数の変化に伴う方向性結合器１の結合度の変化を抑制することが可能になる。

本実施の形態では、第１の整合部３０Ａと第２の整合部３０Ｂの特性が前述のように互いに異なっていることにより、方向性結合器１の結合度の周波数特性において、互いに異なる第１および第２の周波数の位置に第１および第２の減衰極が生じる。これにより、本実施の形態に係る方向性結合器１によれば、１つの減衰極が生じる結合度の周波数特性に比べて、より広い周波数帯域において、周波数の変化に伴う結合度の変化が抑制された結合度の周波数特性を実現することが可能になる。この効果については、後で更に説明する。なお、第１の周波数と第２の周波数は、それぞれ、方向性結合器１の使用周波数帯域内の周波数であってもよいし、方向性結合器１の使用周波数帯域外の周波数であってもよい。

ここで、図２を参照して、方向性結合器１の使用例について説明する。図２は、方向性結合器１の使用例を示す回路図である。図２は、方向性結合器１を含む送信系回路を示している。図２に示した送信系回路は、方向性結合器１の他に、電力増幅器２と、自動出力制御回路（以下、ＡＰＣ回路と言う。）３と、インピーダンス整合素子５とを備えている。

電力増幅器２は、入力端と出力端とゲイン制御端とを有している。電力増幅器２の入力端には、高周波信号である送信信号が入力されるようになっている。電力増幅器２の出力端は、方向性結合器１の入力ポート１１に接続されている。

ＡＰＣ回路３は、入力端と出力端とを有している。ＡＰＣ回路３の入力端は、方向性結合器１の結合ポート１３に接続されている。ＡＰＣ回路３の出力端は、電力増幅器２のゲイン制御端に接続されている。

方向性結合器１の出力ポート１２は、インピーダンス整合素子５を介してアンテナ４に接続されている。インピーダンス整合素子５は、送信信号がアンテナ４で反射して生じた反射波信号のレベルを十分に小さくするために、送信系回路とアンテナ４との間のインピーダンス整合を行う素子である。方向性結合器１の終端ポート１４は、終端抵抗１５を介して接地されている。

図２に示した送信系回路では、電力増幅器２によって増幅された送信信号は、方向性結合器１の入力ポート１１に入力されて方向性結合器１の出力ポート１２から出力される。方向性結合器１の結合ポート１３からは、入力ポート１１に入力された送信信号のレベルに応じた電力を有する結合信号が出力される。出力ポート１２から出力された送信信号は、インピーダンス整合素子５を経て、アンテナ４から発信される。結合ポート１３から出力された結合信号は、ＡＰＣ回路３に入力される。ＡＰＣ回路３は、結合ポート１３から出力される結合信号のレベルに応じて、電力増幅器２の出力信号のレベルがほぼ一定になるように、電力増幅器２のゲインを制御する。

次に、方向性結合器１の構造の一例について説明する。図３は、方向性結合器１の斜視図である。図３に示した方向性結合器１は、方向性結合器１の構成要素を一体化するための積層体５０を備えている。後で詳しく説明するが、積層体５０は、積層された複数の誘電体層と複数の導体層とを含んでいる。

積層体５０は、外周部を有する直方体形状をなしている。積層体５０の外周部は、上面５０Ａと、底面５０Ｂと、４つの側面５０Ｃ〜５０Ｆとを含んでいる。上面５０Ａと底面５０Ｂは互いに反対側を向き、側面５０Ｃ，５０Ｄも互いに反対側を向き、側面５０Ｅ，５０Ｆも互いに反対側を向いている。側面５０Ｃ〜５０Ｆは、上面５０Ａおよび底面５０Ｂに対して垂直になっている。積層体５０において、上面５０Ａおよび底面５０Ｂに垂直な方向が、複数の誘電体層および複数の導体層の積層方向である。図３では、この積層方向を、記号Ｔを付した矢印で示している。

図３に示した方向性結合器１は、入力端子１１１と、出力端子１１２と、結合端子１１３と、終端端子１１４と、２つのグランド端子１１５，１１６を備えている。入力端子１１１、出力端子１１２、結合端子１１３、終端端子１１４は、それぞれ、図１に示した入力ポート１１、出力ポート１２、結合ポート１３、終端ポート１４に対応している。グランド端子１１５，１１６は、グランドに接続される。端子１１１〜１１６は、積層体５０の底面５０Ｂに配置されている。

次に、図４ないし図１０を参照して、積層体５０について詳しく説明する。積層体５０は、積層された１８層の誘電体層を有している。以下、この１８層の誘電体層を、上から順に１層目ないし１８層目の誘電体層と呼ぶ。図４は、積層体５０の内部を示す斜視図である。図５は、積層体５０の内部の一部を示す斜視図である。図６において（ａ）〜（ｄ）は、それぞれ、１層目ないし４層目の誘電体層の上面を示している。図７において（ａ）〜（ｄ）は、それぞれ、５層目ないし８層目の誘電体層の上面を示している。図８において（ａ）〜（ｄ）は、それぞれ、９層目ないし１２層目の誘電体層の上面を示している。図９において（ａ）〜（ｄ）は、それぞれ、１３層目ないし１６層目の誘電体層の上面を示している。図１０において（ａ），（ｂ）は、それぞれ、１７層目および１８層目の誘電体層の上面を示している。図１０（ｃ）は、１８層目の誘電体層の下面を示している。図１０（ｃ）では、１８層目の誘電体層の下面とそこに配置された導体層を、上から見た状態で表している。

図６（ａ）に示したように、１層目の誘電体層５１の上面には、マークとして用いられる導体層５１１が形成されている。図６（ｂ）に示したように、２層目の誘電体層５２の上面には、インダクタＬ２Ａを構成するために用いられる導体層５２１と、インダクタＬ２Ｂを構成するために用いられる導体層５２２とが形成されている。導体層５２１，５２２の各々は、第１端と第２端を有している。また、誘電体層５２には、スルーホール５２Ｔ５，５２Ｔ６，５２Ｔ８，５２Ｔ９が形成されている。スルーホール５２Ｔ５は、導体層５２１における第１端の近傍部分に接続されている。スルーホール５２Ｔ６は、導体層５２２における第１端の近傍部分に接続されている。スルーホール５２Ｔ８は、導体層５２１における第２端の近傍部分に接続されている。スルーホール５２Ｔ９は、導体層５２２における第２端の近傍部分に接続されている。

図６（ｃ）に示したように、３層目の誘電体層５３には、スルーホール５３Ｔ５，５３Ｔ６，５３Ｔ８，５３Ｔ９が形成されている。スルーホール５３Ｔ５，５３Ｔ６，５３Ｔ８，５３Ｔ９には、それぞれ図６（ｂ）に示したスルーホール５２Ｔ５，５２Ｔ６，５２Ｔ８，５２Ｔ９が接続されている。

図６（ｄ）に示したように、４層目の誘電体層５４の上面には、キャパシタＣ２Ａを構成するために用いられる導体層５４１と、キャパシタＣ２Ｂを構成するために用いられる導体層５４２とが形成されている。また、誘電体層５４には、スルーホール５４Ｔ３，５４Ｔ４，５４Ｔ５，５４Ｔ６，５４Ｔ８，５４Ｔ９が形成されている。スルーホール５４Ｔ３は、導体層５４１に接続されている。スルーホール５４Ｔ４は、導体層５４２に接続されている。スルーホール５４Ｔ５，５４Ｔ６，５４Ｔ８，５４Ｔ９には、それぞれ図６（ｃ）に示したスルーホール５３Ｔ５，５３Ｔ６，５３Ｔ８，５３Ｔ９が接続されている。

図７（ａ）に示したように、５層目の誘電体層５５の上面には、キャパシタＣ１Ａ，Ｃ２Ａを構成するために用いられる導体層５５１と、キャパシタＣ１Ｂ，Ｃ２Ｂを構成するために用いられる導体層５５２とが形成されている。また、誘電体層５５には、スルーホール５５Ｔ３，５５Ｔ４，５５Ｔ８，５５Ｔ９が形成されている。スルーホール５５Ｔ３，５５Ｔ４，５５Ｔ８，５５Ｔ９には、それぞれ図６（ｄ）に示したスルーホール５４Ｔ３，５４Ｔ４，５４Ｔ８，５４Ｔ９が接続されている。図６（ｄ）に示したスルーホール５４Ｔ５は、導体層５５１に接続されている。図６（ｄ）に示したスルーホール５４Ｔ６は、導体層５５２に接続されている。

図７（ｂ）に示したように、６層目の誘電体層５６の上面には、キャパシタＣ１Ａを構成するために用いられる導体層５６１と、キャパシタＣ１Ｂを構成するために用いられる導体層５６２とが形成されている。また、誘電体層５６には、スルーホール５６Ｔ１，５６Ｔ２，５６Ｔ３，５６Ｔ４，５６Ｔ５，５６Ｔ８，５６Ｔ９が形成されている。スルーホール５６Ｔ１，５６Ｔ５は、導体層５６１に接続されている。スルーホール５６Ｔ２は、導体層５６２に接続されている。スルーホール５６Ｔ３，５６Ｔ４，５６Ｔ８，５６Ｔ９には、それぞれ図７（ａ）に示したスルーホール５５Ｔ３，５５Ｔ４，５５Ｔ８，５５Ｔ９が接続されている。

図７（ｃ）に示したように、７層目の誘電体層５７の上面には、インダクタＬ１Ａを構成するために用いられる導体層５７１が形成されている。導体層５７１は、第１端と第２端を有している。また、誘電体層５７には、スルーホール５７Ｔ１，５７Ｔ２，５７Ｔ３，５７Ｔ４，５７Ｔ５，５７Ｔ８，５７Ｔ９が形成されている。スルーホール５７Ｔ１，５７Ｔ２，５７Ｔ３，５７Ｔ４，５７Ｔ８，５７Ｔ９には、それぞれ図７（ｂ）に示したスルーホール５６Ｔ１，５６Ｔ２，５６Ｔ３，５６Ｔ４，５６Ｔ８，５６Ｔ９が接続されている。スルーホール５７Ｔ５は、導体層５７１における第１端の近傍部分に接続されている。図７（ｂ）に示したスルーホール５６Ｔ５は、導体層５７１における第２端の近傍部分に接続されている。

図７（ｄ）に示したように、８層目の誘電体層５８の上面には、インダクタＬ１Ａを構成するために用いられる導体層５８１と、インダクタＬ１Ｂを構成するために用いられる導体層５８２とが形成されている。導体層５８１，５８２の各々は、第１端と第２端を有している。また、誘電体層５８には、スルーホール５８Ｔ１，５８Ｔ２，５８Ｔ３，５８Ｔ４，５８Ｔ５，５８Ｔ６，５８Ｔ８，５８Ｔ９が形成されている。スルーホール５８Ｔ１，５８Ｔ３，５８Ｔ４，５８Ｔ８，５８Ｔ９には、それぞれ図７（ｃ）に示したスルーホール５７Ｔ１，５７Ｔ３，５７Ｔ４，５７Ｔ８，５７Ｔ９が接続されている。スルーホール５８Ｔ２は、導体層５８２における第１端の近傍部分と、図７（ｃ）に示したスルーホール５７Ｔ２に接続されている。スルーホール５８Ｔ５は、導体層５８１における第１端の近傍部分に接続されている。スルーホール５８Ｔ６は、導体層５８２における第２端の近傍部分に接続されている。図７（ｃ）に示したスルーホール５７Ｔ５は、導体層５８１における第２端の近傍部分に接続されている。

図８（ａ）に示したように、９層目の誘電体層５９の上面には、インダクタＬ１Ａを構成するために用いられる導体層５９１と、インダクタＬ１Ｂを構成するために用いられる導体層５９２と、導体層５９３とが形成されている。導体層５９１，５９２の各々は、第１端と第２端を有している。また、誘電体層５９には、スルーホール５９Ｔ１，５９Ｔ２，５９Ｔ５，５９Ｔ６，５９Ｔ８，５９Ｔ９が形成されている。スルーホール５９Ｔ１，５９Ｔ８，５９Ｔ９には、それぞれ図７（ｄ）に示したスルーホール５８Ｔ１，５８Ｔ８，５８Ｔ９が接続されている。スルーホール５９Ｔ２は、導体層５９３に接続されている。スルーホール５９Ｔ５は、導体層５９１における第１端と第２端の間の部分に接続されている。スルーホール５９Ｔ６は、導体層５９２における第１端の近傍部分と、図７（ｄ）に示したスルーホール５８Ｔ４に接続されている。図７（ｄ）に示したスルーホール５８Ｔ２は、導体層５９３に接続されている。図７（ｄ）に示したスルーホール５８Ｔ３は、導体層５９１における第１端の近傍部分に接続されている。図７（ｄ）に示したスルーホール５８Ｔ５は、導体層５９１における第２端の近傍部分に接続されている。図７（ｄ）に示したスルーホール５８Ｔ６は、導体層５９２における第２端の近傍部分に接続されている。

図８（ｂ）に示したように、１０層目の誘電体層６０には、スルーホール６０Ｔ１，６０Ｔ２，６０Ｔ５，６０Ｔ６，６０Ｔ８，６０Ｔ９が形成されている。スルーホール６０Ｔ１，６０Ｔ２，６０Ｔ５，６０Ｔ６，６０Ｔ８，６０Ｔ９には、それぞれ図８（ａ）に示したスルーホール５９Ｔ１，５９Ｔ２，５９Ｔ５，５９Ｔ６，５９Ｔ８，５９Ｔ９が接続されている。

図８（ｃ）に示したように、１１層目の誘電体層６１の上面には、導体層６１１，６１２が形成されている。導体層６１２は、第１端と第２端を有している。また、誘電体層６１には、スルーホール６１Ｔ１，６１Ｔ２，６１Ｔ５，６１Ｔ６，６１Ｔ８，６１Ｔ９が形成されている。スルーホール６１Ｔ１は、導体層６１１に接続されている。スルーホール６１Ｔ２，６１Ｔ６，６１Ｔ８，６１Ｔ９には、それぞれ図８（ｂ）に示したスルーホール６０Ｔ２，６０Ｔ６，６０Ｔ８，６０Ｔ９が接続されている。スルーホール６１Ｔ５は、導体層６１２における第１端の近傍部分に接続されている。図８（ｂ）に示したスルーホール６０Ｔ１は、導体層６１１に接続されている。図８（ｂ）に示したスルーホール６０Ｔ５は、導体層６１２における第２端の近傍部分に接続されている。

図８（ｄ）に示したように、１２層目の誘電体層６２の上面には、グランド用導体層６２１が形成されている。また、誘電体層６２には、スルーホール６２Ｔ１，６２Ｔ２，６２Ｔ５，６２Ｔ６，６２Ｔ８，６２Ｔ９が形成されている。スルーホール６２Ｔ１，６２Ｔ２，６２Ｔ５，６２Ｔ６には、それぞれ図８（ｃ）に示したスルーホール６１Ｔ１，６１Ｔ２，６１Ｔ５，６１Ｔ６が接続されている。スルーホール６２Ｔ８，６２Ｔ９と、図８（ｃ）に示したスルーホール６１Ｔ８，６１Ｔ９は、導体層６２１に接続されている。

図９（ａ）に示したように、１３層目の誘電体層６３の上面には、第１の副線路部２０Ａを構成するために用いられる導体層６３１と、第３の副線路部２０Ｃを構成するために用いられる導体層６３２とが形成されている。導体層６３１，６３２の各々は、第１端と第２端を有している。また、誘電体層６３には、スルーホール６３Ｔ３，６３Ｔ４，６３Ｔ５，６３Ｔ６，６３Ｔ８，６３Ｔ９が形成されている。スルーホール６３Ｔ３は、導体層６３１における第１端の近傍部分に接続されている。スルーホール６３Ｔ４は、導体層６３２における第１端の近傍部分に接続されている。スルーホール６３Ｔ５，６３Ｔ６，６３Ｔ８，６３Ｔ９には、それぞれ図８（ｄ）に示したスルーホール６２Ｔ５，６２Ｔ６，６２Ｔ８，６２Ｔ９が接続されている。図８（ｄ）に示したスルーホール６２Ｔ１は、導体層６３１における第２端の近傍部分に接続されている。図８（ｄ）に示したスルーホール６２Ｔ２は、導体層６３２における第２端の近傍部分に接続されている。

図９（ｂ）に示したように、１４層目の誘電体層６４の上面には、主線路１０を構成するために用いられる導体層６４１が形成されている。導体層６４１は、第１端と第２端を有している。また、誘電体層６４には、スルーホール６４Ｔ１，６４Ｔ２，６４Ｔ３，６４Ｔ４，６４Ｔ５，６４Ｔ６，６４Ｔ８，６４Ｔ９が形成されている。スルーホール６４Ｔ１は、導体層６４１における第１端の近傍部分に接続されている。スルーホール６４Ｔ２は、導体層６４１における第２端の近傍部分に接続されている。スルーホール６４Ｔ３，６４Ｔ４，６４Ｔ５，６４Ｔ６，６４Ｔ８，６４Ｔ９には、それぞれ図９（ａ）に示したスルーホール６３Ｔ３，６３Ｔ４，６３Ｔ５，６３Ｔ６，６３Ｔ８，６３Ｔ９が接続されている。

図９（ｃ）に示したように、１５層目の誘電体層６５には、スルーホール６５Ｔ１，６５Ｔ２，６５Ｔ３，６５Ｔ４，６５Ｔ５，６５Ｔ６，６５Ｔ８，６５Ｔ９が形成されている。スルーホール６５Ｔ１，６５Ｔ２，６５Ｔ３，６５Ｔ４，６５Ｔ５，６５Ｔ６，６５Ｔ８，６５Ｔ９には、それぞれ図９（ｂ）に示したスルーホール６４Ｔ１，６４Ｔ２，６４Ｔ３，６４Ｔ４，６４Ｔ５，６４Ｔ６，６４Ｔ８，６４Ｔ９が接続されている。

図９（ｄ）に示したように、１６層目の誘電体層６６の上面には、第２の副線路部２０Ｂを構成するために用いられる導体層６６１が形成されている。導体層６６１は、第１端と第２端を有している。また、誘電体層６６には、スルーホール６６Ｔ１，６６Ｔ２，６６Ｔ３，６６Ｔ４，６６Ｔ８，６６Ｔ９が形成されている。スルーホール６６Ｔ１，６６Ｔ２，６６Ｔ３，６６Ｔ４，６６Ｔ８，６６Ｔ９には、それぞれ図９（ｃ）に示したスルーホール６５Ｔ１，６５Ｔ２，６５Ｔ３，６５Ｔ４，６５Ｔ８，６５Ｔ９が接続されている。図９（ｃ）に示したスルーホール６５Ｔ５は、導体層６６１における第１端の近傍部分に接続されている。図９（ｃ）に示したスルーホール６５Ｔ６は、導体層６６１における第２端の近傍部分に接続されている。

図１０（ａ）に示したように、１７層目の誘電体層６７の上面には、グランド用導体層６７１が形成されている。また、誘電体層６７には、スルーホール６７Ｔ１，６７Ｔ２，６７Ｔ３，６７Ｔ４，６７Ｔ８，６７Ｔ９が形成されている。スルーホール６７Ｔ１，６７Ｔ２，６７Ｔ３，６７Ｔ４には、それぞれ図９（ｄ）に示したスルーホール６６Ｔ１，６６Ｔ２，６６Ｔ３，６６Ｔ４が接続されている。スルーホール６７Ｔ８，６７Ｔ９と、図９（ｄ）に示したスルーホール６６Ｔ８，６６Ｔ９は、導体層６７１に接続されている。

図１０（ｂ）に示したように、１８層目の誘電体層６８の上面には、導体層６８１，６８２，６８３，６８４と、グランド用導体層６８５とが形成されている。また、誘電体層６８には、スルーホール６８Ｔ１，６８Ｔ２，６８Ｔ３，６８Ｔ４，６８Ｔ８，６８Ｔ９が形成されている。スルーホール６８Ｔ１は、導体層６８１に接続されている。スルーホール６８Ｔ２は、導体層６８２に接続されている。スルーホール６８Ｔ３は、導体層６８３に接続されている。スルーホール６８Ｔ４は、導体層６８４に接続されている。図１０（ａ）に示したスルーホール６７Ｔ１は、導体層６８１に接続されている。図１０（ａ）に示したスルーホール６７Ｔ２は、導体層６８２に接続されている。図１０（ａ）に示したスルーホール６７Ｔ３は、導体層６８３に接続されている。図１０（ａ）に示したスルーホール６７Ｔ４は、導体層６８４に接続されている。スルーホール６８Ｔ８，６８Ｔ９と、図１０（ａ）に示したスルーホール６７Ｔ８，６７Ｔ９は、導体層６８５に接続されている。

図１０（ｃ）に示した１８層目の誘電体層６８の下面、すなわち積層体５０の底面５０Ｂには、入力端子１１１、出力端子１１２、結合端子１１３、終端端子１１４および２つのグランド端子１１５，１１６が形成されている。図１０（ｂ）に示したスルーホール６８Ｔ１は、入力端子１１１に接続されている。図１０（ｂ）に示したスルーホール６８Ｔ２は、出力端子１１２に接続されている。図１０（ｂ）に示したスルーホール６８Ｔ３は、結合端子１１３に接続されている。図１０（ｂ）に示したスルーホール６８Ｔ４は、終端端子１１４に接続されている。図１０（ｂ）に示したスルーホール６８Ｔ８は、グランド端子１１５に接続されている。図１０（ｂ）に示したスルーホール６８Ｔ９は、グランド端子１１６に接続されている。

図３に示した積層体５０は、１層目ないし１８層目の誘電体層５１〜６８が積層されて構成される。そして、この積層体５０の底面５０Ｂに対して端子１１１〜１１６が形成されて、図３に示した方向性結合器１が完成する。なお、図３では、導体層５１１を省略している。

図４は、積層体５０の内部を示している。図５は、積層体５０の内部の一部を示している。図５では、導体層６３１，６３２よりも上方に位置する複数の導体層を省略している。

以下、図１に示した方向性結合器１の回路の構成要素と、図６ないし図１０に示した積層体５０の内部の構成要素との対応関係について説明する。主線路１０は、図９（ｂ）に示した導体層６４１によって構成されている。導体層６４１は、主線路１０の第１の部分１０Ａを構成する第１の部分と、主線路１０の第２の部分１０Ｂを構成する第２の部分と、主線路１０の第３の部分１０Ｃを構成する第３の部分とを含んでいる。なお、導体層６４１の一部は、導体層６４１の第１の部分と第２の部分とに属し、導体層６４１の他の一部は、導体層６４１の第３の部分と第２の部分とに属している。

図９（ａ）に示した導体層６３１の一部は、誘電体層６３を介して、導体層６４１の第１の部分の上面に対向している。第１の副線路部２０Ａは、上記の導体層６３１の一部によって構成されている。

図９（ｄ）に示した導体層６６１の一部は、誘電体層６４，６５を介して、導体層６４１の第２の部分の下面に対向している。第２の副線路部２０Ｂは、上記の導体層６６１の一部によって構成されている。

図９（ａ）に示した導体層６３２の一部は、誘電体層６３を介して、導体層６４１の第３の部分の上面に対向している。第３の副線路部２０Ｃは、上記の導体層６３２の一部によって構成されている。

第１の整合部３０ＡのインダクタＬ１Ａは、以下のように構成されている。図７（ｃ），（ｄ）および図８（ａ）に示した導体層５７１，５８１，５９１は、スルーホール５７Ｔ５，５８Ｔ５を介して直列に接続されている。インダクタＬ１Ａは、これらの導体層５７１，５８１，５９１と、これらを接続する２つのスルーホール５７Ｔ５，５８Ｔ５とによって構成されている。導体層５７１は、スルーホール５６Ｔ５、導体層５６１、スルーホール５６Ｔ１，５７Ｔ１，５８Ｔ１，５９Ｔ１，６０Ｔ１、導体層６１１、スルーホール６１Ｔ１，６２Ｔ１を介して、第１の副線路部２０Ａを構成する導体層６３１に接続されている。導体層５９１は、スルーホール５９Ｔ５，６０Ｔ５、導体層６１２、スルーホール６１Ｔ５，６２Ｔ５，６３Ｔ５，６４Ｔ５，６５Ｔ５を介して、第２の副線路部２０Ｂを構成する導体層６６１に接続されている。

第１の整合部３０ＡのキャパシタＣ１Ａは、図７（ａ），（ｂ）に示した導体層５５１，５６１と、それらの間の誘電体層５５とによって構成されている。導体層５６１は、スルーホール５６Ｔ１，５７Ｔ１，５８Ｔ１，５９Ｔ１，６０Ｔ１、導体層６１１、スルーホール６１Ｔ１，６２Ｔ１を介して、第１の副線路部２０Ａを構成する導体層６３１に接続されている。

第１の整合部３０ＡのキャパシタＣ２Ａは、図６（ｄ）および図７（ａ）に示した導体層５４１，５５１と、それらの間の誘電体層５４とによって構成されている。導体層５４１は、スルーホール５４Ｔ３，５５Ｔ３，５６Ｔ３，５７Ｔ３，５８Ｔ３、導体層５９１、スルーホール５９Ｔ５，６０Ｔ５、導体層６１２、スルーホール６１Ｔ５，６２Ｔ５，６３Ｔ５，６４Ｔ５，６５Ｔ５を介して、第２の副線路部２０Ｂを構成する導体層６６１に接続されている。

第１の整合部３０ＡのインダクタＬ２Ａは、図６（ｂ）に示した導体層５２１によって構成されている。導体層５２１における第１端の近傍部分は、スルーホール５２Ｔ５，５３Ｔ５，５４Ｔ５を介して、図７（ａ）に示した導体層５５１に接続されている。導体層５２１における第２端の近傍部分は、スルーホール５２Ｔ８，５３Ｔ８，５４Ｔ８，５５Ｔ８，５６Ｔ８，５７Ｔ８，５８Ｔ８，５９Ｔ８，６０Ｔ８，６１Ｔ８を介して、図８（ｄ）に示した導体層６２１に接続されている。

第２の整合部３０ＢのインダクタＬ１Ｂは、以下のように構成されている。図７（ｄ）および図８（ａ）に示した導体層５８２，５９２は、スルーホール５８Ｔ６を介して直列に接続されている。インダクタＬ１Ｂは、これらの導体層５８２，５９２と、これらを接続するスルーホール５８Ｔ６とによって構成されている。導体層５９２は、スルーホール５９Ｔ６，６０Ｔ６，６１Ｔ６，６２Ｔ６，６３Ｔ６，６４Ｔ６，６５Ｔ６を介して、第２の副線路部２０Ｂを構成する導体層６６１に接続されている。導体層５８２は、スルーホール５８Ｔ２、導体層５９３、スルーホール５９Ｔ２，６０Ｔ２，６１Ｔ２，６２Ｔ２を介して、第３の副線路部２０Ｃを構成する導体層６３２に接続されている。

第２の整合部３０ＢのキャパシタＣ１Ｂは、図７（ａ），（ｂ）に示した導体層５５２，５６２と、それらの間の誘電体層５５とによって構成されている。導体層５６２は、スルーホール５６Ｔ２，５７Ｔ２，５８Ｔ２、導体層５９３、スルーホール５９Ｔ２，６０Ｔ２，６１Ｔ２，６２Ｔ２を介して、第３の副線路部２０Ｃを構成する導体層６３２に接続されている。

第２の整合部３０ＢのキャパシタＣ２Ｂは、図６（ｄ）および図７（ａ）に示した導体層５４２，５５２と、それらの間の誘電体層５４とによって構成されている。導体層５４２は、スルーホール５４Ｔ４，５５Ｔ４，５６Ｔ４，５７Ｔ４，５８Ｔ４，５９Ｔ６，６０Ｔ６，６１Ｔ６，６２Ｔ６，６３Ｔ６，６４Ｔ６，６５Ｔ６を介して、第２の副線路部２０Ｂを構成する導体層６６１に接続されている。

第２の整合部３０ＢのインダクタＬ２Ｂは、図６（ｂ）に示した導体層５２２によって構成されている。導体層５２２における第１端の近傍部分は、スルーホール５２Ｔ６，５３Ｔ６，５４Ｔ６を介して、図７（ａ）に示した導体層５５２に接続されている。導体層５２２における第２端の近傍部分は、スルーホール５２Ｔ９，５３Ｔ９，５４Ｔ９，５５Ｔ９，５６Ｔ９，５７Ｔ９，５８Ｔ９，５９Ｔ９，６０Ｔ９，６１Ｔ９を介して、図８（ｄ）に示した導体層６２１に接続されている。

積層体５０において、第１および第２の整合部３０Ａ，３０Ｂを構成する複数の導体層と、主線路１０を構成する導体層６４１の間には、グランドに接続されたグランド用導体層６２１が介在している。そのため、第１および第２の整合部３０Ａ，３０Ｂは、主線路１０に対して電磁界結合しない。

図１に示した方向性結合器１は、第１の整合部３０Ａ内の素子と第２の整合部３０Ｂ内の素子の対であって回路構成上対称な位置にある素子の対を複数含んでいる。すなわち、第１のインダクタＬ１Ａ，Ｌ１Ｂが対をなし、第２のインダクタＬ２Ａ，Ｌ２Ｂが対をなし、第１のキャパシタＣ１Ａ，Ｃ１Ｂが対をなし、第２のキャパシタＣ２Ａ，Ｃ２Ｂが対をなしている。一方、図６ないし図１０に示した積層体５０の内部構成では、第１の整合部３０Ａの構成と第２の整合部３０Ｂの構成は物理的に非対称である。そのため、上記の複数の対のうちの少なくとも１つの対の素子の素子定数は互いに異なっている。これにより、第１の整合部３０Ａと第２の整合部３０Ｂは互いに特性が異なっている。

以下、比較例の方向性結合器と比較しながら、本実施の形態に係る方向性結合器１の効果について更に説明する。始めに、図１１を参照して、比較例の方向性結合器１０１の回路構成について説明する。比較例の方向性結合器１０１は、本実施の形態に係る方向性結合器１と同様に、入力ポート１１と、出力ポート１２と、結合ポート１３と、終端ポート１４とを備えている。終端ポート１４は、例えば５０Ωの抵抗値を有する終端抵抗１５を介して接地されている。比較例の方向性結合器１０１は、更に、入力ポート１１と出力ポート１２を接続する主線路１１０と、それぞれ主線路１１０に対して電磁界結合する線路からなる第１の副線路部１２０Ａおよび第２の副線路部１２０Ｂと、第１の副線路部１２０Ａと第２の副線路部１２０Ｂの間に設けられた整合部１３０とを備えている。

第１の副線路部１２０Ａは、互いに反対側に位置する第１の端部１２０Ａ１および第２の端部１２０Ａ２を有している。第２の副線路部１２０Ｂは、互いに反対側に位置する第１の端部１２０Ｂ１および第２の端部１２０Ｂ２を有している。整合部１３０は、互いに反対側に位置する第１の端部１３０ａおよび第２の端部１３０ｂを有している。第１の副線路部１２０Ａの第１の端部１２０Ａ１は、結合ポート１３に接続されている。整合部１３０の第１の端部１３０ａは、第１の副線路部１２０Ａの第２の端部１２０Ａ２に接続されている。第２の副線路部１２０Ｂの第１の端部１２０Ｂ１は、整合部１３０の第２の端部１３０ｂに接続されている。第２の副線路部１２０Ｂの第２の端部１２０Ｂ２は、終端ポート１４に接続されている。

整合部１３０は、その第１の端部１３０ａと第２の端部１３０ｂとを接続する第１の経路１３１と、第１の経路１３１とグランドとを接続する第２の経路１３２とを有している。第１の経路１３１は、第１のインダクタＬ１０１を含んでいる。第１のインダクタＬ１０１は、互いに反対側に位置する第１の端部Ｌ１０１ａおよび第２の端部Ｌ１０１ｂを有している。

第２の経路１３２は、直列に接続された第１のキャパシタＣ１０１と第２のインダクタＬ１０２とを含んでいる。第２のインダクタＬ１０２は、回路構成上、第１の経路１３１に最も近い第１の端部Ｌ１０２ａと、回路構成上、グランドに最も近い第２の端部Ｌ１０２ｂとを有している。第１のキャパシタＣ１０１は、第１のインダクタＬ１０１の第１の端部Ｌ１０１ａと第２のインダクタＬ１０２の第１の端部Ｌ１０２ａとの間に設けられている。第２の経路１３２は、更に、第１のインダクタＬ１０１の第２の端部Ｌ１０１ｂと第２のインダクタＬ１０２の第１の端部Ｌ１０２ａとの間に設けられた第２のキャパシタＣ１０２を有している。

主線路１１０は、第１の副線路部１２０Ａと電磁界結合する第１の部分１１０Ａと、第２の副線路部１２０Ｂと電磁界結合する第２の部分１１０Ｂとを有している。ここで、主線路１１０と第１の副線路部１２０Ａの互いに結合する部分、すなわち第１の部分１１０Ａと第１の副線路部１２０Ａとを合わせて第１の結合部１４０Ａと言う。また、主線路１１０と第２の副線路部１２０Ｂの互いに結合する部分、すなわち第２の部分１１０Ｂと第２の副線路部１２０Ｂとを合わせて第２の結合部１４０Ｂと言う。

また、主線路１１０の第１の部分１１０Ａに対する第１の副線路部１２０Ａの結合の強さを第１の結合部１４０Ａの単独の結合度と言い、主線路１１０の第２の部分１１０Ｂに対する第２の副線路部１２０Ｂの結合の強さを第２の結合部１４０Ｂの単独の結合度と言う。第２の結合部１４０Ｂの単独の結合度は、第１の結合部１４０Ａの単独の結合度よりも大きい。

整合部１３０は、終端ポート１４が、負荷である終端抵抗１５を介して接地され、終端抵抗１５の抵抗値（例えば５０Ω）と等しい出力インピーダンスを有する信号源が結合ポート１３に接続された場合を想定して、信号源と負荷との間のインピーダンス整合を行う回路である。整合部１３０は、上記の場合を想定して、比較例の方向性結合器１０１の使用周波数帯域において、結合ポート１３から終端ポート１４側を見たときの反射係数の絶対値が０またはその近傍の値になるように設計される。整合部１３０は、そこを通過する信号に対して位相の変化を生じさせる。

次に、図１２ないし図１５を参照して、比較例の方向性結合器１０１の特性について説明する。図１２は、比較例の方向性結合器１０１における挿入損失の周波数特性を示す特性図である。図１２において、横軸は周波数、縦軸は挿入損失である。図１３は、比較例の方向性結合器１０１における結合度の周波数特性を示す特性図である。図１３において、横軸は周波数、縦軸は結合度である。図１４は、比較例の方向性結合器１０１におけるアイソレーションの周波数特性を示す特性図である。図１４において、横軸は周波数、縦軸はアイソレーションである。図１５は、比較例の方向性結合器１０１における結合ポート１３の反射損失の周波数特性を示す特性図である。図１５において、横軸は周波数、縦軸は反射損失である。

図１３に示したように、比較例の方向性結合器１０１における結合度の周波数特性では、周波数が約２４００ＭＨｚの位置に１つの減衰極が生じている。また、方向性結合器１０１における結合度の周波数特性では、１つの減衰極が生じる周波数よりも高い周波数領域では、周波数が高くなるほど結合度が大きくなっている。

次に、図１６ないし図１９を参照して、本実施の形態に係る方向性結合器１の特性の一例について説明する。図１６は、方向性結合器１における挿入損失の周波数特性を示す特性図である。図１６において、横軸は周波数、縦軸は挿入損失である。図１７は、方向性結合器１における結合度の周波数特性を示す特性図である。図１７において、横軸は周波数、縦軸は結合度である。図１８は、方向性結合器１におけるアイソレーションの周波数特性を示す特性図である。図１８において、横軸は周波数、縦軸はアイソレーションである。図１９は、方向性結合器１における結合ポート１３の反射損失の周波数特性を示す特性図である。図１９において、横軸は周波数、縦軸は反射損失である。

挿入損失を−ｘ（ｄＢ）と表すと、図１６に示したように、方向性結合器１では、５００〜４０００ＭＨｚの周波数帯域において、ｘの値は、０．２以下の、十分に小さな値である。

図１７に示したように、方向性結合器１における結合度の周波数特性では、周波数が約２６００ＭＨｚと約４２００ＭＨｚの２つの位置に２つの減衰極が生じている。２つの減衰極が生じる２つの周波数は、前述の第１および第２の周波数に対応する。方向性結合器１における結合度の周波数特性は、図１３に示した比較例の方向性結合器１０１における結合度の周波数特性に比べて、より広い周波数帯域において、周波数の変化に伴う結合度の変化が抑制されている。結合度を−ｃ（ｄＢ）と表すと、ｃの値が２０以上となる周波数帯域は、比較例の方向性結合器１０１では約５００ＭＨｚから約３０００ＭＨｚの周波数帯域であるのに対し、本実施の形態に係る方向性結合器１では約５００ＭＨｚから約４７００ＭＨｚの周波数帯域である。

また、アイソレーションを−ｉ（ｄＢ）と表すと、図１８に示したように、方向性結合器１では、５００〜４０００ＭＨｚの周波数帯域において、ｉの値は、４０以上の十分な大きさである。

また、結合ポート１３の反射損失を−ｒ（ｄＢ）と表すと、図１９に示したように、方向性結合器１では、５００〜４０００ＭＨｚの周波数帯域において、ｒの値は、１５以上の十分な大きさである。これは、５００〜４０００ＭＨｚの周波数帯域において、結合ポート１３から終端ポート１４側を見たときの反射係数の絶対値が０またはその近傍の値になっていることを意味している。

図１６ないし図１９に示した特性を有する方向性結合器１は、少なくとも５００〜４０００ＭＨｚの広い周波数帯域において使用可能である。

以上説明したように、本実施の形態に係る方向性結合器１によれば、１つの減衰極が生じる結合度の周波数特性に比べて、より広い周波数帯域において、周波数の変化に伴う結合度の変化が抑制された結合度の周波数特性を実現することが可能になり、その結果、より広帯域で使用することが可能になる。本実施の形態に係る方向性結合器１は、例えば、ＣＡで用いられる複数の周波数帯域の複数の信号について利用することが可能である。

なお、第１の整合部３０Ａ内の第２のインダクタＬ２Ａと第２の整合部３０Ｂ内の第２のインダクタＬ２Ｂは、いずれも、前述のように、０．１ｎＨ以上のインダクタンスを有している。一般的に、積層された複数の誘電体層と複数の導体層とを含み、電子部品を構成するために用いられる積層体において、グランドに接続される導体層が有する浮遊のインダクタンスは、０．１ｎＨ未満である。従って、第２のインダクタＬ２Ａ，Ｌ２Ｂが有する０．１ｎＨ以上のインダクタンスは、浮遊のインダクタンスとは明らかに区別される。

［第２の実施の形態］
次に、図２０を参照して、本発明の第２の実施の形態に係る方向性結合器１について説明する。図２０は、本実施の形態に係る方向性結合器１の回路構成を示す回路図である。本実施の形態に係る方向性結合器１では、第１および第２の整合部３０Ａ，３０Ｂの構成が第１の実施の形態と異なっている。

本実施の形態における第１の整合部３０Ａは、第１の実施の形態と同様に、その第１の端部３０Ａ１と第２の端部３０Ａ２とを接続する第１の経路３１Ａと、第１の経路３１Ａとグランドとを接続する第２の経路３２Ａとを有している。第１の経路３１Ａは、第１のインダクタＬ２１Ａと、第１のインダクタＬ２１Ａに対して直列に接続された第３のインダクタＬ２３Ａとを有している。

図２０には、第１のインダクタＬ２１Ａの一端が第１の副線路部２０Ａの第２の端部２０Ａ２に接続され、第３のインダクタＬ２３Ａの一端が第２の副線路部２０Ｂの第１の端部２０Ｂ１に接続され、第１のインダクタＬ２１Ａの他端と第３のインダクタＬ２３Ａの他端が互いに接続された例を示している。しかし、本実施の形態において、第１のインダクタＬ２１Ａと第３のインダクタＬ２３Ａの位置は、図２０に示した例とは逆であってもよい。

第２の経路３２Ａは、直列に接続された第１のキャパシタＣ２１Ａと第２のインダクタＬ２２Ａとを含んでいる。第２のインダクタＬ２２Ａは、回路構成上、第１の経路３１Ａに最も近い第１の端部Ｌ２２Ａ１と、回路構成上、グランドに最も近い第２の端部Ｌ２２Ａ２とを有している。第１のキャパシタＣ２１Ａは、第１のインダクタＬ２１Ａと第３のインダクタＬ２３Ａとの接続点と、第２のインダクタＬ２２Ａの第１の端部Ｌ２２Ａ１との間に設けられている。第２のインダクタＬ２２Ａは、０．１ｎＨ以上のインダクタンスを有している。第２のインダクタＬ２２Ａのインダクタンスは、７ｎＨ以下であることが好ましい。

本実施の形態における第２の整合部３０Ｂは、第１の実施の形態と同様に、その第１の端部３０Ｂ１と第２の端部３０Ｂ２とを接続する第１の経路３１Ｂと、第１の経路３１Ｂとグランドとを接続する第２の経路３２Ｂとを有している。第１の経路３１Ｂは、第１のインダクタＬ２１Ｂと、第１のインダクタＬ２１Ｂに対して直列に接続された第３のインダクタＬ２３Ｂとを有している。

図２０には、第１のインダクタＬ２１Ｂの一端が第３の副線路部２０Ｃの第１の端部２０Ｃ１に接続され、第３のインダクタＬ２３Ｂの一端が第２の副線路部２０Ｂの第２の端部２０Ｂ２に接続され、第１のインダクタＬ２１Ｂの他端と第３のインダクタＬ２３Ｂの他端が互いに接続された例を示している。しかし、本実施の形態において、第１のインダクタＬ２１Ｂと第３のインダクタＬ２３Ｂの位置は、図２０に示した例とは逆であってもよい。

第２の経路３２Ｂは、直列に接続された第１のキャパシタＣ２１Ｂと第２のインダクタＬ２２Ｂとを含んでいる。第２のインダクタＬ２２Ｂは、回路構成上、第１の経路３１Ｂに最も近い第１の端部Ｌ２２Ｂ１と、回路構成上、グランドに最も近い第２の端部Ｌ２２Ｂ２とを有している。第１のキャパシタＣ２１Ｂは、第１のインダクタＬ２１Ｂと第３のインダクタＬ２３Ｂとの接続点と、第２のインダクタＬ２２Ｂの第１の端部Ｌ２２Ｂ１との間に設けられている。第２のインダクタＬ２２Ｂは、０．１ｎＨ以上のインダクタンスを有している。第２のインダクタＬ２２Ｂのインダクタンスは、７ｎＨ以下であることが好ましい。

本実施の形態における第１および第２の整合部３０Ａ，３０Ｂは、第１の実施の形態における第１および第２の整合部３０Ａ，３０Ｂと同様の機能を有する。第１の実施の形態と同様に、第１の整合部３０Ａと第２の整合部３０Ｂは互いに特性が異なっている。本実施の形態におけるその他の構成、作用および効果は、第１の実施の形態と同様である。

［第３の実施の形態］
次に、図２１を参照して、本発明の第３の実施の形態に係る方向性結合器１について説明する。図２１は、本実施の形態に係る方向性結合器１の回路構成を示す回路図である。本実施の形態に係る方向性結合器１では、第１の整合部３０Ａと第２の整合部３０Ｂの各々を、インダクタおよびキャパシタを用いずに、線路で構成している。以下、第１の整合部３０Ａを構成する線路を第１の線路と呼び、符号３５Ａで表す。また、第２の整合部３０Ｂを構成する線路を第２の線路と呼び、符号３５Ｂで表す。

第１および第２の線路３５Ａ，３５Ｂは、第１の実施の形態における第１および第２の整合部３０Ａ，３０Ｂと同様の機能を有する。すなわち、第１の線路３５Ａと第２の線路３５Ｂは、それらを通過する高周波信号に対して位相の変化を生じさせるものであり、且つ、方向性結合器１の結合度の周波数特性において、互いに異なる第１および第２の周波数の位置に第１および第２の減衰極が生じるように互いに特性が異なるものである。第１の線路３５Ａは、第１の減衰極が生じる第１の周波数の信号に対して、１８０°またはそれに近い大きさの位相の変化、具体的には１３５°〜２２５°の範囲内の位相の変化を生じさせる。第２の線路３５Ｂは、第２の減衰極が生じる第２の周波数の信号に対して、１８０°またはそれに近い大きさの位相の変化、具体的には１３５°〜２２５°の範囲内の位相の変化を生じさせる。第１の線路３５Ａと第２の線路３５Ｂの特性を互いに異ならせることは、例えば、第１の線路３５Ａと第２の線路３５Ｂの長さを互いに異ならせることによって実現することができる。

次に、図２２ないし図２５を参照して、本実施の形態に係る方向性結合器１の特性の一例について説明する。図２２は、方向性結合器１における挿入損失の周波数特性を示す特性図である。図２２において、横軸は周波数、縦軸は挿入損失である。図２３は、方向性結合器１における結合度の周波数特性を示す特性図である。図２３において、横軸は周波数、縦軸は結合度である。図２４は、方向性結合器１におけるアイソレーションの周波数特性を示す特性図である。図２４において、横軸は周波数、縦軸はアイソレーションである。図２５は、方向性結合器１における結合ポート１３の反射損失の周波数特性を示す特性図である。図２５において、横軸は周波数、縦軸は反射損失である。

挿入損失を−ｘ（ｄＢ）と表すと、図２２に示したように、本実施の形態に係る方向性結合器１では、５００〜４０００ＭＨｚの周波数帯域において、ｘの値は、０．２以下の、十分に小さな値である。

図２３に示したように、本実施の形態に係る方向性結合器１における結合度の周波数特性では、周波数が約２３００ＭＨｚと約３８００ＭＨｚの２つの位置に２つの減衰極が生じている。２つの減衰極が生じる２つの周波数は、第１の実施の形態において説明した第１および第２の周波数に対応する。本実施の形態に係る方向性結合器１における結合度の周波数特性は、図１３に示した比較例の方向性結合器１０１における結合度の周波数特性に比べて、より広い周波数帯域において、周波数の変化に伴う結合度の変化が抑制されている。結合度を−ｃ（ｄＢ）と表すと、ｃの値が２０以上となる周波数帯域は、比較例の方向性結合器１０１では約５００ＭＨｚから約３０００ＭＨｚの周波数帯域であるのに対し、本実施の形態に係る方向性結合器１では約５００ＭＨｚから約４３００ＭＨｚの周波数帯域である。

また、アイソレーションを−ｉ（ｄＢ）と表すと、図２４に示したように、本実施の形態に係る方向性結合器１では、５００〜４０００ＭＨｚの周波数帯域において、ｉの値は、５０以上の十分な大きさである。

また、結合ポート１３の反射損失を−ｒ（ｄＢ）と表すと、図２５に示したように、本実施の形態に係る方向性結合器１では、５００〜５０００ＭＨｚの周波数帯域において、ｒの値は、３０以上の十分な大きさである。これは、５００〜５０００ＭＨｚの周波数帯域において、結合ポート１３から終端ポート１４側を見たときの反射係数の絶対値が０またはその近傍の値になっていることを意味している。

図２２ないし図２５に示した特性を有する本実施の形態に係る方向性結合器１は、少なくとも５００〜４０００ＭＨｚの広い周波数帯域において使用可能である。

本実施の形態におけるその他の構成、作用および効果は、第１の実施の形態と同様である。

なお、本発明は、上記各実施の形態に限定されず、種々の変更が可能である。例えば、本発明における第１および第２の整合部の構成は、各実施の形態に示したものに限定されず、特許請求の範囲に記載された要件を満たすことを前提として、種々の変更が可能である。

１…方向性結合器、１０…主線路、１１…入力ポート、１２…出力ポート、１３…結合ポート、１４…終端ポート、１５…終端抵抗、２０Ａ…第１の副線路部、２０Ｂ…第２の副線路部、２０Ｃ…第３の副線路部、３０Ａ…第１の整合部、３０Ｂ…第２の整合部、３１Ａ，３１Ｂ…第１の経路、３２Ａ，３２Ｂ…第２の経路、Ｌ１Ａ，Ｌ１Ｂ…第１のインダクタ、Ｌ２Ａ，Ｌ２Ｂ…第２のインダクタ、Ｃ１Ａ，ＣＡＢ…第１のキャパシタ、Ｃ２Ａ，Ｃ２Ｂ…第２のキャパシタ。

Claims (7)

1. 入力ポートと、
   出力ポートと、
   結合ポートと、
   終端ポートと、
   前記入力ポートと前記出力ポートを接続する主線路と、
   それぞれ前記主線路に対して電磁界結合する線路からなる第１の副線路部、第２の副線路部および第３の副線路部と、
   第１の整合部と、
   第２の整合部とを備えた方向性結合器であって、
   前記第１ないし第３の副線路部と前記第１および第２の整合部は、それぞれ、互いに反対側に位置する第１の端部および第２の端部を有し、
   前記第１の副線路部の第１の端部は、前記結合ポートに接続され、
   前記第１の整合部の第１の端部は、前記第１の副線路部の第２の端部に接続され、
   前記第２の副線路部の第１の端部は、前記第１の整合部の第２の端部に接続され、
   前記第２の整合部の第１の端部は、前記第２の副線路部の第２の端部に接続され、
   前記第３の副線路部の第１の端部は、前記第２の整合部の第２の端部に接続され、
   前記第３の副線路部の第２の端部は、前記終端ポートに接続され、
   前記第１の整合部と前記第２の整合部は、それらを通過する高周波信号に対して位相の変化を生じさせるものであり、且つ、方向性結合器の結合度の周波数特性において２つの減衰極が生じるように互いに特性が異なるものであることを特徴とする方向性結合器。
2. 前記主線路に対する前記第２の副線路部の結合の強さは、前記主線路に対する前記第１の副線路部の結合の強さおよび前記主線路に対する前記第３の副線路部の結合の強さよりも大きいことを特徴とする請求項１記載の方向性結合器。
3. 前記第１の整合部と前記第２の整合部の各々は、その第１の端部と第２の端部とを接続する第１の経路と、前記第１の経路とグランドとを接続する第２の経路とを有し、
   前記第１の経路は、第１のインダクタを含み、
   前記第２の経路は、直列に接続された第１のキャパシタと第２のインダクタとを含むことを特徴とする請求項１または２記載の方向性結合器。
4. 前記第１のインダクタは、互いに反対側に位置する第１の端部および第２の端部を有し、
   前記第２のインダクタは、回路構成上、前記第１の経路に最も近い第１の端部と、回路構成上、グランドに最も近い第２の端部とを有し、
   前記第１のキャパシタは、前記第１のインダクタの第１の端部と前記第２のインダクタの第１の端部との間に設けられ、
   前記第２の経路は、更に、前記第１のインダクタの第２の端部と前記第２のインダクタの第１の端部との間に設けられた第２のキャパシタを有することを特徴とする請求項３記載の方向性結合器。
5. 前記第１の経路は、更に、前記第１のインダクタに対して直列に接続された第３のインダクタを有し、
   前記第２のインダクタは、回路構成上、前記第１の経路に最も近い第１の端部と、回路構成上、グランドに最も近い第２の端部とを有し、
   前記第１のキャパシタは、前記第１のインダクタと前記第３のインダクタとの接続点と前記第２のインダクタの第１の端部との間に設けられていることを特徴とする請求項３記載の方向性結合器。
6. 前記第２のインダクタは、０．１ｎＨ以上のインダクタンスを有することを特徴とする請求項３ないし５のいずれかに記載の方向性結合器。
7. 前記第１の整合部と前記第２の整合部の各々は、線路であることを特徴とする請求項１または２記載の方向性結合器。

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