JP6172479B2 - 方向性結合器 - Google Patents

Description

本発明は、広帯域で使用可能な方向性結合器に関する。

方向性結合器は、例えば、携帯電話機、無線ＬＡＮ通信機器等の無線通信機器の送受信回路において、送受信信号のレベルを検出するために用いられている。

従来の方向性結合器としては、以下のような構成のものが知られている。この方向性結合器は、入力ポートと、出力ポートと、結合ポートと、終端ポートと、主線路と、副線路を備えている。主線路の一端は入力ポートに接続され、主線路の他端は出力ポートに接続されている。副線路の一端は結合ポートに接続され、副線路の他端は終端ポートに接続されている。主線路と副線路は、電磁界結合する。終端ポートは、例えば５０Ωの抵抗値を有する終端抵抗を介して接地されている。入力ポートには高周波信号が入力され、この高周波信号は出力ポートから出力される。結合ポートからは、入力ポートに入力された高周波信号の電力に応じた電力を有する結合信号が出力される。

方向性結合器の特性を表す主要なパラメータとしては、挿入損失、結合度、アイソレーション、方向性および結合ポートの反射損失がある。以下、これらの定義について説明する。まず、入力ポートに電力Ｐ１の高周波信号が入力された場合に、出力ポートから出力される信号の電力をＰ２、結合ポートから出力される信号の電力をＰ３、終端ポートから出力される信号の電力をＰ４とする。また、出力ポートに電力Ｐ０２の高周波信号が入力された場合に、結合ポートから出力される信号の電力をＰ０３とする。また、結合ポートに電力Ｐ５の高周波信号が入力された場合に、結合ポートで反射される信号の電力をＰ６とする。また、挿入損失、結合度、アイソレーション、方向性および結合ポートの反射損失を、それぞれ記号ＩＬ、Ｃ、Ｉ、Ｄ、ＲＬで表す。これらは、以下の式で定義される。

ＩＬ＝１０ｌｏｇ（Ｐ２／Ｐ１）［ｄＢ］
Ｃ＝１０ｌｏｇ（Ｐ３／Ｐ１）［ｄＢ］
Ｉ＝１０ｌｏｇ（Ｐ０３／Ｐ０２）［ｄＢ］
Ｄ＝１０ｌｏｇ（Ｐ４／Ｐ３）［ｄＢ］
ＲＬ＝１０ｌｏｇ（Ｐ６／Ｐ５）［ｄＢ］

従来の方向性結合器では、入力ポートに入力される高周波信号の周波数が高くなるほど結合度が大きくなるため、結合度の周波数特性が平坦ではないという問題があった。結合度が大きくなるというのは、結合度を−ｃ（ｄＢ）と表したときに、ｃの値が小さくなることである。

特許文献１には、上記の問題を解決するための方向性結合器が記載されている。特許文献１に記載された方向性結合器では、副線路が第１の副線路と第２の副線路とに分けられている。第１の副線路の一端は、結合ポートに接続されている。第２の副線路の一端は、終端ポートに接続されている。第１の副線路の他端と第２の副線路の他端の間には、位相変換部が設けられている。位相変換部は、所定の周波数帯域において、周波数が高くなるに従って０度以上１８０度以下の範囲で単調増加する絶対値を有する位相のずれを通過信号に対して生じさせる。位相変換部は、具体的にはローパスフィルタである。

ところで、近年、ＬＴＥ（Long Term Evolution）規格の移動体通信システムが実用化され、ＬＴＥ規格の発展規格であるＬＴＥ−Ａｄｖａｎｃｅｄ規格の移動体通信システムの実用化が検討されている。ＬＴＥ−Ａｄｖａｎｃｅｄ規格における主要技術の一つに、キャリアアグリゲーション（Carrier Aggregation、以下ＣＡとも記す。）がある。ＣＡは、コンポーネントキャリアと呼ばれる複数のキャリアを同時に用いて広帯域伝送を可能にする技術である。

ＣＡに対応した移動体通信機器では、複数の周波数帯域が同時に使用される。そのため、ＣＡに対応した移動体通信機器では、複数の周波数帯域の複数の信号について利用可能な方向性結合器、すなわち広帯域で使用可能な方向性結合器が求められている。

また、無線通信機器に用いられる方向性結合器では、入力ポートと出力ポートを逆にし、結合ポートと終端ポートを逆にして使用しても、これらを逆にする前と同様な特性が得られること（以下、双方向性と言う。）が求められる場合がある。この双方向性が求められる場合の例としては、送信信号をアンテナに供給する送信系回路に設けられた方向性結合器によって、送信信号のレベルを検出すると共に、送信信号がアンテナで反射して生じた反射波信号のレベルを検出する場合が挙げられる。方向性結合器によって反射波信号のレベルを検出する理由は、この反射波信号のレベルが十分に小さくなるように、送信回路とアンテナとの間に設けられるインピーダンス整合素子の特性を調整するためである。この例では、方向性結合器によって送信信号のレベルを検出する際には、送信信号は入力ポートに入力されて出力ポートから出力され、結合ポートから送信信号のレベルに応じた電力を有する信号が出力される。一方、方向性結合器によって反射波信号のレベルを検出する際には、反射波信号は出力ポートに入力されて入力ポートから出力され、終端ポートから反射波信号のレベルに応じた電力を有する信号が出力される。

特許文献２には、広帯域で使用可能で且つ双方向性を有する方向性結合器が記載されている。特許文献２に記載された方向性結合器では、副線路が、主線路との結合が強い第一結合部と、結合が弱く且つ第一結合部よりも結合ポート側に形成した第二結合部と、結合が弱く且つ第一結合部よりもアイソレーションポート（終端ポート）側に形成した第三結合部と、第一結合部と第二結合部の間に延在し且つ使用周波数帯に対応した波長の四分の一以上の長さを有する非結合部である第一非結合部と、第一結合部と第三結合部の間に延在し且つ使用周波数帯に対応した波長の四分の一以上の長さを有する非結合部である第二非結合部とを有している。

特開２０１３−５０７６号公報 特開２０１４−５７２０７号公報

特許文献１に記載された方向性結合器では、ローパスフィルタの遮断周波数以上の周波数帯域において、アイソレーションが十分な大きさにならない。すなわち、アイソレーションを−ｉ（ｄＢ）と表したとき、特許文献１に記載された方向性結合器では、ローパスフィルタの遮断周波数以上の周波数帯域において、ｉの値が十分な大きさにならない。そのため、特許文献１に記載された方向性結合器は、ローパスフィルタの遮断周波数以上の周波数帯域では機能しない。

ここで、特許文献１に記載された方向性結合器では、ローパスフィルタの遮断周波数以上の周波数帯域において、上記のｉの値が十分な大きさにならない理由について説明する。この方向性結合器では、第１の副線路とローパスフィルタとの接続点とグランドとの間を第１のキャパシタのみを介して接続する経路と、第２の副線路とローパスフィルタとの接続点とグランドとの間を第２のキャパシタのみを介して接続する経路が形成される。そのため、ローパスフィルタの遮断周波数以上の周波数帯域においては、第１の副線路からローパスフィルタに向かう高周波信号の大部分は第１のキャパシタを経由してグランドに流れ、第２の副線路からローパスフィルタに向かう高周波信号の大部分は第２のキャパシタを経由してグランドに流れる。そのため、この方向性結合器では、ローパスフィルタの遮断周波数以上の周波数帯域において、高周波信号の大部分がローパスフィルタを通過しなくなる。

以上のことから、特許文献１に記載された方向性結合器では、使用可能な周波数帯域が、ローパスフィルタの遮断周波数よりも低い周波数帯域に制限される。そのため、特許文献１に記載された技術では、広帯域で使用可能な方向性結合器を実現することが困難である。

特許文献２に記載された方向性結合器では、副線路が、それぞれ使用周波数帯に対応した波長の四分の一以上の長さを有する２つの非結合部を有している。２つの非結合部の各々は、非常に長い。例えば、使用周波数を３ＧＨｚとすると、波長は１０ｃｍであり、２つの非結合部の各々の長さは２．５ｃｍ以上である。特許文献２では、２つの非結合部の各々を、渦巻き状の細長い線路によって構成している。特許文献２に記載された方向性結合器では、非常に長い２つの非結合部が必要であることから、方向性結合器の占有面積が大きくなるという問題点がある。

本発明はかかる問題点に鑑みてなされたもので、その目的は、広帯域で使用可能であると共に双方向性を有し、且つ占有面積を小さくすることができる方向性結合器を提供することにある。

本発明の方向性結合器は、第１のポートと、第２のポートと、第３のポートと、第４のポートと、第１のポートと第２のポートを接続する主線路と、それぞれ主線路に対して電磁界結合する線路からなる第１の副線路部、第２の副線路部および第３の副線路部と、第１の整合部と、第２の整合部とを備えている。

第１ないし第３の副線路部と第１および第２の整合部は、それぞれ、互いに反対側に位置する第１の端部および第２の端部を有している。第１の副線路部の第１の端部は、第３のポートに接続されている。第１の整合部の第１の端部は、第１の副線路部の第２の端部に接続されている。第２の副線路部の第１の端部は、第１の整合部の第２の端部に接続されている。第２の整合部の第１の端部は、第２の副線路部の第２の端部に接続されている。第３の副線路部の第１の端部は、第２の整合部の第２の端部に接続されている。第３の副線路部の第２の端部は、第４のポートに接続されている。

第１の整合部と第２の整合部の各々は、そこを通過する信号に対して位相の変化を生じさせる。第１の整合部と第２の整合部の各々は、その第１の端部と第２の端部とを接続する第１の経路と、第１の経路とグランドとを接続する第２の経路とを有している。第１の経路は、第１のインダクタを含んでいる。第２の経路は、直列に接続された第１のキャパシタと第２のインダクタとを含んでいる。

本発明の方向性結合器は、更に、第１ないし第４のポート、主線路、第１ないし第３の副線路部および第１および第２の整合部を一体化するための積層体を備えていてもよい。積層体は、積層された複数の誘電体層と複数の導体層とを含んでいる。第１および第２のインダクタの各々は、複数の導体層のうちの１つ以上の導体層を用いて構成されていてもよい。第１のキャパシタは、複数の導体層のうちの２つ以上の導体層を用いて構成されていてもよい。

本発明の方向性結合器において、主線路に対する第２の副線路部の結合の強さは、主線路に対する第１の副線路部の結合の強さおよび主線路に対する第３の副線路部の結合の強さよりも大きくてもよい。

また、本発明の方向性結合器において、第１のインダクタは、互いに反対側に位置する第１の端部および第２の端部を有し、第２のインダクタは、回路構成上、第１の経路に最も近い第１の端部と、回路構成上、グランドに最も近い第２の端部とを有し、第１のキャパシタは、第１のインダクタの第１の端部と第２のインダクタの第１の端部との間に設けられていてもよい。この場合、第２の経路は、更に、第１のインダクタの第２の端部と第２のインダクタの第１の端部との間に設けられた第２のキャパシタを有していてもよい。

また、本発明の方向性結合器において、第１の経路は、更に、第１のインダクタに対して直列に接続された第３のインダクタを有していてもよい。この場合、第２のインダクタは、回路構成上、第１の経路に最も近い第１の端部と、回路構成上、グランドに最も近い第２の端部とを有し、第１のキャパシタは、第１のインダクタと第３のインダクタとの接続点と第２のインダクタの第１の端部との間に設けられていてもよい。

また、本発明の方向性結合器において、第２のインダクタは、０．１ｎＨ以上のインダクタンスを有していてもよい。

本発明によれば、第１ないし第３の副線路部および第１および第２の整合部を備えるように方向性結合器を構成することによって、広帯域で使用可能であると共に双方向性を有する方向性結合器を実現することが可能になる。また、本発明の方向性結合器は、高周波信号の波長の四分の１以上の長さの線路を必要としない。これらのことから、本発明によれば、広帯域で使用可能であると共に双方向性を有し、且つ占有面積を小さくすることができる方向性結合器を実現することが可能になるという効果を奏する。

本発明の第１の実施の形態に係る方向性結合器の回路構成を示す回路図である。 本発明の第１の実施の形態に係る方向性結合器の使用例を示す回路図である。 本発明の第１の実施の形態に係る方向性結合器の斜視図である。 図３に示した方向性結合器の積層体の内部を示す斜視図である。 図３に示した方向性結合器の積層体の内部の一部を示す斜視図である。 図３に示した方向性結合器の積層体における１層目ないし４層目の誘電体層の上面を示す説明図である。 図３に示した方向性結合器の積層体における５層目ないし８層目の誘電体層の上面を示す説明図である。 図３に示した方向性結合器の積層体における９層目ないし１２層目の誘電体層の上面を示す説明図である。 図３に示した方向性結合器の積層体における１３層目ないし１６層目の誘電体層の上面を示す説明図である。 図３に示した方向性結合器の積層体における１７層目ないし２０層目の誘電体層の上面を示す説明図である。 図３に示した方向性結合器の積層体における２１層目ないし２４層目の誘電体層の上面を示す説明図である。 第１の比較例の方向性結合器の回路構成を示す回路図である。 第１の比較例の方向性結合器における挿入損失の周波数特性を示す特性図である。 第１の比較例の方向性結合器における結合度の周波数特性を示す特性図である。 第１の比較例の方向性結合器におけるアイソレーションの周波数特性を示す特性図である。 第１の比較例の方向性結合器における結合ポートの反射損失の周波数特性を示す特性図である。 本発明の第１の実施の形態に係る方向性結合器における挿入損失の周波数特性を示す特性図である。 本発明の第１の実施の形態に係る方向性結合器における入力ポートの反射損失の周波数特性を示す特性図である。 本発明の第１の実施の形態に係る方向性結合器における結合度の周波数特性を示す特性図である。 本発明の第１の実施の形態に係る方向性結合器におけるアイソレーションの周波数特性を示す特性図である。 本発明の第１の実施の形態に係る方向性結合器における方向性の周波数特性を示す特性図である。 本発明の第１の実施の形態に係る方向性結合器における結合ポートの反射損失の周波数特性を示す特性図である。 本発明の第２の実施の形態に係る方向性結合器の回路構成を示す回路図である。

［第１の実施の形態］
以下、本発明の実施の形態について図面を参照して詳細に説明する。始めに、図１を参照して、本発明の第１の実施の形態に係る方向性結合器の回路構成について説明する。図１に示したように、本実施の形態に係る方向性結合器１は、第１のポート１１と、第２のポート１２と、第３のポート１３と、第４のポート１４とを備えている。方向性結合器１は、更に、第１のポート１１と第２のポート１２を接続する主線路１０と、それぞれ主線路１０に対して電磁界結合する線路からなる第１の副線路部２０Ａ、第２の副線路部２０Ｂおよび第３の副線路部２０Ｃと、第１の整合部３０Ａと、第２の整合部３０Ｂとを備えている。第３のポート１３と第４のポート１４の一方は、例えば５０Ωの抵抗値を有する終端抵抗を介して接地される。

第１の副線路部２０Ａは、互いに反対側に位置する第１の端部２０Ａ１および第２の端部２０Ａ２を有している。第２の副線路部２０Ｂは、互いに反対側に位置する第１の端部２０Ｂ１および第２の端部２０Ｂ２を有している。第３の副線路部２０Ｃは、互いに反対側に位置する第１の端部２０Ｃ１および第２の端部２０Ｃ２を有している。第１の整合部３０Ａは、互いに反対側に位置する第１の端部３０Ａ１および第２の端部３０Ａ２を有している。第２の整合部３０Ｂは、互いに反対側に位置する第１の端部３０Ｂ１および第２の端部３０Ｂ２を有している。

第１の副線路部２０Ａの第１の端部２０Ａ１は、第３のポート１３に接続されている。第１の整合部３０Ａの第１の端部３０Ａ１は、第１の副線路部２０Ａの第２の端部２０Ａ２に接続されている。第２の副線路部２０Ｂの第１の端部２０Ｂ１は、第１の整合部３０Ａの第２の端部３０Ａ２に接続されている。第２の整合部３０Ｂの第１の端部３０Ｂ１は、第２の副線路部２０Ｂの第２の端部２０Ｂ２に接続されている。第３の副線路部２０Ｃの第１の端部２０Ｃ１は、第２の整合部３０Ｂの第２の端部３０Ｂ２に接続されている。第３の副線路部２０Ｃの第２の端部２０Ｃ２は、第４のポート１４に接続されている。

第１の整合部３０Ａは、その第１の端部３０Ａ１と第２の端部３０Ａ２とを接続する第１の経路３１Ａと、第１の経路３１Ａとグランドとを接続する第２の経路３２Ａとを有している。第１の経路３１Ａは、第１のインダクタＬ１Ａを含んでいる。第１のインダクタＬ１Ａは、互いに反対側に位置する第１の端部Ｌ１Ａ１および第２の端部Ｌ１Ａ２を有している。ここでは、第１の副線路部２０Ａ側の第１のインダクタＬ１Ａの端部を第１の端部Ｌ１Ａ１とし、第２の副線路部２０Ｂ側の第１のインダクタＬ１Ａの端部を第２の端部Ｌ１Ａ２とする。

第２の経路３２Ａは、直列に接続された第１のキャパシタＣ１Ａと第２のインダクタＬ２Ａとを含んでいる。第２のインダクタＬ２Ａは、回路構成上、第１の経路３１Ａに最も近い第１の端部Ｌ２Ａ１と、回路構成上、グランドに最も近い第２の端部Ｌ２Ａ２とを有している。第１のキャパシタＣ１Ａは、第１のインダクタＬ１Ａの第１の端部Ｌ１Ａ１と第２のインダクタＬ２Ａの第１の端部Ｌ２Ａ１との間に設けられている。本実施の形態では、第２の経路３２Ａは、更に、第１のインダクタＬ１Ａの第２の端部Ｌ１Ａ２と第２のインダクタＬ２Ａの第１の端部Ｌ２Ａ１との間に設けられた第２のキャパシタＣ２Ａを有している。第２のインダクタＬ２Ａは、０．１ｎＨ以上のインダクタンスを有している。第２のインダクタＬ２Ａのインダクタンスは、７ｎＨ以下であることが好ましい。

第２の整合部３０Ｂの回路構成は、第１の整合部３０Ａと同様である。すなわち、第２の整合部３０Ｂは、その第１の端部３０Ｂ１と第２の端部３０Ｂ２とを接続する第１の経路３１Ｂと、第１の経路３１Ｂとグランドとを接続する第２の経路３２Ｂとを有している。第１の経路３１Ｂは、第１のインダクタＬ１Ｂを含んでいる。第１のインダクタＬ１Ｂは、互いに反対側に位置する第１の端部Ｌ１Ｂ１および第２の端部Ｌ１Ｂ２を有している。ここでは、第３の副線路部２０Ｃ側の第１のインダクタＬ１Ｂの端部を第１の端部Ｌ１Ｂ１とし、第２の副線路部２０Ｂ側の第１のインダクタＬ１Ｂの端部を第２の端部Ｌ１Ｂ２とする。

第２の経路３２Ｂは、直列に接続された第１のキャパシタＣ１Ｂと第２のインダクタＬ２Ｂとを含んでいる。第２のインダクタＬ２Ｂは、回路構成上、第１の経路３１Ｂに最も近い第１の端部Ｌ２Ｂ１と、回路構成上、グランドに最も近い第２の端部Ｌ２Ｂ２とを有している。第１のキャパシタＣ１Ｂは、第１のインダクタＬ１Ｂの第１の端部Ｌ１Ｂ１と第２のインダクタＬ２Ｂの第１の端部Ｌ２Ｂ１との間に設けられている。本実施の形態では、第２の経路３２Ｂは、更に、第１のインダクタＬ１Ｂの第２の端部Ｌ１Ｂ２と第２のインダクタＬ２Ｂの第１の端部Ｌ２Ｂ１との間に設けられた第２のキャパシタＣ２Ｂを有している。第２のインダクタＬ２Ｂは、０．１ｎＨ以上のインダクタンスを有している。第２のインダクタＬ２Ｂのインダクタンスは、７ｎＨ以下であることが好ましい。

主線路１０は、第１の副線路部２０Ａと電磁界結合する第１の部分１０Ａと、第２の副線路部２０Ｂと電磁界結合する第２の部分１０Ｂと、第３の副線路部２０Ｃと電磁界結合する第３の部分１０Ｃとを有している。ここで、主線路１０と第１の副線路部２０Ａの互いに結合する部分、すなわち第１の部分１０Ａと第１の副線路部２０Ａとを合わせて第１の結合部４０Ａと言う。また、主線路１０と第２の副線路部２０Ｂの互いに結合する部分、すなわち第２の部分１０Ｂと第２の副線路部２０Ｂとを合わせて第２の結合部４０Ｂと言う。また、主線路１０と第３の副線路部２０Ｃの互いに結合する部分、すなわち第３の部分１０Ｃと第３の副線路部２０Ｃとを合わせて第３の結合部４０Ｃと言う。

また、第１の結合部４０Ａの結合の強さ、第２の結合部４０Ｂの結合の強さおよび第３の結合部４０Ｃの結合の強さを、それぞれ以下のように定義する。

第１の結合部４０Ａの結合の強さは、主線路１０に対する第１の副線路部２０Ａの結合の強さ、すなわち主線路１０の第１の部分１０Ａに対する第１の副線路部２０Ａの結合の強さである。第１の結合部４０Ａの結合の強さは、具体的には、第１の部分１０Ａに供給された高周波信号の電力に対する第１の副線路部２０Ａに現れる高周波信号の電力の比率で表される。

第２の結合部４０Ｂの結合の強さは、主線路１０に対する第２の副線路部２０Ｂの結合の強さ、すなわち主線路１０の第２の部分１０Ｂに対する第２の副線路部２０Ｂの結合の強さである。第２の結合部４０Ｂの結合の強さは、具体的には、第２の部分１０Ｂに供給された高周波信号の電力に対する第２の副線路部２０Ｂに現れる高周波信号の電力の比率で表される。

第３の結合部４０Ｃの結合の強さは、主線路１０に対する第３の副線路部２０Ｃの結合の強さ、すなわち主線路１０の第３の部分１０Ｃに対する第３の副線路部２０Ｃの結合の強さである。第３の結合部４０Ｃの結合の強さは、具体的には、第３の部分１０Ｃに供給された高周波信号の電力に対する第３の副線路部２０Ｃに現れる高周波信号の電力の比率で表される。

第２の結合部４０Ｂの結合の強さは、第１の結合部４０Ａの結合の強さおよび第３の結合部４０Ｃの結合の強さよりも大きくてもよい。

第１および第２の整合部３０Ａ，３０Ｂは、第３のポート１３と第４のポート１４の一方が、負荷である終端抵抗を介して接地され、この終端抵抗の抵抗値（例えば５０Ω）と等しい出力インピーダンスを有する信号源が第３のポート１３と第４のポート１４の他方に接続された場合を想定して、信号源と負荷との間のインピーダンス整合を行う回路である。第１および第２の整合部３０Ａ，３０Ｂは、上記の場合を想定して、方向性結合器１の使用周波数帯域において、第３のポート１３と第４のポート１４の一方から他方側を見たときの反射係数の絶対値が０またはその近傍の値になるように設計される。第１および第２の整合部３０Ａ，３０Ｂの各々は、そこを通過する信号に対して位相の変化を生じさせる。

方向性結合器１の回路構成は、第２の結合部４０Ｂを中心として、素子定数も含めて対称であることが好ましい。ただし、方向性結合器１の回路構成は、非対称の度合いが許容範囲内であれば非対称であってもよい。

以下、方向性結合器１の回路構成が対称である場合について説明する。この場合、第３の結合部４０Ｃの結合の強さは、第１の結合部４０Ａの結合の強さと等しい。また、第１および第２の整合部３０Ａ，３０Ｂは、第２の結合部４０Ｂを中心として、素子定数も含めて互いに対称な回路構成を有している。具体的に説明すると、対となる第１のインダクタＬ１Ａ，Ｌ１Ｂのインダクタンスは互いに実質的に等しく、対となる第２のインダクタＬ２Ａ，Ｌ２Ｂのインダクタンスは互いに実質的に等しく、対となる第１のキャパシタＣ１Ａ，Ｃ１Ｂのキャパシタンスは互いに実質的に等しく、対となる第２のキャパシタＣ２Ａ，Ｃ２Ｂのキャパシタンスは互いに実質的に等しい。第１および第２の整合部３０Ａ，３０Ｂは、同じ周波数の信号がそれらを通過する際に、その信号に対して同じ大きさの位相の変化を生じさせる。方向性結合器１は、第２の結合部４０Ｂを中心として対称な回路構成を有しているため、双方向性を有している。なお、対となる２つのインダクタのインダクタンスや、対となる２つのキャパシタのキャパシタンスが「互いに実質的に等しい」というのは、インダクタやキャパシタの製造上のばらつきによって生じるインダクタンスやキャパシタンスの誤差を許容するという意味である。

なお、図１に示した第１の整合部３０Ａでは、第１のキャパシタＣ１Ａが、第１のインダクタＬ１Ａの第１の端部Ｌ１Ａ１と第２のインダクタＬ２Ａの第１の端部Ｌ２Ａ１との間に設けられ、第２のキャパシタＣ２Ａが、第１のインダクタＬ１Ａの第２の端部Ｌ１Ａ２と第２のインダクタＬ２Ａの第１の端部Ｌ２Ａ１との間に設けられている。また、図１に示した第２の整合部３０Ｂでは、第１のキャパシタＣ１Ｂが、第１のインダクタＬ１Ｂの第１の端部Ｌ１Ｂ１と第２のインダクタＬ２Ｂの第１の端部Ｌ２Ｂ１との間に設けられ、第２のキャパシタＣ２Ｂが、第１のインダクタＬ１Ｂの第２の端部Ｌ１Ｂ２と第２のインダクタＬ２Ｂの第１の端部Ｌ２Ｂ１との間に設けられている。しかし、第１の整合部３０Ａにおける第１および第２のキャパシタＣ１Ａ，Ｃ２Ａの回路構成上の配置と、第２の整合部３０Ｂにおける第１および第２のキャパシタＣ１Ｂ，Ｃ２Ｂの回路構成上の配置は、それぞれ、図１に示した例とは逆になっていてもよい。すなわち、第１の整合部３０Ａでは、第１のキャパシタＣ１Ａが、第１のインダクタＬ１Ａの第２の端部Ｌ１Ａ２と第２のインダクタＬ２Ａの第１の端部Ｌ２Ａ１との間に設けられ、第２のキャパシタＣ２Ａが、第１のインダクタＬ１Ａの第１の端部Ｌ１Ａ１と第２のインダクタＬ２Ａの第１の端部Ｌ２Ａ１との間に設けられていてもよい。この場合、第２の整合部３０Ｂでは、第１のキャパシタＣ１Ｂが、第１のインダクタＬ１Ｂの第２の端部Ｌ１Ｂ２と第２のインダクタＬ２Ｂの第１の端部Ｌ２Ｂ１との間に設けられ、第２のキャパシタＣ２Ｂが、第１のインダクタＬ１Ｂの第１の端部Ｌ１Ｂ１と第２のインダクタＬ２Ｂの第１の端部Ｌ２Ｂ１との間に設けられる。

次に、本実施の形態に係る方向性結合器１の作用および効果について説明する。方向性結合器１は、以下の第１および第２の使用態様で使用可能である。第１の使用態様では、第１のポート１１を入力ポートとし、第２のポート１２を出力ポートとし、第３のポート１３を結合ポートとし、第４のポート１４を終端ポートとする。第１の使用態様では、第４のポート１４が、例えば５０Ωの抵抗値を有する終端抵抗を介して接地される。第２の使用態様では、第２のポート１２を入力ポートとし、第１のポート１１を出力ポートとし、第４のポート１４を結合ポートとし、第３のポート１３を終端ポートとする。第２の使用態様では、第３のポート１３が、例えば５０Ωの抵抗値を有する終端抵抗を介して接地される。

第１の使用態様では、第１のポート１１に高周波信号が入力され、この高周波信号は第２のポート１２から出力される。第３のポート１３からは、第１のポート１１に入力された高周波信号の電力に応じた電力を有する結合信号が出力される。

第１の使用態様では、入力ポートとなる第１のポート１１と結合ポートとなる第３のポート１３の間には、第１の結合部４０Ａを経由する第１の信号経路と、第２の結合部４０Ｂおよび第１の整合部３０Ａを経由する第２の信号経路と、第３の結合部４０Ｃ、第２の整合部３０Ｂおよび第１の整合部３０Ａを経由する第３の信号経路とが形成される。第１のポート１１に高周波信号が入力されたとき、第３のポート１３から出力される結合信号は、第１の信号経路を通過した信号と第２の信号経路を通過した信号と第３の信号経路を通過した信号とが合成されて得られる信号である。第１の使用態様における方向性結合器１の結合度は、第１ないし第３の結合部４０Ａ，４０Ｂ，４０Ｃのそれぞれの結合の強さと、第１の信号経路を通過した信号と第２の信号経路を通過した信号と第３の信号経路を通過した信号の位相の関係とに依存する。

第１の使用態様において、出力ポートとなる第２のポート１２と結合ポートとなる第３のポート１３の間には、第１の結合部４０Ａを経由する第４の信号経路と、第２の結合部４０Ｂおよび第１の整合部３０Ａを経由する第５の信号経路と、第３の結合部４０Ｃ、第２の整合部３０Ｂおよび第１の整合部３０Ａを経由する第６の信号経路とが形成される。第１の使用態様における方向性結合器１のアイソレーションは、第１ないし第３の結合部４０Ａ，４０Ｂ，４０Ｃのそれぞれの結合の強さと、第４の信号経路を通過した信号と第５の信号経路を通過した信号と第６の信号経路を通過した信号の位相の関係とに依存する。

第２の使用態様では、第２のポート１２に高周波信号が入力され、この高周波信号は第１のポート１１から出力される。第４のポート１３からは、第２のポート１２に入力された高周波信号の電力に応じた電力を有する結合信号が出力される。

第２の使用態様では、入力ポートとなる第２のポート１２と結合ポートとなる第４のポート１４の間には、第３の結合部４０Ｃを経由する第７の信号経路と、第２の結合部４０Ｂおよび第２の整合部３０Ｂを経由する第８の信号経路と、第１の結合部４０Ａ、第１の整合部３０Ａおよび第２の整合部３０Ｂを経由する第９の信号経路とが形成される。第２のポート１２に高周波信号が入力されたとき、第４のポート１４から出力される結合信号は、第７の信号経路を通過した信号と第８の信号経路を通過した信号と第９の信号経路を通過した信号とが合成されて得られる信号である。第２の使用態様における方向性結合器１の結合度は、第１ないし第３の結合部４０Ａ，４０Ｂ，４０Ｃのそれぞれの結合の強さと、第７の信号経路を通過した信号と第８の信号経路を通過した信号と第９の信号経路を通過した信号の位相の関係とに依存する。

第２の使用態様において、出力ポートとなる第１のポート１１と結合ポートとなる第４のポート１４の間には、第３の結合部４０Ｃを経由する第１０の信号経路と、第２の結合部４０Ｂおよび第２の整合部３０Ｂを経由する第１１の信号経路と、第１の結合部４０Ａ、第１の整合部３０Ａおよび第２の整合部３０Ｂを経由する第１２の信号経路とが形成される。第２の使用態様における方向性結合器１のアイソレーションは、第１ないし第３の結合部４０Ａ，４０Ｂ，４０Ｃのそれぞれの結合の強さと、第１０の信号経路を通過した信号と第１１の信号経路を通過した信号と第１２の信号経路を通過した信号の位相の関係とに依存する。

ここで、図２を参照して、第１および第２の使用態様で使用される場合の方向性結合器１の使用例について説明する。図２は、方向性結合器１の使用例を示す回路図である。図２は、方向性結合器１を含む送信系回路を示している。図２に示した送信系回路は、方向性結合器１の他に、電力増幅器２と、自動出力制御回路（以下、ＡＰＣ回路と言う。）３と、インピーダンス整合素子５とを備えている。

電力増幅器２は、入力端と出力端とゲイン制御端とを有している。電力増幅器２の入力端には、高周波信号である送信信号が入力されるようになっている。電力増幅器２の出力端は、方向性結合器１の第１のポート１１に接続されている。

ＡＰＣ回路３は、入力端と出力端とを有している。ＡＰＣ回路３の入力端は、方向性結合器１の第３のポート１３に接続されている。ＡＰＣ回路３の出力端は、電力増幅器２のゲイン制御端に接続されている。

方向性結合器１の第２のポート１２は、インピーダンス整合素子５を介してアンテナ４に接続されている。インピーダンス整合素子５は、送信信号がアンテナ４で反射して生じた反射波信号のレベルを十分に小さくするために、送信系回路とアンテナ４との間のインピーダンス整合を行う素子である。方向性結合器１の第４のポート１４は、終端抵抗１５を介して接地されている。

次に、図２に示した送信系回路における方向性結合器１の第１の使用態様について説明する。第１の使用態様では、電力増幅器２によって増幅された送信信号は、第１のポート１１に入力されて第２のポート１２から出力され、第３のポート１３からは、第１のポート１１に入力された送信信号の電力に応じた電力を有する結合信号が出力される。第２のポート１２から出力された送信信号は、インピーダンス整合素子５を経て、アンテナ４から発信される。第３のポート１３から出力された結合信号は、ＡＰＣ回路３に入力される。ＡＰＣ回路３は、第３のポート１３から出力される結合信号のレベルに応じて、電力増幅器２の出力信号のレベルがほぼ一定になるように、電力増幅器２のゲインを制御する。

次に、図２に示した送信系回路における方向性結合器１の第２の使用態様について説明する。第２の使用態様における方向性結合器１は、送信信号がアンテナ４で反射して生じた反射波信号のレベルを検出するために用いられる。第２の使用態様では、反射波信号が、方向性結合器１に入力される高周波信号である。反射波信号は、第２のポート１２に入力されて第１のポート１１から出力される。従って、第２の使用態様では、第２のポート１２が入力ポートとなり、第１のポート１１が出力ポートとなり、第４のポート１４が結合ポートとなり、第３のポート１３が終端ポートとなる。第２の使用態様では、第３のポート１３は、終端抵抗を介して接地される。第４のポート１４には、図示しない電力検出器が接続される。第４のポート１４からは、第２のポート１２に入力された反射波信号の電力に応じた電力を有する結合信号が出力される。そして、この結合信号のレベルが、図示しない電力検出器によって検出される。この結合信号のレベルの情報は、反射波信号のレベルが十分に小さくなるようにインピーダンス整合素子５の特性を調整するために利用される。

方向性結合器１に入力される反射波信号のレベルは、方向性結合器１に入力される送信信号のレベルに比べて小さい。そのため、第１および第２の使用態様で使用される方向性結合器１には、第１の使用態様のみならず、第２の使用態様においても、十分な大きさのアイソレーションが必要である。

本実施の形態に係る方向性結合器１は、前述のように、第２の結合部４０Ｂを中心として対称な回路構成を有し、その結果、双方向性を有している。従って、方向性結合器１は、第１および第２の使用態様で使用可能であると共に、第１の使用態様と第２の使用態様とで同様な特性が得られる。

また、本実施の形態に係る方向性結合器１によれば、第１の使用態様と第２の使用態様のいずれにおいても、方向性結合器１に入力される信号の周波数の変化に伴う方向性結合器１の結合度の変化を抑制することが可能になる。以下、これについて詳しく説明する。

第１ないし第３の結合部４０Ａ，４０Ｂ，４０Ｃのそれぞれの結合の強さは、いずれも、方向性結合器１に入力される信号の周波数が高くなるほど大きくなる。この場合、第１および第２の整合部３０Ａ，３０Ｂの各々を通過する際の信号の位相の変化量が一定であると仮定すると、方向性結合器１に入力される信号の周波数が変化すると、結合信号の電力が変化することになる。

一方、第１および第２の整合部３０Ａ，３０Ｂの各々を通過する際の信号の位相の変化量は、方向性結合器１に入力される信号の周波数すなわち第１および第２の整合部３０Ａ，３０Ｂの各々を通過する信号の周波数によって変化する。この場合、第１ないし第３の結合部４０Ａ，４０Ｂ，４０Ｃのそれぞれの結合の強さが一定であると仮定すると、方向性結合器１に入力される信号の周波数が変化すると、結合信号の電力が変化することになる。

第１および第２の整合部３０Ａ，３０Ｂは、方向性結合器１の使用周波数帯域において、第１および第２の整合部３０Ａ，３０Ｂの各々を通過する際の信号の位相の変化量が一定であると仮定した場合に比べて、結合信号の電力の変化が抑制されるように設計される。これにより、方向性結合器１によれば、第１の使用態様と第２の使用態様のいずれにおいても、方向性結合器１に入力される信号の周波数の変化に伴う方向性結合器１の結合度の変化を抑制することが可能になる。

次に、方向性結合器１の構造の一例について説明する。図３は、方向性結合器１の斜視図である。図３に示した方向性結合器１は、第１ないし第４のポート１１〜１４、主線路１０、第１ないし第３の副線路部２０Ａ，２０Ｂ，２０Ｃおよび第１および第２の整合部３０Ａ，３０Ｂを一体化するための積層体５０を備えている。後で詳しく説明するが、積層体５０は、積層された複数の誘電体層と複数の導体層とを含んでいる。そして、インダクタＬ１Ａ，Ｌ２Ａ，Ｌ１Ｂ，Ｌ２Ｂの各々は、積層体５０の複数の導体層のうちの１つ以上の導体層を用いて構成されている。また、キャパシタＣ１Ａ，Ｃ２Ａ，Ｃ１Ｂ，Ｃ２Ｂの各々は、複数の導体層のうちの２つ以上の導体層を用いて構成されている。

積層体５０は、外周部を有する直方体形状をなしている。積層体５０の外周部は、上面５０Ａと、底面５０Ｂと、４つの側面５０Ｃ〜５０Ｆとを含んでいる。上面５０Ａと底面５０Ｂは互いに反対側を向き、側面５０Ｃ，５０Ｄも互いに反対側を向き、側面５０Ｅ，５０Ｆも互いに反対側を向いている。側面５０Ｃ〜５０Ｆは、上面５０Ａおよび底面５０Ｂに対して垂直になっている。積層体５０において、上面５０Ａおよび底面５０Ｂに垂直な方向が、複数の誘電体層および複数の導体層の積層方向である。図３では、この積層方向を、記号Ｔを付した矢印で示している。

図３に示した方向性結合器１は、第１の端子１１１と、第２の端子１１２と、第３の端子１１３と、第４の端子１１４と、２つのグランド端子１１５，１１６を備えている。第１ないし第４の端子１１１，１１２，１１３，１１４は、それぞれ、図１に示した第１ないし第４のポート１１，１２，１３，１４に対応している。グランド端子１１５，１１６は、グランドに接続される。端子１１１〜１１６は、積層体５０の外周部に配置されている。端子１１１，１１２，１１５は、上面５０Ａから側面５０Ｃを経由して底面５０Ｂにかけて配置されている。また、端子１１３，１１４，１１６は、上面５０Ａから側面５０Ｄを経由して底面５０Ｂにかけて配置されている。

次に、図４ないし図１１を参照して、積層体５０について詳しく説明する。積層体５０は、積層された２４層の誘電体層を有している。以下、この２４層の誘電体層を、上から順に１層目ないし２４層目の誘電体層と呼ぶ。図４は、積層体５０の内部を示す斜視図である。図５は、積層体５０の内部の一部を示す斜視図である。図６において（ａ）〜（ｄ）は、それぞれ、１層目ないし４層目の誘電体層の上面を示している。図７において（ａ）〜（ｄ）は、それぞれ、５層目ないし８層目の誘電体層の上面を示している。図８において（ａ）〜（ｄ）は、それぞれ、９層目ないし１２層目の誘電体層の上面を示している。図９において（ａ）〜（ｄ）は、それぞれ、１３層目ないし１６層目の誘電体層の上面を示している。図１０において（ａ）〜（ｄ）は、それぞれ、１７層目ないし２０層目の誘電体層の上面を示している。図１１において（ａ）〜（ｄ）は、それぞれ、２１層目ないし２４層目の誘電体層の上面を示している。

図６（ａ）に示したように、１層目の誘電体層５１の上面には、マークとして用いられる導体層５１１が形成されている。図６（ｂ）に示したように、２層目の誘電体層５２の上面には、キャパシタＣ１Ａ，Ｃ２Ａを構成するために用いられる導体層５２１と、キャパシタＣ１Ｂ，Ｃ２Ｂを構成するために用いられる導体層５２２とが形成されている。また、誘電体層５２には、導体層５２１に接続されたスルーホール５２Ｔ８と、導体層５２２に接続されたスルーホール５２Ｔ９とが形成されている。

図６（ｃ）に示したように、３層目の誘電体層５３の上面には、キャパシタＣ１Ａを構成するために用いられる導体層５３１と、キャパシタＣ２Ａを構成するために用いられる導体層５３２と、キャパシタＣ２Ｂを構成するために用いられる導体層５３３と、キャパシタＣ１Ｂを構成するために用いられる導体層５３４とが形成されている。また、誘電体層５３には、スルーホール５３Ｔ１，５３Ｔ２，５３Ｔ３，５３Ｔ４，５３Ｔ８，５３Ｔ９が形成されている。スルーホール５３Ｔ１は、導体層５３２に接続されている。スルーホール５３Ｔ２は、導体層５３３に接続されている。スルーホール５３Ｔ３は、導体層５３１に接続されている。スルーホール５３Ｔ４は、導体層５３４に接続されている。スルーホール５３Ｔ８，５３Ｔ９には、それぞれ図６（ｂ）に示したスルーホール５２Ｔ８，５２Ｔ９が接続されている。

図６（ｄ）に示したように、４層目の誘電体層５４の上面には、キャパシタＣ１Ａ，Ｃ２Ａを構成するために用いられる導体層５４１と、キャパシタＣ１Ｂ，Ｃ２Ｂを構成するために用いられる導体層５４２とが形成されている。また、誘電体層５４には、スルーホール５４Ｔ１，５４Ｔ２，５４Ｔ３，５４Ｔ４，５４Ｔ８，５４Ｔ９が形成されている。スルーホール５４Ｔ１，５４Ｔ２，５４Ｔ３，５４Ｔ４には、それぞれ図６（ｃ）に示したスルーホール５３Ｔ１，５３Ｔ２，５３Ｔ３，５３Ｔ４が接続されている。スルーホール５４Ｔ８は、導体層５４１と図６（ｃ）に示したスルーホール５３Ｔ８に接続されている。スルーホール５４Ｔ９は、導体層５４２と図６（ｃ）に示したスルーホール５３Ｔ９に接続されている。

図７（ａ）に示したように、５層目の誘電体層５５の上面には、キャパシタＣ１Ａを構成するために用いられる導体層５５１と、キャパシタＣ２Ａを構成するために用いられる導体層５５２と、キャパシタＣ２Ｂを構成するために用いられる導体層５５３と、キャパシタＣ１Ｂを構成するために用いられる導体層５５４とが形成されている。また、誘電体層５５には、スルーホール５５Ｔ１，５５Ｔ２，５５Ｔ３，５５Ｔ４，５５Ｔ８，５５Ｔ９が形成されている。スルーホール５５Ｔ１は、導体層５５２と図６（ｄ）に示したスルーホール５４Ｔ１に接続されている。スルーホール５５Ｔ２は、導体層５５３と図６（ｄ）に示したスルーホール５４Ｔ２に接続されている。スルーホール５５Ｔ３は、導体層５５１と図６（ｄ）に示したスルーホール５４Ｔ３に接続されている。スルーホール５５Ｔ４は、導体層５５４と図６（ｄ）に示したスルーホール５４Ｔ４に接続されている。スルーホール５５Ｔ８，５５Ｔ９には、それぞれ図６（ｄ）に示したスルーホール５４Ｔ８，５４Ｔ９が接続されている。

図７（ｂ）に示したように、６層目の誘電体層５６には、スルーホール５６Ｔ１，５６Ｔ２，５６Ｔ３，５６Ｔ４，５６Ｔ８，５６Ｔ９が形成されている。スルーホール５６Ｔ１，５６Ｔ２，５６Ｔ３，５６Ｔ４，５６Ｔ８，５６Ｔ９には、それぞれ図７（ａ）に示したスルーホール５５Ｔ１，５５Ｔ２，５５Ｔ３，５５Ｔ４，５５Ｔ８，５５Ｔ９が接続されている。

図７（ｃ）に示したように、７層目の誘電体層５７には、スルーホール５７Ｔ１，５７Ｔ２，５７Ｔ３，５７Ｔ４，５７Ｔ８，５７Ｔ９が形成されている。スルーホール５７Ｔ１，５７Ｔ２，５７Ｔ３，５７Ｔ４，５７Ｔ８，５７Ｔ９には、それぞれ図７（ｂ）に示したスルーホール５６Ｔ１，５６Ｔ２，５６Ｔ３，５６Ｔ４，５６Ｔ８，５６Ｔ９が接続されている。

図７（ｄ）に示したように、８層目の誘電体層５８の上面には、インダクタＬ１Ａを構成するために用いられる導体層５８１と、インダクタＬ１Ｂを構成するために用いられる導体層５８２と、導体層５８３，５８４とが形成されている。導体層５８１，５８２，５８３，５８４の各々は、第１端と第２端を有している。また、誘電体層５８には、スルーホール５８Ｔ１，５８Ｔ２，５８Ｔ３，５８Ｔ４，５８Ｔ５，５８Ｔ６，５８Ｔ８，５８Ｔ９が形成されている。スルーホール５８Ｔ１，５８Ｔ２には、それぞれ図７（ｃ）に示したスルーホール５７Ｔ１，５７Ｔ２が接続されている。スルーホール５８Ｔ３は、導体層５８１における第１端の近傍部分と、図７（ｃ）に示したスルーホール５７Ｔ３に接続されている。スルーホール５８Ｔ４は、導体層５８２における第１端の近傍部分と、図７（ｃ）に示したスルーホール５７Ｔ４に接続されている。スルーホール５８Ｔ５は、導体層５８１における第２端の近傍部分に接続されている。スルーホール５８Ｔ６は、導体層５８２における第２端の近傍部分に接続されている。スルーホール５８Ｔ８は、導体層５８３における第１端の近傍部分に接続されている。スルーホール５８Ｔ９は、導体層５８４における第１端の近傍部分に接続されている。図７（ｃ）に示したスルーホール５７Ｔ８は、導体層５８３における第２端の近傍部分に接続されている。図７（ｃ）に示したスルーホール５７Ｔ９は、導体層５８４における第２端の近傍部分に接続されている。

図８（ａ）に示したように、９層目の誘電体層５９の上面には、インダクタＬ１Ａを構成するために用いられる導体層５９１と、インダクタＬ１Ｂを構成するために用いられる導体層５９２とが形成されている。導体層５９１，５９２の各々は、第１端と第２端を有している。また、誘電体層５９には、スルーホール５９Ｔ１，５９Ｔ２，５９Ｔ３，５９Ｔ４，５９Ｔ５，５９Ｔ６，５９Ｔ８，５９Ｔ９が形成されている。スルーホール５９Ｔ１，５９Ｔ２，５９Ｔ３，５９Ｔ４，５９Ｔ８，５９Ｔ９には、それぞれ図７（ｄ）に示したスルーホール５８Ｔ１，５８Ｔ２，５８Ｔ３，５８Ｔ４，５８Ｔ８，５８Ｔ９が接続されている。スルーホール５９Ｔ５は、導体層５９１における第１端の近傍部分に接続されている。スルーホール５９Ｔ６は、導体層５９２における第１端の近傍部分に接続されている。図７（ｄ）に示したスルーホール５８Ｔ５は、導体層５９１における第２端の近傍部分に接続されている。図７（ｄ）に示したスルーホール５８Ｔ６は、導体層５９２における第２端の近傍部分に接続されている。

図８（ｂ）に示したように、１０層目の誘電体層６０の上面には、インダクタＬ１Ａを構成するために用いられる導体層６０１と、インダクタＬ１Ｂを構成するために用いられる導体層６０２と、インダクタＬ２Ａを構成するために用いられる導体層６０３と、インダクタＬ２Ｂを構成するために用いられる導体層６０４とが形成されている。導体層６０１，６０２，６０３，６０４の各々は、第１端と第２端を有している。また、誘電体層６０には、スルーホール６０Ｔ１，６０Ｔ２，６０Ｔ３，６０Ｔ４，６０Ｔ５，６０Ｔ６，６０Ｔ８，６０Ｔ９が形成されている。スルーホール６０Ｔ１，６０Ｔ２，６０Ｔ３，６０Ｔ４には、それぞれ図８（ａ）に示したスルーホール５９Ｔ１，５９Ｔ２，５９Ｔ３，５９Ｔ４が接続されている。スルーホール６０Ｔ５は、導体層６０１における第１端の近傍部分に接続されている。スルーホール６０Ｔ６は、導体層６０２における第１端の近傍部分に接続されている。スルーホール６０Ｔ８は、導体層６０３における第１端の近傍部分に接続されている。スルーホール６０Ｔ９は、導体層６０４における第１端の近傍部分に接続されている。図８（ａ）に示したスルーホール５９Ｔ５は、導体層６０１における第２端の近傍部分に接続されている。図８（ａ）に示したスルーホール５９Ｔ６は、導体層６０２における第２端の近傍部分に接続されている。図８（ａ）に示したスルーホール５９Ｔ８は、導体層６０３における第２端の近傍部分に接続されている。図８（ａ）に示したスルーホール５９Ｔ９は、導体層６０４における第２端の近傍部分に接続されている。

図８（ｃ）に示したように、１１層目の誘電体層６１の上面には、導体層６１１，６１２，６１３が形成されている。導体層６１１，６１２，６１３の各々は、第１端と第２端を有している。また、誘電体層６１には、スルーホール６１Ｔ３，６１Ｔ４，６１Ｔ５，６１Ｔ６，６１Ｔ９が形成されている。スルーホール６１Ｔ３，６１Ｔ４には、それぞれ図８（ｂ）に示したスルーホール６０Ｔ３，６０Ｔ４が接続されている。スルーホール６１Ｔ５は、導体層６１１における第１端の近傍部分と、図８（ｂ）に示したスルーホール６０Ｔ１に接続されている。スルーホール６１Ｔ６は、導体層６１２における第１端の近傍部分と、図８（ｂ）に示したスルーホール６０Ｔ２に接続されている。スルーホール６１Ｔ９は、導体層６１３における第１端と第２端の間の部分に接続されている。図８（ｂ）に示したスルーホール６０Ｔ５は、導体層６１１における第２端の近傍部分に接続されている。図８（ｂ）に示したスルーホール６０Ｔ６は、導体層６１２における第２端の近傍部分に接続されている。図８（ｂ）に示したスルーホール６０Ｔ８は、導体層６１３における第１端の近傍部分に接続されている。図８（ｂ）に示したスルーホール６０Ｔ９は、導体層６１３における第２端の近傍部分に接続されている。

図８（ｄ）に示したように、１２層目の誘電体層６２の上面には、導体層６２１が形成されている。導体層６２１は、図３に示したグランド端子１１５に接続されている。また、誘電体層６２には、スルーホール６２Ｔ３，６２Ｔ４，６２Ｔ５，６２Ｔ６が形成されている。スルーホール６２Ｔ３，６２Ｔ４，６２Ｔ５，６２Ｔ６には、それぞれ図８（ｃ）に示したスルーホール６１Ｔ３，６１Ｔ４，６１Ｔ５，６１Ｔ６が接続されている。図８（ｃ）に示したスルーホール６１Ｔ９は、導体層６２１に接続されている。

図９（ａ）に示したように、１３層目の誘電体層６３には、スルーホール６３Ｔ３，６３Ｔ４，６３Ｔ５，６３Ｔ６が形成されている。スルーホール６３Ｔ３，６３Ｔ４，６３Ｔ５，６３Ｔ６には、それぞれ図８（ｄ）に示したスルーホール６２Ｔ３，６２Ｔ４，６２Ｔ５，６２Ｔ６が接続されている。

図９（ｂ）に示したように、１４層目の誘電体層６４の上面には、グランド用導体層６４１が形成されている。導体層６４１は、図３に示したグランド端子１１５，１１６に接続されている。また、誘電体層６４には、スルーホール６４Ｔ３，６４Ｔ４，６４Ｔ５，６４Ｔ６が形成されている。スルーホール６４Ｔ３，６４Ｔ４，６４Ｔ５，６４Ｔ６には、それぞれ図９（ａ）に示したスルーホール６３Ｔ３，６３Ｔ４，６３Ｔ５，６３Ｔ６が接続されている。

図９（ｃ）に示したように、１５層目の誘電体層６５には、スルーホール６５Ｔ３，６５Ｔ４，６５Ｔ５，６５Ｔ６が形成されている。スルーホール６５Ｔ３，６５Ｔ４，６５Ｔ５，６５Ｔ６には、それぞれ図９（ｂ）に示したスルーホール６４Ｔ３，６４Ｔ４，６４Ｔ５，６４Ｔ６が接続されている。

図９（ｄ）に示したように、１６層目の誘電体層６６には、スルーホール６６Ｔ３，６６Ｔ４，６６Ｔ５，６６Ｔ６が形成されている。スルーホール６６Ｔ３，６６Ｔ４，６６Ｔ５，６６Ｔ６には、それぞれ図９（ｃ）に示したスルーホール６５Ｔ３，６５Ｔ４，６５Ｔ５，６５Ｔ６が接続されている。

図１０（ａ）に示したように、１７層目の誘電体層６７の上面には、第２の副線路部２０Ｂを構成するために用いられる導体層６７１，６７２が形成されている。導体層６７１，６７２の各々は、第１端と第２端を有している。また、誘電体層６７には、スルーホール６７Ｔ３，６７Ｔ４，６７Ｔ５，６７Ｔ６が形成されている。スルーホール６７Ｔ３，６７Ｔ４には、それぞれ図９（ｄ）に示したスルーホール６６Ｔ３，６６Ｔ４が接続されている。スルーホール６７Ｔ５は、導体層６７１における第１端の近傍部分に接続されている。スルーホール６７Ｔ６は、導体層６７２における第１端の近傍部分に接続されている。図９（ｄ）に示したスルーホール６６Ｔ５は、導体層６７１における第２端の近傍部分に接続されている。図９（ｄ）に示したスルーホール６６Ｔ６は、導体層６７２における第２端の近傍部分に接続されている。

図１０（ｂ）に示したように、１８層目の誘電体層６８の上面には、導体層６８１，６８２が形成されている。導体層６８１は、図３に示した第１の端子１１１に接続されている。導体層６８２は、図３に示した第２の端子１１２に接続されている。また、誘電体層６８には、スルーホール６８Ｔ１，６８Ｔ２，６８Ｔ３，６８Ｔ４，６８Ｔ５，６８Ｔ６が形成されている。スルーホール６８Ｔ１は、導体層６８１に接続されている。スルーホール６８Ｔ２は、導体層６８２に接続されている。スルーホール６８Ｔ３，６８Ｔ４，６８Ｔ５，６８Ｔ６には、それぞれ図１０（ａ）に示したスルーホール６７Ｔ３，６７Ｔ４，６７Ｔ５，６７Ｔ６が接続されている。

図１０（ｃ）に示したように、１９層目の誘電体層６９の上面には、主線路１０を構成するために用いられる導体層６９１が形成されている。導体層６９１は、第１端と第２端を有している。また、誘電体層６９には、スルーホール６９Ｔ３，６９Ｔ４，６９Ｔ５，６９Ｔ６が形成されている。スルーホール６９Ｔ３，６９Ｔ４，６９Ｔ５，６９Ｔ６には、それぞれ図１０（ｂ）に示したスルーホール６８Ｔ３，６８Ｔ４，６８Ｔ５，６８Ｔ６が接続されている。図１０（ｂ）に示したスルーホール６８Ｔ１は、導体層６９１における第１端の近傍部分に接続されている。図１０（ｂ）に示したスルーホール６８Ｔ２は、導体層６９１における第２端の近傍部分に接続されている。

図１０（ｄ）に示したように、２０層目の誘電体層７０の上面には、第２の副線路部２０Ｂを構成するために用いられる導体層７０１が形成されている。導体層７０１は、第１端と第２端を有している。また、誘電体層７０には、スルーホール７０Ｔ３，７０Ｔ４が形成されている。スルーホール７０Ｔ３，７０Ｔ４には、それぞれ図１０（ｃ）に示したスルーホール６９Ｔ３，６９Ｔ４が接続されている。図１０（ｃ）に示したスルーホール６９Ｔ５は、導体層７０１における第１端の近傍部分に接続されている。図１０（ｃ）に示したスルーホール６９Ｔ６は、導体層７０１における第２端の近傍部分に接続されている。

図１１（ａ）に示したように、２１層目の誘電体層７１の上面には、第１の副線路部２０Ａを構成するために用いられる導体層７１１と、第３の副線路部２０Ｃを構成するために用いられる導体層７１２とが形成されている。導体層７１１，７１２の各々は、第１端と第２端を有している。また、誘電体層７１には、導体層７１１における第１端の近傍部分に接続されたスルーホール７１Ｔ３と、導体層７１２における第１端の近傍部分に接続されたスルーホール７１Ｔ４とが形成されている。図１０（ｄ）に示したスルーホール７０Ｔ３は、導体層７１１における第２端の近傍部分に接続されている。図１０（ｄ）に示したスルーホール７０Ｔ４は、導体層７１２における第２端の近傍部分に接続されている。

図１１（ｂ）に示したように、２２層目の誘電体層７２の上面には、導体層７２１，７２２が形成されている。導体層７２１は、図３に示した第３の端子１１３に接続されている。導体層７２２は、図３に示した第４の端子１１４に接続されている。図１１（ａ）に示したスルーホール７１Ｔ３は、導体層７２１に接続されている。図１１（ａ）に示したスルーホール７１Ｔ４は、導体層７２２に接続されている。

図１１（ｃ）に示したように、２３層目の誘電体層７３の上面には、導体層は形成されていない。図１１（ｄ）に示したように、２４層目の誘電体層７４の上面には、グランド用導体層７４１が形成されている。導体層７４１は、図３に示したグランド端子１１５，１１６に接続されている。

図３に示した積層体５０は、１層目ないし２４層目の誘電体層５１〜７４が積層されて構成される。そして、この積層体５０の外周部に対して端子１１１〜１１６が形成されて、図３に示した方向性結合器１が完成する。なお、図３では、導体層５１１を省略している。

図４は、積層体５０の内部を示している。図４では、導体層５２１，５２２，５４１，５４２を破線で示している。図５は、積層体５０の内部の一部を示している。図５では、導体層６７１，６７２よりも上方に位置する複数の導体層を省略している。

以下、図１に示した方向性結合器１の回路の構成要素と、図６ないし図１１に示した積層体５０の内部の構成要素との対応関係について説明する。主線路１０は、図１０（ｃ）に示した導体層６９１によって構成されている。導体層６９１は、主線路１０の第１の部分１０Ａを構成する第１の部分と、主線路１０の第２の部分１０Ｂを構成する第２の部分と、主線路１０の第３の部分１０Ｃを構成する第３の部分とを含んでいる。

図１１（ａ）に示した導体層７１１の一部は、誘電体層６９，７０を介して、導体層６９１の第１の部分の下面に対向している。第１の副線路部２０Ａは、上記の導体層７１１の一部によって構成されている。

第２の副線路部２０Ｂは、以下のように構成されている。図１０（ａ）に示した導体層６７１における第１端の近傍部分は、スルーホール６７Ｔ５，６８Ｔ５，６９Ｔ５を介して、図１０（ｄ）に示した導体層７０１における第１端の近傍部分に接続されている。図１０（ａ）に示した導体層６７２における第１端の近傍部分は、スルーホール６７Ｔ６，６８Ｔ６，６９Ｔ６を介して、導体層７０１における第２端の近傍部分に接続されている。導体層６７１の一部は、誘電体層６７，６８を介して、導体層６９１の第２の部分の上面の一部に対向している。導体層６７２の一部は、誘電体層６７，６８を介して、導体層６９１の第２の部分の上面の他の一部に対向している。導体層７０１の一部は、誘電体層６９を介して、導体層６９１の第２の部分の下面の一部に対向している。第２の副線路部２０Ｂは、上記の導体層６７１の一部、導体層６７２の一部および導体層７０１の一部によって構成されている。

図１１（ａ）に示した導体層７１２の一部は、誘電体層６９，７０を介して、導体層６９１の第３の部分の下面に対向している。第３の副線路部２０Ｃは、上記の導体層７１２の一部によって構成されている。

第１の整合部３０ＡのインダクタＬ１Ａは、以下のように構成されている。図７（ｄ）および図８（ａ），（ｂ）に示した導体層５８１，５９１，６０１は、スルーホール５８Ｔ５，５９Ｔ５を介して直列に接続されている。インダクタＬ１Ａは、これらの導体層５８１，５９１，６０１と、これらを接続する２つのスルーホール５８Ｔ５，５９Ｔ５とによって構成されている。導体層５８１は、スルーホール５８Ｔ３，５９Ｔ３，６０Ｔ３，６１Ｔ３，６２Ｔ３，６３Ｔ３，６４Ｔ３，６５Ｔ３，６６Ｔ３，６７Ｔ３，６８Ｔ３，６９Ｔ３，７０Ｔ３を介して、第１の副線路部２０Ａを構成する導体層７１１に接続されている。導体層６０１は、スルーホール６０Ｔ５、導体層６１１およびスルーホール６１Ｔ５，６２Ｔ５，６３Ｔ５，６４Ｔ５，６５Ｔ５，６６Ｔ５を介して、第２の副線路部２０Ｂを構成する導体層６７１に接続されている。

第１の整合部３０ＡのキャパシタＣ１Ａは、図６（ｂ）〜（ｄ）および図７（ａ）に示した導体層５２１，５３１，５４１，５５１と、導体層５２１，５３１の間の誘電体層５２と、導体層５３１，５４１の間の誘電体層５３と、導体層５４１，５５１の間の誘電体層５４とによって構成されている。導体層５３１，５５１は、スルーホール５３Ｔ３，５４Ｔ３，５５Ｔ３，５６Ｔ３，５７Ｔ３，５８Ｔ３，５９Ｔ３，６０Ｔ３，６１Ｔ３，６２Ｔ３，６３Ｔ３，６４Ｔ３，６５Ｔ３，６６Ｔ３，６７Ｔ３，６８Ｔ３，６９Ｔ３，７０Ｔ３を介して、第１の副線路部２０Ａを構成する導体層７１１に接続されている。

第１の整合部３０ＡのキャパシタＣ２Ａは、図６（ｂ）〜（ｄ）および図７（ａ）に示した導体層５２１，５３２，５４１，５５２と、導体層５２１，５３２の間の誘電体層５２と、導体層５３２，５４１の間の誘電体層５３と、導体層５４１，５５２の間の誘電体層５４とによって構成されている。導体層５３２，５５２は、スルーホール５３Ｔ１，５４Ｔ１，５５Ｔ１，５６Ｔ１，５７Ｔ１，５８Ｔ１，５９Ｔ１，６０Ｔ１，６１Ｔ５，６２Ｔ５，６３Ｔ５，６４Ｔ５，６５Ｔ５，６６Ｔ５を介して、第２の副線路部２０Ｂを構成する導体層６７１に接続されている。

第１の整合部３０ＡのインダクタＬ２Ａは、図８（ｂ）に示した導体層６０３によって構成されている。導体層６０３における第１端の近傍部分は、スルーホール５９Ｔ８，５８Ｔ８、導体層５８３、スルーホール５７Ｔ８，５６Ｔ８，５５Ｔ８，５４Ｔ８，５３Ｔ８，５２Ｔ８を介して、図６（ｂ），（ｄ）に示した導体層５２１，５４１に接続されている。導体層６０３における第２端の近傍部分は、スルーホール６０Ｔ８、導体層６１３、スルーホール６１Ｔ９を介して、図８（ｄ）に示した導体層６２１に接続されている。

第２の整合部３０ＢのインダクタＬ１Ｂは、以下のように構成されている。図７（ｄ）および図８（ａ），（ｂ）に示した導体層５８２，５９２，６０２は、スルーホール５８Ｔ６，５９Ｔ６を介して直列に接続されている。インダクタＬ１Ｂは、これらの導体層５８２，５９２，６０２と、これらを接続する２つのスルーホール５８Ｔ６，５９Ｔ６とによって構成されている。導体層５８２は、スルーホール５８Ｔ４，５９Ｔ４，６０Ｔ４，６１Ｔ４，６２Ｔ４，６３Ｔ４，６４Ｔ４，６５Ｔ４，６６Ｔ４，６７Ｔ４，６８Ｔ４，６９Ｔ４，７０Ｔ４を介して、第３の副線路部２０Ｃを構成する導体層７１２に接続されている。導体層６０２は、スルーホール６０Ｔ６、導体層６１２およびスルーホール６１Ｔ６，６２Ｔ６，６３Ｔ６，６４Ｔ６，６５Ｔ６，６６Ｔ６を介して、第２の副線路部２０Ｂを構成する導体層６７２に接続されている。

第２の整合部３０ＢのキャパシタＣ１Ｂは、図６（ｂ）〜（ｄ）および図７（ａ）に示した導体層５２２，５３４，５４２，５５４と、導体層５２２，５３４の間の誘電体層５２と、導体層５３４，５４２の間の誘電体層５３と、導体層５４２，５５４の間の誘電体層５４とによって構成されている。導体層５３４，５５４は、スルーホール５３Ｔ４，５４Ｔ４，５５Ｔ４，５６Ｔ４，５７Ｔ４，５８Ｔ４，５９Ｔ４，６０Ｔ４，６１Ｔ４，６２Ｔ４，６３Ｔ４，６４Ｔ４，６５Ｔ４，６６Ｔ４，６７Ｔ４，６８Ｔ４，６９Ｔ４，７０Ｔ４を介して、第３の副線路部２０Ｃを構成する導体層７１２に接続されている。

第２の整合部３０ＢのキャパシタＣ２Ｂは、図６（ｂ）〜（ｄ）および図７（ａ）に示した導体層５２２，５３３，５４２，５５３と、導体層５２２，５３３の間の誘電体層５２と、導体層５３３，５４２の間の誘電体層５３と、導体層５４２，５５３の間の誘電体層５４とによって構成されている。導体層５３３，５５３は、スルーホール５３Ｔ２，５４Ｔ２，５５Ｔ２，５６Ｔ２，５７Ｔ２，５８Ｔ２，５９Ｔ２，６０Ｔ２，６１Ｔ６，６２Ｔ６，６３Ｔ６，６４Ｔ６，６５Ｔ６，６６Ｔ６を介して、第２の副線路部２０Ｂを構成する導体層６７２に接続されている。

第２の整合部３０ＢのインダクタＬ２Ｂは、図８（ｂ）に示した導体層６０４によって構成されている。導体層６０４における第１端の近傍部分は、スルーホール５９Ｔ９，５８Ｔ９、導体層５８４、スルーホール５７Ｔ９，５６Ｔ９，５５Ｔ９，５４Ｔ９，５３Ｔ９，５２Ｔ９を介して、図６（ｂ），（ｄ）に示した導体層５２２，５４２に接続されている。導体層６０４における第２端の近傍部分は、スルーホール６０Ｔ９、導体層６１３、スルーホール６１Ｔ９を介して、図８（ｄ）に示した導体層６２１に接続されている。

積層体５０において、第１および第２の整合部３０Ａ，３０Ｂを構成する複数の導体層と、主線路１０を構成する導体層６９１の間には、グランドに接続されたグランド用導体層６４１が介在している。そのため、第１および第２の整合部３０Ａ，３０Ｂは、主線路１０に対して電磁界結合しない。

以下、第１の比較例の方向性結合器と比較しながら、本実施の形態に係る方向性結合器１の効果について更に説明する。始めに、図１２を参照して、第１の比較例の方向性結合器１０１の回路構成について説明する。第１の比較例の方向性結合器１０１は、本実施の形態に係る方向性結合器１と同様に、第１のポート１１と、第２のポート１２と、第３のポート１３と、第４のポート１４とを備えている。第１の比較例の方向性結合器１０１は、更に、第１のポート１１と第２のポート１２を接続する主線路１１０と、それぞれ主線路１１０に対して電磁界結合する線路からなる第１の副線路部１２０Ａおよび第２の副線路部１２０Ｂと、第１の副線路部１２０Ａと第２の副線路部１２０Ｂの間に設けられた整合部１３０とを備えている。第３のポート１３と第４のポート１４の一方は、例えば５０Ωの抵抗値を有する終端抵抗を介して接地されている。

第１の副線路部１２０Ａは、互いに反対側に位置する第１の端部１２０Ａ１および第２の端部１２０Ａ２を有している。第２の副線路部１２０Ｂは、互いに反対側に位置する第１の端部１２０Ｂ１および第２の端部１２０Ｂ２を有している。整合部１３０は、互いに反対側に位置する第１の端部１３０ａおよび第２の端部１３０ｂを有している。第１の副線路部１２０Ａの第１の端部１２０Ａ１は、第３のポート１３に接続されている。整合部１３０の第１の端部１３０ａは、第１の副線路部１２０Ａの第２の端部１２０Ａ２に接続されている。第２の副線路部１２０Ｂの第１の端部１２０Ｂ１は、整合部１３０の第２の端部１３０ｂに接続されている。第２の副線路部１２０Ｂの第２の端部１２０Ｂ２は、第４のポート１４に接続されている。

整合部１３０は、その第１の端部１３０ａと第２の端部１３０ｂとを接続する第１の経路１３１と、第１の経路１３１とグランドとを接続する第２の経路１３２とを有している。第１の経路１３１は、第１のインダクタＬ１０１を含んでいる。第１のインダクタＬ１０１は、互いに反対側に位置する第１の端部Ｌ１０１ａおよび第２の端部Ｌ１０１ｂを有している。

第２の経路１３２は、直列に接続された第１のキャパシタＣ１０１と第２のインダクタＬ１０２とを含んでいる。第２のインダクタＬ１０２は、回路構成上、第１の経路１３１に最も近い第１の端部Ｌ１０２ａと、回路構成上、グランドに最も近い第２の端部Ｌ１０２ｂとを有している。第１のキャパシタＣ１０１は、第１のインダクタＬ１０１の第１の端部Ｌ１０１ａと第２のインダクタＬ１０２の第１の端部Ｌ１０２ａとの間に設けられている。第２の経路１３２は、更に、第１のインダクタＬ１０１の第２の端部Ｌ１０１ｂと第２のインダクタＬ１０２の第１の端部Ｌ１０２ａとの間に設けられた第２のキャパシタＣ１０２を有している。

主線路１１０は、第１の副線路部１２０Ａと電磁界結合する第１の部分１１０Ａと、第２の副線路部１２０Ｂと電磁界結合する第２の部分１１０Ｂとを有している。ここで、主線路１１０と第１の副線路部１２０Ａの互いに結合する部分、すなわち第１の部分１１０Ａと第１の副線路部１２０Ａとを合わせて第１の結合部１４０Ａと言う。また、主線路１１０と第２の副線路部１２０Ｂの互いに結合する部分、すなわち第２の部分１１０Ｂと第２の副線路部１２０Ｂとを合わせて第２の結合部１４０Ｂと言う。

また、第１の結合部１４０Ａの結合の強さと第２の結合部１４０Ｂの結合の強さを、それぞれ以下のように定義する。第１の結合部１４０Ａの結合の強さは、主線路１１０の第１の部分１１０Ａに対する第１の副線路部１２０Ａの結合の強さである。第１の結合部１４０Ａの結合の強さは、具体的には、第１の部分１１０Ａに供給された高周波信号の電力に対する第１の副線路部１２０Ａに現れる高周波信号の電力の比率で表される。第２の結合部１４０Ｂの結合の強さは、主線路１１０の第２の部分１１０Ｂに対する第２の副線路部１２０Ｂの結合の強さである。第２の結合部１４０Ｂの結合の強さは、具体的には、第２の部分１１０Ｂに供給された高周波信号の電力に対する第２の副線路部１２０Ｂに現れる高周波信号の電力の比率で表される。第２の結合部１４０Ｂの結合の強さは、第１の結合部１４０Ａの結合の強さよりも大きい。

整合部１３０は、第３のポート１３と第４のポート１４の一方が、負荷である終端抵抗を介して接地され、この終端抵抗の抵抗値（例えば５０Ω）と等しい出力インピーダンスを有する信号源が第３のポート１３と第４のポート１４の他方に接続された場合を想定して、信号源と負荷との間のインピーダンス整合を行う回路である。整合部１３０は、上記の場合を想定して、比較例の方向性結合器１０１の使用周波数帯域において、第３のポート１３と第４のポート１４の一方から他方側を見たときの反射係数の絶対値が０またはその近傍の値になるように設計される。整合部１３０は、そこを通過する信号に対して位相の変化を生じさせる。

次に、図１３ないし図１６を参照して、第１の比較例の方向性結合器１０１を前述の第１および第２の使用態様で使用した場合の特性について説明する。図１３は、第１の比較例の方向性結合器１０１における挿入損失の周波数特性を示す特性図である。図１３において、横軸は周波数、縦軸は挿入損失である。図１３において、実線の曲線は、第１の使用態様で使用した場合の方向性結合器１０１の挿入損失、すなわち第１のポート１１に高周波信号が入力された場合の方向性結合器１０１の挿入損失を示している。破線の曲線は、第２の使用態様で使用した場合の方向性結合器１０１の挿入損失、すなわち第２のポート１２に高周波信号が入力された場合の方向性結合器１０１の挿入損失を示している。なお、図１３では、実線の曲線と破線の曲線は重なっている。

図１４は、第１の比較例の方向性結合器１０１における結合度の周波数特性を示す特性図である。図１４において、横軸は周波数、縦軸は結合度である。図１４において、実線の曲線は、第１の使用態様で使用した場合の方向性結合器１０１の結合度を示している。破線の曲線は、第２の使用態様で使用した場合の方向性結合器１０１の結合度を示している。

図１５は、第１の比較例の方向性結合器１０１におけるアイソレーションの周波数特性を示す特性図である。図１５において、横軸は周波数、縦軸はアイソレーションである。図１５において、実線の曲線は、第１の使用態様で使用した場合の方向性結合器１０１のアイソレーションを示している。破線の曲線は、第２の使用態様で使用した場合の方向性結合器１０１のアイソレーションを示している。

図１６は、第１の比較例の方向性結合器１０１における結合ポートの反射損失の周波数特性を示す特性図である。図１６において、横軸は周波数、縦軸は結合ポートの反射損失である。図１６において、実線の曲線は、第１の使用態様で使用した場合の方向性結合器１０１の結合ポートすなわち第３のポート１３の反射損失を示している。破線の曲線は、第２の使用態様で使用した場合の方向性結合器１０１の結合ポートすなわち第４のポート１４の反射損失を示している。

図１４ないし図１６に示したように、第１の比較例の方向性結合器１０１では、結合度の周波数特性、アイソレーションの周波数特性および結合ポートの反射損失の周波数特性は、第１の使用態様で使用した場合と第２の使用態様で使用した場合とで異なっている。

次に、図１７ないし図２２を参照して、本実施の形態に係る方向性結合器１を前述の第１および第２の使用態様で使用した場合の特性の一例について説明する。図１７は、方向性結合器１における挿入損失の周波数特性を示す特性図である。図１７において、横軸は周波数、縦軸は挿入損失である。図１７において、実線の曲線は、第１の使用態様で使用した場合の方向性結合器１の挿入損失、すなわち第１のポート１１に高周波信号が入力された場合の方向性結合器１の挿入損失を示している。破線の曲線は、第２の使用態様で使用した場合の方向性結合器１の挿入損失、すなわち第２のポート１２に高周波信号が入力された場合の方向性結合器１の挿入損失を示している。なお、図１７では、実線の曲線と破線の曲線は重なっている。挿入損失を−ｘ（ｄＢ）と表すと、図１７に示したように、方向性結合器１では、第１の使用態様で使用した場合と第２の使用態様で使用した場合のいずれにおいても、５００〜３０００ＭＨｚの周波数帯域において、ｘの値は、０．２以下の、十分に小さな値である。

図１８は、方向性結合器１における入力ポートの反射損失の周波数特性を示す特性図である。図１８において、横軸は周波数、縦軸は反射損失である。図１８において、実線の曲線は、第１の使用態様で使用した場合の方向性結合器１の入力ポートすなわち第１のポート１１の反射損失を示している。破線の曲線は、第２の使用態様で使用した場合の方向性結合器１の入力ポートすなわち第２のポート１２の反射損失を示している。

図１９は、方向性結合器１における結合度の周波数特性を示す特性図である。図１９において、横軸は周波数、縦軸は結合度である。図１９において、実線の曲線は、第１の使用態様で使用した場合の方向性結合器１の結合度を示している。破線の曲線は、第２の使用態様で使用した場合の方向性結合器１の結合度を示している。図１９に示したように、方向性結合器１では、第１の使用態様で使用した場合と第２の使用態様で使用した場合のいずれにおいても、５００〜３５００ＭＨｚの周波数帯域において、周波数の変化に伴う結合度の変化は十分に小さい。また、結合度を−ｃ（ｄＢ）と表すと、方向性結合器１では、第１の使用態様で使用した場合と第２の使用態様で使用した場合のいずれにおいても、５００〜３５００ＭＨｚの周波数帯域において、ｃの値は、２０以上の十分な大きさである。

図２０は、方向性結合器１におけるアイソレーションの周波数特性を示す特性図である。図２０において、横軸は周波数、縦軸はアイソレーションである。図２０において、実線の曲線は、第１の使用態様で使用した場合の方向性結合器１のアイソレーションを示している。破線の曲線は、第２の使用態様で使用した場合の方向性結合器１のアイソレーションを示している。図２０に示したように、方向性結合器１では、第１の使用態様で使用した場合と第２の使用態様で使用した場合のいずれにおいても、５００〜３０００ＭＨｚの周波数帯域において、周波数の変化に伴うアイソレーションの変化は十分に小さい。また、アイソレーションを−ｉ（ｄＢ）と表すと、方向性結合器１では、第１の使用態様で使用した場合と第２の使用態様で使用した場合のいずれにおいても、５００〜３０００ＭＨｚの周波数帯域において、ｉの値は、３０以上の十分な大きさである。

図２１は、方向性結合器１における方向性の周波数特性を示す特性図である。図２１において、横軸は周波数、縦軸は方向性である。図２１において、実線の曲線は、第１の使用態様で使用した場合の方向性結合器１の方向性を示している。破線の曲線は、第２の使用態様で使用した場合の方向性結合器１の方向性を示している。

図２２は、方向性結合器１における結合ポートの反射損失の周波数特性を示す特性図である。図２２において、横軸は周波数、縦軸は結合ポートの反射損失である。図２２において、実線の曲線は、第１の使用態様で使用した場合の方向性結合器１の結合ポートすなわち第３のポート１３の反射損失を示している。破線の曲線は、第２の使用態様で使用した場合の方向性結合器１の結合ポートすなわち第４のポート１４の反射損失を示している。結合ポートの反射損失を−ｒ（ｄＢ）と表すと、方向性結合器１では、第１の使用態様で使用した場合と第２の使用態様で使用した場合のいずれにおいても、５００〜３５００ＭＨｚの周波数帯域において、ｒの値は、１５以上の十分な大きさである。これは、５００〜３５００ＭＨｚの周波数帯域において、第３のポート１３と第４のポート１４の一方から他方側を見たときの反射係数の絶対値が０またはその近傍の値になっていることを意味している。

図１７ないし図２２に示した特性を有する方向性結合器１は、少なくとも５００〜３０００ＭＨｚの広い周波数帯域において使用可能である。そこで、この方向性結合器１の使用周波数帯域は、例えば５００〜３０００ＭＨｚとする。

図１７ないし図２２に示したように、本実施の形態に係る方向性結合器１では、挿入損失の周波数特性、入力ポートの反射損失の周波数特性、結合度の周波数特性、アイソレーションの周波数特性、方向性の周波数特性および結合ポートの反射損失の周波数特性の全てにおいて、第１の使用態様で使用した場合と第２の使用態様で使用した場合とで、違いは全くあるいはほとんどない。なお、図１８に示した入力ポートの反射損失の周波数特性と、図２２に示した結合ポートの反射損失の周波数特性では、第１の使用態様で使用した場合と第２の使用態様で使用した場合とで損失の大きさが相違する部分が存在する。この損失の大きさの相違は、方向性結合器１の製造上のばらつきによって生じた誤差である。また、図１８および図２２において、損失の単位はｄＢであることから、損失の大きさの相違は非常に小さい。

以上説明したように、本実施の形態に係る方向性結合器１では、第１の使用態様で使用した場合と第２の使用態様で使用した場合のいずれにおいても、広い周波数帯域において、方向性結合器１に入力される周波数の変化に伴う結合度の変化を抑制することができ、且つ同様の特性が得られる。本実施の形態に係る方向性結合器１は、例えば、ＣＡで用いられる複数の周波数帯域の複数の信号について利用することが可能である。

なお、第１の整合部３０Ａ内の第２のインダクタＬ２Ａと第２の整合部３０Ｂ内の第２のインダクタＬ２Ｂは、いずれも、前述のように、０．１ｎＨ以上のインダクタンスを有している。一般的に、積層された複数の誘電体層と複数の導体層とを含み、電子部品を構成するために用いられる積層体において、グランドに接続される導体層が有する浮遊のインダクタンスは、０．１ｎＨ未満である。従って、第２のインダクタＬ２Ａ，Ｌ２Ｂが有する０．１ｎＨ以上のインダクタンスは、浮遊のインダクタンスとは明らかに区別される。

次に、本実施の形態における第１および第２の整合部３０Ａ，３０Ｂの代わりに、それぞれ、特許文献１に記載されているようなローパスフィルタを設けた第２の比較例の方向性結合器について考える。この第２の比較例の方向性結合器は、ローパスフィルタの遮断周波数以上の周波数帯域において機能しない。それは、ローパスフィルタの遮断周波数以上の周波数帯域においては、ローパスフィルタに入力された信号の大部分が、グランドに流れてローパスフィルタを通過しなくなるためである。そのため、第２の比較例の方向性結合器は、広帯域で使用することができない。

本実施の形態に係る方向性結合器１における第１および第２の整合部３０Ａ，３０Ｂは、ローパスフィルタに比べて広い周波数帯域において、高周波信号を通過させることができる。

また、本実施の形態に係る方向性結合器１は、特許文献２に記載されているような高周波信号の波長の四分の１以上の長さの線路を必要としない。そのため、本実施の形態によれば、方向性結合器１の占有面積を小さくすることが可能になる。なお、方向性結合器１では、第１の整合部３０ＡはインダクタＬ１Ａ，Ｌ２ＡとキャパシタＣ１Ａ，Ｃ２Ａを含み、第２の整合部３０ＢはインダクタＬ１Ｂ，Ｌ２ＢとキャパシタＣ１Ｂ，Ｃ２Ｂを含んでいる。インダクタＬ１Ａ，Ｌ２Ａ，Ｌ１Ｂ，Ｌ２Ｂの各々は、積層体５０の複数の導体層のうちの１つ以上の導体層を用いて構成されている。キャパシタＣ１Ａ，Ｃ２Ａ，Ｃ１Ｂ，Ｃ２Ｂの各々は、複数の導体層のうちの２つ以上の導体層を用いて構成されている。このように、本実施の形態では、積層体５０を用いて第１および第２の整合部３０Ａ，３０Ｂを構成している。そのため、第１および第２の整合部３０Ａ，３０Ｂの占有面積を小さくすることができる。

以上のことから、本実施の形態によれば、広帯域で使用可能であると共に双方向性を有し、且つ占有面積を小さくすることができる方向性結合器１を実現することが可能になる。

本実施の形態では、方向性結合器１の回路構成は、非対称の度合いが許容範囲内であれば非対称であってもよい。この場合にも、広帯域で使用可能であると共に双方向性を有する方向性結合器１を実現することができる。

［第２の実施の形態］
次に、図２３を参照して、本発明の第２の実施の形態に係る方向性結合器１について説明する。図２３は、本実施の形態に係る方向性結合器１の回路構成を示す回路図である。本実施の形態に係る方向性結合器１では、第１および第２の整合部３０Ａ，３０Ｂの構成が第１の実施の形態と異なっている。

本実施の形態における第１の整合部３０Ａは、第１の実施の形態と同様に、その第１の端部３０Ａ１と第２の端部３０Ａ２とを接続する第１の経路３１Ａと、第１の経路３１Ａとグランドとを接続する第２の経路３２Ａとを有している。第１の経路３１Ａは、第１のインダクタＬ２１Ａと、第１のインダクタＬ２１Ａに対して直列に接続された第３のインダクタＬ２３Ａとを有している。

図２３には、第１のインダクタＬ２１Ａの一端が第１の副線路部２０Ａの第２の端部２０Ａ２に接続され、第３のインダクタＬ２３Ａの一端が第２の副線路部２０Ｂの第１の端部２０Ｂ１に接続され、第１のインダクタＬ２１Ａの他端と第３のインダクタＬ２３Ａの他端が互いに接続された例を示している。しかし、本実施の形態において、第１のインダクタＬ２１Ａと第３のインダクタＬ２３Ａの位置は、図２３に示した例とは逆であってもよい。

第２の経路３２Ａは、直列に接続された第１のキャパシタＣ２１Ａと第２のインダクタＬ２２Ａとを含んでいる。第２のインダクタＬ２２Ａは、回路構成上、第１の経路３１Ａに最も近い第１の端部Ｌ２２Ａ１と、回路構成上、グランドに最も近い第２の端部Ｌ２２Ａ２とを有している。第１のキャパシタＣ２１Ａは、第１のインダクタＬ２１Ａと第３のインダクタＬ２３Ａとの接続点と、第２のインダクタＬ２２Ａの第１の端部Ｌ２２Ａ１との間に設けられている。第２のインダクタＬ２２Ａは、０．１ｎＨ以上のインダクタンスを有している。第２のインダクタＬ２２Ａのインダクタンスは、７ｎＨ以下であることが好ましい。

本実施の形態における第２の整合部３０Ｂは、第１の実施の形態と同様に、その第１の端部３０Ｂ１と第２の端部３０Ｂ２とを接続する第１の経路３１Ｂと、第１の経路３１Ｂとグランドとを接続する第２の経路３２Ｂとを有している。第１の経路３１Ｂは、第１のインダクタＬ２１Ｂと、第１のインダクタＬ２１Ｂに対して直列に接続された第３のインダクタＬ２３Ｂとを有している。

図２３には、第１のインダクタＬ２１Ｂの一端が第３の副線路部２０Ｃの第１の端部２０Ｃ１に接続され、第３のインダクタＬ２３Ｂの一端が第２の副線路部２０Ｂの第２の端部２０Ｂ２に接続され、第１のインダクタＬ２１Ｂの他端と第３のインダクタＬ２３Ｂの他端が互いに接続された例を示している。しかし、本実施の形態において、第１の整合部３０Ａにおける第１のインダクタＬ２１Ａと第３のインダクタＬ２３Ａの位置が図２３に示した例とは逆の場合、第２の整合部３０Ｂにおける第１のインダクタＬ２１Ｂと第３のインダクタＬ２３Ｂの位置も図２３に示した例とは逆になる。

第２の経路３２Ｂは、直列に接続された第１のキャパシタＣ２１Ｂと第２のインダクタＬ２２Ｂとを含んでいる。第２のインダクタＬ２２Ｂは、回路構成上、第１の経路３１Ｂに最も近い第１の端部Ｌ２２Ｂ１と、回路構成上、グランドに最も近い第２の端部Ｌ２２Ｂ２とを有している。第１のキャパシタＣ２１Ｂは、第１のインダクタＬ２１Ｂと第３のインダクタＬ２３Ｂとの接続点と、第２のインダクタＬ２２Ｂの第１の端部Ｌ２２Ｂ１との間に設けられている。第２のインダクタＬ２２Ｂは、０．１ｎＨ以上のインダクタンスを有している。第２のインダクタＬ２２Ｂのインダクタンスは、７ｎＨ以下であることが好ましい。

図示しないが、本実施の形態に係る方向性結合器１は、第１の実施の形態と同様に、第１ないし第４のポート１１〜１４、主線路１０、第１ないし第３の副線路部２０Ａ，２０Ｂ，２０Ｃおよび第１および第２の整合部３０Ａ，３０Ｂを一体化するための積層体５０を備えている。積層体５０は、積層された複数の誘電体層と複数の導体層とを含んでいる。そして、インダクタＬ２１Ａ，Ｌ２２Ａ，Ｌ２３Ａ，Ｌ２１Ｂ，Ｌ２２Ｂ，Ｌ２３Ｂの各々は、積層体５０の複数の導体層のうちの１つ以上の導体層を用いて構成されている。また、キャパシタＣ２１Ａ，Ｃ２１Ｂの各々は、複数の導体層のうちの２つ以上の導体層を用いて構成されている。

以下、方向性結合器１の回路構成が対称である場合について説明する。この場合、第３の結合部４０Ｃの結合の強さは、第１の結合部４０Ａの結合の強さと等しい。また、第１および第２の整合部３０Ａ，３０Ｂは、第２の結合部４０Ｂを中心として、素子定数も含めて互いに対称な回路構成を有している。具体的に説明すると、対となる第１のインダクタＬ２１Ａ，Ｌ２１Ｂのインダクタンスは互いに実質的に等しく、対となる第２のインダクタＬ２２Ａ，Ｌ２２Ｂのインダクタンスは互いに実質的に等しく、対となる第３のインダクタＬ２３Ａ，Ｌ２３Ｂのインダクタンスは互いに実質的に等しく、対となる第１のキャパシタＣ２１Ａ，Ｃ２１Ｂのキャパシタンスは互いに実質的に等しい。第１および第２の整合部３０Ａ，３０Ｂは、同じ周波数の信号がそれらを通過する際に、その信号に対して同じ大きさの位相の変化を生じさせる。方向性結合器１は、第２の結合部４０Ｂを中心として対称な回路構成を有しているため、方向性結合器１は、双方向性を有している。

本実施の形態における第１および第２の整合部３０Ａ，３０Ｂは、第１の実施の形態における第１および第２の整合部３０Ａ，３０Ｂと同様の機能を有する。本実施の形態におけるその他の構成、作用および効果は、第１の実施の形態と同様である。なお、第１の実施の形態と同様に、本実施の形態においても、方向性結合器１の回路構成は、非対称の度合いが許容範囲内であれば非対称であってもよい。この場合にも、広帯域で使用可能であると共に双方向性を有する方向性結合器１を実現することができる。

なお、本発明は、上記各実施の形態に限定されず、種々の変更が可能である。例えば、本発明における第１および第２の整合部の構成は、各実施の形態に示したものに限定されず、特許請求の範囲に記載された要件を満たすことを前提として、種々の変更が可能である。

１…方向性結合器、１０…主線路、１１…第１のポート、１２…第２のポート、１３…第３のポート、１４…第４のポート、１５…終端抵抗、２０Ａ…第１の副線路部、２０Ｂ…第２の副線路部、２０Ｃ…第３の副線路部、３０Ａ…第１の整合部、３０Ｂ…第２の整合部、３１Ａ，３１Ｂ…第１の経路、３２Ａ，３２Ｂ…第２の経路、Ｌ１Ａ，Ｌ１Ｂ…第１のインダクタ、Ｌ２Ａ，Ｌ２Ｂ…第２のインダクタ、Ｃ１Ａ，ＣＡＢ…第１のキャパシタ、Ｃ２Ａ，Ｃ２Ｂ…第２のキャパシタ。

Claims (6)

1. 第１のポートと、
   第２のポートと、
   第３のポートと、
   第４のポートと、
   前記第１のポートと前記第２のポートを接続する主線路と、
   それぞれ前記主線路に対して電磁界結合する線路からなる第１の副線路部、第２の副線路部および第３の副線路部と、
   第１の整合部と、
   第２の整合部とを備えた方向性結合器であって、
   前記第１ないし第３の副線路部と前記第１および第２の整合部は、それぞれ、互いに反対側に位置する第１の端部および第２の端部を有し、
   前記第１の副線路部の第１の端部は、前記第３のポートに接続され、
   前記第１の整合部の第１の端部は、前記第１の副線路部の第２の端部に接続され、
   前記第２の副線路部の第１の端部は、前記第１の整合部の第２の端部に接続され、
   前記第２の整合部の第１の端部は、前記第２の副線路部の第２の端部に接続され、
   前記第３の副線路部の第１の端部は、前記第２の整合部の第２の端部に接続され、
   前記第３の副線路部の第２の端部は、前記第４のポートに接続され、
   前記第１の整合部と前記第２の整合部の各々は、そこを通過する信号に対して位相の変化を生じさせ、
   前記第１の整合部と前記第２の整合部の各々は、その第１の端部と第２の端部とを接続する第１の経路と、前記第１の経路とグランドとを接続する第２の経路とを有し、
   前記第１の経路は、第１のインダクタを含み、
   前記第２の経路は、直列に接続された第１のキャパシタと第２のインダクタとを含むことを特徴とする方向性結合器。
2. 更に、前記第１ないし第４のポート、前記主線路、前記第１ないし第３の副線路部および前記第１および第２の整合部を一体化するための積層体を備え、
   前記積層体は、積層された複数の誘電体層と複数の導体層とを含み、
   前記第１および第２のインダクタの各々は、前記複数の導体層のうちの１つ以上の導体層を用いて構成され、
   前記第１のキャパシタは、前記複数の導体層のうちの２つ以上の導体層を用いて構成されていることを特徴とする請求項１記載の方向性結合器。
3. 前記主線路に対する前記第２の副線路部の結合の強さは、前記主線路に対する前記第１の副線路部の結合の強さおよび前記主線路に対する前記第３の副線路部の結合の強さよりも大きいことを特徴とする請求項１または２記載の方向性結合器。
4. 前記第１のインダクタは、互いに反対側に位置する第１の端部および第２の端部を有し、
   前記第２のインダクタは、回路構成上、前記第１の経路に最も近い第１の端部と、回路構成上、グランドに最も近い第２の端部とを有し、
   前記第１のキャパシタは、前記第１のインダクタの第１の端部と前記第２のインダクタの第１の端部との間に設けられ、
   前記第２の経路は、更に、前記第１のインダクタの第２の端部と前記第２のインダクタの第１の端部との間に設けられた第２のキャパシタを有することを特徴とする請求項１ないし３のいずれかに記載の方向性結合器。
5. 前記第１の経路は、更に、前記第１のインダクタに対して直列に接続された第３のインダクタを有し、
   前記第２のインダクタは、回路構成上、前記第１の経路に最も近い第１の端部と、回路構成上、グランドに最も近い第２の端部とを有し、
   前記第１のキャパシタは、前記第１のインダクタと前記第３のインダクタとの接続点と前記第２のインダクタの第１の端部との間に設けられていることを特徴とする請求項１ないし３のいずれかに記載の方向性結合器。
6. 前記第２のインダクタは、０．１ｎＨ以上のインダクタンスを有することを特徴とする請求項１ないし５のいずれかに記載の方向性結合器。

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