TWI638412B - 形成用於扇出嵌入式晶圓級球柵陣列中的電源／接地面的嵌入式導電層的半導體裝置和方法 - Google Patents

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Abstract

一種半導體裝置具有一第一導電層以及一被設置成相鄰於該第一導電層的半導體晶粒。一囊封體被設置在該第一導電層與半導體晶粒上方。一絕緣層被形成在該囊封體、半導體晶粒、以及第一導電層上方。一第二導電層被形成在該絕緣層上方。該第一導電層的一第一部分被電連接至VSS並且形成一接地面。該第一導電層的一第二部分被電連接至VDD並且形成一電源面。該第一導電層、絕緣層、以及第二導電層構成一去耦電容器。一包含該第二導電層的一線路的微帶線被形成在該絕緣層與第一導電層上方。該第一導電層被提供在一嵌入式仿真晶粒、互連單元、或是模組式PCB單元的上方。

Description

形成用於扇出嵌入式晶圓級球柵陣列中的電源/接地面的嵌入式導電層的半導體裝置和方法
本發明大體上和半導體裝置有關，且更明確地說，本發明係關於形成用以在扇出嵌入式晶圓級球柵陣列(Fan-Out Embedded Wafer-Level Ball grid array，Fo-eWLB)中提供電源/接地面的嵌入式導電層的半導體裝置和方法。
優先權之主張
本申請案主張2013年3月8日所提申之美國臨時申請案第61/774,692號的利益，本文以引用的方式將此申請案併入。
在現代的電子產品中經常發現半導體裝置。半導體裝置會有不同數量與密度的電構件。離散式半導體裝置通常含有某一種類型的電構件，舉例來說，發光二極體(Light Emitting Diode，LED)、小訊號電晶體、電阻器、電容器、電感器、以及功率金屬氧化物半導體場效電晶體(Metal Oxide Semiconductor Field Effect Transistor，MOSFET)。積體式半導體裝置通常含有數百個至數百萬個電構件。積體式半導體裝置的範例包含微控制器、微處 理器、電荷耦合裝置(Charged-Coupled Device，CCD)、太陽能電池、以及數位微鏡裝置(Digital Micro-mirror Device，DMD)。
半導體裝置會實施各式各樣的功能，例如，訊號處理、高速計算、傳送與接收電磁訊號、控制電子裝置、將太陽光轉換成電能、以及產生電視顯示器的視覺投影。在娛樂領域、通訊領域、電源轉換領域、網路領域、電腦領域、以及消費性產品領域中皆會發現半導體裝置。在軍事應用、航空、自動車、工業控制器、以及辦公室設備中同樣會發現半導體裝置。
半導體裝置會利用半導體材料的電氣特性。半導體材料的結構使得可藉由施加電場或基極電流或是經由摻雜處理來操縱該材料的導電性。摻雜會將雜質引入至半導體材料之中，以便操縱及控制半導體裝置的導電性。
半導體裝置含有主動式電氣結構與被動式電氣結構。主動式結構(其包含雙極電晶體與場效電晶體)會控制電流的流動。藉由改變摻雜程度以及施加電場或基極電流，電晶體便會提高或限制電流的流動。被動式結構(其包含電阻器、電容器、以及電感器)會創造用以實施各式各樣電氣功能所需要的電壓和電流之間的關係。該些被動式結構與主動式結構會被電連接以形成讓半導體裝置實施高速計算及其它實用功能的電路。
半導體裝置通常會使用兩種複雜的製程來製造，也就是，前端製造以及後端製造，每一者皆可能涉及數百道步驟。前端製造涉及在一半導體晶圓的表面上形成複數個晶粒。每一個半導體晶粒通常相同並且含有藉由電連接主動式構件和被動式構件而形成的電路。後端製造涉及從已 完成的晶圓中單體化裁切個別的晶粒並且封裝該晶粒，用以提供結構性支撐以及環境隔離。本文中所使用的「半導體晶粒(semiconductor die)」一詞兼具單數和複數形式，且據此能夠表示單一半導體裝置以及多個半導體裝置兩者。
半導體製造的其中一個目的係生產較小型的半導體裝置。較小型的裝置通常消耗較少的電源，具有較高的效能，並且能夠被更有效地生產。此外，較小型的半導體裝置還具有較小的覆蓋區，這係較小型末端產品所需要的。藉由改良前端製程能夠達成較小的半導體晶粒尺寸，從而導致具有較小尺寸以及較高密度之主動式構件和被動式構件的半導體晶粒。後端製程可以藉由改良電互連材料及封裝材料而導致具有較小覆蓋區的半導體裝置封裝。
達成更小、更薄半導體裝置之目的的其中一種方式聚焦在eWLB技術。單一重新分配層嵌入式晶圓級球柵陣列封裝(1L eWLB)提供一種小型的薄半導體裝置，其具有高輸入/輸出(Input/Output，I/O)數並且能夠併入具有高繞線密度的半導體晶粒。在1L eWLB中，一囊封體會被形成圍繞一半導體晶粒並且單一重新分配層(ReDistribution Layer，RDL)會被形成在該囊封體與半導體晶粒上方，用以進行電互連。該RDL充當用於在該半導體裝置內進行電互連的中間層，其包含該裝置裡面的半導體晶粒與該裝置外面的連接點之間的電互連。形成單一RDL會增加半導體裝置的I/O數，同時保持薄的封裝輪廓。然而，在1L eWLB中，電源線路、訊號線路、以及接地線路全部被設計在該單一RDL裡面，不同於分散在多個RDL中。形成該些電源網路、訊號網路、以及接地網路於單一RDL中，不需要專屬的 完整層來提供電源面與接地面。沒有專屬的電源與接地面，繞線設計作法會受到限制，因為電源線路以及接地線路必須被繞送跨越整個裝置，用以形成一有效的接地網路與電源分配網路(Power Distribution Network，PDN)。在單一RDL裡面形成接地網路與電源網路會消耗RDL裡面寶貴的面積資產並且限制可用於訊號線路的空間。此外，沒有專屬的接地面層，裝置內的靜電放電(ElectroStatic Discharge，ESD)保護會降低。最後，因為1L eWLB僅有單一導電層，也就是，RDL，所以，微帶線以及去耦電容器無法被形成在該裝置裡面。
本技術領域需要在半導體裝置裡面形成接地面與電源面，但不會增加封裝厚度。據此，於其中一實施例中，本發明係一種製造半導體裝置的方法，該方法包括下面步驟：提供一第一導電層；沉積一半導體晶粒相鄰於該第一導電層；沉積一囊封體在該第一導電層與半導體晶粒上方；以及形成一第二導電層於該第一導電層與半導體晶粒上方。
於另一實施例中，本發明係一種製造半導體裝置的方法，其包括下面步驟：提供一第一導電層；沉積一半導體晶粒相鄰於該第一導電層；以及形成一第二導電層於該第一導電層與半導體晶粒上方。
於另一實施例中，本發明係一種半導體裝置，其包括：一接地面；以及一被設置成相鄰於該接地面的半導體晶粒。一導電層會被形成在該接地面與半導體晶粒上方。
於另一實施例中，本發明係一種半導體裝置，其包括：一第一導電層；以及一被設置成相鄰於該第一導電層的半導體晶粒。一囊封體 會被沉積在該第一導電層與半導體晶粒上方。
50‧‧‧電子裝置
52‧‧‧印刷電路板(PCB)
54‧‧‧訊號線路
56‧‧‧焊線封裝
58‧‧‧覆晶
60‧‧‧球柵陣列(BGA)
62‧‧‧凸塊晶片載體(BCC)
66‧‧‧平台格柵陣列(LGA)
68‧‧‧多晶片模組(MCM)
70‧‧‧方形扁平無導線封裝(QFN)
72‧‧‧方形扁平封裝
74‧‧‧嵌入式晶圓級球柵陣列(eWLB)
76‧‧‧晶圓級晶片尺寸封裝(WLCSP)
120‧‧‧半導體晶圓
122‧‧‧基礎基板材料
124‧‧‧半導體晶粒或構件
126‧‧‧切割道
128‧‧‧背表面或非主動表面
130‧‧‧主動表面
132‧‧‧導電層
136‧‧‧測試探針頭
138‧‧‧探針
140‧‧‧電腦測試系統
142‧‧‧鋸片或雷射削切工具
160‧‧‧載體或暫時性基板
162‧‧‧介面層或雙面膠帶
164‧‧‧導電層
164a‧‧‧部分導電層
164b‧‧‧部分導電層
164c‧‧‧部分導電層
166‧‧‧重組或重新配置的晶圓
168‧‧‧囊封體或模製化合物
170‧‧‧表面
172‧‧‧表面
180‧‧‧絕緣層或鈍化層
182‧‧‧導電層或重新分配層(RDL)
184‧‧‧絕緣層或鈍化層
186‧‧‧球體或凸塊
188‧‧‧鋸片或雷射削切工具
200‧‧‧扇出嵌入式晶圓級球柵陣列(Fo-eWLB)
220‧‧‧扇出嵌入式晶圓級球柵陣列(Fo-eWLB)
224‧‧‧半導體晶粒
228‧‧‧背表面或非主動表面
230‧‧‧主動表面
232‧‧‧導電層
234‧‧‧絕緣層或鈍化層
236‧‧‧導電層
240‧‧‧半導體晶圓
242‧‧‧基礎基板材料
244‧‧‧表面
246‧‧‧表面
248‧‧‧切割道
250‧‧‧仿真晶粒
250a‧‧‧仿真晶粒
250c‧‧‧仿真晶粒
252‧‧‧導電層
252a‧‧‧導電層
252c‧‧‧導電層
260‧‧‧載體或暫時性基板
262‧‧‧介面層或雙面膠帶
266‧‧‧重組或重新配置的晶圓
268‧‧‧囊封體或模製化合物
270‧‧‧表面
272‧‧‧表面
280‧‧‧絕緣層或鈍化層
282‧‧‧導電層或重新分配層(RDL)
284‧‧‧絕緣層或鈍化層
286‧‧‧球體或凸塊
288‧‧‧鋸片或雷射削切工具
300‧‧‧扇出嵌入式晶圓級球柵陣列(Fo-eWLB)
310‧‧‧扇出嵌入式晶圓級球柵陣列(Fo-eWLB)
312‧‧‧嵌入式三維(3D)互連單元或是中介片
314‧‧‧絕緣層
316a‧‧‧部分導電層
316b‧‧‧部分導電層
318‧‧‧絕緣層
320a‧‧‧部分導電層
320b‧‧‧部分導電層
322‧‧‧絕緣層
324a‧‧‧部分導電層
324b‧‧‧部分導電層
328‧‧‧囊封體或模製化合物
330‧‧‧表面
332‧‧‧表面
333a‧‧‧開口
333b‧‧‧開口
334‧‧‧絕緣層或鈍化層
336‧‧‧導電層或重新分配層(RDL)
338‧‧‧絕緣層或鈍化層
340‧‧‧球體或凸塊
350‧‧‧核心基板
352‧‧‧表面
354‧‧‧表面
356‧‧‧Z方向垂直互連結構或導電穿孔
358a‧‧‧部分導電層
358b‧‧‧部分導電層
360‧‧‧絕緣層或鈍化層
362‧‧‧導電層
364‧‧‧絕緣層或鈍化層
366a‧‧‧開口
366b‧‧‧開口
367‧‧‧開口
368‧‧‧PCB單元或條狀體
370‧‧‧PCB單元或條狀體
372‧‧‧鋸片或雷射削切工具
380‧‧‧載體或暫時性基板
382‧‧‧介面層或雙面膠帶
384‧‧‧重組或重新配置的晶圓
386‧‧‧切割道
388‧‧‧囊封體或模製化合物
390‧‧‧表面
392‧‧‧表面
394‧‧‧研磨機
396‧‧‧表面
398‧‧‧開口
400‧‧‧雷射
402‧‧‧絕緣層或鈍化層
404‧‧‧導電層或重新分配層(RDL)
406‧‧‧絕緣層或鈍化層
408‧‧‧球體或凸塊
409‧‧‧鋸片或雷射削切工具
410‧‧‧扇出嵌入式晶圓級球柵陣列(Fo-eWLB)
圖1所示的係一印刷電路板(PCB)，在該PCB的表面裝設著不同類型的封裝；圖2a至2d所示的係具有藉由切割道分離之複數個半導體晶粒的半導體晶圓；圖3a至3k所示的係嵌入一導電層相鄰於一半導體晶粒的製程，用以在Fo-eWLB中提供接地面與電源面；圖4所示的係一Fo-eWLB，其包含一嵌入式導電層用以在該Fo-eWLB中提供接地面與電源面；圖5所示的係一Fo-eWLB，其包含一嵌入式導電層與一半導體晶粒，一接地面被形成在該半導體晶粒的一表面上方；圖6a至6b所示的係形成一包含一導電層的仿真晶粒的製程；圖7a至7d所示的係形成一Fo-eWLB的製程，其包含一被形成在一仿真晶粒上方的嵌入式導電層；圖8所示的係一Fo-eWLB，其包含一被形成在一仿真晶粒上方的嵌入式導電層；圖9所示的係一Fo-eWLB，其包含一嵌入式3D互連單元，用以在該Fo-eWLB之中提供接地面與電源面；圖10a至10c所示的係形成模組式PCB單元的製程；圖11a至11h所示的係在Fo-eWLB裡面嵌入模組式PCB單元的製程， 用以提供垂直互連以及一嵌入式導電層；以及圖12所示的係一Fo-eWLB，其包含一嵌入式PCB單元。
在下面的說明中參考圖式於一或更多個實施例中說明本發明，於該些圖式中，相同的符號代表相同或類似的元件。雖然本文以達成本發明之目的的最佳模式來說明本發明；不過，熟習本技術的人士便會明白，本說明希望涵蓋受到下面揭示內容及圖式支持的隨附申請專利範圍及該些申請專利範圍的均等範圍所定義的本發明的精神與範疇內可以併入的替代例、修正例、以及均等例。
半導體裝置通常使用兩種複雜的製程來製造：前端製造和後端製造。前端製造涉及在一半導體晶圓的表面上形成複數個晶粒。該晶圓上的每一個晶粒皆含有主動式電構件和被動式電構件，它們會被電連接而形成功能性電路。主動式電構件(例如電晶體與二極體)能夠控制電流的流動。被動式電構件(例如電容器、電感器、以及電阻器)會創造用以實施電路功能所需要的電壓和電流之間的關係。
被動式構件和主動式構件會藉由一連串的製程步驟被形成在該半導體晶圓的表面上方，該些製程步驟包含：摻雜、沉積、光微影術、蝕刻、以及平坦化。摻雜會藉由下面的技術將雜質引入至半導體材料之中，例如：離子植入或是熱擴散。摻雜製程會藉由響應於電場或基極電流來動態改變半導體材料導電性而修正主動式裝置中的半導體材料的導電性。電晶體含有不同類型及不同摻雜程度的多個區域，它們會在必要時被排列成用以在施加電場或基極下讓該電晶體提高或限制電流的流動。
主動式構件和被動式構件係由具有不同電氣特性的多層材料構成。該些層能夠藉由各式各樣的沉積技術來形成，其部分取決於要被沉積的材料的類型。舉例來說，薄膜沉積能夠包含：化學氣相沉積(Chemical Vapor Deposition，CVD)製程、物理氣相沉積(Physical Vapor Deposition，PVD)製程、電解質電鍍製程、以及無電極電鍍製程。每一層通常都會被圖案化，以便形成主動式構件、被動式構件、或是構件之間的電連接線的一部分。
後端製造係指將已完成的晶圓切割或單體化裁切成個別的晶粒，並且接著封裝該半導體晶粒，以達結構性支撐以及環境隔離的效果。為單體化裁切半導體晶粒，該晶圓會沿著該晶圓中被稱為切割道(saw street)或切割線(scribe)的非功能性區域被刻痕並且折斷。晶圓會利用雷射切割工具或鋸片來進行單體化裁切。經過單體化裁切之後，個別半導體晶粒便會被裝設至包含接針或接觸墊的封裝基板，以便和其它系統構件進行互連。被形成在該半導體晶粒上方的接觸墊接著會被連接至該封裝裡面的接觸墊。該些電連接線能夠利用焊料凸塊、短柱凸塊、導電膏、或是焊線來製成。一囊封體或是其它模製材料會被沉積在該封裝的上方，用以提供物理性支撐和電隔離。接著，已完成的封裝便會被插入一電氣系統之中並且讓其它系統構件可取用該半導體裝置的功能。
圖1圖解電子裝置50，其具有一晶片載體基板或是印刷電路板(Printed Circuit Board，PCB)52，在PCB 52的表面上裝設著複數個半導體封裝。電子裝置50會具有某一種類型的半導體封裝或是多種類型的半導體封裝，端視應用而定。為達解釋的目的，圖1中顯示不同類型的半導體封裝。
電子裝置50能夠係單機型系統，其使用該些半導體封裝來實施一或更多項電功能。或者，電子裝置50亦能夠係一較大型系統中的子構件。舉例來說，電子裝置50能夠係蜂巢式電話、個人數位助理(Personal Digital Assistant，PDA)、數位錄像機(Digital Video Camera，DVC)、或是其它電子通信裝置的一部分。或者，電子裝置50能夠係圖形卡、網路介面卡、或是能夠被插入在電腦之中的其它訊號處理卡。該半導體封裝能夠包含：微處理器、記憶體、特定應用積體電路(Application Specific Integrated Circuits，ASIC)、邏輯電路、類比電路、射頻(Radio Frequency，RF)電路、離散式裝置、或是其它半導體晶粒或電構件。該些產品要被市場接受，微型化以及減輕重量相當重要。半導體裝置之間的距離可以縮短，以達更高密度的目的。
在圖1中，PCB 52提供一通用基板，用以達到結構性支撐以及電互連被裝設在該PCB上的半導體封裝。多條導體訊號線路54會利用下面製程被形成在PCB 52的一表面上方或是多層裡面：蒸發製程、電解質電鍍製程、無電極電鍍製程、網印製程、或是其它合宜的金屬沉積製程。訊號線路54會在該些半導體封裝、被裝設的構件、以及其它外部系統構件中的每一者之間提供電通訊。線路54還提供連接至每一個該些半導體封裝的電源連接線及接地連接線。
於某些實施例中，一半導體裝置會有兩個封裝層。第一層封裝係一種用於以機械方式及電氣方式將該半導體晶粒附接至一中間載體的技術。第二層封裝則涉及以機械方式及電氣方式將該中間載體附接至該PCB。於其它實施例中，一半導體裝置可以僅有該第一層封裝，其中，該晶粒係以機械方式及電氣方式直接被裝設至該PCB。
為達解釋的目的，圖中在PCB 52上顯示數種類型的第一層封裝，其包含焊線封裝56以及覆晶58。除此之外，圖中還顯示被裝設在PCB 52上的數種類型第二層封裝，其包含：球柵陣列(Ball Grid Array，BGA)60；凸塊晶片載體(Bump Chip Carrier，BCC)62；平台格柵陣列(Land Grid Array，LGA)66；多晶片模組(Multi-Chip Module，MCM)68；方形扁平無導線封裝(Quad Flat Non-leaded package，QFN)70；方形扁平封裝72；嵌入式晶圓級球柵陣列(Embedded Wafer-Level Ball grid arry，eWLB)74；以及晶圓級晶片尺寸封裝(Wafer Level Chip Scale Package，WLCSP)76。eWLB 74係一種扇出晶圓級封裝(Fan-Out Wafer Level Package，Fo-WLP)，而WLCSP 76係一種扇入晶圓級封裝(Fan-In Wafer Level Package，Fi-WLP)。端視系統需求而定，被配置成具有第一層封裝樣式和第二層封裝樣式之任何組合的半導體封裝和其它電子構件所組成的任何組合皆能夠被連接至PCB 52。於某些實施例中，電子裝置50包含單一附接半導體封裝；而其它實施例則會需要多個互連的封裝。藉由在單一基板上方組合一或更多個半導體封裝，製造商便能夠將事先製造的構件併入電子裝置和系統之中。因為該些半導體封裝包含精密的功能，所以，電子裝置能夠使用較便宜的構件及有效率的製程來製造。所產生的裝置比較不可能失效而且製造價格較低廉，從而降低消費者的成本。
圖2a所示的係半導體晶圓120，其具有基礎基板材料122(例如，矽、鍺、砷化鎵、磷化銦、或是碳化矽)，用以達到結構性支撐的目的。複數個半導體晶粒或構件124會被形成在晶圓120上，藉由如上面所述之沒有作用的晶粒間晶圓區域或切割道126而被分離。切割道126提供削切區， 以便將半導體晶圓120單體化裁切成個別的半導體晶粒124。於其中一實施例中，半導體晶圓120的寬度或直徑為200至300毫米(mm)。於另一實施例中，半導體晶圓120的寬度或直徑為100至450毫米(mm)。
圖2b所示的係半導體晶圓120的一部分的剖視圖。每一個半導體晶粒124皆具有一背表面或非主動表面128以及含有類比電路或數位電路的主動表面130，該些類比電路或數位電路會被施行為根據該晶粒的電氣設計與功能被形成在該晶粒裡面及電互連的主動式裝置、被動式裝置、導電層、以及介電層。舉例來說，該電路可以包含被形成在主動表面130裡面的一或更多個電晶體、二極體、以及其它電路元件，用以施行類比電路或數位電路，例如，數位訊號處理器(Digital Signal Processor，DSP)、ASIC、記憶體、或是其它訊號處理電路。半導體晶粒124可以還含有用於RF訊號處理的積體式被動裝置(Integrated Passive Device，IPD)，例如，電感器、電容器、以及電阻器。於其中一實施例中，半導體晶粒124為覆晶型半導體晶粒。
一導電層132會使用PVD、CVD、電解質電鍍、無電極電鍍製程、或是其它合宜的金屬沉積製程被形成在主動表面130的上方。導電層132能夠為下面所製成的一或更多層：鋁(Al)、銅(Cu)、錫(Sn)、鎳(Ni)、金(Au)、銀(Ag)、或是其它合宜的導電材料。導電層132的操作如同被電連接至主動表面130上之電路的接觸墊。導電層132會被形成為多個接觸墊，它們以並排的方式被設置在和半導體晶粒124的邊緣相隔第一距離處，如圖2b中所示。或者，導電層132會被形成為偏移在多列之中的多個接觸墊，俾使得第一列接觸墊被設置在和該晶粒的邊緣相隔第一距離處，而與該第 一列交錯的第二列接觸墊則被設置在和該晶粒的邊緣相隔第二距離處。
半導體晶圓120會進行電氣測試與檢查，作為品質控制過程的一部分。手動視覺檢查及自動光學系統會被用來在半導體晶圓120上實施檢查。軟體會被使用在半導體晶圓120的自動光學分析中。視覺檢查方法可以運用諸如掃描電子顯微鏡、高強度光或紫外光、或是冶金顯微鏡的設備。半導體晶圓120的結構性特徵會被檢查，其包含：翹曲、厚度變異、表面微粒、不規則性、裂痕、脫層、以及變色。
半導體晶粒124裡面的主動式構件和被動式構件會在晶圓級進行電氣效能與電路功能的測試。每一個半導體晶粒124係利用一探針136或是其它測試裝置來測試功能與電氣參數，如圖2c中所示。測試探針頭136包含複數個探針138。探針138係被用來電接觸每一個半導體晶粒124上的節點或接觸墊132並且提供電氣刺激給該些接觸墊。半導體晶粒124會回應該些電氣刺激，該回應會被電腦測試系統140測量並且和預期的回應作比較，以便測試該半導體晶粒的功能。該些電氣測試可以包含電路功能、導線完整性、電阻率、連續性、可靠度、接面深度、ESD、RF效能、驅動電流、臨界電流、漏電流、以及該構件類型特有的操作參數。半導體晶圓120的檢查與電氣測試可讓通過測試而被指定為已知良品晶粒(Known Good Die，KGD)的半導體晶粒124可用於半導體封裝中。
在圖2d中，半導體晶圓120會利用鋸片或雷射削切工具142貫穿切割道126被單體化裁切成個別的半導體晶粒124。個別的半導體晶粒124會被檢查與電氣測試，以便找出單體化裁切後的KGD。
圖3a至3k配合圖1圖解嵌入一導電層相鄰於一半導體晶粒 的製程，用以在Fo-eWLB中提供接地面與電源面。圖3a所示的係一含有犧牲基礎材料(例如，矽、聚合物、氧化鈹、玻璃、或是用於達到結構性支撐之目的的其它合宜低成本剛性材料)的載體或暫時性基板160的一部分的剖視圖。於其中一實施例中，載體160係一載體膠帶。一介面層或雙面膠帶162會被形成在載體160的上方，當作暫時性膠黏焊膜、蝕刻阻止層、或是熱脫模層。
載體160會係一圓形或矩形平板(大於300mm)，含有多個半導體晶粒204。載體160的表面積可以大於半導體晶圓120的表面積。較大的載體會降低半導體封裝的製造成本，因為較多半導體晶粒能夠在較大的載體上被處理，因而降低單位成本。半導體封裝和處理設備係針對被處理的晶圓或載體的大小來進行設計與配置。
為進一步降低製造成本，載體160的大小係以和半導體晶粒124的大小無關或是和半導體晶圓120的大小無關的方式被選擇。也就是，載體160具有固定或標準化大小，其能夠容納從一或更多個半導體晶圓120處單體化裁切下來之各種大小的半導體晶粒124。於其中一實施例中，載體160為直徑330mm的圓形。於另一實施例中，載體160為寬度560mm且長度為600mm的矩形。半導體晶粒124可以有10mm乘10mm的面積，其係被放置在標準化載體160上。或者，半導體晶粒124可以有20mm乘20mm的面積，其係被放置在相同的標準化載體160上。據此，標準化載體160能夠應付任何大小的半導體晶粒124，其允許後續的半導體處理設備以一共同載體為基準被標準化，也就是，和晶粒大小或外來晶圓大小無關。半導體封裝設備能夠利用一組共同的處理工具、設備、以及材料清單針對一標 準載體來進行設計與配置，以便處理來自任何外來晶圓大小的任何半導體晶粒大小。該共同或標準化載體160因減少或消弭以晶粒大小或外來晶圓大小為基礎之特殊半導體處理線的需求而降低製造成本和資本風險。藉由選擇用於來自所有半導體晶圓之任何大小半導體晶粒的預設載體大小，一種彈性的製造線便能夠被施行。
在圖3b中，一導電層164會被形成在載體160與介面層162的上方。導電層164含有Al、Cu、Sn、Ni、Au、Ag、Ti、W、或是其它合宜的導電材料。導電層164被形成在載體160與介面層162上成為一層疊的薄板或是一膠帶。導電層164會包含一經圖案化的導線框架、經圖案化的Cu箔、具有經圖案化Cu的有樹脂塗佈(RCC)的膠帶、或是具有經圖案化Cu的膠片。或者，導電層164會使用PVD、CVD、電解質電鍍、無電極電鍍製程、或是其它合宜的金屬沉積製程被形成在載體160與介面層162上方。
在圖3c中，舉例來說，圖2d中的半導體晶粒124會利用拾放操作被裝設至載體160和介面層162，主動表面130配向成朝向載體160。導電層164被設置在半導體晶粒124的一周圍區域中。或者，導電層164能夠在半導體晶粒124被裝設至載體160和介面層162之後被形成。圖3d顯示半導體晶粒124與導電層164被裝設至載體160成為重組或重新配置的晶圓166。
圖3e所示的係被裝設至介面層162與載體160的半導體晶粒124與導電層164的平面圖。導電層164包含三個部分164a、164b、以及164c。164a至164c部分被設置成相鄰於半導體晶粒124的三個側表面。或者，導電層164可以包含被設置成相鄰於半導體晶粒124之兩個側表面的兩 個部分、被設置成圍繞半導體晶粒124之四個側表面的四個部分、或是被設置成相鄰於半導體晶粒124之其中一個側表面的兩個部分。任何數量及/或配置的導電層164皆可以被設置成相鄰於半導體晶粒124，端視半導體封裝的繞線設計以及功能而定。
在圖3f中，一囊封體或模製化合物168會利用焊膏印刷(paste printing)塗敷機、壓縮模製(compressive molding)塗敷機、轉印模製(transfer molding)塗敷機、液體囊封體模製塗敷機、真空層疊塗敷機、旋塗塗敷機、或是其它合宜的塗敷機被沉積在半導體晶粒124、導電層164a至164c、以及載體160的上方。囊封體168能夠為高分子合成材料，例如，具有填充劑的環氧樹脂、具有填充劑的環氧丙烯酸酯、或是具有適當填充劑的聚合物。囊封體168係非導體並且會為該半導體裝置提供環境保護，避免受到外部元素與污染物的破壞。囊封體168還保護半導體晶粒124，避免因曝露於光中而受損。於其中一實施例中，一部分的囊封體168會在後續的背面研磨步驟中從囊封體168的表面170處被移除。該背面研磨操作會平坦化囊封體168的該表面並且縮減重組晶圓166的總厚度。和表面170反向的囊封體168的表面172被設置在載體160和介面層162的上方，俾使得囊封體168的表面172實質上和半導體晶粒124的主動表面130共面。
在圖3g中，載體160和介面層162會藉由化學蝕刻、機械性剝除、化學機械性平坦化(Chemical Mechanical Planarization，CMP)、機械性研磨、熱烘烤、UV光、雷射掃描、或是濕式脫除被移除。移除載體160與介面層162會露出囊封體168的表面172、半導體晶粒124的主動表面130、以及導電層164a至164c。
在圖3h中，一絕緣層或鈍化層180會利用下面方法被形成在囊封體168的表面172、半導體晶粒124的主動表面130、以及導電層164a至164c的上方：PVD、CVD、印刷、層疊、旋塗、噴塗、燒結、或是熱氧化。絕緣層180含有由下面所製成的一或更多層：二氧化矽(SiO2)、氮化矽(Si3N4)、氮氧化矽(SiON)、五氧化二鉭(Ta2O5)、三氧化二鋁(Al2O3)、或是具有類似絕緣特性及結構特性的其它材料。一部分的絕緣層180會藉由雷射直接燒蝕(Laser Direction Ablation，LDA)、蝕刻、或是其它合宜的製程被移除，用以露出導電層132以及導電層164a至164c的一部分。
在圖3i中，一導電層或RDL 182會使用諸如濺鍍、電解質電鍍、或是無電極電鍍的圖案化和金屬沉積製程被形成在絕緣層180的上方。導電層182能夠為由下面所製成的一或更多層：Al、Cu、Sn、Ni、Au、Ag、或是其它合宜的導電材料。一部分的導電層182會被電連接至導電層132。其它部分的導電層182則相依於半導體晶粒124的設計與功能而共電或是被電隔離。導電層182會電連接半導體晶粒124至嵌入式導電層164a至164c。導電層182在該半導體封裝內提供訊號繞送以及電源連接與接地連接。
在圖3j中，一絕緣層或鈍化層184會利用下面方法被形成在絕緣層180以及導電層182的上方：PVD、CVD、印刷、層疊、旋塗、噴塗、燒結、或是熱氧化。絕緣層184含有由下面所製成的一或更多層：SiO2、Si3N4、SiON、Ta2O5、Al2O3、或是具有類似絕緣特性及結構特性的其它材料。一部分的絕緣層184會藉由LDA、蝕刻、或是其它合宜的製程被移除，用以露出導電層182。
在圖3k中，一導電凸塊材料會利用蒸發製程、電解質電鍍製程、無電極電鍍製程、丸滴製程、或是網印製程被沉積在導電層182的上方。該凸塊材料能夠為Al、Sn、Ni、Au、Ag、Pb、Bi、Cu、焊料、以及它們的組合，其會有一非必要的助熔溶液。舉例來說，該凸塊材料能夠為Sn/Pb共熔合金、高鉛焊料、或是無鉛焊料。該凸塊材料會利用合宜的附著或焊接製程被焊接至導電層182。於其中一實施例中，該凸塊材料會藉由將該材料加熱至該材料的熔點以上而被回焊，用以形成球體或凸塊186。於某些應用中，凸塊186會被二次回焊，以便改良和導電層182的電接觸效果。於其中一實施例中，凸塊186會被形成在一凸塊下層金屬(Under Bump Metallization，UBM)層的上方。凸塊186亦能夠被壓縮焊接或熱壓縮焊接至導電層182。凸塊186代表能夠被形成在導電層182上方的其中一種類型互連結構。該互連結構亦能夠使用焊線、導電膏、短柱凸塊、微凸塊、或是其它電互連線。
導電層164a至164c會經由導電層182被電連接至凸塊186，以便連接至一外部的正電壓終端(VDD)或負正電壓終端(VSS)。導電層164a會被連接至VDD或被連接至VSS。導電層164b會被連接至VDD或被連接至VSS。導電層164c會被連接至VDD或被連接至VSS。於其中一實施例中，導電層164a會被連接至VDD，導電層164b會被連接至VSS，以及導電層164c會被連接至VSS。VDD會被連接至導電層164a、導電層164b、及/或導電層164c。VSS會被連接至導電層164a、導電層164b、及/或導電層164c。
被連接至VSS的導電層部分164a至164c會形成一接地面。被連接至VDD的導電層部分164a至164c會形成一電源面。由導電層164a至 164c所提供的接地面被設置在絕緣層180底下並且和導電層182的訊號線路電隔離。導電層182的電源線路被形成在半導體晶粒124以及由導電層164a至164c所提供的電源面之間。該些電源線路藉由連接至該電源面的任何部分而供應電源給半導體晶粒124。該電源面(也就是，導電層164a至164c)的位置以及該些電源線路的位置經過選擇以最小化線路長度。
重組晶圓166會利用鋸片或雷射削切工具188貫穿囊封體168被單體化裁切成個別的Fo-eWLB 200。圖4所示的係在單體化裁切之後的Fo-eWLB 200。半導體晶粒124經由導電層182被電連接至凸塊186，用以連接至外部裝置，舉例來說，PCB。導電層164a至164c被嵌入在半導體晶粒124的一周圍區域中的囊封體168之中。導電層164a至164c經由導電層182被電連接至凸塊186，以便連接至一外部VDD或VSS。嵌入式導電層164a至164c會形成相鄰於半導體晶粒124的接地面與電源面。嵌入式導電層164a至164c提供接地面與電源面，而不需要在導電層182上方形成額外的RDL。形成較少的RDL會提高封裝可靠度並且縮減Fo-eWLB 200的總厚度。
形成一電源面相鄰於半導體晶粒124會提高繞線設計的靈活性。電源線路能夠被連接至該電源面的任何部分，而導電層164a至164c能夠被設置在需要VDD連接的任何地方。提高繞線設計靈活性允許有最短的可能線路長度。縮減線路長度會創造更有效的PDN並且提高Fo-eWLB 200的速度與功能。
由導電層164a至164c所提供的接地面係被設置在絕緣層180底下並且和導電層182的訊號線路電隔離。將絕緣層180以及導電層182 的訊號線路設置在該接地面上方有助於跨越Fo-eWLB 200形成微帶線。微帶線傳遞微波頻率訊號並且允許微波構件(舉例來說，天線、耦合器、濾波器、功率分割器、…等)被併入在Fo-eWLB 200之中。形成一接地面也會提高Fo-eWLB 200內的ESD保護效果。
嵌入式導電層164a至164c在Fo-eWLB 200內提供一額外的導電層。該額外導電層被用來形成一去耦電容器。該去耦電容器係藉由在絕緣層180上方的導電層182以及一部分的導電層164a至164c中設計一電源網路而被形成。於其中一實施例中，該電源網路(也就是，供應電源給半導體晶粒124的導電層182的線路)被設計成用以延伸在導電層164c上方，俾使得該電源網路、絕緣層180、以及導電層164c形成該去耦電容器。將一去耦電容器併入在Fo-eWLB 200之中會降低電壓波動並且提高Fo-eWLB 200的電氣效能。
導電層164a至164c被形成在載體160上成為一層疊的薄板或是一膠帶。在載體160上形成導電層164a至164c比形成額外的RDL更快速、更廉價、而且風險更低，形成額外的RDL需要複雜、受控性極高、昂貴、以及耗時的製造步驟。藉由形成導電層164a至164c相鄰於半導體晶粒124來提供電源面與接地面以及一額外的導電層會縮短製造時間、提高生產量、並且降低Fo-eWLB 200的總成本。嵌入式導電層164a至164c會提高Fo-eWLB 200的電氣效能與功能，而不會提高封裝厚度。
圖5所示的係一類似於圖4中之Fo-eWLB 200的Fo-eWLB 220。Fo-eWLB 220包含一從類似於晶圓120的晶圓處所單體化裁切下來的半導體晶粒224。半導體晶粒224具有一背表面或非主動表面228以及含有 類比電路或數位電路的主動表面230，該些類比電路或數位電路會被施行為根據該晶粒的電氣設計與功能被形成在該晶粒裡面及電互連的主動式裝置、被動式裝置、導電層、以及介電層。舉例來說，該電路可以包含被形成在主動表面230裡面的一或更多個電晶體、二極體、以及其它電路元件，用以施行類比電路或數位電路，例如，DSP、ASIC、記憶體、或是其它訊號處理電路。半導體晶粒224可以還含有用於RF訊號處理的IPD，例如，電感器、電容器、以及電阻器。
一導電層232會使用PVD、CVD、電解質電鍍、無電極電鍍製程、或是其它合宜的金屬沉積製程被形成在主動表面230的上方。導電層232能夠為下面所製成的一或更多層：Al、Cu、Sn、Ni、Au、Ag、或是其它合宜的導電材料。導電層232的操作如同被電連接至主動表面230上之電路的接觸墊。導電層232會被形成為多個接觸墊，它們以並排的方式被設置在和半導體晶粒224的邊緣相隔第一距離處。或者，導電層232會被形成為偏移在多列之中的多個接觸墊，俾使得第一列接觸墊被設置在和該晶粒的邊緣相隔第一距離處，而與該第一列交錯的第二列接觸墊則被設置在和該晶粒的邊緣相隔第二距離處。
一絕緣層或鈍化層234會利用下面方法被形成在半導體晶粒224的上方：PVD、CVD、印刷、層疊、旋塗、噴塗、燒結、或是熱氧化。絕緣層234含有由下面所製成的一或更多層：SiO2、Si3N4、SiON、Ta2O5、Al2O3、或是具有類似絕緣特性及結構特性的其它材料。一部分的絕緣層234會藉由LDA、蝕刻、或是其它合宜的製程被移除，用以露出導電層232。
一導電層236會使用PVD、CVD、電解質電鍍、無電極電鍍 製程、或是其它合宜的金屬沉積製程被形成在絕緣層234的上方。導電層236能夠為下面所製成的一或更多層：Al、Cu、Sn、Ni、Au、Ag、或是其它合宜的導電材料。導電層236會在晶圓級，也就是，在進行單體化裁切之前，被形成在半導體晶粒224的上方。導電層236會經由導電層182以及凸塊186被電連接至一外部VSS。導電層236會在Fo-eWLB 200中形成一額外的接地面。
圖6a至6b所示的係形成一包含一導電層的仿真晶粒的製程.圖6a所示的係半導體晶圓240的一部分的剖視圖，其具有基礎基板材料242(例如，矽、鍺、砷化鎵、磷化銦、或是碳化矽)，用以達到結構性支撐的目的。複數個仿真晶粒250被形成在晶圓240上。仿真晶粒250藉由沒有作用的晶粒間晶圓區域或切割道248而被分離。切割道248提供削切區，以便將半導體晶圓240單體化裁切成個別的仿真晶粒250。於其中一實施例中，半導體晶圓240的寬度或直徑為200至300mm。於另一實施例中，半導體晶圓240的寬度或直徑為100至450mm。
每一個仿真晶粒250皆具有反向的表面244與246。一導電層252會使用PVD、CVD、電解質電鍍、無電極電鍍製程、或是其它合宜的金屬沉積製程被形成在表面244的上方。導電層252能夠為下面所製成的一或更多層：Al、Cu、Sn、Ni、Au、Ag、或是其它合宜的導電材料。於其中一實施例中，導電層252為被電鍍的Cu。
在圖6b中，半導體晶圓240會利用鋸片或雷射切割工具254貫穿切割道248被單體化裁切成包含導電層252的個別仿真晶粒250。仿真晶粒250能夠被單體化裁切成任何大小或形狀，端視併入仿真晶粒250的半 導體封裝的繞線設計與功能而定。
圖7a至7d配合圖1顯示形成一Fo-eWLB的製程，其包含一被形成在一仿真晶粒上方的嵌入式導電層。圖7a所示的係一含有犧牲基礎材料(例如，矽、聚合物、氧化鈹、玻璃、或是用於達到結構性支撐之目的的其它合宜低成本剛性材料)的載體或暫時性基板260(類似於圖3a中的載體160)的一部分的剖視圖。於其中一實施例中，載體260係一載體膠帶。一介面層或雙面膠帶262會被形成在載體260的上方，當作暫時性膠黏焊膜、蝕刻阻止層、或是熱脫模層。
圖2d中的半導體晶粒124以及圖6b中的仿真晶粒250a至250c會利用拾放操作被裝設至介面層262與載體260，半導體晶粒124的主動表面130以及仿真晶粒250a至250c的導電層252a至252c配向成朝向載體260。於其中一實施例中，一接地面層(類似於圖5中的導電層236)會被形成在半導體晶粒124的表面130上方。
圖7b顯示半導體晶粒124和仿真晶粒250a至250c被設置在載體260上方成為重組或重新配置的晶圓266。仿真晶粒250a至250c被設置成圍繞半導體晶粒124的側表面，類似於圖3e中的導電層164a、164b、以及164c。或者，仿真晶粒250a至250c可以被設置成相鄰於半導體晶粒124的其中一個側表面、相鄰於半導體晶粒124的兩個側表面、或是圍繞半導體晶粒124的所有側表面。任何數量及/或配置的仿真晶粒250皆可以被設置成相鄰於半導體晶粒124，端視半導體封裝的繞線設計以及功能而定。
一囊封體或模製化合物268會利用焊膏印刷塗敷機、壓縮模製塗敷機、轉印模製塗敷機、液體囊封體模製塗敷機、真空層疊塗敷機、 旋塗塗敷機、或是其它合宜的塗敷機被沉積在半導體晶粒124、仿真晶粒250a至250c、以及載體260的上方。囊封體268能夠為高分子合成材料，例如，具有填充劑的環氧樹脂、具有填充劑的環氧丙烯酸酯、或是具有適當填充劑的聚合物。囊封體268係非導體並且會為該半導體裝置提供環境保護，避免受到外部元素與污染物的破壞。囊封體268還保護半導體晶粒124，避免因曝露於光中而受損。於其中一實施例中，一部分的囊封體268會在後續的背面研磨步驟中從囊封體268的表面270處被移除。該背面研磨操作會平坦化囊封體268的該表面並且縮減重組晶圓266的總厚度。和表面270反向的囊封體268的表面272被設置在載體260和介面層262的上方，俾使得囊封體268的表面272實質上和半導體晶粒124的主動表面130以及仿真晶粒250的導電層252共面。
在圖7c中，載體160與介面層262會藉由化學蝕刻、機械性剝除、CMP、機械性研磨、熱烘烤、UV光、雷射掃描、或是濕式脫除被移除。移除載體260與介面層262會露出囊封體268的表面272、半導體晶粒124的主動表面130、以及仿真晶粒250a至250c的導電層252a至252c。
一絕緣層或鈍化層280會利用下面方法被形成在囊封體268的表面272、半導體晶粒124的主動表面130、以及仿真晶粒250a至250c的導電層252a至252c的上方：PVD、CVD、印刷、層疊、旋塗、噴塗、燒結、或是熱氧化。絕緣層280含有由下面所製成的一或更多層：SiO2、Si3N4、SiON、Ta2O5、Al2O3、或是具有類似絕緣特性及結構特性的其它材料。一部分的絕緣層280會藉由LDA、蝕刻、或是其它合宜的製程被移除，用以露出導電層132以及導電層252a至252c。
一導電層或RDL 282會使用諸如濺鍍、電解質電鍍、或是無電極電鍍的圖案化和金屬沉積製程被形成在絕緣層280的上方。導電層282能夠為由下面所製成的一或更多層：Al、Cu、Sn、Ni、Au、Ag、或是其它合宜的導電材料。一部分的導電層282會被電連接至導電層132。其它部分的導電層282則相依於半導體晶粒124的設計與功能而共電或是被電隔離。導電層282會電連接半導體晶粒124至導電層252a至252c。導電層282在該半導體封裝內提供訊號繞送以及電源連接與接地連接。
一絕緣層或鈍化層284會利用下面方法被形成在絕緣層280以及導電層282的上方：PVD、CVD、印刷、層疊、旋塗、噴塗、燒結、或是熱氧化。絕緣層284含有由下面所製成的一或更多層：SiO2、Si3N4、SiON、Ta2O5、Al2O3、或是具有類似絕緣特性及結構特性的其它材料。一部分的絕緣層284會藉由LDA、蝕刻、或是其它合宜的製程被移除，用以露出導電層282。
在圖7d中，一導電凸塊材料會利用蒸發製程、電解質電鍍製程、無電極電鍍製程、丸滴製程、或是網印製程被沉積在導電層282的上方。該凸塊材料能夠為Al、Sn、Ni、Au、Ag、Pb、Bi、Cu、焊料、以及它們的組合，其會有一非必要的助熔溶液。舉例來說，該凸塊材料能夠為Sn/Pb共熔合金、高鉛焊料、或是無鉛焊料。該凸塊材料會利用合宜的附著或焊接製程被焊接至導電層282。於其中一實施例中，該凸塊材料會藉由將該材料加熱至該材料的熔點以上而被回焊，用以形成球體或凸塊286。於某些應用中，凸塊286會被二次回焊，以便改良和導電層282的電接觸效果。於其中一實施例中，凸塊286會被形成在一UBM層的上方。凸塊286亦能 夠被壓縮焊接或熱壓縮焊接至導電層282。凸塊286代表能夠被形成在導電層282上方的其中一種類型互連結構。該互連結構亦能夠使用焊線、導電膏、短柱凸塊、微凸塊、或是其它電互連線。
導電層252a至252c會經由導電層282被電連接至凸塊286，以便連接至一外部的VDD或VSS。導電層264a會被連接至VDD或被連接至VSS。導電層252c會被連接至VDD或被連接至VSS。於其中一實施例中，導電層252a會被連接至VDD，以及導電層252c會被連接至VSS。VDD會被連接至導電層252a及/或導電層252c。VSS會被連接至導電層252a及/或導電層252c。
被連接至VSS的導電層252a至252c會形成一接地面。被連接至VDD的導電層252a至252c會形成一電源面。由導電層252a至252c所提供的接地面被設置在絕緣層280底下並且和導電層282的訊號線路電隔離。導電層282的電源線路被形成在半導體晶粒124以及由導電層252a至252c所提供的電源面之間。該些電源線路藉由連接至該電源面的任何部分而供應電源給半導體晶粒124。該電源面(也就是，被連接至VDD的導電層252a至252c)的位置以及該些電源線路的位置經過選擇以最小化線路長度。
重組晶圓266會利用鋸片或雷射削切工具288貫穿囊封體268被單體化裁切成個別的Fo-eWLB 300。圖8所示的係在單體化裁切之後的Fo-eWLB 300。半導體晶粒124經由導電層282被電連接至凸塊286，用以連接至外部裝置，舉例來說，PCB。仿真晶粒250a至250c被嵌入在半導體晶粒124的一周圍區域中的囊封體268之中。導電層252a至252c經由導電層282被電連接至凸塊286，以便連接至一外部VSS或VDD。導電層252a至252c會形成相鄰於半導體晶粒124的接地面與電源面。嵌入式仿真晶粒 250a至250c以及導電層252a至252c提供接地面與電源面，而不需要在導電層282上方形成額外的RDL。形成較少的RDL會提高封裝可靠度並且縮減Fo-eWLB 300的總厚度。
藉由設置一仿真晶粒相鄰於半導體晶粒124來形成一電源面會提高繞線設計的靈活性。仿真晶粒250a至250c能夠被設置在需要電源連接的任何地方並且電源線路能夠被連接至導電層252a至252c的任何部分。提高繞線設計靈活性允許有最短的可能線路長度。縮減線路長度會創造更有效的PDN並且提高Fo-eWLB 300的速度與功能。
由導電層252a至252c所提供的接地面係被設置在絕緣層280底下並且和導電層282的訊號線路電隔離。將絕緣層280以及導電層282的訊號線路設置在該接地面上方有助於跨越Fo-eWLB 300形成微帶線。微帶線傳遞微波頻率訊號並且允許微波構件(舉例來說，天線、耦合器、濾波器、功率分割器、…等)被併入在Fo-eWLB 300之中。形成一接地面也會提高Fo-eWLB 300內的ESD保護效果。
嵌入式導電層250a至250c在Fo-eWLB 300內提供一額外的導電層。該額外導電層被用來形成一去耦電容器。該去耦電容器係藉由在絕緣層280上方的導電層282以及一部分的導電層252a至252c中設計一電源網路而被形成。於其中一實施例中，該電源網路(也就是，供應電源給半導體晶粒124的導電層282的線路)被設計成用以延伸在導電層252c上方，俾使得該電源網路、絕緣層280、以及導電層252c形成該去耦電容器。將一去耦電容器併入在Fo-eWLB 300之中會降低電壓波動並且提高Fo-eWLB 300的電氣效能。
導電層252a至252c在晶圓級，也就是，在進行晶圓240的單體化裁切之前，被形成在仿真晶粒250a至250c的上方。導電層252a至252c能夠被形成以及仿真晶粒250a至250c能夠被單體化裁切成任何形狀或大小，端視半導體晶粒124以及Fo-eWLB 300的設計與繞線需求而定。仿真晶粒250a至250c利用一種拾放方法被裝設至載體260。利用導電層252a至252c裝設仿真晶粒250a至250c至載體260比形成額外的RDL更快速、更廉價、而且風險更低，形成額外的RDL需要複雜、受控性極高、昂貴、以及耗時的製造步驟。藉由嵌入仿真晶粒250a至250c來提供一額外的導電層以及接地面與電源面會縮短製造時間、提高生產量、並且降低Fo-eWLB 300的總成本。嵌入式仿真晶粒250a至250c會提高Fo-eWLB 300的電氣效能與功能，而不會提高封裝厚度。
圖9所示的係一Fo-eWLB 310，其包含半導體晶粒124以及嵌入式三維(3D)互連單元或是中介片312。互連單元312包含絕緣層314、318、322以及導電層316、320、324。於其中一實施例中，互連單元312含有由膠片、FR-4、FR-1、CEM-1、或是CEM-3所組成的一或更多個層疊層，其會結合酚性棉紙、環氧樹脂、樹脂、織狀玻璃、毛玻璃、聚酯、以及其它強化纖維或織物。互連單元312亦能夠為一包含一主動表面的多層撓性層疊板、陶瓷、銅箔、玻璃、或是半導體晶圓，該主動表面含有一或更多個電晶體、二極體、以及其它電路元件，用以施行類比電路或數位電路。
互連單元312的絕緣層314、318、以及322係使用PVD、CVD、印刷、層疊、旋塗、噴塗、燒結、或是熱氧化而形成。絕緣層314、318、以及322含有由下面所製成的一或更多層：SiO2、Si3N4、SiON、Ta2O5、 Al2O3、或是具有類似絕緣特性及結構特性的其它材料。互連單元312的導電層316、320、以及324係使用諸如濺鍍、電解質電鍍、以及無電極電鍍的圖案化和金屬沉積製程而形成。導電層316、320、以及324能夠為由下面所製成的一或更多層：Al、Cu、Sn、Ni、Au、Ag、Ti、W、或是其它合宜的導電材料。導電層316、320、以及324包含橫向RDL以及垂直導電穿孔並且經由Fo-eWLB 310提供電互連。導電層316的316a部分以及導電層324的324a部分會經由導電層320的320a部分被電連接。導電層316的316b部分以及導電層324的324b部分會經由導電層320的320b部分被電連接。其中一個部分316a會被電連接至一外部的VSS並且在Fo-eWLB 310中形成一接地面層。另一個部分316a會被電連接至一外部的VDD並且在Fo-eWLB 310中形成一電源面層。導電層316、320、以及324的其它部分可以相依於Fo-eWLB 310的繞線設計與功能而共電或是被電隔離。
互連單元312被設置成圍繞半導體晶粒124的三個側表面，類似於圖3e中的導電層164a、164b、以及164c。或者，互連單元312可以被設置成相鄰於半導體晶粒124的其中一個側表面、相鄰於半導體晶粒124的兩個側表面、或是圍繞半導體晶粒124的所有四個側表面。任何數量及/或配置的互連單元312皆可以被設置成相鄰於半導體晶粒124，端視Fo-eWLB 310的繞線設計以及功能而定。於其中一實施例中，一接地面層(類似於圖5中的導電層236)為被形成在半導體晶粒124的表面130上方。
一囊封體或模製化合物328會利用焊膏印刷塗敷機、壓縮模製塗敷機、轉印模製塗敷機、液體囊封體模製塗敷機、真空層疊塗敷機、旋塗塗敷機、或是其它合宜的塗敷機被沉積在半導體晶粒124以及互連單 元312的上方。囊封體328能夠為高分子合成材料，例如，具有填充劑的環氧樹脂、具有填充劑的環氧丙烯酸酯、或是具有適當填充劑的聚合物。囊封體328係非導體並且會為該半導體裝置提供環境保護，避免受到外部元素與污染物的破壞。囊封體328還保護半導體晶粒124，避免因曝露於光中而受損。於其中一實施例中，一部分的囊封體328會在後續的背面研磨步驟中從囊封體328的表面330處被移除。該背面研磨操作會平坦化囊封體328的該表面並且縮減Fo-eWLB 310的總厚度。和表面330反向的囊封體328的表面332實質上和半導體晶粒124的主動表面130共面。
複數個開口333被形成在囊封體328的表面330中。開口333係藉由LDA、蝕刻、或是其它合宜的製程而形成。開口333會露出導電層324的一部分，充當接觸墊並且促成Fo-eWLB 310與被堆疊在Fo-eWLB 310上方的半導體晶粒或構件之間的電互連。開口333a露出接地墊以及電源墊。接地墊為導電層324中被耦合至導電層316之接地面部分316a的部分。電源墊為導電層324中被耦合至導電層316之電源面部分316a的部分。開口333b露出訊號墊。訊號墊為導電層324中促成Fo-eWLB 310與被設置在Fo-eWLB 310上方的半導體晶粒或構件之間的訊號繞送與通訊的部分。
一絕緣層或鈍化層334會利用下面方法被形成在囊封體328的表面332、半導體晶粒124的主動表面130、以及互連單元312的絕緣層314與導電層316的上方：PVD、CVD、印刷、層疊、旋塗、噴塗、燒結、或是熱氧化。絕緣層334含有由下面所製成的一或更多層：SiO2、Si3N4、SiON、Ta2O5、Al2O3、或是具有類似絕緣特性及結構特性的其它材料。一部分的絕緣層334會藉由LDA、蝕刻、或是其它合宜的製程被移除，用以 露出導電層132以及導電層316。
一導電層或RDL 336會使用諸如濺鍍、電解質電鍍、或是無電極電鍍的圖案化和金屬沉積製程被形成在絕緣層334的上方。導電層336能夠為由下面所製成的一或更多層：Al、Cu、Sn、Ni、Au、Ag、或是其它合宜的導電材料。一部分的導電層336會被電連接至導電層132。一部分的導電層336會被電連接至互連單元312的316a部分。一部分的導電層336會被電連接至導電層316的316b部分。其它部分的導電層336則相依於半導體晶粒124的設計與功能而共電或是被電隔離。導電層336會在Fo-eWLB 310內提供訊號繞送以及電源連接與接地連接。
一絕緣層或鈍化層338會利用下面方法被形成在絕緣層334以及導電層336的上方：PVD、CVD、印刷、層疊、旋塗、噴塗、燒結、或是熱氧化。絕緣層338含有由下面所製成的一或更多層：SiO2、Si3N4、SiON、Ta2O5、Al2O3、或是具有類似絕緣特性及結構特性的其它材料。一部分的絕緣層338會藉由LDA、蝕刻、或是其它合宜的製程被移除，用以露出導電層336。
一導電凸塊材料會利用蒸發製程、電解質電鍍製程、無電極電鍍製程、丸滴製程、或是網印製程被沉積在導電層336的上方。該凸塊材料能夠為Al、Sn、Ni、Au、Ag、Pb、Bi、Cu、焊料、以及它們的組合，其會有一非必要的助熔溶液。舉例來說，該凸塊材料能夠為Sn/Pb共熔合金、高鉛焊料、或是無鉛焊料。該凸塊材料會利用合宜的附著或焊接製程被焊接至導電層336。於其中一實施例中，該凸塊材料會藉由將該材料加熱至該材料的熔點以上而被回焊，用以形成球體或凸塊340。於某些應用中， 凸塊340會被二次回焊，以便改良和導電層336的電接觸效果。於其中一實施例中，凸塊340會被形成在一UBM層的上方。凸塊340亦能夠被壓縮焊接或熱壓縮焊接至導電層336。凸塊340代表能夠被形成在導電層336上方的其中一種類型互連結構。該互連結構亦能夠使用焊線、導電膏、短柱凸塊、微凸塊、或是其它電互連線。
互連單元312的導電層316a會經由導電層336被電連接至凸塊340，以便連接至一外部VSS或VDD。每一個導電層316a會被連接至VSS或被連接至VDD。VSS可被連接至任何導電層316a。VDD可被連接至任何導電層316a。被連接至VSS的導電層316a會在Fo-eWLB 310中形成一接地面。被連接至VDD的導電層316a會在Fo-eWLB 310中形成一電源面。接地面316a與電源面316a電隔離。
由互連單元312所提供的接地面被設置在絕緣層334底下並且和導電層336的訊號線路電隔離。導電層336的電源線路被形成在半導體晶粒124以及由導電層316a所提供的電源面之間。該些電源線路會被形成在半導體晶粒124以及該電源面(也就是，被連接至VDD的任何導電層316a)的任何部分之間。互連單元312的位置、該電源面的位置、以及該些電源線路的位置經過選擇以最小化線路長度。
半導體晶粒124經由導電層336被電連接至凸塊340，用以連接至外部裝置，舉例來說，PCB。互連單元312被嵌入在半導體晶粒124的一周圍區域中的囊封體328之中。互連單元312被電連接至導電層336並且提供訊號連接、電源連接、以及接地連接通往被設置在Fo-eWLB 310上方的半導體晶粒或構件。導電層316a經由導電層336被電連接至凸塊340， 以便連接至一外部VSS或VDD。導電層316a會相鄰於半導體晶粒124形成接地面與電源面。嵌入式互連單元312提供接地面與電源面，而不需要在導電層336上方形成額外的RDL。形成較少的RDL會提高封裝可靠度並且縮減Fo-eWLB 310的總厚度。
藉由設置互連單元312相鄰於半導體晶粒124來形成一電源面會提高繞線設計的靈活性。互連單元312能夠被設置在需要電源面的任何地方並且導電層336的電源線路能夠連接至電源面(也就是，被連接至VDD的任何導電層316)的任何部分。提高繞線設計靈活性允許有最短的可能線路長度。縮減線路長度會創造更有效的PDN並且提高Fo-eWLB 310的速度與功能。
由導電層316a所提供的接地面係被設置在絕緣層334底下並且和導電層336的訊號線路電隔離。將絕緣層334以及導電層336的訊號線路設置在該接地面上方有助於跨越Fo-eWLB 310形成微帶線。微帶線傳遞微波頻率訊號並且允許微波構件(舉例來說，天線、耦合器、濾波器、功率分割器、…等)被併入在Fo-eWLB 310之中。形成一接地面也會提高Fo-eWLB 310內的ESD保護效果。
嵌入式導電層312在Fo-eWLB 310內提供一額外的導電層。該額外導電層被用來形成一去耦電容器。該去耦電容器係藉由在絕緣層334上方的導電層336以及一部分的導電層316a中設計一電源網路而被形成。於其中一實施例中，該電源網路(也就是，供應電源給半導體晶粒124的導電層336的一部分)被設計成用以延伸在一接地面部分316a上方，俾使得該電源面、絕緣層334、以及接地面316a形成該去耦電容器。將一去耦電容 器併入在Fo-eWLB 310之中會降低電壓波動並且提高Fo-eWLB 310的電氣效能。
互連單元312促成Fo-eWLB 310與被設置在Fo-eWLB 310上方的半導體晶粒或構件之間的電通訊與訊號繞送。開口333b露出導電層324的訊號墊部分324b。324b部分被電連接至導電層320的320b部分以及導電層316的316b部分。324b、320b、以及316b部分被設計成用以在導電層336與被設置在Fo-eWLB 310上方的半導體晶粒或構件之間繞送訊號。互連單元312還為被電耦合至Fo-eWLB 310的半導體晶粒或構件提供接地面連接與電源面連接。
互連單元312為事先形成的單元，其能夠利用拾放方法被裝設至一載體，類似於圖7a中的載體260。互連單元312在沉積囊封體328之前被設置在該載體的上方並且相鄰於半導體晶粒124。嵌入事先形成的互連單元312比形成額外的RDL更快速、更廉價、而且風險更低，形成額外的RDL需要複雜、受控性極高、昂貴、以及耗時的製造步驟。藉由嵌入互連單元312來提供一額外的導電層會縮短製造時間、提高生產量、並且降低Fo-eWLB 310的總成本。嵌入式互連單元312會提高Fo-eWLB 310的電氣效能與功能，而不會提高封裝厚度。
圖10a至10c所示的係形成模組式PCB單元的製程。圖10a所示的係一核心基板350的一部分的剖視圖。核心基板350包含由聚四氟乙烯膠片、FR-4、FR-1、CEM-1、或是CEM-3所組成的一或更多個層疊層，其會結合酚性棉紙、環氧樹脂、樹脂、織狀玻璃、毛玻璃、聚酯、以及其它強化纖維或織物。或者，核心基板350包含一或更多個絕緣層或鈍化層。 核心基板350有反向的表面352與354。
複數個直通穿孔會利用雷射鑽鑿、機械鑽鑿、深反應離子蝕刻(Deep Reactive Ion Etching，DRIE)、或是其它合宜的製程被形成貫穿核心基板350。該些直通穿孔會從表面352至表面354完全延伸貫穿核心基板350。該些直通穿孔會利用PVD、CVD、電解質電鍍製程、無電極電鍍製程、或是其它合宜的金屬沉積製程被Al、Cu、Sn、Ni、Au、Ag、Ti、W、或是其它合宜的導電材料填充，用以形成Z方向垂直互連結構或導電穿孔356。或者，一導電層會利用PVD、CVD、電解質電鍍製程、無電極電鍍製程、或是其它合宜的金屬沉積製程被形成在該些直通穿孔的側壁上方，而且該些直通穿孔的一中央部分會被一導電的填充材料(舉例來說，Cu膏)或是一絕緣的填充材料(舉例來說，聚合物塞材)填充。
一導電層358會利用PVD、CVD、電解質電鍍製程、無電極電鍍製程、或是其它合宜的金屬沉積製程被形成在核心基板350的表面352以及垂直互連結構356上方。導電層358包含由下面所製成的一或更多層：Al、Cu、Sn、Ni、Au、Ag、或是其它合宜的導電材料。導電層358的358a部分的操作如同接觸墊並且被電連接至垂直互連結構356。導電層358還包含358b部分。358a部分與358b部分可以相依於半導體封裝的繞線設計與功能而共電或是被電隔離。
一絕緣層或鈍化層360會利用下面方法被形成在核心基板350的表面352以及導電層358a至358b的上方：PVD、CVD、印刷、旋塗、噴塗、狹縫式塗佈(slit coating)、滾塗、層疊、燒結、或是熱氧化。絕緣層360包含由下面所製成的一或更多層：SiO2、Si3N4、SiON、Ta2O5、Al2O3、 或是具有類似絕緣特性與結構特性的其它材料。於其中一實施例中，絕緣層360為一焊接遮罩。一部分的絕緣層360會藉由LDA、蝕刻、或是其它合宜的製程被移除，用以形成開口366。開口366會露出導電層358。開口366a會露出導電層358的358a部分。開口366b會露出導電層358的358b部分。
一導電層362會利用PVD、CVD、電解質電鍍製程、無電極電鍍製程、或是其它合宜的金屬沉積製程被形成在核心基板350的表面354上方。導電層362包含由下面所製成的一或更多層：Al、Cu、Sn、Ni、Au、Ag、或是其它合宜的導電材料。導電層362的一部分的操作如同被電連接至垂直互連結構356的接觸墊。導電層362的其它部分會相依於半導體封裝的設計與功能而共電或是被電隔離。或者，垂直互連結構356係在形成導電層358及/或導電層362之後被形成貫穿核心基板350。
一絕緣層或鈍化層364會利用下面方法被形成在核心基板350的表面354以及導電層362的上方：PVD、CVD、印刷、旋塗、噴塗、狹縫式塗佈、滾塗、層疊、燒結、或是熱氧化。絕緣層364包含由下面所製成的一或更多層：SiO2、Si3N4、SiON、Ta2O5、Al2O3、或是具有類似絕緣特性與結構特性的其它材料。於其中一實施例中，絕緣層364為一焊接遮罩。一部分的絕緣層364會藉由LDA、蝕刻、或是其它合宜的製程被移除，用以形成開口367並且露出導電層362。
具有垂直互連結構356以及導電層358與362的核心基板350會構成一或更多個PCB單元。圖10b所示的係被組織在PCB單元或條狀體368與370之中的核心基板350的平面圖。PCB單元368與370含有多列垂 直互連結構356延伸在該PCB單元的反向表面之間。PCB單元368與370被配置成用以整合成堆疊式或封裝上封裝(Package-on-Package，PoP)半導體裝置。PCB單元368與370會促成堆疊式半導體裝置之間的電互連。PCB單元368與370的大小能夠相依於最終裝置配置而不同。圖10b中所示的PCB單元368與370雖然包含方形或矩形覆蓋區；替代地，PCB單元368與370亦能夠包含十字形(+)、有角度的形狀或「L形狀」、圓形、橢圓形、六角形、八角形、星形、或是任何幾何形狀的覆蓋區。圖10c所示的係利用鋸片或雷射削切工具372被單體化裁切成個別PCB單元368與370的核心基板350。
圖11a至11h配合圖1顯示一種形成包含一嵌入式PCB單元的Fo-eWLB的製程。圖11a所示的係一含有犧牲基礎材料(例如，矽、聚合物、氧化鈹、玻璃、或是用於達到結構性支撐之目的的其它合宜低成本剛性材料)載體或暫時性基板380的一部分的剖視圖。於其中一實施例中，載體380係一載體膠帶。一介面層或雙面膠帶382會被形成在載體380的上方，當作暫時性膠黏焊膜、蝕刻阻止層、或是熱脫模層。
圖10c中的PCB單元368與370會利用拾放操作被裝設至介面層382與載體380，導電層358a至358b配向成朝向載體380。於其中一實施例中，導電層358及/或導電層362包含電隔離的仿真部分。該些仿真部分有助於PCB單元368與370的對齊，並且縮短總拾放時間。該些仿真部分還會提高絕緣層360與364的平坦化。經提高的平坦化會改良載體380與介面層382上的PCB單元368與370的黏著性。該些仿真部分會防止該些PCB單元在載體380上移動或飛馳。PCB單元368與370可以被按壓至 介面層382之中，俾使得絕緣層360被設置在該介面層之中。
圖2d中的半導體晶粒124會利用拾放操作被裝設至介面層382與載體380，主動表面130配向成朝向該載體。PCB單元368與370被設置在半導體晶粒124的一周圍區域中。或者，PCB單元368與370會在裝設半導體晶粒124之後被設置在載體380上方。圖11b顯示半導體晶粒124以及PCB單元368與370被設置在載體380上成為重組或重新配置的晶圓384。於其中一實施例中，一接地面層(類似於圖5中的導電層236)被形成在半導體晶粒124的表面130上方。
圖11c所示的係重組晶圓384的一部分的平面圖。PCB單元368與370以及半導體晶粒124被裝設在介面層382上方。PCB單元368與370以交互鎖扣的圖案被設置成圍繞半導體晶粒124。開口367露出多列的接觸墊362。接觸墊362被電連接至垂直互連結構356。垂直互連結構356在PCB單元368與370的反向表面352與354之間提供電互連。複數條切割道會以半導體晶粒124為基準而對齊。切割道386延伸跨越PCB單元368與370。當重組晶圓384沿著切割道386被單體化裁切時，每一個半導體晶粒124會有複數個垂直互連結構356以及複數個導電層358b被設置成圍繞半導體晶粒124或是被設置在半導體晶粒124的一周圍區域中。圖中所示的PCB單元368與370雖然有交互鎖扣的方形與矩形覆蓋區；但是，被設置成圍繞半導體晶粒124的該些PCB單元亦能夠有十字形(+)、有角度的形狀或「L形狀」、圓形或橢圓形、六角形、八角形、星形、或是任何幾何形狀的覆蓋區。或者，PCB單元368及/或PCB單元370可以被設置成相鄰於半導體晶粒124的其中一個、兩個、或是三個側表面。於其中一實施例中，該 PCB單元為單一單元或薄板，而半導體晶粒124被設置在貫穿或擊穿該PCB單元的開口中。任何數量及/或配置的PCB單元皆可以被設置成相鄰於半導體晶粒124，端視半導體封裝的繞線設計以及功能而定。
在圖11d中，一囊封體或模製化合物388會利用焊膏印刷塗敷機、壓縮模製塗敷機、轉印模製塗敷機、液體囊封體模製塗敷機、真空層疊塗敷機、旋塗塗敷機、或是其它合宜的塗敷機被沉積在半導體晶粒124、PCB單元368與370、以及載體380的上方。囊封體388能夠為高分子合成材料，例如，具有填充劑的環氧樹脂、具有填充劑的環氧丙烯酸酯、或是具有適當填充劑的聚合物。囊封體388係非導體並且會為該半導體裝置提供環境保護，避免受到外部元素與污染物的破壞。囊封體388還保護半導體晶粒124，避免因曝露於光中而受損。囊封體388有反向的表面390與392。囊封體388的表面392實質上和半導體晶粒124的主動表面130共面。
在圖11e中，一部分的囊封體388會利用研磨機394在背面研磨操作中從表面390處被移除。該背面研磨操作會從半導體晶粒124的表面128上方移除囊封體388並且縮減重組晶圓384的厚度。囊封體388會殘留在PCB單元368與370上方。囊封體388的表面396和半導體晶粒124的表面128共面。於其中一實施例中，一部分的半導體晶粒124會在該背面研磨操作期間從背表面128處被移除，用以進一步薄化重組晶圓384。
在圖11f中，複數個開口398被形成在囊封體388的表面396中。開口398包含一垂直或傾斜的側壁並且從囊封體388的表面396處延伸至垂直互連單元368與370的接觸墊362。開口398係利用雷射400藉由LDA 來形成。或者，開口398係藉由蝕刻或其它合宜的製程所形成。開口398被配置成用以在半導體晶粒124以及被堆疊在半導體晶粒124上方的半導體晶粒或裝置(舉例來說，記憶體裝置、被動式裝置、表面聲波濾波器、電感器、天線、…等)之間提供3D電互連。於其中一實施例中，會對已露出的導電層362塗敷拋光膜(例如，Cu有機保焊膜(Organic Solderability Preservative,OSP))，用以防止Cu氧化。
在圖11g中，載體380與介面層382會藉由化學蝕刻、機械性剝除、CMP、機械性研磨、熱烘烤、UV光、雷射掃描、或是濕式脫除被移除。移除載體380與介面層382會露出囊封體388的表面392、半導體晶粒124的主動表面130、以及PCB單元368與370的絕緣層360與導電層358a至358b。
一絕緣層或鈍化層402會利用下面方法被形成在囊封體388的表面392、半導體晶粒124的主動表面130、以及PCB單元368與370的上方：PVD、CVD、印刷、層疊、旋塗、噴塗、燒結、或是熱氧化。絕緣層402含有由下面所製成的一或更多層：SiO2、Si3N4、SiON、Ta2O5、Al2O3、或是具有類似絕緣特性及結構特性的其它材料。一部分的絕緣層402會藉由LDA、蝕刻、或是其它合宜的製程被移除，用以露出導電層132以及導電層358a至358b。
一導電層或RDL 404會使用諸如濺鍍、電解質電鍍、或是無電極電鍍的圖案化和金屬沉積製程被形成在絕緣層402的上方。導電層404能夠為由下面所製成的一或更多層：Al、Cu、Sn、Ni、Au、Ag、或是其它合宜的導電材料。一部分的導電層404會被電連接至導電層132。一部 分的導電層404會被電連接至PCB單元368與370的導電層358b。一部分的導電層404會被電連接至PCB單元368與370的導電層358a。其它部分的導電層404則相依於半導體晶粒124的設計與功能而共電或是被電隔離。導電層404在該半導體封裝內提供訊號繞送以及電源連接與接地連接。
一絕緣層或鈍化層406會利用下面方法被形成在絕緣層402以及導電層404的上方：PVD、CVD、印刷、層疊、旋塗、噴塗、燒結、或是熱氧化。絕緣層406含有由下面所製成的一或更多層：SiO2、Si3N4、SiON、Ta2O5、Al2O3、或是具有類似絕緣特性及結構特性的其它材料。於其中一實施例中，絕緣層406為一焊接遮罩。一部分的絕緣層406會藉由LDA、蝕刻、或是其它合宜的製程被移除，用以露出導電層404。
在圖11h中，一導電凸塊材料會利用蒸發製程、電解質電鍍製程、無電極電鍍製程、丸滴製程、或是網印製程被沉積在導電層404的上方。該凸塊材料能夠為Al、Sn、Ni、Au、Ag、Pb、Bi、Cu、焊料、以及它們的組合，其會有一非必要的助熔溶液。舉例來說，該凸塊材料能夠為Sn/Pb共熔合金、高鉛焊料、或是無鉛焊料。該凸塊材料會利用合宜的附著或焊接製程被焊接至導電層404。於其中一實施例中，該凸塊材料會藉由將該材料加熱至該材料的熔點以上而被回焊，用以形成球體或凸塊408。於某些應用中，凸塊408會被二次回焊，以便改良和導電層404的電接觸效果。於其中一實施例中，凸塊408會被形成在一UBM層的上方。凸塊408亦能夠被壓縮焊接或熱壓縮焊接至導電層404。凸塊408代表能夠被形成在導電層404上方的其中一種類型互連結構。該互連結構亦能夠使用焊線、導電膏、短柱凸塊、微凸塊、或是其它電互連線。
PCB單元368與370的導電層358b會經由導電層404被電連接至凸塊408，以便連接至一外部VSS或VDD。每一個導電層358b會被連接至VSS或被連接至VDD。VSS可被連接至任何導電層358b。VDD可被連接至任何導電層358b。被連接至VSS的導電層358b會形成一接地面。被連接至VDD的導電層358b會形成一電源面。接地面358b與電源面358b電隔離。
由PCB單元368與370所提供的接地面被設置在絕緣層402底下並且和導電層404的訊號線路電隔離。導電層404的電源線路藉由連接該電源面而供應電源給半導體晶粒124。該些電源線路能夠被形成在半導體晶粒124以及該電源面(也就是，被連接至VDD的任何導電層358b)的任何部分之間。PCB單元368與370的位置、該電源面的位置、以及該些電源線路的位置經過選擇以最小化線路長度。
重組晶圓384會利用鋸片或雷射削切工具409貫穿囊封體388以及PCB單元368與370的切割道386被單體化裁切成個別的Fo-eWLB 410。圖12所示的係在單體化裁切之後的Fo-eWLB 410。半導體晶粒124經由導電層404被電連接至凸塊408，用以連接至外部裝置，舉例來說，PCB。PCB單元368與370被嵌入在半導體晶粒124的一周圍區域中的囊封體388之中。半導體晶粒124經由導電層404被電連接至PCB單元368與370的導電層358a至358b。PCB單元368與370的導電層358b經由導電層404被電連接至凸塊408，以便連接至一外部VDD或VSS。導電層358b提供相鄰於半導體晶粒124的接地面與電源面。嵌入式PCB單元368與370形成接地面與電源面，而不需要在導電層404上方形成額外的RDL。形成較少的RDL會提高封裝可靠度並且縮減Fo-eWLB 410的總厚度。
藉由設置PCB單元368與370相鄰於半導體晶粒124來形成一電源面會提高繞線設計的靈活性。PCB單元368與370能夠被設置在需要電源面的任何地方並且導電層404的電源線路能夠連接至電源面(也就是，被連接至VDD的任何導電層358b)的任何部分。提高繞線設計靈活性允許有最短的可能線路長度。縮減線路長度會創造更有效的PDN並且提高Po-eWLB 410的速度與功能。
由導電層358b所提供的接地面係被設置在絕緣層402底下並且和導電層404的訊號線路電隔離。將絕緣層402以及導電層404的訊號線路設置在該接地面上方有助於跨越Fo-eWLB 410形成微帶線。微帶線傳遞微波頻率訊號並且允許微波構件(舉例來說，天線、耦合器、濾波器、功率分割器、…等)被併入在Fo-eWLB 410之中。形成一接地面也會提高Po-eWLB 410內的ESD保護效果。
PCB單元368與370的導電層358b在Fo-eWLB 410內提供一額外的導電層。該額外導電層被用來形成一去耦電容器。該去耦電容器係藉由在絕緣層402上方的導電層404以及一部分的導電層358b中設計一電源網路而被形成。於其中一實施例中，該電源網路(也就是，供應電源給半導體晶粒124的導電層404的一部分)被設計成用以延伸在一接地面部分358b上方，俾使得該電源面、絕緣層402、以及接地面358b形成該去耦電容器。將一去耦電容器併入在Fo-eWLB 410之中會降低電壓波動並且提高Fo-eWLB 410的電氣效能。
PCB單元368與370促成被裝設在Fo-eWLB 410上方的半導體晶粒或構件的電互連。開口398露出導電層362，用以為被設置在Fo-eWLB 410上方的半導體晶粒或構件提供訊號互連、接地互連、以及電源互連。PCB單元368與370為能夠被併入各式各樣半導體封裝之中的模組式、事先製作的單元。PCB單元368與370係利用一拾放方法被裝設至載體380。利用事先製作的PCB單元368與370形成一額外的導電層以及電源面與接地面比形成額外的RDL更快速、更廉價、而且風險更低，形成額外的RDL需要複雜、受控性極高、昂貴、以及耗時的製造步驟。嵌入PCB單元368與370會縮短製造時間、提高生產量、並且降低Fo-eWLB 410的總成本。嵌入式PCB單元368與370會提高Fo-eWLB 410的電氣效能與功能，而不會提高封裝厚度。
本文雖然已經詳細解釋本發明的一或更多個實施例；但是，熟習的技術人員便會明白，可以對此些實施例進行修正與更動，其並不會脫離如後面的申請專利範圍之中所提出之本發明的範疇。

Claims (15)

  1. 一種製造半導體裝置的方法，其包括：提供半導體晶粒；設置多個導電平面在所述半導體晶粒周圍；沉積囊封體在所述半導體晶粒與所述導電平面上方；以及形成第一互連結構在相對於所述囊封體的所述半導體晶粒與所述導電平面上方，其中所述第一互連結構是電性連接到所述導電平面。
  2. 根據申請專利範圍第1項的方法，其中所述導電平面包括接地面或電源面。
  3. 根據申請專利範圍第1項的方法，其進一步包括設置第二互連結構以相鄰所述半導體晶粒，其中所述導電平面中的一者被設置在所述第二互連結構上。
  4. 根據申請專利範圍第1項的方法，其進一步包括設置仿真晶粒以相鄰所述半導體晶粒，其中所述導電平面中的一者被設置在所述仿真晶粒上。
  5. 根據申請專利範圍第1項的方法，其中形成所述第一互連結構包括：形成絕緣層在所述半導體晶粒、所述囊封體和所述導電平面上方；以及形成導電層在所述絕緣層上方。
  6. 一種製造半導體裝置的方法，其包括：提供半導體晶粒；設置導電平面以相鄰所述半導體晶粒，其中所述導電平面包括接地面或電源面； 沉積囊封體在所述半導體晶粒與所述導電平面上方；以及形成第一互連結構在相對於所述囊封體的所述半導體晶粒與所述導電平面上方，其中所述第一互連結構是電性連接到所述導電平面。
  7. 根據申請專利範圍第6項的方法，其進一步包括設置第二互連結構以相鄰所述半導體晶粒，其中所述導電平面被設置在所述第二互連結構上。
  8. 根據申請專利範圍第7項的方法，其中設置所述第二互連結構包括：提供基板；以及形成多個導電穿孔以穿過所述基板。
  9. 根據申請專利範圍第6項的方法，其進一步包括設置仿真晶粒以相鄰所述半導體晶粒，其中所述導電平面被設置在所述仿真晶粒上。
  10. 根據申請專利範圍第6項的方法，其中形成所述第一第一互連結構包括：形成絕緣層在所述半導體晶粒、所述囊封體和所述導電平面上方；以及形成導電層在所述絕緣層上方。
  11. 一種半導體裝置，其包括：半導體晶粒；導電平面，其被設置以相鄰所述半導體晶粒，其中所述導電平面包括接地面或電源面；以及囊封體，其被沉積在所述半導體晶粒與所述導電平面上方；以及第一互連結構，其被形成在相對於所述囊封體的所述半導體晶粒與所述導電平面上方，其中所述第一互連結構是電性連接到所述導電平面。
  12. 根據申請專利範圍第11項的半導體裝置，其進一步包括第二互連結構，其被設置以相鄰於所述半導體晶粒，其中所述導電平面被設置在所述第二互連結構上。
  13. 根據申請專利範圍第12項的半導體裝置，其中設置所述第二互連結構包括：基板；以及多個導電穿孔，其被形成以穿過所述基板。
  14. 根據申請專利範圍第11項的半導體裝置，其進一步包括仿真晶粒，其被設置以相鄰於所述半導體晶粒，其中所述導電平面被設置在所述仿真晶粒上。
  15. 根據申請專利範圍第11項的半導體裝置，其中形成所述第一第一互連結構包括：絕緣層，其被形成在所述半導體晶粒、所述囊封體和所述導電平面上方；以及導電層，其被形成在所述絕緣層上方。
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